Cadence 实验系列 10_

Verilog 设计平台 _NC-Verilog

 大纲
 Nc-verilog 仿真器的总体描述
 常用命令的介绍
 详细介绍仿真器的使用
 播放操作演示的屏幕录像
 Verilog-XL 仿真器
 Verilog HDL 是在 1983 年创立的。在 1984~1985
年， Cadence 公司的第一合伙人 Phil Moorby 设
计出了第一个名为 Verilog-XL 的仿真器。 1986 年
，他提出了用于快速门级仿真的 XL 算法。
 Verilog-XL 是一个解释仿真器。“解释”是指有
一个运行时间的解释工具执行每一条 Verilog 指令
并且与事件队列进行交流。这一早期的仿真器是
Verilog-1995 年标准的参考仿真器。由于它是该
标准的参考仿真器，所以一直未被更新而不具有
Verilog 的一些新特点。并且它是一个解释程序，
所以它不是最快的仿真器。
 NC-Verilog 仿真器
 NC-Verilog 是 Verilog-XL 的升级版 , 它采用 Native-
Compiled 技术 , 无论仿真速度 , 处理庞大设计能力 ,
编辑能力 , 记忆体容量和侦错环境都以倍数升级。
 NC-Verilog 是一个编译仿真器，它把 Verilog 代码编
译成 Verilog 程序的定制仿真器。也就是它把 Verilog
代码转换成一个 C 程序，然后再把该 C 程序编译成仿
真器。因此它启动得稍微慢一些，但这样生成的编译
仿真器运行得要比 Verilog-XL 的解释仿真器快很多。
它也与 Verilog-2001 标准的大部分兼容，并且一直被
Cadence 经常更新，因此包含了越来越多的高级应用
特点。
优点：
 业界第一的性能加快设计验证
 64 位机器上设计超过 1 亿门的芯片
 用一体化的事务 / 信号视窗使效率最大化
 集成化的代码覆盖保证全面的验证
 通过完全兼容的升级到 Incisive 验证平台获得终
极的验证速度和效率
 来自超过 30 家 ASIC 供应商的经过认证的库保证
精确性

缺点（个人认为）：
Verilog 代码编辑界面不友好
 Nc-verilog 的各种常用的命令
 +cdslib+... 设定你所仿真的库所在
 +errormax+ 整数 当错误大于设定时退出仿真
 +status 显示内存和 CPU 的使用情况
 +work 工作库
 +access+w/r/c 读取对象的权限 , 缺省为无读
(-w) 无写 (-r) 无连接 (-c)
 +gui 显示图形交互界面
 +input script_file 输入脚本文件
 +run 如果在 GUI 交互界面下 , 启
动 后将自动开始仿真

...... 想了解更多请在终端输入 Verilog 后回车

 Nc-verilog 仿真器的
工作过程

编译源文件，并且用描述器（ elaborator ）把设计

描述成 snapshot 的形式。 Snapshot 是仿真器将调
用的你的设计的表述，它和其它由 compiler 和
elaborator 产生的中间目标一起保存在库中。然后
仿真。
 Verilog 的编辑
 在 Linux 下打开 gedit 来创建和编辑
 其存放路径必须是 Nc-verilog 仿真器的
License 所认定的目录，否则编译时报错
 也可通过 Nc-verilog 来打开编辑，但操作不
便
保存好 Verilog 文件后，打开终端，键入
nclaunch –new 开启仿真器
选择多步模式
Multiple Step
必须为此路径

库文件夹
点 OK 后

主窗口：
左边窗口
显示当前
目录下所
有文件，
在编译和
描述后在
右边显示
设计的库
 仿真器
源文 刷新 Verilog 描述器 （ Simulato
件浏 目录 编译器 （ Elaboreto r ）
览 r）
VI 编辑
器
 选中所有
相关文件
后，点击
编译

RISC 　
CPU 所有模
块文件及仿
真文件
编译成功
描述前进行
设定， Tools
->elaborator
非所有代码
都加了时间
，为防止报
错
Snapshot
文件

描述成功
 控制窗口

设计浏览器
不报错，可以仿真
SimVision 中你
可以存储个别目
标或者范围的仿
真数据，使得仿
真数据尽量少，
因此需要设定探
测类型。
选择顶层模块
->Simulation
->Create Probe
创建成功，仿真
结果数据将存在
默认的库里
 开始仿真

仿真结果数
据存在默认
的库里
仿真结果
，与
Testbench
有关
Design Browser 让你进入设计的各层，
以及信号和变量的数据库

Waveform window 把仿真的资料在 X-Y

坐标系里面描绘出来。数据通常被显示
为值和时间的关系，但是它也可以是已
经记录下了的数据

Source Browser 让你可以看到设计的源

代码
选择好要显示的信号后，
点击 打开波形窗口
点击顶层
模块，选
择要加进
波形图的
信号
加信号举例
选择子模
块的信号

无信号显示
Simulation
->Reset to Start
信号显示方式举例
Format->
Radix/Mnemonic
->Decimal…
创建新的信号显示方式

Windows
->Tools->
Mnemonic Maps
1 。点击 新建 Map
按钮，新建一个
mnemonic map.
2 。 改变默认的进制，
点击’ h 不放然后选
择’ d.
3 。 双击 Values
Matching… 区域，输入
0, 然后按 Tab 键，进入
Relabel As…
区域。
4 。 在 Relabel As… 区
域 , 键入名字，然后按
Tab 键进入下个目标的
Values
点击 Apply 后便可以得到想要的信号显示方式
播放操作演示的屏幕录像
谢谢！