Flip-flops e Registradores

 Circuitos Sequenciais
o Circuitos simples com realimentação
o Latches
o Flip-flops Edge-triggered (disparados pela borda)
 Metodologias de Temporização
o Flip-flops em cascata
o Clock skew (deformação)
 Entradas Assíncronas
o Metaestabilidade e sincronização
 Registradores Básicos
o Registradores de Deslocamento

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 1

Circuitos Sequenciais

 Circuitos com realimentação

o Saídas = f(entradas, entradas passadas, saídas passadas)
o Base para a introdução de “memória” em circuitos lógicos
o Exemplo: tranca digital com combinação
- Estado é memória
- Estado é uma “saída" e uma “entrada" para a lógica combinacional
- Elementos de armazenamento da combinação são tb. memória
new equal reset
value
C1 C2 C3
multiplexer mux comb. logic
control
comparator state clock

equal open/closed
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 2
Circuitos com Realimentação

 Como controlar a realimentação?

o O que interrompe valores de circularem indefinidamente?

X1 Z1
X2 Z2
• switching •
• network •
• •
Xn Zn

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 3

Circuito mais simples com Realimentação

 Dois inversores formam célula estática de memória

o Valor é mantido enquanto a alimentação for mantida

"1"

"stored value"
"0"

 Como inserir um novo valor na célula de memória?

o Interromper seletivamente o caminho de realimentação
o Carregar novo valor na célula
“lembre"

“carregue" “valor armazenado"

"data"

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 4

Memórias com Portas com Acoplamento
Cruzado

 Memória com portas NOR “Cross-coupled”

o Similar ao par inversor, com capacidade de forçar a saída para 0
(reset=1) ou 1 (set=1)

R Q
Q
R
S Q'
S
 Memória com portas NAND “Cross-coupled”
o Similar ao par inversor, com capacidade de forçar a saída para 0
(reset=0) ou 1 (set=0)

S' Q
Q
S'
R' Q'
R'

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 5

Comportamento no Tempo

R Q

S Q'

Reset Hold Set Reset Set 100 Race

R
S
Q
\Q

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 6

Comportamento de Estados do latch R-S

 Tabela verdade do comportamento do latch RS

Q Q' Q Q'
0 1 1 0

S R Q
0 0 hold
0 1 0
Q Q'
1 0 1
0 0
1 1 unstable

Q Q'
1 1

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 7

Comportamento Teórico do Latch RS

SR=10
SR=00 SR=00
SR=01 SR=10
Q Q' SR=01 Q Q'
0 1 1 0
SR=01 SR=10
SR=11
 Diagrama de Estados
Q Q'
o Estados: possíveis valores 0 0
SR=11 SR=11
o Transições: mudanças
baseadas nas entradas SR=00
SR=00 SR=11
SR=01 SR=10

Possível oscilação entre os Q Q'

estados 00 e 11 1 1

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 8

Comportamento Observado do Latch RS

 Muito difícil se observar a saída do estado 1-1

o Normalmente ou R ou S muda primeiro
 Retorno ambíguo ao estado 0-1 ou 1-0
o Transição não-determinística

SR=10
SR=00 SR=00
SR=01 SR=10
Q Q' SR=01 Q Q'
0 1 1 0
SR=01 SR=10
SR=11

Q Q'
SR=11 0 0 SR=11
SR=00 SR=00
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 9
Análise do Latch RS

 Desfazer o caminho de realimentação

R Q Q(t)

S Q(t+)

S Q' R

S R Q(t) Q(t+)
0 0 0 0 S
Mantém estado
0 0 1 1
0 0 X 1
0 1 0 0
reset
0 1 1 0 Q(t) 1 0 X 1
1 0 0 1
set R
1 0 1 1
1 1 0 X Não permitida Equação característica
1 1 1 X Q(t+) = S + R’ Q(t)

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 10

Latch RS com Entrada de Sincronismo

 “enable” controla
R
quando as entradas R R'
Q
and S são apresenta-
enable'
das ao latch Q'
o Variações em R e S S' S
enquanto “enable” = 0
podem alterar as
saídas Set Reset
100

S'
R'
enable'
Q
Q'

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 11

Clock (Relógio)

 Utilizado para sincronismo

o Esperar o suficiente para que as entradas (R' e S') se
estabilizem
o Então permitir que elas atuem no valor armazenado
 Um “clock” é um sinal periódico normal
o Período (tempo entre “ticks”)
o Duty-cycle (tempo em que o clock = ‘1’ - expresso em % do
período) duty cycle (in this case, 50%)

period

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 12

Clock (continuação)

 Controlando um latch R-S através de um clock

o Não se deve permitir que R ou S se alterem enquanto o clock
está ativo (permitindo que R ou S atuem nas saídas)
o Sinais R’ e S’ precisam estar estáveis enquanto o clock está
ativo

R' R
Q

clock'
Q'
S' S
stable changing stable changing stable
R' and S'

clock

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 13

Latches em Cascata

 Conecte a saída de um latch à entrada de outro

 Como impedir a condição “race” de acontecer?
o Necessidade de controlar o fluxo de dados de um latch para o
próximo
o Avançar de um latch por período de clock
o Preocupação com lógica entre latches (arrows) que seja muito
rápida
R R Q' R Q'

S S Q S Q

clock

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 14

Estrutura Master-Slave

 Quebra o fluxo alternando clocks

o Usa clock positivo para armazenar as entradas em um latch
o Usa clock negativo para mudar as saídas de outro latch R-S
 O par deve ser visto como uma unidade básica
o Flip-flop master-slave (mestre-escravo)
o Saídas mudam uns poucos retardos de porta depois do “falling
edge” (borda de descida) do clock

Estágio mestre Estágio escravo

P'
R R Q' R Q'

S S Q S Q
P
CLK
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 15
O Problema da ‘captura de 1s’

 No primeiro estágio R-S do FF master-slave

o Um “glitch” (transição rápida) 0-1-0 em R ou S enquanto o
clock está em ‘1’ é ‘capturado’ pelo estágio mestre
o Implica em restrições na lógica em ser “hazard-free”
Estágio mestre Estágio escravo
R P'
R Q' R Q'
1s S S Q S Q
Set Reset catch P
CLK
S
R
CLK
P Saídas do
Mestre
P'
Q Saídas do
Q' Escravo

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 16

O Flip-Flop JK

 Elimina a condição instável (R=1; S=1) do flip-flop RS

J K Clock Q(t+1)

X X 0 Q(t)

0 0 1 Q(t)

0 1 1 0

1 0 1 1
Equação característica:
1 1 1 Q(t)’
Q(t+1) = K’.Q(t) + J.Q(t)’

“Toggle”
O flip-flop JK (continuação)

Largura de pulso deve

permitir apenas uma
mudança na saída!

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 18

O Flip-Flop D

 S e R são o complemento um do outro

o Elimina o problema da captura de 1s
o Não pode simplemente manter o valor anterior (necessita ter
o novo valor pronto a cada período de clock)
o Valor de D imediatamente antes do clock ir para ‘0’ é
armazenado no flip-flop
o Se pode construir um flip-flop R-S adicionando lógica para
fazer D = S + R' Q
master stage slave stage
P'
R Q' R Q' Q'

D S Q S Q Q
P
CLK
10 gates

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 19

Flip-flops Edge-Triggered (Disparados
pela Borda)

 Solução mais eficiente: somente 6 portas

o Sensível à entrada somente próximo à borda do clock
D’ D
mantem D' quando
O clock vai a ‘0’ Flip-flop D, negative edge-triggered
0 (disparado pela borda negativa)

R 4-5 retardos de portas

Q
Precisa obedecer às restrições
Clk=1 dos tempos de “set-up” e “ hold”
para capturar
Q’
S
0
mantem D quando
o clock vai a ‘0’
D’ Equação característica:
D Q(t+1) = D(t)

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 20

 Flip-flops Edge-Triggered (continuação)

 Análise Passo-a-passo
D’ D D’ D

D’ D’
R R
Q Q

Clk=0 Clk=0

S S
D D

D D’ novo D D’
novo D  antigo D
Quando o clock vai de ‘1’ para ‘0’
O dado é armazenado Quando o clock = ‘0’
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 21 O dado é mantido
Flip-Flops Edge-triggered (continuação)

 Positive edge-triggered
o Entradas amostradas na borda de subida; saídas mudam após a
borda de subida (do clock)
 Negative edge-triggered flip-flops
o Entradas amostradas na borda de descida; saídas mudam após a
borda de descida 100

D
CLK
Qpos
positive edge-triggered FF
Qpos'
Qneg
negative edge-triggered FF
Qneg'

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 22

Flip-flops Edge-triggered (continuação)
 D-type positive edge-triggered flip-flop

D mantem D’ quando o clock vai a ‘1’

D’

1 S’

0
1
R’

D’ mantém D quando o clock vai a ‘1’

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 23

Flip-flops Edge-triggered (continuação)
D ’
D’
Após a subida do clock:
D’ S’

1
D
R’

D’

Símbolo

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 24

Metodologias de Temporização

 Regras para interconexão de componentes e clocks

o Garantem operação adequada do sistema quando observadas
 Abordagem depende dos blocos básicos utilizados para os
elementos de memória
o Foco em sistemas com flip-flops edge-triggered
- Encontrados em dispositivos lógicos programáveis
o Muitos CI’s contém latches sensíveis a nível
 Regras básicas para uma temporização correta:
o (1) Entradas corretas, com relação ao tempo, devem ser
fornecidas aos flip-flops
o (2) Não mais de uma mudança de estado de flip-flop por “clocking
event”

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 25

 Metodologias de Temporização (cont.)

 Definição de termos
o clock: evento periódico que provoca a mudança de estado do
elemento de memória; (rising/falling edge, high/low level)
o setup time: tempo mínimo antes do “clocking event” que a
entrada precisa estar estável (Tsu)
o hold time: tempo mínimo depois do “clocking event” até o qual
a entrada precisa continuar estável (Th)
Tsu Th entrada D Q D Q
entrada

clock clock

Existe uma “janela” de tempo estável alterando

em torno do “clocking event” entrada
durante a qual a entrada precisa
permanecer estável e inalterada clock
para que seja reconhecida
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 26
Comparação entre Latches e Flip-Flops

D Q

CLK D
positive
edge-triggered
flip-flop CLK

Qedge

D Q
G Qlatch
CLK
Latch transparente
(level-sensitive)
Comportamento é o mesmo a não ser que a entrada
mude enquanto o clock = ‘1’

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 27

Comparação entre Latches e Flip-Flops
(continuação)

Tipo Entradas são amostradas Saída é válida

unclocked sempre retardo a partir da mudança na entrada
latch

level-sensitive clock = ‘1’ retardo a partir da mudança na entrada

latch (Tsu/Th em torno do ou borda do clock (o que ocorrer por
falling edge do clock) último)
master-slave clock = ‘1’ retardo a partir da transição negativa
flip-flop (Tsu/Th em torno do do clock
falling edge do clock)
negative Transição de ‘1’ para ‘0’ retardo a partir da transição negativa
edge-triggered no clock (Tsu/Th em tor- do clock
flip-flop no do falling edge)

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 28

Especificações de Tempo Típicas

 Positive edge-triggered D flip-flop

o Tempos de Setup e hold times
o Largura de clock mínima
o Retardos de propagação (0 para 1, 1 para 0, máximo e típico)
D Tsu Th Tsu Th
20ns 5ns 20ns 5ns

CLK Tw 25ns

Tplh Tphl
Q 25ns 40ns
13ns 25ns

Todas as medidas são feitas a partir do “clocking event”, isto é,

a partir da borda de subida do clock
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 29
Flip-flops Edge-triggered em Cascata

 Shift register (Registrador de deslocamento)

o Novo valor entra no primeiro estágio
o Valor anterior do primeiro estágio entra no segundo estágio
o Consider setup/hold/retardo (retardo precisa ser > hold)
Q0 Q1
IN D Q D Q OUT

CLK
100

IN
Q0
Q1
CLK

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 30

Flip-flops Edge-triggered em Cascata
(continuação)

 Porque isto funciona?

o Retardo de propagação excede os tempos de “hold”
o Largura do clock excede o tempo de “setup”
o Isto garante que o próximo estágio armazenará valor atual
antes que ele mude para o novo valor
In
Tsu Tsu
4ns 4ns as restrições de temporização
garantem a operação
Q0 adequada dos componentes
Tp Tp
3ns 3ns em cascata
Q1
assume distribuição
CLK instantânea do clock
Th Th
2ns 2ns
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 31
Clock Skew

 O problema
o Comportamento correto assume que o próximo estado de
todos os elementos de armazenamento é determinado por
todos os elementos de armazenamento ao mesmo tempo
o Isto é difícil de ser obtido em sistemas de alta performance,
já que o tempo para o clock chegar no flip-flop é comparável
aos retardos através da lógica
o Efeito do “skew” em flip-flops em cascata:
100

In
CLK1 é uma versão
Q0 atrasada do CLK0
Q1
CLK0
CLK1

estado original: IN = 0, Q0 = 1, Q1 = 1
devido ao “skew”, o próximo estado se torna: Q0 = 0, Q1 = 0, e não Q0 = 0, Q1 = 1
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 32
Sumário de Latches e Flip-Flops
 Desenvolvimento do flip-flop D
o Level-sensitive utilizado em circuitos integrados sob medida
- pode ser feito com 4 chaves
o Edge-triggered utilizado em dispositivos lógicos programáveis
o Boa escolha para registradores de armazenamento de dados
 Historicamente o flip-flop J-K foi mais popular do que atualmente
o Similar ao R-S mas com 1-1 sendo usado para alterar (“toggle”) a saída
(complementar o estado)
o Função de entrada mais complexa:
D = JQ' + K'Q
o Não é uma boa escolha para PALs/PLAs, já que necessita de 2 entradas
o Pode sempre ser implementado utilizando flip-flop D
 Entradas de Preset e clear são altamente desejáveis em flip-flops
o Utilizadas como inicialização de um sistema em um estado conhecido

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 33

Metaestabilidade e Entradas
Assíncronas

 Circuitos síncronos com clock

o Entradas e estado amostrados, e saídas que se alteram, com relação
a um sinal de referência comum (chamado de clock)
o Ex: master/slave, edge-triggered
 Circuitos assíncronos
o Entradas, estado, e saídas amostrados ou que se alteram
independentemente de um sinal de referência comum
(glitches/hazards são uma preocupação central)
o Ex: latch RS
 Entradas assíncronas de circuito síncronos
o Entradas podem mudar a qq momento (tempos de setup/hold podem
não ser atendidos)
o Entradas síncronas são preferíveis
o Não podem ser evitadas em certas circunstâncias (ex: sinal de reset,
“memory wait”, entrada do usuário)

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 34

Falha de Sincronização

 Ocorre quando a entrada do Flip-flop muda próximo à

borda do clock
o FF pode entrar num estado metaestável – nem 0 nem 1
o FF pode permanecer neste estado indefinidamente
logic 1

logic 0
logic 0 logic 1

probabilidade baixa, mas não nula, gráficos no osciloscópio demonstrando

de que a saída do FF fique presa falha de sincronização e eventual
em um estágio intermediário decaimento ao estado permanente
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 35
Lidando com a Falha de Sincronização

 Probabilidade da falha não pode ser reduzida a 0, mas

pode ser reduzida
o (1) desacelerar o clock do sistema: isto dá ao sincronizador
mais tempo para entrar em um estado permanente; falha de
sincronizacão se torna um grande problema para sistemas de
alta velocidade
o (2) usar no sincronizador a tecnologia lógica mais rápida
possível
o (3) cascatear dois sincronizadores: isto efetivamente
sincroniza duplamente

entrada entrada
D Q D Q
assíncrona sincronizada

Clk

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 36 sistema síncrono

Lidando com Entradas Assíncronas

 Nunca permita que entradas assíncronas sejam

conectadas a mais de um flip-flop
o Sincronize assim que possível e então trate a saída do
sincronizador como sendo o sinal assíncrono

Sincronizadorr
Sistema
síncrono
Entrada Q0 Entrada Q0
D Q D Q D Q
assíncrona assíncrona

Clock Clock

Q1 D Q Q1
D Q

Clock Clock

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 37

Lidando com Entradas Assíncronas
(continuação)

 O que pode dar errado?

o Entrada muda muito perto da borda do clock (violando a
restrição do tempo de setup)

Entrada
Entrada é assíncrona e
está conectada a D0 e D1
Q0
um FF captura o sinal,
e o outro não
Q1 estado inconsistente
pode ser atingido!
CLK

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 38

Características de Flip-Flops

 Reset (estabelece o estado em 0) – R

o Síncrono: Dnew = R' • Dold (quando a próxima borda do clock chegar)
o Assíncrono: não espera pelo clock; rápido porém perigoso
 Preset ou set (estebelece o estado em 1) – S (or sometimes P)
o Síncrono: Dnew = Dold + S (quando a próxima borda do clock chegar)
o Assíncrono: não espera pelo clock; rápido porém perigoso
 Reset e Preset
o Dnew = R' • Dold + S (set-dominant)
o Dnew = R' • Dold + R'S (reset-dominant)
 Capacidade Seletiva de entrada (input enable/load) – LD or EN
o Multiplexer na entrada: Dnew = LD' • Q + LD • Dold
o Load pode ou não se sobrepor ao reset/set (normalmente R/S tem prioridade)
 Saídas complementares – Q e Q'

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 39

Registradores

 Coleção de flip-flops com controles e lógica similares

o Valores armazenados estão relacionados de alguma forma (ex:
formam um valor binário)
o Compartilham linhas de clock, reset, e set
o Lógica similar em cada estágio
 Exemplos
o Shift registers (registradores de deslocamento)
OUT1 OUT2 OUT3 OUT4
o Contadores
"0"

R S R S R S R S
D Q D Q D Q D Q

CLK

IN1 IN2 IN3 IN4

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 40
Registrador de Deslocamento

 Armazenam amostras da entrada

o ex: registrador de deslocamento de 4 bits
- armazenam os ultimos 4 valores em sequência

OUT1 OUT2 OUT3 OUT4

IN D Q D Q D Q D Q

CLK

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 41

 Registrador de Deslocamento Universal

 Armazena 4 valores
o Entradas seriais ou paralelas
o Saídas seriais ou paralelas
o Permite o deslocamento à esquerda ou à direita
o Desloca novos valores à esquerda ou à direita
output
clear estabelece o conteúdo do registrador
e da saída em 0
left_in right_out
left_out right_in s1 e s0 determinam o tipo de deslocamento
clear
s0 clock s0 s1 function
s1 0 0 mantém estado
0 1 deslocamento à direita
1 0 deslocamento à esquerda
1 1 carregue nova entrada
input

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 42

Projeto do Registrador de Deslocamento
Universal

 Considere um dos quatro flip-flops

o Próximo valor no próximo ciclo de clock:

Nth célula
p/ N-1th para N+1th
célula Q célula
D
CLK

clear s0 s1 new value CLEAR

1 – – 0 s0 e s1
0 0 0 output 0 1 2 3
control mux
0 0 1 output value of FF to left (shift right)
0 1 0 output value of FF to right (shift left) Q[N-1] Q[N+1]
0 1 1 input (left) (right)
Input[N]

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 43

Aplicação de Registradores de
Deslocamento

 Conversão paralelo-serial para transmissão serial

saídas paralelas

entradas paralelas

Transmissão serial

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 44

Reconhecedor de Padrões

 Função combinacional de amostras da entrada

o ex: reconhecendo o padrão 1001 em um único sinal de entrada

OUT

OUT1 OUT2 OUT3 OUT4

IN D Q D Q D Q D Q

CLK

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 45

Contadores

 Sequencias através de um conjunto fixo de padrões

o Neste caso: 1000, 0100, 0010, 0001
o Um dos padrões é o estado inicial (usar load ou set/reset)
OUT1 OUT2 OUT3 OUT4

IN D Q D Q D Q D Q

CLK

 Contador Mobius (ou Johnson)

o In this case, 1000, 1100, 1110, 1111, 0111, 0011, 0001, 0000
OUT1 OUT2 OUT3 OUT4

IN D Q D Q D Q D Q
CLK

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 46

Contador Binário

 Lógica entre os registradores (não somente um

multiplexer)
o XOR decide quando um determinado bit deve ser “toggled”
o Sempre para o bit de mais baixa ordem; somente quando o
primeiro bit é verdade para o segundo bit, e assim por diante
OUT1 OUT2 OUT3 OUT4

D Q D Q D Q D Q

CLK

"1"

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 47

Contador Binário Ascendente Síncrono de
4-bits

 Componente padrão em muitas aplicações

o FF positive edge-triggered com entradas de load e clear
o Dado carregado das entradas paralelas D, C, B, A
o Entradas de Enable: precisam estar em 1 para contagem

o RCO: saída de ripple-carry utilizada para cascateamento

- ‘1’ quando o contador está em seu estado mais alto (1111)
- implementado usando uma porta AND EN
(2) RCO vai para 1
D
C RCO
B
A QD
(3) High 4-bits QC
são incrementados LOAD QB
CLK QA
CLR
(1) Low 4-bits = 1111

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 48

Contadores de Offset

 Contador de offset inicial -

"1" EN
uso do load síncrono RCO
"0" D QD
o ex: 0110, 0111, 1000, 1001, 1010, "1" C QC
"1" B QB
1011, 1100, 1101, 1111, 0110, . . . "0" A QA
LOAD
 Contador de offset final - CLK
"0" CLR
comparador para o valor final
o ex: 0000, 0001, 0010, ..., 1100,
1101, 0000

 Combinações dos contadores "1" EN

acima (valores iniciais e RCO
"0" D QD
finais) "0"
"0"
C
B
QC
QB
"0" A QA
LOAD
CLK
CLR
Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 49
Sumário – Lógica Sequencial

 Blocos fundamentais de circuitos com estado

o Latch e flip-flop
o Latch R-S; flip-flops R-S master/slave, D master/slave, D edge-triggered
 Metodologias de Temporização
o Utilização de clocks
o Flip-flops em cascata funcionam porque o tempo de propagação excede o
tempo de hold
o Cuidade com o clock skew
 Entradas assíncronas e seus Perigos
o Falha no sincronizador: o que é e como minimizar seu impacto
 Registradores Básicos
o Registradores de Deslocamento
o Detetores de Padrões
o Contadores

Circuitos Digitais – 02/02 – Prof. Márcio Brandão – Slide 50