MEMORY

CONTROLLER

NHÓM

Hoàng Hữu Nguyên Anh – 21161067

Nguyễn Tấn Định – 21161300
Nguyễn Trần Quốc Tuấn – 21161381
Lê Thị Kiều Trang – 21161375
LỊCH SỬ HÌNH THÀNH VÀ PHÁT TRIỂN

01 1980 Xuất hiện Memory controller đầu tiên

Thêm chức năng quản lý băng thông và định dạng địa

02 1990 chỉ bộ nhớ

03 2000 Sự phổ biến của bộ nhớ DDR

04 2010 Sự phát triển của công nghệ bộ nhớ mới

05 Hiện tại Tích hợp Memory controller vào CPU

KHÁI NIỆM VỀ MEMORY
CONTROLLER

Memory controller là một thành phần quan trọng trong hệ thống máy
tính, chịu trách nhiệm quản lý việc truy cập và giao tiếp giữa bộ nhớ và
bộ xử lý. Memory controller giúp tối ưu việc truy cập bộ nhớ bằng cách
điều khiển tốc độ, thời gian truy cập, và địa chỉ bộ nhớ để đạt hiệu suất
tối đa.
CÁC CHỨC NĂNG CỦA MEMORY CONTROLLER BAO
GỒM :

01 ĐIỀU KHIỂN TỐC ĐỘ VÀ THỜI Memory controller điều khiển tốc độ truy cập bộ nhớ và quyết định thời
GIAN TRUY CẬP gian truy cập cho mỗi yêu cầu truy cập bộ nhớ

02 QUẢN LÝ BĂNG
THÔNG
Memory controller đảm bảo rằng băng thông của bộ nhớ được sử dụng một
cách hiệu quả để đáp ứng yêu cầu truy cập bộ nhớ của hệ thống

03 ĐIỀU KHIỂN VÀ
TRUY CẬP BỘ NHỚ
Memory controller quản lý việc truy cập bộ nhớ bằng cách đọc và ghi dữ
lIệu vào bộ nhớ.

Memory controller quản lý việc truy cập bộ nhớ bằng cách đọc và ghi dữ
04
ĐỊNH DẠNG ĐỊA
CHỈ BỘ NHỚ liệu vào bộ nhớ.
SỰ PHÁT TRIỂN CỦA DÒNG DDR
CÁC CÔNG NGHỆ MỚI VÀ CÁCH HỖ TRỢ CHÚNG

HBM (High Bandwidth Memory):

1
High Bandwidth Memory là công nghệ bộ nhớ mới được phát
triển bởi AMD và Hynix, với khả năng tăng tốc độ truy cập bộ nhớ
và giảm độ trễ. Memory controller được thiết kế để hỗ trợ HBM
bằng cách cải thiện khả năng truy cập bộ nhớ và băng thông.
CÁC CÔNG NGHỆ MỚI VÀ CÁCH HỖ TRỢ CHÚNG

GDDR (Graphics Double Data Rate)Memory:

2
GDDR Memory là loại bộ nhớ được thiết kế đặc biệt cho các ứng
dụng đồ họa và trò chơi. Memory controller được thiết kế để hỗ
trợ GDDR Memory bằng cách cải thiện khả năng truy cập bộ nhớ
và băng thông, đồng thời tối ưu hóa tính năng đa kênh để tăng
cường hiệu suất.
CÁC CÔNG NGHỆ MỚI VÀ CÁCH HỖ TRỢ CHÚNG

HMC (Hybrid Memory Cube):

3
Hybrid Memory Cube là công nghệ bộ nhớ mới được phát triển
bởi Intel và Micron, với khả năng tăng tốc độ truy cập bộ nhớ và
giảm độ trễ. Memory controller được thiết kế để hỗ trợ HMC bằng
cách cải thiện khả năng truy cập bộ nhớ và băng thông, đồng thời
tối ưu hóa tính năng đa kênh để tăng cường hiệu suất.
CÁC CÔNG NGHỆ MỚI VÀ CÁCH HỖ TRỢ CHÚNG

DDR5 Memory:
3
DDR5 Memory là loại bộ nhớ mới nhất, được phát triển để đáp
ứng nhu cầu sử dụng của các ứng dụng máy tính hiện đại. Memory
controller được thiết kế để hỗ trợ DDR5 Memory bằng cách cải
thiện khả năng truy cập bộ nhớ và băng thông, đồng thời tối ưu
hóa tính năng đa kênh để tăng cường hiệu suất.
HIỆU SUẤT VÀ ẢNH HƯỞNG ĐẾN HỆ THỐNG MÁY TÍNH

Tốc độ truy cập bộ nhớ 01

02 Băng thông

Tính tương thích 03

04 Tính ổn định và độ tin cậy

KHÁI QUÁT MẠCH DE0-NANO

Bo mạch phát triển DE0-Nano là một sản phẩm của Terasic dựa trên nền tảng FPGA, thiết kế nhỏ gọn và linh hoạt
để nghiên cứu, phát triển và học tập trong các lĩnh vực vi điều khiển, hệ thống số và thiết kế logic. DE0-Nano tích
hợp nhiều thành phần như FPGA, bộ nhớ, các giao tiếp I/O, điều khiển nguồn và các phụ kiện khác, hỗ trợ kết nối
và tương tác với các thiết bị và mô-đun ngoại vi bên ngoài. DE0-Nano có nhiều ứng dụng trong các lĩnh vực
nhúng, xử lý tín hiệu và hình ảnh, điều khiển và điện tử công suất, giáo dục và nghiên cứu, IoT và dự án thiết bị
thông minh. DE0-Nano là một nền tảng phát triển linh hoạt và có khả năng tùy chỉnh để ứng dụng trong nhiều
lĩnh vực khác nhau.
PHẦN CỨNG DE0-NANO

Hình 1. Sơ đồ PCB linh kiện của bo mạch DE0-Nano (Mặt

trước)
PHẦN CỨNG DE0-NANO

Hình 2. Sơ đồ PCB linh kiện của bo mạch DE0-Nano (Mặt

dưới)
ĐẶC ĐIỂM VÀ NGUYÊN LÝ HOẠT ĐỘNG CỦA MEMORY CONTROLLER
SDRAM TRÊN DE0-NANO

• Sử dụng giao diện chuẩn SDRAM Synchronous DRAM (SDR)

• Hỗ trợ các loại bộ nhớ SDRAM như SDRAM DDR2, SDRAM DDR3 và LPDDR2
• Có thể hoạt động ở tốc độ bus lên đến 100 MHz
• Có khả năng truy cập đến 128MB bộ nhớ SDRAM
• Có khả năng cấu hình linh hoạt để đáp ứng các yêu cầu khác nhau của ứng dụng FPGA
• Được tích hợp vào bộ vi xử lý (CPU) của hệ thống để truy cập dữ liệu từ bộ nhớ SDRAM một
cách dễ dàng.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Đồng bộ hóa: Trước khi bắt đầu truy cập bộ nhớ

SDRAM, memory controller SDRAM trên DE0-Nano phải
1 đồng bộ hóa với FPGA và hệ thống khác trên bo mạch DE0-
Nano để đảm bảo rằng các tín hiệu điều khiển được đưa ra
đúng thời điểm và đồng bộ với chu kỳ xung nhịp của bộ nhớ
SDRAM.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Thực hiện lệnh truy cập bộ nhớ: Memory controller

SDRAM trên DE0-Nano thực hiện các lệnh truy cập bộ nhớ,
2 bao gồm đọc và ghi dữ liệu vào bộ nhớ SDRAM. Nó điều
khiển việc chuyển đổi địa chỉ bộ nhớ, ghi dữ liệu vào các vị
trí nhớ tương ứng và đọc dữ liệu từ các vị trí nhớ. Các lệnh
truy cập này được điều khiển bởi phần mềm nhúng
(firmware) được lập trình sẵn trên bo mạch.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Điều khiển tín hiệu: Memory controller SDRAM trên

DE0-Nano điều khiển các tín hiệu điều khiển để thực hiện các
3 lệnh truy cập bộ nhớ. Các tín hiệu này bao gồm tín hiệu CK
(xung nhịp), tín hiệu CKE (xác nhận xung nhịp), tín hiệu CS
(chọn bộ nhớ), tín hiệu CAS (lệnh truy cập hàng), tín hiệu
RAS (lệnh truy cập cột) và tín hiệu WE (lệnh ghi dữ liệu) để
định vị và thực hiện các hoạt động đọc/ghi dữ liệu trên
SDRAM.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Điều chỉnh thời gian trễ: Memory controller SDRAM

trên DE0-Nano có thể điều chỉnh thời gian trễ giữa các tín
4 hiệu điều khiển để đảm bảo rằng các tín hiệu được đưa ra
đúng thời điểm. Thời gian trễ này phụ thuộc vào tần số bus và
loại bộ nhớ SDRAM được sử dụng.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Quản lý dữ liệu: Băng thông và tốc độ truy cập: Memory

controller được thiết kế để tương thích với các thông số băng
5 thông và tốc độ truy cập của SDRAM trên DE0-Nano. Nó
đảm bảo rằng các dữ liệu được truy cập đúng với địa chỉ của
chúng và đưa ra các tín hiệu điều khiển phù hợp để truy cập
dữ liệu một cách hiệu quả.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Kiểm tra và sửa lỗi: Memory controller SDRAM trên

DE0-Nano có khả năng kiểm tra và sửa lỗi dữ liệu trong bộ
6 nhớ SDRAM. Nó sử dụng các thuật toán ECC (Error
Correction Code) để phát hiện và sửa chữa các lỗi dữ liệu.
Nguyên lý hoạt động của Memory controller SDRAM trên DE0-Nano

Mở rộng và tương thích: Memory controller trên

DE0-Nano cũng hỗ trợ các tính năng mở rộng và tương
7 thích với các thiết bị ngoại vi khác như cảm biến, các
thiết bị giao tiếp và đầu vào/đầu ra khác thông qua các
giao diện và kết nối có sẵn trên bo mạch.
SƠ ĐỒ KHỐI
Sơ đồ khối
Chi tiết các module: Pll_1m và Pll_100m
Chi tiết các module: Dnano_interface
Chi tiết các module: FIFO
Chi tiết các module: Sdram_controller
Sơ đồ khối Testbench
Kết luận
● Memory controller là một thành phần quan trọng trong kiến
trúc hệ thống máy tính

● Các tiêu chí để đánh giá memory controller:

 Tốc độ truy cập bộ nhớ
 Tính tương thích
 Tính ổn định và độ tin cậy