High Speed CMOS, Series 74HC, ON Semiconductor

High−Speed CMOS Data
DL129/D
Rev. 8, January−2005
 SCILLC, 2005
Previous Edition  2000
“All Rights Reserved’’
http://onsemi.com
1
ON Semiconductor and are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further notice
to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any
liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental
damages. “Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over
time. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under
its patent rights nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body,
or other applications intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death
may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees,
subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any claim of
personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part.
SCILLC is an Equal Opportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.
PUBLICATION ORDERING INFORMATION

LITERATURE FULFILLMENT: N. American Technical Support: 800−282−9855 Toll Free ON Semiconductor Website: http://onsemi.com
Literature Distribution Center for ON Semiconductor USA/Canada
P.O. Box 5163, Denver, Colorado 80217 USA Order Literature: http://www.onsemi.com/litorder
Phone: 303−675−2175 or 800−344−3860 Toll Free USA/Canada Japan: ON Semiconductor, Japan Customer Focus Center
Fax: 303−675−2176 or 800−344−3867 Toll Free USA/Canada 2−9−1 Kamimeguro, Meguro−ku, Tokyo, Japan 153−0051 For additional information, please contact your
Email: orderlit@onsemi.com Phone: 81−3−5773−3850 local Sales Representative.
http://onsemi.com DL129/D
2
Table of Contents
Page Page
Numeric Data Sheet Listing

Numeric Data Sheet Listing . . . . . . . . . . . . . . . . . . . . . . . . . 4
Chapter 2: Data Sheets

Chapter 1: Selector Guide
Data Sheets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Buffers/Inverters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Gates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Schmitt Triggers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 Chapter 3: Case Outlines and Package
Bus Transceivers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15 Dimensions
Latches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Flip−Flops . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 Case Outlines and Package Dimensions . . . . . . . . . . . . 388
Digital Data Selectors/Multiplexers . . . . . . . . . . . . . . . . . . 19
Decoders/Demultiplexers/Display Drivers . . . . . . . . . . . . 20
Analog Switches/Multiplexers/ Chapter 4: Index
Demultiplexers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 High−Speed CMOS Device Index . . . . . . . . . . . . . . . . . . 406
Shift Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Miscellaneous . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
http://onsemi.com
3
Numeric Data Sheet Listing
Data Sheet Function Page
MC74HC00A Quad 2−Input NAND Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . 27
MC74HC02A Quad 2−Input NOR Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 31
MC74HC03A Quad 2−Input NAND Gate with Open−Drain Outputs − High−Performance

Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
MC74HC04A Hex Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . 39
MC74HC08A Quad 2−Input AND Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 43
MC74HC125A,
MC74HC126A Quad 3−State Noninverting Buffers − High−Performance Silicon−Gate CMOS . . . . . 47
MC74HC132A Quad 2−Input NAND Gate with Schmitt−Trigger Inputs − High−Performance

MC74HC138A 1−of−8 Decoder/ Demultiplexer − High−Performance Silicon−Gate CMOS . . . . . . . . 58
MC74HC139A Dual 1−of−4 Decoder/Demultiplexer − High−Performance Silicon−Gate CMOS . . . . 63
MC74HC14A Hex Schmitt−Trigger Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . 69
MC74HC157A Quad 2−Input Data Selectors / Multiplexers − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
MC74HC161A,
MC74HC163A Presettable Counters − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . 79
MC74HC164A 8−Bit Serial−Input/Parallel−Output Shift Register − High−Performance

MC74HC174A Hex D Flip−Flop with Common Clock and Reset − High−Performance Silicon−
Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
MC74HC175A Quad D Flip−Flop with Common Clock and Reset − High−Performance

Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
MC74HC1G00 Single 2−Input NAND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
MC74HC1G02 Single 2−Input NOR Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
MC74HC1G04 Single Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
MC74HC1G08 Single 2−Input AND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
http://onsemi.com
4
MC74HC1G14 Single Inverter with Schmitt−Trigger Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
MC74HC1G32 Single 2−Input OR Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
MC74HC1GU04 Single Unbuffered Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
MC74HC240A Octal 3−State Inverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC244A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC245A Octal 3−State Noninverting Bus Transceiver − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
MC74HC273A Octal D Flip−Flop with Common Clock and Reset − High−Performance Silicon−
Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
MC74HC32A Quad 2−Input OR Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 160
MC74HC373A Octal 3−State Non−Inverting Transparent Latch − High−Performance Silicon−

Gate CMOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
MC74HC374A Octal 3−State Non−Inverting D Flip−Flop − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
MC74HC390A Dual 4−Stage Binary Ripple Counter with ÷ 2 and ÷ 5 Sections − High−
Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
MC74HC393A Dual 4−Stage Binary Ripple Counter − High−Performance Silicon−Gate CMOS . . . 181
MC74HC4020A 14−Stage Binary Ripple Counter − High−Performance Silicon−Gate CMOS . . . . . . 187
MC74HC4040A 12−Stage Binary Ripple Counter − High−Performance Silicon−Gate CMOS . . . . . . 193
MC74HC4046A Phase−Locked Loop − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . 199
MC74HC4051A,
MC74HC4052A,
MC74HC4053A Analog Multiplexers / Demultiplexers − High−Performance Silicon−Gate CMOS . . . 213
MC74HC4060A 14−Stage Binary Ripple Counter With Oscillator − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
MC74HC4066A Quad Analog Switch/Multiplexer/Demultiplexer − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
MC74HC4316A Quad Analog Switch/Multiplexer/Demultiplexer with Separate Analog and Digital

Power Supplies − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . 246
MC74HC4538A Dual Precision Monostable Multivibrator (Retriggerable, Resettable) . . . . . . . . . . . . . 257
http://onsemi.com
5
MC74HC4851A,
MC74HC4852A Analog Multiplexers/Demultiplexers with Injection Current Effect
Control − Automotive Customized . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
MC74HC540A Octal 3−State Inverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC541A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC573A Octal 3−State Noninverting Transparent Latch − High−Performance

MC74HC574A Octal 3−State Noninverting D Flip−Flop − High−Performance Silicon−Gate

CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
MC74HC589A 8−Bit Serial or Parallel−Input/Serial−Output Shift Register with 3−State

Output − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
MC74HC595A 8−Bit Serial−Input/Serial or Parallel−Output Shift Register with Latched 3−State

Outputs − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
MC74HC74A Dual D Flip−Flop with Set and Reset − High−Performance Silicon−Gate CMOS . . . 321
MC74HCT04A Hex Inverter − With LSTTL−Compatible Inputs High−Performance

MC74HCT138A 1−of−8 Decoder/ Demultiplexer with LSTTL Compatible Inputs − High−Performance

MC74HCT14A Hex Schmitt−Trigger Inverter with LSTTL Compatible Inputs − High−Performance

MC74HCT244A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver with LSTTL−Compatible

Inputs − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
MC74HCT245A Octal 3−State Noninverting Bus Transceiver with LSTTL Compatible

MC74HCT273A Octal D Flip−Flop with Common Clock and Reset with LSTTL−Compatible
MC74HCT373A Octal 3−State Noninverting Transparent Latch with LSTTL−Compatible

MC74HCT374A Octal 3−State Noninverting D Flip−Flop with LSTTL−Compatible

MC74HCT541A Octal 3−State Non−Inverting Buffer/Line Driver/Line Receiver With LSTTL−Compatible

http://onsemi.com
6
MC74HCT573A Octal 3−State Noninverting Transparent Latch with LSTTL Compatible

MC74HCT574A Octal 3−State Noninverting D Flip−Flop with LSTTL−Compatible

MC74HCT74A Dual D Flip−Flop with Set and Reset with LSTTL Compatible
MC74HCU04A Hex Unbuffered Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 383
http://onsemi.com
7
CHAPTER 1
Selector Guide
http://onsemi.com
8
http://onsemi.com
9
BUFFERS/INVERTERS
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Functional Equivalent
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
Device LSTTL Device Number
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC04A Hex Inverter LS04 *4069 LS/CMOS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HCT04A Hex Inverter with LSTTL−Compatible Inputs LS04 *4069 LS/CMOS 14
HCU04A Hex Unbuffered Inverter LS04 4069 LS/CMOS 14
ÎÎÎÎÎ
HC14A
HCT14A ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Hex Schmitt−Trigger Inverter
ÎÎÎÎÎ
ÎÎÎ
Hex Schmitt−Trigger Inverter with LSTTL−Compatible
LS14
LS14
4584
4584
LS/CMOS
LS/CMOS
14
14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Inputs
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC125A Quad 3−State Noninverting Buffer LS125,LS125A LS 14
HC126A Quad 3−State Noninverting Buffer LS126,LS126A LS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC240A Octal 3−State Inverting Buffer/Line Driver/Line Receiver LS240 LS 20
ÎÎÎÎÎ
HC244A
HCT244A
ÎÎÎÎÎ
ÎÎÎÎÎ
Receiver ÎÎÎ
Octal 3−State Noninverting Buffer/Line Driver/Line
ÎÎÎÎÎ
ÎÎÎ
LS244
LS244
LS
LS
20
20
ÎÎÎÎÎ
ÎÎÎÎÎ
HC245A ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Receiver with LSTTL−Compatible Inputs
ÎÎÎ
Octal 3−State Noninverting Bus Transceiver LS245 LS 20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HCT245A Octal 3−State Noninverting Bus Transceiver with LS245 LS 20
LSTTL−Compatible Inputs
ÎÎÎÎÎ
HC540A
HC541A
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Octal 3−State Inverting Buffer/Line Driver/Line Receiver
ÎÎÎÎÎ
ÎÎÎ
Octal 3−State Noninverting Buffer/Line Driver/Line LS541 LS
20
20
ÎÎÎÎÎ
ÎÎÎÎÎ
HCT541A ÎÎÎÎÎ
ÎÎÎÎÎ
Receiver
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Receiver with LSTTL−Compatible Inputs
LS541 LS 20
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
HC Devices Have CMOS−Compatible Inputs. HCT Devices Have LSTTL−Compatible Inputs.
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
HC HC HC
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
HCT HCU HC HC HC HC HCT HCT
Device 04A 04A 14A 125A 126A 240A 244A 245A
# Pins
ÎÎÎ
Quad Device
ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
14 14 14 14

14

20 20 20
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Hex Device

ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Octal Device
Nine−Wide Device
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Noninverting Outputs
ÎÎÎ
Inverting Outputs ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
Schmitt Trigger ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Single Stage (unbuffered)
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
3−State Outputs
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
Open−Drain Outputs ÎÎÎ
ÎÎÎ
Common Output Enables
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Active−Low Output Enables

ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Active−High Output Enables

Separate 4−Bit Sections
ÎÎÎ
Transceiver ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
Separate 2−Bit and 4−Bit Sections
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Direction Control
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Logic−Level Down Converter
http://onsemi.com
11
BUFFERS/INVERTERS (Continued)
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
HC
HC HCT
ÎÎÎ
# Pins ÎÎÎ
ÎÎÎ
ÎÎÎ
Device 540A
20
541A
20
Quad Device
Hex Device
Octal Device
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
Nine−Wide Device
ÎÎÎ
Noninverting Outputs ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
Inverting Outputs
ÎÎÎ
ÎÎÎ
Single Stage (unbuffered)
ÎÎÎ
ÎÎÎ
Schmitt Trigger
ÎÎÎ
ÎÎÎ
3−State Outputs
ÎÎÎ
ÎÎÎ
Open−Drain Outputs
Common Output Enables
ÎÎÎ
ÎÎÎ
Active−Low Output Enables
http://onsemi.com
12
GATES
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC00A Quad 2−Input NAND Gate LS00 4011 LS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC02A Quad 2−Input NOR Gate 4001 14
HC03A Quad 2−Input NAND Gate with Open−Drain Outputs *4011 14
ÎÎÎÎÎ
HC08A
ÎÎÎÎÎ
HC32A
HC86A
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Quad 2−Input AND Gate
ÎÎÎ
Quad 2−Input OR Gate
Quad 2−Input Exclusive OR Gate
LS08
LS32
LS86
4081
4071
4070
LS
LS
14
14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
LS 14
HC132A Quad 2−Input NAND Gate with Schmitt−Trigger Inputs LS132 4093 LS 14
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
HC Devices Have CMOS−Compatible Inputs.
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
HC HC HC HC HC
Device 00A 02A 03A 08A 32A
# Pins
ÎÎÎ
Single Device
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
14 14 14 14 14
Dual Device
Triple Device ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Quad Device
NAND
NOR
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
AND
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
OR
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Exclusive OR
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Exclusive NOR
AND−NOR
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
AND−OR
2−Input
ÎÎÎ
3−Input ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4−Input
8−Input
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
13−Input
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Schmitt−Trigger Inputs
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
http://onsemi.com
13
GATES (Continued)
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
HC HC
86A 132A
ÎÎÎÎ
ÎÎÎ
Device
ÎÎÎÎ
ÎÎÎ
# Pins 14 14
ÎÎÎÎ
ÎÎÎ
Single Device
Dual Device
ÎÎÎÎ
ÎÎÎ
Triple Device

ÎÎÎÎ
ÎÎÎ
Quad Device
ÎÎÎÎ
ÎÎÎ
NAND
ÎÎÎÎ
ÎÎÎ
NOR
AND
ÎÎÎÎ
ÎÎÎ
OR
Exclusive OR
ÎÎÎÎ
Exclusive NOR ÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎ
AND−NOR
AND−OR
2−Input
ÎÎÎÎ
3−Input ÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎ
4−Input
8−Input
13−Input
ÎÎÎÎ
Schmitt−Trigger Inputs ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
http://onsemi.com
14
SCHMITT TRIGGERS
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
ÎÎÎÎÎ
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC14A Hex Schmitt−Trigger Inverter LS14 4584 LS/CMOS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HCT14A Hex Schmitt−Trigger Inverter with LSTTL−Compatible LS14 4584 LS 14
Inputs
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC132A Quad 2−Input NAND Gate with Schmitt−Trigger Inputs LS132 4093 LS 14
BUS TRANSCEIVERS
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
ÎÎÎÎÎ
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC245A Octal 3−State Noninverting Bus Transceiver LS245 LS 20
HCT245A Octal 3−State Noninverting Bus Transceiver with LS245 LS 20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ HC
ÎÎÎ
Device
HCT
245A
# Pins 20
Quad Device
Octal Device
Buffer
Storage Capability
Inverting Outputs
ÎÎÎ
ÎÎÎ
Common Output Enable
Active−Low Output Enable ÎÎÎ
ÎÎÎ

Active−High Output Enable
Direction Control
http://onsemi.com
15
LATCHES
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC373A Octal 3−State Noninverting Transparent Latch LS373 LS373 20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HCT373A Octal 3−State Noninverting Transparent Latch with LS373 LS373 20
ÎÎÎÎÎ
HC573A
HCT573A ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Octal 3−State Noninverting Transparent Latch
ÎÎÎÎÎ
ÎÎÎ
Octal 3−State Noninverting Transparent Latch with
LS373
LS373
LS573
LS573
20
20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ HC HC
ÎÎÎÎ
ÎÎÎ
HCT HCT
ÎÎÎÎ
ÎÎÎ
Device 373A 573A
ÎÎÎÎ
ÎÎÎ
# Pins 20 20
ÎÎÎÎ
ÎÎÎ
Single Device
Dual Device
Octal Device
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Number of Bits Controlled by Latch Enable:

ÎÎÎÎ
ÎÎÎ
2
ÎÎÎÎ
ÎÎÎ
8
ÎÎÎÎ
ÎÎÎ
Transparent
Addressable
Readback Capability
Noninverting Outputs ÎÎÎÎ

ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Inverting Outputs
ÎÎÎÎ
ÎÎÎ
Common Latch Enable, Active−Low
ÎÎÎÎ
ÎÎÎ
3−State Outputs
ÎÎÎÎ
ÎÎÎ
Common Output Enable, Active−Low
These devices are identical in function and are different in pinout only: HC/HCT373A and HC/HCT573A
http://onsemi.com
16
FLIP−FLOPS
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HC74A Dual D Flip−Flop with Set and Reset LS74,LS74A *4013 LS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HCT74A Dual D Flip−Flop with Set and Reset with LS74,LS74A 4013 LS 14
ÎÎÎÎÎ
HC174A
HC175A ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Hex D Flip−Flop with Common Clock and Reset
ÎÎÎ
Quad D Flip−Flop with Common Clock and Reset
LS174
LS175
4174
4175
LS/CMOS
LS/CMOS
16
16
ÎÎÎÎÎ
HC273A
HCT273A ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Octal D Flip−Flop with Common Clock and Reset
ÎÎÎ
Octal D Flip−Flop with Common Clock and Reset with
LS273
LS273
LS
LS
20
20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HC374A Octal 3−State Noninverting D Flip−Flop LS374 LS374 20
ÎÎÎÎÎ
HCT374A
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Octal 3−State Noninverting D Flip−Flop with
ÎÎÎ
LS374 LS374 20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HC574A Octal 3−State Noninverting D Flip−Flop LS374 20
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HCT574A Octal 3−State Noninverting D Flip−Flop with LS374 20
*Suggested alternative
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ HC
ÎÎÎÎ
ÎÎÎÎÎÎÎ
HCT HC HC
74A 174A 175/A
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Device
ÎÎÎÎ
ÎÎÎÎÎÎÎ
# Pins 14 16 16
Type D D D
Dual Device
ÎÎÎÎ
Quad Device ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎÎÎÎÎ
Hex Device
Octal Device
Common Clock
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Negative−Transition Clocking ÎÎÎ
ÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎ
ÎÎÎ
Positive−Transition Clocking
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Common, Active−Low Data Enables
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Inverting Outputs
3−State Outputs
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
Common, Active−Low Output Enables
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Common Reset

ÎÎÎÎ
ÎÎÎÎÎÎÎ
Active−Low Reset
Active−High Reset
Active−Low Set
ÎÎÎÎ
Transceiver
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎÎÎÎÎ
Direction Control
http://onsemi.com
17
FLIP−FLOPS (Continued)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ HC HC HC
ÎÎÎÎ
ÎÎÎÎÎÎÎ
HCT HCT HCT
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Device 273A 374A 574A
ÎÎÎÎ
ÎÎÎÎÎÎÎ
# Pins 20 20 20
Type D D D
Dual Device
ÎÎÎÎ
Quad Device ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Hex Device
Octal Device
Common Clock
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Negative−Transition Clocking ÎÎÎ
ÎÎÎ

ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Common, Active−Low Data Enables
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Inverting Outputs
3−State Outputs
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
Common, Active−Low Output Enables

Common Reset
ÎÎÎÎ
Active−Low Reset
Active−High Reset
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ

Active−Low Set
ÎÎÎÎ
Transceiver
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Direction Control
These devices are identical in function and are different in pinout only: HC374A and HC574A
http://onsemi.com
18
DIGITAL DATA SELECTORS/MULTIPLEXERS
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
ÎÎÎÎÎ
Number
ÎÎÎÎÎ
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC157A Quad 2−Input Noninverting Data Selector/Multiplexer LS157 LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC251 8−Input Data Selector/Multiplexer with 3−State Outputs LS251 *4512 LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC253 Dual 4−Input Data Selector/Multiplexer with 3−State LS253 LS 16
Outputs
ÎÎÎÎÎ
ÎÎÎÎÎ
HC257
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Quad 2−Input Data Selector/Multiplexer with 3−State
ÎÎÎÎÎ
Outputs
ÎÎÎ
LS257B LS 16
ÎÎÎ
ÎÎÎ
HC
ÎÎÎ
Device 157A
ÎÎÎ
# Pins 16
ÎÎÎ
Description One of
two 4−bit
ÎÎÎ
words is
ÎÎÎ
selected
ÎÎÎ
Single Device
Dual Device
ÎÎÎ
Quad Device
ÎÎÎ
Data Latch with Active−Low Latch Enable
Common Address
ÎÎÎ
1−Bit Binary Address
ÎÎÎ

ÎÎÎ
Address Latch (Transparent)
ÎÎÎ
ÎÎÎ
Address Latch (Non−transparent)
ÎÎÎ
Active−Low Address Latch Enable

ÎÎÎ
Noninverting Output
Inverting Output
3−State Outputs
ÎÎÎ
Common Output Enable
ÎÎÎ
Active−High Output Enable
ÎÎÎ
Active−Low Output Enable
ÎÎÎ

http://onsemi.com
19
DECODERS/DEMULTIPLEXERS/DISPLAY DRIVERS
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
ÎÎÎÎÎ
Number
ÎÎÎÎÎ
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC138A 1−of−8 Decoder/Demultiplexer LS138 *4028 LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
HCT138A 1−of−8 Decoder/Demultiplexer with LSTTL−Compatible LS138 *4028 LS 16
Inputs
ÎÎÎÎÎ
HC139A
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Dual 1−of−4 Decoder/Demultiplexer
LS139 4556 LS/CMOS 16
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
HC
ÎÎÎÎÎÎÎÎÎ
HCT HC
Device 138A 139A
# Pins
ÎÎÎÎÎ
Input Description
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
16
3−Bit Binary
16
2−Bit Binary
ÎÎÎÎÎÎÎÎÎ
Address Address
ÎÎÎÎÎÎÎÎÎ
Output Description One of 8 One of 4
ÎÎÎÎÎÎÎÎÎ
Single Device

ÎÎÎÎÎÎÎÎÎ
Dual Device
ÎÎÎÎÎÎÎÎÎ
Address Input Latch
Active−High Latch Enable
ÎÎÎÎÎÎÎÎÎ
Active−Low Latch Enable
ÎÎÎÎÎÎÎÎÎ
Active−Low Inputs
ÎÎÎÎÎÎÎÎÎ
Active−Low Outputs
Active−High Outputs
ÎÎÎÎÎ
ÎÎÎÎÎ
Active−High Output Enable ÎÎÎÎ
ÎÎÎÎ

Active−Low Reset
ÎÎÎÎÎ
ÎÎÎÎÎ
Active−Low Blanking Input ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
Active−High Blanking Input
ÎÎÎÎÎÎÎÎÎ
Active−Low Lamp−Test Input
Phase Input (for LCD’s)
Implies the device has two such enables
http://onsemi.com
20
ANALOG SWITCHES/MULTIPLEXERS/DEMULTIPLEXERS
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC4051A 8−Channel Analog Multiplexer/Demultiplexer 4051 CMOS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC4052A Dual 4−Channel Analog Multiplexer/Demultiplexer 4052 CMOS 16
HC4053A Triple 2−Channel Analog Multiplexer/Demultiplexer 4053 CMOS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC4066A Quad Analog Switch/Multiplexer/Demultiplexer 4066,4016 CMOS 14
ÎÎÎÎÎ
HC4316/A
HC4851A
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Quad Analog Switch/Multiplexer/Demultiplexer with
ÎÎÎÎÎ
ÎÎÎ
Separate Analog and Digital Power Supplies
*4016 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Analog Multiplexer/Demultiplexer with Injection Current *4051 20
Effect Control
ÎÎÎÎÎ
HC4852A
ÎÎÎÎÎ ÎÎÎ
Analog Multiplexer/Demultiplexer with Injection Current
ÎÎÎÎÎ
ÎÎÎ
Effect Control
*4052 20
High−Speed CMOS design only
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ HC HC HC HC
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Device 4051A 4052A 4053A 4066A
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
# Pins 16 16 16 14
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Description A 3−Bit Address A 2−Bit Address A 3−Bit Address 4 Independently
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Selects One of 8 Selects One of 4 Selects Varying Controlled
Switches Switches Combinations of Switches
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
the 6 Switches
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Single Device

ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Dual Device
Triple Device
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Quad Device
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
1−to−1 Multiplexing

ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Active−High ON/OFF Control
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Common Address Inputs

ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Address Latch with Active−Low Latch
Enable
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎ
Common Switch Enable
ÎÎÎÎÎÎ
Active−Low Enable ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ

ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Active−High Enable
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Separate Analog and Control Reference
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Power Supplies

ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Switched Tubs (for RON and Prop. Delay
Improvement)
http://onsemi.com
21
ANALOG SWITCHES/MULTIPLEXERS/DEMULTIPLEXERS (Continued)
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
HC HC HC
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Device 4316A 4851A 4852A
# Pins 16 20 20
Description
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
4 Independently
Controlled Switches
A 3−Bit Address
Selects One of 8
A 3−Bit Address
Selects Varying
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
(Has a Separate Switches Combinations of
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Analog Lower (Has Injection Current the 6 Switches
Power Supply) Protection) (Has Injection Current
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Protection)
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Single Device

ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Dual Device
Triple Device
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Quad Device
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Active−High ON/OFF Control
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Common Address Inputs

ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎ
Common Switch Enable
ÎÎÎÎÎÎÎ
Active−Low Enable ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ

ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Active−High Enable

ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Separate Analog and Control Reference Power Supplies
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
Switched Tubs (for RON and Prop. Delay Improvement)
njection Current Protection
http://onsemi.com
22
SHIFT REGISTERS
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC164A 8−Bit Serial−Input/Parallel−Output Shift Register LS164 LS 14
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC165A 8−Bit Serial− or Parallel−Input/Serial−Output Shift Register LS165 *4021 LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC589A 8−Bit Serial− or Parallel−Input/Serial−Output Shift Register 16
with 3−State Output
ÎÎÎÎÎ
HC595A
ÎÎÎÎÎ ÎÎÎ
8−Bit Serial−Input/Serial− or Parallel−Output Shift Register
ÎÎÎÎÎ
ÎÎÎ
with Latched 3−State Outputs
16
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
HC HC HC HC
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Device 164A 165A 589A 595A
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
# Pins 14 16 16 16
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
4−Bit Register
8−Bit Register
Serial Data Input
ÎÎÎ
Parallel Data Inputs ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ

Serial Output Only
ÎÎÎ
Parallel Outputs ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Inverting Output
Noninverting Output
ÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
Shifts One Direction Only ÎÎÎ
Serial Shift/Parallel Load Control
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Shifts Both Directions
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Active−High Clock Enable
Input Data Enable
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Data Latch with Active−High Latch Clock

ÎÎÎ
3−State Outputs
ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Output Latch with Active−High Latch Clock
ÎÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Active−Low Reset
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
http://onsemi.com
23
COUNTERS
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC161A Presettable 4−Bit Binary Counter with Asynchronous LS161,LS161A LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Reset
HC163A Presettable 4−Bit Binary Counter with Synchronous Reset LS161,LS161A LS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC390A Dual 4−Stage Binary Ripple Counter with ÷ 2 and ÷ 5 16
Sections 16
ÎÎÎÎÎ
ÎÎÎÎÎ
HC393A
HC4020A ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Dual 4−Stage Binary Ripple Counter
14−Stage Binary Ripple Counter
LS393 *4520
4020
LS
CMOS
14
16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC4040A 12−Stage Binary Ripple Counter 4040 CMOS 16
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
HC4060A 14−Stage Binary Ripple Counter with Oscillator 4060 CMOS 16
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
HC HC HC HC HC HC HC
Device 161A 163A 390A 393A 4020A 4040A 4060A
# Pins
ÎÎÎ
Single Device
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
16

16

16 14 16

16

16

Dual Device
Ripple Counter ÎÎÎ

ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Number of Ripple Counter Internal Stages 4 4 14 12 14
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Number of Stages with Available Outputs 4 4 12 12 10
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Count Up
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
4−Bit Binary Counter

ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
BCD Counter
Decimal Counter
ÎÎÎ
Separate ÷ 2 Section
ÎÎÎ ÎÎÎ
ÎÎÎ
Separate ÷ 5 Section ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
On−Chip Oscillator Capability
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Negative−Transition Clocking
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Active−High Clock Enable
Active−Low Clock Enable
ÎÎÎ
Active−High Reset
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
Active−High Count Enable
ÎÎÎ ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
4−Bit Binary Preset Data Inputs
ÎÎÎ
ÎÎÎ
ÎÎÎ
BCD Preset Data Inputs
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ

ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Active−Low Load Preset
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
Carry Output
implies the device has two such enables
http://onsemi.com
24
MISCELLANEOUS DEVICES
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ Functional
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
Equivalent CMOS
ÎÎÎÎÎ
Number
MC74 ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
Function
Device
74
MC1XXXX
or CDXXXX
Direct Pin
Compatibility
of
Pins
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
HC4046A Phase−Locked Loop 4046 CMOS 16
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
HC4538A Dual Precision Monostable Multivibrator 4538,4528 CMOS 16
(Retriggerable, Resettable)
http://onsemi.com
25
CHAPTER 2
Data Sheets
http://onsemi.com
26
MC74HC00A
Quad 2−Input NAND Gate

High−Performance Silicon−Gate CMOS
The MC74HC00A is identical in pinout to the LS00. The device
inputs are compatible with Standard CMOS outputs; with pullup
resistors, they are compatible with LSTTL outputs. http://onsemi.com
Features
• Pb−Free Packages are Available*
MARKING
DIAGRAMS
• Output Drive Capability: 10 LSTTL Loads 14
• Outputs Directly Interface to CMOS, NMOS and TTL PDIP−14
MC74HC00AN
• Operating Voltage Range: 2 to 6 V
N SUFFIX
CASE 646 AWLYYWW
• Low Input Current: 1 A 1
• High Noise Immunity Characteristic of CMOS Devices 14
• In Compliance With the JEDEC Standard No. 7 A Requirements SOIC−14
HC00A
D SUFFIX
• Chip Complexity: 32 FETs or 8 Equivalent Gates CASE 751A
AWLYWW
1
14
LOGIC DIAGRAM HC
TSSOP−14
1 DT SUFFIX 00A
A1 3
Y1 CASE 948G ALYW
2
B1
1
4
A2 6 A = Assembly Location
5 Y2
B2 WL or L = Wafer Lot
Y = AB YY or Y = Year
9 WW or W = Work Week
A3 8
10 Y3
B3
12 FUNCTION TABLE
A4 11
13 Y4 Inputs Output
B4
A B Y
PIN 14 = VCC
PIN 7 = GND L L H
L H H
Pinout: 14−Lead Packages (Top View) H L H
VCC B4 A4 Y4 B3 A3 Y3 H H L
14 13 12 11 10 9 8
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 28 of this data sheet.
1 2 3 4 5 6 7
A1 B1 Y1 A2 B2 Y2 GND
*For additional information on our Pb−Free strategy and soldering details, please
download the ON Semiconductor Soldering and Mounting Techniques
Reference Manual, SOLDERRM/D.
 Semiconductor Components Industries, LLC, 2004 27 Publication Order Number:

December, 2004 − Rev. 9 MC74HC00A/D
MC74HC00A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
Parameter Value Unit This device contains protection
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC DC Supply Voltage (Referenced to GND) – 0.5 to + 7.0 V circuitry to guard against damage
due to high static voltages or electric
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin DC Input Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V fields. However, precautions must
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
be taken to avoid applications of any
Vout DC Output Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V
voltage higher than maximum rated
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iin DC Input Current, per Pin ± 20 mA voltages to this high−impedance cir-
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
cuit. For proper operation, Vin and
Iout DC Output Current, per Pin ± 25 mA
Vout should be constrained to the
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ICC DC Supply Current, VCC and GND Pins ± 50 mA range GND (Vin or Vout) VCC.
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Unused inputs must always be
PD Power Dissipation in Still Air, Plastic DIP† 750 mW tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500 level (e.g., either GND or VCC).
TSSOP Package† 450
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Unused outputs must be left open.
Tstg Storage Temperature – 65 to + 150 C
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
Lead Temperature, 1 mm from Case for 10 Seconds
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Plastic DIP, SOIC or TSSOP Package 260
C
Maximum ratings are those values beyond which device damage can occur. Maximum ratings
applied to the device are individual stress limit values (not normal operating conditions) and are
not valid simultaneously. If these limits are exceeded, device functional operation is not implied,
damage may occur and reliability may be affected.
†Derating — Plastic DIP: – 10 mW/C from 65 to 125C
SOIC Package: – 7 mW/C from 65 to 125C
TSSOP Package: − 6.1 mW/C from 65 to 125C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
RECOMMENDED OPERATING CONDITIONS
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Symbol Parameter Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC DC Supply Voltage (Referenced to GND) 2.0 6.0 V
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin, Vout DC Input Voltage, Output Voltage (Referenced to GND) 0 VCC V
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TA Operating Temperature, All Package Types – 55 + 125 C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
tr, tf Input Rise and Fall Time VCC = 2.0 V 0 1000 ns
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ VCC = 6.0 V 0 400
Device Package Shipping†
MC74HC00AN PDIP−14 2000 Units / Box
MC74HC00ANG PDIP−14 2000 Units / Box
(Pb−Free)
MC74HC00AD SOIC−14 55 Units / Rail

MC74HC00ADG SOIC−14 55 Units / Rail
(Pb−Free)
MC74HC00ADR2 SOIC−14 2500 Units / Reel

MC74HC00ADR2G SOIC−14 2500 Units / Reel
(Pb−Free)
MC74HC00ADT TSSOP−14* 96 Units / Rail

MC74HC00ADTR2 TSSOP−14* 2500 Units / Reel
†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging
Specifications Brochure, BRD8011/D.
*This package is inherently Pb−Free.
http://onsemi.com
28
MC74HC00A
DC CHARACTERISTICS (Voltages Referenced to GND)

Guaranteed Limit
VCC
Symbol Parameter Condition V −55 to 25°C ≤85°C ≤125°C Unit
VIH Minimum High−Level Input Vout = 0.1V or VCC −0.1V 2.0 1.50 1.50 1.50 V
Voltage |Iout| ≤ 20A 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level Input Vout = 0.1V or VCC − 0.1V 2.0 0.50 0.50 0.50 V
Voltage |Iout| ≤ 20A 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VOH Minimum High−Level Output Vin = VIH or VIL 2.0 1.9 1.9 1.9 V
Voltage |Iout| ≤ 20A 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
Vin =VIH or VIL |Iout| ≤ 2.4mA 3.0 2.48 2.34 2.20
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
VOL Maximum Low−Level Output Vin = VIH or VIL 2.0 0.1 0.1 0.1 V
Voltage |Iout| ≤ 20A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
Vin = VIH or VIL |Iout| ≤ 2.4mA 3.0 0.26 0.33 0.40
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Iin Maximum Input Leakage Vin = VCC or GND 6.0 ±0.1 ±1.0 ±1.0 A
Current
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 1.0 10 40 A
Current (per Package) Iout = 0A
NOTE: Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High−Speed CMOS Data Book
(DL129/D).
AC CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)

Guaranteed Limit
VCC
Symbol Parameter V −55 to 25°C ≤85°C ≤125°C Unit
tPLH, Maximum Propagation Delay, Input A or B to Output Y 2.0 75 95 110 ns
tPHL (Figures 1 and 2) 3.0 30 40 55
4.5 15 19 22
6.0 13 16 19
tTLH, Maximum Output Transition Time, Any Output 2.0 75 95 110 ns
tTHL (Figures 1 and 2) 3.0 27 32 36
4.5 15 19 22
6.0 13 16 19
Cin Maximum Input Capacitance 10 10 10 pF
NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON
Semiconductor High−Speed CMOS Data Book (DL129/D).
Typical @ 25°C, VCC = 5.0 V, VEE = 0 V
CPD Power Dissipation Capacitance (Per Buffer)* 22 pF

* Used to determine the no−load dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
ON Semiconductor High−Speed CMOS Data Book (DL129/D).
http://onsemi.com
29
MC74HC00A
tf tr
VCC
90%
INPUT 50%
A OR B
10% GND
tPLH tPHL
90%
OUTPUT Y 50%
10%
tTLH tTHL
Figure 1. Switching Waveforms
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
*Includes all probe and jig capacitance
Figure 2. Test Circuit
A
Y
B
Figure 3. Expanded Logic Diagram

(1/4 of the Device)
http://onsemi.com
30
MC74HC02A
Quad 2−Input NOR Gate

inputs are compatible with standard CMOS outputs; with pullup
Features
MARKING
• Pb−Free Packages are Available* DIAGRAMS
• Outputs Directly Interface to CMOS, NMOS, and TTL

PDIP−14
N SUFFIX MC74HC02AN
• Operating Voltage Range: 2.0 to 6.0 V CASE 646 AWLYYWW
• Low Input Current: 1.0 A 1

•
14
High Noise Immunity Characteristic of CMOS Devices
SOIC−14
• In Compliance with the Requirements Defined by JEDEC Standard D SUFFIX
HC02A
AWLYWW
No. 7.0 A CASE 751A
• Chip Complexity: 40 FETs or 10 Equivalent Gates 1

14
TSSOP−14 HC
LOGIC DIAGRAM DT SUFFIX 02A
CASE 948G ALYW
2
A1 1 1
3 Y1
B1
A = Assembly Location
5 WL or L = Wafer Lot
A2 4
Y2 YY or Y = Year
6
B2 WW or W = Work Week
Y=A+B
8
A3 10 FUNCTION TABLE
9 Y3
B3 Inputs Output
11 A B Y
A4 13
12 Y4 L L H
B4 L H L
PIN 14 = VCC H L L
PIN 7 = GND H H L
PIN ASSIGNMENT
Y1 1 14 VCC ORDERING INFORMATION

A1 2 13 Y4 See detailed ordering and shipping information in the package
B1 3 12 B4
Y2 4 11 A4
A2 5 10 Y3
B2 6 9 B3
GND 7 8 A3

MC74HC02A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ VCC = 6.0 V 0 400
http://onsemi.com
32
MC74HC02A
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter Test Conditions
VCC
V
– 55 to
25C 85C 125°C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIH Minimum High−Level Input Vout = 0.1 V or VCC – 0.1 V 2.0 1.5 1.5 1.5 V
Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.15 3.15 3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 4.2 4.2 4.2
VIL Maximum Low−Level Input Vout = 0.1 V or VCC – 0.1 V 2.0 0.5 0.5 0.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A 3.0
4.5
6.0
0.9
1.35
1.8
0.9
1.35
1.8
0.9
1.35
1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Minimum High−Level Output
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 A
2.0
4.5
1.9
4.4
1.9
4.4
1.9
4.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.9 5.9 5.9
Vin = VIH or VIL |Iout| 2.4 mA 3.0 2.48 2.34 2.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A
Vin = VIH or VIL |Iout| 2.4 mA

4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
3.0 0.26 0.33 0.4
|Iout| 4.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Leakage Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 A
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Quiescent Supply
ÎÎÎÎ
ÎÎÎ
Current (per Package)
Vin = VCC or GND
|Iout| = 0 A
6.0 1.0 10 40 A
(DL129/D).
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter V 25C Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎ
tTLH,
ÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Output Transition Time, Any Output
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 2)
2.0
3.0
75
30
95
40
110
55
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Input Capacitance — 10 10 10 pF
Typical @ 25°C, VCC = 5.0 V
CPD Power Dissipation Capacitance (Per Gate)* 22 pF

2
* Used to determine the no−load dynamic power consumption: PD = CPD VCC f + ICC VCC. For load considerations, see Chapter 2 of the
http://onsemi.com
33
MC74HC02A
(Pb−Free)

(Pb−Free)

(Pb−Free)

tf tr TEST POINT
INPUT 90% VCC

50% OUTPUT
A OR B
10% GND DEVICE
UNDER
tPLH tPHL CL*
TEST
90%
OUTPUT Y 50%
10%
tTLH tTHL
Figure 1. Switching Waveforms Figure 2. Test Circuit
EXPANDED LOGIC DIAGRAM

(1/4 OF THE DEVICE)
http://onsemi.com
34
MC74HC03A

with Open−Drain Outputs
http://onsemi.com
resistors, they are compatible with LSTTL outputs.
The HC03A NAND gate has, as its outputs, a high−performance MARKING
MOS N−Channel transistor. This NAND gate can, therefore, with a DIAGRAMS
suitable pullup resistor, be used in wired−AND applications. Having 14
the output characteristic curves given in this data sheet, this device can PDIP−14
N SUFFIX MC74HC03AN
be used as an LED driver or in any other application that only requires CASE 646 AWLYYWW
a sinking current.
1
• Output Drive Capability: 10 LSTTL Loads With Suitable Pullup 14
Resistor SOIC−14
HC03A
• Outputs Directly Interface to CMOS, NMOS and TTL D SUFFIX
AWLYWW
CASE 751A
• Operating Voltage Range: 2 to 6V 14
• Low Input Current: 1µA TSSOP−14 HC
• In Compliance With the JEDEC Standard No. 7A Requirements DT SUFFIX 03A
• Chip Complexity: 28 FETs or 7 Equivalent Gates CASE 948G ALYW
DESIGN GUIDE 1
Criteria Value Unit WL or L = Wafer Lot
Internal Gate Count* 7.0 ea YY or Y = Year
Internal Gate Propagation Delay 1.5 ns WW or W = Work Week
Internal Gate Power Dissipation 5.0 µW

FUNCTION TABLE
Speed Power Product 0.0075 pJ
* Equivalent to a two−input NAND gate Inputs Output
LOGIC DIAGRAM A B Y
VCC
L L Z
OUTPUT L H Z
PIN 14 = VCC PROTECTION
PIN 7 = GND H L Z
DIODE
* Denotes open−drain outputs 3,6,8,11 H H L
Y*
Z = High Impedance
1,4,9,12
A
2,5,10,13
B
Pinout: 14−Lead Packages (Top View)
Device Package Shipping
VCC B4 A4 Y4 B3 A3 Y3
14 13 12 11 10 9 8 MC74HC03AN PDIP−14 2000 / Box
MC74HC03AD SOIC−14 55 / Rail
MC74HC03ADR2 SOIC−14 2500 / Reel
MC74HC03ADT TSSOP−14 96 / Rail
1 2 3 4 5 6 7 MC74HC03ADTR2 TSSOP−14 2500 / Reel

March, 2000 − Rev. 8 MC74HC03A/D
MC74HC03A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vout DC Output Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V be taken to avoid applications of any
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iout DC Output Current, per Pin ± 25 mA cuit. For proper operation, Vin and
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air Plastic DIP† 750 mW
tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
level (e.g., either GND or VCC).
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Plastic DIP, SOIC or TSSOP Package
*Maximum Ratings are those values beyond which damage to the device may occur.
260
C
Functional operation should be restricted to the Recommended Operating Conditions.

ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400
VCC Guaranteed Limit

Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VOL Maximum Low−Level Output Vout = 0.1V or VCC − 0.1V 2.0 0.1 0.1 0.1 V
Voltage |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Iin Maximum Input Leakage Current Vin = VCC or GND 6.0 ±0.1 ±1.0 ±1.0 µA
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 1.0 10 40 µA
Current (per Package) Iout = 0µA
IOZ Maximum Three−State Leakage Output in High−Impedance State 6.0 ±0.5 ±5.0 ±10 µA
Current Vin = VIL or VIH
Vout = VCC or GND
NOTE: Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
http://onsemi.com
36
MC74HC03A
AC CHARACTERISTICS (CL = 50pF, Input tr = tf = 6ns)

Guaranteed Limit
VCC
tPLZ, Maximum Propagation Delay, Input A or B to Output Y 2.0 120 150 180 ns
tPZL (Figures 1 and 2) 3.0 45 60 75
4.5 24 30 36
6.0 20 26 31
4.5 15 19 22
6.0 13 16 19
Cout Maximum Three−State Output Capacitance 10 10 10 pF
(Output in High−Impedance State)
CPD Power Dissipation Capacitance (Per Buffer)* 8.0 pF

2
* Used to determine the no−load dynamic power consumption: PD = CPD VCC f + ICC VCC. For load considerations, see Chapter 2 of the
http://onsemi.com
37
MC74HC03A
VCC
tr tf
1kΩ Rpd
VCC
90%
INPUT A 50% OUTPUT TEST
10% GND DEVICE POINT
tPZL tPLZ UNDER
HIGH TEST CL*
90% IMPEDANCE
OUTPUT Y 50%
10% 10%
VOL
tTHL *Includes all probe and jig capacitance
25
VCC=5V
TYPICAL
T=25°C
20
I D, SINK CURRENT (mA)
T=25°C
15
T=85°C
10 T=125°C
EXPECTED MINIMUM*
5
0
0 1 2 3 4 5
VO, OUTPUT VOLTAGE (VOLTS)
*The expected minimum curves are not guarantees, but are design aids.
Figure 3. Open−Drain Output Characteristics
VCC VCC
VCC +
VR
−
PULLUP +
RESISTOR VF
A1 −
1/4 Y1
OUTPUT 1/4 1/4
HC03
B1 LED1 HC03 HC03
A2 DESIGN EXAMPLE
1/4 Y2
CONDITIONS: ID10mA
B2 HC03 LED2
USING FIGURE NO TAG TYPICAL
CURVE, at ID=10mA, VDS0.4V
LED
ENABLE V VF VO
An
1/4 Yn R CC
ID
HC03
Bn
5V 1.7V 0.4V
OUTPUT = Y1 • Y2 • . . . • Yn 10mA
= A1B1 • A2B2 • . . . • AnBn 290
USE R = 270Ω
Figure 4. Wired AND Figure 5. LED Driver With Blanking
http://onsemi.com
38
MC74HC04A
Hex Inverter
The MC74HC04A is identical in pinout to the LS04 and the
MC14069. The device inputs are compatible with Standard CMOS
outputs; with pullup resistors, they are compatible with LSTTL http://onsemi.com
outputs.
The device consists of six three−stage inverters.
Features PDIP−14
N SUFFIX
• Output Drive Capability: 10 LSTTL Loads CASE 646
• Outputs Directly Interface to CMOS, NMOS and TTL
• Operating Voltage Range: 2 to 6V
SOIC−14
• Low Input Current: 1A D SUFFIX
• High Noise Immunity Characteristic of CMOS Devices CASE 751A
• In Compliance With the JEDEC Standard No. 7A Requirements TSSOP−14

• Chip Complexity: 36 FETs or 9 Equivalent Gates DT SUFFIX
• Pb−Free Packages are Available* CASE 948G
LOGIC DIAGRAM
MARKING DIAGRAMS
1 2
A1 Y1 14
MC74HC04AN
3 4 AWLYYWW
A2 Y2
1
5 6 14
A3 Y3
Y=A HC04A
9 8 AWLYWW
A4 Y4
1
11 10 14
A5 Y5
HC
04A
13 12 ALYW
A6 Y6
1
Pinout: 14−Lead Packages (Top View) WL or L = Wafer Lot
VCC A6 Y6 A5 Y5 A4 Y4 YY or Y = Year
14 13 12 11 10 9 8 WW or W = Work Week
FUNCTION TABLE
Inputs Outputs
A Y
L H
1 2 3 4 5 6 7 H L
A1 Y1 A2 Y2 A3 Y3 GND
*For additional information on our Pb−Free strategy and soldering details, please ORDERING INFORMATION
download the ON Semiconductor Soldering and Mounting Techniques See detailed ordering and shipping information in the package
Reference Manual, SOLDERRM/D. dimensions section on page 40 of this data sheet.

November, 2004 − Rev. 9 MC74HC04A/D
MC74HC04A
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
ÎÎÎ
Parameter Value Unit
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
VCC DC Supply Voltage (Referenced to GND) – 0.5 to + 7.0 V
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Vin DC Input Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Iin DC Input Current, per Pin ± 20 mA
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ICC DC Supply Current, VCC and GND Pins ± 50 mA
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air, Plastic DIP† 750 mW
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Tstg
ÎÎÎÎÎÎ
TL
ÎÎÎ
Storage Temperature
ÎÎÎÎÎÎ
ÎÎÎ
– 65 to + 150 C
C
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
This device contains protection circuitry to guard against damage due to high static voltages or electric fields. However, precautions must
be taken to avoid applications of any voltage higher than maximum rated voltages to this high−impedance circuit. For proper operation,
Vin and Vout should be constrained to the range GND (Vin or Vout) VCC. Unused inputs must always be tied to an appropriate logic
voltage level (e.g., either GND or VCC). Unused outputs must be left open.
Maximum ratings are those values beyond which device damage can occur. Maximum ratings applied to the device are individual stress limit
values (not normal operating conditions) and are not valid simultaneously. If these limits are exceeded, device functional operation is not implied,
†Derating − Plastic DIP: – 10 mW/C from 65 to 125C
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ VCC = 6.0 V 0 400
Device Order N
Number
mber Package Shipping†
MC74HC04AN PDIP−14 2000 / Box
MC74HC04ANG PDIP−14 2000 / Box
(Pb−Free)
MC74HC04AN SOIC−14 55 / Rail

MC74HC04ADR2 SOIC−14 2500 / Tape & Reel
MC74HC04ADR2G SOIC−14 2500 / Tape & Reel
(Pb−Free)
MC74HC04ADT TSSOP−14* 96 / Rail

(Pb−Free)
MC74HC04ADTR2 TSSOP−14* 2500 / Tape & Reel

(Pb−Free)
http://onsemi.com
40
MC74HC04A

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20A 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20A 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage |Iout| ≤ 20A 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
Voltage |Iout| ≤ 20A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Current

Guaranteed Limit
VCC
4.5 15 19 22
6.0 13 16 19
4.5 15 19 22
6.0 13 16 19
CPD Power Dissipation Capacitance (Per Inverter)* 20 pF

2
* Used to determine the no−load dynamic power consumption: PD = CPD VCC f + ICC VCC . For load considerations, see Chapter 2 of the
http://onsemi.com
41
MC74HC04A
tf tr
VCC
90%
INPUT A 50%
10% GND
tPLH tPHL
90%
OUTPUT Y 50%
10%
tTLH tTHL
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
A Y

(1/6 of the Device Shown)
http://onsemi.com
42
MC74HC08A
Quad 2−Input AND Gate

http://onsemi.com
• Output Drive Capability: 10 LSTTL Loads
• Outputs Directly Interface to CMOS, NMOS and TTL MARKING
DIAGRAMS
• Low Input Current: 1µA PDIP−14
MC74HC08AN
• High Noise Immunity Characteristic of CMOS Devices N SUFFIX
CASE 646 AWLYYWW
• In Compliance With the JEDEC Standard No. 7A Requirements 1
SOIC−14
HC08A
LOGIC DIAGRAM D SUFFIX
AWLYWW
CASE 751A
1 1
A1 3 14
2 Y1
B1 HC
TSSOP−14
4 DT SUFFIX 08A
A2 6 CASE 948G ALYW
5 Y2
B2 1
Y = AB
9 A = Assembly Location
A3 8 WL or L = Wafer Lot
10 Y3
B3 YY or Y = Year
WW or W = Work Week
12
A4 11
13 Y4 FUNCTION TABLE
B4
Inputs Output
PIN 14 = VCC
PIN 7 = GND A B Y
L L L
Pinout: 14−Lead Packages (Top View) L H L
H L L
VCC B4 A4 Y4 B3 A3 Y3
H H H
14 13 12 11 10 9 8
1 2 3 4 5 6 7
MC74HC08ADTR2 TSSOP−14 2500 / Reel

MC74HC08A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ Parameter Min Max Unit
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
DC Supply Voltage (Referenced to GND)
ÎÎ
ÎÎÎ
DC Input Voltage, Output Voltage (Referenced to GND)
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
Operating Temperature, All Package Types
ÎÎ
ÎÎÎ
Input Rise and Fall Time VCC = 2.0 V
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
http://onsemi.com
44
MC74HC08A

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
Voltage |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Iin Maximum Input Leakage Vin = VCC or GND 6.0 ±0.1 ±1.0 ±1.0 µA
Current

Guaranteed Limit
VCC
4.5 15 19 22
6.0 13 16 19
4.5 15 19 22
6.0 13 16 19

2
http://onsemi.com
45
MC74HC08A
tr tf
VCC
90%
INPUT 50%
A OR B
10% GND
tPLH tPHL
90%
OUTPUT Y 50%
10%
tTLH tTHL
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
A
Y
B

(1/4 of the Device)
http://onsemi.com
46
MC74HC125A,
MC74HC126A
Quad 3−State Noninverting

Buffers
The MC74HC125A and MC74HC126A are identical in pinout to http://onsemi.com
the LS125 and LS126. The device inputs are compatible with standard MARKING
CMOS outputs; with pullup resistors, they are compatible with DIAGRAMS
LSTTL outputs. 14
The HC125A and HC126A noninverting buffers are designed to be PDIP−14
used with 3−state memory address drivers, clock drivers, and other N SUFFIX MC74HC12xAN
bus−oriented systems. The devices have four separate output enables CASE 646 AWLYYWW
that are active−low (HC125A) or active−high (HC126A). 1

SOIC−14
D SUFFIX
HC12xA
• Operating Voltage Range: 2.0 to 6.0 V CASE 751A
AWLYWW
• Low Input Current: 1.0 µA 1

• High Noise Immunity Characteristic of CMOS Devices
14
• In Compliance with the Requirements Defined by JEDEC Standard TSSOP−14 HC

DT SUFFIX 12xA
No. 7A ALYW
CASE 948G
• Chip Complexity: 72 FETs or 18 Equivalent Gates
LOGIC DIAGRAM 1
HC125A HC126A A = Assembly Location
Active−Low Output Enables Active−High Output Enables WL or L = Wafer Lot
YY or Y = Year
2 3 2 3 WW or W = Work Week
A1 Y1 A1 Y1
PIN ASSIGNMENT
1 1
OE1 OE1
OE1 1 14 VCC
5 6 5 6
A2 Y2 A2 Y2 A1 2 13 OE4
4 4 Y1 3 12 A4
OE2 OE2
OE2 4 11 Y4
9 8 Y3 9 8 Y3
A3 A3 A2 5 10 OE3
Y2 6 9 A3
10 10
OE3 OE3 GND 7 8 Y3
12 11 12 11
A4 Y4 A4 Y4
13 13
OE4 OE4
PIN 14 = VCC
PIN 7 = GND ORDERING INFORMATION
FUNCTION TABLE Device Package Shipping
HC125A HC126A MC74HC12xAN PDIP−14 2000 / Box
Inputs Output Inputs Output MC74HC12xAD SOIC−14 55 / Rail
A OE Y A OE Y
MC74HC12xADR2 SOIC−14 2500 / Reel
H L H H H H
L L L L H L MC74HC12xADT TSSOP−14 96 / Rail
X H Z X L Z MC74HC12xADTR2 TSSOP−14 2500 / Reel

MC74HC125A, MC74HC126A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin DC Input Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V
fields. However, precautions must
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
± 20 voltage higher than maximum rated
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iin DC Input Current, per Pin mA
voltages to this high−impedance cir-
± 35
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iout DC Output Current, per Pin mA cuit. For proper operation, Vin and
ICC DC Supply Current, VCC and GND Pins ± 75 mA Vout should be constrained to the
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
range GND (Vin or Vout) VCC.
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500 tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TSSOP Package† 450 level (e.g., either GND or VCC).
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature – 65 to + 150 C Unused outputs must be left open.
C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TL Lead Temperature, 1 mm from Case for 10 Seconds
(Plastic DIP, SOIC or TSSOP Package) 260
TSSOP Package: – 6.1 mW/C from 65 to 125C
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin, Vout DC Input Voltage, Output Voltage 0 VCC V
(Referenced to GND)
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
Operating Temperature, All Package Types – 55 + 125 C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎÎ
Input Rise and Fall Time
ÎÎÎÎÎ
ÎÎÎ
(Figure 1)
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions V 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIH Minimum High−Level Input Vout = VCC – 0.1 V 2.0 1.5 1.5 1.5 V
Voltage |Iout| 20 µA 3.0 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Low−Level Input
ÎÎÎÎ
ÎÎÎ
Vout = 0.1 V
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH
|Iout| 20 µA
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH |Iout| 3.6 mA
|Iout| 6.0 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.2
3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOL Maximum Low−Level Output Vin = VIL 2.0 0.1 0.1 0.1 V
Voltage |Iout| 20 µA 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL |Iout| 3.6 mA 3.0 0.26 0.33 0.4
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.4
http://onsemi.com
48
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Input Leakage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IOZ Maximum Three−State Output in High−Impedance State 6.0 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Leakage Current Vin = VIL or VIH
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4.0 40 160
µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Input A to Output Y 2.0 90 115 135 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 18 23 27
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 15 20 23
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to Y 2.0 120 150 180 ns
tPHZ (Figures 2 and 4) 3.0 45 60 80
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 24 30 36
6.0 20 26 31
ÎÎÎÎÎ
tPZL,
ÎÎÎÎÎ ÎÎÎÎ
tPZH ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Output Enable to Y
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
2.0
3.0
90
36
115
45
135
60
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 18 23 27
6.0 15 20 23
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
60
22
75
28
90
34
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎÎ
Cin
ÎÎÎÎÎ ÎÎÎÎ
Cout
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Input Capacitance
ÎÎÎÎ
ÎÎÎ
Maximum Three−State Output Capacitance
—
—
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ

2
http://onsemi.com
49
SWITCHING WAVEFORMS
VCC
OE (HC125A) 50%
tr tf GND
VCC
90% VCC
INPUT A 50%
10% OE (HC126A) 50%
GND
tPHL GND
tPLH
OUTPUT Y 90% tPZL tPLZ
HIGH
50%
10% IMPEDANCE
OUTPUT Y 50%
10% VOL
tTLH tTHL tPZH tPHZ
90% VOH
OUTPUT Y 50% HIGH
Figure 1.
IMPEDANCE
Figure 2.
TEST POINT TEST POINT

CONNECT TO VCC WHEN
1 kΩ
OUTPUT OUTPUT TESTING tPLZ AND tPZL.
DEVICE CONNECT TO GND WHEN
DEVICE UNDER
UNDER TESTING tPHZ and tPZH.
CL* TEST CL *
TEST
*Includes all probe and jig capacitance *Includes all probe and jig capacitance
Figure 3. Test Circuit Figure 4. Test Circuit
VCC
OE
A Y
HC125A
(1/4 OF THE DEVICE)
VCC
OE
A Y
HC126A
(1/4 OF THE DEVICE)
http://onsemi.com
50
MC74HC132A

with Schmitt−Trigger Inputs
The MC74HC132A is identical in pinout to the LS132. The device http://onsemi.com
inputs are compatible with standard CMOS outputs; with pull−up
resistors, they are compatible with LSTTL outputs. MARKING
The HC132A can be used to enhance noise immunity or to square up DIAGRAMS
slowly changing waveforms.
14
Features PDIP−14
MC74HC132AN
•
N SUFFIX
Output Drive Capability: 10 LSTTL Loads CASE 646 AWLYYWW
• Outputs Directly Interface to CMOS, NMOS, and TTL 1
• Operating Voltage Range: 2.0 to 6.0 V
• High Noise Immunity Characteristic of CMOS Devices SOIC−14
HC132A
D SUFFIX
• In Compliance with the Requirements as Defined by JEDEC CASE 751A
AWLYWW
Standard No. 7A 1
• Pb−Free Packages are Available* 14
TSSOP−14 HC
DT SUFFIX 132A
CASE 948G ALYW
A1 1 14 VCC 1
B1 2 13 B4
Y1 3 12 A4 A = Assembly Location
L, WL = Wafer Lot
A2 4 11 Y4 Y, YY = Year
B2 5 10 B3 W, WW = Work Week
Y2 6 9 A3
GND 7 8 Y3 FUNCTION TABLE
Inputs Output
Figure 1. Pin Assignment A B Y
L L H
L H H
H L H
H H L

January, 2005 − Rev. 10 MC74HC132A/D
MC74HC132A
1
A1
3
Y1
2
B1
A2 4
6
Y2
5
B2
Y = AB
9
A3
8
Y3
10
B3
A4 12
11
Y4
13
B4
PIN 14 = VCC
PIN 7 = GND
Figure 2. Logic Diagram
Device Order N mber
Number Package Shipping†
(Pb−Free)

(Pb−Free)
MC74HC132ADR2 SOIC−14 2500 Tape & Reel

MC74HC132ADR2G SOIC−14 2500 Tape & Reel
(Pb−Free)

MC74HC132ADTR2 TSSOP−14* 2500 Tape & Reel
http://onsemi.com
52
MC74HC132A
MAXIMUM RATINGS
Symbol Parameter Value Unit
VCC Positive DC Supply Voltage 0.5 to 7.0 V
VIN Digital Input Voltage 0.5 to 7.0 V
VOUT DC Output Voltage Output in 3−State 0.5 to 7.0 V
High or Low State 0.5 to VCC 0.5
IIK Input Diode Current 20 mA

IOK Output Diode Current 20 mA
IOUT DC Output Current, per Pin 25 mA
ICC DC Supply Current, VCC and GND Pins 75 mA
IGND DC Ground Current per Ground Pin 75 mA
TSTG Storage Temperature Range 65 to 150 C
TL Lead Temperature, 1 mm from Case for 10 Seconds 260 C
TJ Junction Temperature Under Bias 150 C
JA Thermal Resistance 14−PDIP 78 C/W
14−SOIC 125
14−TSSOP 170
PD Power Dissipation in Still Air at 85C PDIP 750 mW
SOIC 500
TSSOP 450
MSL Moisture Sensitivity Level 1
FR Flammability Rating Oxygen Index: 30% − 35% UL 94 V0 @ 0.125 in
VESD ESD Withstand Voltage Human Body Model (Note 1) 2000 V
Machine Model (Note 2) 100
Charged Device Model (Note 3) 500
ILatch−Up Latch−Up Performance Above VCC and Below GND at 85C (Note 4) 300 mA
1. Tested to EIA/JESD22−A114−A.
3. Tested to JESD22−C101−A.
4. Tested to EIA/JESD78.
5. For high frequency or heavy load considerations, see Chapter 2the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIN, VOUT DC Input Voltage, Output Voltage (Referenced to GND) 0 VCC V
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
TA Operating Temperature, All Package Types 55 125 C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tr, tf Input Rise and Fall Time (Figure 3) − No Limit ns
(Note 6)
6. When VIN
0.5 VCC, ICC >> quiescent current.
7. Unused inputs may not be left open. All inputs must be tied to a high−logic voltage level or a low−logic input voltage level.
http://onsemi.com
53
MC74HC132A

ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VT+max ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Maximum Positive−Going
Test Conditions
VOUT = 0.1 V
V
2.0
55C to 25C
1.5
85C
1.5
125C
1.5
Unit
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Input Threshold Voltage |IOUT| 20 A 4.5 3.15 3.15 3.15
(Figure 5) 6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VT+min
ÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Minimum Positive−Going
ÎÎ
Input Threshold Voltage
VOUT = 0.1 V
|IOUT| 20 A
2.0
4.5
1.0
2.3
0.95
2.25
0.95
2.25
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 5) 6.0 3.0 2.95 2.95
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VT–max Maximum Negative−Going VOUT = VCC – 0.1 V 2.0 0.9 0.95 0.95 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 5) 6.0 2.6 2.65 2.65
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VT–min Minimum Negative−Going VOUT = VCC – 0.1 V 2.0 0.3 0.3 0.3 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 5) 6.0 1.2 1.2 1.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VHmax Maximum Hysteresis VOUT = 0.1 V or VCC – 0.1 V 2.0 1.2 1.2 1.2 V
|IOUT| 20 A
ÎÎ
Voltage 4.5 2.25 2.25 2.25
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
(Note 8)
(Figure 5) 6.0 3.0 3.0 3.0
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VHmin
ÎÎÎÎÎÎÎÎ
(Note 8) ÎÎÎ
Voltage
ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
(Figure 5) ÎÎÎÎ
Minimum Hysteresis
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VOUT = 0.1 V or VCC – 0.1 V
|IOUT| 20 A
2.0
4.5
6.0
0.2
0.4
0.5
0.2
0.4
0.5
0.2
0.4
0.5
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VOH
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Minimum High−Level
ÎÎÎÎ
Output Voltage
ÎÎÎÎÎÎ
ÎÎ
VIN VT−min or VT+max
|IOUT| 20 A
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VIN −VT−min or VT+max
|IOUT| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|IOUT| 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VOL Maximum Low−Level VIN ≥ VT+max 2.0 0.1 0.1 0.1 V
Output Voltage |IOUT| 20 A 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VIN ≥ VT+max |IOUT| 4.0 mA 4.5 0.26 0.33 0.4
|IOUT| 5.2 mA 6.0 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
IIN
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Current
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VIN = VCC or GND 6.0 0.1 1.0 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ICC
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Maximum Quiescent
ÎÎÎÎ
Supply Current
(per Package) ÎÎ
ÎÎÎÎÎÎ
VIN = VCC or GND
IOUT = 0 A
6.0 1.0 10 40 A
8. VHmin (VT+min) (VT−max); VHmax = (VT+max) (VT−min).

9. Information on typical parametric values can be found in the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
http://onsemi.com
54
MC74HC132A

ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
tPLH, ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎÎÎ
ÎÎ
Parameter
Maximum Propagation Delay, Input A or B to Output Y
V
2.0
55C to 25C
125
85C
155
125C
190
Unit
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎÎÎ
6.0 21 26 32
ÎÎÎÎ
tTLH,
ÎÎÎÎ ÎÎÎ
tTHL ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎ
ÎÎÎÎ
(Figures 3 and 4)
2.0
4.5
75
15
95
19
110
22
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎ
6.0 13 16 19
Cin Maximum Input Capacitance — 10 10 10 pF
10. For propagation delays with loads other than 50 pF, and information on typical parametric values, see the ON Semiconductor High−Speed
CMOS Data Book (DL129/D).
CPD Power Dissipation Capacitance (per Gate) (Note 11) 24 pF
11. Used to determine the no−load dynamic power consumption: P D = C PD V CC 2 f + I CC V CC . For load considerations, see the ON
TEST POINT
tr tf
VCC OUTPUT
90%
INPUT 50% DEVICE
A OR B 10% GND UNDER
tPHL tPLH CL*
TEST
90%
Y 50%
10%
tTHL tTLH
http://onsemi.com
55
MC74HC132A
VT, TYPICAL INPUT THRESHOLD VOLTAGE

4
3
VHtyp
(VOLTS)
2
2 3 4 5 6
VCC, POWER SUPPLY VOLTAGE (VOLTS)
VHtyp = (VT+ typ) − (VT− typ)
Figure 5. Typical Input Threshold, VT+, VT− Versus Power Supply Voltage
VCC VCC
VH VH
VT+ VIN VT+
VIN VT−
VT−
GND GND
VOH VOH
VOUT VOUT
VOL VOL
VCC
VOUT
VIN
(a)A SCHMITT TRIGGER SQUARES UP INPUTS (b)A SCHMITT TRIGGER OFFERS MAXIMUM
(a)WITH SLOW RISE AND FALL TIMES NOISE IMMUNITY
Figure 6. Typical Schmitt−Trigger Applications
http://onsemi.com
56
MC74HC132A
http://onsemi.com
57
MC74HC138A
1−of−8 Decoder/
Demultiplexer
The HC138A decodes a three−bit Address to one−of−eight
MARKING
active−low outputs. This device features three Chip Select inputs, two
DIAGRAMS
active−low and one active−high to facilitate the demultiplexing,
16
cascading, and chip−selecting functions. The demultiplexing function
PDIP−16
is accomplished by using the Address inputs to select the desired N SUFFIX MC74HC138AN
16 AWLYYWW
device output; one of the Chip Selects is used as a data input while the CASE 648
other Chip Selects are held in their active states. 1
1
• Outputs Directly Interface to CMOS, NMOS and TTL SO−16
HC138A
• Operating Voltage Range: 2.0 to 6.0 V 16
D SUFFIX
CASE 751B
AWLYWW
1
No. 7A 16 DT SUFFIX 138A
CASE 948F ALYW
LOGIC DIAGRAM 1
1 15 A = Assembly Location
A0 Y0 WL = Wafer Lot
ADDRESS 14
2 Y1 YY = Year
INPUTS A1 13
Y2 WW = Work Week
3 12
A2 Y3 ACTIVE−LOW
11 OUTPUTS
Y4 PIN ASSIGNMENT
10
Y5
9 A0 1 16 VCC
Y6
7
Y7 A1 2 15 Y0
A2 3 14 Y1
6
CS1
CHIP− PIN 16 = VCC CS2 4 13 Y2
4
SELECT CS2 PIN 8 = GND
CS3 5 12 Y3
INPUTS 5
CS3 CS1 6 11 Y4
FUNCTION TABLE Y7 7 10 Y5
Inputs Outputs GND 8 9 Y6
CS1CS2 CS3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
X X H X X X H H H H H H H H
X H X X X X H H H H H H H H
L X X X X X H H H H H H H H
H L L L L L L H H H H H H H ORDERING INFORMATION
H L L L L H H L H H H H H H
H L L L H L H H L H H H H H
H L L L H H H H H L H H H H MC74HC138AN PDIP−16 2000 / Box
H L L H L L H H H H L H H H MC74HC138AD SOIC−16 48 / Rail
H L L H L H H H H H H L H H
H L L H H L H H H H H H L H
H L L H H H H H H H H H H L MC74HC138ADT TSSOP−16 96 / Rail
H = high level (steady state); L = low level (steady state); X = don’t care MC74HC138ADTR2 TSSOP−16 2500 / Reel

MC74HC138A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP, SOIC or TSSOP Package)
260
C

TSSOP Package: − 6.1 .W/C from 65 to 125C
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
Î ÎÎ
Symbol
ÎÎÎÎ
VCC
ÎÎÎ ÎÎÎ
ÎÎ
ÎÎÎ
Parameter
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ ÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
0
– 55
VCC
+ 125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 2)
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC −55C to
25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions V Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 3.0
4.5
6.0
2.1
3.15
4.2
2.1
3.15
4.2
2.1
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = 0.1 V or VCC – 0.1 V
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.20
3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.20
http://onsemi.com
59
MC74HC138A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC −55C to
25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Leakage Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 4 40 160
Current (per Package) Iout = 0 µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ Parameter
VCC
V
−55C to
25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 1 and 4) 3.0 90 125 165
4.5 27 34 41
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 23 29 35
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, CS1 to Output Y 2.0 110 140 165 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 2 and 4) 3.0 85 100 125
4.5 22 28 33
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 19 24 28
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, CS2 or CS3 to Output Y 2.0 120 150 180 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 3 and 4) 3.0 90 120 150
4.5 24 30 36
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 20 26 31
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
15
13
19
16
22
19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
CPD Power Dissipation Capacitance (Per Package)* 55 pF

2
http://onsemi.com
60
MC74HC138A
SWITCHING WAVEFORMS
tr tf
VALID VALID
VCC
VCC INPUT CS1 90%
INPUT A 50% 50%
10% GND
GND
tPHL tPLH
tPLH tPHL
90%
50%
OUTPUT Y 50% OUTPUT Y 10%
tTHL tTLH
Figure 1. Figure 2.
TEST POINT
tf tr
VCC OUTPUT
90%
INPUT 50% DEVICE
CS2, CS3 10% GND UNDER
tPHL tPLH TEST CL*
90%
50%
OUTPUT Y 10%
tTHL tTLH
Figure 3.
PIN DESCRIPTIONS
ADDRESS INPUTS Address inputs. For any other combination of CS1, CS2, and
A0, A1, A2 (Pins 1, 2, 3) CS3, the outputs are at a logic high.
Address inputs. These inputs, when the chip is selected,
OUTPUTS
determine which of the eight outputs is active−low.
Y0 − Y7 (Pins 15, 14, 13, 12, 11, 10, 9, 7)
CONTROL INPUTS Active−low Decoded outputs. These outputs assume a
CS1, CS2, CS3 (Pins 6, 4, 5) low level when addressed and the chip is selected. These
Chip select inputs. For CS1 at a high level and CS2, CS3 outputs remain high when not addressed or the chip is not
at a low level, the chip is selected and the outputs follow the selected.
http://onsemi.com
61
MC74HC138A
15
Y0
14
Y1
13
1 Y2
A0
12
2 Y3
A1
11
Y4
3
A2
10
Y5
5
CS3
4 9
CS2 Y6
7
Y7
6
CS1
http://onsemi.com
62
MC74HC139A
Dual 1−of−4 Decoder/

Demultiplexer
inputs are compatible with standard CMOS outputs; with pull−up http://onsemi.com
This device consists of two independent 1−of−4 decoders, each of MARKING
which decodes a two−bit Address to one−of−four active−low outputs. DIAGRAMS
Active−low Selects are provided to facilitate the demultiplexing and
cascading functions. The demultiplexing function is accomplished by 16
using the Address inputs to select the desired device output, and 16
utilizing the Select as a data input. 1
MC74HC139AN
AWLYYWW
• Output Drive Capability: 10 LSTTL Loads PDIP−16
N SUFFIX 1
• Outputs Directly Interface to CMOS, NMOS and TTL CASE 648
• Low Input Current: 1.0 µA
16
• In Compliance with the Requirements Defined by JEDEC Standard 16
No. 7A 1 HC139A
AWLYWW
• Chip Complexity: 100 FETs or 25 Equivalent Gates SO−16
D SUFFIX 1
CASE 751B
SELECTa 1 16 VCC
A0a 2 15 SELECTb
A1a 3 14 A0b 16
16
Y0a 4 13 A1b HC
1
139A
Y1a 5 12 Y0b
TSSOP−16 ALYW
Y2a 6 11 Y1b DT SUFFIX
CASE 948F 1
Y3a 7 10 Y2b
GND 8 9 Y3b
Figure 1. Pin Assignment A = Assembly Location

L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
FUNCTION TABLE
Inputs Outputs
Select A1 A0 Y0 Y1 Y2 Y3
H X X H H H H
L L L L H H H MC74HC139AN PDIP−16 2000/Box
L L H H L H H MC74HC139AD SOIC−16 48/Rail
L H L H H L H
L H H H H H L MC74HC139ADR2 SOIC−16 2500/Reel
MC74HC139ADT TSSOP−16 96/Rail
X = don’t care
MC74HC139ADTR2 TSSOP−16 2500/Reel

June, 2001 − Rev. 8 MC74HC139A/D
MC74HC139A
2 4
ADDRESS A0a Y0a
INPUTS 3 5
A1a Y1a ACTIVE−LOW
6 OUTPUTS
Y2a
7
Y3a
1 PIN 16 = VCC
SELECTa PIN 8 = GND
14 12
ADDRESS A0b Y0b
INPUTS 13 11
A1b Y1b ACTIVE−LOW
10 OUTPUTS
Y2b
9
Y3b
15
SELECTb
http://onsemi.com
64
MC74HC139A
MAXIMUM RATINGS (Note 1)

VCC DC Supply Voltage (Referenced to GND) 0.5 to 7.0 V
VIN DC Input Voltage (Referenced to GND) 1.5 to VCC 1.5 V
VOUT DC Output Voltage (Referenced to GND) (Note 2) 0.5 to VCC 0.5 V
IIN DC Input Current, per Pin 20 mA
ICC DC Supply Current, VCC Pin 50 mA
JA Thermal Resistance PDIP 78 C/W
SOIC 112
TSSOP 148
SOIC 500
TSSOP 450
FR Flammability Rating Oxygen Index: 30% − 35% UL−94−VO (0.125 in)
ILATCH−UP Latch−Up Performance Above VCC and Below GND at 85C (Note 6) 300 mA
1. Absolute maximum continuous ratings are those values beyond which damage to the device may occur. Extended exposure to these
conditions or conditions beyond those indicated may adversely affect device reliability. Functional operation under absolute maximum−rated
conditions is not implied.
2. IO absolute maximum rating must be observed.
7. For high frequency or heavy load considerations, see Chapter 2the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
VIN, VOUT
ÎÎÎÎ
TA ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
DC Input Voltage, Output Voltage
ÎÎÎÎ
ÎÎÎ
(Referenced to GND) 0
55
VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
(Figure 3)
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
http://onsemi.com
65
MC74HC139A

ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
VIH ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Minimum High−Level Input
Test Conditions
VOUT = 0.1 V or VCC 0.1 V
V
2.0
55C to 25C
1.5
85C
1.5
125C
1.5
Unit
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Voltage |IOUT| 20 A 4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ ÎÎÎ
Voltage ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VOUT = 0.1 V or VCC 0.1 V
|IOUT| 20 A
2.0
4.5
0.5
1.35
0.5
1.35
0.5
1.35
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VOH Minimum High−Level Output VIN = VIH or VIL 2.0 1.9 1.9 1.9 V
Voltage |IOUT| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VIN = VIH or VIL |IOUT| 4.0 mA 4.5 3.98 3.84 3.70
|IOUT| 5.2 mA 6.0 5.48 5.34 5.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOL
Voltage ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Maximum Low−Level Output
ÎÎ
VIN = VIH or VIL
|IOUT| 20 A
2.0
4.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 0.1 0.1 0.1
|IOUT| 4.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VIN = VIH or VIL 4.5 0.26 0.33 0.40
|IOUT| 5.2 mA 6.0 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
IIN
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Current
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VIN = VCC or GND 6.0 0.1 1.0 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ICC Maximum Quiescent Supply VIN = VCC or GND 6.0 4 40 160 A
Current (per Package) IOUT = 0 A

ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ Parameter V 55C to 25C 85C 125C Unit
ÎÎÎÎ
tPLH,
ÎÎÎÎ ÎÎÎ
tPHL ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
(Figures 1 and 3)
ÎÎ
Maximum Propagation Delay, Select to Output Y
ÎÎ
2.0
4.5
6.0
115
23
20
145
29
25
175
35
30
ns
ÎÎÎÎ
tPLH,
ÎÎÎÎ ÎÎÎ
tPHL ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Input A to Output Y
ÎÎÎ
ÎÎÎÎ
(Figures 2 and 3)
ÎÎ
2.0
4.5
115
23
145
29
175
35
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 20 25 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Cin Maximum Input Capacitance − 10 10 10 pF

CPD Power Dissipation Capacitance (Per Decoder) (Note 11) 55 pF
11. Used to determine the no−load dynamic power consumption: P D = C PD V CC 2 f I CC V CC . For load considerations, see the ON
http://onsemi.com
66
MC74HC139A
tf tr
VCC VALID VALID
90% VCC
50%
SELECT 10% GND INPUT A 50%
tPHL tPLH GND
tPLH tPHL
90%
50%
OUTPUT Y 10% OUTPUT Y 50%
tTHL tTLH
Figure 3. Switching Waveform Figure 4. Switching Waveform
TEST POINT
OUTPUT
DEVICE
UNDER
CL*
TEST
* Includes all probe and jig capacitance
http://onsemi.com
67
MC74HC139A
PIN DESCRIPTIONS
ADDRESS INPUTS inputs. A high level on this input forces all outputs to a high
level.
A0a, A1a, A0b, A1b (Pins 2, 3, 14, 13)
Address inputs. These inputs, when the respective 1−of−4 OUTPUTS
decoder is enabled, determine which of its four active−low
Y0a − Y3a, Y0b − Y3b (Pins 4 − 7, 12, 11, 10, 9)
outputs is selected.
Active−low outputs. These outputs assume a low level
CONTROL INPUTS when addressed and the appropriate Select input is active.
These outputs remain high when not addressed or the
Selecta, Selectb (Pins 1, 15)
appropriate Select input is inactive.
Active−low select inputs. For a low level on this input, the
outputs for that particular decoder follow the Address
SELECT
Y0
Y1
A0
Y2
Y3
A1

(1/2 of Device)
http://onsemi.com
68
MC74HC14A
Hex Schmitt−Trigger
Inverter
The MC74HC14A is identical in pinout to the LS14, LS04 and the
HC04. The device inputs are compatible with Standard CMOS http://onsemi.com
outputs; with pullup resistors, they are compatible with LSTTL
outputs. MARKING
The HC14A is useful to “square up” slow input rise and fall times. DIAGRAMS
Due to hysteresis voltage of the Schmitt trigger, the HC14A finds 14
applications in noisy environments. PDIP−14
N SUFFIX MC74HC14AN
CASE 646 AWLYYWW
Features
1
14
• Output Drive Capability: 10 LSTTL Loads SOIC−14
• Outputs Directly Interface to CMOS, NMOS and TTL D SUFFIX
HC14A
AWLYWW
CASE 751A
•
1
Low Input Current: 1.0 A 14
HC
TSSOP−14
• In Compliance With the JEDEC Standard No. 7.0 A Requirements DT SUFFIX 14A
• Chip Complexity: 60 FETs or 15 Equivalent Gates CASE 948G ALYW
LOGIC DIAGRAM 1
A1 Y1
WL or L = Wafer Lot
YY or Y = Year
3 4 WW or W = Work Week
A2 Y2
5 6 FUNCTION TABLE
A3 Y3
Inputs Outputs
Y=A
9 8 A Y
A4 Y4 Pin 14 = VCC
Pin 7 = GND L H
H L
11 10
A5 Y5
13 12
A6 Y6 ORDERING INFORMATION
VCC A6 Y6 A5 Y5 A4 Y4
14 13 12 11 10 9 8 *For additional information on our Pb−Free strategy
and soldering details, please download the
ON Semiconductor Soldering and Mounting
Techniques Reference Manual, SOLDERRM/D.
1 2 3 4 5 6 7
A1 Y1 A2 Y2 A3 Y3 GND

MC74HC14A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature Range – 65 to + 150 C
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin, Vout DC Input Voltage, Output Voltage (Referenced to 0 VCC V
GND)
ÎÎÎÎ
TA
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Operating Temperature Range, All Package Types – 55 + 125 C
ÎÎÎÎ
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Input Rise/Fall Time
ÎÎÎÎ
ÎÎÎ
(Figure 1)
VCC = 2.0 V
VCC = 4.5 V
0
0
No Limit*
No Limit*
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 No Limit*
*When Vin = 50% VCC, ICC > 1mA
(Pb−Free)

(Pb−Free)

(Pb−Free)

http://onsemi.com
70
MC74HC14A

Guaranteed Limit
VCC
VT+ max Maximum Positive−Going Input Vout = 0.1V 2.0 1.50 1.50 1.50 V
Threshold Voltage |Iout| ≤ 20A 3.0 2.15 2.15 2.15
(Figure 3) 4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VT+ min Minimum Positive−Going Input Vout = 0.1V 2.0 1.0 0.95 0.95 V
(Figure 3) 4.5 2.3 2.25 2.25
6.0 3.0 2.95 2.95
VT− max Maximum Negative−Going Input Vout = VCC − 0.1V 2.0 0.9 0.95 0.95 V
(Figure 3) 4.5 2.0 2.05 2.05
6.0 2.6 2.65 2.65
VT− min Minimum Negative−Going Input Vout = VCC − 0.1V 2.0 0.3 0.3 0.3 V
(Figure 3) 4.5 0.9 0.9 0.9
6.0 1.2 1.2 1.2
VHmax Maximum Hysteresis Voltage Vout = 0.1V or VCC − 0.1V 2.0 1.20 1.20 1.20 V
Note 2 (Figure 3) |Iout| ≤ 20A 3.0 1.65 1.65 1.65
4.5 2.25 2.25 2.25
6.0 3.00 3.00 3.00
VHmin Minimum Hysteresis Voltage Vout = 0.1V or VCC − 0.1V 2.0 0.20 0.20 0.20 V
Note 2 (Figure 3) |Iout| ≤ 20A 3.0 0.25 0.25 0.25
4.5 0.40 0.40 0.40
6.0 0.50 0.50 0.50
VOH Minimum High−Level Output Vin ≤ VT− min 2.0 1.9 1.9 1.9 V
Voltage |Iout| ≤ 20A 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
Vin ≤ VT− min |Iout| ≤ 2.4mA 3.0 2.48 2.34 2.20
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
VOL Maximum Low−Level Output Vin ≥ VT+ max 2.0 0.1 0.1 0.1 V
Voltage |Iout| ≤ 20A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
Vin ≥ VT+ max |Iout| ≤ 2.4mA 3.0 0.26 0.33 0.40
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Iin Maximum Input Leakage Vin = VCC or GND 6.0 ±0.1 ±1.0 ±1.0 A
Current
12. Information on typical parametric values along with frequency or heavy load considerations can be found in Chapter 2 of the ON
13. VHmin > (VT+ min) − (VT− max); VHmax = (VT+ max) − (VT− min).
http://onsemi.com
71
MC74HC14A

Guaranteed Limit
VCC
4.5 15 19 22
6.0 13 16 19
4.5 15 19 22
6.0 13 16 19

* Used to determine the no−load dynamic power consumption: PD = CPD VCC 2 f + ICC VCC . For load considerations, see Chapter 2 of the
tf tr
VCC
90%
INPUT A 50%
10% GND
tPLH tPHL
90%
OUTPUT Y 50%
10%
tTLH tTHL
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
http://onsemi.com
72
MC74HC14A
VT , TYPICAL INPUT THRESHOLD VOLTAGE (VOLTS

4
3
(VT+) VHtyp
2
(VT−)
2 3 4 5 6
VHtyp = (VT+ typ) − (VT− typ)
Figure 3. Typical Input Threshold, VT+, VT− versus Power Supply Voltage
A Y
(a) A Schmitt−Trigger Squares Up Inputs With Slow Rise and Fall Times (b) A Schmitt−Trigger Offers Maximum Noise Immunity
VCC VCC
VH VH
VT+ VT+
Vin Vin
VT− VT−
GND GND
VOH VOH
Vout Vout
VOL VOL
Figure 4. Typical Schmitt−Trigger Applications
http://onsemi.com
73
MC74HC157A
Quad 2−Input Data

Selectors / Multiplexers
inputs are compatible with standard CMOS outputs; with pullup http://onsemi.com
This device routes 2 nibbles (A or B) to a single port (Y) as MARKING
determined by the Select input. The data is presented at the outputs in DIAGRAMS
noninverted form. A high level on the Output Enable input sets all four 16
Y outputs to a low level. PDIP−16
N SUFFIX MC74HC157AN
16
CASE 648
AWLYYWW

1
1

SO−16
D SUFFIX
HC157A
CASE 751B
AWLYWW
•
1
In Compliance with the Requirements Defined by JEDEC Standard 1
No. 7A 16
• Chip Complexity: 82 FETs or 20.5 Equivalent Gates TSSOP−16 HC

16 DT SUFFIX 157A
LOGIC DIAGRAM CASE 948F ALYW
1
2 1
A0
5 A = Assembly Location
NIBBLE A1 WL = Wafer Lot
11 YY = Year
A INPUTS A2 4
Y0
14 WW = Work Week
A3 7
Y1
9 DATA
3 Y2 OUTPUTS PIN ASSIGNMENT
B0 12
6 Y3
B1 SELECT 1 16 VCC
NIBBLE
10 OUTPUT
B INPUTS B2 A0 2 15
13 ENABLE
B3 PIN 16 = VCC
PIN 8 = GND B0 3 14 A3
Y0 4 13 B3
1
SELECT A1 5 12 Y3
OUTPUT 15
ENABLE B1 6 11 A2
Y1 7 10 B2
FUNCTION TABLE
GND 8 9 Y2
Inputs
Output Outputs
Enable Select Y0 − Y3
H X L
L L A0 −A3
L H B0 −B3 ORDERING INFORMATION
X = don’t care
A0 − A3, B0 − B3 = the levels of the MC74HC157AN PDIP−16 2000 / Box
respective Data−Word Inputs.

MC74HC157A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ
VCC
Vin, Vout ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎ
(Referenced to GND)
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Î
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Î
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC – 0.1 V
|Iout| 20 µA
2.0
3.0
4.5
1.5
2.1
3.15
1.5
2.1
3.15
1.5
2.1
3.15
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Low−Level Input Vout = 0.1 V
|Iout| 20 µA
6.0
2.0
4.2
0.5
4.2
0.5
4.2
0.5 V
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOH Minimum High−Level Output Vin = VIH 2.0 1.9 1.9 1.9 V
Voltage |Iout| 20 µA 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
6.0
3.0
5.9
2.48
5.9
2.34
5.9
2.2
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.98 3.84 3.7
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VOL
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL
|Iout| 20 µA
2.0
4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL |Iout| 2.4 mA
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
http://onsemi.com
75
MC74HC157A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4.0 40 160
µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 1 and 4) 3.0 65 85 115
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 21 26 32
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 18 22 27
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Select to Output Y 2.0 110 140 165 ns
tPHL (Figures 2 and 4) 3.0 70 90 115
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 28 33
6.0 19 24 28
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Output Enable to Output Y
ÎÎÎÎ
ÎÎÎ
(Figures 3 and 4)
2.0
3.0
100
60
125
80
150
110
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 20 25 30
6.0 17 21 26
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
75
27
95
32
110
36
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ

http://onsemi.com
76
MC74HC157A
PIN DESCRIPTIONS
INPUTS The data present on these pins is in its noninverted form. For
A0, A1, A2, A3 (Pins 2, 5, 11, 14) the Output Enable input at a high level, the outputs are at a
Nibble A inputs. The data present on these pins is low level.
transferred to the outputs when the Select input is at a low
CONTROL INPUTS
level and the Output Enable input is at a low level. The data Select (Pin 1)
is presented to the outputs in noninverted form.
Nibble select. This input determines the data word to be
B0, B1, B2, B3 (Pins 3, 6, 10, 13) transferred to the outputs. A low level on this input selects
Nibble B inputs. The data present on these pins is the A inputs and a high level selects the B inputs.
transferred to the outputs when the Select input is at a high Output Enable (Pin 15)
level and the Output Enable input is at a low level. The data
is presented to the outputs in noninverted form. Output Enable input. A low level on this input allows the
selected input data to be presented at the outputs. A high
OUTPUTS level on this input sets all outputs to a low level.
Y0, Y1, Y2, Y3 (Pins 4, 7, 9, 12)
Data outputs. The selected input Nibble is presented at
these outputs when the Output Enable input is at a low level.
SWITCHING WAVEFORMS
tr tf tr tf
VCC VCC
90% SELECT 90%
INPUT A OR B 50% 50%
10% GND 10% GND
tPLH tPHL tPLH tPHL
90% OUTPUT Y 90%
OUTPUT Y 50% 50%
10% 10%
tTLH tTHL tTLH tTHL
Figure 1. HC157A Figure 2. Y versus Select, Noninverted
tr tf
VCC
OUTPUT 90%
50%
ENABLE 10% GND
tPHL tPLH
90%
OUTPUT Y 50%
10%
tTHL tTLH
Figure 3. HC157A
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*
http://onsemi.com
77
MC74HC157A
2
A0
4
3 Y0
B0
5
A1
7
6 Y1
B1
NIBBLE
11 DATA
OUTPUTS A2 OUTPUTS
10 9 Y2
B2
14
A3
12 Y3
13
B3
15
OUTPUT ENABLE
1
SELECT
http://onsemi.com
78
MC74HC161A,
MC74HC163A
Presettable Counters
The MC74HC161A and HC163A are identical in pinout to the
LS161 and LS163. The device inputs are compatible with standard
http://onsemi.com
CMOS outputs; with pull−up resistors, they are compatible with
LSTTL outputs.
MARKING
The HC161A and HC163A are programmable 4−bit binary counters DIAGRAMS
with asynchronous and synchronous reset, respectively.
16
• Outputs Directly Interface to CMOS, NMOS, and TTL 1 MC74HC16xAN

AWLYYWW
• Operating Voltage Range: 2.0 to 6.0 V PDIP−16
• Low Input Current: 1.0 A N SUFFIX
CASE 648
1

• In Compliance with the Requirements Defined by JEDEC Standard
No. 7A 16
16
HC16xA
1
AWLYWW
SO−16
D SUFFIX 1
RESET 1 16 VCC
CASE 751B
CLOCK 2 15 RIPPLE
CARRY OUT
P0 3 14 Q0 16
P1 4 13 Q1 16
HC
P2 5 12 Q2 1
16xA
TSSOP−16 ALYW
P3 6 11 Q3
DT SUFFIX
ENABLE P 7 10 ENABLE T CASE 948F 1
GND 8 9 LOAD
x = 1 or 3
Figure 1. Pin Assignment L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
FUNCTION TABLE
Inputs Output
Clock Reset* Load Enable P Enable T Q Device Package Shipping
L X X X Reset MC74HC161AN PDIP−16 2000/Box

H L X X Load Preset Data MC74HC161AD SOIC−16 48/Rail
H H H H Count
H H L X No Count MC74HC161ADR2 SOIC−16 2500/Reel
H H X L No Count MC74HC161ADT TSSOP−16 96/Rail
*HC163A only. HC161A is an Asynchronous Reset Device MC74HC161ADTR2 TSSOP−16 2500/Reel

H = high level, L = low level, X = don’t care MC74HC163AN PDIP−16 2000/Box
MC74HC163AD SOIC−16 48/Rail
MC74HC163ADR2 SOIC−16 2500/Reel

3 14
P0 Q0
PRESET 4 13 BCD OR
P1 Q1
DATA BINARY
5 12
INPUTS P2 Q2 OUTPUT
6 11
P3 Q3
2 15 RIPPLE
CLOCK CARRY
OUT
1
RESET
9 PIN 16 = VCC
LOAD
PIN 8 = GND
7
COUNT ENABLE P
ENABLES 10
ENABLE T
ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
DEVICE/MODE TABLE
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
Device
Count
Mode Reset Mode
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
HC161A Binary Asynchronous
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
HC163A Binary Synchronous
http://onsemi.com
80

VCC DC Supply Voltage 0.5 to 7.0 V
VI DC Input Voltage 0.5 to VCC 0.5 V
VO DC Output Voltage (Note 2) 0.5 VO VCC 0.5 V
IIK DC Input Diode Current 20 mA
IOK DC Output Diode Current 25 mA
IO DC Output Sink Current 25 mA
ICC DC Supply Current per Supply Pin 50 mA
SOIC 112
TSSOP 148
SOIC 500
TSSOP 450
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC
ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Referenced to GND)
55
0 VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
Input Rise and Fall Time (Figure 4)
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 3.0 V
0
0
1000
600
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
7. Unused inputs may not be left open. All inputs must be tied to a high− or low−logic input voltage level.
http://onsemi.com
81
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ VCC Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions V –55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIH Minimum High−Level Vout = 0.1 V or VCC – 0.1 V 2.0 1.5 1.5 1.5 V
Input Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
3.15
4.2
3.15
4.2
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIL Maximum Low−Level Vout = 0.1 V or VCC – 0.1 V 2.0 0.5 0.5 0.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Input Voltage |Iout| 20 A 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VOH ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Minimum High−Level Vin = VIH or VIL
6.0
2.0
1.8
1.9
1.8
1.9
1.8
1.9 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Output Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
3.0 2.48 2.34 2.2
|Iout| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOL Maximum Low−Level Vin = VIH or VIL 2.0 0.1 0.1 0.1 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
3.0
4.5
0.26
0.26
0.33
0.33
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 A
Leakage Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ICC
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Maximum Quiescent
ÎÎÎ
Supply Current ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 4.0 40 160
A
http://onsemi.com
82
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Î ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ VCC
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Symbol Parameter Figure V – 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
fmax Maximum Clock Frequency 4, 10 2.0 6 5 4 MHz
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
(50% Duty Cycle) 3.0 15 12 10
(Note 9) 4.5 30 24 20
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 35 28 24
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPLH Maximum Propagation Delay, 4, 10 2.0 120 160 200 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Clock to Q 3.0 75 120 150
4.5 20 23 28
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 16 20 22
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPHL 4, 10 2.0 145 185 220 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
3.0 100 135 150
4.5 22 25 30
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 18 20 23
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPHL Maximum Propagation Delay, 5, 10 2.0 145 185 220 ns
Reset to Q (HC161A Only) 3.0 100 135 150
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
4.5
6.0
20
17
22
19
25
21
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Enable T to Ripple Carry Out 3.0 60 115 140
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
4.5
6.0
16
14
18
15
20
17
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPHL 6, 10 2.0 135 175 210 ns
3.0 100 130 160
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 18 20 22
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 15 16 20
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Clock to Ripple Carry Out 3.0 75 135 150
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 22 27 30
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 18 22 25
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPHL 4, 10 2.0 145 185 220 ns
3.0 100 135 150
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 22 28 35
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 20 24 28
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tPHL Maximum Propagation Delay, 5, 10 2.0 155 190 230 ns
Reset to Ripple Carry Out 3.0 120 140 155
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
(HC161A Only) 4.5 22 26 30
6.0 18 22 25
ÎÎÎÎ
tTLH,
ÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ
Any Output ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Maximum Output Transition Time,
ÎÎÎ
5, 10 2.0
3.0
75
30
95
40
110
55
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Maximum Input Capacitance 4, 10 — 10 10 10
9. Applies to noncascaded/nonsynchronous clocked configurations only with synchronously cascaded counters. (1) Clock to Ripple Carry Out
pF
propagation delays. (2) Enable T or Enable P to Clock setup times and (3) Clock to Enable T or Enable P hold times determine fmax. However,
if Ripple Carry out of each stage is tied to the Clock of the next stage (nonsynchronously clocked) the fmax in the table above is applicable.
See Applications information in this data sheet.
CPD Power Dissipation Capacitance (Per Gate) (Note 11) 45 pF

http://onsemi.com
83
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
TIMING REQUIREMENTS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Î ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ VCC
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Symbol Parameter Figure V – 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
tsu Minimum Setup Time, 8 2.0 40 60 80 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Preset Data Inputs to Clock 3.0 20 30 40
4.5 15 20 30
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 12 18 20
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Load to Clock 3.0 25 30 40
4.5 15 20 30
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 12 18 20
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Reset to Clock (HC163A Only) 3.0 25 30 40
4.5 20 25 35
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 17 23 25
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Enable T or Enable P to Clock 3.0 35 40 50
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
4.5
6.0
20
17
25
23
35
25
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
th Minimum Hold Time, 8 2.0 3 3 3 ns
Clock to Load or Preset Data Inputs 3.0 3 3 3
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
4.5
6.0
3
3
3
3
3
3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Clock to Reset (HC163A Only) 3.0 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Clock to Enable T or Enable P 3.0 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 3 3 3
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
trec Minimum Recovery Time, 5 2.0 80 95 110 ns
Reset Inactive to Clock (HC161A Only) 3.0 35 40 50
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 15 20 26
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 12 17 23
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
trec Minimum Recovery Time, 8 2.0 80 95 110 ns
Load Inactive to Clock 3.0 35 40 50
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 15 20 26
6.0 12 17 23
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎÎ
Clock ÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Minimum Pulse Width,
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
4 2.0
3.0
60
25
75
30
90
40
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Minimum Pulse Width,
ÎÎÎ
ÎÎÎÎ
Reset (HC161A Only) ÎÎÎ
ÎÎÎ
5 2.0
3.0
60
25
75
30
90
40
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Maximum Input Rise and Fall Times
ÎÎÎ
2.0
3.0
1000
800
1000
800
1000
800
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
4.5 500 500 500
6.0 400 400 400
http://onsemi.com
84
FUNCTION DESCRIPTION
The HC161A/163A are programmable 4−bit synchronous CONTROL FUNCTIONS

counters that feature parallel Load, synchronous or Resetting
asynchronous Reset, a Carry Output for cascading, and A low level on the Reset pin (Pin 1) resets the internal
count−enable controls. flip−flops and sets the outputs (Q0 through Q3) to a low
The HC161A and HC163A are binary counters with level. The HC161A resets asynchronously, and the HC163A
asynchronous Reset and synchronous Reset, respectively. resets with the rising edge of the Clock input (synchronous
reset).
INPUTS
Loading
Clock (Pin 2)
With the rising edge of the Clock, a low level on Load
The internal flip−flops toggle and the output count
(Pin 9) loads the data from the Preset Data input pins (P0,
advances with the rising edge of the Clock input. In addition,
P1, P2, P3) into the internal flip−flops and onto the output
control functions, such as resetting and loading, occur with
pins, Q0 through Q3. The count function is disabled as long
the rising edge of the Clock input.
as Load is low.
Preset Data Inputs P0, P1, P2, P3 (Pins 3, 4, 5, 6)
Count Enable/Disable
These are the data inputs for programmable counting.
These devices have two count−enable control pins:
Data on these pins may be synchronously loaded into the
Enable P (Pin 7) and Enable T (Pin 10). The devices count
internal flip−flops and appear at the counter outputs.
when these two pins and the Load pin are high. The logic
P0 (Pin 3) is the least−significant bit and P3 (Pin 6) is the
equation is:
most−significant bit.
Count Enable = Enable P • Enable T • Load
OUTPUTS The count is either enabled or disabled by the control
inputs according to Table 1. In general, Enable P is a
Q0, Q1, Q2, Q3 (Pins 14, 13, 12, 11)
count−enable control: Enable T is both a count−enable and
These are the counter outputs. Q0 (Pin 14) is the a Ripple−Carry Output control.
least−significant bit and Q3 (Pin 11) is the most−significant
bit. Table 1. Count Enable/Disable
Ripple Carry Out (Pin 15) Control Inputs Result at Outputs

When the counter is in its maximum state, 1111, this Load Enable P Enable T Q0 − Q3 Ripple Carry Out
output goes high, providing an external look−ahead carry
H H H Count
pulse that may be used to enable successive cascaded High when Q0−Q3
Q0 Q3
counters. Ripple Carry Out remains high only during the L H H No are maximum*
Count
maximum count state. The logic equation for this output is:
Ripple Carry Out = Enable T • Q0 • Q1 • Q2 • Q3 X L H No High when Q0−Q3
Count are maximum*
OUTPUT STATE DIAGRAMS X X L No

L
Count
*Q0 through Q3 are maximum when Q3, Q2, Q1, Q0 = 1111.
0 1 2 3 4
15 5
14 6
13 7
12 11 10 9 8
Figure 3. Binary Counters
http://onsemi.com
85
SWITCHING WAVEFORMS
tr tf tw
VCC VCC
CLOCK 90%
50% RESET 50%
10% GND GND
tw tPHL
1/fmax
ANY 50%
tPLH tPHL
OUTPUT
ANY 90% trec
50%
OUTPUT 10% VCC
CLOCK 50%
tTLH tTHL GND
Figure 4. Figure 5.
tr tf
VCC 50%
ENABLE T 90% RESET
50%
10% GND
tPLH tPHL tsu th
RIPPLE 90%
50% VCC
CARRY 10% CLOCK 50%
OUT
tTLH tTHL GND
Figure 6. Figure 7. HC163A Only
VALID
INPUTS VCC
P0, P1, 50%
P2, P3 GND VALID
tsu th ENABLE T VCC

OR 50%
VCC ENABLE P GND
LOAD 50% tsu th
GND VCC
CLOCK 50%
tsu th trec GND
VCC
CLOCK 50%
GND
Figure 8. Figure 9.
TEST CIRCUIT
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*
Figure 10.
http://onsemi.com
86
T0 14
R Q0 Q0
C
C
LOAD
3 LOAD Q0
P0 P0
Figure 11. 4−Bit Binary Counter with Asynchronous Reset (MC74HC161A)
T1 13
R Q1 Q1
C
C
LOAD
LOAD Q1
P1 4 P1
T2 12
R Q2 Q2
C
C
http://onsemi.com
LOAD
5 LOAD Q2
P2 P2
87
T3 11
R Q3 Q3
C
C
LOAD
6 LOAD
P3 P3
15 RIPPLE
CARRY
OUT
7
ENABLE P
VCC= PIN 16
10 GND = PIN 8
ENABLE T
1
RESET R
The flip−flops shown in the circuit diagrams are Toggle−Enable flip−flops. A Toggle−
Enable flip−flop is a combination of a D flip−flop and a T flip−flop. When loading data from
9 LOAD
LOAD Preset inputs P0, P1, P2, and P3, the Load signal is used to disable the Toggle input (Tn) of
LOAD the flip−flop. The logic level at the Pn input is then clocked to the Q output of the flip−flop
2 on the next rising edge of the clock.
CLOCK C A logic zero on the Reset device input forces the internal clock (C) high and resets the Q
C output of the flip−flop low.
Sequence illustrated in waveforms:

1. Reset outputs to zero.
2. Preset to binary twelve.
3. Count to thirteen, fourteen, fifteen, zero, one and two.
4. Inhibit.
RESET (HC161A)
(ASYNCHRONOUS)
RESET (HC163A)
(SYNCHRONOUS)
LOAD
P0
PRESET P1
DATA
INPUTS P2
P3
CLOCK (HC161A)
CLOCK (HC163A)
ENABLE P
COUNT
ENABLES
ENABLE T
Q0
Q1
OUTPUTS
Q2
Q3
RIPPLE
CARRY 12 13 14 15 0 1 2
OUT COUNT INHIBIT
RESET LOAD
Figure 12. Timing Diagram
http://onsemi.com
88
T0 14
R Q0 Q0
C
C
LOAD
3 LOAD Q0
P0 P0
Figure 13. 4−Bit Binary Counter with Synchronous Reset (MC74HC163A)
T1 13
R Q1 Q1
C
C
LOAD
4 LOAD Q1
P1 P1
T2 12
R Q2 Q2
C
C
LOAD
http://onsemi.com
5 LOAD Q2
P2 P2
89
T3 11
R Q3 Q3
C
C
LOAD
6 LOAD
P3 P3
15 RIPPLE
CARRY
OUT
7
ENABLE P
VCC= PIN 16
10 GND = PIN 8
ENABLE T
1
RESET R
The flip−flops shown in the circuit diagrams are Toggle−Enable flip−flops. A Toggle−
Enable flip−flop is a combination of a D flip−flop and a T flip−flop. When loading data from
9 LOAD
LOAD Preset inputs P0, P1, P2, and P3, the Load signal is used to disable the Toggle input (Tn) of
LOAD the flip−flop. The logic level at the Pn input is then clocked to the Q output of the flip−flop
2 on the next rising edge of the clock.
CLOCK C A logic zero on the Reset device input forces the internal clock (C) high and resets the Q
C output of the flip−flop low.
TYPICAL APPLICATIONS CASCADING
LOAD
INPUTS INPUTS INPUTS
LOAD P0 P1 P2 P3 LOAD P0 P1 P2 P3 LOAD P0 P1 P2 P3

H = COUNT
ENABLE P ENABLE P ENABLE P
L = DISABLE
RIPPLE RIPPLE RIPPLE
H = COUNT TO MORE
ENABLE T CARRY ENABLE T CARRY ENABLE T CARRY
L = DISABLE SIGNIFICANT
OUT OUT OUT
STAGES
CLOCK CLOCK CLOCK
R Q0 Q1 Q2 Q3 R Q0 Q1 Q2 Q3 R Q0 Q1 Q2 Q3
RESET
OUTPUTS OUTPUTS OUTPUTS

CLOCK
NOTE: When used in these cascaded configurations the clock fmax guaranteed limits may not apply. Actual performance will
depend on number of stages. This limitation is due to set up times between Enable (Port) and Clock.
Figure 14. N−Bit Synchronous Counters
INPUTS INPUTS INPUTS
LOAD
ENABLE P
ENABLE T
LOAD P0 P1 P2 P3 LOAD P0 P1 P2 P3 LOAD P0 P1 P2 P3
ENABLE P ENABLE P ENABLE P

RIPPLE RIPPLE RIPPLE TO MORE
ENABLE T CARRY ENABLE T CARRY ENABLE T CARRY
OUT OUT OUT SIGNIFICANT
STAGES
CLOCK CLOCK CLOCK CLOCK
R Q0 Q1 Q2 Q3 R Q0 Q1 Q2 Q3 R Q0 Q1 Q2 Q3
RESET
OUTPUTS OUTPUTS OUTPUTS
Figure 15. Nibble Ripple Counter
http://onsemi.com
90
TYPICAL APPLICATIONS VARYING THE MODULUS
HC163A HC163A
OTHER Q0 OPTIONAL BUFFER OTHER Q0 OPTIONAL BUFFER

INPUTS FOR NOISE REJECTION INPUTS FOR NOISE REJECTION
Q1 Q1
Q2 OUTPUT Q2 OUTPUT
Q3 Q3
RESET RESET
Figure 16. Modulo−5 Counter Figure 17. Modulo−11 Counter
The HC163A facilitates designing counters of any modulus with minimal external logic. The output is glitch−free due to
the synchronous Reset.
http://onsemi.com
91
MC74HC164A
8−Bit Serial−Input/Parallel−
Output Shift Register
The MC74HC164A is an 8−bit, serial−input to parallel−output shift MARKING
register. Two serial data inputs, A1 and A2, are provided so that one DIAGRAMS
input may be used as a data enable. Data is entered on each rising edge 14
of the clock. The active−low asynchronous Reset overrides the Clock PDIP−14
and Serial Data inputs. AWLYYWW
CASE 646
Features 1
• This device is manufactured with a Pb−Free external lead finish 14
only* SOIC−14
HC164A
D SUFFIX
• Output Drive Capability: 10 LSTTL Loads CASE 751A
AWLYWW

14
• Operating Voltage Range: 2 V to 6 V
• Low Input Current: 1 A TSSOP−14 HC
164A
•
DT SUFFIX
High Noise Immunity Characteristic of CMOS Devices CASE 948G ALYW
1
No. 7A
• Chip Complexity: 244 FETs or 61 Equivalent Gates WL or L = Wafer Lot
YY or Y = Year
LOGIC DIAGRAM
WW or W = Work Week
3
SERIAL 1 QA
A1
DATA DATA 4 PIN ASSIGNMENT
2 QB
INPUTS A2 5
QC
6 A1 1 14 VCC
QD PARALLEL
10 DATA A2 2 13 QH
QE OUTPUTS
11 QA 3 12 QG
QF
8 12 QB 4 11 QF
CLOCK QG
13 QC 5 10 QE
QH
QD 6 9 RESET
9 PIN 14 = VCC
RESET PIN 7 = GND GND 7 8 CLOCK
FUNCTION TABLE
Inputs Outputs ORDERING INFORMATION
Reset Clock A1 A2 QA QB … QH Device Package Shipping†
L X X X L L … L
H X X No Change
H H D D QAn … QGn MC74HC164AD SOIC−14 55 / Rail
H D H D QAn … QGn MC74HC164ADR2 SOIC−14 2500 / Reel
D = data input MC74HC164ADT TSSOP−14 96 / Rail
QAn − QGn = data shifted from the preceding
stage on a rising edge at the clock input.
†For information on tape and reel specifications,
*For additional information on our Pb−Free strategy and soldering details, please including part orientation and tape sizes, please
download the ON Semiconductor Soldering and Mounting Techniques refer to our Tape and Reel Packaging Specifications
Reference Manual, SOLDERRM/D. Brochure, BRD8011/D.

September, 2004 − Rev. 2 MC74HC164A/D
MC74HC164A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
−55C to
25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
4.5 3.15 3.15 3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ Vin = VIH or VIL |Iout| 2.4 mA
6.0
3.0
5.9
2.48
5.9
2.34
5.9
2.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 3.98 3.84 3.70
|Iout| 5.2 mA 6.0 5.48 5.34 5.20
http://onsemi.com
93
MC74HC164A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ VCC −55C to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.26 0.33 0.40
|Iout| 5.2 mA 6.0 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 4 40 160 A
Current (per Package) Iout = 0 A
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC −55C to
Symbol Parameter V 25C 85C 125C Unit
ÎÎÎÎÎ
fmax
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Clock Frequency (50% Duty Cycle)
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
10
20
10
20
10
20
MHz
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 40 35 30
6.0 50 45 40
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Clock to Q
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
4.5
160
100
32
200
150
40
250
200
48
ns
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Propagation Delay, Reset to Q
6.0
2.0
27
175
34
220
42
260 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4) 3.0 100 150 200
4.5 35 44 53
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tTLH, ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0
2.0
30
75
37
95
45
110 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 16 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
NOTES:
1. For propagation delays with loads other than 50 pF, see Chapter 2 of the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
2. Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor High−Speed CMOS Data Book (DL129/D).

http://onsemi.com
94
MC74HC164A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
TIMING REQUIREMENTS (Input tr = tf = 6 ns)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ VCC −55C to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, A1 or A2 to Clock 2.0 25 35 40 ns
(Figure 3) 3.0 15 20 25
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 7 8 9
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5 6 6
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
th Minimum Hold Time, Clock to A1 or A2 2.0 3 3 3 ns
(Figure 3) 3.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
trec Minimum Recovery Time, Reset Inactive to Clock 2.0 3 3 3 ns
(Figure 2) 3.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Clock 2.0 50 60 75 ns
(Figure 1) 3.0 26 35 45
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 20
6.0 10 12 15
ÎÎÎÎÎ
ÎÎÎÎÎ
tw
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
(Figure 2) ÎÎÎÎ
ÎÎÎ ÎÎÎ
Minimum Pulse Width, Reset
ÎÎÎÎ
ÎÎÎ
2.0
3.0
50
26
60
35
75
45
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 20
6.0 10 12 15
ÎÎÎÎÎ
tr, tf
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
(Figure 1) ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2.0
3.0
1000
800
1000
800
1000
800
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 500 500 500
6.0 400 400 400
(DL129/D).
http://onsemi.com
95
MC74HC164A
PIN DESCRIPTIONS
INPUTS register is completely static, allowing clock rates down to

DC in a continuous or intermittent mode.
A1, A2 (Pins 1, 2)
Serial Data Inputs. Data at these inputs determine the data OUTPUTS
to be entered into the first stage of the shift register. For a QA − QH (Pins 3, 4, 5, 6, 10, 11, 12, 13)
high level to be entered into the shift register, both A1 and
Parallel Shift Register Outputs. The shifted data is
A2 inputs must be high, thereby allowing one input to be
presented at these outputs in true, or noninverted, form.
used as a data−enable input. When only one serial input is
used, the other must be connected to VCC. CONTROL INPUT
Clock (Pin 8) Reset (Pin 9)
Shift Register Clock. A positive−going transition on this Active−Low, Asynchronous Reset Input. A low voltage
pin shifts the data at each stage to the next stage. The shift applied to this input resets all internal flip−flops and sets
Outputs QA − QH to the low level state.
SWITCHING WAVEFORMS
tr tf tw
VCC VCC
90% RESET 50%
CLOCK 50%
10% GND GND
tw tPHL
1/fmax
Q 50%
tPLH tPHL
90% trec
Q 50% VCC
10%
CLOCK 50%
tTLH tTHL GND
Figure 1. Figure 2.
TEST POINT
VALID OUTPUT
VCC DEVICE
A1 OR A2 50% UNDER
GND TEST CL*
tsu th
VCC
CLOCK 50%
GND
Figure 3. Figure 4. Test Circuit
http://onsemi.com
96
MC74HC164A
8
CLOCK
1
A1
2 D Q D Q D Q D Q D Q D Q D Q D Q
A2
R R R R R R R R
9
RESET
3 4 5 6 10 11 12 13
QA QB QC QD QE QF QG QH
TIMING DIAGRAM
CLOCK
A1
A2
RESET
QA
QB
QC
QD
QE
QF
QG
QH
http://onsemi.com
97
MC74HC174A
Hex D Flip−Flop with

Common Clock and Reset
http://onsemi.com
This device consists of six D flip−flops with common Clock and MARKING
Reset inputs. Each flip−flop is loaded with a low−to−high transition of DIAGRAMS
the Clock input. Reset is asynchronous and active−low.
16
MC74HC174AN
AWLYYWW
• Operating Voltage Range: 2 to 6 V PDIP−16
N SUFFIX 1
• Low Input Current: 1.0 A CASE 648
No. 7A
• Chip Complexity: 162 FETs or 40.5 Equivalent Gates
16
16
1 HC174A
RESET 1 16 VCC
AWLYWW
Q0 2 15 Q5 SO−16
D SUFFIX 1
D0 3 14 D5 CASE 751B
D1 4 13 D4
Q1 5 12 Q4
D2 6 11 D3 16
Q2 7 10 Q3 16
HC
GND 8 9 CLOCK 1
174A
TSSOP−16 ALYW
DT SUFFIX
CASE 948F 1
Figure 5. Pin Assignment
FUNCTION TABLE
Inputs Output A = Assembly Location
L, WL = Wafer Lot
Reset Clock D Q Y, YY = Year
L X X L W, WW = Work Week
H H H
H L L
H L X No Change ORDERING INFORMATION
H X No Change Device Package Shipping
MC74HC174AN PDIP−16 2000/Box

May, 2001 − Rev. 8 MC74HC174A/D
MC74HC174A
D0 3 2 Q0
D1 4 5
Q1
D2 6 7 Q2
DATA NONINVERTING
INPUTS D3 11 10 Q3 OUTPUTS
D4 13 12 Q4
14 15
D5 Q5
CLOCK 9
PIN 16 = VCC
PIN 8 = GND
RESET 1
DESIGN/VALUE TABLE
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
Design Criteria
ÎÎÎÎ
Value Units
ÎÎÎÎ
ÎÎÎÎ
Internal Gate Count* 40.5 ea.
ÎÎÎÎ
ÎÎÎÎ
Internal Gate Propagation Delay 1.5 ns
ÎÎÎÎ
ÎÎÎÎ
Internal Gate Power Dissipation
5.0 W
ÎÎÎÎ
ÎÎÎÎ
Speed Power Product
.0075 pJ
*Equivalent to a two−input NAND gate.
http://onsemi.com
99
MC74HC174A

VIN DC Input Voltage (Referenced to GND) 1.5 to VCC 1.5 V
VOUT DC Output Voltage (Referenced to GND) (Note 2) 0.5 to VCC 0.5 V
IIN DC Input Current, per Pin 20 mA
TL Lead Temperature, 1 mm from Case for 10 Seconds PDIP, SOIC, TSSOP 260 C
SOIC 112
TSSOP 148
SOIC 500
TSSOP 450
7. For high frequency or heavy load considerations, see the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
VIN,VOUT
ÎÎÎÎ
TA ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Referenced to GND) (Note 8)
55
0 VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
http://onsemi.com
100
MC74HC174A

ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎÎ
VIH ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
V
2.0
55C to 25C
1.5
85C
1.5
125C
1.5
Unit
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Voltage |IOUT| 20 A 4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|IOUT| 20 A
2.0
4.5
0.5
1.35
0.5
1.35
0.5
1.35
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VOH Minimum High−Level Output VIN = VIH or VIL 2.0 1.9 1.9 1.9 V
Voltage |IOUT| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VIN = VIH or VIL
|IOUT| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
|IOUT| 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VOL Maximum Low−Level Output VIN = VIH or VIL 2.0 0.1 0.1 0.1 V
|IOUT| 20 A
ÎÎ
Voltage 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ VIN = VIH or VIL
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
|IOUT| 4.0 mA 4.5 0.26 0.33 0.4
|IOUT| 5.2 mA 6.0 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
IIN
ÎÎÎÎÎÎÎÎÎ
ICC
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Maximum Input Leakage Current
ÎÎ
VIN = VCC or GND
VIN = VCC or GND
6.0
6.0
0.1
4.0
1.0
40
1.0
160
A
A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
9. Information on typical parametric values, along with high frequency or heavy load considerations, can be found in the ON Semiconductor
High−Speed CMOS Data Book (DL129/D).

ÎÎÎÎ
Symbol
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ Parameter V 55C to 25C 85C 125C Unit
ÎÎÎÎ
fmax
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎ
ÎÎ
ÎÎÎÎ
(Figures 8 and 11)
2.0
4.5
6.0
6.0
30
35
4.8
24
28
4.0
20
24
MHz
ÎÎÎÎ
tPLH
ÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎ
ÎÎ
ÎÎÎÎ
(Figures 9 and 11)
2.0
4.5
110
22
140
28
165
33
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ
6.0 19 24 28
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ
tPLH Maximum Propagation Delay, Reset to Q 2.0 110 140 160 ns
tPHL (Figures 2 and 11) 4.5 21 28 32
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎ
6.0 19 24 27
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ
tTLH Maximum Output Transition Time, Any Output 2.0 75 95 110 ns
tTHL (Figures 8 and 11) 4.5 15 19 22
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ
Typical @ 25C, VCC = 5.0 V

CPD Power Dissipation Capacitance, per Enabled Output (Note 11) 62 pF
http://onsemi.com
101
MC74HC174A

Guaranteed Limit
VCC 55C to 25C 85C 125C
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
tsu ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Parameter
ÎÎ
Minimum Setup Time, Data to Clock
Figure
10
V
2.0
Min
50
Max Min
65
Max Min
75
Max Unit
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 10 13 15
6.0 9.0 11 13
ÎÎÎÎ
th
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Minimum Hold Time, Clock to Data
ÎÎ
10 2.0
4.5
5.0
5.0
5.0
5.0
5.0
5.0
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
trec Minimum Recovery Time, 9 2.0 5.0 5.0 5.0 ns
Reset Inactive to Clock 4.5 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tw Minimum Pulse Width, Clock 8 2.0 75 95 110 ns
4.5 15 19 22
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tw Minimum Pulse Width, Reset 9 2.0 75 95 110 ns
ÎÎ
4.5 15 19 22
ÎÎÎÎ
ÎÎÎÎ
tr, tf ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Maximum Input Rise and Fall Times 8
6.0
2.0
13
1000
16
1000
19
1000 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 500 500 500
6.0 400 400 400
CLOCK 9
C 2
3 Q Q0
D0 D
R
RESET 1
C 5
4 Q Q1
D1 D
R
C 7
6 Q Q2
D2 D
R
C 10
11 Q Q3
D3 D
R
C 12
13 Q Q4
D4 D
R
C 15
14 Q Q5
D5 D
R
http://onsemi.com
102
MC74HC174A
tr tf
VCC tw
90%
RESET VCC
CLOCK 50%
50%
10% GND GND
tw tPHL
1/fmax
tPLH tPHL Q
90% trec
Q 50% VCC
10% 50%
CLOCK GND
tTLH tTHL
TEST POINT
VALID
VCC
OUTPUT
DATA 50% DEVICE
GND UNDER
tsu th TEST CL*
VCC
CLOCK 50%
GND
Figure 10. Switching Waveform Figure 11. Test Circuit
http://onsemi.com
103
MC74HC175A
Quad D Flip−Flop with

http://onsemi.com
This device consists of four D flip−flops with common Reset and MARKING
Clock inputs, and separate D inputs. Reset (active−low) is DIAGRAMS
asynchronous and occurs when a low level is applied to the Reset 16
input. Information at a D input is transferred to the corresponding Q PDIP−16
output on the next positive going edge of the Clock input. 16 AWLYYWW
CASE 648
1
• Operating Voltage Range: 2 to 6 V SO−16
HC175A
• Low Input Current: 1 µA 16
D SUFFIX
CASE 751B
AWLYWW
1
No. 7A HC
TSSOP−16
• Chip Complexity 166 FETs or 41.5 Equivalent Gates 16 DT SUFFIX 175A
CASE 948F ALYW
1
LOGIC DIAGRAM
1
CLOCK 9 2 Q0 WL = Wafer Lot
3 Q0 YY = Year
7 WW = Work Week
Q1 INVERTING
D0 4 6 Q1 AND
5 10 Q2
D1 NONINVERTING
DATA 11 PIN ASSIGNMENT
Q2 OUTPUTS
INPUTS D2 12 15 Q3 RESET 1 16 VCC
D3 13 14 Q3
Q0 2 15 Q3
RESET 1
Q0 3 14 Q3
PIN 16 = VCC D0 4 13 D3
PIN 8 = GND D1 5 12 D2
Q1 6 11 Q2
FUNCTION TABLE
Q1 7 10 Q2
Inputs Outputs
GND 8 9 CLOCK
Reset Clock D Q Q
L X X L H
H H H L
H L L H
H L X No Change ORDERING INFORMATION

MC74HC175A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
(Figure 1) VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ VCC = 6.0 V 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
1.5
2.1
1.5
2.1
1.5
2.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 42
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
2.0
4.5
1.9
4.4
1.9
4.4
1.9
4.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
3.0 2.48 2.34 2.20
|Iout| 4.0 mA 4.5 3.98 3.84 3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.20
http://onsemi.com
105
MC74HC175A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 0.26 0.33 0.40
|Iout| 5.2 mA 6.0 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 4 40 160 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
V 25C 85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Unit
fmax Maximum Clock Frequency (50% Duty Cycle) 2.0 6 4.8 4 MHz
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
(Figures 1 and 4)
ÎÎÎÎ
ÎÎÎ
3.0
4.5
6.0
10
30
35
8.0
24
28
6
20
24
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Clock to Q or Q
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
150
75
190
90
225
110
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 26 32 38
6.0 22 28 33
ÎÎÎÎÎ
tPHL
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Reset to Q or Q
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
2.0
3.0
125
70
155
85
190
110
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 27 34
6.0 19 24 30
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
75
27
95
32
110
36
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎÎ
Cin
NOTES: ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
CPD Power Dissipation Capacitance (Per Flip−Flop)* 35 pF

http://onsemi.com
106
MC74HC175A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Data to Clock 2.0 100 125 150 ns
(Figure 3) 3.0 45 65 85
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 20 25 30
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 17 21 26
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
th Minimum Hold Time, Clock to Data 2.0 5 5 5 ns
(Figure 3) 3.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 3 3 3
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 2) 3.0 45 65 85
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 20 25 30
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 17 21 26
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) 3.0 45 65 85
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 16 20 24
6.0 14 17 20
ÎÎÎÎÎ
ÎÎÎÎÎ
tw
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
(Figure 2) ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2.0
3.0
80
45
100
65
120
85
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 16 20 24
6.0 14 17 20
ÎÎÎÎÎ
tr, tf
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
(Figure 1) ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2.0
3.0
1000
800
1000
800
1000
800
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 500 500 500
6.0 400 400 400
(DL129/D).
http://onsemi.com
107
MC74HC175A
SWITCHING WAVEFORMS
tw
VCC
50%
RESET
GND
tf tr tPHL
VCC
90%
CLOCK 50% 50%
GND Q
10%
tw tPLH
1/fmax
Q 50%
tPLH tPHL
90% trec
Q or Q 50%
10% VCC
CLOCK
50%
tTLH tTHL
GND
Figure 1. Figure 2.
VALID
VCC
DATA
GND
tsu th
VCC
CLOCK 50%
GND
Figure 3.
TEST CIRCUIT
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*
Figure 4.
http://onsemi.com
108
MC74HC175A
D0 4 D Q 2 Q0
C
9 3 Q0
CLOCK C
R
D1 5 D Q 7 Q1
C
6 Q1
C
R
D2 12 D Q 10 Q2
C
11 Q2
C
R
D3 13 D Q 15 Q3
C
14 Q3
C
R
RESET 1
http://onsemi.com
109
MC74HC1G00
Single 2−Input NAND Gate

The MC74HC1G00 is a high speed CMOS 2−input NAND gate
fabricated with silicon gate CMOS technology.
The internal circuit is composed of multiple stages, including a
buffer output which provides high noise immunity and stable output.
• High Speed: tPD = 7 ns (Typ) at VCC = 5 V
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25°C http://onsemi.com
• High Noise Immunity
• Balanced Propagation Delays (tPLH = tPHL) MARKING
• Symmetrical Output Impedance (IOH = IOL = 2 mA) DIAGRAMS
• Chip Complexity: FETs = 40

5
• Pb−Free Packages are Available
1 H1d
SC70−5/SC−88A/SOT−353
DF SUFFIX
CASE 419A Pin 1
IN B 1 5 VCC
5
IN A 2
1 H1M
GND 3 4 OUT Y SOT23−5/TSOP−5/SC59−5

DT SUFFIX Pin 1
CASE 483
Figure 1. Pinout (Top View)
d = Date Code
M = Month Code
IN A PIN ASSIGNMENT
& OUT Y
IN B 1 IN B
2 IN A
Figure 2. Logic Symbol 3 GND
4 OUT Y
5 VCC
FUNCTION TABLE
Inputs Output
A B Y
L L H
L H H
H L H
H H L

January, 2005 − Rev. 9 MC74HC1G00/D
MC74HC1G00
MAXIMUM RATINGS
VIN DC Input Voltage 0.5 to VCC 0.5 V
VOUT DC Output Voltage 0.5 to VCC 0.5 V
IOUT DC Output Sink Current 12.5 mA
JA Thermal Resistance SC70−5/SC−88A (Note 1) 350 C/W
TSOP−5 230
PD Power Dissipation in Still Air at 85C SC70−5/SC−88A 150 mW
TSOP−5 200
FR Flammability Rating Oxygen Index: 28 to 34 UL 94 V−0 @ 0.125 in
Charged Device Model (Note 4) N/A
ILATCHUP Latchup Performance Above VCC and Below GND at 125C (Note 5) 500 mA
1. Measured with minimum pad spacing on an FR4 board, using 10 mm−by−1 inch, 2 ounce copper trace with no air flow.

VCC DC Supply Voltage 2.0 6.0 V
VIN DC Input Voltage 0.0 VCC V
VOUT DC Output Voltage 0.0 VCC V
TA Operating Temperature Range 55 125 C
tr , tf Input Rise and Fall Time VCC = 2.0 V 0 1000 ns
VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
DEVICE JUNCTION TEMPERATURE VERSUS

NORMALIZED FAILURE RATE
TIME TO 0.1% BOND FAILURES

FAILURE RATE OF PLASTIC = CERAMIC
Junction UNTIL INTERMETALLICS OCCUR
Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C
Time, Hours Time, Years

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
140 8,900 1.0 Figure 3. Failure Rate vs. Time Junction Temperature
http://onsemi.com
111
MC74HC1G00
DC ELECTRICAL CHARACTERISTICS
VCC TA = 25C TA 85C 55C TA 125C
Symbol Parameter Test Conditions (V) Min Typ Max Min Max Min Max Unit
VIH Minimum High−Level 2.0 1.5 1.5 1.5 V
Input Voltage 3.0 2.1 2.1 2.1
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level 2.0 0.5 0.5 0.5 V
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VOH Minimum High−Level VIN = VIH or VIL 2.0 1.9 2.0 1.9 1.9 V
Output Voltage IOH = −20 A 3.0 2.9 3.0 2.9 2.9
VIN = VIH or VIL 4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.31 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.80 5.63 5.58
VOL Maximum Low−Level VIN = VIH or VIL 2.0 0.0 0.1 0.1 0.1 V
Output Voltage IOL = 20 A 3.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
IIN Maximum Input VIN = 6.0 V or GND 6.0 0.1 1.0 1.0 A
Leakage Current
ICC Maximum Quiescent VIN = VCC or GND 6.0 1.0 10 40 A

Supply Current
AC ELECTRICAL CHARACTERISTICS (Input tr = tf = 6.0 ns)

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol Parameter Test Conditions Min Typ Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, Maximum VCC = 5.0 V CL = 15 pF 3.5 15 20 25 ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHL Propagation Delay
Delay,
Input A or B to Y VCC = 2.0 V CL = 50 pF 19 100 125 155
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 10.5 27 35 90
VCC = 4.5 V 7.5 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 6.5 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTLH, Output Transition VCC = 5.0 V CL = 15 pF 3 10 15 20 ns
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
VCC = 3.0 V 16 35 45 60
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 4.5 V 11 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
CIN Maximum Input 5 10 10 10 pF
Capacitance

CPD Power Dissipation Capacitance (Note 6) 10 pF
6. CPD is defined as the value of the internal equivalent capacitance which is calculated from the operating current consumption without load.
Average operating current can be obtained by the equation: ICC(OPR) = CPD VCC fin + ICC. CPD is used to determine the no−load dynamic
power consumption; PD = CPD VCC2 fin + ICC VCC.
http://onsemi.com
112
MC74HC1G00
VCC
tf tr
INPUT OUTPUT
A or B 90% VCC INPUT
50%
10% GND CL*
tPLH tPHL
90%
50%
OUTPUT Y 10%
*Includes all probe and jig capacitance.
tTLH tTHL
A 1−MHz square input wave is recommended for
propagation delay tests.
DEVICE ORDERING INFORMATION

Device Nomenclature
Logic Temp Tape and
Device Order Circuit Range Device Package Reel Package Tape and
Number Indicator Identifier Technology Function Suffix Suffix Type Reel Size†
MC74HC1G00DFT1 MC 74 HC1G 00 DF T1 SC70−5/SC−88A/ 178 mm (7 in)

SOT−353 3000 Unit
MC74HC1G00DFT1G MC 74 HC1G 00 DF T1 SC70−5/SC−88A/ 178 mm (7 in)

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
MC74HC1G00DTT1 MC 74 HC1G 00 DT T1 SOT23−5/TSOP−5/ 178 mm (7 in)
SC59−5 3000 Unit
MC74HC1G00DTT1G MC 74 HC1G 00 DT T1 SOT23−5/TSOP−5/ 178 mm (7 in)

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
113
MC74HC1G02
Single 2−Input NOR Gate

The MC74HC1G02 is a high−speed CMOS 2−input NOR gate
The MC74HC1G02 output drive current is 1/2 compared to the
MC74HC series.
http://onsemi.com
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25C MARKING
• High Noise Immunity DIAGRAMS
• Balanced Propagation Delays (tPLH = tPHL)
•
5
Symmetrical Output Impedance (IOH = IOL = 2 mA)
1 H3d
• Chip Complexity: FET = 40
SC70−5/SC−88A/SOT−353
DF SUFFIX
CASE 419A Pin 1
IN B 1 5 VCC 5
1 H3M
IN A 2 SOT23−5/TSOP−5/SC59−5
DT SUFFIX Pin 1
CASE 483
GND 3 4 OUT Y
d = Date Code
M = Month Code
PIN ASSIGNMENT
1 IN B
IN A
≥1 OUT Y 2 IN A
IN B
3 GND
Figure 2. Logic Symbol 4 OUT Y
5 VCC
FUNCTION TABLE
Inputs Output
A B Y
L L H
L H L
H L L
H H L

MC74HC1G02
MAXIMUM RATINGS
TSOP−5 230
TSOP−5 200

VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
115
MC74HC1G02
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VIN = VIH or VIL 4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.31 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.80 5.63 5.58
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
Leakage Current

Supply Current

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Maximum ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
VCC = 5.0 V CL = 15 pF
Min Typ
3.5
Max
15
Min Max
20
Min Max
25
Unit
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Delay,
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 10.5 27 35 90
VCC = 4.5 V 7.5 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 6.5 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 16 35 45 60
VCC = 4.5 V 11 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Capacitance

http://onsemi.com
116
MC74HC1G02
tf tr INPUT
INPUT OUTPUT
A or B 90% VCC
50%
10% GND CL*
tPLH tPHL
90%
50%
OUTPUT Y 10%
tTLH tTHL

Device Nomenclature
Logic Temp Tape and

SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SC59−5 3000 Unit

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
117
MC74HC1G04
Single Inverter
The MC74HC1G04 is a high speed CMOS inverter fabricated with
silicon gate CMOS technology.
The MC74HC1G04 output drive current is 1/2 compared to
MC74HC series.
http://onsemi.com
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25C MARKING
• Balanced Propagation Delays (tpLH = tpHL)
•
5
Symmetrical Output Impedance (IOH = IOL = 2 mA)
1 H5d
SC70−5/SC−88A/SOT−353
DF SUFFIX
CASE 419A Pin 1
NC 1 5 VCC 5
H5M
1
IN A 2 SOT23−5/TSOP−5/SC59−5
DT SUFFIX Pin 1
CASE 483
GND 3 4 OUT Y
d = Date Code
M = Month Code
PIN ASSIGNMENT
1 NC
2 IN A
IN A 1 OUT Y
3 GND
Figure 2. Logic Symbol 4 OUT Y

5 VCC
FUNCTION TABLE
Input A Output Y
L H
H L

MC74HC1G04
MAXIMUM RATINGS
TSOP−5 230
TSOP−5 200

VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
119
MC74HC1G04
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VIN = VIH or VIL 4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.31 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.80 5.63 5.58
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
Leakage Current

Supply Current

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
tPLH, ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Maximum ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
VCC = 5.0 V CL = 15 pF
Min Typ
3.5
Max
15
Min Max
20
Min Max
25
Unit
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Delay,
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 10 27 35 90
VCC = 4.5 V 7 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 6 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 16 35 45 60
VCC = 4.5 V 11 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Capacitance

http://onsemi.com
120
MC74HC1G04
tr tf INPUT OUTPUT
90% VCC
50% CL*
INPUT A 10% GND
tPHL tPLH
OUTPUT Y 90%
50%
10% *Includes all probe and jig capacitance.
tTHL tTLH A 1−MHz square input wave is recommended for

Device Nomenclature
Tape
Logic Temp and

SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SC59−5 3000 Unit

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
121
MC74HC1G08
Single 2−Input AND Gate

The MC74HC1G08 is a high speed CMOS 2−input AND gate
MC74HC series.
http://onsemi.com
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25°C
MARKING
5
• Symmetrical Output Impedance (IOH = IOL = 2 mA) 1

H2d
• Chip Complexity: FET = 44 SC70−5/SC−88A/SOT−353
DF SUFFIX
• Pb−Free Packages are Available CASE 419A
Pin 1
5
IN B 1 5 VCC
1 H2M
SOT23−5/TSOP−5/SC59−5
IN A 2 DT SUFFIX Pin 1
CASE 483
GND 3 4 OUT Y d = Date Code

M = MonthCode
Figure 1. Pinout
PIN ASSIGNMENT
1 IN B
2 IN A
IN A 3 GND
& OUT Y
IN B 4 OUT Y
5 VCC
Figure 2. Logic Symbol
FUNCTION TABLE
Inputs Output
A B Y
L L L
L H L
H L L
H H H

MC74HC1G08
MAXIMUM RATINGS
JA Thermal Resistance SC70−5/SC−88A/SOT−353 (Note 1) 350 C/W
SOT23−5/TSOP−5/SC59−5 230
PD Power Dissipation in Still Air at 85C SC70−5/SC−88A/SOT−353 150 mW
SOT23−5/TSOP−5/SC59−5 200

VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
123
MC74HC1G08
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VIN = VIH or VIL 4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.31 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.80 5.63 5.58
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
Leakage Current

Supply Current

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
tPLH, ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Maximum ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
VCC = 5.0 V CL = 15 pF
Min Typ
3.5
Max
15
Min Max
20
Min Max
25
Unit
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Delay,
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 11 27 35 90
VCC = 4.5 V 8 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 7 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 16 35 45 60
VCC = 4.5 V 11 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Capacitance

http://onsemi.com
124
MC74HC1G08
VCC
tr tf
VCC OUTPUT
INPUT
90%
INPUT 50%
10% GND CL*
A or B
tPLH tPHL
90%
50%
OUTPUT Y 10%
tTLH tTHL

Device Nomenclature
Tape
Logic Temp and

SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SC59−5 3000 Unit

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
125
MC74HC1G14
Single Inverter with

Schmitt−Trigger Input
The MC74HC1G14 is a high speed CMOS inverter with
Schmitt−Trigger input fabricated with silicon gate CMOS technology.
The MC74HC1G14 output drive current is 1/2 compared to http://onsemi.com
MC74HC series.
• High Speed: tPD = 7.0 ns (Typ) at VCC = 5.0 V MARKING
• Low Power Dissipation: ICC = 1.0 A (Max) at TA = 25C DIAGRAMS
5
1
• Balanced Propagation Delays (tPLH = tPHL) HAd
SC70−5/SC−88A/SOT−353
• Symmetrical Output Impedance (IOH = IOL = 2.0 mA) DF SUFFIX
• Chip Complexity: FET = 101 CASE 419A
Pin 1
1 HAM
NC 1 5 VCC
DT SUFFIX Pin 1
IN A 2 CASE 483
d = Date Code
GND 3 4 OUT Y M = Month Code

PIN ASSIGNMENT
1 NC
2 IN A
3 GND
IN A 1 OUT Y
4 OUT Y
5 VCC
FUNCTION TABLE
Inputs Outputs
L H
H L

MC74HC1G14
MAXIMUM RATINGS
SOT23−5/TSOP−5/SC59−5 230
SOT23−5/TSOP−5/SC59−5 200

tr , tf Input Rise and Fall Time VCC = 3.3 V ± 0.3 V − No Limit ns/V
VCC = 5.0 V ± 0.5 V − No Limit


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
127
MC74HC1G14
VT Positive−Going VOUT = 0.1 V 2.0 1.00 1.34 1.50 0.95 1.60 0.90 1.60 V
Input Threshold |IOUT| 20 A 3.0 1.50 2.02 2.5 1.45 2.60 1.40 2.60
Voltage 4.5 2.30 2.97 3.15 2.25 3.15 2.20 3.15
6.0 3.00 3.93 4.20 2.95 4.20 2.90 4.20
VT Negative−Going VOUT = VCC 0.1 2.0 0.55 0.86 1.15 0.55 1.20 0.55 1.25 V
Input Threshold V 3.0 1.0 1.44 1.80 1.0 1.85 1.0 1.90
Voltage |IOUT| 20 A 4.5 1.75 2.28 2.75 1.75 2.8 1.75 2.85
6.0 2.65 3.14 3.65 2.65 3.7 2.65 3.75
VH Hysteresis Voltage VOUT = 0.1 V or 2.0 0.20 0.478 0.8 0.20 0.8 0.20 0.8 V
VOUT = VCC −0.1 3.0 0.25 0.584 0.95 0.25 0.55 0.25 0.95
V 4.5 0.30 0.686 1.1 0.30 1.1 0.30 1.1
|IOUT| 20 A 6.0 0.40 0.790 1.25 0.40 1.5 0.40 1.25
4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN VT Min
IOH = 2 mA 4.5 4.18 4.31 4.13 4.08
IOH = 2.6 mA 6.0 5.68 5.80 5.63 5.58
VOL Maximum Low−Level VIN ≥ VT Max 2.0 0.0 0.1 0.1 0.1 V
4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
Leakage Current
Supply Current
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHL
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
Propagation Delay
Delay,
ÎÎÎÎ
ÎÎÎÎ
Input A or B to Y
ÎÎ
ÎÎ
VCC = 2.0 V
VCC = 3.0 V
CL = 50 pF 19
10.5
100
27
125
35
155
90
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 4.5 V 7.5 20 25 35
VCC = 6.0 V 6.5 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
tTLH,
ÎÎÎÎÎÎ
tTHL
ÎÎÎ
ÎÎÎ
Time
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
Output Transition
ÎÎÎÎ ÎÎ
ÎÎÎÎÎÎ
VCC = 5.0 V
VCC = 2.0 V
CL = 15 pF
CL = 50 pF
3
25
10
125
15
155
20
200
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 16 35 45 60
VCC = 4.5 V 11 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Capacitance

http://onsemi.com
128
MC74HC1G14
tr tf
INPUT OUTPUT
90% VCC
50%
INPUT A 10% GND CL*
tPHL tPLH
OUTPUT Y 90%
50%
10%
tTHL tTLH A 1−MHz square input wave is recommended for

Device Nomenclature
Logic Temp Tape and
Device Order Circuit Range Device Package Reel Tape and
Number Indicator Identifier Technology Function Suffix Suffix Package Type Reel Size†

SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SC59−5 3000 Unit

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
129
MC74HC1G32
Single 2−Input OR Gate

The MC74HC1G32 is a high speed CMOS 2−input OR gate
MC74HC series.
http://onsemi.com
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25C
MARKING
5
• Symmetrical Output Impedance (IOH = IOL = 2 mA) 1

H4d
• Chip Complexity: FET = 44 SC70−5/SC−88A/SOT−353
DF SUFFIX
• Pb−Free Packages are Available CASE 419A
Pin 1
1 H4M
IN B 1 5 VCC DT SUFFIX Pin 1
CASE 483
IN A 2
d = Date Code
M = Month Code
GND 3 4 OUT Y
PIN ASSIGNMENT
1 IN B
Figure 1. Pinout 2 IN A
3 GND
4 OUT Y
IN A ≥1 5 VCC
OUT Y
IN B
FUNCTION TABLE
Inputs Output
A B Y
L L L
L H H
H L H
H H H

MC74HC1G32
MAXIMUM RATINGS
SOT23−5/TSOP−5/SC59−5 230
SOT23−5/TSOP−5/SC59−5 200
ILATCH−P Latchup Performance Above VCC and Below GND at 125C (Note 5) 500 mA
1. Measured with minimum pad spacing on an FR4 board, using 10 mm by 1 inch, 2 ounce copper trace with no air flow.

VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
131
MC74HC1G32
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VIN = VIH or VIL 4.5 4.4 4.5 4.4 4.4
6.0 5.9 6.0 5.9 5.9
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.31 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.80 5.63 5.58
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.17 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.18 0.26 0.33 0.40
Leakage Current

Supply Current

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Delay,
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 12 27 35 90
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 4.5 V 8 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 7 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
VCC = 3.0 V 16 35 45 60
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 4.5 V 11 25 31 38
VCC = 6.0 V 9 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
CIN
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Input
ÎÎÎ
Capacitance ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎÎÎÎÎ
5 10 10 10 pF

http://onsemi.com
132
MC74HC1G32
tr tf INPUT
OUTPUT
VCC
90%
INPUT 50%
10% GND CL*
A or B
tPLH tPHL
90%
50%
OUTPUT Y 10%
tTLH tTHL

Device Nomenclature
Logic Temp Tape and

SOT−353 3000 Unit

SOT−353 3000 Unit
(Pb−Free)
SOT−353 3000 Unit

SC59−5 3000 Unit

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
133
MC74HC1GU04
Single Unbuffered Inverter

The MC74HC1GU04 is a high speed CMOS unbuffered inverter
The MC74HC1GU04 output drive current is 1/2 compared to
MC74HC series.
• Low Power Dissipation: ICC = 1 A (Max) at TA = 25C http://onsemi.com
• Balanced Propagation Delays (tpLH = tpHL) MARKING
DIAGRAMS
• Symmetrical Output Impedance (IOH = IOL = 2 mA)
5
1
H6d
SC70−5/SC−88A/SOT−353
DF SUFFIX
CASE 419A
Pin 1
NC 1 5 VCC
5
1 H6M
IN A 2
DT SUFFIX Pin 1
CASE 483
GND 3 4 OUT Y
d = Date Code
M = Month Code
Figure 1. Pinout
PIN ASSIGNMENT
1 NC
IN A 1 OUT Y 2 IN A
3 GND
4 OUT Y
5 VCC
FUNCTION TABLE
Input A Output Y
L H
H L

January, 2005 − Rev. 8 MC74HC1GU04/D
MC74HC1GU04
MAXIMUM RATINGS
SOT23−5/TSOP−5/SC59−5 230
SOT23−5/TSOP−5/SC59−5 200

VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400


Temperature °C
TJ = 130C
TJ = 120C
TJ = 100C
TJ = 110C

TJ = 90C
TJ = 80C
80 1,032,200 117.8
90 419,300 47.9
100 178,700 20.4 1
110 79,600 9.4
1 10 100 1000
120 37,000 4.2
TIME, YEARS
130 17,800 2.0
http://onsemi.com
135
MC74HC1GU04
Input Voltage 3.0 2.45 2.45 2.45
4.5 3.60 3.60 3.60
6.0 4.80 4.80 4.80
4.5 0.9 0.9 0.9
6.0 1.20 1.20 1.20
VIN = VIH or VIL 4.5 4.0 4.5 4.0 4.0
6.0 5.5 5.9 5.5 5.5
VIN = VIH or VIL
IOH = −2 mA 4.5 4.18 4.33 4.13 4.08
IOH = −2.6 mA 6.0 5.68 5.76 5.63 5.58
VIN = VIH or VIL 4.5 0.0 0.1 0.1 0.1
6.0 0.0 0.1 0.1 0.1
VIN = VIH or VIL
IOL = 2 mA 4.5 0.26 0.33 0.40
IOL = 2.6 mA 6.0 0.26 0.33 0.40
Leakage Current

Supply Current

TA = 25C TA 85C 55C TA 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
tPLH, ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Maximum ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
VCC = 5.0 V CL = 15 pF
Min Typ
3
Max
15
Min Max
20
Min Max
25
Unit
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Delay,
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 9 27 35 90
VCC = 4.5 V 7 20 25 35
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 6.5 17 21 26
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Time
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 2.0 V CL = 50 pF 25 125 155 200
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 3.0 V 16 35 45 60
VCC = 4.5 V 12 25 31 38
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC = 6.0 V 10 21 26 32
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Capacitance

http://onsemi.com
136
MC74HC1GU04
tr tf
90% VCC
INPUT OUTPUT
50%
INPUT A 10% GND
tPHL tPLH CL*
OUTPUT Y 90%
50%
10%
tTHL tTLH

Device Nomenclature
Logic Temp Tape and
MC74HC1GU04DFT1 MC 74 HC1G U04 DF T1 SC70−5/SC−88A/ 178 mm (7 in)

SOT−353 3000 Unit
MC74HC1GU04DFT1G MC 74 HC1G U04 DF T1 SC70−5/SC−88A/ 178 mm (7 in)

SOT−353 3000 Unit
(Pb−Free)
MC74HC1GU04DFT2 MC 74 HC1G U04 DF T2 SC70−5/SC−88A/ 178 mm (7 in)
SOT−353 3000 Unit
MC74HC1GU04DFT2G MC 74 HC1G U04 DF T2 SC70−5/SC−88A/ 178 mm (7 in)

SOT−353 3000 Unit
(Pb−Free)
MC74HC1GU04DTT1 MC 74 HC1G U04 DT T1 SOT23−5/TSOP−5/ 178 mm (7 in)
SC59−5 3000 Unit
MC74HC1GU04DTT1G MC 74 HC1G U04 DT T1 SOT23−5/TSOP−5/ 178 mm (7 in)

SC59−5 3000 Unit
(Pb−Free)
http://onsemi.com
137
MC74HC240A
Octal 3−State Inverting
Buffer/Line Driver/Line
Receiver
MARKING
This octal noninverting buffer/line driver/line receiver is designed
DIAGRAMS
to be used with 3−state memory address drivers, clock drivers, and
20
other sub−oriented systems. The device has inverting outputs and two
PDIP−20
active−low output enables. N SUFFIX
MC74HC240AN
The HC240A is similar in function to the HC244A. AWLYYWW
20 CASE 738
• Output Drive Capability: 15 LSTTL Loads 1 1

SOIC WIDE−20
20
• Operating Voltage Range: 2 to 6 V 20 DW SUFFIX HC240A

• 1 AWLYYWW
Low Input Current: 1 µA CASE 751D

20
• In Compliance with the Requirements Defined by JEDEC Standard HC
TSSOP−20
• Chip Complexity: 120 FETs or 30 Equivalent Gates 1 CASE 948E ALYW
LOGIC DIAGRAM 1
A1 YA1
WL = Wafer Lot
YY = Year
4 16
A2 YA2 WW = Work Week
6 14
A3 YA3 PIN ASSIGNMENT
8 12 ENABLE A 1 20 VCC
A4 YA4
DATA INVERTING A1 2 19 ENABLE B
INPUTS 11 9 OUTPUTS
B1 YB1 YB4 3 18 YA1
13 7 A2 4 17 B4
B2 YB2
YB3 5 16 YA2
15 5 A3 6 15 B3
B3 YB3
YB2 7 14 YA3
17 3
B4 YB4 A4 8 13 B2
YB1 9 12 YA4
GND 10 11 B1
PIN 20 = VCC
1
OUTPUT ENABLE A PIN 10 = GND
ENABLES 19
ENABLE B
FUNCTION TABLE ORDERING INFORMATION
Inputs Outputs Device Package Shipping
Enable A, MC74HC240AN PDIP−20 1440 / Box
Enable B A, B YA, YB
MC74HC240ADW SOIC−WIDE 38 / Rail
L L H
MC74HC240ADWR2 SOIC−WIDE 1000 / Reel
L H L
H X Z MC74HC240ADT TSSOP−20 75 / Rail
Z = high impedance MC74HC240ADTR2 TSSOP−20 2500 / Reel

May, 2000 − Rev. 9 MC74HC240A/D
MC74HC240A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions V 25C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 3.0
4.5
6.0
2.1
3.15
4.2
2.1
3.15
4.2
2.1
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = 0.1 V
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH
|Iout| 20 µA
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.2
3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL |Iout| 2.4 mA 3.0 0.26 0.33 0.4
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.4
http://onsemi.com
139
MC74HC240A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4.0 40 160
µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, A to YA or B to YB 2.0 80 100 120 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 16 20 24
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 14 17 20
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to YA or YB 2.0 110 140 165 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 28 33
6.0 19 24 28
ÎÎÎÎÎ
tPZL,
ÎÎÎÎÎ ÎÎÎÎ
tPZH ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Output Enable to YA or YB
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
2.0
3.0
110
60
140
70
165
80
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 28 33
6.0 19 24 28
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
60
23
75
27
90
32
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎÎ
Cin
ÎÎÎÎÎ ÎÎÎÎ
Cout
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Three−State Output Capacitance (Output in
—
—
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
High−Impedance State)
CPD Power Dissipation Capacitance (Per Transceiver Channel)* 32 pF

2
http://onsemi.com
140
MC74HC240A
SWITCHING WAVEFORMS
VCC
tr tf ENABLE 50%
DATA INPUT VCC GND
90% tPZL tPLZ
A OR B 50% HIGH
10% GND
50% IMPEDANCE
tPHL tPLH OUTPUT Y
90% 10% VOL
50% tPZH tPHZ
OUTPUT 90% VOH
10%
YA OR YB OUTPUT Y 50%
HIGH
tTHL tTLH
IMPEDANCE
Figure 1. Figure 2.

CONNECT TO VCC WHEN
OUTPUT OUTPUT 1 kΩ
TESTING tPLZ AND tPZL.
DEVICE DEVICE CONNECT TO GND WHEN
UNDER UNDER TESTING tPHZ AND tPZH.
TEST CL* TEST CL*
PIN DESCRIPTIONS
INPUTS function as inverters. When a high level is applied, the

outputs assume the high−impedance state.
A1, A2, A3, A4, B1, B2, B3, B4
(Pins 2, 4, 6, 8, 11, 13, 15, 17) OUTPUTS
Data input pins. Data on these pins appear in inverted form
YA1, YA2, YA3, YA4, YB1, YB2, YB3, YB4
on the corresponding Y outputs, when the outputs are (Pins 18, 16, 14, 12, 9, 7, 5, 3)
enabled.
Device outputs. Depending upon the state of the
CONTROLS output−enable pins, these outputs are either inverting
outputs or high−impedance outputs.
Enable A, Enable B (Pins 1, 19)
Output enables (active−low). When a low level is applied
to these pins, the outputs are enabled and the devices
http://onsemi.com
141
MC74HC240A
LOGIC DETAIL
TO THREE OTHER
A OR B INVERTERS
ONE OF 8
INVERTERS
VCC
DATA
INPUT
A OR B
YA
OR
YB
ENABLE A
OR ENABLE B
http://onsemi.com
142
MC74HC244A
Octal 3−State Noninverting
Buffer/Line Driver/
Line Receiver
This octal noninverting buffer/line driver/line receiver is designed DIAGRAMS
to be used with 3−state memory address drivers, clock drivers, and 20
other bus−oriented systems. The device has noninverting outputs and PDIP−20
MC74HC244AN
two active−low output enables. N SUFFIX
AWLYYWW
The HC244A is similar in function to the HC240A. 20 CASE 738
1
20
• Outputs Directly Interface to CMOS, NMOS, and TTL SOIC WIDE−20
• Operating Voltage Range: 2 to 6 V 20
1
DW SUFFIX HC244A
AWLYYWW
CASE 751D
• Low Input Current: 1 µA
1

• Chip Complexity: 136 FETs or 34 Equivalent Gates 1 CASE 948E ALYW
1
LOGIC DIAGRAM
2 18 WL = Wafer Lot
A1 YA1
YY = Year
4 16 WW = Work Week
A2 YA2
PIN ASSIGNMENT
6 14
A3 YA3
ENABLE A 1 20 VCC
8 12
A4 YA4 A1 2 19 ENABLE B
DATA NONINVERTING
YB4 3 18 YA1
INPUTS 11 9 OUTPUTS
B1 YB1 A2 4 17 B4
13 7 YB3 5 16 YA2
B2 YB2
A3 6 15 B3
15 5 YB2 7 14 YA3
B3 YB3
A4 8 13 B2
17 3
B4 YB4
YB1 9 12 YA4
GND 10 11 B1
1 PIN 20 = VCC
OUTPUT ENABLE A PIN 10 = GND
ENABLES 19
ENABLE B
FUNCTION TABLE
Inputs Outputs
Enable A, MC74HC244AN PDIP−20 1440 / Box
Enable B A, B YA, YB MC74HC244ADW SOIC−WIDE 38 / Rail
L L L MC74HC244ADWR2 SOIC−WIDE 1000 / Reel
L H H
H X Z MC74HC244ADT TSSOP−20 75 / Rail

May, 2000 − Rev. 9 MC74HC244A/D
MC74HC244A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP, SOIC, SSOP or TSSOP Package) 260
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 3.0
4.5
6.0
2.1
3.15
4.2
2.1
3.15
4.2
2.1
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = 0.1 V
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH
|Iout| 20 µA
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.2
3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL |Iout| 2.4 mA 3.0 0.26 0.33 0.4
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.4
http://onsemi.com
144
MC74HC244A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4.0 40 160 µA
NOTE: Information on typical parametric values and high frequency or heavy load considerations can be found in Chapter 2 of the ON
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, A to YA or B to YB 2.0 96 115 135 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 18 23 27
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 15 20 23
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to YA or YB 2.0 110 140 165 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 28 33
6.0 19 24 28
ÎÎÎÎÎ
tPZL,
ÎÎÎÎÎ ÎÎÎÎ
tPZH ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
2.0
3.0
110
60
140
70
165
80
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 22 28 33
6.0 19 24 28
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
60
23
75
27
90
32
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎÎ
Cin
ÎÎÎÎÎ ÎÎÎÎ
Cout
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
—
—
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ

2
http://onsemi.com
145
MC74HC244A
SWITCHING WAVEFORMS
tr tf VCC
DATA INPUT VCC ENABLE 50%
90%
A OR B 50% A OR B GND
10% GND tPZL tPLZ
tPLH tPHL HIGH
OUTPUT 90% 50% IMPEDANCE
50% OUTPUT Y
YA OR YB 10% VOL
10% tPZH tPHZ
tTLH tTHL 90% VOH
OUTPUT Y 50%
HIGH
IMPEDANCE
Figure 1. Figure 2.
TEST CIRCUITS

CONNECT TO VCC WHEN
TEST CL* TEST CL*
PIN DESCRIPTIONS
INPUTS function as noninverting buffers. When a high level is

applied, the outputs assume the high impedance state.
A1, A2, A3, A4, B1, B2, B3, B4
(Pins 2, 4, 6, 8, 11, 13, 15, 17) OUTPUTS
Data input pins. Data on these pins appear in noninverted
YA1, YA2, YA3, YA4, YB1, YB2, YB3, YB4
form on the corresponding Y outputs, when the outputs are
(Pins 18, 16, 14, 12, 9, 7, 5, 3)
enabled.
Device outputs. Depending upon the state of the
CONTROLS output−enable pins, these outputs are either noninverting
Enable A, Enable B (Pins 1, 19) outputs or high−impedance outputs.
Output enables (active−low). When a low level is applied
to these pins, the outputs are enabled and the devices
http://onsemi.com
146
MC74HC244A
LOGIC DETAIL
TO THREE OTHER
A OR B INVERTERS
ONE OF 8
INVERTERS
VCC
DATA
INPUT
A OR B
YA
OR
YB
ENABLE A OR
ENABLE B
http://onsemi.com
147
MC74HC245A

Bus Transceiver
http://onsemi.com
The HC245A is a 3−state noninverting transceiver that is used for MARKING
2−way asynchronous communication between data buses. The device DIAGRAMS
has an active−low Output Enable pin, which is used to place the I/O
ports into high−impedance states. The Direction control determines
whether data flows from A to B or from B to A. MC74HC245AN
AWLYYWW
•
PDIP−20
Operating Voltage Range: 2 to 6 V N SUFFIX
• Low Input Current: 1 A CASE 783

• In Compliance with the Requirements Defined by JEDEC Standard HC245A
20
No. 7A AWLYYWW
• Moisture Sensitivity: MSL1 for All Packages
1
• Chip Complexity: 308 FETs or 77 Equivalent Gates SO−20

DW SUFFIX
CASE 751D
20
1 HC245A
ALYW
TSSOP−20
DT SUFFIX
CASE 948E
L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
MC74HC245AN PDIP−20 18 Units/Rail
MC74HC245ADW SOIC−20 38 Units/Rail
MC74HC245ADWR2 SOIC−20 1000 Tape & Reel

MC74HC245ADT TSSOP−20 75 Units/Rail
MC74HC245ADTR2 TSSOP−20 2500 Tape & Reel

July, 2001 − Rev. 10 MC74HC245A/D
MC74HC245A
DIRECTION 1 20 VCC
A1 2 19 OUTPUT ENABLE
A2 3 18 B1
A3 4 17 B2
A4 5 16 B3
A5 6 15 B4
A6 7 14 B5
A7 8 13 B6
A8 9 12 B7
GND 10 11 B8
FUNCTION TABLE
Control Inputs
Output
Enable Direction Operation
L L Data Transmitted from Bus B to Bus A
L H Data Transmitted from Bus A to Bus B
H X Buses Isolated (High−Impedance State)
X = don’t care
2 18
A1 B1
3 17
A2 B2
4 16
A3 B3
5 15
A A4 B4 B
DATA 6 14 DATA
PORT A5 B5 PORT
7 13
A6 B6
8 12
A7 B7
9 11
A8 B8
1
DIRECTION
19
OUTPUT ENABLE
PIN 10 = GND
PIN 20 = VCC
http://onsemi.com
149
MC74HC245A

VOUT DC Output Voltage (Note 2) 0.5 to VCC 0.5 V
IOUT DC Output Sink Current 35 mA
SOIC 96
TSSOP 128
SOIC 500
TSSOP 450
FR Flammability Rating Oxygen Index: 30% to 35% UL 94 V−0 @ 0.125 in
Maximum Ratings are those values beyond which damage to the device may occur. Exposure to these conditions or conditions beyond those
indicated may adversely affect device reliability. Functional operation under absolute−maximum−rated conditions is not implied. Functional
operation should be restricted to the Recommended Operating Conditions.
2. IO absolute maximum rating must observed.
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎÎ ÎÎÎÎÎÎ
tr, tf
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ ÎÎ
ÎÎÎÎÎÎÎÎ
–55
0
+125
1000
C
ns
ÎÎÎÎ
(Figure 3)
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎ
ÎÎÎÎÎÎ ÎÎ
ÎÎÎÎÎÎÎÎ
VCC = 4.5 V
VCC = 6.0 V
0
0
500
400
http://onsemi.com
150
MC74HC245A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC
Symbol Parameter Test Conditions V –55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|Iout| 20 A
2.0
3.0
1.5
2.1
1.5
2.1
1.5
2.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VIL Maximum Low−Level Input Vout = 0.1 V 2.0 0.5 0.5 0.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|Iout| 6.0 mA
6.0
3.0
5.9
2.48
5.9
2.34
5.9
2.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 3.98 3.84 3.7
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Maximum Input Leakage Current Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
IOZ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Maximum Three−State Leakage
ÎÎÎÎÎÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Output in High−Impedance State
Vin = VIL or VIH
Vout = VCC or GND
6.0 ± 0.5 ± 5.0 ± 10 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ICC
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎÎÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 4.0 40 160 A
7. Information on typical parametric values and high frequency or heavy load considerations can be found in the ON Semiconductor
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC
Symbol Parameter V –55 to 25C 85C 125C Unit
ÎÎÎÎ
tPLH,
ÎÎÎÎ
tPHL
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
A to B, B to A
ÎÎÎÎ
(Figures 1 and 3)
ÎÎ
Maximum Propagation Delay,
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
2.0
3.0
4.5
75
55
15
95
70
19
110
80
22
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLZ, Maximum Propagation Delay, 2.0 110 140 165 ns
tPHZ Direction or Output Enable to A or B 3.0 90 110 130
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
(Figures 2 and 4)
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
4.5
6.0
22
19
28
24
33
28
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPZL, Maximum Propagation Delay, 2.0 110 140 165 ns
tPZH Output Enable to A or B 3.0 90 110 130
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figures 2 and 4) 4.5 22 28 33
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 19 24 28
tTLH, Maximum Output Transition Time, 2.0 60 75 90 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tTHL Any Output 3.0 23 27 32
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figures 1 and 3) 4.5 12 15 18
6.0 10 13 15
ÎÎÎÎ
Cin
ÎÎÎÎ ÎÎÎÎ
Cout ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Maximum Input Capacitance (Pin 1 or Pin 19)
ÎÎ
Maximum Three−State I/O Capacitance
(I/O in High−Impedance State)
—
—
10
15
10
15
10
15
pF
pF
CPD Power Dissipation Capacitance (Per Transceiver Channel) (Note 9) 40 pF
http://onsemi.com
151
MC74HC245A
VCC
DIRECTION 50%
GND
tr tf
VCC VCC
INPUT 90% OUTPUT 50%
A OR B 50%
10% ENABLE GND
GND
tPZL tPLZ
tPLH tPHL HIGH
OUTPUT 90% IMPEDANCE
50% 50%
B OR A A OR B
10% 10% VOL
tPZH tPHZ
tTLH tTHL 90% VOH
A OR B 50%
HIGH
IMPEDANCE

CONNECT TO VCC WHEN
TEST CL* TEST CL*
http://onsemi.com
152
MC74HC245A
2
A1
18
B1
3
A2
17
B2
4
A3
16
B3
5
A4
A 15 B
B4
DATA DATA
PORT PORT
6
A5
14
B5
7
A6
13
B6
8
A7
12
B7
9
A8
11
B8
1
DIRECTION
19
OUTPUT ENABLE
http://onsemi.com
153
MC74HC273A
Octal D Flip−Flop with

http://onsemi.com
This device consists of eight D flip−flops with common Clock and MARKING
Reset inputs. Each flip−flop is loaded with a low−to−high transition of DIAGRAMS
the Clock input. Reset is asynchronous and active low. 20

PDIP−20
N SUFFIX
MC74HC273AN
• Outputs Directly Interface to CMOS, NMOS and TTL 20 CASE 738
AWLYYWW
• Operating Voltage Range: 2.0 to 6.0 V 1 1

SOIC WIDE−20
• High Noise Immunity Characteristic of CMOS Devices 20 DW SUFFIX HC273A
• In Compliance with the Requirements Defined by JEDEC Standard 1 CASE 751D AWLYYWW
No. 7A 1
20
TSSOP−20 HC
LOGIC DIAGRAM 20 273A
DT SUFFIX
2 1 CASE 948E ALYW
3 Q0
D0
4 5 1
D1 Q1
D2 Q2 WL = Wafer Lot
8 9 YY = Year
DATA D3 Q3 NONINVERTING WW = Work Week
INPUTS 13 12
D4 Q4 OUTPUTS
14
D5 15 PIN ASSIGNMENT
Q5
17
D6 16
18 Q6 RESET 1 20 VCC
D7 19
Q7 Q0 2 19 Q7
11
CLOCK
D0 3 18 D7
PIN 20 = VCC D1 4 17 D6
1 PIN 10 = GND
RESET
Q1 5 16 Q6
FUNCTION TABLE Q2 6 15 Q5
Inputs Output D2 7 14 D5
Reset Clock D Q
D3 8 13 D4
L X X L
H H H Q3 9 12 Q4
H L L GND 10 11 CLOCK
H L X No Change
ÎÎÎÎ
ÎÎÎ
H X No Change
ÎÎÎÎ
ÎÎÎ
Design Criteria Value Units
ÎÎÎÎ
ÎÎÎ
Internal Gate Count* 66 ea
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
µW
ÎÎÎÎ
ÎÎÎ
Internal Gate Power Dissipation 5.0 MC74HC273ADWR2 SOIC−WIDE 1000 / Reel

May, 2000 − Rev. 9 MC74HC273A/D
MC74HC273A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Speed Power Product
.0075 pJ
http://onsemi.com
155
MC74HC273A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 3.0
4.5
6.0
2.1
3.15
4.2
2.1
3.15
4.2
2.1
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = 0.1 V
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH
|Iout| 20 µA
2.0
4.5
6.0
1.9
4.4
5.9
1.9
4.4
5.9
1.9
4.4
5.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.2
3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL |Iout| 2.4 mA 3.0 0.26 0.33 0.4
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.4
http://onsemi.com
156
MC74HC273A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4.0 40 160
µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
fmax Maximum Clock Frequency (50% Duty Cycle) 2.0 6.0 5.0 4.0 MHz
(Figures 1 and 4) 3.0 15 10 8.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 30 24 20
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 35 28 24
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH Maximum Propagation Delay, Clock to Q 2.0 145 180 220 ns
tPHL (Figures 1 and 4) 3.0 90 120 140
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 29 36 44
6.0 25 31 38
ÎÎÎÎÎ
tPHL
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
2.0
3.0
145
90
180
120
220
140
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 29 36 44
6.0 25 31 38
ÎÎÎÎÎ
tTLH
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
75
27
95
32
110
36
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Input Capacitance 10 10 10 pF
CPD Power Dissipation Capacitance (Per Enabled Output)* 48 pF

http://onsemi.com
157
MC74HC273A
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
– 55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Fig. Volts Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tsu Minimum Setup Time, Data to Clock 3 2.0 60 75 90 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 23 27 32
4.5 12 15 18
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
th Minimum Hold Time, Clock to Data 3 2.0 3.0 3.0 3.0 ns
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 3.0 3.0 3.0
4.5 3.0 3.0 3.0
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 3.0 3.0 3.0
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
trec Minimum Recovery Time, Reset Inactive to 2 2.0 5.0 5.0 5.0 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Clock 3.0 5.0 5.0 5.0
4.5 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 23 27 32
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
4.5
6.0
12
10
15
13
18
15
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tw Minimum Pulse Width, Reset 2 2.0 60 75 90 ns
3.0 23 27 32
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
4.5
6.0
12
10
15
13
18
15
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tr, tf Maximum Input Rise and Fall Times 1 2.0 1000 1000 1000 ns
3.0 800 800 800
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 500 500 500
6.0 400 400 400
http://onsemi.com
158
MC74HC273A
SWITCHING WAVEFORMS
tr tf tw
VCC VCC
90% RESET 50%
CLOCK 50%
10% GND GND
tw tPHL
1/fmax 50%
Q
tPLH tPHL
90% trec
Q 50% VCC
10% CLOCK 50%
tTLH tTHL GND
Figure 1. Figure 2.
VALID
VCC
DATA 50%
GND
tsu th
VCC
CLOCK 50% EXPANDED LOGIC DIAGRAM
GND
Figure 3. C 2
3 Q Q0
D0 DR
C 5
4 Q Q1
D1 DR
C 6
7 Q Q2
TEST POINT D2 DR
C 9
OUTPUT 8 Q Q3
D3 DR NONINVERTING
DEVICE DATA
UNDER OUTPUTS
CL* INPUTS C
TEST 12
13 Q Q4
D4 DR
C 15
14 Q Q5
D5 DR
Figure 4. Test Circuit C 16

17 Q Q6
D6 DR
C 19
18 Q Q7
D7 DR
11
http://onsemi.com
159
MC74HC32A
Quad 2−Input OR Gate

http://onsemi.com
• Outputs Directly Interface to CMOS, NMOS and TTL MARKING
DIAGRAMS
• Low Input Current: 1µA PDIP−14
MC74HC32AN
• High Noise Immunity Characteristic of CMOS Devices N SUFFIX
CASE 646 AWLYYWW
14
SOIC−14
LOGIC DIAGRAM HC32A
D SUFFIX
AWLYWW
1 CASE 751A
A1 3 1
2 Y1
B1 14
4 TSSOP−14 HC
A2 6 DT SUFFIX 32A
5 Y2
B2 CASE 948G ALYW
Y = A+B
9 1
A3 8
10 Y3 A = Assembly Location
B3 WL or L = Wafer Lot
YY or Y = Year
12
A4 11 WW or W = Work Week
13 Y4
B4
FUNCTION TABLE
PIN 14 = VCC
PIN 7 = GND Inputs Output
A B Y
L L L
VCC B4 A4 Y4 B3 A3 Y3 L H H
14 13 12 11 10 9 8 H L H
H H H
1 2 3 4 5 6 7 ORDERING INFORMATION

MC74HC32A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
http://onsemi.com
161
MC74HC32A

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
Voltage |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
Current

Guaranteed Limit
VCC
4.5 15 19 22
6.0 13 16 19
4.5 15 19 22
6.0 13 16 19

http://onsemi.com
162
MC74HC32A
tr tf
VCC
90%
INPUT 50%
A OR B
10% GND
tPLH tPHL
90%
OUTPUT Y 50%
10%
tTLH tTHL
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
A
Y
B

(1/4 of the Device)
http://onsemi.com
163
MC74HC373A
Octal 3−State Non−Inverting

Transparent Latch
These latches appear transparent to data (i.e., the outputs change DIAGRAMS
asynchronously) when Latch Enable is high. When Latch Enable goes
20
low, data meeting the setup and hold time becomes latched.
PDIP−20
The Output Enable input does not affect the state of the latches, but N SUFFIX
MC74HC373AN
when Output Enable is high, all device outputs are forced to the AWLYYWW
20 CASE 738
high−impedance state. Thus, data may be latched even when the 1
1
outputs are not enabled. 20
The HC373A is identical in function to the HC573A which has the SOIC WIDE−20 HC373A
data inputs on the opposite side of the package from the outputs to 20 DW SUFFIX AWLYYWW
1 CASE 751D
facilitate PC board layout.
The HC373A is the non−inverting version of the HC533A. 1
20
Features
20
TSSOP−20 HC
373A
DT SUFFIX
• Output Drive Capability: 15 LSTTL Loads 1 CASE 948E ALYW
• Outputs Directly Interface to CMOS, NMOS and TTL 1
20
• Low Input Current: 1.0 A SOEIAJ−20
74HC373A
F SUFFIX
1
CASE 967
AWLYWW
• In Compliance with the JEDEC Standard No. 7.0 A Requirements 1

WL = Wafer Lot
YY = Year
WW = Work Week

MC74HC373A
OUTPUT 1 20 VCC
ENABLE
Q0 2 19 Q7
D0 3 18 D7
D1 4 17 D6
3 2
D0 Q0 Q1 5 16 Q6
4 5 Q2 6 15 Q5
D1 Q1
7 6 D2 7 14 D5
D2 Q2
8 9 D3 8 13 D4
DATA D3 Q3 NONINVERTING
INPUTS 13 Q3 9 12 Q4
12 OUTPUTS
D4 Q4
GND 10 11 LATCH
14 15 ENABLE
D5 Q5
17 16 Figure 5. PIN ASSIGNMENT
D6 Q6
18 19
D7 Q7
FUNCTION TABLE
11 PIN 20 = VCC Inputs Output
LATCH ENABLE
1 PIN 10 = GND Output Latch
OUTPUT ENABLE Enable Enable D Q
L H H H
Figure 4. LOGIC DIAGRAM L H L L
L L X No Change
H X X Z
ÎÎÎÎ
ÎÎÎ
X = Don’t Care
Z = High Impedance
ÎÎÎÎ
Design Criteria
ÎÎÎÎ
ÎÎÎ
Internal Gate Count*
Value
46.5
Units
ea
ÎÎÎÎ
Internal Gate Propagation Delay
ÎÎÎÎ
ÎÎÎ
1.5
5.0
ns
W
ÎÎÎÎ
ÎÎÎ
Speed Power Product
0.0075 pJ
http://onsemi.com
165
MC74HC373A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400
(Pb−Free)
MC74HC373ADW SOIC−WIDE 38 Units / Rail

MC74HC373ADWR2 SOIC−WIDE 1000 Units / Reel
MC74HC373ADWR2G SOIC−WIDE 1000 Units / Reel
(Pb−Free)

MC74HC373AF SOEIAJ−20 1600 Units / Box
MC74HC373AFEL SOEIAJ−20 2000 Units / Reel
http://onsemi.com
166
MC74HC373A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎÎÎ ÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Symbol Parameter Test Conditions VCC V – 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
4.5 3.15 3.15 3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 3.0 0.9 0.9 0.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Voltage 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VIH |Iout| 2.4 mA 3.0 2.48 2.34 2.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Vin = VIL
|Iout| 20 A
2.0
4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
IOZ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Maximum Three−State ÎÎ
ÎÎ
Vin = VCC or GND
6.0
6.0
± 0.1
± 0.5
± 1.0
± 5.0
± 1.0
± 10
A
A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 4.0 40 160 A
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Guaranteed Limit
– 55 to 25C 85C 125C
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
Symbol Parameter VCC V Unit
tPLH Maximum Propagation Delay, Input D to Q 2.0 125 155 190 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPHL (Figures 1 and 5) 3.0 80 110 130
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
4.5 25 31 38
6.0 21 26 32
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPLH Maximum Propagation Delay, Latch Enable to Q 2.0 140 175 210 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPHL (Figures 2 and 5) 3.0 90 120 140
4.5 28 35 42
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
6.0 24 30 36
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPLZ Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
tPHZ (Figures 3 and 6) 3.0 100 125 150
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 38 45
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
6.0 26 33 38
tPZL Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
tPZH (Figures 3 and 6) 3.0 100 125 150
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 38 45
6.0 26 33 38
ÎÎÎÎ
tTLH
ÎÎÎÎ ÎÎÎ
tTHL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
(Figures 1 and 5)
ÎÎÎÎÎÎ
ÎÎ
2.0
3.0
4.5
60
23
12
75
27
15
90
32
18
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ Î
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
http://onsemi.com
167
MC74HC373A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
– 55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tsu Minimum Setup Time, Input D to Latch Enable 4 2.0 25 30 40 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 20 25 30
4.5 5.0 6.0 8.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 6.0 7.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
th Minimum Hold Time, Latch Enable to Input D 4 2.0 5.0 5.0 5.0 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 5.0 5.0 5.0
4.5 5.0 50 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tw Minimum Pulse Width, Latch Enable 2 2.0 60 75 90 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 23 27 32
4.5 12 15 18
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 800 800 800
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎÎ
4.5
6.0
500
400
500
400
500
400
SWITCHING WAVEFORMS
tr tf tw
VCC VCC
90%
INPUT D 50% LATCH ENABLE 50%
10% GND GND
tPLH tPHL tPLH tPHL
90%
Q 50%
10%
Q 50%
tTLH tTHL
Figure 6. Figure 7.
VCC
OUTPUT
50%
ENABLE
GND VALID
tPZL tPLZ VCC
HIGH
INPUT D 50%
IMPEDANCE
Q 50% GND
10% VOL tsu th
tPZH tPHZ VCC
VOH LATCH ENABLE 50%
90%
Q 1.3 V GND
HIGH
IMPEDANCE
Figure 8. Figure 9.
http://onsemi.com
168
MC74HC373A
TEST CIRCUITS
TEST POINT
TEST POINT
OUTPUT CONNECT TO VCC WHEN

OUTPUT 1 k
DEVICE
UNDER
CL* UNDER TESTING tPHZ AND tPZH.
TEST CL*
TEST

Figure 10. Figure 11.
D0 D1 D2 D3 D4 D5 D6 D7
3 4 7 8 13 14 17 18
D Q D Q D Q D Q D Q D Q D Q D Q
LE LE LE LE LE LE LE LE
11
2 5 6 9 12 15 16 19
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
Figure 12. EXPANDED LOGIC DIAGRAM
http://onsemi.com
169
MC74HC374A

D Flip−Flop
http://onsemi.com
Data meeting the setup time is clocked to the outputs with the rising MARKING
edge of the clock. The Output Enable input does not affect the states of DIAGRAMS
the flip−flops, but when Output Enable is high, the outputs are forced 20
to the high−impedance state; thus, data may be stored even when the PDIP−20
MC74HC374AN
outputs are not enabled. N SUFFIX
AWLYYWW
CASE 738
The HC374A is identical in function to the HC574A which has the 20
1
input pins on the opposite side of the package from the output. This 1
20
device is similar in function to the HC534A which has inverting
SOIC WIDE−20
outputs. 20 DW SUFFIX HC374A
AWLYYWW
•
1 CASE 751D
Output Drive Capability: 15 LSTTL Loads
20
• Operating Voltage Range: 2.0 to 6.0 V HC
TSSOP−20
• Low Input Current: 1.0 µA 20 DT SUFFIX 374A
• High Noise Immunity Characteristic of CMOS Devices 1 CASE 948E ALYW

No. 7A A = Assembly Location
• Chip Complexity: 266 FETs or 66.5 Equivalent Gates WL = Wafer Lot
YY = Year
LOGIC DIAGRAM WW = Work Week
3 2
D0 Q0 PIN ASSIGNMENT
4 5
D1 Q1 OUTPUT 1 20 VCC
7 6 ENABLE
D2 Q2
Q0 2 19 Q7
8 9
DATA D3 Q3 NONINVERTING D0 3 18 D7
INPUTS 13 12
D4 Q4 OUTPUTS
D1 4 17 D6
14
D5 15
Q5 Q1 5 16 Q6
17
D6 16
Q6 Q2 6 15 Q5
18
D7 19
Q7 D2 7 14 D5
11
CLOCK D3 8 13 D4
Q3 9 12 Q4
PIN 20 = VCC
1 PIN 10 = GND GND 10 11 CLOCK
OUTPUT ENABLE
FUNCTION TABLE
Inputs Output
Output
Enable Clock D Q Device Package Shipping
L H H MC74HC374AN PDIP−20 1440 / Box
L L L
L L,H, X No Change
H X X Z MC74HC374ADWR2 SOIC−WIDE 1000 / Reel
X = don’t care MC74HC374ADT TSSOP−20 75 / Rail


May, 2000 − Rev. 9 MC74HC374A/D
MC74HC374A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 3.0 2.10 2.10 2.10
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
3.15
4.20
3.15
4.20
3.15
4.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 3.0 0.90 0.90 0.90
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 1.80 1.80 1.80
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 4.5 4.40 4.40 4.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.90 5.90 5.90
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA 4.5 2.98 3.84 3.70 V
|Iout| 7.8 mA 6.0 5.48 5.34 5.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
2.0
4.5
0.10
0.10
0.10
0.10
0.10
0.10
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.10 0.10 0.10
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
3.0 0.26 0.33 0.40
|Iout| 6.0 mA 4.5 0.26 0.33 0.40 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.40
http://onsemi.com
171
MC74HC374A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Three−State
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
Leakage Current
ÎÎÎ
Vin = VIL or VIH
6.0 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ Parameter
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎÎ
fmax
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2.0
3.0
4.5
6
15
30
5
10
24
4
8
20
MHz
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tPLH ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Propagation Delay, Input Clock to Q
6.0
2.0
35
125
28
155
24
190 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 1 and 5) 3.0 80 110 130
4.5 25 31 38
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tPLZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Propagation Delay, Output Enable to Q
6.0
2.0
21
150
26
190
32
225 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHZ (Figures 3 and 6) 3.0 100 125 150
4.5 30 38 45
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 26 33 38
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHZ (Figures 3 and 6) 3.0 100 125 150
4.5 30 38 45
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 26 33 38
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTLH Maximum Output Transition Time, Any Output 2.0 75 95 110 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 16 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ

http://onsemi.com
172
MC74HC374A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
– 55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 40 50 60
4.5 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 9 11 13
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
th Minimum Hold Time, Clock to Data 3 2.0 5.0 5.0 5.0 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 5.0 50 5.0
4.5 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 23 27 32
4.5 12 15 18
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 800 800 800
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎÎ
4.5
6.0
500
400
500
400
500
400
SWITCHING WAVEFORMS
tr tf VCC
VCC OUTPUT
90% 50%
ENABLE
50% GND
CLOCK
10% GND tPZL tPLZ
HIGH
tW IMPEDANCE
1/fmax Q 50%
10% VOL
tPLH tPHL
tPZH tPHZ
90%
Q 90% VOH
50% Q
10% 50%
HIGH
tTLH tTHL IMPEDANCE
Figure 1. Figure 2.
VALID
VCC
DATA 50%
GND
tsu th
VCC
CLOCK 50%
GND
Figure 3.
http://onsemi.com
173
MC74HC374A
TEST CIRCUITS

CONNECT TO VCC WHEN
TEST CL* TEST CL*
Figure 4. Figure 5.
D0 D1 D2 D3 D4 D5 D6 D7
3 4 7 8 13 14 17 18
C C C C C C C C
11
Clock
Output 1
Enable
2 5 6 9 12 15 16 19
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
http://onsemi.com
174
MC74HC390A
Dual 4−Stage Binary Ripple

Counter with ÷ 2 and ÷ 5
Sections
This device consists of two independent 4−bit counters, each DIAGRAMS
composed of a divide−by−two and a divide−by−five section. The 16
divide−by−two and divide−by−five counters have separate clock PDIP−16
inputs, and can be cascaded to implement various combinations of ÷ 2 16
CASE 648
AWLYYWW
and/or ÷ 5 up to a ÷ 100 counter. 1
1
Flip−flops internal to the counters are triggered by high−to−low
16
transitions of the clock input. A separate, asynchronous reset is SO−16
provided for each 4−bit counter. State changes of the Q outputs do not HC390A
D SUFFIX
occur simultaneously because of internal ripple delays. Therefore, 16 AWLYWW
CASE 751B
1
decoded output signals are subject to decoding spikes and should not 1
be used as clocks or strobes except when gated with the Clock of the 16
HC390A.
HC
TSSOP−16
DT SUFFIX 390A
CASE 948F ALYW

• Low Input Current: 1 µA A = Assembly Location
• High Noise Immunity Characteristic of CMOS Devices WL = Wafer Lot
YY = Year
• In Compliance with the Requirements Defined by JEDEC Standard WW = Work Week
No 7A
• Chip Complexity: 244 FETs or 61 Equivalent Gates PIN ASSIGNMENT
LOGIC DIAGRAM
CLOCK Aa 1 16 VCC
RESET a 2 15 CLOCK Ab
1, 15 ÷2 3, 13
CLOCK A QA QAa 3 14 RESET b
COUNTER
CLOCK Ba 4 13 QAb
QBa 5 12 CLOCK Bb
5, 11 QCa 6 11 QBb
QB
4, 12 ÷5 6, 10
CLOCK B QC QDa 7 10 QCb
COUNTER 7, 9
QD
GND 8 9 QDb
PIN 16 = VCC
2, 14 PIN 8 = GND
RESET
FUNCTION TABLE
Clock
A B Reset Action Device Package Shipping
X X H Reset MC74HC390AN PDIP−16 2000 / Box
÷ 2 and ÷ 5
X L Increment
÷2 MC74HC390ADR2 SOIC−16 2500 / Reel
X L Increment MC74HC390ADT TSSOP−16 96 / Rail
÷5 MC74HC390ADTR2 TSSOP−16 2500 / Reel

MC74HC390A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
C
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
TA Operating Temperature, All Package Types – 55 + 125
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
(Figure 1) VCC = 3.0 V 0 600
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
1.5
2.1
1.5
2.1
1.5
2.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
4.5
0.5
0.9
1.35
0.5
0.9
1.35
0.5
0.9
1.35
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VOH ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Minimum High−Level Output Vin = VIH or VIL
6.0
2.0
1.8
1.9
1.8
1.9
1.8
1.9 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
3.0
4.5
2.48
3.98
2.34
3.84
2.20
3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ Vin = VIH or VIL |Iout| 2.4 mA
6.0
3.0
0.1
0.26
0.1
0.33
0.1
0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 0.26 0.33 0.40
|Iout| 5.2 mA 6.0 0.26 0.33 0.40
http://onsemi.com
176
MC74HC390A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 4 40 160
µA
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tf = tf = 6 ns)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
ÎÎÎÎÎ
fmax
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
4.5
10
15
30
9
14
28
8
12
25
MHz
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 50 45 40
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock A to QA 2.0 70 80 90 ns
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
24
20
30
26
36
31
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock A to QC 2.0 200 250 300 ns
tPHL (QA connected to Clock B) 3.0 160 185 210
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3) 4.5 58 65 70
6.0 49 62 68
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Clock B to QB
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
70
40
80
45
90
50
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 26 33 39
6.0 22 28 33
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Clock B to QC
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
4.5
90
56
37
105
70
46
180
100
56
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 31 39 48
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock B to QD 2.0 70 80 90 ns
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
26
22
33
28
39
33
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL Maximum Propagation Delay, Reset to any Q 2.0 80 95 110 ns
(Figures 2 and 3) 3.0 48 65 75
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 30 38 44
6.0 26 33 39
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
75
27
95
32
110
36
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 15 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
CPD Power Dissipation Capacitance (Per Counter)* 35 pF

http://onsemi.com
177
MC74HC390A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
trec Minimum Recovery Time, Reset Inactive to Clock A or Clock B 2.0 25 30 40 ns
(Figure 2) 3.0 15 20 30
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 10 13 15
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 9 11 13
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Clock A, Clock B 2.0 75 95 110 ns
(Figure 1) 3.0 27 32 36
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 15 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Reset 2.0 75 95 110 ns
(Figure 2) 3.0 27 32 36
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 20 24 30
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 18 22 28
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tf, tf Maximum Input Rise and Fall Times 2.0 1000 1000 1000 ns
(Figure 1) 3.0 800 800 800
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 500 500 500
6.0 400 400 400
(DL129/D).
PIN DESCRIPTIONS
INPUTS OUTPUTS
Clock A (Pins 1, 15) and Clock B (Pins 4, 15) QA (Pins 3, 13)
Clock A is the clock input to the ÷ 2 counter; Clock B is Output of the ÷ 2 counter.
the clock input to the ÷ 5 counter. The internal flip−flops are
toggled by high−to−low transitions of the clock input. QB, QC, QD (Pins 5, 6, 7, 9, 10, 11)
Outputs of the ÷ 5 counter. QD is the most significant bit.
CONTROL INPUTS QA is the least significant bit when the counter is connected
Reset (Pins 2, 14) for BCD output as in Figure 4. QB is the least significant bit
Asynchronous reset. A high at the Reset input prevents when the counter is operating in the bi−quinary mode as in
counting, resets the internal flip−flops, and forces QA Figure 5.
through QD low.
SWITCHING WAVEFORMS
tf tr tw
90% VCC VCC
CLOCK 50% 50%
RESET
10% 10% GND GND
tw tPHL
1/fmax
tPLH tPHL Q 50%
90%
Q 50% trec
10% VCC
CLOCK 50%
tTLH tTHL
GND
Figure 1. Figure 2.
http://onsemi.com
178
MC74HC390A
TEST CIRCUIT
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*

Figure 3.

1, 15 Q
CLOCK A C
3, 13
D Q QA
R
4, 12
CLOCK B C Q
5, 11
D Q QB
R
C Q
6, 10 Q
D Q C
R
C
7, 9 Q
D Q D
R
2, 14
RESET
TIMING DIAGRAM
(QA Connected to Clock B)
0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6
CLOCK A
RESET
QA
QB
QC
QD
http://onsemi.com
179
MC74HC390A
APPLICATIONS INFORMATION
Each half of the MC54/74HC390A has independent ÷ 2 To obtain a bi−quinary count sequence, the input signals
and ÷ 5 sections (except for the Reset function). The ÷ 2 and connected to the Clock B input, and output QD is connected
÷ 5 counters can be connected to give BCD or bi−quinary to the Clock A input (Figure 5). QA provides a 50% duty
(2−5) count sequences. If Output QA is connected to the cycle output. The bi−quinary count sequence function table
Clock B input (Figure 4), a decade divider with BCD output is given in Table 2.
is obtained. The function table for the BCD count sequence
is given in Table 1.
Table 1. BCD Count Sequence* Table 2. Bi−Quinary Count Sequence**

Output Output
Count QD QC QB QA Count QA QD QC QB
0 L L L L 0 L L L L
1 L L L H 1 L L L H
2 L L H L 2 L L H L
3 L L H H 3 L L H H
4 L H L L 4 L H L L
5 L H L H 8 H L L L
6 L H H L 9 H L L H
7 L H H H 10 H L H L
8 H L L L 11 H L H H
9 H L L H 12 H H L L
*QA connected to Clock B input. ** QD connected to Clock A input.
CONNECTION DIAGRAMS
1, 15 3, 13 1, 15 3, 13
÷2 QA ÷2 QA
CLOCK A CLOCK A
COUNTER COUNTER
5, 11 5, 11 QB
QB 4, 12
CLOCK B 4, 12 CLOCK B ÷5 6, 10
÷5 6, 10
QC COUNTER QC
COUNTER 7, 9 7, 9
QD QD
2, 14 2, 14
RESET RESET
Figure 4. BCD Count Figure 5. Bi-Quinary Count
http://onsemi.com
180
MC74HC393A
Dual 4−Stage Binary Ripple

Counter
http://onsemi.com
This device consists of two independent 4−bit binary ripple counters MARKING
with parallel outputs from each counter stage. A ÷ 256 counter can be DIAGRAMS
obtained by cascading the two binary counters. 14
Internal flip−flops are triggered by high−to−low transitions of the PDIP−14
clock input. Reset for the counters is asynchronous and active−high. CASE 646 AWLYYWW
State changes of the Q outputs do not occur simultaneously because of
1
internal ripple delays. Therefore, decoded output signals are subject to 14
decoding spikes and should not be used as clocks or as strobes except SOIC−14
HC393A
when gated with the Clock of the HC393A. D SUFFIX
AWLYWW
CASE 751A
1
• Operating Voltage Range: 2 to 6 V TSSOP−14 HC
• Low Input Current: 1 µA DT SUFFIX 393A
• CASE 948G ALYW

High Noise Immunity Characteristic of CMOS Devices
No. 7A
WL or L = Wafer Lot
• Chip Complexity: 236 FETs or 59 Equivalent Gates YY or Y = Year
WW or W = Work Week
LOGIC DIAGRAM
PIN ASSIGNMENT
3, 11
Q1
4, 10 CLOCK a 1 14 VCC
1, 13 BINARY Q2
CLOCK 5, 9 RESET a 2 13 CLOCK b
COUNTER Q3
6, 8 Q1a 3 12 RESET b
Q4
Q2a 4 11 Q1b
2, 12 Q3a
RESET 5 10 Q2b
Q4a 6 9 Q3b
PIN 14 = VCC
PIN 7 = GND GND 7 8 Q4b
FUNCTION TABLE
Inputs
Clock Reset Outputs
X H L
H L No Change Device Package Shipping
L L No Change MC74HC393AN PDIP−14 2000 / Box
L No Change
L Advance to MC74HC393AD SOIC−14 55 / Rail
Next State MC74HC393ADR2 SOIC−14 2500 / Reel

MC74HC393A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
VCC = 3.0 V 0 600
(Figure 1) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
1.5
2.1
1.5
2.1
1.5
2.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
2.0
4.5
1.9
4.4
1.9
4.4
1.9
4.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
3.0 2.48 2.34 2.20
|Iout| 4.0 mA 4.5 3.98 3.84 3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.48 5.34 5.20
http://onsemi.com
182
MC74HC393A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 0.26 0.33 0.40
|Iout| 5.2 mA 6.0 0.26 0.33 0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
V 25C 85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
fmax Maximum Clock Frequency (50% Duty Cycle) 2.0 10 9 8 MHz
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
(Figures 1 and 3)
ÎÎÎÎ
ÎÎÎ
3.0
4.5
6.0
15
30
50
14
28
45
12
25
40
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Clock to Q1
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
70
40
80
45
90
50
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 24 30 36
6.0 20 26 31
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
100
56
105
70
180
100
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 34 45 55
6.0 20 38 48
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
130
80
150
105
180
130
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 44 55 70
6.0 37 47 58
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 3)
2.0
3.0
160
110
250
185
300
210
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 52 65 82
6.0 44 55 65
ÎÎÎÎÎ
tPHL
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Reset to any Q
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 3)
2.0
3.0
4.5
80
48
30
95
65
38
110
75
50
ns
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tTLH, ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0
2.0
26
75
33
95
43
110 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
NOTES:
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0
—
13
10
16
10
19
10 pF
http://onsemi.com
183
MC74HC393A
CPD Power Dissipation Capacitance (Per Counter)* 35 pF

2
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 2) 3.0 15 20 30
4.5 10 13 15
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 9 11 13
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) 3.0 27 32 36
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 15 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 2) 3.0 27 32 36
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
15
13
19
15
22
19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tr, tf Maximum Input Rise and Fall Times 2.0 1000 1000 1000 ns
(Figure 1) 3.0 800 800 800
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
500
400
500
400
500
400
(DL129/D).
http://onsemi.com
184
MC74HC393A
PIN DESCRIPTIONS
INPUTS OUTPUTS
Clock (Pins 1, 13) Q1, Q2, Q3, Q4 (Pins 3, 4, 5, 6, 8, 9, 10, 11)
Clock input. The internal flip−flops are toggled and the Parallel binary outputs Q4 is the most significant bit.
counter state advances on high−to−low transitions of the
clock input.
CONTROL INPUTS
Reset (Pins 2, 12)
Active−high, asynchronous reset. A separate reset is
provided for each counter. A high at the Reset input prevents
counting and forces all four outputs low.
SWITCHING WAVEFORMS
tf tr tw
90% VCC
VCC
CLOCK 50% RESET 50%
10%
GND GND
tw tPHL
1/fmax
tPLH tPHL 50%
Q
90%
Q 50% trec
10% VCC
CLOCK 50%
GND
tTLH tTHL
Figure 1. Figure 2.
TEST EXPANDED LOGIC DIAGRAM

POINT
1, 13
OUTPUT CLOCK C Q
DEVICE 3, 11
D Q Q1
UNDER
TEST CL*
C Q
4, 10
D Q Q2

C Q
5, 9
D Q Q3
C Q
6, 8
D Q Q4
2, 12
RESET
http://onsemi.com
185
MC74HC393A
TIMING DIAGRAM
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
CLOCK
RESET
Q1
Q2
Q3
Q4
COUNT SEQUENCE
Outputs
Count Q4 Q3 Q2 Q1
0 L L L L
1 L L L H
2 L L H L
3 L L H H
4 L H L L
5 L H L H
6 L H H L
7 L H H H
8 H L L L
9 H L L H
10 H L H L
11 H L H H
12 H H L L
13 H H L H
14 H H H L
15 H H H H
http://onsemi.com
186
MC74HC4020A
14−Stage Binary Ripple

Counter
The MC74C4020A is identical in pinout to the standard CMOS
MC14020B. The device inputs are compatible with standard CMOS
http://onsemi.com
outputs. MARKING
This device consists of 14 master−slave flip−flops with 12 stages DIAGRAMS
brought out to pins. The output of each flip−flop feeds the next and the 16
frequency at each output is half of that of the preceding one. Reset is PDIP−16
asynchronous and active−high. 16 AWLYYWW
CASE 648
State changes of the Q outputs do not occur simultaneously because 1
of internal ripple delays. Therefore, decoded output signals are subject 1
to decoding spikes and may have to be gated with the Clock of the 16
HC4020A for some designs. SO−16
HC4020A
D SUFFIX
16
CASE 751B
AWLYWW
1
• Low Input Current: 1 µA TSSOP−16 HC40
• 16 DT SUFFIX 20A
High Noise Immunity Characteristic of CMOS Devices ALYW
CASE 948F
• In Compliance With JEDEC Standard No. 7A Requirements 1
1
WL = Wafer Lot
LOGIC DIAGRAM YY = Year
9 WW = Work Week
Q1
7
Q4
5 FUNCTION TABLE
Q5
4
Q6 Clock Reset Output State
10 6
Clock Q7
13 L No Charge
Q8
12 L Advance to Next State
Q9
14 X H All Outputs Are Low
Q10
15
Q11
1
Q12
2
Q13
3
Q14
11 Pin 16 = VCC
Reset Device Package Shipping
Pin 8 = GND
VCC Q11 Q10 Q8 Q9 Reset Clock Q1
16 15 14 13 12 11 10 9
Pinout: 16−Lead Plastic Package
(Top View)
1 2 3 4 5 6 7 8
Q12 Q13 Q14 Q6 Q5 Q7 Q4 GND

MC74HC4020A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air Plastic DIP† 750 mW tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
260
C

ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TA Operating Temperature Range, All Package Types – 55 + 125 C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
tr, tf Input Rise/Fall Time VCC = 2.0 V 0 1000 ns
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
(Figure 1) VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
Voltage |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
http://onsemi.com
188
MC74HC4020A

Guaranteed Limit
VCC
(DL129/D).

Guaranteed Limit
VCC
fmax Maximum Clock Frequency (50% Duty Cycle) 2.0 10 9.0 8.0 MHz
(Figures 1 and 4) 3.0 15 14 12
4.5 30 28 25
6.0 50 50 40
tPLH, Maximum Propagation Delay, Clock to Q1* 2.0 96 106 115 ns
4.5 31 36 40
6.0 25 30 35
tPHL Maximum Propagation Delay, Reset to Any Q 2.0 45 52 65 ns
(Figures 2 and 4) 3.0 30 36 40
4.5 30 35 40
6.0 26 32 35
tPLH, Maximum Propagation Delay, Qn to Qn+1 2.0 69 80 90 ns
4.5 17 21 28
6.0 14 15 22
4.5 15 19 22
6.0 13 15 19
* For TA = 25°C and CL = 50 pF, typical propagation delay from Clock to other Q outputs may be calculated with the following equations:
VCC = 2.0 V: tP = [93.7 + 59.3 (n−1)] ns VCC = 4.5 V: tP = [30.25 + 14.6 (n−1)] ns
VCC = 3.0 V: tP = [61.5 + 34.4 (n−1)] ns VCC = 6.0 V: tP = [24.4 + 12 (n−1)] ns

http://onsemi.com
189
MC74HC4020A

Guaranteed Limit
VCC
(Figure 2) 3.0 20 25 30
4.5 5 8 12
6.0 4 6 9
(Figure 1) 3.0 40 45 50
4.5 15 19 24
6.0 13 16 20
(Figure 2) 3.0 40 45 50
4.5 15 19 24
6.0 13 16 20
(Figure 1) 3.0 800 800 800
4.5 500 500 500
6.0 400 400 400
(DL129/D).
PIN DESCRIPTIONS
INPUTS OUTPUTS
Clock (Pin 10) Q1, Q4—Q14 (Pins 9, 7, 5, 4, 6, 13, 12, 14, 15, 1, 2, 3)
Negative−edge triggering clock input. A high−to−low Active−high outputs. Each Qn output divides the Clock
transition on this input advances the state of the counter. input frequency by 2N.
Reset (Pin 11)
Active−high reset. A high level applied to this input
asynchronously resets the counter to its zero state, thus
forcing all Q outputs low.
SWITCHING WAVEFORMS
tf tr VCC
VCC Clock 50%
90%
Clock 50% GND
10% trec
GND
tw tw
VCC
1/fMAX
tPLH tPHL Reset 50%
GND
90% tPHL
Q1 50%
10%
Any Q 50%
tTLH tTHL
Figure 1. Figure 2.
http://onsemi.com
190
MC74HC4020A
SWITCHING WAVEFORMS (continued)
TEST
POINT
VCC
Qn OUTPUT
50%
DEVICE
GND UNDER
tPLH tPHL TEST CL*
Qn+1 50%
Q1 Q4 Q5 Q12 Q13 Q14

9 7 5 1 2 3
10
Clock C Q C Q C Q C Q C Q C Q
C Q C Q C Q C Q C Q C
R R
11
Reset
Q6 = Pin 4 Q9 = Pin 12 VCC = Pin 16
Q7 = Pin 6 Q10 = Pin 14 GND = Pin 8
Q8 = Pin 13 Q11 = Pin 15
http://onsemi.com
191
MC74HC4020A
1 2 4 8 16 32 64 128 256 512 1024 2048 4096 8192 16384

Clock
Reset
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q12
Q13
Q14
Time−Base Generator feeds the HC4020A. Selecting outputs Q5, Q10, Q11, and
A 60Hz sinewave obtained through a 1.0 Megohm resistor Q12 causes a reset every 3600 clocks. The HC20 decodes the
connected directly to a standard 120 Vac power line is counter outputs, produces a single (narrow) output pulse,
applied to the input of the MC54/74HC14A, Schmitt-trigger and resets the binary counter. The resulting output frequency
inverter. The HC14A squares−up the input waveform and is 1.0 pulse/minute.
VCC VCC
1/6 of HC14A
1.0M HC4020A
13
Clock Q5
12 1.0 Pulse/Minute
1
≥20pF Q10 8 2 6 Output
120Vac 1/2 1/2
4
60Hz 10 HC20 HC20
5
Q11
9
Q12
NOTE: Ground MUST be isolated
by a transformer or
opto−isolator for safety
reasons.
Figure 7. Time−Base Generator
http://onsemi.com
192
MC74HC4040A

Counter
MC14040. The device inputs are compatible with standard CMOS
http://onsemi.com
outputs. MARKING
This device consists of 12 master−slave flip−flops. The output of DIAGRAMS
each flip−flop feeds the next and the frequency at each output is half of 16
that of the preceding one. The state counter advances on the PDIP−16
negative−going edge of the Clock input. Reset is asynchronous and 16 AWLYYWW
CASE 648
active−high. 1
to decoding spikes and may have to be gated with the Clock of the SO−16
HC4040A
D SUFFIX
HC4040A for some designs. 16
CASE 751B
AWLYWW

1
1
• Operating Voltage Range: 2 to 6 V TSSOP−16 HC40

• Low Input Current: 1 µA 16 DT SUFFIX 40A
ALYW
CASE 948F
• In Compliance With JEDEC Standard No. 7A Requirements 1

A
WL
= Assembly Location
= Wafer Lot
YY = Year
LOGIC DIAGRAM WW = Work Week
9
Q1
7 FUNCTION TABLE
Q2
6
Q3 Clock Reset Output State
5
Q4
3 L No Charge
10 Q5
Clock 2 L Advance to Next State
Q6
4 X H All Outputs Are Low
Q7
13
Q8
12
Q9
14
Q10
15
Q11 ORDERING INFORMATION
1
Q12
11 Pin 16 = VCC
Reset MC74HC4040AN PDIP−16 2000 / Box
Pin 8 = GND
VCC Q11 Q10 Q8 Q9 Reset Clock Q1 MC74HC4040ADR2 SOIC−16 2500 / Reel
16 15 14 13 12 11 10 9 MC74HC4040ADT TSSOP−16 96 / Rail
Pinout: 16−Lead Plastic Package
(Top View)
1 2 3 4 5 6 7 8
Q12 Q6 Q5 Q7 Q4 Q3 Q2 GND

MC74HC4040A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
260
C

ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
Operating Temperature Range, All Package Types
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ
(Figure 1) VCC = 3.0 V 0 600
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
Voltage |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
http://onsemi.com
194
MC74HC4040A

Guaranteed Limit
VCC
(DL129/D).

Guaranteed Limit
VCC
fmax Maximum Clock Frequency (50% Duty Cycle) 2.0 10 9.0 8.0 MHz
(Figures 1 and 4) 3.0 15 14 12
4.5 30 28 25
6.0 50 45 40
tPLH, Maximum Propagation Delay, Clock to Q1* 2.0 96 106 115 ns
4.5 31 36 40
6.0 25 30 35
(Figures 2 and 4) 3.0 30 36 40
4.5 30 35 40
6.0 26 32 35
4.5 17 21 28
6.0 14 15 22
4.5 15 19 22
6.0 13 15 19
VCC = 3.0 V: tP = [61.5 + 34.4 (n−1)] ns VCC = 6.0V: tP = [24.4 + 12 (n−1)] ns

http://onsemi.com
195
MC74HC4040A

Guaranteed Limit
VCC
(Figure 2) 3.0 20 25 30
4.5 5 8 12
6.0 4 6 9
(Figure 1) 3.0 40 45 50
4.5 15 19 24
6.0 13 16 20
(Figure 2) 3.0 40 45 50
4.5 15 19 24
6.0 13 16 20
(Figure 1) 3.0 800 800 800
4.5 500 500 500
6.0 400 400 400
(DL129/D).
PIN DESCRIPTIONS
INPUTS OUTPUTS
Q1 thru Q12 (Pins 9, 7, 6, 5, 3, 2, 4, 13, 12, 14, 15, 1)
Clock (Pin 10)
Negative−edge triggering clock input. A high−to−low Active−high outputs. Each Qn output divides the Clock
transition on this input advances the state of the counter. input frequency by 2N.
Reset (Pin 11)

asynchronously resets the counter to its zero state, thus
forcing all Q outputs low.
SWITCHING WAVEFORMS
tf tr VCC
VCC Clock 50%
90%
Clock 50% GND
10% trec
GND
tw tw
VCC
1/fMAX
tPLH tPHL Reset 50%
GND
90% tPHL
Q1 50%
10%
Any Q 50%
tTLH tTHL
Figure 1. Figure 2.
http://onsemi.com
196
MC74HC4040A
SWITCHING WAVEFORMS (continued)
TEST
POINT
VCC
Qn OUTPUT
50%
DEVICE
GND UNDER
tPLH tPHL TEST CL*
Qn+1 50%
Q1 Q2 Q3 Q10 Q11 Q12

9 7 6 14 15 1
10
Clock C Q C Q C Q C Q C Q C Q
R R
11
Reset
Q4 = Pin 5 Q7 = Pin 4 VCC = Pin 16
Q5 = Pin 3 Q8 = Pin 13 GND = Pin 8
Q6 = Pin 2 Q9 = Pin 12
http://onsemi.com
197
MC74HC4040A
1 2 4 8 16 32 64 128 256 512 1024 2048 4096

Clock
Reset
Q1
Q2
Q3
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q11
Q12
Time−Base Generator waveform and feeds the HC4040A. Selecting outputs Q5,
A 60Hz sinewave obtained through a 100 K resistor Q10, Q11, and Q12 causes a reset every 3600 clocks. The
connected to a 120 Vac power line through a step down HC20 decodes the counter outputs, produces a single
transformer is applied to the input of the MC54/74HC14A, (narrow) output pulse, and resets the binary counter. The
Schmitt-trigger inverter. The HC14A squares−up the input resulting output frequency is 1.0 pulse/minute.
VCC
1.0M HC4040A
13
Clock Q5
12 1.0 Pulse/Minute
1
≥20pF Q10 8 2 6 Output
120Vac 1/2 1/2
4
60Hz 10 HC20 HC20
5
Q11
9
Q12
NOTE: Ground MUST be isolated
by a transformer or
opto−isolator for safety
reasons.
Figure 7. Time−Base Generator
http://onsemi.com
198
MC74HC4046A
Phase−Locked Loop
The MC74HC4046A is similar in function to the MC14046 Metal
gate CMOS device. The device inputs are compatible with standard
CMOS outputs; with pullup resistors, they are compatible with
LSTTL outputs. http://onsemi.com
The HC4046A phase−locked loop contains three phase
comparators, a voltage−controlled oscillator (VCO) and unity gain MARKING
op−amp DEM OUT. The comparators have two common signal inputs, DIAGRAMS
COMP IN, and SIG IN. Input SIG IN and COMP IN can be used directly 16
PDIP−16
coupled to large voltage signals, or indirectly coupled (with a series MC74HC4046AN
N SUFFIX
capacitor to small voltage signals). The self−bias circuit adjusts small 16
CASE 648
AWLYYWW
voltage signals in the linear region of the amplifier. Phase comparator 1
1
1 (an exclusive OR gate) provides a digital error signal PC1 OUT and 16
maintains 90 degrees phase shift at the center frequency between SO−16
SIG IN and COMP IN signals (both at 50% duty cycle). Phase HC4046A
D SUFFIX
16 AWLYWW
comparator 2 (with leading−edge sensing logic) provides digital error CASE 751B
1
signals PC2 OUT and PCP OUT and maintains a 0 degree phase shift 1
between SIG IN and COMP IN signals (duty cycle is immaterial). The 16
linear VCO produces an output signal VCOOUT whose frequency is HC40
TSSOP−16
determined by the voltage of input VCO IN signal and the capacitor 16 DT SUFFIX 46A
and resistors connected to pins C1A, C1B, R1 and R2. The unity gain CASE 948F ALYW
1
op−amp output DEM OUT with an external resistor is used where the
1
VCO IN signal is needed but no loading can be tolerated. The inhibit 16
input, when high, disables the VCO and all op−amps to minimize
SOEIAJ−16
standby power consumption. F SUFFIX 74HC4046B
Applications include FM and FSK modulation and demodulation, 16 AWLYWW
CASE 966
frequency synthesis and multiplication, frequency discrimination, 1
1
tone decoding, data synchronization and conditioning,
voltage−to−frequency conversion and motor speed control. A = Assembly Location
WL = Wafer Lot
• Output Drive Capability: 10 LSTTL Loads YY = Year
• Low Power Consumption Characteristic of CMOS Devices WW = Work Week
• Operating Speeds Similar to LSTTL
• Wide Operating Voltage Range: 3.0 to 6.0 V
• Low Input Current: 1.0 µA Maximum (except SIGIN and COMPIN) ORDERING INFORMATION
• In Compliance with the Requirements Defined by JEDEC Standard Device Package Shipping
No. 7A
• Low Quiescent Current: 80 µA Maximum (VCO disabled)
• Diode Protection on all Inputs
MC74HC4046AF SOIC−EIAJ See Note 1
MC74HC4046AFEL SOIC−EIAJ See Note 1
1. For ordering information on the EIAJ version of the
SOIC packages, please contact your local ON
Semiconductor representative.

MC74HC4046A
Pin No. Symbol Name and Function

1 PCPOUT Phase Comparator Pulse Output PIN ASSIGNMENT
2 PC1OUT Phase Comparator 1 Output
3 COMPIN Comparator Input PCPout 1 16 VCC
4 VCOOUT VCO Output PC1out 2 15 PC3out
5 INH Inhibit Input
6 C1A Capacitor C1 Connection A COMPin 3 14 SIGin
7 C1B Capacitor C1 Connection B VCOout 4 13 PC2out
8 GND Ground (0 V) VSS
9 VCOIN VCO Input INH 5 12 R2
10 DEMOUT Demodulator Output C1A 6 11 R1
11 R1 Resistor R1 Connection
12 R2 Resistor R2 Connection C1B 7 10 DEMout
GND 8 9 VCOin
14 SIGIN Signal Input
16 VCC Positive Supply Voltage
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
MAXIMUM RATINGS*
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Symbol Parameter Value Unit This device contains protection
circuitry to guard against damage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC DC Supply Voltage (Referenced to GND) – 0.5 to + 7.0 V
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
± 20
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iin DC Input Current, per Pin mA voltages to this high−impedance cir-
± 25
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Iout DC Output Current, per Pin mA
± 50 range GND (Vin or Vout) VCC.
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ICC DC Supply Current, VCC and GND Pins mA
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
Tstg
ÎÎÎÎ ÎÎÎÎÎ
TL ÎÎÎ
Storage Temperature
ÎÎÎÎÎ
ÎÎÎ
– 65 to + 150 C
C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Plastic DIP and SOIC Package† 260
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
VCC
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
DC Supply Voltage (Referenced to GND) NON−VCO
3.0
2.0
6.0
6.0
V
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ ÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
0
– 55
VCC
+ 125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
(Pin 5)
VCC = 2.0 V
VCC = 4.5 V
0
0
1000
500
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 6.0 V 0 400
http://onsemi.com
200
MC74HC4046A
[Phase Comparator Section]

Guaranteed Limit
VCC – 55 to
Symbol Parameter Test Conditions Volts 25C ≤ 85°C ≤ 125°C Unit
VIH Minimum High−Level Input Vout = 0.1 V or VCC − 0.1 V 2.0 1.5 1.5 1.5 V
Voltage DC Coupled |Iout| ≤ 20 µA 4.5 3.15 3.15 3.15
SIGIN, COMPIN 6.0 4.2 4.2 4.2
VIL Maximum Low−Level Input Vout = 0.1 V or VCC − 0.1 V 2.0 0.5 0.5 0.5 V
Voltage DC Coupled |Iout| ≤ 20 µA 4.5 1.35 1.35 1.35
SIGIN, COMPIN 6.0 1.8 1.8 1.8
VOH Minimum High−Level Vin = VIH or VIL 2.0 1.9 1.9 1.9 V
Output Voltage |Iout| ≤ 20 µA 4.5 4.4 4.4 4.4
PCPOUT, PCnOUT 6.0 5.9 5.9 5.9
Vin = VIH or VIL
|Iout| ≤ 4.0 mA 4.5 3.98 3.84 3.7
|Iout| ≤ 5.2 mA 6.0 5.48 5.34 5.2
(continued)

DC ELECTRICAL CHARACTERISTICS − continued (Voltages Referenced to GND)
Guaranteed Limit
VCC – 55 to
VOL Maximum Low−Level Vout = 0.1 V or VCC − 0.1 V 2.0 0.1 0.1 0.1 V
Output Voltage Qa−Qh |Iout| ≤ 20 µA 4.5 0.1 0.1 0.1
PCPOUT, PCnOUT 6.0 0.1 0.1 0.1
Vin = VIH or VIL
|Iout| ≤ 4.0 mA 4.5 0.26 0.33 0.4
|Iout| ≤ 5.2 mA 6.0 0.26 0.33 0.4
Iin Maximum Input Leakage Cur- Vin = VCC or GND 2.0 ± 3.0 ± 4.0 ± 5.0 µA
rent 3.0 ± 7.0 ± 9.0 ± 11.0
SIGIN, COMPIN 4.5 ± 18.0 ± 23.0 ± 27.0
6.0 ± 30.0 ± 38.0 ± 45.0

Leakage Current Vin = VIH or VIL
PC2OUT Vout = VCC or GND
Current (per Package) |Iout| = 0 µA
(VCO disabled)
Pins 3, 5 and 14 at VCC
Pin 9 at GND; Input Leakage
at
Pins 3 and 14 to be excluded
(DL129/D).
Guaranteed Limit
VCC
Symbol Parameter Volts – 55 to 25C ≤ 85°C ≤ 125°C Unit
tPLH, Maximum Propagation Delay, SIGIN/COMPIN to PC1OUT 2.0 175 220 265 ns
tPHL (Figure 1) 4.5 35 44 53
6.0 30 37 45
tPLH, Maximum Propagation Delay, SIGIN/COMPIN to PCPOUT 2.0 340 425 510 ns
tPHL (Figure 1) 4.5 68 85 102
6.0 58 72 87
http://onsemi.com
201
MC74HC4046A

tPLH, Maximum Propagation Delay, SIGIN/COMPIN to PC3OUT 2.0 270 340 405 ns
tPHL (Figure 1) 4.5 54 68 81
6.0 46 58 69
tPLZ, Maximum Propagation Delay, SIGIN/COMPIN Output 2.0 200 250 300 ns
tPHZ Disable Time to PC2OUT (Figures 2 and 3) 4.5 40 50 60
6.0 34 43 51
tPZH, Maximum Propagation Delay, SIGIN/COMPIN Output 2.0 230 290 345 ns
tPZL Enable Time to PC2OUT (Figures 2 and 3) 4.5 46 58 69
6.0 39 49 59
tTLH, Maximum Output Transition Time 2.0 75 95 110 ns
tTHL (Figure 1) 4.5 15 19 22
6.0 13 16 19
[VCO Section]
Guaranteed Limit
VCC – 55 to
VIH Minimum High−Level Vout = 0.1 V or VCC − 0.1 V 3.0 2.1 2.1 2.1 V
Input Voltage |Iout| ≤ 20 µA 4.5 3.15 3.15 3.15
INH 6.0 4.2 4.2 4.2
VIL Maximum Low−Level Vout = 0.1 V or VCC − 0.1 V 3.0 0.90 0.9 0.9 V
Input Voltage |Iout| ≤ 20 µA 4.5 1.35 1.35 1.35
INH 6.0 1.8 1.8 1.8
VCOOUT 6.0 5.9 5.9 5.9
Vin = VIH or VIL
|Iout| ≤ 4.0 mA 4.5 3.98 3.84 3.7
|Iout| ≤ 5.2 mA 6.0 5.48 5.34 5.2
VOL Maximum Low−Level Vout = 0.1 V or VCC − 0.1 V 3.0 0.1 0.1 0.1 V
VCOOUT 6.0 0.1 0.1 0.1
Vin = VIH or VIL
|Iout| ≤ 4.0 mA 4.5 0.26 0.33 0.4
|Iout| ≤ 5.2 mA 6.0 0.26 0.33 0.4
Iin Maximum Input Vin = VCC or GND 6.0 0.1 1.0 1.0 µA
Leakage Current
INH, VCOIN
Min Max Min Max Min Max
VVCOIN Operating Voltage Range at INH = VIL 3.0 0.1 1.0 0.1 1.0 0.1 1.0 V
VCOIN over the range 4.5 0.1 2.5 0.1 2.5 0.1 2.5
specified for R1; For 6.0 0.1 4.0 0.1 4.0 0.1 4.0
linearity see Fig. 15A,
Parallel value of R1 and R2
should be > 2.7 kΩ
R1 Resistor Range 3.0 3.0 300 3.0 300 3.0 300 kΩ
4.5 3.0 300 3.0 300 3.0 300
6.0 3.0 300 3.0 300 3.0 300
R2 3.0 3.0 300 3.0 300 3.0 300
4.5 3.0 300 3.0 300 3.0 300
6.0 3.0 300 3.0 300 3.0 300
C1 Capacitor Range 3.0 40 No pF
4.5 40 Limit
6.0 40
http://onsemi.com
202
MC74HC4046A
[VCO Section]
Guaranteed Limit
– 55 to 25C ≤ 85°C ≤ 125°C

VCC
Symbol Parameter Volts Min Max Min Max Min Max Unit
∆f/T Frequency Stability with 3.0 %/K
Temperature Changes 4.5
(Figure 13A, B, C) 6.0
fo VCO Center Frequency 3.0 3 MHz
(Duty Factor = 50%) 4.5 11
(Figure 14A, B, C, D) 6.0 13
∆fVCO VCO Frequency Linearity 3.0 See Figures 15A, B, C %
4.5
6.0
∂ VCO Duty Factor at VCOOUT 3.0 Typical 50% %
4.5
6.0
[Demodulator Section]
Guaranteed Limit
– 55 to 25C ≤ 85°C ≤ 125°C

VCC
Symbol Parameter Test Conditions Volts Min Max Min Max Min Max Unit
RS Resistor Range At RS > 300 kΩ the 3.0 50 300 kΩ
Leakage Current can 4.5 50 300
Influence VDEMOUT 6.0 50 300
VOFF Offset Voltage Vi = VVCOIN = 1/2 VCC; 3.0 See Figure 12 mV
VCOIN to VDEMOUT Values taken over RS 4.5
Range. 6.0
RD Dynamic Output VDEMOUT = 1/2 VCC 3.0 Typical 25 Ω Ω
Resistance at DEMOUT 4.5
6.0
http://onsemi.com
203
MC74HC4046A
SWITCHING WAVEFORMS
VCC
VCC SIGIN
SIGIN, COMPIN INPUT 50%
INPUTS 50% GND
GND VCC
tPHL tPLH COMPIN
50%
INPUT
90% GND
PCPOUT, PC1OUT tPHZ
50% tPZH
PC3OUT VOH
OUTPUTS PC2OUT 90%
10% 50%
OUTPUT HIGH
tTHL tTLH IMPEDANCE
Figure 1. Figure 2.
VCC
SIGIN
INPUT 50% TEST POINT
GND
OUTPUT
VCC DEVICE
COMPIN UNDER
50% TEST CL*
INPUT
GND
tPLZ
tPZL
HIGH
IMPEDANCE
PC2OUT 50%
*INCLUDES ALL PROBE AND JIG CAPACITANCE
OUTPUT 10% VOL
http://onsemi.com
204
MC74HC4046A
DETAILED CIRCUIT DESCRIPTION up to Vref of the comparators, the oscillator logic flips the
capacitor which causes the mirror to charge the opposite side
Voltage Controlled Oscillator/Demodulator Output of the capacitor. The output from the internal logic is then
The VCO requires two or three external components to taken to VCO output (Pin 4).
operate. These are R1, R2, C1. Resistor R1 and Capacitor C1 The input to the VCO is a very high impedance CMOS
are selected to determine the center frequency of the VCO input and thus will not load down the loop filter, easing the
(see typical performance curves Figure 14). R2 can be used filters design. In order to make signals at the VCO input
to set the offset frequency with 0 volts at VCO input. For accessible without degrading the loop performance, the
example, if R2 is decreased, the offset frequency is VCO input voltage is buffered through a unity gain Op−amp
increased. If R2 is omitted the VCO range is from 0 Hz. The to Demod Output. This Op−amp can drive loads of 50K
effect of R2 is shown in Figure 24, typical performance ohms or more and provides no loading effects to the VCO
curves. By increasing the value of R2 the lock range of the input voltage (see Figure 12).
PLL is increased and the gain (volts/Hz) is decreased. Thus, An inhibit input is provided to allow disabling of the VCO
for a narrow lock range, large swings on the VCO input will and all Op−amps (see Figure 5). This is useful if the internal
cause less frequency variation. VCO is not being used. A logic high on inhibit disables the
Internally, the resistors set a current in a current mirror, as VCO and all Op−amps, minimizing standby power
shown in Figure 5. The mirrored current drives one side of consumption.
the capacitor. Once the voltage across the capacitor charges
VREF
+ I1
_
12
R2 CURRENT
MIRROR
I1 + I2 = I3
I2 4 VCOOUT
VCOIN 9 +
_
11
R1 I3
DEMODOUT 10 +
_
C1
(EXTERNAL)
6 7
Vref
+ +
−
INH 5
Figure 5. Logic Diagram for VCO
The output of the VCO is a standard high speed CMOS feed external prescalers (counters) to enable frequency
output with an equivalent LS−TTL fan out of 10. The VCO synthesis.
output is approximately a square wave. This output can
either directly feed the COMPIN of the phase comparators or
http://onsemi.com
205
MC74HC4046A
Phase Comparators outputs of these comparators are essentially standard 74HC

All three phase comparators have two inputs, SIGIN and outputs (comparator 2 is TRI−STATEABLE). In normal
COMPIN. The SIGIN and COMPIN have a special DC bias operation VCC and ground voltage levels are fed to the loop
network that enables AC coupling of input signals. If the filter. This differs from some phase detectors which supply
signals are not AC coupled, standard 74HC input levels are a current to the loop filter and should be considered in the
required. Both input structures are shown in Figure 6. The design. (The MC14046 also provides a voltage).
VCC
VCC
SIGIN
14 PC2OUT
13
VCC
COMPIN
3 PCPOUT
1
PC3OUT
15
PC1OUT
2
Figure 6. Logic Diagram for Phase Comparators
Phase Comparator 1 two input signals must be in phase. When the input
This comparator is a simple XOR gate similar to the frequency is fmax, the VCO input must be VCC and the phase
74HC86. Its operation is similar to an overdriven balanced detector inputs must be 180 degrees out of phase.
modulator. To maximize lock range the input frequencies
must have a 50% duty cycle. Typical input and output
waveforms are shown in Figure 7. The output of the phase SIGIN
detector feeds the loop filter which averages the output
COMPIN
voltage. The frequency range upon which the PLL will lock
onto if initially out of lock is defined as the capture range. PC1OUT
The capture range for phase detector 1 is dependent on the VCC
VCOIN
loop filter design. The capture range can be as large as the GND
lock range, which is equal to the VCO frequency range.
To see how the detector operates, refer to Figure 7. When
Figure 7. Typical Waveforms for PLL Using
two square wave signals are applied to this comparator, an
Phase Comparator 1
output waveform (whose duty cycle is dependent on the
phase difference between the two signals) results. As the The XOR is more susceptible to locking onto harmonics
phase difference increases, the output duty cycle increases of the SIGIN than the digital phase detector 2. For instance,
and the voltage after the loop filter increases. In order to a signal 2 times the VCO frequency results in the same
achieve lock when the PLL input frequency increases, the output duty cycle as a signal equal to the VCO frequency.
VCO input voltage must increase and the phase difference The difference is that the output frequency of the 2f example
between COMPIN and SIGIN will increase. At an input is twice that of the other example. The loop filter and VCO
frequency equal to fmin, the VCO input is at 0 V. This range should be designed to prevent locking on to
requires the phase detector output to be grounded; hence, the harmonics.
http://onsemi.com
206
MC74HC4046A
Phase Comparator 2 and will cause the output to go high until the VCO leading
This detector is a digital memory network. It consists of edge is seen, potentially for an entire SIGIN period. This
four flip−flops and some gating logic, a three state output would cause the VCO to speed up during that time. When
and a phase pulse output as shown in Figure 6. This using PC1, the output of that phase detector would be
comparator acts only on the positive edges of the input disturbed for only the short duration of the noise spike and
signals and is independent of duty cycle. would cause less upset.
Phase comparator 2 operates in such a way as to force the
PLL into lock with 0 phase difference between the VCO Phase Comparator 3
output and the signal input positive waveform edges. Figure This is a positive edge−triggered sequential phase
8 shows some typical loop waveforms. First assume that detector using an RS flip−flop as shown in Figure 6. When
SIGIN is leading the COMPIN. This means that the VCO’s the PLL is using this comparator, the loop is controlled by
frequency must be increased to bring its leading edge into positive signal transitions and the duty factors of SIGIN and
proper phase alignment. Thus the phase detector 2 output is COMP IN
set high. This will cause the loop filter to charge up the VCO are not important. It has some similar characteristics to the
input, increasing the VCO frequency. Once the leading edge edge sensitive comparator. To see how this detector works,
of the COMPIN is detected, the output goes TRI−STATE assume input pulses are applied to the SIG IN and
holding the VCO input at the loop filter voltage. If the VCO COMP IN ’s as shown in Figure 9. When the SIGIN leads the
still lags the SIGIN then the phase detector will again charge COMPIN, the flop is set. This will charge the loop filter and
up the VCO input for the time between the leading edges of cause the VCO to speed up, bringing the comparator into
both waveforms. phase with the SIG IN. The phase angle between SIGIN and
If the VCO leads the SIGIN then when the leading edge of COMP IN varies from 0° to 360° and is 180° at fo. The
the VCO is seen; the output of the phase comparator goes voltage swing for PC3 is greater than for PC2 but
low. This discharges the loop filter until the leading edge of consequently has more ripple in the signal to the VCO.
the SIGIN is detected at which time the output disables itself When no SIG IN is present the VCO will be forced to fmax as
again. This has the effect of slowing down the VCO to again opposed to fmin when PC2 is used.
make the rising edges of both waveforms coincidental. The operating characteristics of all three phase
When the PLL is out of lock, the VCO will be running comparators should be compared to the requirements of the
either slower or faster than the SIGIN. If it is running slower system design and the appropriate one should be used.
the phase detector will see more SIGIN rising edges and so
the output of the phase comparator will be high a majority SIGIN
of the time, raising the VCO’s frequency. Conversely, if the
VCO is running faster than the SIGIN, the output of the COMPIN
VCC
PC2OUT
detector will be low most of the time and the VCO’s output
GND
frequency will be decreased. HIGH IMPEDANCE OFF−STATE
As one can see, when the PLL is locked, the output of VCOIN
phase comparator 2 will be disabled except for minor PCPOUT
corrections at the leading edge of the waveforms. When PC2
is TRI−STATED, the PCP output is high. This output can be
Figure 8. Typical Waveforms for PLL Using
used to determine when the PLL is in the locked condition. Phase Comparator 2
This detector has several interesting characteristics. Over
the entire VCO frequency range there is no phase difference
between the COMPIN and the SIGIN. The lock range of the SIGIN
PLL is the same as the capture range. Minimal power was COMPIN
consumed in the loop filter since in lock the detector output
is a high impedance. When no SIGIN is present, the detector PC3OUT
VCC
VCOIN
will see only VCO leading edges, so the comparator output
GND
will stay low, forcing the VCO to fmin.
Phase comparator 2 is more susceptible to noise, causing
the PLL to unlock. If a noise pulse is seen on the SIGIN, the Figure 9. Typical Waveform for PLL Using
comparator treats it as another positive edge of the SIGIN Phase Comparator 3
http://onsemi.com
207
MC74HC4046A
800 VCC=6.0 V
VCC=3.0 V
4.0
VCC=4.5 V
VCC=3.0 V
R I = (k Ω )
I I ( µ A)
400
VCC=4.5 V 0
VCC=6.0 V
0
1/2 VCC−1.0 V 1/2 VCC 1/2 VCC+1.0 V −4.0
1/2VCC − 500 mV 1/2 VCC 1/2 VCC + 500 mV
VI (V)
VI (V)
Figure 10. Input Resistance at SIGIN, COMPIN with Figure 11. Input Current at SIGIN, COMPIN with
∆VI = 1.0 V at Self−Bias Point ∆VI = 500 mV at Self−Bias Point
DEMOD OUT
15
6.0
R1=3.0kΩ
10
FREQUENCY STABILITY (%)
R1=100kΩ
5.0 R1=300kΩ
VCC=6.0 V RS=300k
OUT
VCC=6.0 V RS=50k 0 R1=100kΩ

VDEM
VCC=4.5 V RS=300k R1=300kΩ

−5.0
VCC=4.5 V RS=50k
−10 VCC = 3.0 V

VCC=3.0 V RS=300k
R1=3.0kΩ C1=100pF; R2=∞; VVCOIN=1/3VCC
VCC=3.0 V RS=50k
−15
−100 −50 0 50 100 150
0
0 3.0 6.0 AMBIENT TEMPERATURE (°C)
VCOIN (V)
Figure 12. Offset Voltage at Demodulator Output as Figure 13A. Frequency Stability versus Ambient
a Function of VCOIN and RS Temperature: VCC = 3.0 V
15 R1=3.0kΩ
10
R1=3.0kΩ
R1=300kΩ 8.0 R1=300kΩ
10
R1=100kΩ 6.0 R1=100kΩ

5.0 4.0
2.0
0 0
−2.0
−5.0
−4.0
−6.0
−10 VCC=4.5 V VCC=6.0 V
C1=100pF; R2=∞; VVCOIN=1/2VCC −8.0 C1=100pF; R2=∞; VVCOIN=1/2VCC
−15 −10
−100 −50 0 50 100 150 −100 −50 0 50 100 150
AMBIENT TEMPERATURE (°C) AMBIENT TEMPERATURE (°C)
Figure 13B. Frequency Stability versus Ambient Figure 13C. Frequency Stability versus Ambient
Temperature: VCC = 4.5 V Temperature: VCC = 6.0 V
http://onsemi.com
208
MC74HC4046A
23 70
VCC = 4.5 V VCC = 6.0 V
21 VCC = 6.0 V 60
19
50 VCC = 3.0 V
f VCO(MHz)
17 VCC = 4.5 V
f VCO (KHz)
40
15
30
13
VCC = 3.0 V 20
11
R1 = 3.0 kΩ R1 = 3.0 kΩ
9 10
C1 = 39 pF C1 = 0.1 µF
7.0 0
0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
VVCOIN (V) VVCOIN (V)
Figure 14A. VCO Frequency (fVCO) as a Function Figure 14B. VCO Frequency (fVCO) as a Function
of the VCO Input Voltage (VVCOIN) of the VCO Input Voltage (VVCOIN)
2.0 1.0
VCC = 6.0 V
VCC = 4.5 V 0.9
0.8 VCC = 4.5 V
VCC = 6.0 V
VCC = 3.0 V 0.7
VCC = 3.0 V
f VCO (KHz)
f VCO(MHz)
0.6
1.0 0.5
0.4
0.3
R1 = 300 kΩ 0.2
R1 = 300 kΩ
C1 = 39 pF 0.1 C1 = 0.1 µF
0 0
0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5
VVCOIN (V) VVCOIN (V)
Figure 14C. VCO Frequency (fVCO) as a Function Figure 14D. VCO Frequency (fVCO) as a Function
of the VCO Input Voltage (VVCOIN) of the VCO Input Voltage (VVCOIN)
2.0
VCC=
C1 = 1.0 µF
4.5 V
1.0 f2
6.0 V
f0
∆ f VCO (%)
3.0 V f0′
0
4.5 V f1
6.0 V
−1.0
R2 = ∞; ∆V = 0.5 V
3.0 V C1 = 39 pF
−2.0
MIN 1/2 VCC MAX
100 101 102 103
R1 (kΩ) ∆V = 0.5 V OVER THE VCC RANGE:
FOR VCO LINEARITY
f0′ = (f1 + f2) / 2
LINEARITY = (f0′ − f0) / f0′) x 100%
Figure 15A. Frequency Linearity versus Figure 15B. Definition of VCO Frequency Linearity
R1, C1 and VCC
http://onsemi.com
209
MC74HC4046A
106 CL=50pF; R2=∞; VVCOIN=1/2 VCC FOR VCC=4.5V AND 6.0V;

106 CL=50pF; R1=∞; VVCOIN=0V; Tamb=25°C
VVCOIN=1/3 VCC FOR VCC=3.0V; Tamb=25°C
105 105
PR1 ( µW)
PR2 ( µW)
VCC=6.0V, C1=40pF
VCC=6.0V, C1=1.0 µF VCC=6.0V, C1=40pF
VCC=6.0V, C1=1.0 µF
104 VCC=4.5V, C1=40pF 104
VCC=4.5V, C1=1.0 µF
VCC=4.5V, C1=40pF
VCC=3.0V, C1=40pF VCC=4.5V, C1=1.0 µF
VCC=3.0V, C1=1.0 µF VCC=3.0V, C1=1.0 µF

VCC=3.0V, C1=40pF
103 103
100 101 102 103 100 101 102 103
R1 (kΩ) R2 (kΩ)
Figure 16. Power Dissipation versus R1 Figure 17. Power Dissipation versus R2
108 VCC= INH=GND; Tamb=25°C; R2=∞; VVCOIN=1/3 VCC

103 6.0 V
R1=R2=∞; Tamb=25°C
4.5 V
107 3.0 V
6.0 V
4.5 V
106 3.0 V
PDEM ( µ W)
102 6.0 V
(Hz)
4.5 V
3.0 V
105
VCO
VCC=6.0 V
R1=3.0kΩ
f
VCC=4.5 V
101 104
VCC=3.0 V R1=100kΩ
103
R1=300kΩ
100 102
101 102 103 101 102 103 104 105 106
RS (kΩ) C1 (pF)
Figure 18. DC Power Dissipation of Figure 19. VCO Center Frequency versus C1
Demodulator versus RS
108 VCC=
108
R1=∞; VVCOIN=1/2 VCC FOR VCC=4.5V AND 6.0V;
6.0 V VVCOIN=1/3 VCC FOR VCC=3.0V; INH=GND; Tamb=25°C
107 4.5 V VCC=4.5V; R2=∞
3.0 V 107
6.0 V
106 4.5 V
3.0 V
106
2 fL (Hz)
off (Hz)
6.0 V
105 4.5 V
3.0 V
105
f
104 R2=3.0kΩ
103 104
R2=100kΩ
102 R2=300kΩ 103
101 102
101 102 103 104 105 106 10−7 10−6 10−5 10−4 10−3 10−2 10−1
C1 (pF) R1C1
Figure 20. Frequency Offset versus C1 Figure 21. Typical Frequency Lock Range (2fL)
versus R1C1
http://onsemi.com
210
MC74HC4046A
20 14
R1=3.0kΩ
C1=39pF
R1=10kΩ 12
15
10
R1=20kΩ
FREQ. (MHz)
FREQ. (MHz)
R1=30kΩ
8.0
10 6.0
R1=3kΩ
R1=40kΩ
R1=10kΩ
R1=20kΩ
R1=50kΩ
4.0 R1=30kΩ
R1=40kΩ
5.0 2.0 R1=50kΩ
R1=100kΩ
R1=100kΩ
0 R1=300kΩ
C1=39pF R1=300kΩ
0 −2.0
1.0 101 102 103 104 105 100 101 102 103 104 105 106
R2 (kΩ) R2 (kΩ)
Figure 22. R2 versus fmax Figure 23. R2 versus fmin
20
C1=39pF
R1=10kΩ
2f L (MHz)
R1=3.0kΩ
R1=20kΩ
10 R1=30kΩ
R1=40kΩ
R1=50kΩ
R1=100kΩ
R1=300kΩ
0
1.0 101 102 103 104 105
R2 (kΩ)
Figure 24. R2 versus Frequency Lock Range (2fL)
http://onsemi.com
211
MC74HC4046A
APPLICATION INFORMATION
The following information is a guide for approximate values of R1, R2, and C1. Figures 19, 20, and 21 should be used as
references as indicated below, also the values of R1, R2, and C1 should not violate the Maximum values indicated in the DC
ELECTRICAL CHARACTERISTICS tables.
Phase Comparator 1 Phase Comparator 2 Phase Comparator 3

R2 = ∞ R2 R2 = ∞ R2 R2 = ∞ R2
• Given f0 • Given f0 and fL • Given fmax and f0 • Given f0 and fL • Given fmax and f0 • Given f0 and fL
• Use f0 with • Calculate fmin • Determine the • Calculate fmin • Determine the • Calculate fmin:
Figure 19 to fmin = f0−fL value of R1 and fmin = f0−fL value of R1 and fmin = f0−fL
determine R1 and • Determine values C1 using Figure • Determine values C1 using Figure • Determine values
C1. of C1 and R2 from 19 and use Figure of C1 and R2 from 19 and Figure 21 of C1 and R2 from
(see Figure 23 for Figure 20. 21 to obtain 2fL Figure 20. to obtain 2fL and Figure 20.
characteristics of and then use this then use this to
• Determine R1−C1 to calculate fmin. • Determine R1−C1 calculate fmin. • Determine R1−C1
the VCO operation) from Figure 21. from Figure 21. from Figure 21.
• Calculate value of • Calculate value of • Calculate value of
R1 from the value R1 from the value R1 from the value
of C1 and the of C1 and the of C1 and the
product of R1C1 product of R1C1 product of R1C1
from Figure 21. from Figure 21. from Figure 21.
(see Figure 24 for (see Figure 24 for (see Figure 24 for
characteristics of characteristics of characteristics of
the VCO operation) the VCO operation) the VCO operation)
http://onsemi.com
212
MC74HC4051A,
MC74HC4052A,
MC74HC4053A
Analog Multiplexers /
Demultiplexers
High−Performance Silicon−Gate CMOS http://onsemi.com
MARKING
The MC74HC4051A, MC74HC4052A and MC74HC4053A utilize DIAGRAMS
silicon−gate CMOS technology to achieve fast propagation delays,
16
low ON resistances, and low OFF leakage currents. These analog
PDIP−16
multiplexers/demultiplexers control analog voltages that may vary N SUFFIX MC74HC405xAN
across the complete power supply range (from VCC to VEE). 16 AWLYYWW
CASE 648
The HC4051A, HC4052A and HC4053A are identical in pinout to 1
1
the metal−gate MC14051AB, MC14052AB and MC14053AB. The 16
Channel−Select inputs determine which one of the Analog SO−16
Inputs/Outputs is to be connected, by means of an analog switch, to the HC405xA
D SUFFIX
16 AWLYYWW
Common Output/Input. When the Enable pin is HIGH, all analog CASE 751B
1
switches are turned off. 1
The Channel−Select and Enable inputs are compatible with standard 16
CMOS outputs; with pullup resistors they are compatible with LSTTL SO−16 WIDE
outputs. HC405xA
16 DW SUFFIX
AWLYWW
These devices have been designed so that the ON resistance (Ron) is CASE 751G
more linear over input voltage than Ron of metal−gate CMOS analog 1 1
switches. 16
For a multiplexer/demultiplexer with injection current protection,
see HC4851A and HC4852A. TSSOP−16 HC40
5xA
• Fast Switching and Propagation Speeds 16 DT SUFFIX
CASE 948F ALYW
• Low Crosstalk Between Switches 1
1
• Diode Protection on All Inputs/Outputs 16
• Analog Power Supply Range (VCC − VEE) = 2.0 to 12.0 V SOEIAJ−16
• Digital (Control) Power Supply Range (VCC − GND) = 2.0 to 6.0 V 16
F SUFFIX 74HC405xA
ALYW
• Improved Linearity and Lower ON Resistance Than Metal−Gate 1
CASE 966
Counterparts 1
• Low Noise A = Assembly Loca-
• In Compliance With the Requirements of JEDEC Standard No. 7A tion
WL = Wafer Lot
• Chip Complexity: HC4051A — 184 FETs or 46 Equivalent Gates YY = Year
HC4052A — 168 FETs or 42 Equivalent Gates WW = Work Week
HC4053A — 156 FETs or 39 Equivalent Gates

May, 2001 − Rev. 2 MC74HC4051A/D
MC74HC4051A, MC74HC4052A, MC74HC4053A
FUNCTION TABLE − MC74HC4051A

LOGIC DIAGRAM Control Inputs
MC74HC4051A
Select
Single−Pole, 8−Position Plus Common Off Enable C B A ON Channels
13
L L L L X0
X0 L L L H X1
14
X1 L L H L X2
15 3 COMMON L L H H X3
X2 X
ANALOG 12 OUTPUT/ L H L L X4
INPUTS/ X3 MULTIPLEXER/ INPUT L H L H X5
OUTPUTS X4 1 DEMULTIPLEXER
L H H L X6
5
X5 L H H H X7
2 H X X X NONE
X6
4
X7 X = Don’t Care
11
A
CHANNEL 10
SELECT B Pinout: MC74HC4051A (Top View)
INPUTS 9
C VCC X2 X1 X0 X3 A B C
6
ENABLE 16 15 14 13 12 11 10 9
PIN 16 = VCC
PIN 7 = VEE
PIN 8 = GND
1 2 3 4 5 6 7 8
X4 X6 X X7 X5 Enable VEE GND

LOGIC DIAGRAM Control Inputs
MC74HC4052A
Double−Pole, 4−Position Plus Common Off Select
Enable B A ON Channels
12
X0 L L L Y0 X0
14
X1 13 L L H Y1 X1
15 X SWITCH X
X2 L H L Y2 X2
11 L H H Y3 X3
X3
ANALOG COMMON H X X NONE
INPUTS/OUTPUTS 1 OUTPUTS/INPUTS
Y0 X = Don’t Care
5 3
Y1 Y SWITCH Y
2
Y2
4
Y3 Pinout: MC74HC4052A (Top View)
10
CHANNEL-SELECT A VCC X2 X1 X X0 X3 A B
9 PIN 16 = VCC
INPUTS B
PIN 7 = VEE 16 15 14 13 12 11 10 9
PIN 8 = GND
6
ENABLE
1 2 3 4 5 6 7 8
Y0 Y2 Y Y3 Y1 Enable VEE GND
http://onsemi.com
214

Control Inputs
LOGIC DIAGRAM
MC74HC4053A Select
Triple Single−Pole, Double−Position Plus Common Off Enable C B A ON Channels
L L L L Z0 Y0 X0
12 L L L H Z0 Y0 X1
X0 14
13 X SWITCH X L L H L Z0 Y1 X0
X1 L L H H Z0 Y1 X1
L H L L Z1 Y0 X0
2 L H L H Z1 Y0 X1
Y0 15 COMMON
ANALOG 1 Y SWITCH Y L H H L Z1 Y1 X0
INPUTS/OUTPUTS Y1 OUTPUTS/INPUTS
L H H H Z1 Y1 X1
H X X X NONE
5
Z0 4
3 Z SWITCH Z X = Don’t Care
Z1
11
A
CHANNEL-SELECT 10 PIN 16 = VCC
INPUTS B
9 PIN 7 = VEE Pinout: MC74HC4053A (Top View)
C PIN 8 = GND
6 VCC Y X X1 X0 A B C
ENABLE
16 15 14 13 12 11 10 9
NOTE: This device allows independent control of each switch.
Channel−Select Input A controls the X−Switch, Input B controls
the Y−Switch and Input C controls the Z−Switch
1 2 3 4 5 6 7 8
Y1 Y0 Z1 Z Z0 Enable VEE GND
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
MAXIMUM RATINGS*
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Symbol Parameter Value Unit This device contains protection
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC Positive DC Supply Voltage (Referenced to GND) – 0.5 to + 7.0 V
(Referenced to VEE) – 0.5 to + 14.0 due to high static voltages or electric
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VEE Negative DC Supply Voltage (Referenced to GND) – 7.0 to + 5.0 V be taken to avoid applications of any
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VIS Analog Input Voltage VEE − 0.5 to V
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC + 0.5
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin Digital Input Voltage (Referenced to GND) – 0.5 to VCC + 0.5 V Vout should be constrained to the
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
I DC Current, Into or Out of Any Pin ± 25 mA Unused inputs must always be
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
EIAJ/SOIC Package† 500
TSSOP Package† 450 Unused outputs must be left open.
ÎÎÎÎ
Tstg
ÎÎÎÎ ÎÎÎÎÎ
TL ÎÎÎ
Storage Temperature Range
ÎÎÎÎÎ
ÎÎÎ
– 65 to + 150 C
C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
EIAJ/SOIC Package: – 7 mW/C from 65 to 125C
http://onsemi.com
215
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
Parameter Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC Positive DC Supply Voltage (Referenced to GND) 2.0 6.0 V
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Referenced to VEE) 2.0 12.0
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VEE Negative DC Supply Voltage, Output (Referenced to − 6.0 GND V
GND)
ÎÎÎÎ
ÎÎÎÎ
VIS
ÎÎÎ
Vin
ÎÎÎÎÎ
ÎÎÎ
Analog Input Voltage
ÎÎ
ÎÎÎ
Digital Input Voltage (Referenced to GND)
VEE
GND
VCC
VCC
V
V
ÎÎÎÎ
VIO*
ÎÎÎÎ ÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
Static or Dynamic Voltage Across Switch
ÎÎ
ÎÎÎ
Operating Temperature Range, All Package Types – 55
1.2
+ 125
V
C
ÎÎÎÎ
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
(Channel Select or Enable Inputs)
VCC = 2.0 V
VCC = 3.0 V
0
0
1000
600
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
*For voltage drops across switch greater than 1.2V (switch on), excessive VCC current may be
drawn; i.e., the current out of the switch may contain both VCC and switch input components.
The reliability of the device will be unaffected unless the Maximum Ratings are exceeded.
DC CHARACTERISTICS — Digital Section (Voltages Referenced to GND) VEE = GND, Except Where Noted
Guaranteed Limit
VCC
VIH Minimum High−Level Input Ron = Per Spec 2.0 1.50 1.50 1.50 V
Voltage, Channel−Select or 3.0 2.10 2.10 2.10
Enable Inputs 4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level Input Ron = Per Spec 2.0 0.5 0.5 0.5 V
Voltage, Channel−Select or 3.0 0.9 0.9 0.9
Enable Inputs 4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
Iin Maximum Input Leakage Current, Vin = VCC or GND, 6.0 ± 0.1 ± 1.0 ± 1.0 µA
Channel−Select or Enable Inputs VEE = − 6.0 V
ICC Maximum Quiescent Supply Channel Select, Enable and µA
Current (per Package) VIS = VCC or GND; VEE = GND 6.0 1 10 20
VIO = 0 V VEE = − 6.0 6.0 4 40 80
http://onsemi.com
216
DC CHARACTERISTICS — Analog Section

Guaranteed Limit
Symbol Parameter Condition VCC VEE −55 to 25°C ≤85°C ≤125°C Unit
Ron Maximum “ON” Resistance Vin = VIL or VIH; VIS = VCC to 4.5 0.0 190 240 280 Ω
VEE; IS ≤ 2.0 mA 4.5 − 4.5 120 150 170
(Figures 1, 2) 6.0 − 6.0 100 125 140
Vin = VIL or VIH; VIS = VCC or 4.5 0.0 150 190 230
VEE (Endpoints); IS ≤ 2.0 mA 4.5 − 4.5 100 125 140
(Figures 1, 2) 6.0 − 6.0 80 100 115
∆Ron Maximum Difference in “ON” Vin = VIL or VIH; 4.5 0.0 30 35 40 Ω
Resistance Between Any Two VIS = 1/2 (VCC − VEE); 4.5 − 4.5 12 15 18
Channels in the Same Package IS ≤ 2.0 mA 6.0 − 6.0 10 12 14
Ioff Maximum Off−Channel Leakage Vin = VIL or VIH; µA
Current, Any One Channel VIO = VCC − VEE; 6.0 − 6.0 0.1 0.5 1.0
Switch Off (Figure 3)
Maximum Off−Channel HC4051A Vin = VIL or VIH; 6.0 − 6.0 0.2 2.0 4.0
Leakage Current, HC4052A VIO = VCC − VEE; 6.0 − 6.0 0.1 1.0 2.0
Common Channel HC4053A Switch Off (Figure 4) 6.0 − 6.0 0.1 1.0 2.0
Ion Maximum On−Channel HC4051A Vin = VIL or VIH; 6.0 − 6.0 0.2 2.0 4.0 µA
Leakage Current, HC4052A Switch−to−Switch = 6.0 − 6.0 0.1 1.0 2.0
Channel−to−Channel HC4053A VCC − VEE; (Figure 5) 6.0 − 6.0 0.1 1.0 2.0

Guaranteed Limit
VCC
tPLH, Maximum Propagation Delay, Channel−Select to Analog Output 2.0 270 320 350 ns
tPHL (Figure 9) 3.0 90 110 125
4.5 59 79 85
6.0 45 65 75
tPLH, Maximum Propagation Delay, Analog Input to Analog Output 2.0 40 60 70 ns
tPHL (Figure 10) 3.0 25 30 32
4.5 12 15 18
6.0 10 13 15
tPLZ, Maximum Propagation Delay, Enable to Analog Output 2.0 160 200 220 ns
tPHZ (Figure 11) 3.0 70 95 110
4.5 48 63 76
6.0 39 55 63
tPZL, Maximum Propagation Delay, Enable to Analog Output 2.0 245 315 345 ns
tPZH (Figure 11) 3.0 115 145 155
4.5 49 69 83
6.0 39 58 67
Cin Maximum Input Capacitance, Channel−Select or Enable Inputs 10 10 10 pF
CI/O Maximum Capacitance Analog I/O 35 35 35 pF
(All Switches Off) Common O/I: HC4051A 130 130 130
HC4052A 80 80 80
HC4053A 50 50 50
Feedthrough 1.0 1.0 1.0
Semiconductor High−Speed CMOS Data Book (DL129/D)
CPD Power Dissipation Capacitance (Figure 13)* HC4051A 45 pF

HC4052A 80
HC4053A 45
http://onsemi.com
217
ADDITIONAL APPLICATION CHARACTERISTICS (GND = 0 V)

Limit*
VCC VEE
Symbol Parameter Condition V V 25°C Unit
BW Maximum On−Channel Bandwidth fin = 1MHz Sine Wave; Adjust fin Voltage to ‘51 ‘52 ‘53 MHz
or Minimum
Mi i F
Frequency R
Response Obt i 0dBm
Obtain 0dB att VOS; Increase
I fin
2.25 −2.25 80 95 120
(Figure 6) Frequency Until dB Meter Reads −3dB;
4.50 −4.50 80 95 120
RL = 50Ω, CL = 10pF
6.00 −6.00 80 95 120
— Off−Channel Feedthrough Isolation fin = Sine Wave; Adjust fin Voltage to 2.25 −2.25 −50 dB
(Figure 7) Obtain 0dBm at VIS 4.50 −4.50 −50
fin = 10kHz, RL = 600Ω, CL = 50pF 6.00 −6.00 −50
2.25 −2.25 −40
4.50 −4.50 −40
fin = 1.0MHz, RL = 50Ω, CL = 10pF 6.00 −6.00 −40
— Feedthrough Noise. Vin ≤ 1MHz Square Wave (tr = tf = 6ns); 2.25 −2.25 25 mVPP
Channel−Select Input to Common Adjust RL at Setup so that IS = 0A; 4.50 −4.50 105
I/O (Figure 8) Enable = GND RL = 600Ω, CL = 50pF 6.00 −6.00 135
2.25 −2.25 35
4.50 −4.50 145
RL = 10kΩ, CL = 10pF 6.00 −6.00 190
— Crosstalk Between Any Two fin = Sine Wave; Adjust fin Voltage to 2.25 −2.25 −50 dB
Switches (Figure 12) Obtain 0dBm at VIS 4.50 −4.50 −50
(Test does not apply to HC4051A) fin = 10kHz, RL = 600Ω, CL = 50pF 6.00 −6.00 −50
2.25 −2.25 −60
4.50 −4.50 −60
fin = 1.0MHz, RL = 50Ω, CL = 10pF 6.00 −6.00 −60
THD Total Harmonic Distortion
fin = 1kHz, RL = 10kΩ, CL = 50pF %
(Figure 14)THD = THDmeasured − THDsource
VIS = 4.0VPP sine wave 2.25 −2.25 0.10
VIS = 8.0VPP sine wave 4.50 −4.50 0.08
VIS = 11.0VPP sine wave 6.00 −6.00 0.05
*Limits not tested. Determined by design and verified by qualification.
300 180
160
250
Ron , ON RESISTANCE (OHMS)
140
200 120
125°C 125°C
100
150
25°C 80
25°C
−55 °C
100 60
40 −55 °C
50
20
0 0
0 0.25 0.5 0.75 1.0 1.25 1.5 1.75 2.0 2.25 0 0.25 0.5 0.75 1.0 1.25 1.5 1.75 2.0 2.25 2.5 2.75 3.0
VIS, INPUT VOLTAGE (VOLTS), REFERENCED TO VEE VIS, INPUT VOLTAGE (VOLTS), REFERENCED TO VEE
Figure 1a. Typical On Resistance, VCC − VEE = 2.0 V Figure 1b. Typical On Resistance, VCC − VEE = 3.0 V
http://onsemi.com
218
120 105
100 90

75 125°C
80
125°C
60
60 25°C
25°C 45
−55 °C
40
−55 °C 30
20 15
0 0
0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0
Figure 1c. Typical On Resistance, VCC − VEE = 4.5 V Figure 1d. Typical On Resistance, VCC − VEE = 6.0 V
80 60
70
50

125°C
60
40
50 25°C
125°C
40 30
−55 °C
30 25°C
20
20 −55 °C
10
10
0 0
−4.5 −3.5 −2.5 −1.5 −0.5 0.5 1.5 2.5 3.5 4.5 −6.0 −5.0 −4.0 −3.0 −2.0 −1.0 0 1.0 2.0 3.0 4.0 5.0 6.0
Figure 1e. Typical On Resistance, VCC − VEE = 9.0 V Figure 1f. Typical On Resistance, VCC − VEE = 12.0 V
PLOTTER
PROGRAMMABLE
POWER MINI COMPUTER DC ANALYZER
SUPPLY
− + VCC
DEVICE
UNDER TEST
ANALOG IN COMMON OUT
GND VEE
Figure 2. On Resistance Test Set−Up
http://onsemi.com
219
VCC VCC
VCC VCC
VEE 16 VEE 16
ANALOG I/O
OFF OFF
VCC A VCC
NC OFF COMMON O/I OFF COMMON O/I
VIH 6 VIH 6
7 7
8 8
VEE VEE
Figure 3. Maximum Off Channel Leakage Current, Figure 4. Maximum Off Channel Leakage Current,
Any One Channel, Test Set−Up Common Channel, Test Set−Up
VCC VOS
VCC VCC
A 16 0.1µF 16 dB
ON fin ON METER
VEE N/C CL* RL
OFF COMMON O/I
VCC ANALOG I/O
VIL 6 6
7 7
8 8
VEE VEE
Figure 5. Maximum On Channel Leakage Current, Figure 6. Maximum On Channel Bandwidth,

Channel to Channel, Test Set−Up Test Set−Up
VIS VCC VOS VCC

0.1µF 16 dB 16
RL
fin OFF METER ON/OFF COMMON O/I
TEST
RL CL* RL ANALOG I/O
POINT
OFF/ON RL CL*
RL
6 6
7 7 VCC
8 Vin ≤ 1 MHz 8 11
tr = tf = 6 ns
VEE VCC VEE
CHANNEL SELECT CHANNEL SELECT
VIL or VIH GND
Figure 7. Off Channel Feedthrough Isolation, Figure 8. Feedthrough Noise, Channel Select to
Test Set−Up Common Out, Test Set−Up
http://onsemi.com
220
VCC
VCC
16
VCC
CHANNEL ON/OFF COMMON O/I
50% TEST
SELECT ANALOG I/O
POINT
OFF/ON CL*
GND
tPLH tPHL
6
ANALOG 7
OUT 50%
8
CHANNEL SELECT
Figure 9a. Propagation Delays, Channel Select Figure 9b. Propagation Delay, Test Set−Up Channel
to Analog Out Select to Analog Out
VCC
16
ANALOG I/O COMMON O/I
VCC TEST
ON
ANALOG POINT
IN 50% CL*
GND
tPLH tPHL
6
7
ANALOG 8
OUT 50%
Figure 10a. Propagation Delays, Analog In Figure 10b. Propagation Delay, Test Set−Up
to Analog Out Analog In to Analog Out
tf tr POSITION 1 WHEN TESTING tPHZ AND tPZH

VCC 1 POSITION 2 WHEN TESTING tPLZ AND tPZL
90%
ENABLE 50% 2
VCC
10%
GND VCC 1kΩ
tPZL tPLZ 16
HIGH 1 ANALOG I/O
IMPEDANCE TEST
ANALOG 2 ON/OFF
50% POINT
OUT 10% CL*
VOL
tPZH tPHZ
ENABLE
VOH 6
90%
ANALOG 7
OUT 50% 8
HIGH
IMPEDANCE
Figure 11a. Propagation Delays, Enable to Figure 11b. Propagation Delay, Test Set−Up
Analog Out Enable to Analog Out
http://onsemi.com
221
VCC
VIS A
VCC
16 16
RL VOS
fin ON ON/OFF COMMON O/I
ANALOG I/O NC
0.1µF OFF/ON
OFF
VEE RL CL* RL CL* VCC
RL 6
7
6 VEE 8 11
7
8 CHANNEL SELECT
Figure 12. Crosstalk Between Any Two Figure 13. Power Dissipation Capacitance,
Switches, Test Set−Up Test Set−Up
0
VIS
VCC VOS −10 FUNDAMENTAL FREQUENCY
0.1µF 16 −20
TO
fin ON DISTORTION −30
RL METER
CL* −40
dB
−50
DEVICE
−60
6 SOURCE
−70
7
8 −80
VEE −90
− 100
1.0 2.0 3.125
FREQUENCY (kHz)
Figure 14a. Total Harmonic Distortion, Test Set−Up Figure 14b. Plot, Harmonic Distortion
The Channel Select and Enable control pins should be at outputs to VCC or GND through a low value resistor helps
VCC or GND logic levels. VCC being recognized as a logic minimize crosstalk and feedthrough noise that may be
high and GND being recognized as a logic low. In this picked up by an unused switch.
example: Although used here, balanced supplies are not a
VCC = +5V = logic high requirement. The only constraints on the power supplies are
GND = 0V = logic low that:
The maximum analog voltage swings are determined by VCC − GND = 2 to 6 volts
the supply voltages VCC and VEE. The positive peak analog VEE − GND = 0 to −6 volts
voltage should not exceed VCC. Similarly, the negative peak VCC − VEE = 2 to 12 volts
analog voltage should not go below VEE. In this example, and VEE ≤ GND
the difference between VCC and VEE is ten volts. Therefore, When voltage transients above VCC and/or below VEE are
using the configuration of Figure 15, a maximum analog anticipated on the analog channels, external Germanium or
signal of ten volts peak−to−peak can be controlled. Unused Schottky diodes (Dx) are recommended as shown in Figure
analog inputs/outputs may be left floating (i.e., not 16. These diodes should be able to absorb the maximum
connected). However, tying unused analog inputs and anticipated current surges during clipping.
http://onsemi.com
222
VCC VCC
+5V VCC
16 Dx 16 Dx
+5V +5V
ANALOG ANALOG
ON ON/OFF
−5V SIGNAL SIGNAL −5V
Dx Dx
VEE VEE
6 11 TO EXTERNAL CMOS
7 10 CIRCUITRY 0 to 5V 7
8 9 DIGITAL SIGNALS 8
−5V VEE
Figure 15. Application Example Figure 16. External Germanium or

Schottky Clipping Diodes
+5V +5V
+5V 16 +5V +5V 16 +5V

ANALOG ANALOG ANALOG ANALOG
ON/OFF ON/OFF
VEE SIGNAL SIGNAL VEE VEE SIGNAL SIGNAL VEE
+5V
*
R R R +5V
6 11 6 11
LSTTL/NMOS LSTTL/NMOS
7 10 7 10
CIRCUITRY CIRCUITRY
8 9 8 9
VEE VEE
* 2K ≤ R ≤ 10K HCT
BUFFER
a. Using Pull−Up Resistors b. Using HCT Interface
Figure 17. Interfacing LSTTL/NMOS to CMOS Inputs
11 LEVEL 13
A X0
SHIFTER
14
X1
10 LEVEL 15
B X2
SHIFTER
12
X3
9 LEVEL 1
C X4
SHIFTER
5
X5
6 LEVEL 2
ENABLE X6
SHIFTER
4
X7
3
X
Figure 18. Function Diagram, HC4051A
http://onsemi.com
223
10 LEVEL 12
A X0
SHIFTER
14
X1
9 LEVEL 15
B X2
SHIFTER
11
X3
13
X
6 LEVEL 1
ENABLE Y0
SHIFTER
5
Y1
2
Y2
4
Y3
3
Y
11 LEVEL 13
A X1
SHIFTER
12
X0
14
X
10 LEVEL 1
B Y1
SHIFTER
2
Y0
15
Y
9 LEVEL 3
C Z1
SHIFTER
5
Z0
4
Z
6 LEVEL
ENABLE
SHIFTER
http://onsemi.com
224
ORDERING & SHIPPING INFORMATION

MC74HC4051AN PDIP−16 500 Units / Unit Pak
MC74HC4051ADR2 SOIC−16 2500 Units / Tape & Reel
MC74HC4051ADT TSSOP−16 96 Units / Rail
MC74HC4051ADTR2 TSSOP−16 2500 Units / Tape & Reel
MC74HC4051ADW SOIC WIDE 48 Units / Rail
MC74HC4051ADWR2 SOIC WIDE 1000 Units / Tape & Reel
MC74HC4051AF SOEIAJ−16 See Note 1
MC74HC4051AFEL SOEIAJ−16 See Note 1
1. For ordering information on the EIAJ version of the SOIC packages, please contact your local ON Semiconductor representative.
http://onsemi.com
225
MC74HC4060A

Counter With Oscillator
MC14060B. The device inputs are compatible with standard CMOS
http://onsemi.com
outputs. MARKING
This device consists of 14 master−slave flip−flops and an oscillator DIAGRAMS
with a frequency that is controlled either by a crystal or by an RC 16
circuit connected externally. The output of each flip−flop feeds the PDIP−16
next and the frequency at each output is half of that of the preceding 16 AWLYYWW
CASE 648
one. The state of the counter advances on the negative−going edge of 1
the Osc In. The active−high Reset is asynchronous and disables the 1
16
oscillator to allow very low power consumption during stand−by
SO−16
operation. HC4060A
D SUFFIX
CASE 751B
AWLYWW
1
to decoding spikes and may have to be gated with Osc Out 2 of the 16
HC4060A.
TSSOP−16 HC40
• Output Drive Capability: 10 LSTTL Loads 16 DT SUFFIX 60A
CASE 948F ALYW

• Low Input Current: 1 µA
A
WL
= Assembly Location
= Wafer Lot
• High Noise Immunity Characteristic of CMOS Devices YY = Year
• In Compliance With JEDEC Standard No. 7A Requirements WW = Work Week
• Chip Complexity: 390 FETs or 97.5 Equivalent Gates LOGIC DIAGRAM

Osc Out 1 Osc Out 2
Pinout: 16−Lead Plastic Package (Top View) 10 9
Osc Osc
7
VCC Q10 Q8 Q9 Reset Osc In Out 1 Out 2 Q4
5
16 15 14 13 12 11 10 9 Q5
11 4
Osc In Q6
6
Q7
14
Q8
13
Q9
15
Q10
1
Q12
1 2 3 4 5 6 7 8 2
Q13
Q12 Q13 Q14 Q6 Q5 Q7 Q4 GND 3
Q14
12 Pin 16 = VCC
FUNCTION TABLE Reset
Pin 8 = GND
Clock Reset Output State
L No Change
L Advance to Next State
X H All Outputs Are Low

MC74HC4060A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
260
C

ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.5*
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
Input Rise/Fall Time VCC = 2.0 V 0
– 55
1000
+ 125
ns
C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
*The oscillator is guaranteed to function at 2.5 V minimum. However, parametrics are tested
at 2.0 V by driving Pin 11 with an external clock source.

Guaranteed Limit
VCC
Voltage |Iout| ≤ 20µA 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
Voltage |Iout| ≤ 20µA 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Voltage (Q4−Q10, Q12−Q14) |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
|Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 5.2mA 6.0 5.48 5.34 5.20
http://onsemi.com
227
MC74HC4060A

Guaranteed Limit
VCC
Voltage (Q4−Q10, Q12−Q14) |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
|Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 5.2mA 6.0 0.26 0.33 0.40
VOH Minimum High−Level Output Vin = VCC or GND 2.0 1.9 1.9 1.9 V
Voltage (Osc Out 1, Osc Out 2) |Iout| ≤ 20µA 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
Vin =VCC or GND |Iout| ≤ 0.7mA 3.0 2.48 2.34 2.20
|Iout| ≤ 1.0mA 4.5 3.98 3.84 3.70
|Iout| ≤ 1.3mA 6.0 5.48 5.34 5.20
VOL Maximum Low−Level Output Vin = VCC or GND 2.0 0.1 0.1 0.1 V
Voltage (Osc Out 1, Osc Out 2) |Iout| ≤ 20µA 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
Vin =VCC or GND |Iout| ≤ 0.7mA 3.0 0.26 0.33 0.40
|Iout| ≤ 1.0mA 4.5 0.26 0.33 0.40
|Iout| ≤ 1.3mA 6.0 0.26 0.33 0.40
(DL129/D).

Guaranteed Limit
VCC
(Figures 1 and 4) 3.0 10 14 12
4.5 30 28 25
6.0 50 45 40
tPLH, Maximum Propagation Delay, Osc In to Q4* 2.0 300 375 450 ns
tPHL (Figures 1 and 4) 3.0 180 200 250
4.5 60 75 90
6.0 51 64 75
tPLH, Maximum Propagation Delay, Osc In to Q14* 2.0 500 750 1000 ns
tPHL (Figures 1 and 4) 3.0 350 450 600
4.5 250 275 300
6.0 200 220 250
(Figures 2 and 4) 3.0 75 100 125
4.5 39 49 61
6.0 33 42 53
4.5 15 19 24
6.0 13 16 20
http://onsemi.com
228
MC74HC4060A
AC CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns) − continued

Guaranteed Limit
VCC
4.5 15 19 22
6.0 13 16 19
VCC = 3.0 V: tP = [61.5+ 34.4 (n−1)] ns VCC = 6.0 V: tP = [24.4 + 12 (n−1)] ns

2

Guaranteed Limit
VCC
(Figure 2) 3.0 75 100 120
4.5 20 25 30
6.0 17 21 25
(Figure 1) 3.0 27 32 36
4.5 15 19 23
6.0 13 16 19
(Figure 2) 3.0 27 32 36
4.5 15 19 23
6.0 13 16 19
(Figure 1) 3.0 800 800 800
4.5 500 500 500
6.0 400 400 400
(DL129/D).
http://onsemi.com
229
MC74HC4060A
PIN DESCRIPTIONS
INPUTS Osc Out 1, Osc Out 2 (Pins 9, 10)

Osc In (Pin 11) Oscillator outputs. These pins are used in conjunction
Negative−edge triggering clock input. A high−to−low with Osc In and the external components to form an
transition on this input advances the state of the counter. Osc oscillator. When Osc In is being driven with an external
In may be driven by an external clock source. clock source, Osc Out 1 and Osc Out 2 must be left open
circuited. With the crystal oscillator configuration in Figure
Reset (Pin 12)
6, Osc Out 2 must be left open circuited.
asynchronously resets the counter to its zero state (forcing
all Q outputs low) and disables the oscillator.
OUTPUTS
Q4—Q10, Q12−Q14 (Pins 7, 5, 4, 6, 13, 15, 1, 2, 3)
Active−high outputs. Each Qn output divides the Clock
input frequency by 2N. The user should note the Q1, Q2, Q3
and Q11 are not available as outputs.
SWITCHING WAVEFORMS
tw
tf tr VCC
VCC Reset 50%
90%
Osc In 50% GND
10% GND tPHL
tw
1/fMAX
tPLH tPHL Q 50%
90% trec
Q 50% VCC
10%
Osc In 50%
tTLH tTHL GND
Figure 1. Figure 2.
TEST
POINT
VCC
Qn OUTPUT
50%
DEVICE
GND UNDER
tPLH tPHL TEST CL*
Qn+1 50%
http://onsemi.com
230
MC74HC4060A
Q4 Q5 Q12 Q13 Q14

7 5 1 2 3
C Q C Q C Q C Q C Q C Q
R R
9
Osc Out 2
Q6 = Pin 4 Q10 = Pin 15

10 Q7 = Pin 6 VCC = Pin 16
Osc Out 1 Q8 = Pin 14 GND = Pin 8
Q9 = Pin 13
11
Osc In
12
Reset
12 For 2.0V ≤ VCC ≤ 6.0V

Reset 10Rtc > RS > 2Rtc
400Hz ≤ f ≤ 400Khz:
Osc In 11 Osc Out 1 10 Osc Out 2 9 1 (finHz, R inohms, C infarads)
f tc tc
Rtc 3RtcCtc
RS Ctc
The formula may vary for other frequencies.
Figure 6. Oscillator Circuit Using RC Configuration
12
Reset
Osc In 11 Osc Out 1 10 9 Osc Out 2

Rf
R1
C1 C2
Figure 7. Pierce Crystal Oscillator Circuit
http://onsemi.com
231
MC74HC4060A
TABLE 1. CRYSTAL OSCILLATOR AMPLIFIER SPECIFICATIONS (TA = 25°C; Input = Pin 11, Output = Pin 10)
Type Positive Reactance (Pierce)
Input Resistance, Rin 60MΩ Minimum
Output Impedance, Zout (4.5V Supply) 200Ω (See Text)
Input Capacitance, Cin 5pF Typical
Output Capacitance, Cout 7pF Typical
Series Capacitance, Ca 5pF Typical
Open Loop Voltage Gain with Output at Full Swing, α 3Vdc Supply 5.0 Expected Minimum
4Vdc Supply 4.0 Expected Minimum
PIERCE CRYSTAL OSCILLATOR DESIGN
RS LS CS
1 2 1 2 1 Re Xe 2
CO
Value are supplied by crystal manufacturer (parallel resonant crystal).
Figure 8. Equivalent Crystal Networks
RS −jXC2 R
Rload
Ca
−jXCo
jXLs
Zload Xload
−jXCs −jXC Cin Cout
NOTE: C = C1 + Cin and R = R1 + Rout. Co is considered as part of

the load. Ca and Rf typically have minimal effect below 2MHz. Values are listed in Table 1.
Figure 9. Series Equivalent Crystal Load Figure 10. Parasitic Capacitances of the Amplifier
http://onsemi.com
232
MC74HC4060A
DESIGN PROCEDURES
The following procedure applies for oscillators operating below 2MHz where Z is a resistor R1. Above 2MHz, additional
impedance elements should be considered: Cout and Ca of the amp, feedback resistor Rf, and amplifier phase shift error from
180°C.
Step 1: Calculate the equivalent series circuit of the crystal at the frequency of oscillation.
jXCo(Rs jXLs jXCs)
Ze Re jXe
jXCo Rs jXLs jXCs
Reactance jXe should be positive, indicating that the crystal is operating as an inductive reactance at the oscillation frequency.
The maximum Rs for the crystal should be used in the equation.
Step 2: Determine β, the attenuation, of the feedback network. For a closed-loop gain of 2,Aνβ = 2,β = 2/Aν where Aν is
the gain of the HC4060A amplifier.
Step 3: Determine the manufacturer’s loading capacitance. For example: A manufacturer may specify an external load
capacitance of 32pF at the required frequency.
Step 4: Determine the required Q of the system, and calculate Rload, For example, a manufacturer specifies a crystal Q of
100,000. In-circuit Q is arbitrarily set at 20% below crystal Q or 80,000. Then Rload = (2πfoLS/Q) − Rs where Ls and Rs are
crystal parameters.
Step 5: Simultaneously solve, using a computer,
XC XC2
(with feedback phase shift = 180°) ( Eq 1 )
R Re XC2 (Xe XC)
ReXC2
Xe XC2 XC XCload (where the loading capacitor is an external load, not including Co) ( Eq 2 )
R
RXCoXC2 [(XC XC2)(XC XCo) XC(XC XCo XC2)]
Rload ( Eq 3 )
X2C2(XC XCo)2 R2(XC XCo XC2)2
Here R = Rout + R1. Rout is amp output resistance, R1 is Z. The C corresponding to XC is given by C = C1 + Cin.
Alternately, pick a value for R1 (i.e, let R1 = RS). Solve Equations 1 and 2 for C1 and C2. Use Equation 3 and the fact that
Q = 2πfoLs/(Rs + Rload) to find in-circuit Q. If Q is not satisfactory pick another value for R1 and repeat the procedure.
CHOOSING R1 the first overtone. Rf must be large enough so as to not affect
Power is dissipated in the effective series resistance of the the phase of the feedback network in an appreciable manner.
crystal. The drive level specified by the crystal manufacturer
is the maximum stress that a crystal can withstand without ACKNOWLEDGEMENTS AND RECOMMENDED
damage or excessive shift in frequency. R1 limits the drive REFERENCES
level. The following publications were used in preparing this
To verify that the maximum dc supply voltage does not data sheet and are hereby acknowledged and recommended
overdrive the crystal, monitor the output frequency as a for reading:
function of voltage at Osc Out 2 (Pin 9). The frequency Technical Note TN-24, Statek Corp.
should increase very slightly as the dc supply voltage is Technical Note TN-7, Statek Corp.
increased. An overdriven crystal will decrease in frequency D. Babin, “Designing Crystal Oscillators”, Machine
or become unstable with an increase in supply voltage. The Design, March 7, 1985.
operating supply voltage must be reduced or R1 must be D. Babin, “Guidelines for Crystal Oscillator Design”,
increased in value if the overdriven condition exists. The Machine Design, April 25, 1985.
user should note that the oscillator start-up time is ALSO RECOMMENDED FOR READING:
proportional to the value of R1. E. Hafner, “The Piezoelectric Crystal Unit-Definitions
SELECTING Rf and Method of Measurement”, Proc. IEEE, Vol. 57, No. 2,
The feedback resistor, Rf, typically ranges up to 20MΩ. Rf Feb., 1969.
determines the gain and bandwidth of the amplifier. Proper D. Kemper, L. Rosine, “Quartz Crystals for Frequency
bandwidth insures oscillation at the correct frequency plus Control”, Electro-Technology, June, 1969.
roll-off to minimize gain at undesirable frequencies, such as P. J. Ottowitz, “A Guide to Crystal Selection”, Electronic
Design, May, 1966.
http://onsemi.com
233
MC74HC4060A
1 2 4 8 16 32 64 128 256 512 1024 2048 4096 8192 16384

Clock
Reset
Q4
Q5
Q6
Q7
Q8
Q9
Q10
Q12
Q13
Q14
http://onsemi.com
234
MC74HC4066A
Quad Analog Switch/

Multiplexer/Demultiplexer
The MC74HC4066A utilizes silicon−gate CMOS technology to
achieve fast propagation delays, low ON resistances, and low
O F F −c h a n n e l l e a k a g e c u r r e n t . T h i s b i l a t e r a l s w i t c h / http://onsemi.com
multiplexer/demultiplexer controls analog and digital voltages that
MARKING DIAGRAMS
may vary across the full power−supply range (from VCC to GND).
The HC4066A is identical in pinout to the metal−gate CMOS 14
DIP−14
MC14016 and MC14066. Each device has four independent switches. N SUFFIX MC74HC4066AN
The device has been designed so the ON resistances (RON) are more CASE 646 AWLYYWW
linear over input voltage than RON of metal−gate CMOS analog 1
switches. 14
The ON/OFF control inputs are compatible with standard CMOS SO−14
HC4066A
outputs; with pullup resistors, they are compatible with LSTTL outputs. D SUFFIX
AWLYWW
CASE 751A
For analog switches with voltage−level translators, see the HC4316A.
• Fast Switching and Propagation Speeds 1
• High ON/OFF Output Voltage Ratio

14
TSSOP−14 HC40
• Low Crosstalk Between Switches DT SUFFIX 66A
• Diode Protection on All Inputs/Outputs CASE 948G ALYW
1
• Wide Power−Supply Voltage Range (VCC − GND) = 2.0 to 12.0 Volts
14
• Analog Input Voltage Range (VCC − GND) = 2.0 to 12.0 Volts SOEIAJ−14
• Improved Linearity and Lower ON Resistance over Input Voltage F SUFFIX 74HC4066A
ALYW
than the MC14016 or MC14066 CASE 965
• Low Noise 1
• Chip Complexity: 44 FETs or 11 Equivalent Gates A = Assembly Location
WL, L = Wafer Lot
YY, Y = Year
LOGIC DIAGRAM WW, W = Work Week
1 2
XA YA PIN ASSIGNMENT
13 XA 1 14 VCC
A ON/OFF CONTROL
4 3 YA 2 13 A ON/OFF CONTROL
XB YB
YB 3 12 D ON/OFF CONTROL
5
B ON/OFF CONTROL XB 4 11 XD
ANALOG
8 9 OUTPUTS/INPUTS B ON/OFF CONTROL 5 10 YD
XC YC
C ON/OFF CONTROL 6 9 YC
6
C ON/OFF CONTROL GND 7 8 XC
11 10
XD YD
12
D ON/OFF CONTROL Device Package Shipping
ANALOG INPUTS/OUTPUTS = XA, XB, XC, XD MC74HC4066AN DIP−14 2000 / Box
PIN 14 = VCC MC74HC4066ADR2 SO−14 2500 / Reel
PIN 7 = GND MC74HC4066ADT TSSOP−14 96 / Rail
FUNCTION TABLE
On/Off Control State of
Input Analog Switch
L Off
H On

June, 2002 − Rev. 5 MC74HC4066A/D
MC74HC4066A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ Parameter Value Unit This device contains protection
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC Positive DC Supply Voltage (Referenced to GND) – 0.5 to + 14.0 V
ÎÎÎÎ
VIS
ÎÎÎÎ ÎÎÎÎÎ
Vin ÎÎÎ
Analog Input Voltage (Referenced to GND)
ÎÎÎÎÎ
ÎÎÎ
– 0.5 to VCC + 0.5
– 0.5 to VCC + 0.5
V
V
ÎÎÎÎ
ÎÎÎÎ
I
ÎÎÎÎÎ
PD ÎÎÎ
DC Current Into or Out of Any Pin
ÎÎÎÎÎ
ÎÎÎ
Power Dissipation in Still Air, Plastic DIP†
± 25
750
mA
mW
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
EIAJ/SOIC Package† 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature – 65 to + 150 °C tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TL Lead Temperature, 1 mm from Case for 10 Seconds °C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP, SOIC or TSSOP Package) 260 I/O pins must be connected to a
*Maximum Ratings are those values beyond which damage to the device may occur. properly terminated line or bus.
†Derating − Plastic DIP: – 10 mW/°C from 65° to 125°C
EIAJ/SOIC Package: – 7 mW/°C from 65° to 125°C
TSSOP Package: − 6.1 mW/°C from 65° to 125°C
For high frequency or heavy load considerations, see the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
VCC
VIS
ÎÎÎÎÎÎ
Positive DC Supply Voltage (Referenced to GND)
ÎÎÎÎÎÎ
ÎÎÎ
Analog Input Voltage (Referenced to GND) GND
2.0 12.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
Vin
ÎÎÎÎÎÎÎ
VIO*
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
GND
−
VCC
1.2
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎÎÎÎÎ
tr, tf
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Input Rise and Fall Time, ON/OFF Control
–55 + 125 °C
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎ
Inputs (Figure 10)
ÎÎÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 3.0 V
VCC = 4.5 V
0
0
0
1000
600
500
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
VCC = 9.0 V 0 400
VCC = 12.0 V 0 250
*For voltage drops across the switch greater than 1.2 V (switch on), excessive VCC current may be drawn; i.e., the current out of the switch may
contain both VCC and switch input components. The reliability of the device will be unaffected unless the Maximum Ratings are exceeded.
ÎÎÎÎ
ÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎ
DC ELECTRICAL CHARACTERISTIC Digital Section (Voltages Referenced to GND)
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VCC – 55 to
Symbol Parameter Test Conditions V 25°C 85°C 125°C Unit
ÎÎÎÎ
VIH
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎÎÎ
Minimum High−Level Voltage
ÎÎÎ
ÎÎÎÎÎÎ
ON/OFF Control Inputs
Ron = Per Spec 2.0
3.0
1.5
2.1
1.5
2.1
1.5
2.1
V
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
4.5 3.15 3.15 3.15
9.0 6.3 6.3 6.3
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
12.0 8.4 8.4 8.4
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
VIL Maximum Low−Level Voltage Ron = Per Spec 2.0 0.5 0.5 0.5 V
ON/OFF Control Inputs 3.0 0.9 0.9 0.9
ÎÎÎÎ
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
4.5
9.0
12.0
1.35
2.7
3.6
1.35
2.7
3.6
1.35
2.7
3.6
ÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ON/OFF Control Inputs
Vin = VCC or GND 12.0 ± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ICC Maximum Quiescent Supply Current (per Package) Vin = VCC or GND 6.0 2 20 40 A
VIO = 0 V 12.0 4 40 160
NOTE: Information on typical parametric values can be found in the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
http://onsemi.com
236
MC74HC4066A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
DC ELECTRICAL CHARACTERISTICS Analog Section (Voltages Referenced to GND)
ÎÎÎÎ ÎÎ Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol Parameter Test Conditions V 25°C 85°C 125°C Unit

ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Ron Maximum “ON” Resistance Vin = VIH 2.0† − − −
VIS = VCC to GND 3.0† − − −
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
IS 2.0 mA (Figures 1, 2) 4.5 120 160 200
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
9.0 70 85 100
12.0 70 85 100
ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VIH
VIS = VCC or GND (Endpoints)
IS 2.0 mA (Figures 1, 2)
2.0
3.0
4.5
−
−
70
−
−
85
−
−
120
ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
9.0
12.0
50
50
60
60
80
80
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Ron Maximum Difference in “ON” Vin = VIH 2.0 − − −
Resistance Between Any Two VIS = 1/2 (VCC − GND) 4.5 20 25 30
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Channels in the Same Package IS 2.0 mA 9.0 15 20 25
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
12.0 15 20 25
A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Ioff Maximum Off−Channel Leakage Vin = VIL 12.0 0.1 0.5 1.0
Current, Any One Channel VIO = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Switch Off (Figure 3)
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Ion Maximum On−Channel Leakage Vin = VIH 12.0 0.1 0.5 1.0 A
Current, Any One Channel VIS = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ (Figure 4)
†At supply voltage (VCC) approaching 3 V the analog switch−on resistance becomes extremely non−linear. Therefore, for low−voltage
operation, it is recommended that these devices only be used to control digital signals.
NOTE: Information on typical parametric values can be found in the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
ÎÎÎÎ
ÎÎÎ
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, ON/OFF Control Inputs: tr = tf = 6 ns)
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VCC – 55 to
V 25°C 85°C 125°C
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
tPHL
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
(Figures 8 and 9)
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ 3.0 30 40 50
ÎÎ
4.5 10 13 15
9.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
12.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLZ, Maximum Propagation Delay, ON/OFF Control to Analog Output 2.0 80 90 110 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHZ (Figures 10 and 11) 3.0 60 70 80
4.5 30 38 45
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
9.0 25 28 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
12.0 25 28 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPZL, Maximum Propagation Delay, ON/OFF Control to Analog Output 2.0 80 90 100 ns
tPZH (Figures 10 and 1 1) 3.0 45 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 25 32 37
9.0 25 32 37
ÎÎÎÎ
ÎÎÎÎC ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Maximum Capacitance ÎÎ
ÎÎ ON/OFF Control Input
12.0
−
25
10
32
10
37
10 pF
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Control Input = GND
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Analog I/O − 35 35 35
Feedthrough − 1.0 1.0 1.0
NOTES:
1. For propagation delays with loads other than 50 pF, see the ON Semiconductor High−Speed CMOS Data Book (DL129/D).

CPD Power Dissipation Capacitance (Per Switch) (Figure 13)* 15 pF
* Used to determine the no−load dynamic power consumption: P D = C PD V CC 2 f + I CC V CC . For load considerations, see the ON
http://onsemi.com
237
MC74HC4066A
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ADDITIONAL APPLICATION CHARACTERISTICS (Voltages Referenced to GND Unless Noted)
ÎÎÎÎ
ÎÎÎ Limit*
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC 25°C
Symbol Parameter Test Conditions V 54/74HC Unit
ÎÎÎÎ
ÎÎÎÎ
BW
or ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum On−Channel Bandwidth
ÎÎÎÎ
ÎÎÎ
fin = 1 MHz Sine Wave
Adjust fin Voltage to Obtain 0 dBm at VOS
4.5
9.0
150
160
MHz
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Minimum Frequency Response Increase fin Frequency Until dB Meter Reads – 3 dB 12.0 160
(Figure 5) RL = 50 , CL = 10 pF
ÎÎÎÎ
ÎÎÎÎ
−
(Figure 6) ÎÎÎÎ
ÎÎÎ ÎÎÎ
Off−Channel Feedthrough Isolation
ÎÎÎÎ
ÎÎÎ
fin Sine Wave
Adjust fin Voltage to Obtain 0 dBm at VIS
fin = 10 kHz, RL = 600 , CL = 50 pF
4.5
9.0
− 50
− 50
dB
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
12.0 − 50
fin = 1.0 MHz, RL = 50 , CL = 10 pF
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 − 40
9.0 − 40
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
12.0 − 40
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
− Feedthrough Noise, Control to Vin 1 MHz Square Wave (tr = tf = 6 ns) 4.5 60 mVPP
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Switch Adjust RL at Setup so that IS = 0 A 9.0 130
( g
(Figure 7)) RL = 600 , CL = 50 pF 12.0 200
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
RL = 10 k, CL = 10 pF 4.5
9.0
30
65
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
12.0 100
fin Sine Wave
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
− Crosstalk Between Any Two 4.5 – 70 dB
Switches Adjust fin Voltage to Obtain 0 dBm at VIS 9.0 – 70
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
( g
(Figure 12)) fin = 10 kHz, RL = 600 , CL = 50 pF 12.0 – 70
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
fin = 1.0 MHz, RL = 50 , CL = 10 pF 4.5 – 80
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
9.0 – 80
12.0 – 80
ÎÎÎÎ
THD
ÎÎÎ
(Figure 14) ÎÎÎ
Total Harmonic Distortion
ÎÎÎÎ
ÎÎÎ
fin = 1 kHz, RL = 10 k, CL = 50 pF
THD = THDMeasured − THDSource
VIS = 4.0 VPP sine wave 4.5 0.10
%
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIS = 8.0 VPP sine wave
VIS = 11.0 VPP sine wave
*Guaranteed limits not tested. Determined by design and verified by qualification.
9.0
12.0
0.06
0.04
http://onsemi.com
238
MC74HC4066A
400
350
RON @ 2 V 300
250
200
150
+25 °C
100
+125°C
50 −55°C
0
0.00 0.20 0.40 0.60 0.80 1.00 1.20 1.40 1.60 1.80 2.00
Vis, INPUT VOLTAGE (VOLTS), REFERENCED TO GROUND
Figure 1g. Typical On Resistance, VCC = 2.0 V
200
180
160
140
RON @ 3 V
120
100
80
60 +25 °C
40 +125°C
−55°C
20
0
0.00 0.20 0.40 0.60 0.80 1.00 1.20 1.40 1.60 1.80 2.00 2.20 2.40 2.60 2.80 3.00
Figure 1h. Typical On Resistance, VCC = 3.0 V
200
180 +25 °C
+125°C
160
−55°C
140
RON @ 4.5 V
120
100
80
60
40
20
0
0.00 0.50 1.00 1.50 2.00 2.50 3.00 3.50 4.00 4.50
Figure 1i. Typical On Resistance, VCC = 4.5 V
http://onsemi.com
239
MC74HC4066A
90
80
70
60
RON @ 6 V
50
40
30
+25 °C
20
+125°C
10 −55°C
0
0.00 0.50 1.00 1.50 2.00 2.50 3.00 3.50 4.00 4.50 5.00 5.50 6.00
Figure 1j. Typical On Resistance, VCC = 6.0 V
90
+25 °C
80
+125°C
70 −55°C
60
RON @ 9V
50
40
30
20
10
0
0.00 1.00 2.00 3.00 4.00 5.00 6.00 7.00 8.00 9.00
Figure 1k. Typical On Resistance, VCC = 9.0 V
60
50
40
RON @ 12 V
30
20
+25 °C
10 +125°C
−55°C
0
0.00 1.00 2.00 3.00 4.00 5.00 6.00 7.00 8.00 9.00 10.00 11.00 12.00
Figure 1l. Typical On Resistance, VCC = 12.0 V
http://onsemi.com
240
MC74HC4066A
PLOTTER
PROGRAMMABLE
SUPPLY
− + VCC
DEVICE
UNDER TEST
GND
Figure 2. On Resistance Test Set−Up
VCC
VCC VCC
GND 14 VCC 14
A ON N/C
VCC A OFF GND
SELECTED VIL SELECTED VIH

CONTROL CONTROL
7 INPUT 7 INPUT
Figure 3. Maximum Off Channel Leakage Current, Figure 4. Maximum On Channel Leakage Current,
Any One Channel, Test Set−Up Test Set−Up
http://onsemi.com
241
MC74HC4066A
VCC VOS VIS VCC VOS

14 14
fin ON fin OFF
dB dB
0.1F CL* 0.1F CL*
METER RL METER
SELECTED
CONTROL
SELECTED VCC INPUT
CONTROL
7 INPUT 7
*Includes all probe and jig capacitance. *Includes all probe and jig capacitance.
Figure 5. Maximum On−Channel Bandwidth Figure 6. Off−Channel Feedthrough Isolation,

Test Set−Up Test Set−Up
VCC/2 VCC VCC/2
14
RL RL
VOS
OFF/ON IS
VCC
CL*
50%
SELECTED ANALOG IN
CONTROL GND
Vin ≤ 1 MHz 7 INPUT tPLH tPHL
tr = tf = 6 ns
VCC
GND CONTROL
50%
ANALOG OUT
Figure 7. Feedthrough Noise, ON/OFF Control to Figure 8. Propagation Delays, Analog In to

Analog Out, Test Set−Up Analog Out
http://onsemi.com
242
MC74HC4066A
VCC tr tf
14 VCC
90%
ANALOG IN ANALOG OUT TEST CONTROL 50%
ON POINT 10% GND
CL*
tPZL tPLZ
HIGH
IMPEDANCE
SELECTED VCC 50%
10% VOL
CONTROL
7 ANALOG
INPUT tPZH tPHZ
OUT
90% VOH
50%
*Includes all probe and jig capacitance. HIGH
IMPEDANCE
Figure 9. Propagation Delay Test Set−Up Figure 10. Propagation Delay, ON/OFF Control
to Analog Out
1
POSITIONWHEN TESTING tPHZ AND tPZH VIS
2
POSITIONWHEN TESTING tPLZ AND tPZL VCC
1
14
RL VOS
2
VCC fin ON
VCC 14 1 k 0.1 F
1
TEST OFF
ON/OFF POINT
2 VCC OR GND
CL* RL CL* RL CL*
RL
SELECTED
SELECTED
CONTROL VCC/2 VCC/2
CONTROL
INPUT
INPUT
7
7
VCC/2
Figure 11. Propagation Delay Test Set−Up Figure 12. Crosstalk Between Any Two Switches,
Test Set−Up
VCC
A
VIS
14 VCC VOS
0.1 F TO
N/C OFF/ON N/C fin ON DISTORTION
CL* METER
RL
SELECTED VCC/2
7 CONTROL SELECTED VCC
INPUT CONTROL
7
INPUT
ON/OFF CONTROL
Figure 13. Power Dissipation Capacitance Figure 14. Total Harmonic Distortion, Test Set−Up
Test Set−Up
http://onsemi.com
243
MC74HC4066A
0
−10 FUNDAMENTAL FREQUENCY
−20
−30
−40
dBm
−50
DEVICE
−60
SOURCE
−70
−80
−90
1.0 2.0 3.0

FREQUENCY (kHz)
Figure 15. Plot, Harmonic Distortion
APPLICATION INFORMATION below, the difference between VCC and GND is twelve volts.
Therefore, using the configuration in Figure 16, a maximum
The ON/OFF Control pins should be at VCC or GND logic analog signal of twelve volts peak−to−peak can be
levels, VCC being recognized as logic high and GND being controlled.
recognized as a logic low. Unused analog inputs/outputs When voltage transients above VCC and/or below GND
may be left floating (not connected). However, it is are anticipated on the analog channels, external diodes (Dx)
advisable to tie unused analog inputs and outputs to VCC or are recommended as shown in Figure 17. These diodes
GND through a low value resistor. This minimizes crosstalk should be small signal, fast turn−on types able to absorb the
and feedthrough noise that may be picked−up by the unused maximum anticipated current surges during clipping. An
I/O pins. alternate method would be to replace the Dx diodes with
The maximum analog voltage swings are determined by Mosorbs (Mosorb is an acronym for high current surge
the supply voltages VCC and GND. The positive peak analog protectors). Mosorbs are fast turn−on devices ideally suited
voltage should not exceed VCC. Similarly, the negative peak for precise DC protection with no inherent wear out
analog voltage should not go below GND. In the example mechanism.
VCC VCC
VCC = 12 V
14 Dx 16 Dx
+ 12 V + 12 V
ANALOG I/O ANALOG O/I
ON ON
0V 0V
Dx Dx
SELECTED SELECTED
VCC
CONTROL CONTROL
OTHER CONTROL OTHER CONTROL
INPUT INPUT
INPUTS INPUTS
7 (VCC OR GND) 7 (VCC OR GND)
Figure 16. 12 V Application Figure 17. Transient Suppressor Application
http://onsemi.com
244
MC74HC4066A
+5 V +5 V
ANALOG 14 ANALOG ANALOG 14 ANALOG

SIGNALS SIGNALS SIGNALS SIGNALS
R* R* R* R* HC4066A HCT HC4066A

LSTTL/ LSTTL/ BUFFER
NMOS 5 NMOS 5
6 CONTROL 6 CONTROL
14 INPUTS 14 INPUTS
15 15
7 7
R* = 2 TO 10 k
a. Using Pull-Up Resistors b. Using HCT Buffer

Figure 18. LSTTL/NMOS to HCMOS Interface
VDD = 5 V VCC = 5 TO 12 V
13 1 16 ANALOG 14 ANALOG
3 SIGNALS SIGNALS
5 HC4066A
7 MC14504 2 5
9 4 6 CONTROL
11 6 14 INPUTS
14 8 10 15 7
Figure 19. TTL/NMOS−to−CMOS Level Converter

Analog Signal Peak−to−Peak Greater than 5 V
(Also see HC4316A)
1 OF 4
CHANNEL 4
SWITCHES
1 OF 4
CHANNEL 3
SWITCHES
COMMON I/O
1 OF 4
CHANNEL 2
SWITCHES
−
1 OF 4 OUTPUT
CHANNEL 1 1 OF 4
SWITCHES INPUT + LF356 OR
SWITCHES
EQUIVALENT
0.01 F
1 2 3 4
CONTROL INPUTS
Figure 20. 4−Input Multiplexer Figure 21. Sample/Hold Amplifier
http://onsemi.com
245
MC74HC4316A
Quad Analog Switch/

Multiplexer/Demultiplexer
with Separate Analog and
Digital Power Supplies
The MC74HC4316A utilizes silicon−gate CMOS technology to MARKING

achieve fast propagation delays, low ON resistances, and low DIAGRAMS
OFF−channel leakage current. This bilateral switch/multiplexer/
16
demultiplexer controls analog and digital voltages that may vary
PDIP−16
across the full analog power−supply range (from VCC to VEE). N SUFFIX HC4316AN
The HC4316A is similar in function to the metal−gate CMOS CASE 648 AWLYYWW
MC14016 and MC14066, and to the High−Speed CMOS HC4066A. 1
Each device has four independent switches. The device control and
Enable inputs are compatible with standard CMOS outputs; with
pullup resistors, they are compatible with LSTTL outputs. The device
has been designed so that the ON resistances (RON) are much more 16
linear over input voltage than RON of metal−gate CMOS analog SOIC−16
HC4316AD
D SUFFIX
switches. Logic−level translators are provided so that the On/Off AWLYWW
CASE 751B
Control and Enable logic−level voltages need only be VCC and GND, 1
while the switch is passing signals ranging between VCC and VEE.
When the Enable pin (active−low) is high, all four analog switches are
turned off. 16
• Logic−Level Translator for On/Off Control and Enable Inputs SOEIAJ−16
• F SUFFIX 74HC4316A
Fast Switching and Propagation Speeds ALYW
CASE 966
• High ON/OFF Output Voltage Ratio
• Diode Protection on All Inputs/Outputs 1
• Analog Power−Supply Voltage Range (VCC − VEE) = 2.0 to 12.0 V WL or L = Wafer Lot
• Digital (Control) Power−Supply Voltage Range (VCC − GND) = YY or Y = Year
WW or W = Work Week
2.0 V to 6.0 V, Independent of VEE
• Improved Linearity of ON Resistance
MC74HC4316ANG PDIP−16 2000 / Box
(Pb−Free)
MC74HC4316AFEL SOEIAJ−16 2000 / Reel
†For information on tape and reel specifications,

*For additional information on our Pb−Free strategy and soldering details, please including part orientation and tape sizes, please
download the ON Semiconductor Soldering and Mounting Techniques refer to our Tape and Reel Packaging Specifications
Reference Manual, SOLDERRM/D. Brochure, BRD8011/D.

May, 2004 − Rev. 3 MC74HC4316A/D
MC74HC4316A
XA 1 16 VCC FUNCTION TABLE

YA 2 15 A ON/OFF
CONTROL Inputs
State of Analog
YB 3 14 D ON/OFF Enable On/Off Control Switch
CONTROL
XB 4 13 XD L H On
B ON/OFF L L Off
CONTROL 5 12 YD
H X Off
C ON/OFF 6 11 YC
CONTROL X = Don’t Care.
ENABLE 7 10 XC
GND 8 9 VEE
1 ANALOG 2
XA YA
SWITCH
15
A ON/OFF CONTROL LEVEL
TRANSLATOR
4 ANALOG 3
XB YB
SWITCH
5 ANALOG
B ON/OFF CONTROL LEVEL
TRANSLATOR OUTPUTS/INPUTS
10 ANALOG 11
XC YC PIN 16 = VCC
SWITCH
6 PIN 8 = GND
C ON/OFF CONTROL LEVEL PIN 9 = VEE
TRANSLATOR GND ≥ VEE
13 ANALOG 12
XD YD
SWITCH
14
D ON/OFF CONTROL LEVEL
7 TRANSLATOR
ENABLE
ANALOG INPUTS/OUTPUTS = XA, XB, XC, XD

http://onsemi.com
247
MC74HC4316A
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
ÎÎ Parameter Value Unit This device contains protection
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VCC Positive DC Supply Voltage (Ref. to GND) – 0.5 to + 7.0 V circuitry to guard against damage
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎÎÎÎÎ
(Ref. to VEE) – 0.5 to + 14.0 due to high static voltages or electric
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VEE Negative DC Supply Voltage (Ref. to GND) – 7.0 to + 0.5 V be taken to avoid applications of any
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
VIS Analog Input Voltage VEE – 0.5 V
to VCC + 0.5 voltages to this high−impedance cir-
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Vin DC Input Voltage (Ref. to GND) – 0.5 to VCC + 0.5 V Vout should be constrained to the
± 25
ÎÎÎÎ
I
DC Current Into or Out of Any Pin
ÎÎÎÎÎÎ
ÎÎ
mA
PD Power Dissipation in Still Air Plastic DIP* 750 mW
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎ
ÎÎÎÎÎÎ
EIAJ/SOIC Package*
TSSOP Package*
500
450
I/O pins must be connected to a
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Tstg Storage Temperature – 65 to + 150 °C
properly terminated line or bus.
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
TL Lead Temperature, 1 mm from Case for 10 Seconds °C
*Derating − Plastic DIP: – 10 mW/°C from 65° to 125°C
EIAJ/SOIC Package: – 7 mW/°C from 65° to 125°C
For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
Parameter
Positive DC Supply Voltage (Ref. to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
ÎÎÎÎ
VEE
ÎÎÎÎÎ
VIS ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Negative DC Supply Voltage (Ref. to GND)
ÎÎÎÎÎ
ÎÎÎÎ
Analog Input Voltage
– 6.0
VEE
GND
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
Vin
ÎÎÎÎÎ
VIO* ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Digital Input Voltage (Ref. to GND)
ÎÎÎÎÎ
ÎÎÎÎ
GND
−
VCC
1.2
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎÎÎ
tr, tf ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
– 55
0
+ 125
1000
°C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
(Control or Enable Inputs) VCC = 3.0 V 0 600
(Figure 10) VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
VCC = 6.0 V 0 400
*For voltage drops across the switch greater than 1.2 V (switch on), excessive VCC current may be drawn; i.e., the current out of the switch may
contain both VCC and switch input components. The reliability of the device will be unaffected unless the Maximum Ratings are exceeded.
http://onsemi.com
248
MC74HC4316A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
DC ELECTRICAL CHARACTERISTICS Digital Section (Voltages Referenced to GND) VEE = GND Except Where Noted
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
– 55 to
25°C 85°C 125°C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIH Minimum High−Level Voltage, Ron = Per Spec 2.0 1.5 1.5 1.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Control or Enable Inputs 3.0 2.1 2.1 2.1
4.5 3.15 3.15 3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIL Maximum Low−Level Voltage, Ron = Per Spec 2.0 0.5 0.5 0.5 V
Control or Enable Inputs 3.0 0.9 0.9 0.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 1.8 1.8 1.8
± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Leakage Vin = VCC or GND 6.0
Current, Control or Enable VEE = – 6.0 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Inputs
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND A
Current (per Package) VIO = 0 V VEE = GND 6.0 2 20 40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VEE = – 6.0 6.0 4 40 160
(DL129/D).
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎ
DC ELECTRICAL CHARACTERISTICS Analog Section (Voltages Referenced to VEE)
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
VEE
V
– 55 to
25°C 85°C 125°C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Ron
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum “ON” Resistance
ÎÎÎÎ
ÎÎÎ
Vin = VIH
VIS = VCC to VEE
IS 2.0 mA (Figures 1, 2)
2.0*
45
4.5
0.0
0.0
− 4.5
−
160
90
−
200
110
−
240
130

ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 − 6.0 90 110 130
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH 2.0 0.0 − − −
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VIS = VCC or VEE (Endpoints) 4.5 0.0 90 115 140
IS 2.0 mA (Figures 1, 2) 4.5 − 4.5 70 90 105
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 − 6.0 70 90 105
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Ron Maximum Difference in “ON” Vin = VIH 2.0 0.0 − − −
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Resistance Between Any Two VIS = 1/2 (VCC − VEE) 4.5 0.0 20 25 30
Channels in the Same Package IS 2.0 mA 4.5 – 4.5 15 20 25
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 – 6.0 15 20 25
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Ioff Maximum Off−Channel Vin = VIL 6.0 – 6.0 0.1 0.5 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Leakage Current, Any One VIO = VCC or VEE
Channel Switch Off (Figure 3)
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Ion
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
Maximum On−Channel
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Leakage Current, Any One
Channel
Vin = VIH
VIS = VCC or VEE
(Figure 4)
6.0 – 6.0 0.1 0.5 1.0 A
(DL129/D).
*At supply voltage (VCC − VEE) approaching 2.0 V the analog switch−on resistance becomes extremely non−linear. Therefore, for low−voltage
operation, it is recommended that these devices only be used to control digital signals.
http://onsemi.com
249
MC74HC4316A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Control or Enable tr = tf = 6 ns, VEE = GND)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
VCC
V
– 55 to
25°C 85°C 125°C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5 7 8
ÎÎÎÎÎ
tPLZ,
ÎÎÎÎÎ ÎÎÎÎ
tPHZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Control or Enable to Analog Output
ÎÎÎÎ
ÎÎÎ
(Figures 10 and 11)
2.0
4.5
130
40
160
50
200
60
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 30 40 50
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZL, Maximum Propagation Delay, Control or Enable to Analog Output 2.0 140 175 250 ns
tPZH (Figures 10 and 11) 4.5 40 50 60
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 30 40 50
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
C Maximum Capacitance ON/OFF Control − 10 10 10 pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
and Enable Inputs
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Control Input = GND
Analog I/O − 35 35 35
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Feedthrough − 1.0 1.0 1.0
CPD Power Dissipation Capacitance (Per Switch) (Figure 13)* 15 pF

*Used to determine the no−load dynamic power consumption: PD = C PD V CC 2 f + I CC V CC . For load considerations, see Chapter 2of the
http://onsemi.com
250
MC74HC4316A
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ADDITIONAL APPLICATION CHARACTERISTICS (GND = 0 V)
ÎÎÎÎ ÎÎÎ
ÎÎÎ
VCC VEE Limit*
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions V V 25°C Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
BW Maximum On–Channel Bandwidth or fin = 1 MHz Sine Wave 2.25 – 2.25 150 MHz
Minimum Frequency Response Adjust fin Voltage to Obtain 0 dBm at VOS 4.50 – 4.50 160
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
(Figure 5) Increase fin Frequency Until dB Meter 6.00 – 6.00 160
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
Reads – 3 dB RL = 50 , CL = 10 pF
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
− Off–Channel Feedthrough Isolation fin Sine Wave 2.25 – 2.25 – 50 dB
(Figure 6) Adjust fin Voltage to Obtain 0 dBm at VIS 4.50 – 4.50 – 50
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
fin = 10 kHz, RL = 600 , CL = 50 pF 6.00 – 6.00 – 50
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
fin = 1.0 MHz, RL = 50 , CL = 10 pF 2.25 – 2.25 – 40
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
4.50 – 4.50 – 40
6.00 – 6.00 – 40
ÎÎÎÎ
ÎÎÎÎ
−
Switch ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
Feedthrough Noise, Control to
ÎÎÎ
ÎÎÎ
Vin 1 MHz Square Wave (tr = tf = 6 ns)
Adjust RL at Setup so that IS = 0 A
RL = 600 , CL = 50 pF
2.25
4.50
– 2.25
– 4.50
60
130
mVPP
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
(Figure 7) 6.00 – 6.00 200
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
RL = 10 k, CL = 10 pF 2.25 – 2.25 30
4.50 – 4.50 65
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
6.00 – 6.00 100
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
− Crosstalk Between Any Two fin Sine Wave 2.25 – 2.25 – 70 dB
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
Switches Adjust fin Voltage to Obtain 0 dBm at VIS 4.50 – 4.50 – 70
(Figure 12) fin = 10 kHz, RL = 600 , CL = 50 pF 6.00 – 6.00 – 70
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
fin = 1.0 MHz, RL = 50 , CL = 10 pF 2.25
4.50
– 2.25
– 4.50
– 80
– 80
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
6.00 – 6.00 – 80
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
THD Total Harmonic Distortion fin = 1 kHz, RL = 10 k, CL = 50 pF %
(Figure 14) THD = THDMeasured − THDSource
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
VIS = 4.0 VPP sine wave 2.25 – 2.25 0.10
VIS = 8.0 VPP sine wave 4.50 – 4.50 0.06
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
*Limits not tested. Determined by design and verified by qualification.
VIS = 11.0 VPP sine wave 6.00 – 6.00 0.04
http://onsemi.com
251
MC74HC4316A
TBD TBD
Figure 1a. Typical On Resistance, Figure 1b. Typical On Resistance,

VCC − VEE = 2.0 V VCC − VEE = 4.5 V
TBD TBD
Figure 1c. Typical On Resistance, Figure 1d. Typical On Resistance,

VCC − VEE = 6.0 V VCC − VEE = 9.0 V
PLOTTER
PROGRAMMABLE
SUPPLY
TBD
− + VCC
DEVICE
UNDER TEST
GND VEE
Figure 1e. Typical On Resistance, Figure 2. On Resistance Test Set−Up

VCC − VEE = 12.0 V
http://onsemi.com
252
MC74HC4316A
VCC
VCC VCC
VEE 16 VCC 16
A ON N/C
VCC A OFF
O/I
VEE
VIL VIH
7 SELECTED 7 SELECTED
8 CONTROL 8 CONTROL
9 INPUT 9 INPUT
VEE VEE
Any One Channel, Test Set−Up Test Set−Up
VIS
VCC VCC VCC
16 RL 16
TO dB TO dB
fin ON fin OFF
METER METER
0.1 F RL CL* 0.1 F RL RL CL*
VCC
7 7
SELECTED SELECTED
8 8
CONTROL CONTROL
9 9
INPUT INPUT
VEE VEE
Figure 5. Maximum On−Channel Bandwidth Figure 6. Off−Channel Feedthrough Isolation,

Test Set−Up Test Set−Up
VCC
16
TEST
ON/OFF POINT VCC
RL
RL CL*
7 50%
8 ANALOG IN
9 SELECTED GND
CONTROL tPLH tPHL
VEE INPUT
CONTROL 50%
ANALOG OUT
Figure 7. Feedthrough Noise, Control to Analog Out, Figure 8. Propagation Delays, Analog In to
Test Set−Up Analog Out
http://onsemi.com
253
MC74HC4316A
VCC
16 tr tf
ANALOG I/O ANALOG O/I TEST ENABLE VCC
ON POINT 50%
50 pF* CONTROL GND
tPZL tPLZ
HIGH
7 SELECTED VCC IMPEDANCE
8 50%
CONTROL 10% VOL
9 ANALOG
INPUT tPZH tPHZ
OUT 90% VOH
50%
HIGH
*Includes all probe and jig capacitance. IMPEDANCE
Figure 9. Propagation Delay Test Set−Up Figure 10. Propagation Delay, ON/OFF Control
to Analog Out
VIS
1
POSITIONWHEN TESTING tPHZ AND tPZH
1 2
POSITIONWHEN TESTING tPLZ AND tPZL
VCC
RL
2 fin 16
VCC RL
VCC 1 k 0.1 F ON
16
1 CL*
TEST ANALOG I/O
ON/OFF POINT
2
50 pF* TEST
OFF POINT
CONTROL RL CL*
OR 7
8 VCC
ENABLE
9 SELECTED
8 CONTROL
9 VEE INPUT
Figure 11. Propagation Delay Test Set−Up Figure 12. Crosstalk Between Any Two Switches,
Test Set−Up (Adjacent Channels Used)
VCC
A
VIS
16 VCC VOS
10 F 16
TO
N/C ON/OFF N/C fin ON DISTORTION
RL CL* METER
7
8 SELECTED
7
9 CONTROL SELECTED
8 VCC
INPUT CONTROL
VEE 9
INPUT
VEE
CONTROL
Figure 13. Power Dissipation Capacitance Figure 14. Total Harmonic Distortion, Test Set−Up
Test Set−Up
http://onsemi.com
254
MC74HC4316A
0
−10 FUNDAMENTAL FREQUENCY
−20
−30
−40
dBm
−50
DEVICE
−60
SOURCE
−70
−80
−90
− 100
1.0 2.0 3.0
FREQUENCY (kHz)
Figure 15. Plot, Harmonic Distortion
The Enable and Control pins should be at VCC or GND Therefore, using the configuration in Figure 16, a maximum
logic levels, VCC being recognized as logic high and GND analog signal of twelve volts peak−to−peak can be
being recognized as a logic low. Unused analog controlled.
inputs/outputs may be left floating (not connected). When voltage transients above VCC and/or below VEE are
However, it is advisable to tie unused analog inputs and anticipated on the analog channels, external diodes (Dx) are
outputs to VCC or VEE through a low value resistor. This recommended as shown in Figure 17. These diodes should
minimizes crosstalk and feedthrough noise that may be be small signal, fast turn−on types able to absorb the
picked up by the unused I/O pins. maximum anticipated current surges during clipping. An
The maximum analog voltage swings are determined by alternate method would be to replace the Dx diodes with
the supply voltages VCC and VEE. The positive peak analog MOSORBs (MOSORB is an acronym for high current
voltage should not exceed VCC. Similarly, the negative peak surge protectors). MOSORBs are fast turn−on devices
analog voltage should not go below VEE. In the example ideally suited for precise dc protection with no inherent wear
below, the difference between VCC and VEE is 12 V. out mechanism.
VCC VCC
VCC = 6 V
16 Dx 16 Dx
+6V +6V
ANALOG I/O ANALOG O/I
ON ON
−6 V −6 V VCC
Dx SELECTED Dx
+6V SELECTED CONTROL VEE
CONTROL INPUT
VEE
INPUT
ENABLE CONTROL VEE ENABLE CONTROL
VEE INPUTS INPUTS
8 (VCC OR GND) (VCC OR GND)
−6 V
Figure 16. Figure 17. Transient Suppressor Application
http://onsemi.com
255
MC74HC4316A
VCC = 5 V +5 V
ANALOG 16 ANALOG ANALOG 16 ANALOG

SIGNALS SIGNALS SIGNALS SIGNALS
R* R* R* R* R*
HC4316A HCT HC4016A
VEE = 0 VEE = 0
BUFFER
TO −6 V TO −6 V
7 5
TTL ENABLE LSTTL/
5 AND NMOS 6 CONTROL
6 CONTROL 9 14 INPUTS 9
14 INPUTS
15 15
8 7
R* = 2 TO 10 k
a. Using Pull−Up Resistors b. Using HCT Buffer
Figure 18. LSTTL/NMOS to HCMOS Interface
VCC = 12 V
12 V R1
POWER GND = 6 V
SUPPLY
R2
VEE = 0 V
R1 = R2
VCC
ANALOG ANALOG
INPUT R3 OUTPUT
SIGNAL 1 OF 4 SIGNAL 12 V
12 VPP
SWITCHES 0
C R4
R1 = R2
R3 = R4
VEE
Figure 19. Switching a 0−to−12 V Signal Using a

Single Power Supply (GND ≠ 0 V)
1 OF 4
CHANNEL 4
SWITCHES
1 OF 4
CHANNEL 3
SWITCHES
COMMON I/O
1 OF 4
CHANNEL 2
SWITCHES
−
1 OF 4 OUTPUT
CHANNEL 1 1 OF 4
SWITCHES INPUT + LF356 OR
SWITCHES
EQUIVALENT
0.01 F
1 2 3 4
CONTROL INPUTS
Figure 20. 4−Input Multiplexer Figure 21. Sample/Hold Amplifier
http://onsemi.com
256
MC74HC4538A
Dual Precision Monostable

Multivibrator (Retriggerable,
Resettable)
The MC74HC4538A is identical in pinout to the MC14538B. The
device inputs are compatible with standard CMOS outputs; with http://onsemi.com
pullup resistors, they are compatible with LSTTL outputs.
This dual monostable multivibrator may be triggered by either the MARKING
positive or the negative edge of an input pulse, and produces a DIAGRAMS
precision output pulse over a wide range of pulse widths. Because the
device has conditioned trigger inputs, there are no trigger−input rise 16
16
and fall time restrictions. The output pulse width is determined by the MC74HC4538AN
1
external timing components, Rx and Cx. The device has a reset AWLYYWW
function which forces the Q output low and the Q output high, PDIP−16
N SUFFIX 1
regardless of the state of the output pulse circuitry.
CASE 648
• Unlimited Rise and Fall Times Allowed on the Trigger Inputs
• Output Pulse is Independent of the Trigger Pulse Width
• ± 10% Guaranteed Pulse Width Variation from Part to Part (Using
the Same Test Jig) 16
16
• Output Drive Capability: 10 LSTTL Loads 1 HC4538A
• Outputs Directly Interface to CMOS, NMOS and TTL SO−16
AWLYWW
• Operating Voltage Range: 3.0 to 6.0 V D SUFFIX 1

• Low Input Current: 1.0 µA CASE 751B

No. 7A 16
•
16
Chip Complexity: 145 FETs or 36 Equivalent Gates HC
1
4538A
TSSOP−16 ALYW
GND 1 16 VCC DT SUFFIX
CASE 948F 1
CX1/RX1 2 15 GND
RESET 1 3 14 CX2/RX2
A1 4 13 RESET 2 A = Assembly Location
B1 5 12 A2 L, WL = Wafer Lot
Y, YY = Year
Q1 6 11 B2
W, WW = Work Week
Q1 7 10 Q2
GND 8 9 Q2
Figure 3. Pin Assignment ORDERING INFORMATION


April, 2001 − Rev. 8 MC74HC4538A/D
MC74HC4538A
CX1 RX1
VCC
1 2
4 6
TRIGGER A1 Q1
INPUTS 5 7
B1 Q1
3
RESET 1
CX2 RX2
VCC
15 14
12 10
TRIGGER A2 Q2
INPUTS 11 9
B2 Q2
13
PIN 16 = VCC RESET 2
PIN 8 = GND
RX AND CX ARE EXTERNAL COMPONENTS
PIN 1 AND PIN 15 MUST BE HARD WIRED TO GND
FUNCTION TABLE
Inputs Outputs
Reset A B Q Q
H H
H L
H X L Not Triggered
H H X Not Triggered
H L,H, H Not Triggered
H L L,H, Not Triggered
L X X L H
X X Not Triggered
http://onsemi.com
258
MC74HC4538A

VI DC Input Voltage 0.5 VI VCC 0.5 V
IIK DC Input Diode Current A, B, Reset 20 mA
CX, RX 30

TL Lead temperature, 1 mm from Case for 10 Seconds 260 C
TJ Junction temperature under Bias 150 C
JA Thermal resistance PDIP 78 C/W
SOIC 112
TSSOP 148
SOIC 500
TSSOP 450
VESD ESD Withstand Voltage Human Body Model (Note 5) >2000 V
Machine Model (Note 6) >100
Charged Device Model (Note 7) >500

VCC DC Supply Voltage (Referenced to GND) 3.0* 6.0 V
TA Operating Temperature, All Package Types –55 +125 C
(Figure 7) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
A or B (Figure 5) − No Limit
Rx External Timing Resistor VCC < 4.5 V 1.0 † k
VCC ≥ 4.5 V 2.0 †
Cx External Timing Capacitor 0 † F
*The HC4538A will function at 2.0 V but for optimum pulse−width stability, VCC should be above 3.0 V.
†The maximum allowable values of Rx and Cx are a function of the leakage of capacitor Cx, the leakage of the HC4538A, and leakage due to board layout
and surface resistance. For most applications, Cx/Rx should be limited to a maximum value of 10 F/1.0 M. Values of Cx > 1.0 F may cause a
problem during power down (see Power Down Considerations). Susceptibility to externally induced noise signals may occur for Rx > 1.0 M.
http://onsemi.com
259
MC74HC4538A
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
DC CHARACTERISTICS
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limits
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
–55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Test Conditions Volts Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VIH Minimum High−Level Vout = 0.1 V or VCC – 0.1 V 2.0 1.5 1.5 1.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Input Voltage |Iout| 20 µA 4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎ
VIL
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
Input Voltage ÎÎÎ
Maximum Low−Level
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
|Iout| 20 µA
2.0
4.5
0.5
1.35
0.5
1.35
0.5
1.35
V
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Output Voltage |Iout| 20 µA 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Vin = VIH or VIL
|Iout| − 4.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 3.98 3.84 3.7
|Iout| − 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎ
VOL
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Low−Level
ÎÎÎ
Output Voltage ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
Vin = VIH or VIL
ÎÎ
|Iout| 20 µA
2.0
4.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
|Iout| 5.2 mA 6.0 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Iin Maximum Input Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Leakage Current
(A, B, Reset)
ÎÎÎÎ
ÎÎÎÎÎÎÎ
Iin
ÎÎÎÎ
ÎÎÎ
Maximum Input
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Leakage Current ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Vin = VCC or GND
ÎÎ
6.0 ± 50 ± 500 ± 500 nA
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
(Rx, Cx)
µA
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ICC Maximum Quiescent Vin = VCC or GND 6.0 130 220 350
Supply Current Q1 and Q2 = Low
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
(per package) Iout = 0 µA
Standby State
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ICC
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Maximum Supply
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎ
Vin = VCC or GND
Q1 and Q2 = High 25C –45C to 85C –55C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
(per package) Iout = 0 µA
Active State Pins 2 and 14 = 0.5 VCC 6.0 400 600 800 µA
http://onsemi.com
260
MC74HC4538A
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
AC CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎ
Guaranteed Limits
ÎÎÎÎ
ÎÎÎ
Î ÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
–55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tPLH Maximum Propagation Delay 2.0 175 220 265 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Input A or B to Q 4.5 35 44 53
(Figures 6 and 8) 6.0 30 37 45
ÎÎÎÎ
tPHL
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
Input A or B to NQ
ÎÎÎÎÎ
Maximum Propagation Delay
ÎÎ
2.0
4.5
195
39
245
49
295
59
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
(Figures 6 and 8) 6.0 33 42 50
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tPHL Maximum Propagation Delay 2.0 175 220 265 ns
Reset to Q 4.5 35 44 53
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
(Figures 7 and 8) 6.0 30 37 45
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tPLH Maximum Propagation Delay 2.0 175 220 265 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Reset to NQ 4.5 35 44 53
(Figures 7 and 8) 6.0 30 37 45
ÎÎÎÎ
tTLH,
ÎÎÎÎ ÎÎÎ
tTHL ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
(Figures 7 and 8)
ÎÎÎÎÎ
2.0
4.5
75
15
95
19
110
22
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Cin Maximum Input Capacitance (A. B, Reset) — 10 10 10 pF
(Cx, Rx) 25 25 25
CPD Power Dissipation Capacitance (per Multivibrator)* 150 pF
*Used to determine the no−load dynamic power consumption: P D = CPD VCC 2 f + ICC VCC . For load considerations, see the ON Semiconductor
ÎÎÎÎ
ÎÎÎ
TIMING CHARACTERISTICS (Input tr = tf = 6.0 ns)
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limits
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
–55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
trec Minimum Recovery Time, Inactive to A or B 2.0 0 0 0 ns
(Figure 7) 4.5 0 0 0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 0 0 0
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
(Figure 6)
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Minimum Pulse Width, Input A or B
ÎÎ
2.0
4.5
6.0
60
12
10
75
15
13
90
18
15
ns
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
(Figure 7) ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
2.0
4.5
60
12
75
15
90
18
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tr, tf Maximum Input Rise and Fall Times, Reset 2.0 1000 1000 1000 ns
(Figure 7) 4.5 500 500 500
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 400 400 400
ÎÎÎÎ
ÎÎÎ
A or B 2.0
ÎÎÎÎ
ÎÎÎ
(Figure 7) 4.5 No Limit
6.0
http://onsemi.com
261
MC74HC4538A
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
OUTPUT PULSE WIDTH CHARACTERISTICS (CL = 50 pF)t
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Conditions Guaranteed Limits
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
–55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Timing Components Volts Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
τ Output Pulse Width* Rx = 10 kΩ, Cx = 0.1 µF 5.0 0.63 0.77 0.6 0.8 0.59 0.81 ms
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
(Figures 6 and 8)
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
— Pulse Width Match — — ± 5.0 %
Between Circuits in the
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
same Package
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
— Pulse Width Match — — ± 10 %
ÎÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
Variation (Part to Part)
*For output pulse widths greater than 100 µs, typically τ = kRxCx, where the value of k may be found in Figure 5.
0.8 10 s
k, OUTPUT PULSE WIDTH CONSTANT
TA = 25°C
1s VCC = 5 V, TA = 25°C
OUTPUT PULSE WIDTH (τ)

0.7
100 ms
0.6 10 ms
(TYPICAL)
1 ms
0.5 100 µs 1 MΩ
10 µs 100 kΩ
0.4
1 µs 10 kΩ
0.3 100 ns 1 kΩ
1 2 3 4 5 6 7 0.00001 0.0001 0.001 0.01 0.1 1 10 100
VCC, POWER SUPPLY VOLTAGE (VOLTS) CAPACITANCE (µF)
Figure 5. Typical Output Pulse Width Constant, Figure 6. Output Pulse Width versus Timing Capacitance
k, versus Supply Voltage
(For output pulse widths > 100 µs: τ = kRxCx)
1.1
Rx = 100 kΩ TA = 25°C
(NORMALIZED TO 5 V NUMBER)
Cx = 1000 pF
1
0.9
0.8
Rx = 1 MΩ
0.7 Cx = 0.1 µF
0.6
0.5
1 2 3 4 5 6 7
Figure 7. Normalized Output Pulse Width versus Power Supply Voltage
http://onsemi.com
262
MC74HC4538A
1.1
(NORMALIZED TO 25C NUMBER)

1.05

1
VCC = 6 V Rx = 10 kΩ
0.95 Cx = 0.1 µF
0.9
0.85
VCC = 3 V
0.8
−75 −50 −25 0 25 50 75 100 125 150
TA, AMBIENT TEMPERATURE (°C)
1.03
(NORMALIZED TO 25C NUMBER)
1.02 Rx = 10 kΩ
Cx = 0.1 µF
1.01
VCC = 5.5 V
0.99
0.98 VCC = 5 V
VCC = 4.5 V
0.97
−75 −50 −25 0 25 50 75 100 125 150
TA, AMBIENT TEMPERATURE (°C)
tw(H)
VCC
50%
A GND
tw(L)
B VCC
50%
GND
tPLH τ tPLH τ
50%
Q
tPHL τ tPHL τ
Q
50%
Figure 10. Switching Waveform
http://onsemi.com
263
MC74HC4538A
tr tf
VCC
90%
A 10% GND
trr
VCC
50%
B GND
tf tf
VCC
90%
RESET 50%
10% GND
tw(L) trec
tTLH τ + trr
tPHL
90% (RETRIGGERED PULSE)
50% 50%
Q 10%
tTHL tPLH
Q
90%
50%
10%
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*
http://onsemi.com
264
MC74HC4538A
PIN DESCRIPTIONS
INPUTS capacitors (see the Block Diagram). Polystyrene capacitors

are recommended for optimum pulse width control.
A1, A2 (Pins 4, 12)
Electrolytic capacitors are not recommended due to high
Positive−edge trigger inputs. A rising−edge signal on leakages associated with these type capacitors.
either of these pins triggers the corresponding multivibrator
when there is a high level on the B1 or B2 input. GND (Pins 1 and 15)
External ground. The external timing capacitors discharge
B1, B2 (Pins 5, 11)
to ground through these pins.
Negative−edge trigger inputs. A falling−edge signal on
either of these pins triggers the corresponding multivibrator OUTPUTS
when there is a low level on the A1 or A2 input.
Q1, Q2 (Pins 6, 10)
Reset 1, Reset 2 (Pins 3, 13) Noninverted monostable outputs. These pins (normally
Reset inputs (active low). When a low level is applied to low) pulse high when the multivibrator is triggered at either
one of these pins, the Q output of the corresponding the A or the B input. The width of the pulse is determined by
multivibrator is reset to a low level and the Q output is set to the external timing components, RX and CX.
a high level.
Q1, Q2 (Pins 7, 9)
CX1/RX1 and CX2/RX2 (Pins 2 and 14) Inverted monostable outputs. These pins (normally high)
External timing components. These pins are tied to the pulse low when the multivibrator is triggered at either the A
common points of the external timing resistors and or the B input. These outputs are the inverse of Q1 and Q2.
http://onsemi.com
265
MC74HC4538A
RxCx
UPPER
REFERENCE OUTPUT
CIRCUIT LATCH
−
VCC + Vre,
UPPER
M1 LOWER
VCC REFERENCE
CIRCUIT
2 kΩ −
M2 + Q
Vre,
LOWER
M3
TRIGGER
CONTROL CIRCUIT
A
C Q
TRIGGER CONTROL
CB RESET CIRCUIT
B R
RESET
POWER
ON
RESET
RESET LATCH
Figure 13. Logic Detail (1/2 the Device)
http://onsemi.com
266
MC74HC4538A
CIRCUIT OPERATION
Figure 12 shows the HC4538A configured in the TRIGGER OPERATION

retriggerable mode. Briefly, the device operates as follows The HC4538A is triggered by either a rising−edge signal
(refer to Figure 10): In the quiescent state, the external at input A (#7) or a falling−edge signal at input B (#8), with
timing capacitor, Cx, is charged to V CC. When a trigger the unused trigger input and the Reset input held at the
occurs, the Q output goes high and Cx discharges quickly to voltage levels shown in the Function Table. Either trigger
the lower reference voltage (Vref Lower 1/3 V CC). Cx signal will cause the output of the trigger−control circuit to
then charges, through Rx, back up to the upper reference go high (#9).
voltage (Vref Upper 2/3 V CC), at which point the The trigger−control circuit going high simultaneously
one−shot has timed out and the Q output goes low. initiates two events. First, the output latch goes low, thus
The following, more detailed description of the circuit taking the Q output of the HC4538A to a high state (#10).
operation refers to both the logic detail (Figure 9) and the Second, transistor M3 is turned on, which allows the
timing diagram (Figure 10). external timing capacitor, Cx, to rapidly discharge toward
ground (#11). (Note that the voltage across Cx appears at the
QUIESCENT STATE input of both the upper and lower reference circuit
In the quiescent state, before an input trigger appears, the comparator).
output latch is high and the reset latch is high (#1 in When Cx discharges to the reference voltage of the lower
Figure 10). Thus the Q output (pin 6 or 10) of the monostable reference circuit (#12), the outputs of both reference circuits
multivibrator is low (#2, Figure 10). will be high (#13). The trigger−control reset circuit goes high,
The output of the trigger−control circuit is low (#3), and resetting the trigger−control circuit flip−flop to a low state
transistors M1, M2, and M3 are turned off. The external (#14). This turns transistor M3 off again, allowing Cx to begin
timing capacitor, Cx, is charged to VCC (#4), and both the to charge back up toward VCC, with a time constant t = RxCx
upper and lower reference circuit has a low output (#5). (#15). Once the voltage across Cx charges to above the lower
In addition, the output of the trigger−control reset circuit reference voltage, the lower reference circuit will go low
is low. allowing the monostable multivibrator to be retriggered.
QUIESCENT TRIGGER CYCLE TRIGGER CYCLE
STATE (A INPUT) (B INPUT) RESET RETRIGGER
7
trr
TRIGGER INPUT A
(PIN 4 OR 12)
TRIGGER INPUT B
(PIN 5 OR 11) 8
24
9
TRIGGER-CONTROL 3 14
CIRCUIT OUTPUT
4 11 21 23
15 17
RX/CX INPUT
12
(PIN 2 OR 14)
Vref UPPER 25
Vref LOWER 13
5 18
UPPER REFERENCE
CIRCUIT 13
LOWER REFERENCE 6 16
CIRCUIT
RESET INPUT
20
(PIN 3 OR 13)
1
RESET LATCH
22
10
2 19
Q OUTPUT
(PIN 6 OR 10)
τ τ τ + trr
http://onsemi.com
267
MC74HC4538A
When Cx charges up to the reference voltage of the upper occurs, the output of the reset latch goes low (#22), turning
reference circuit (#17), the output of the upper reference on transistor M1. Thus Cx is allowed to quickly charge up to
circuit goes low (#18). This causes the output latch to toggle, VCC (#23) to await the next trigger signal.
taking the Q output of the HC4538A to a low state (#19), and On power up of the HC4538A the power−on reset circuit
completing the time−out cycle. will be high causing a reset condition. This will prevent the
trigger−control circuit from accepting a trigger input during
POWER−DOWN CONSIDERATIONS this state. The HC4538A’s Q outputs are low and the Q not
Large values of Cx may cause problems when powering outputs are high.
down the HC4538A because of the amount of energy stored
in the capacitor. When a system containing this device is RETRIGGER OPERATION
powered down, the capacitor may discharge from VCC When used in the retriggerable mode (Figure 12), the
through the input protection diodes at pin 2 or pin 14. HC4538A may be retriggered during timing out of the
Current through the protection diodes must be limited to 30 output pulse at any time after the trigger−control circuit
mA; therefore, the turn−off time of the VCC power supply flip−flop has been reset (#24), and the voltage across Cx is
must not be faster than t = VCCC x /(30 mA). For example, above the lower reference voltage. As long as the Cx voltage
if VCC = 5.0 V and Cx = 15 µF, the VCC supply must turn off is below the lower reference voltage, the reset of the
no faster than t = (5.0 V)(15 µF)/30 mA = 2.5 ms. This is flip−flop is high, disabling any trigger pulse. This prevents
usually not a problem because power supplies are heavily M3 from turning on during this period resulting in an output
filtered and cannot discharge at this rate. pulse width that is predictable.
When a more rapid decrease of VCC to zero volts occurs, The amount of undershoot voltage on RxCx during the
the HC4538A may sustain damage. To avoid this possibility, trigger mode is a function of loop delay, M3 conductivity,
use an external damping diode, Dx, connected as shown in and V DD. Minimum retrigger time, trr (Figure 7), is a
Figure 11. Best results can be achieved if diode Dx is chosen function of 1) time to discharge R x C x from V DD to lower
to be a germanium or Schottky type diode able to withstand reference voltage (T discharge); 2) loop delay (T delay); 3)
large current surges. time to charge Rx C x from the undershoot voltage back to the
lower reference voltage (Tcharge).
RESET AND POWER ON RESET OPERATION Figure 13 shows the device configured in the
A low voltage applied to the Reset pin always forces the non−retriggerable mode.
Q output of the HC4538A to a low state. For additional information, please see Application Note
The timing diagram illustrates the case in which reset (AN1558/D) titled Characterization of Retrigger Time in
occurs (#20) while Cx is charging up toward the reference the HC4538A Dual Precision Monostable Multivibrator.
voltage of the upper reference circuit (#21). When a reset
DX
CX VCC
RX
Q
A
B Q
RESET
Figure 15. Discharge Protection During Power Down
http://onsemi.com
268
MC74HC4538A
TYPICAL APPLICATIONS
CX RX CX RX
RISING−EDGE RISING−EDGE
TRIGGER TRIGGER VCC
VCC
Q Q
A A
B Q
B Q
B = VCC
RESET = VCC RESET = VCC
CX RX CX RX
FALLING−EDGE
VCC TRIGGER VCC
A = GND
Q
Q
A
B Q B Q
FALLING−EDGE
TRIGGER
RESET = VCC RESET = VCC
Figure 16. Retriggerable Monostable Circuitry Figure 17. Non−retriggerable Monostable Circuitry
GND N/C
A = GND
RXCX
Q N/C
VCC
B
Q N/C
RESET
Figure 18. Connection of Unused Section
ONE−SHOT SELECTION GUIDE
100 ns 1 µs 10 µs 100 µs 1 ms 10 ms 100 ms 1 s 10 s

MC14528B
MC14536B 23 HR
MC14538B
MC14541B 5 MIN
HC4538A*
*Limited operating voltage (2 −6 V)
TOTAL OUTPUT PULSE WIDTH RANGE

RECOMMENDED PULSE WIDTH RANGE
http://onsemi.com
269
MC74HC4851A,
MC74HC4852A
Analog Multiplexers/
Demultiplexers with
Injection Current Effect
Control http://onsemi.com
Automotive Customized MARKING

DIAGRAMS
These devices are pin compatible to standard HC405x and 16
MC1405xB analog mux/demux devices, but feature injection current PDIP−16
effect control. This makes them especially suited for usage in N SUFFIX HC485xAN
AWLYYWW
automotive applications where voltages in excess of normal logic CASE 648
voltage are common. 1
The injection current effect control allows signals at disabled analog 16
input channels to exceed the supply voltage range without affecting SOIC−16
HC485xAD
the signal of the enabled analog channel. This eliminates the need for D SUFFIX AWLYWW
external diode/ resistor networks typically used to keep the analog CASE 751B
channel signals within the supply voltage range. 1
The devices utilize low power silicon gate CMOS technology. The 16
Channel Select and Enable inputs are compatible with standard CMOS SOIC−16 WIDE
HC485xADW
outputs. DW SUFFIX AWLYWW
• Injection Current Cross−Coupling Less than 1mV/mA (See Figure 9) CASE 751G
• Pin Compatible to HC405X and MC1405XB Devices 1
• Power Supply Range (VCC − GND) = 2.0 to 6.0 V 16
• In Compliance With the Requirements of JEDEC Standard No. 7A TSSOP−16 HC48

DT SUFFIX
• Chip Complexity: 154 FETs or 36 Equivalent Gates CASE 948F
5xA
ALYW
1
WL or L = Wafer Lot
YY or Y = Year
WW or W = Work Week

June, 2002 − Rev. 5 MC74HC4851A/D

Control Inputs
Select
13
X0 Enable C B A ON Channels
14
X1 L L L L X0
15
X2 L L L H X1
ANALOG 12
INPUTS/ X3 MULTIPLEXER/ 3 COMMON L L H L X2
OUTPUTS X4 1 DEMULTIPLEXER X L L H H X3
OUTPUT/
5 INPUT L H L L X4
X5 L H L H X5
2
X6 L H H L X6
4
X7 L H H H X7
11 H X X X NONE
A
CHANNEL 10
SELECT B
INPUTS 9
C VCC X2 X1 X0 X3 A B C
6
ENABLE 16 15 14 13 12 11 10 9
PIN 16 = VCC
PIN 8 = GND
Figure 1. MC74HC4851A Logic Diagram

Single−Pole, 8−Position Plus Common Off
1 2 3 4 5 6 7 8
X4 X6 X X7 X5 Enable NC GND
Figure 2. MC74HC4851A 16−Lead Pinout (Top View)

Control Inputs
Select
Enable B A ON Channels
12
X0 L L L Y0 X0
14
X1 13 L L H Y1 X1
15 X SWITCH X
X2 L H L Y2 X2
11 L H H Y3 X3
X3
ANALOG COMMON H X X NONE
INPUTS/OUTPUTS 1 OUTPUTS/INPUTS
Y0 X = Don’t Care
5 3
Y1 Y SWITCH Y
2
Y2
4
Y3 VCC X2 X1 X X0 X3 A B
10
CHANNEL-SELECT A 16 15 14 13 12 11 10 9
9 PIN 16 = VCC
INPUTS B
PIN 8 = GND
6
ENABLE
Figure 3. MC74HC4852A Logic Diagram

Double−Pole, 4−Position Plus Common Off
1 2 3 4 5 6 7 8
Y0 Y2 Y Y3 Y1 Enable NC GND
Figure 4. MC74HC4852A 16−Lead Pinout (Top View)
http://onsemi.com
271
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
VCC Positive DC Supply Voltage (Referenced to GND) –0.5 to + 7.0 V circuitry to guard against damage
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Vin DC Input Voltage (Any Pin) (Referenced to GND) –0.5 to VCC + 0.5 V fields. However, precautions must
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
I DC Current, Into or Out of Any Pin 25 mA
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air, Plastic DIP† 750 mW voltages to this high−impedance cir-
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500 cuit. For proper operation, Vin and
TSSOP Package† 450 Vout should be constrained to the
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature Range –65 to + 150 °C
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
TL Lead Temperature, 1 mm from Case for 10 °C tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Seconds 260 level (e.g., either GND or VCC).
Plastic DIP, SOIC or TSSOP Package Unused outputs must be left open.
†Derating — Plastic DIP: – 10 mW/°C from 65° to 125°C
SOIC Package: – 7 mW/°C from 65° to 125°C
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin ÎÎÎ
ÎÎÎ ÎÎÎ
Positive DC Supply Voltage
ÎÎÎ
ÎÎÎ
DC Input Voltage (Any Pin)
(Referenced to GND)
(Referenced to GND)
2.0
GND
6.0
VCC
V
V
ÎÎÎÎ
VIO*
ÎÎÎÎ ÎÎÎ
TA ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ
0.0
– 55
1.2
+ 125
V
°C
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
(Channel Select or Enable Inputs)
VCC = 2.0 V
VCC = 4.5 V
0
0
1000
500
ns
VCC = 6.0 V 0 400
*For voltage drops across switch greater than 1.2 V (switch on), excessive VCC current may
be drawn; i.e., the current out of the switch may contain both VCC and switch input compo-
nents. The reliability of the device will be unaffected unless the Maximum Ratings are ex-
ceeded.
DC CHARACTERISTICS — Digital Section (Voltages Referenced to GND) VEE = GND, Except Where Noted
Guaranteed Limit
VCC
VIH Minimum High−Level Input Ron = Per Spec 2.0 1.50 1.50 1.50 V
Voltage, Channel−Select or Enable 3.0 2.10 2.10 2.10
Inputs 4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level Input Ron = Per Spec 2.0 0.50 0.50 0.50 V
Voltage, Channel−Select or Enable 3.0 0.90 0.90 0.90
Inputs 4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
Iin Maximum Input Leakage Current Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 A
on Digital Pins (Enable/A/B/C)
ICC Maximum Quiescent Supply Vin(digital) = VCC or GND 6.0 2 20 40 A
Current (per Package) Vin(analog) = GND
http://onsemi.com
272
DC CHARACTERISTICS — Analog Section

Guaranteed Limit
Symbol Parameter Condition VCC −55 to 25°C ≤85°C ≤125°C Unit

Ron Maximum “ON” Resistance Vin = VIL or VIH;VIS = VCC to 2.0 1700 1750 1800
GND; IS ≤ 2.0 mA 3.0 1100 1200 1300
4.5 550 650 750
6.0 400 500 600
Ron Delta “ON” Resistance Vin = VIL or VIH; VIS = VCC/2 2.0 300 400 500
IS ≤ 2.0 mA 3.0 160 200 240
4.5 80 100 120
6.0 60 80 100
Ioff Maximum Off−Channel Leakage Vin = VCC or GND A
Current, 6.0 ±0.1 ±0.5 ±1.0
Any One Channel ±0.2 ±2.0 ±4.0
Common Channel
Ion Maximum On−Channel Leakage Vin = VCC or GND A
Channel−to−Channel 6.0 ±0.2 ±2.0 ±4.0

Symbol Parameter VCC −55 to 25°C ≤85°C ≤125°C Unit
tPHL, Maximum Propagation Delay, Analog Input to Analog Output 2.0 160 180 200 ns
tPLH 3.0 80 90 100
4.5 40 45 50
6.0 30 35 40
tPHL, tPHZ,PZH Maximum Propagation Delay, Enable or Channel−Select to 2.0 260 280 300 ns
tPLH, tPLZ,PZL Analog Output 3.0 160 180 200
4.5 80 90 100
6.0 60 70 80
Cin Maximum Input Capacitance Digital Pins 10 10 10 pF
(All Switches Off) Any Single Analog Pin 35 35 35
(All Switches Off) Common Analog Pin 130 130 130
CPD Power Dissipation Capacitance Typical 5.0 20 pF
INJECTION CURRENT COUPLING SPECIFICATIONS (VCC = 5V, TA = −55°C to +125°C)

Symbol Parameter Typ Max Unit Condition
Vout Maximum Shift of Output Voltage of Enabled Analog 0.1 1.0 mV Iin* ≤ 1 mA, RS ≤ 3,9 k
Channel 1.0 5.0 Iin* ≤ 10 mA, RS ≤ 3,9 k
0.5 2.0 Iin* ≤ 1 mA, RS ≤ 20 k
5.0 20 Iin* ≤ 10 mA, RS ≤ 20 k
* Iin = Total current injected into all disabled channels.
http://onsemi.com
273
1100 1100
1000 1000
900 900
R on , ON RESISTANCE (OHMS)
−55°C
800 800
+25°C
700 700
+125°C
600 600
500 500
−55°C
400 400
+25°C
300 300 +125°C
200 200
100 100
0 0
0.0 0.4 0.8 1.2 1.6 2.0 0.0 0.6 1.2 1.8 2.4 3.0
Vin, INPUT VOLTAGE (VOLTS), REFERENCED TO GND Vin, INPUT VOLTAGE (VOLTS), REFERENCED TO GND
Figure 5. Typical On Resistance VCC = 2V Figure 6. Typical On Resistance VCC = 3V
660 440
600 400
540 360
480 320
−55°C
420 280
+25°C
360 −55°C 240
+125°C
300 200
+25°C
240 160
+125°C
180 120
120 80
60 40
0 0
0.0 0.9 1.8 2.7 3.6 4.5 0.0 1.2 2.4 3.6 4.8 6.0
Vin, INPUT VOLTAGE (VOLTS), REFERENCED TO GND Vin, INPUT VOLTAGE (VOLTS), REFERENCED TO GND
Figure 7. Typical On Resistance VCC = 4.5V Figure 8. Typical On Resistance VCC = 6V
http://onsemi.com
274
VCC = 5V
Iin
Vin2 < VSS or VCC < Vin2

Any Disabled Channel
VSS < Vin1 < VCC

Enabled Channel Vout = Vin1 ±Vout
RS
Figure 9. Injection Current Coupling Specification
5V 6V
5V VCC
VCC
HC4051A Microcontroller
Sensor
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
(8x Identical Circuitry) Common Out A/D − Input
Figure 10. Actual Technology

Requires 32 passive components and one extra 6V regulator
to suppress injection current into a standard HC4051 multiplexer
5V VCC
VCC
HC4851A Microcontroller
Sensor
Channel 1
Channel 2
Channel 3
Channel 4
Channel 5
Channel 6
Channel 7
Channel 8
(8x Identical Circuitry) Common Out A/D − Input
Figure 11. MC74HC4851A Solution

Solution by applying the HC4851A multiplexer
http://onsemi.com
275
PLOTTER
VCC
PROGRAMMABLE
POWER MINI COMPUTER DC ANALYZER VCC
VEE 16
SUPPLY
OFF
− + VCC VCC A
NC OFF COMMON O/I
DEVICE
UNDER TEST
VIH 6
8
GND
Figure 13. Maximum Off Channel Leakage Current,

Figure 12. On Resistance Test Any One Channel, Test Set−Up
Set−Up
VCC
VCC VCC VCC

VEE 16 A 16
ANALOG I/O
OFF ON
VCC VEE N/C
OFF OFF COMMON O/I
COMMON O/I
VCC ANALOG I/O
VIH 6 VIL 6
8 8
Common Channel, Test Set−Up Channel to Channel, Test Set−Up
VCC
VCC
16
VCC
CHANNEL ON/OFF COMMON O/I
50% TEST
SELECT ANALOG I/O
POINT
OFF/ON CL*
GND
tPLH tPHL
6
ANALOG
OUT 50%
8
CHANNEL SELECT
Figure 16. Propagation Delays, Channel Select Figure 17. Propagation Delay, Test Set−Up Channel
to Analog Out Select to Analog Out
http://onsemi.com
276
VCC
16
ANALOG I/O COMMON O/I
VCC TEST
ON
ANALOG POINT
IN 50% CL*
GND
tPLH tPHL
6
ANALOG 8
OUT 50%
Figure 18. Propagation Delays, Analog In Figure 19. Propagation Delay, Test Set−Up
to Analog Out Analog In to Analog Out
tf tr POSITION 1 WHEN TESTING tPHZ AND tPZH

VCC 1 POSITION 2 WHEN TESTING tPLZ AND tPZL
90%
ENABLE 50% 2
VCC
10%
GND VCC 10k
tPZL tPLZ 16
HIGH 1 ANALOG I/O
IMPEDANCE ON/OFF TEST
ANALOG 50% 2 POINT
OUT 10% CL*
VOL
tPZH tPHZ
ENABLE
VOH 6
90%
ANALOG
OUT 50% 8
HIGH
IMPEDANCE
Figure 20. Propagation Delays, Enable to Figure 21. Propagation Delay, Test Set−Up
Analog Out Enable to Analog Out
VCC
A
VCC
16
ON/OFF COMMON O/I
ANALOG I/O NC
OFF/ON
6 VCC
8 11
CHANNEL SELECT
Figure 22. Power Dissipation Capacitance,

Test Set−Up
http://onsemi.com
277
Gate = VCC
Disabled Analog Mux Input (Disabled) Common Analog Output
Vin > VCC + 0.7V Vout > VCC
P+ P+
+
+
+
N − Substrate (on VCC potential)
Figure 23. Diagram of Bipolar Coupling Mechanism

Appears if Vin exceeds VCC, driving injection current into the substrate
INJECTION 13
11 CURRENT X0
A CONTROL
INJECTION 14
CURRENT X1
CONTROL
10 INJECTION
B 15
CURRENT X2
CONTROL
INJECTION 12
CURRENT X3
CONTROL
9 INJECTION
C 1
CURRENT X4
CONTROL
INJECTION 5
CURRENT X5
CONTROL
INJECTION 2
6 CURRENT X6
ENABLE CONTROL
INJECTION 4
CURRENT X7
CONTROL
INJECTION 3
CURRENT X
CONTROL
http://onsemi.com
278
INJECTION 13
10 CURRENT X0
A CONTROL
INJECTION 14
CURRENT X1
CONTROL
9 INJECTION 15
B
CURRENT X2
CONTROL
INJECTION 12
CURRENT X3
CONTROL
INJECTION 13
CURRENT X
CONTROL
6 INJECTION
ENABLE 1
CURRENT Y0
CONTROL
INJECTION 5
CURRENT Y1
CONTROL
INJECTION 2
CURRENT Y2
CONTROL
INJECTION 4
CURRENT Y3
CONTROL
INJECTION 3
CURRENT Y
CONTROL
ORDERING & SHIPPING INFORMATION

MC74HC4851AN PDIP−16 500 Units / Unit PAK
MC74HC4851ADW SOIC−16 WIDE 48 Units / Rail
MC74HC4851ADWR2 SOIC−16 WIDE 1000 Units / Tape & Reel
MC74HC4852AN PDIP−16 500 Units / Unit PAK
MC74HC4852ADW SOIC−16 WIDE 48 Units / Rail
MC74HC4852ADWR2 SOIC−16 WIDE 1000 Units / Tape & Reel
http://onsemi.com
279
MC74HC540A
Octal 3−State Inverting

Receiver
inputs are compatible with Standard CMOS outputs. External pull−up
resistors make them compatible with LSTTL outputs. MARKING
The HC540A is an octal inverting buffer/line driver/line receiver DIAGRAMS
designed to be used with 3−state memory address drivers, clock
drivers, and other bus−oriented systems. This device features inputs
and outputs on opposite sides of the package and two ANDed 20
active−low output enables. MC74HC540AN
1 AWLYYWW
The HC540A is similar in function to the HC541A, which has
noninverting outputs. PDIP−20
•
N SUFFIX
Output Drive Capability: 15 LSTTL Loads CASE 783
• Operating Voltage Range: 2 to 6 V
• High Noise Immunity Characteristic of CMOS Devices 1 HC540A

AWLYYWW
• In Compliance With the JEDEC Standard No. 7A Requirements SO−20
• Chip Complexity: 124 FETs or 31 Equivalent Gates DW SUFFIX
CASE 751D
VCC OE2 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
20 19 18 17 16 15 14 13 12 11
20
1
HC540A
TSSOP−20 ALYW
DT SUFFIX
1 2 3 4 5 6 7 8 9 10 CASE 948E
OE1 A1 A2 A3 A4 A5 A6 A7 A8 GND
Figure 1. Pinout: 20−Lead Packages (Top View)
L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
FUNCTION TABLE
Inputs ORDERING INFORMATION
Output Y
OE1 OE2 A Device Package Shipping
L L L H MC74HC540AN PDIP−20 1440/Box
L L H L
MC74HC540ADW SOIC−WIDE 38/Rail
H X X Z
MC74HC540ADWR2 SOIC−WIDE 1000/Reel
X H X Z
Z = High Impedance
X = Don’t Care MC74HC540ADTR2 TSSOP−20 2500/Reel

MC74HC540A
2 18
A1 Y1
3 17
A2 Y2
4 16
A3 Y3
5 15
Data A4 Y4 Inverting
Inputs 6 14 Outputs
A5 Y5
7 13
A6 Y6
8 12
A7 Y7
9 11
A8 Y8
1
Output OE1
OE2 PIN 20 = VCC
Enables 19 PIN 10 = GND
http://onsemi.com
281
MC74HC540A

SOIC 96
TSSOP 128
SOIC 500
TSSOP 450
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC
ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Referenced to GND)
55
0 VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
http://onsemi.com
282
MC74HC540A

Guaranteed Limit
VCC
VIH Minimum High−Level Input Voltage Vout = 0.1 V 2.0 1.50 1.50 1.50 V
|Iout| ≤ 20 A 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level Input Voltage Vout = VCC − 0.1 V 2.0 0.50 0.50 0.50 V
|Iout| ≤ 20 A 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VOH Minimum High−Level Output Voltage Vin = VIL 2.0 1.9 1.9 1.9 V
|Iout| ≤ 20 A 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
Vin = VIL |Iout| ≤ 3.6 mA 3.0 2.48 2.34 2.20
|Iout| ≤ 6.0 mA 4.5 3.98 3.84 3.70
|Iout| ≤ 7.8 mA 6.0 5.48 5.34 5.20
VOL Maximum Low−Level Output Voltage Vin = VIH 2.0 0.1 0.1 0.1 V
|Iout| ≤ 20 A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
Vin = VIH |Iout| ≤ 3.6 mA 3.0 0.26 0.33 0.40
|Iout| ≤ 6.0 mA 4.5 0.26 0.33 0.40
|Iout| ≤ 7.8 mA 6.0 0.26 0.33 0.40
Iin Maximum Input Leakage Current Vin = VCC or GND 6.0 ±0.1 ±1.0 ±1.0 A
IOZ Maximum Three−State Leakage Output in High Impedance State 6.0 ±0.5 ±5.0 ±10.0 A
Vout = VCC or GND
ICC Maximum Quiescent Supply Vin = VCC or GND 6.0 4 40 160 A
Current (per Package) Iout = 0 A

Guaranteed Limit
VCC
4.5 18 23 28
6.0 15 20 25
tPLZ, Maximum Propagation Delay, Output Enable to Output Y 2.0 110 140 165 ns
4.5 25 31 38
6.0 21 26 31
tPZL, Maximum Propagation Delay, Output Enable to Output Y 2.0 110 140 165 ns
tPZH (Figures 4 and 6) 3.0 45 60 75
4.5 25 31 38
6.0 21 26 31
4.5 12 15 18
6.0 10 13 15
Cout Maximum Three−State Output Capacitance (Output in High Impedance State) 15 15 15 pF
CPD Power Dissipation Capacitance (Per Buffer) (Note 10) 35 pF
http://onsemi.com
283
MC74HC540A
VCC
OE1 or OE2
tr tf 50% 50%
90% VCC GND

tPZL tPLZ
INPUT A 50% HIGH
10% OUTPUT Y IMPEDANCE
GND 50%
tPHL tPLH
10%
VOL
90%
tPZH tPHZ
50%
OUTPUT Y 90% VOH
10%
50%
tTHL tTLH OUTPUT Y HIGH
IMPEDANCE

CONNECT TO VCC WHEN
OUTPUT OUTPUT 1kΩ
UNDER UNDER TESTING tPHZ and tPZH.
CL* TEST CL*
TEST
To 7 Other Inverters
One of Eight VCC

Inverters
INPUT A
OUTPUT Y
OE1
OE2
Figure 7. Logic Detail
http://onsemi.com
284
MC74HC540A
PIN DESCRIPTIONS
INPUTS device functions as an inverter. When a high voltage is

applied to either input, the outputs assume the high
A1, A2, A3, A4, A5, A6, A7, A8 (PINS 2, 3, 4, 5, 6, 7, 8, 9)
impedance state.
Data input pins. Data on these pins appear in inverted form
on the corresponding Y outputs, when the outputs are OUTPUTS
enabled.
Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8 (PINS 18, 17, 16, 15, 14,
CONTROLS 13, 12, 11)
Device outputs. Depending upon the state of the output
OE1, OE2 (PINS 1, 19) enable pins, these outputs are either inverting outputs or
Output enables (active−low). When a low voltage is high−impedance outputs.
applied to both of these pins, the outputs are enabled and the
http://onsemi.com
285
MC74HC541A

Receiver
inputs are compatible with Standard CMOS outputs. External pull−up MARKING
resistors make them compatible with LSTTL outputs. DIAGRAMS
The HC541A is an octal noninverting buffer/line driver/line
receiver designed to be used with 3−state memory address drivers,
clock drivers, and other bus−oriented systems. This device features
inputs and outputs on opposite sides of the package and two ANDed
20
active−low output enables. MC74HC541AN
1
The HC541A is similar in function to the HC540A, which has AWLYYWW
inverting outputs. PDIP−20
• Output Drive Capability: 15 LSTTL Loads N SUFFIX
CASE 783
• Outputs Directly Interface to CMOS, NMOS and TTL
• Operating Voltage Range: 2 to 6V
• High Noise Immunity Characteristic of CMOS Devices 1 HC541A

• In Compliance With the JEDEC Standard No. 7A Requirements SO−20
AWLYYWW
• Chip Complexity: 134 FETs or 33.5 Equivalent Gates DW SUFFIX

CASE 751D
20 19 18 17 16 15 14 13 12 11
20
1
HC541A
TSSOP−20 ALYW
1 2 3 4 5 6 7 8 9 10 DT SUFFIX
OE1 A1 A2 A3 A4 A5 A6 A7 A8 GND CASE 948E
Figure 8. Pinout: 20−Lead Packages (Top View)

L, WL = Wafer Lot
FUNCTION TABLE Y, YY = Year
W, WW = Work Week
Inputs
Output Y
OE1 OE2 A
L L L L ORDERING INFORMATION
L L H H Device Package Shipping
H X X Z
X H X Z MC74HC541AN PDIP−20 1440/Box

X = Don’t Care
Z = High Impedance MC74HC541ADWR2 SOIC−WIDE 1000/Reel

May, 2001 − Rev. 3 MC74HC541A/D
MC74HC541A
2 18
A1 Y1
3 17
A2 Y2
4 16
A3 Y3
5 15
Data A4 Y4 Noninverting
Inputs 6 14 Outputs
A5 Y5
7 13
A6 Y6
8 12
A7 Y7
9 11
A8 Y8
Output OE1 1 PIN 20 = VCC

Enables OE2 PIN 10 = GND
19
http://onsemi.com
287
MC74HC541A

VI DC Input Voltage 0.5 VI 0.5 V
VO DC Output Voltage (Note 12) 0.5 VO 0.5 V
TJ Junction Temperature under Bias 150 C
SOIC 96
TSSOP 128
SOIC 500
TSSOP 450
VESD ESD Withstand Voltage Human Body Model (Note 13) > 4000 V
Machine Model (Note 14) > 300
Charged Device Model (Note 15) > 1000
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
VIN, VOUT
ÎÎÎÎ
TA ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
55
VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
(Figure 10)
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
http://onsemi.com
288
MC74HC541A

Symbol Parameter Condition V 55C to 25C 85C 125C Unit
VIH Minimum High−Level Input VOUT = 0.1 V 2.0 1.50 1.50 1.50 V
Voltage |IOUT| ≤ 20 A 3.0 2.10 2.10 2.10
4.5 3.15 3.15 3.15
6.0 4.20 4.20 4.20
VIL Maximum Low−Level Input VOUT = VCC − 0.1 V 2.0 0.50 0.50 0.50 V
Voltage |IOUT| ≤ 20 A 3.0 0.90 0.90 0.90
4.5 1.35 1.35 1.35
6.0 1.80 1.80 1.80
VOH Minimum High−Level Output VIN = VIL 2.0 1.9 1.9 1.9 V
Voltage |IOUT| ≤ 20 A 4.5 4.4 4.4 4.4
6.0 5.9 5.9 5.9
VIN = VIL |IOUT| ≤ 3.6 mA 3.0 2.48 2.34 2.20
|IOUT| ≤ 6.0 mA 4.5 3.98 3.84 3.70
|IOUT| ≤ 7.8 mA 6.0 5.48 5.34 5.20
VOL Maximum Low−Level Output VIN = VIH 2.0 0.1 0.1 0.1 V
Voltage |IOUT| ≤ 20 A 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
VIN = VIH |IOUT| ≤ 3.6 mA 3.0 0.26 0.33 0.40
|IOUT| ≤ 6.0 mA 4.5 0.26 0.33 0.40
|IOUT| ≤ 7.8 mA 6.0 0.26 0.33 0.40
IIN Maximum Input Leakage Current VIN = VCC or GND 6.0 0.1 1.0 1.0 A
IOZ Maximum Three−State Leakage Output in High Impedance State 6.0 0.5 5.0 10.0 A
Current VIN = VIL or VIH
VOUT = VCC or GND
ICC Maximum Quiescent Supply VIN = VCC or GND 6.0 4 40 160 A

Symbol Parameter V 55C to 25C 85C 125C Unit
tPHL (Figures 10 and 12) 3.0 30 40 55
4.5 18 23 28
6.0 15 20 25
tPLZ, Maximum Propagation Delay, Output Enable to Output Y 2.0 110 140 165 ns
tPHZ (Figures 11 and 13) 3.0 45 60 75
4.5 25 31 38
6.0 21 26 31
tPZL, Maximum Propagation Delay, Output Enable to Output Y 2.0 110 140 165 ns
tPZH (Figures 11 and 13) 3.0 45 60 75
4.5 25 31 38
6.0 21 26 31
tTHL (Figures 10 and 12) 3.0 22 28 34
4.5 12 15 18
6.0 10 13 15
CIN Maximum Input Capacitance 10 10 10 pF
COUT Maximum Three−State Output Capacitance (High Impedance State Output) 15 15 15 pF
CPD Power Dissipation Capacitance (Per Buffer) (Note 21) 35 pF
http://onsemi.com
289
MC74HC541A
tr tf
VCC
90%
INPUT A 50%
10% GND
tPLH tPHL
90%
50%
OUTPUT Y
10%
tTLH tTHL
VCC
OE1 or OE2 50% 50%
GND
tPZL tPLZ
HIGH
IMPEDANCE
OUTPUT Y 50%
10% VOL
tPZH tPHZ
90% VOH
OUTPUT Y
50%
HIGH
IMPEDANCE
TEST TEST
POINT POINT
CONNECT TO VCC WHEN
OUTPUT 1 k
OUTPUT TESTING tPLZ AND tPZL.
CL* TEST CL*
TEST
PIN DESCRIPTIONS
INPUTS device functions as an non−inverting buffer. When a high

A1, A2, A3, A4, A5, A6, A7, A8 (PINS 2, 3, 4, 5, 6, 7, 8, 9) voltage is applied to either input, the outputs assume the high
Data input pins. Data on these pins appear in non−inverted impedance state.
form on the corresponding Y outputs, when the outputs are
enabled. OUTPUTS
Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8 (PINS 18, 17, 16, 15, 14,
CONTROLS 13, 12, 11)
OE1, OE2 (PINS 1, 19) Device outputs. Depending upon the state of the output
Output enables (active−low). When a low voltage is enable pins, these outputs are either non−inverting outputs
applied to both of these pins, the outputs are enabled and the or high−impedance outputs.
http://onsemi.com
290
MC74HC541A
To 7 Other Buffers
One of Eight VCC

Buffers
INPUT A
OUTPUT Y
OE1
OE2
http://onsemi.com
291
MC74HC573A

Transparent Latch
The MC74HC573A is identical in pinout to the LS573. The devices http://onsemi.com
are compatible with standard CMOS outputs; with pullup resistors,
they are compatible with LSTTL outputs.
These latches appear transparent to data (i.e., the outputs change MARKING
asynchronously) when Latch Enable is high. When Latch Enable goes DIAGRAMS
20
low, data meeting the setup and hold time becomes latched.
PDIP−20
The HC573A is identical in function to the HC373A but has the data N SUFFIX
MC74HC573AN
inputs on the opposite side of the package from the outputs to facilitate AWLYYWW
20 CASE 738
PC board layout. 1
1
Features
•
20
Pb−Free Packages are Available* SOIC WIDE−20
• Output Drive Capability: 15 LSTTL Loads 20 DW SUFFIX HC573A
AWLYYWW
•
1 CASE 751D
Outputs Directly Interface to CMOS, NMOS and TTL
• Low Input Current: 1.0 A

• In Compliance with the JEDEC Standard No. 7.0 A Requirements 20
• Chip Complexity: 218 FETs or 54.5 Equivalent Gates TSSOP−20 HC

20 DT SUFFIX 573A
1 CASE 948E ALYW
WL = Wafer Lot
YY = Year
WW = Work Week

MC74HC573A
OUTPUT
2 19 1 20 VCC
D0 Q0 ENABLE
3 18 D0 2 19 Q0
D1 Q1
4 17 D1 3 18 Q1
D2 Q2
DATA 5 16 NONINVERTING D2 4 17 Q2
D3 Q3
INPUTS 6 15 OUTPUTS
D4 Q4 D3 5 16 Q3
7 14
D5 Q5 D4 6 15 Q4
8 13
D6 Q6 D5 7 14 Q5
9 12
D7 Q7 D6 8 13 Q6
11 D7 9 12 Q7
LATCH ENABLE
PIN 20 = VCC GND 10 11 LATCH
1 ENABLE
OUTPUT ENABLE PIN 10 = GND
Figure 15. LOGIC DIAGRAM Figure 16. PIN ASSIGNMENT
FUNCTION TABLE
Inputs Output
Output Latch
Enable Enable D Q
L H H H
L H L L
L L X No Change
H X X Z
X = Don’t Care
ÎÎÎÎ
ÎÎÎ
Z = High Impedance
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
1.5
5.0
ns
W
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Speed Power Product
0.0075 pJ
http://onsemi.com
293
MC74HC573A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air, Plastic DIP† 750 mW Unused inputs must always be
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
TSSOP Package† 450 level (e.g., either GND or VCC).
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP, TSSOP or SOIC Package) 260
C
TSSOP Package: −6.1 mW/°C from 65 to 125C
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
Î ÎÎ
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1)
VCC = 2.0 V
VCC = 4.5 V
VCC = 6.0 V
0
0
0
1000
500
400
ns
(Pb−Free)
MC74HC573ADW SOIC−WIDE 38 Units / Rail

MC74HC573ADWG SOIC−WIDE 38 Units / Rail
(Pb−Free)
MC74HC573ADWR2 SOIC−WIDE 1000 Units / Reel

MC74HC573ADWR2G SOIC−WIDE 1000 Units / Reel
(Pb−Free)

http://onsemi.com
294
MC74HC573A
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Symbol Parameter Test Conditions V – 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 3.15 3.15 3.15
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 1.8 18 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 5.9 5.9 5.9
|Iout| ≤ 2.4mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VIH or VIL 3.0 2.48 2.34 2.2
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VOL Maximum Low−Level Output Vout = 0.1 V or VCC – 0.1 V 2.0 0.1 0.1 0.1 V
Voltage |Iout| 20 A 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 0.1 0.1 0.1
|Iout| ≤ 2.4mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VIH or VIL 3.0 0.26 0.33 0.4
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 7.8 mA 6.0 0.26 0.33 0.4
± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Iin Maximum Input Leakage Current Vin = VCC or GND 6.0
IOZ Maximum Three−State Output in High−Impedance State 6.0 – 0.5 – 5.0 – 10 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Current (per Package) IIoutI = 0 A
ÎÎÎÎ
Î
Î
ÎÎÎ
ÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
V – 55 to 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, Maximum Propagation Delay, Input D to Q 2.0 150 190 225 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHL (Figures 1 and 5) 3.0 100 140 180
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 38 45
6.0 26 33 38
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, Maximum Propagation Delay, Latch Enable to Q 2.0 160 200 240 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHL (Figures 2 and 5) 3.0 105 145 190
4.5 32 40 48
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 27 34 41
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
tPHZ (Figures 3 and 6) 3.0 100 125 150
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 38 45
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 26 33 38
tPZL, Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPZH (Figures 3 and 6) 3.0 100 125 150
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 38 45
6.0 26 33 38
ÎÎÎÎ
tTLH,
ÎÎÎÎ
tTHL
ÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
(Figures 1 and 5)
ÎÎÎÎÎÎ
ÎÎ
2.0
3.0
4.5
60
27
12
75
32
15
90
36
18
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Cout Maximum Three−State Output Capacitance (Output in High−Impedance 15 15 15 pF
State)
http://onsemi.com
295
MC74HC573A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
– 55 to 25C 85C 125C
VCC
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Fig. V Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tsu Minimum Setup Time, Input D to Latch Enable 4 2.0 50 65 75 ns
3.0 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 10 13 15
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 9.0 11 13
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
th Minimum Hold Time, Latch Enable to Input D 4 2.0 5.0 5.0 5.0 ns
3.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 5.0 5.0 5.0
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tw Minimum Pulse Width, Latch Enable 2 2.0 75 95 110 ns
3.0 60 80 90
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Maximum Input Rise and Fall Times 1 2.0 1000 1000 1000 ns
ÎÎÎÎÎ
3.0 800 800 800
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎ
4.5 500 500 500
6.0 400 400 400
http://onsemi.com
296
MC74HC573A
SWITCHING WAVEFORMS
VCC
LATCH
tr tf 50%
ENABLE
VCC
90% GND
INPUT D 50%
10% GND tw
tPLH tPHL
90% tPLH tPHL
Q 50%
10%
tTLH tTHL Q 50%
OUTPUT 3.0 V
ENABLE 50% VALID
GND VCC
tPZL tPLZ INPUT D 50%
HIGH GND
Q 50% IMPEDANCE tSU th
10% VOL VCC
tPZH tPHZ LATCH 50%
90% VOH GND
ENABLE
Q 1.3 V
HIGH
IMPEDANCE
2
D0 D 19
Q Q0
TEST POINT LE
3
D1 D 18
OUTPUT Q Q1
LE
DEVICE
UNDER 4
D2 D 17
TEST CL* Q Q2
LE
5
D3 D 16
Q Q3
LE
*Includes all probe and jig capacitance 6
D4 D 15
Q Q4
Figure 21. Test Circuit LE
7
D5 D 14
Q Q5
LE
8
D6 D 13
TEST POINT Q Q6
LE
CONNECT TO VCC WHEN 9
OUTPUT 1 k D7
TESTING tPLZ AND tPZL. D 12
DEVICE Q Q7
CONNECT TO GND WHEN LE
UNDER TESTING tPHZ AND tPZH.
TEST CL*
11
LATCH ENABLE
1
OUTPUT ENABLE
Figure 22. Test Circuit Figure 23. EXPANDED LOGIC DIAGRAM
http://onsemi.com
297
MC74HC574A

D Flip−Flop
http://onsemi.com
Data meeting the set−up time is clocked to the outputs with the MARKING
rising edge of the Clock. The Output Enable input does not affect the DIAGRAMS
states of the flip−flops but when Output Enable is high, all device
outputs are forced to the high−impedance state. Thus, data may be 20
stored even when the outputs are not enabled. MC74HC574AN
1 AWLYYWW
The HC574A is identical in function to the HC374A but has the
flip−flop inputs on the opposite side of the package from the outputs to PDIP−20
facilitate PC board layout. N SUFFIX
CASE 783
•
20
Low Input Current: 1.0 A
HC574A
1
AWLYYWW
No. 7A SO−20
•
DW SUFFIX
Chip Complexity: 266 FETs or 66.5 Equivalent Gates CASE 751D
20
1
HC574A
TSSOP−20 ALYW
DT SUFFIX
CASE 948E
L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
MC74HC574ADWR2 SOIC−WIDE 1000/Reel

May, 2001 − Rev. 9 MC74HC574A/D
MC74HC574A
OUTPUT 1 20 VCC
ENABLE
D0 2 19 Q0
D1 3 18 Q1 FUNCTION TABLE
D2 4 17 Q2 Inputs Output
D3 5 16 Q3 OE Clock D Q
D4 6 15 Q4 L H H
L L L
D5 7 14 Q5
L L,H, X No Change
D6 8 13 Q6 H X X Z
D7 9 12 Q7 X = Don’t Care
Z = High Impedance
GND 10 11 CLOCK
2 19
D0 Q0
3 18
D1 Q1
4 17
D2 Q2
DATA 5 16 NONINVERTING
D3 Q3
INPUTS 6 15 OUTPUTS
D4 Q4
7 14
D5 Q5
8 13
D6 Q6
9 12
D7 Q7
11
CLOCK
PIN 20 = VCC
1 PIN 10 = GND
OUTPUT ENABLE
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
1.5 ns
W
ÎÎÎ
ÎÎÎÎ
Internal Gate Power Dissipation 5.0
ÎÎÎ
ÎÎÎÎ
http://onsemi.com
299
MC74HC574A

VO DC Output Voltage (Note 2) 0.5 to VCC 0.5 V
SOIC 96
TSSOP 128
SOIC 500
TSSOP 450

VI, VO DC Input Voltage, Output Voltage (Referenced to GND) 0 VCC V
TA Operating Temperature, All Package Types 55 125 C
tr, tf Input Rise and Fall Time (Figure 26) VCC = 2.0 V 0 1000 ns
VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
http://onsemi.com
300
MC74HC574A

ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
V
Symbol Parameter Test Conditions 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VIH
Voltage
ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
|Iout| 20 A
2.0
3.0
4.5
1.5
2.1
3.15
1.5
2.1
3.15
1.5
2.1
3.15
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Voltage 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
VOH Minimum High−Level Output Vin = VIH |Iout| 2.4 mA 3.0 2.48 2.34 2.2 V
Voltage |Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VOL
Voltage
ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
Vin = VIL
|Iout| 20 A
2.0
4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Iin
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
Current
ÎÎÎ
ÎÎÎÎÎ Î
ÎÎÎ ÎÎÎ
ÎÎÎÎÎÎÎ
Vin = VCC or GND 6.0 0.1 1.0 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
IOZ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Leakage Current
ÎÎÎÎÎÎÎ
ÎÎÎ
Vin = VIL or VIH
Vout = VCC or GND
6.0 0.5 5.0 10 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ICC
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 4.0 40 160
A
http://onsemi.com
301
MC74HC574A
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF; Input tr = tf = 6.0 ns)

ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
V
Symbol Parameter 55 to 25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 26 and 29) 3.0 15 10 8.0
4.5 30 24 20
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 35 28 24
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock to Q 2.0 160 200 240 ns
tPHL (Figures 26 and 29) 3.0 105 145 190
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 32 40 48
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 27 34 41
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to Q 2.0 150 190 225 ns
tPHZ (Figures 27 and 30) 3.0 100 125 150
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 30 38 45
6.0 26 33 38
ÎÎÎÎ
tPZL,
ÎÎÎÎ ÎÎÎ
tPZH ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 27 and 30)
2.0
3.0
4.5
140
90
28
175
120
35
210
140
42
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
60 24 30 36
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTLH, Maximum Output Transition Time, any Output 2.0 60 75 90 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTHL (Figures 26 and 29) 3.0 27 32 36
4.5 12 15 18
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 10 13 15
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Cout Maximum Three−State Output Capacitance, Output in High−Impedance 15 15 15 pF
State

*Used to determine the no−load dynamic power consumption: P D = C PD V CC 2 f + I CC V CC . For load considerations, see the ON
TIMING REQUIREMENTS (CL = 50 pF; Input tr = tf = 6.0 ns)

Guaranteed Limit
VCC – 55 to 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Figure Volts Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 40 50 60
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.6 10 13 15
6.0 9.0 11 13
ÎÎÎÎ
th
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
28 2.0
3.0
5.0
5.0
5.0
5.0
5.0
5.0
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
4.5 5.0 5.0 5.0
6.0 5.0 5.0 5.0
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Minimum Pulse Width, Clock
ÎÎ
26 2.0
3.0
4.5
75
60
15
95
80
19
110
90
22
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
3.0 800 800 800
4.5 500 500 500
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
6.0 400 400 400
http://onsemi.com
302
MC74HC574A
SWITCHING WAVEFORMS
tr tf
3.0 V
VCC 1.3 V
90%
CLOCK 50% GND
10% GND tPZL tPLZ
tw HIGH
1/fmax 1.3 V IMPEDANCE
Q
tPLH tPHL 10% VOL
tPZH tPHZ
90% 90% VOH
Q 50% Q
10% HIGH
IMPEDANCE
tTLH tTHL
TEST POINT
VALID OUTPUT
VCC DEVICE
DATA 50% UNDER
GND TEST CL*
tsu th
VCC
CLOCK 50%
GND
C 19
2 Q Q0
D0 D
C 18
3 Q Q1
D1 D
C 17
4 Q Q2
D2 D
C 16
TEST POINT 5 Q Q3
D3 D
CONNECT TO VCC WHEN
OUTPUT 1 kΩ
TESTING tPLZ AND tPZL. C 15
DEVICE CONNECT TO GND WHEN 6 Q Q4
D4 D
TEST CL*
C 14
7 Q Q5
D5 D
*Includes all probe and jig capacitance. C 13

8 Q Q6
D6 D
C 12
9 Q Q7
D7 D
11
CLOCK
1
OUTPUT ENABLE
http://onsemi.com
303
MC74HC589A
8−Bit Serial or
Parallel−Input/Serial−Output
Shift Register with 3−State
Output
The MC74HC589A device consists of an 8−bit storage latch which MARKING

feeds parallel data to an 8−bit shift register. Data can also be loaded DIAGRAMS
serially (see the Function Table). The shift register output, QH, is a 16
PDIP−16
three−state output, allowing this device to be used in bus−oriented MC74HC589AN
N SUFFIX
systems. 16
CASE 648
AWLYYWW
The HC589A directly interfaces with the SPI serial data port on 1
1
CMOS MPUs and MCUs. 16
• Output Drive Capability: 15 LSTTL Loads SO−16
HC589A
D SUFFIX
CASE 751B
AWLYWW
1
TSSOP−16 HC
• In Compliance with the Requirements Defined by JEDEC Standard 16 DT SUFFIX 589A
No. 7A CASE 948F ALYW
1
• Chip Complexity: 526 FETs or 131.5 Equivalent Gates 1
SERIAL L, WL = Wafer Lot
DATA 14
SA Y, YY = Year
INPUT W, WW = Work Week
15
A
1 B 1 16 VCC
B
2 C 2 15 A
C VCC = PIN 16
PARALLEL 3 D 3 14 SA
DATA D GND = PIN 8
4 DATA SHIFT SERIAL SHIFT/
INPUTS E E 4 13
LATCH REGISTER PARALLEL LOAD
5
F F 5 12 LATCH CLOCK
6
G SERIAL G 6 11 SHIFT CLOCK
7 9
H QH DATA H 7 10 OUTPUT ENABLE
OUTPUT
12 GND 8 9 QH
LATCH CLOCK
11 Figure 2. Pin Assignment

SHIFT CLOCK
SERIAL SHIFT/ 13
PARALLEL LOAD
10 ORDERING INFORMATION
OUTPUT ENABLE

MC74HC589A

Vin DC Input Voltage (Referenced to GND) 0.5 VCC 0.5 V
Vout DC Output Voltage (Referenced to GND) 0.5 VCC 0.5 V
Iin DC Input Current, per Pin 20 mA
Iout DC Output Current, per Pin 35 mA
SOIC 112
TSSOP 148
SOIC 500
TSSOP 450
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎÎÎ
VCC
ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
DC Supply Voltage
Parameter
(Referenced to GND)
Min
2.0
Max
6.0
Unit
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
55
VCC
125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC = 2.0 V
VCC = 3.0 V
0
0
1000
800
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 400
http://onsemi.com
305
MC74HC589A
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND, Note 8)

ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Symbol
ÎÎÎÎÎÎÎÎ
VIH ÎÎÎ
ÎÎÎ ÎÎÎÎ
Parameter
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Test Conditions
Vout = 0.1 V or VCC 0.1 V
V
2.0
55C to 25C
1.5
85C
1.5
125C
1.5
Unit
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage |Iout| 20 A 3.0 2.1 2.1 2.1
4.5 3.15 3.15 3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 4.2 4.2 4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
VIL Maximum Low−Level Input Vout = 0.1 V or VCC 0.1 V 2.0 0.5 0.5 0.5 V
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Voltage 3.0 0.9 0.9 0.9
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 6.0 mA 4.5 3.98 3.84 3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
|Iout| 7.8 mA 6.0 5.48 5.34 5.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VOL
ÎÎÎ ÎÎÎÎ
Maximum Low−Level
ÎÎÎÎ
Output Voltage
ÎÎÎÎÎÎ
Vin = VIH
|Iout| 20 A
2.0
4.5
6.0
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.40
0.40
0.40
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Iin
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Current
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Vin = VCC or GND 6.0 0.1 1.0 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
IOZ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
Leakage Current
ÎÎÎÎÎÎ
Vin = VIL or VIH
Vout = VCC or GND
6.0 0.5 5.0 10 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ICC
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
Maximum Quiescent
ÎÎÎÎ
Supply Current
(per Package)
ÎÎ
ÎÎÎÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 4 40 160 A
http://onsemi.com
306
MC74HC589A
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns, Notes 9 and 10)

ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
fmax ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Parameter
V
2.0
55C to 25C
6.0
85C
4.8
125C
4.0
Unit
MHz
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figures 2 and 8) 3.0 15 10 8.0
4.5 30 24 20
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 35 28 24
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, Maximum Propagation Delay, Latch Clock to QH 2.0 175 225 275 ns
3.0 100 110 125
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPHL (Figures 1 and 8)
4.5 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 30 40 50
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPLH, Maximum Propagation Delay, Shift Clock to QH 2.0 160 200 240 ns
tPHL (Figures 2 and 8) 3.0 90 130 160
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 30 40 48
6.0 25 30 40
ÎÎÎÎ
tPLH,
ÎÎÎÎ ÎÎÎ
tPHL ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
(Figures 4 and 8) ÎÎ
Maximum Propagation Delay, Serial Shift/Parallel Load to QH
ÎÎ
2.0
3.0
160
90
200
130
240
160
ns
ÎÎÎÎ
ÎÎÎ ÎÎ
4.5
ÎÎÎÎÎ
30
ÎÎÎÎ
40
ÎÎÎÎ
48
6.0 25 30 40
ÎÎÎÎ
tPLZ,
ÎÎÎÎ ÎÎÎ
tPHZ ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
(Figures 3 and 9) ÎÎ
Maximum Propagation Delay, Output Enable to QH
ÎÎ
2.0
3.0
4.5
150
80
27
170
100
30
200
130
40
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 23 25 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPZL, Maximum Propagation Delay, Output Enable to QH 2.0 150 170 200 ns
3.0 80 100 130
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tPZH (Figures 3 and 9)
4.5 27 30 40
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 23 25 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎ
Cin
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Maximum Input Capacitance − 10 10 10 pF
ÎÎÎÎ
Cout
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎ
ÎÎÎÎÎÎ
− 15 15
9. For propagation delays with loads other than 50 pF, see the ON Semiconductor High−Speed CMOS Data Book (DL129/D).
15 pF

CPD Power Dissipation Capacitance (per Package)* 50 pF
*Used to determine the no−load dynamic power consumption: PD = CPD VCC 2 f + ICC VCC . For load considerations, see the ON Semiconductor
http://onsemi.com
307
MC74HC589A
TIMING REQUIREMENTS (Input tr = tf = 6 ns, Note 11)

ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
tsu ÎÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Parameter
Minimum Setup Time, A−H to Latch Clock
V
2.0
55C to 25C
100
85C
125
125C
150
Unit
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 5) 3.0 40 50 60
4.5 20 25 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 17 21 26
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tsu Minimum Setup Time, Serial Data Input SA to Shift Clock 2.0 100 125 150 ns
3.0 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 6)
4.5 20 25 30
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 17 21 26
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tsu Minimum Setup Time, Serial Shift/Parallel Load to Shift Clock 2.0 100 125 150 ns
(Figure 7) 3.0 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 20 25 30
6.0 17 21 26
ÎÎÎÎ
th
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
(Figure 5) ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Minimum Hold Time, Latch Clock to A−H
ÎÎ
2.0
3.0
25
10
30
12
40
15
ns
ÎÎÎÎ
ÎÎÎ ÎÎ
4.5
ÎÎÎÎÎ
5
ÎÎÎÎ
6
ÎÎÎÎ
8
6.0 5 6 7
ÎÎÎÎ
th
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
(Figure 6) ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Minimum Hold Time, Shift Clock to Serial Data Input SA
ÎÎ
2.0
3.0
4.5
5
5
5
5
5
5
5
5
5
ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 5 5 5
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tw Minimum Pulse Width, Shift Clock 2.0 75 95 110 ns
3.0 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
(Figure 2)
4.5 15 19 23
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
6.0 13 16 19
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
tw Minimum Pulse Width, Latch Clock 2.0 80 100 120 ns
(Figure 1) 3.0 40 50 60
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
4.5 16 20 24
6.0 14 17 20
ÎÎÎÎ
tw
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎÎ
(Figure 4) ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
Minimum Pulse Width, Serial Shift/Parallel Load
ÎÎ
2.0
3.0
80
40
100
50
120
60
ns
ÎÎÎÎ
ÎÎÎ ÎÎ
4.5
ÎÎÎÎÎ
16
ÎÎÎÎ
20
ÎÎÎÎ
24
6.0 14 17 20
ÎÎÎÎ
tr, tf
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
2.0 1000 1000 1000 ns
ÎÎÎÎÎÎ
(Figure 1) 3.0 800 800 800
4.5 500 500 500
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ ÎÎ
6.0 400 400 400
http://onsemi.com
308
MC74HC589A
FUNCTION TABLE
Inputs Resulting Function
Serial Parallel Data Shift
Output Serial Shift/ Latch Shift Input Inputs Latch Register Output
Operation Enable Parallel Load Clock Clock SA A−H Contents Contents QH
Force Output into High H X X X X X X X Z
Impedance State
Load Parallel Data into Data L H L, H, X a−h a−h U U

Latch
Transfer Latch Contents to L L L, H, X X X U LRN → SRN LRH

Shift Register
Contents of Input Latch and L H L, H, L, H, X X U U U

Shift Register are Unchanged
Load Parallel Data into Data L L X X a−h a−h a−h h

Latch and Shift Register
Shift Serial Data into Shift L H X D X * SRA = D, SRG → SRH

Register SRN →SRN+1
Load Parallel Data in Data L H D a−h a−h SRA = D, SRG → SRH

Latch and Shift Serial Data SRN →SRN+1
into Shift Register
LR = latch register contents U = remains unchanged
SR = shift register contents X = don’t care
a−h = data at parallel data inputs A−H Z = high impedance
D = data (L, H) at serial data input SA * = depends on Latch Clock input
Switching Waveforms
tr tf
1/fmax
VCC
LATCH 90% tw
50% VCC
CLOCK 10% GND SHIFT
tw 50%
CLOCK GND
tPLH tPHL
tPLH tPHL
90%
QH 50%
10% QH 50%
tTLH tTHL
Figure 3. (Serial Shift/Parallel Load = L) Figure 4. (Serial Shift/Parallel Load = H)
VCC
OUTPUT 50%
ENABLE GND tw
tPZL tPLZ VCC
HIGH SERIAL SHIFT/ 50% 50%
IMPEDANCE PARALLEL LOAD GND
50%
QH tPLH tPHL
10% VOL
tPZH tPHZ
90% VOH QH 50%
QH 50% HIGH
IMPEDANCE
Figure 5. Figure 6.
http://onsemi.com
309
MC74HC589A
Switching Waveforms
DATA DATA
VALID VALID
VCC VCC
A−H 50% SA 50%
GND GND
tsu th tsu th
LATCH 50% SHIFT 50%

CLOCK CLOCK
Figure 7. Figure 8.
VCC
SERIAL SHIFT/ 50%
PARALLEL GND
LOAD tsu
SHIFT 50%
CLOCK
Figure 9.

CONNECT TO VCC WHEN
OUTPUT OUTPUT 1 k
TEST CL* CL*
TEST
Pin Descriptions
Data Inputs data in stage H is shifted out QH, being replaced by the data
A, B, C, D, E, F, G, H (Pins 15, 1, 2, 3, 4, 5, 6, 7) previously stored in stage G.
Parallel data inputs. Data on these inputs are stored in the Latch Clock (Pin 12)
data latch on the rising edge of the Latch Clock input. Data latch clock. A low−to−high transition on this input
SA (Pin 14) loads the parallel data on inputs A−H into the data latch.
Serial data input. Data on this input is shifted into the shift Output Enable (Pin 10)
register on the rising edge of the Shift Clock input if Serial Active−low output enable A high level applied to this pin
Shift/Parallel Load is high. Data on this input is ignored forces the QH output into the high impedance state. A low
when Serial Shift/Parallel Load is low. level enables the output. This control does not affect the state
Control Inputs of the input latch or the shift register.
Serial Shift/Parallel Load (Pin 13) Output

Shift register mode control. When a high level is applied QH (Pin 9)
to this pin, the shift register is allowed to serially shift data. Serial data output. This pin is the output from the last stage
When a low level is applied to this pin, the shift register of the shift register. This is a 3−state output.
accepts parallel data from the data latch.
Shift Clock (Pin 11)
Serial shift clock. A low−to−high transition on this input
shifts data on the serial data input into the shift register and
http://onsemi.com
310
MC74HC589A
SHIFT CLOCK
SERIAL DATA
INPUT, SA
OUTPUT
ENABLE
SERIAL SHIFT/
PARALLEL LOAD
LATCH CLOCK
A L H L L
B L L L L
C L H L L
PARALLEL D L L L L
DATA
INPUTS
E L H L H
F L H L H
G L L L L
H L H H H
QH
ÉÉÉÉ
HIGH IMPEDANCE
SERIAL SHIFT
H L H H
SERIAL SHIFT
L H L H L H L L
SERIAL SHIFT
L H L H H
SERIAL
SHIFT
RESET LOAD PARALLEL LOAD PARALLEL PARALLEL LOAD,

LATCH LATCH LOAD LATCH LOAD LATCH, AND
AND SHIFT SHIFT SHIFT REGISTER
SHIFT REGISTER REGISTER
REGISTER
http://onsemi.com
311
MC74HC589A
OUTPUT 10
ENABLE
14
SA
SHIFT
11
CLOCK
SERIAL SHIFT/ 13
PARALLEL
LOAD
12
LATCH STAGE A
CLOCK
15
A D Q
C S
D
C Q
R
STAGE B
1
B D Q
C S
D
C Q
R
PARALLEL
DATA 2
INPUTS C STAGE C*
3
D STAGE D*
4
E STAGE E*
5
F STAGE F*
6
G STAGE G*
STAGE H
VCC
7
H D Q
C S
D 9
C Q QH
R
*Stages C thru G (not shown in detail) are identical to stages A and B above.
http://onsemi.com
312
MC74HC595A
8−Bit Serial−Input/Serial or
Parallel−Output Shift
Register with Latched
3−State Outputs
The MC74HC595A consists of an 8−bit shift register and an 8−bit MARKING

D−type latch with three−state parallel outputs. The shift register DIAGRAMS
accepts serial data and provides a serial output. The shift register also 16
PDIP−16
provides parallel data to the 8−bit latch. The shift register and latch MC74HC595AN
N SUFFIX
have independent clock inputs. This device also has an asynchronous 16
CASE 648
AWLYYWW
reset for the shift register. 1
1
The HC595A directly interfaces with the SPI serial data port on 16
CMOS MPUs and MCUs. SO−16
HC595A
D SUFFIX
AWLYWW
CASE 751B
1
HC
•
TSSOP−16
High Noise Immunity Characteristic of CMOS Devices 16 DT SUFFIX 595A
CASE 948F ALYW
No. 7A 1
• Chip Complexity: 328 FETs or 82 Equivalent Gates A = Assembly Location
• Improvements over HC595 WL = Wafer Lot
YY = Year
— Improved Propagation Delays
WW = Work Week
— 50% Lower Quiescent Power
— Improved Input Noise and Latchup Immunity
PIN ASSIGNMENT
LOGIC DIAGRAM QB 1 16 VCC
SERIAL
DATA 14 15 QC 2 15 QA
A QA
INPUT 1
QB QD 3 14 A
2
QC QE 4 13 OUTPUT ENABLE
3 PARALLEL
QD QF 5 12 LATCH CLOCK
4 DATA
SHIFT QE OUTPUTS
LATCH QG 6 11 SHIFT CLOCK
REGISTER 5
QF
6 QH 7 10 RESET
QG
7 GND 8 9 SQH
QH
SHIFT 11
CLOCK
10 9 SERIAL
RESET SQH DATA
OUTPUT ORDERING INFORMATION
LATCH 12
CLOCK Device Package Shipping
VCC = PIN 16
OUTPUT 13 MC74HC595AN PDIP−16 2000 / Box
GND = PIN 8
ENABLE

MC74HC595A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin, Vout DC Input Voltage, Output Voltage 0 VCC V
(Referenced to GND)
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
1000
C
ns
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Figure 1) VCC = 4.5 V 0 500
VCC = 6.0 V 0 400
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA 3.0
4.5
6.0
2.1
3.15
4.2
2.1
3.15
4.2
2.1
3.15
4.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
2.0
3.0
0.5
0.9
0.5
0.9
0.5
0.9
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
Voltage, QA − QH
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
2.0
4.5
1.9
4.4
1.9
4.4
1.9
4.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 5.9 5.9 5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 7.8 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage, QA − QH 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA
|Iout| 7.8 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
http://onsemi.com
314
MC74HC595A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage, SQH
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IIoutI 20 µA 4.5
6.0
4.4
5.9
4.4
5.9
4.4
5.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IIoutI 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IIoutI 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IIoutI 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage, SQH 4.5 0.1 0.1 0.1
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IIoutI 4.0 mA
IIoutI 5.2 mA
3.0
4.5
6.0
0.26
0.26
0.26
0.33
0.33
0.33
0.4
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Leakage
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
Current, QA − QH
ÎÎÎ
Vin = VIL or VIH
Vout = VCC or GND
6.0 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
lout = 0 µA
6.0 4.0 40 160 µA
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎÎ
fmax
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 7)
2.0
3.0
4.5
6.0
15
30
4.8
10
24
4.0
8.0
20
MHz
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 35 28 24
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Shift Clock to SQH 2.0 140 175 210 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 1 and 7) 3.0 100 125 150
4.5 28 35 42
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 24 30 36
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL Maximum Propagation Delay, Reset to SQH 2.0 145 180 220 ns
(Figures 2 and 7) 3.0 100 125 150
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 29 36 44
ÎÎÎÎÎ
ÎÎÎÎ
6.0
ÎÎÎÎ
25
ÎÎÎ
31
ÎÎÎÎ
38
tPLH,
ÎÎÎÎÎ
tPHL
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Latch Clock to QA − QH
ÎÎÎÎ
ÎÎÎ
(Figures 3 and 7)
2.0
3.0
140
100
175
125
210
150
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 28 35 42
6.0 24 30 36
ÎÎÎÎÎ
tPLZ,
ÎÎÎÎÎ ÎÎÎÎ
tPHZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
Maximum Propagation Delay, Output Enable to QA − QH
ÎÎÎÎ
ÎÎÎ
(Figures 4 and 8)
2.0
3.0
4.5
150
100
30
190
125
38
225
150
45
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 26 33 38
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZL, Maximum Propagation Delay, Output Enable to QA − QH 2.0 135 170 205 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZH (Figures 4 and 8) 3.0 90 110 130
4.5 27 34 41
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 23 29 35
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTLH, Maximum Output Transition Time, QA − QH 2.0 60 75 90 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 18
6.0 10 13 15
http://onsemi.com
315
MC74HC595A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
25C 85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter V Unit
tTLH, Maximum Output Transition Time, SQH 2.0 75 95 110 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
6.0 13 16 19
ÎÎÎÎÎ
Cin
ÎÎÎÎÎ ÎÎÎÎ
Cout ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
High−Impedance State), QA − QH
—
—
10
15
10
15
10
15
pF
pF

2
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
TIMING REQUIREMENTS (Input tr = tf = 6.0 ns)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
VCC
V
25C to
– 55C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Serial Data Input A to Shift Clock 2.0 50 65 75 ns
(Figure 5) 3.0 40 50 60
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
10
9.0
13
11
15
13
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Shift Clock to Latch Clock 2.0 75 95 110 ns
(Figure 6) 3.0 60 70 80
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 16 19
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
th Minimum Hold Time, Shift Clock to Serial Data Input A 2.0 5.0 5.0 5.0 ns
(Figure 5) 3.0 5.0 5.0 5.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 5.0 5.0 5.0
6.0 5.0 5.0 5.0
ÎÎÎÎÎ
trec
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
(Figure 2) ÎÎÎ
Minimum Recovery Time, Reset Inactive to Shift Clock
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
2.0
3.0
50
40
65
50
75
60
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 10 13 15
6.0 9.0 11 13
ÎÎÎÎÎ
ÎÎÎÎÎ
tw
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
(Figure 2) ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2.0
3.0
60
45
75
60
90
70
ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 12 15 18
6.0 10 13 15
ÎÎÎÎÎ
ÎÎÎÎÎ
tw
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
(Figure 1) ÎÎÎ
Minimum Pulse Width, Shift Clock
ÎÎÎÎ
ÎÎÎ
2.0
3.0
4.5
50
40
10
65
50
13
75
60
15
ns
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
tw ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Minimum Pulse Width, Latch Clock
6.0
2.0
9.0
50
11
65
13
75 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 6) 3.0 40 50 60
4.5 10 13 15
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 9.0 11 13
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) 3.0 800 800 800
4.5 500 500 500
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 400 400 400
http://onsemi.com
316
MC74HC595A
FUNCTION TABLE
Inputs Resulting Function

Serial Shift Latch Serial Parallel
Input Shift Latch Output Register Register Output Outputs
Operation Reset A Clock Clock Enable Contents Contents SQH QA − QH
Reset shift register L X X L, H, ↓ L L U L U
Shift data into shift H D ↑ L, H, ↓ L D → SRA; U SRG → SRH U
register SRN → SRN+1
Shift register remains H X L, H, ↓ L, H, ↓ L U U U U
unchanged
Transfer shift register H X L, H, ↓ ↑ L U SRN → LRN U SRN
contents to latch
register
Latch register remains X X X L, H, ↓ L * U * U
unchanged
Enable parallel outputs X X X X L * ** * Enabled
Force outputs into high X X X X H * ** * Z
impedance state
SR = shift register contents D = data (L, H) logic level ↑ = Low−to−High * = depends on Reset and Shift Clock inputs
LR = latch register contents U = remains unchanged ↓ = High−to−Low ** = depends on Latch Clock input
PIN DESCRIPTIONS
INPUTS Output Enable (Pin 13)

A (Pin 14) Active−low Output Enable. A low on this input allows the
Serial Data Input. The data on this pin is shifted into the data from the latches to be presented at the outputs. A high
8−bit serial shift register. on this input forces the outputs (QA−QH) into the
CONTROL INPUTS high−impedance state. The serial output is not affected by
Shift Clock (Pin 11) this control unit.
Shift Register Clock Input. A low− to−high transition on OUTPUTS
this input causes the data at the Serial Input pin to be shifted QA − QH (Pins 15, 1, 2, 3, 4, 5, 6, 7)
into the 8−bit shift register. Noninverted, 3−state, latch outputs.
Reset (Pin 10) SQH (Pin 9)
Active−low, Asynchronous, Shift Register Reset Input. A Noninverted, Serial Data Output. This is the output of the
low on this pin resets the shift register portion of this device eighth stage of the 8−bit shift register. This output does not
only. The 8−bit latch is not affected. have three−state capability.
Latch Clock (Pin 12)
Storage Latch Clock Input. A low−to−high transition on
this input latches the shift register data.
http://onsemi.com
317
MC74HC595A
SWITCHING WAVEFORMS
tr tf tw
VCC VCC
SHIFT 90% 50%
50% RESET
CLOCK GND
10% GND
tw tPHL
1/fmax 50%
OUTPUT
tPLH tPHL SQH
90% trec
OUTPUT
SQH 50% SHIFT VCC
10% 50%
CLOCK
tTLH tTHL GND
Figure 1. Figure 2.
VCC
LATCH VCC OUTPUT 50%
50% ENABLE GND
CLOCK
GND tPZL tPLZ
HIGH
50% IMPEDANCE
tPLH tPHL OUTPUT Q
10% VOL
90%
QA−QH 50% tPZH tPHZ
90% VOH
OUTPUTS 10%
OUTPUT Q 50% HIGH
tTLH tTHL
IMPEDANCE
Figure 3. Figure 4.
VCC
SHIFT
VALID 50%
CLOCK
VCC GND
SERIAL
50% tsu
INPUT A
GND VCC
tsu th LATCH
50%
VCC CLOCK
SWITCH GND
50% tw
CLOCK
GND
Figure 5. Figure 6.
TEST CIRCUITS

CONNECT TO VCC WHEN
TEST CL* TEST CL*
Figure 7. Figure 8.
http://onsemi.com
318
MC74HC595A
OUTPUT 13
ENABLE
LATCH 12
CLOCK
SERIAL 14 15
D Q D Q QA
DATA
INPUT A SRA LRA
R
1
D Q D Q QB
SRB LRB
R
2
D Q D Q QC
SRC LRC
R
3
D Q D Q QD
SRD LRD PARALLEL
R DATA
OUTPUTS
4
D Q D Q QE
SRE LRE
R
5
D Q D Q QF
SRF LRF
R
6
D Q D Q QG
SRG LRG
R
7
D Q D Q QH
SHIFT
11
CLOCK SRH LRH
R
10 SERIAL
RESET 9 DATA
OUTPUT SQH
http://onsemi.com
319
MC74HC595A
TIMING DIAGRAM
SHIFT
CLOCK
SERIAL DATA
INPUT A
RESET
LATCH
CLOCK
OUTPUT
ENABLE
QA
QB
QC
QD
QE
QF
QG
QH
SERIAL DATA
OUTPUT SQH
NOTE: implies that the output is in a high−impedance
state.
http://onsemi.com
320
MC74HC74A
Dual D Flip−Flop with Set

and Reset
MARKING
This device consists of two D flip−flops with individual Set, Reset,
DIAGRAMS
and Clock inputs. Information at a D−input is transferred to the
corresponding Q output on the next positive going edge of the clock 14
input. Both Q and Q outputs are available from each flip−flop. The Set PDIP−14
and Reset inputs are asynchronous. N SUFFIX MC74HC74AN
CASE 646 AWLYYWW
Features
1
• Pb−Free Packages are Available**
14
SOIC−14
• Outputs Directly Interface to CMOS, NMOS, and TTL D SUFFIX
HC74A
AWLYWW
• Operating Voltage Range: 2.0 to 6.0 V CASE 751A

14
• In Compliance with the JEDEC Standard No. 7.0 A Requirements TSSOP−14 HC
74A
•
DT SUFFIX
Chip Complexity: 128 FETs or 32 Equivalent Gates CASE 948G ALYW
1 1
RESET 1
2 5
DATA 1 Q1 A = Assembly Location
3 6 WL or L = Wafer Lot
CLOCK 1 Q1
YY or Y = Year
4 WW or W = Work Week
SET 1
PIN 14 = VCC
PIN 7 = GND
13
RESET 2 PIN ASSIGNMENT
12 9
DATA 2 Q2 RESET 1 1 14 VCC
11 8
CLOCK 2 Q2 DATA 1 2 13 RESET 2
10 CLOCK 1 3 12 DATA 2
SET 2
SET 1 4 11 CLOCK 2
Figure 14. LOGIC DIAGRAM
Q1 5 10 SET 2
FUNCTION TABLE Q1 6 9 Q2
Inputs Outputs GND 7 8 Q2
Set Reset Clock Data Q Q
L H X X H L
H L X X L H ORDERING INFORMATION
L L X X H* H* See detailed ordering and shipping information in the package
H H H H L dimensions section on page 322 of this data sheet.
H H L L H
H H L X No Change
**For additional information on our Pb−Free strategy
H H H X No Change
and soldering details, please download the
H H X No Change ON Semiconductor Soldering and Mounting
Techniques Reference Manual, SOLDERRM/D.
*Both outputs will remain high as long as Set and Reset are low, but the output
states are unpredictable if Set and Reset go high simultaneously.

MC74HC74A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
PD Power Dissipation in Still Air, Plastic DIP† 750 mW Unused inputs must always be
SOIC Package† 500 tied to an appropriate logic voltage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ TSSOP Package† 450 level (e.g., either GND or VCC).
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C
300
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ
VCC
ÎÎÎ
Vin, Vout
ÎÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
TA
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
VCC = 2.0 V 0 1000 ns
ÎÎÎÎÎ
(Figures 1, 2, 3) VCC = 3.0 V 0 600
VCC = 4.5 V 0 500
ÎÎÎÎ
ÎÎ VCC = 6.0 V 0 400
(Pb−Free)

(Pb−Free)

http://onsemi.com
322
MC74HC74A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A 3.0
4.5
2.1
3.15
2.1
3.15
2.1
3.15
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
6.0
ÎÎÎÎ
4.2
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.2 4.2
VIL 2.0 0.5 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Low−Level Input Vout = 0.1 V or VCC – 0.1 V 0.5 0.5
Voltage |Iout| 20 A 3.0 0.9 0.9 0.9
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 1.35 1.35 1.35
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 1.8 1.8 1.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 4.5 4.4 4.4 4.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
6.0
3.0
5.9
2.48
5.9
2.34
5.9
2.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.98 3.84 3.7
|Iout| 5.2 mA 6.0 5.48 5.34 5.2
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VOL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 A
2.0
4.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA
|Iout| 5.2 mA
4.5
6.0
0.26
0.26
0.33
0.33
0.4
0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 A
6.0 2.0 20 80
A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
– 55 to
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
ÎÎÎÎÎ
fmax
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
2.0
3.0
4.5
6.0
15
30
4.8
10
24
4.0
8.0
20
MHz
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 35 28 24
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock to Q or Q 2.0 100 125 150 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHL (Figures 1 and 4) 3.0 75 90 120
4.5 20 25 30
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 17 21 26
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Set or Reset to Q or Q 2.0 105 130 160 ns
tPHL (Figures 2 and 4) 3.0 80 95 130
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
21
18
26
22
32
27
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 16 19

http://onsemi.com
323
MC74HC74A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
TIMING REQUIREMENTS (Input tr = tf = 6.0 ns)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Data to Clock 2.0 80 100 120 ns
(Figure 3) 3.0 35 45 55
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
16
14
20
17
24
20
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
th Minimum Hold Time, Clock to Data 2.0 3.0 3.0 3.0 ns
(Figure 3) 3.0 3.0 3.0 3.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ 4.5 3.0 3.0 3.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 3.0 3.0 3.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
trec Minimum Recovery Time, Set or Reset Inactive to Clock 2.0 8.0 8.0 8.0 ns
(Figure 2) 3.0 8.0 8.0 8.0
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
8.0
8.0
8.0
8.0
8.0
8.0
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1) 3.0 25 30 40
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
12
10
15
13
18
15
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Set or Reset 2.0 60 75 90 ns
(Figure 2) 3.0 25 30 40
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
12
10
15
13
18
15
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1, 2, 3) 3.0 800 800 800
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
500
400
500
400
500
400
http://onsemi.com
324
MC74HC74A
SWITCHING WAVEFORMS
tw
tf tr VCC
VCC SET OR 50%
90%
CLOCK 50% RESET GND
10% GND tPHL
tw
1/fmax Q OR Q 50%
tPLH tPHL
tPLH
90%
50%
Q or Q 10% Q OR Q 50%
trec
tTLH tTHL
VCC
CLOCK 50%
GND
Figure Figure
15. 16.
TEST POINT
VALID
VCC
DATA 50% OUTPUT
GND DEVICE
tsu th UNDER
VCC TEST CL*
50%
CLOCK GND
Figure Figure 18.

17.
4, 10
SET
2, 12 5, 9
DATA Q
3, 11
CLOCK
6, 8
Q
1, 13
RESET
Figure 19. EXPANDED LOGIC DIAGRAM
http://onsemi.com
325
MC74HCT04A
Hex Inverter
With LSTTL−Compatible Inputs
The MC74HCT04A may be used as a level converter for interfacing
TTL or NMOS outputs to High−Speed CMOS inputs.
http://onsemi.com
The HCT04A is identical in pinout to the LS04.
MARKING
• Output Drive Capability: 10 LSTTL Loads DIAGRAMS
• TTL/NMOS−Compatible Input Levels 14
• Outputs Directly Interface to CMOS, NMOS and TTL PDIP−14
N SUFFIX MC74HCT04AN
• Operating Voltage Range: 4.5 to 5.5V CASE 646 AWLYYWW
• Low Input Current: 1µA 1
SOIC−14
• Chip Complexity: 48 FETs or 12 Equivalent Gates D SUFFIX
HCT04A
AWLYWW
CASE 751A
LOGIC DIAGRAM 1
14
1 2 TSSOP−14 HCT
A1 Y1
DT SUFFIX 04A
CASE 948G ALYW
3 4
A2 Y2 1
WL or L = Wafer Lot
5 6
A3 Y3 YY or Y = Year
WW or W = Work Week
Y=A
9 8 Pin 14 = VCC
A4 Y4
Pin 7 = GND FUNCTION TABLE
Inputs Outputs
11 10
A5 Y5
A Y
L H
13 12
A6 Y6 H L
VCC A6 Y6 A5 Y5 A4 Y4
14 13 12 11 10 9 8
MC74HCT04AN PDIP−14 2000 / Box
MC74HCT04AD SOIC−14 55 / Rail
MC74HCT04ADR2 SOIC−14 2500 / Reel
1 2 3 4 5 6 7 MC74HCT04ADT TSSOP−14 96 / Rail
A1 Y1 A2 Y2 A3 Y3 GND MC74HCT04ADTR2 TSSOP−14 2500 / Reel

March, 2000 − Rev. 7 MC74HCT04A/D
MC74HCT04A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
Input Rise/Fall Time (Figure 1)
– 55
0
+ 125
500
C
ns
http://onsemi.com
327
MC74HCT04A

Guaranteed Limit
VCC
VIH Minimum High−Level Input Vout = 0.1V 4.5 2.0 2.0 2.0 V
Voltage |Iout| ≤ 20µA 5.5 2.0 2.0 2.0
VIL Maximum Low−Level Input Vout = VCC − 0.1V 4.5 0.8 0.8 0.8 V
Voltage |Iout| ≤ 20µA 5.5 0.8 0.8 0.8
VOH Minimum High−Level Output Vin = VIL 4.5 4.4 4.4 4.4 V
Voltage |Iout| ≤ 20µA 5.5 5.4 5.4 5.4
Vin = VIL |Iout| ≤ 4.0mA 4.5 3.98 3.84 3.70
VOL Maximum Low−Level Output Vin = VIH 4.5 0.1 0.1 0.1 V
Voltage |Iout| ≤ 20µA 5.5 0.1 0.1 0.1
Vin = VIH |Iout| ≤ 4.0mA 4.5 0.26 0.33 0.40
Current
∆ICC Additional Quiescent Supply Vin = 2.4V, Any One Input ≥ −55°C 25 to 125°C
Current Vin
i = VCC or GND
GND, Other Inputs
Iout = 0µA 5.5 2.9 2.4 mA
2. Total Supply Current = ICC + Σ∆ICC.
AC CHARACTERISTICS (VCC = 5.0V ±10%, CL = 50pF, Input tr = tf = 6ns)

Guaranteed Limit
Symbol Parameter −55 to 25°C ≤85°C ≤125°C Unit
tPLH, Maximum Propagation Delay, Input A to Output Y 15 19 22 ns
tPHL (Figures 1 and 2) 17 21 26
tTLH, Maximum Output Transition Time, Any Output 15 19 22 ns
tTHL (Figures 1 and 2)

http://onsemi.com
328
MC74HCT04A
tf tr
3.0V
2.7V
INPUT A 1.3V
0.3V GND
tPLH tPHL
90%
OUTPUT Y 1.3V
10%
tTLH tTHL
TEST
POINT
OUTPUT
DEVICE
UNDER
TEST CL*
A Y

(1/6 of the Device Shown)
http://onsemi.com
329
MC74HCT138A
1−of−8 Decoder/
Demultiplexer with LSTTL
Compatible Inputs
http://onsemi.com
The MC74HCT138A is identical in pinout to the LS138. The
HCT138A may be used as a level converter for interfacing TTL or MARKING
NMOS outputs to High Speed CMOS inputs. DIAGRAMS
The HCT138A decodes a three−bit Address to one−of−eight 16
active−lot outputs. This device features three Chip Select inputs, two PDIP−16
MC74HCT138AN
active−low and one active−high to facilitate the demultiplexing, 16
N SUFFIX
AWLYYWW
cascading, and chip−selecting functions. The demultiplexing function CASE 648
1
is accomplished by using the Address inputs to select the desired 1
device output; one of the Chip Selects is used as a data input while the 16
other Chip Selects are held in their active states. SO−16
HCT138A
D SUFFIX
CASE 751B
AWLYWW
•
1
TTL/NMOS Compatible Input Levels 1
• Operating Voltage Range: 4.5 to 5.5 V TSSOP−16 HCT

• Low Input Current: 1.0 µA 16 DT SUFFIX 138A
ALYW
CASE 948F
1
No. 7A
• Chip Complexity: 122 FETs or 30.5 Equivalent Gates A
WL
= Assembly Location
= Wafer Lot
YY = Year
WW = Work Week
MC74HCT138ADT TSSOP−16 96 / Rail
MC74HCT138ADTR2 TSSOP−16 2500 / Reel

MC74HCT138A
LOGIC DIAGRAM FUNCTION TABLE

Inputs Outputs
1 15
A0 Y0 CS1CS2 CS3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
ADDRESS 2 14 X X H X X X H H H H H H H H
A1 Y1
INPUTS X H X X X X H H H H H H H H
3 13
A2 Y2 L X X X X X H H H H H H H H
12 H L L L L L L H H H H H H H
Y3 ACTIVE−LOW H L L L L H H L H H H H H H
11 OUTPUTS
Y4 H L L L H L H H L H H H H H
10 H L L L H H H H H L H H H H
Y5
H L L H L L H H H H L H H H
9 H L L H L H H H H H H L H H
Y6
7 H L L H H L H H H H H H L H
Y7 H L L H H H H H H H H H H L
H = high level (steady state)
6 L = low level (steady state)
CS1 X = don’t care
CHIP−
SELECT 4 PIN 16 = VCC
CS2
INPUTS PIN 8 = GND
5
CS3
PIN ASSIGNMENT
A0 1 16 VCC
A1 2 15 Y0
A2 3 14 Y1
CS2 4 13 Y2
CS3 5 12 Y3
CS1 6 11 Y4
Y7 7 10 Y5
ÎÎÎÎ
ÎÎÎ
GND 8 9 Y6
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
1.5 ns
µW
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Speed Power Product .0075 pJ
http://onsemi.com
331
MC74HCT138A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ ÎÎÎ
TA
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
0
– 55
VCC
+ 125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 5.5 2.0 2.0 2.0
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
4.4
5.4
4.4
5.4
4.4
5.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 µA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 6.0 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
∆ICC Additional Quiescent Supply Vin = 2.4 V, Any One Input ≥ − 55C 25C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Current Vin
i = VCC or GND
GND, Other Inputs
lout = 0 µA 5.5 2.9 2.4 mA
(DL129/D).
http://onsemi.com
332
MC74HCT138A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
AC ELECTRICAL CHARACTERISTICS (VCC = 5.0 V ± 10%, CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter 25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Propagation Delay, CS1 to Output Y
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
27 34 41 ns
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Output Transition Time, CS2 or CS3 to Output Y
ÎÎÎÎ
ÎÎÎ
(Figures 3 and 4)
30 38 45 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
tr, tf
ÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Input Rise and Fall Time
ÎÎÎÎ
ÎÎÎ
500
10
500
10
500
10
ns
pF

15
Y0
14
Y1
13
1 Y2
A0
12
2 Y3
A1
11
Y4
3
A2
10
Y5
5
CS3
4 9
CS2 Y6
7
Y7
6
CS1
http://onsemi.com
333
MC74HCT138A
SWITCHING WAVEFORMS
tr tf
VALID VALID
3V
3V 2.7 V
INPUT CS1 1.3 V
INPUT A 1.3 V 0.3 V GND
GND
tPHL tPLH
tPLH tPHL
90%
OUTPUT Y 1.3 V
1.3 V 10%
OUTPUT Y
tTHL tTLH
Figure 1. Figure 2.
tr tf
3V
2.7 V
INPUT 1.3 V
CS2, CS3 0.3 V GND
tPHL tPLH
90%
OUTPUT Y 1.3 V
10%
tTHL tTLH
Figure 3.
TEST CIRCUIT
TEST POINT
OUTPUT
DEVICE
UNDER
TEST CL*
Figure 4.
http://onsemi.com
334
MC74HCT14A
Hex Schmitt−Trigger
Inverter with LSTTL
Compatible Inputs
http://onsemi.com
The MC74HCT14A may be used as a level converter for interfacing
TTL or NMOS outputs to high−speed CMOS inputs. MARKING
The HCT14A is useful to “square up” slow input rise and fall times. DIAGRAMS
Due to the hysteresis voltage of the Schmitt trigger, the HCT14A finds
14
applications in noisy environments.
PDIP−14
• Output Drive Capability: 10 LSTTL Loads N SUFFIX MC74HCT14AN
AWLYYWW
• TTL/NMOS−Compatible Input Levels
CASE 646
1
• Low Input Current: 1.0 A SOIC−14 HCT14A
• In Compliance with the Requirements Defined by JEDEC Standard D SUFFIX AWLYWW
CASE 751A
No. 7A 1
14
TSSOP−14 HCT
DT SUFFIX 14A
CASE 948G ALYW
14
EIAJ−14
F SUFFIX HCT14A
CASE 965 AWLYWW
L, WL = Wafer Lot
Y, YY = Year
W, WW = Work Week
MC74HCT14AN PDIP−14 2000/Box
MC74HCT14AD SOIC−14 55/Rail
MC74HCT14ADR2 SOIC−14 2500/Reel
MC74HCT14ADTR2 TSSOP−14 2000/Reel
MC74HCT14AFEL EIAJ−14 2000/Reel

June, 2003 − Rev. 9 MC74HCT14A/D
MC74HCT14A
A1 1 14 VCC
Y1 2 13 A6 FUNCTION TABLE
A2 3 12 Y6 Input Output
Y2 4 11 A5 A Y
A3 5 10 Y5 L H
H L
Y3 6 9 A4
GND 7 8 Y4
1 2
A1 Y1
3 4
A2 Y2
5 6
A3 Y3
Y=A
9 8
A4 Y4
PIN 14 = VCC
PIN 7 = GND
11 10
A5 Y5
13 12
A6 Y6
http://onsemi.com
336
MC74HCT14A

VI DC Input Voltage (Referenced to GND) 0.5 to VCC 0.5 V
VO DC Output Voltage (Referenced to GND) 0.5 to VCC 0.5 V
SOIC 125
TSSOP 170
SOIC 500
TSSOP 450
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VI, VO DC Input Voltage, Output Voltage (Referenced to GND) 0 VCC V
55 125 C
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
TA Operating Temperature, All Package Types
tr, tf Input Rise and Fall Time (Figure 7) — (Note 7) ns
7. No Limit when VI 50% VCC, ICC > 1 mA.

http://onsemi.com
337
MC74HCT14A

Temperature Limit
VCC 55C to 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
Symbol
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VTmax ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Parameter
ÎÎÎ
ÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
Maximum Positive−Going
Test Conditions
VO = 0.1 V or VCC – 0.1 V
Volts
4.5
Min Max
1.9
Min Max
1.9
Min Max
1.9
Unit
V
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Input Threshold Voltage |Iout| 20 A 5.5 2.1 2.1 2.1
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VTmin Minimum Positive−Going VO = 0.1 V or VCC – 0.1 V 4.5 1.2 1.2 1.2 V
Input Threshold Voltage |Iout| 20 A 5.5 1.4 1.4 1.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VTmax
Î
ÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ ÎÎÎÎÎ
Maximum Negative−Going
ÎÎÎ
ÎÎÎÎÎ
Input Threshold Voltage
VO = 0.1 V or VCC – 0.1 V
|Iout| 20 A
4.5
5.5
1.2
1.4
1.2
1.4
1.2
1.4
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VTmin Minimum Negative−Going VO = 0.1 V or VCC – 0.1 V 4.5 0.5 0.5 0.5
|Iout| 20 A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Input Threshold Voltage 5.5 0.6 0.6 0.6
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VH max Maximum Hysteresis VO = 0.1 V or VCC – 0.1 V 4.5 1.4 1.4 1.4
Voltage |Iout| 20 A 5.5 1.5 1.5 1.5
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
VH min
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Minimum Hysteresis
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎÎÎ VO = 0.1 V or VCC – 0.1 V 4.5 0.4 0.4 0.4
ÎÎÎ
ÎÎ ÎÎÎÎÎ
Voltage |Iout| 20 A 5.5 0.4 0.4 04
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VOH Minimum High−Level VI < VTmin 4.5 4.4 4.4 4.4 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
VI < VTmin
|Iout| 4.0 mA
4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
VOL Maximum Low−Level VI ≥ VTmax 4.5 0.1 0.1 0.1 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ VI ≥ VTmax 4.5 0.26 0.33 0.4
ÎÎ ÎÎ
|Iout| 4.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
IIK
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
Maximum Input
ÎÎ
ÎÎÎ
ÎÎÎÎÎ VI = VCC or GND 5.5 0.1 1.0 1.0 A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Leakage Current
A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ ÎÎÎÎÎ
ICC Maximum Quiescent VI = VCC or GND 5.5 1.0 10 40
Supply Current Iout = 0 A
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ ÎÎÎÎÎ
(per package)
ÎÎÎÎ
ÎÎÎ
55C 25C to 125C
ÎÎÎÎ
ÎÎÎ
ICC Additional Quiescent VI = 2.4 V, Any One Input 5.5 2.9 2.4 mA
Supply Current VI = VCC or GND, Other Inputs
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ ÎÎ
lout = 0 A
AC CHARACTERISTICS (CL = 50 pF; Input tr = tf = 6.0 ns)

Guaranteed Limit
55C to 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Symbol Parameter Test Conditions Figures Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
tPLH,
ÎÎÎÎÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎ ÎÎÎ
Maximum Propagation
ÎÎÎ
ÎÎÎÎÎ
ÎÎ
Delay, Input A to Output
VCC = 5.0 V 10%
CL = 50 pF, Input tr = tf = 6.0 ns
7&8 32 40 48 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Y (L to H)
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎ ÎÎÎÎÎ
tTLH, Maximum Output VCC = 5.0 V 10% 7&8 15 19 22 ns
tTHL Transition Time, Any CL = 50 pF, Input tr = tf = 6.0 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Output

CPD Power Dissipation Capacitance, per Inverter (Note 11) 32 pF
http://onsemi.com
338
MC74HCT14A
TEST POINT
tf tr
INPUT A 2.7 V 3V
OUTPUT
1.3 V DEVICE
0.3 V GND
tPLH tPHL UNDER
TEST CL*
90%
1.3 V
OUTPUT Y 10%
tTLH tTHL
http://onsemi.com
339
MC74HCT244A
Buffer/Line Driver/
Line Receiver with
The MC74HCT244A is identical in pinout to the LS244. This
device may be used as a level converter for interfacing TTL or NMOS MARKING
outputs to High−Speed CMOS inputs. The HCT244A is an octal DIAGRAMS
noninverting buffer line driver line receiver designed to be used with 20
3−state memory address drivers, clock drivers, and other bus−oriented PDIP−20
MC74HCT244AN
N SUFFIX
systems. The device has non−inverted outputs and two active−low CASE 738
AWLYYWW
20
output enables. 1
1
The HCT244A is the noninverting version of the HCT240. See also 20
HCT241. SOIC WIDE−20
HCT244A
1
DW SUFFIX
AWLYYWW
CASE 751D
• TTL NMOS−Compatible Input Levels
1
• Operating Voltage Range: 4.5 to 5.5 V TSSOP−20 HCT

• Low Input Current: 1 µA 20 DT SUFFIX 244A
ALYW
1
•
CASE 948E
In Compliance with the Requirements Defined by JEDEC Standard
No. 7A 1
•
Chip Complexity: 112 FETs or 28 Equivalent Gates WL = Wafer Lot
LOGIC DIAGRAM YY = Year
WW = Work Week
2 18
A1 YA1
PIN ASSIGNMENT
4 16
A2 YA2 ENABLE A 1 20 VCC
6 14 A1 2 19 ENABLE B
A3 YA3
YB4 3 18 YA1
8 12
A4 YA4 A2 4 17 B4
DATA INPUTS NONINVERTING
11 9 OUTPUTS YB3 5 16 YA2
B1 YB1
A3 6 15 B3
13 7
B2 YB2 YB2 7 14 YA3
15 5 A4 8 13 B2
B3 YB3
YB1 9 12 YA4
17 3 GND 10 11 B1
B4 YB4
1 PIN 20 = VCC
OUTPUT ENABLE A
ENABLES ENABLE B 19 PIN 10 = GND
FUNCTION TABLE
Inputs Outputs
Enable A, MC74HCT244AN PDIP−20 1440 / Box
Enable B A, B YA, YB MC74HCT244ADW SOIC−WIDE 38 / Rail
L L L MC74HCT244ADWR2 SOIC−WIDE 1000 / Reel
L H H
H X Z MC74HCT244ADT TSSOP−20 75 / Rail
Z = high impedance, X = don’t care MC74HCT244ADTR2 TSSOP−20 2500 / Reel

May, 2000 − Rev. 9 MC74HCT244A/D
MC74HCT244A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
VCC DC Supply Voltage (Referenced to GND) – 0.5 to + 7 V circuitry to guard against damage
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
500
C
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
V 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Test Conditions Unit
VIH Minimum High−Level Input Vout = 0.1 V or VCC – 0.1 V 4.5 2 2 2 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL ÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
5.5
4.5
2
0.8
2
0.8
2
0.8 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOL
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.26 0.33 0.4
± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
Leakage Current
ÎÎÎ
Vin = VIL or VIH
5.5 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 5.5 4 40 160
http://onsemi.com
341
MC74HCT244A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
∆ICC ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Additional Quiescent Supply Vin = 2.4 V, Any One Input ≥ −55C 25C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Current Vin
i = VCC or GND
GND, Other Inputs
lout = 0 µA 5.5 2.9 2.4 mA
NOTES:
1. Information on typical parametric values along with frequency or heavy load considerations can be found in Chapter 2 of the ON
ÎÎÎÎÎ
ÎÎÎ
AC ELECTRICAL CHARACTERISTICS (VCC = 5.0 V ± 10%, CL = 50 pF, Input tr = tf = 6 ns)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter 25C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, A to YA or B to YB 20 25 30 ns
ÎÎÎÎÎ
tPLZ,
ÎÎÎÎÎ ÎÎÎÎ
tPHZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
26 33 39 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZL, Maximum Propagation Delay, Output Enable to YA or YB 22 28 33 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎ
Cout ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ

SWITCHING WAVEFORMS
3V
tr tf ENABLE 1.3 V
INPUT 3V A OR B GND
2.7 V tPZL tPLZ
A OR B 1.3 V
0.3 V HIGH
GND
1.3 V IMPEDANCE
tPLH tPHL OUTPUT Y
OUTPUT 90% 10% VOL
1.3 V tPZH tPHZ
YA OR YB 90% VOH
10%
OUTPUT Y 1.3 V
tTLH tTHL HIGH
IMPEDANCE
Figure 1. Figure 2.
http://onsemi.com
342
MC74HCT244A
TEST CIRCUITS

CONNECT TO VCC WHEN
TEST CL* TEST CL*
Figure 3. Figure 4.
LOGIC DETAIL
TO THREE OTHER
A OR B INVERTERS
ONE OF 8
BUFFERS
VCC
DATA INPUT
A OR B
YA
OR
YB
ENABLE A OR ENABLE B
http://onsemi.com
343
MC74HCT245A
Bus Transceiver with LSTTL
Compatible Inputs
The MC74HCT245A is identical in pinout to the LS245. This
device may be used as a level converter for interfacing TTL or NMOS
http://onsemi.com
outputs to High Speed CMOS inputs.
The MC74HCT245A is a 3−state noninverting transceiver that is MARKING
used for 2−way asynchronous communication between data buses. DIAGRAMS
The device has an active−low Output Enable pin, which is used to 20
place the I/O ports into high−impedance states. The Direction control PDIP−20
MC74HCT245AN
determines whether data flows from A to B or from B to A. N SUFFIX
AWLYYWW
• Output Drive Capability: 15 LSTTL Loads 20 CASE 738
1
• TTL/NMOS Compatible Input Levels 1
20
• Outputs Directly Interface to CMOS, NMOS and TTL SOIC WIDE−20
1
DW SUFFIX HCT245A
AWLYYWW
CASE 751D
1
No. 7A TSSOP−20 HCT
• Chip Complexity: 304 FETs or 76 Equivalent Gates 20 DT SUFFIX 245A
1 CASE 948E ALYW
LOGIC DIAGRAM
2 18 1
A1 B1
A2 B2
WL = Wafer Lot
4 16
A3 B3 YY = Year
A 5 15 B WW = Work Week
A4 B4
DATA 6 14 DATA
PORT A5 B5 PORT
7 13 PIN ASSIGNMENT
A6 B6
8 12
A7 B7 DIRECTION 1 20 VCC
9 11
A8 B8 A1 2 19 OUTPUT ENABLE
1 A2 3 18 B1
DIRECTION PIN 20 = VCC
19 A3 4 17 B2
ÎÎÎ
ÎÎÎ
OUTPUT ENABLE PIN 10 = GND
A4 5 16 B3
ÎÎÎ
ÎÎÎ
A5 6 15 B4
ÎÎÎ
ÎÎÎ
ÎÎÎ
76
1.0
ea
ns
A6
A7
7
8
14
13
B5
B6
ÎÎÎ
ÎÎÎ µW A8 9 12 B7
ÎÎÎ
ÎÎÎ
GND 10 11 B8
ÎÎÎ
ÎÎÎ
FUNCTION TABLE
Control Inputs
Output
Enable Direction Operation MC74HCT245AN PDIP−20 1440 / Box
L L Data Transmitted from Bus B to Bus A MC74HCT245ADW SOIC−WIDE 38 / Rail
L H Data Transmitted from Bus A to Bus B MC74HCT245ADWR2 SOIC−WIDE 1000 / Reel
H X Buses Isolated (High−Impedance State) MC74HCT245ADT TSSOP−20 75 / Rail

X = Don’t Care MC74HCT245ADTR2 TSSOP−20 2500 / Reel

MaY, 2000 − Rev. 9 MC74HCT245A/D
MC74HCT245A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
VCC
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
Parameter
Min
4.5
Max
5.5
Unit
V
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ ÎÎÎ
TA
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
0
– 55
VCC
+ 125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 2.0 2.0 2.0
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
4.5
5.5
0.8
0.8
0.8
0.8
0.8
0.8
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
g
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
5.5 5.4 5.4 5.4
Vin = VIH or VIL
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
g
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
5.5 0.1 0.1 0.1
Vin = VIH or VIL
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Leakage Current Vin = VCC or GND, Pins 1 or 19 5.5 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
IOZ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
Leakage Current
ÎÎÎ
Vin = VIL or VIH
5.5 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vout = VCC or GND, I/O Pins
∆ICC ≥ −55C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Additional Quiescent Supply Vin = 2.4 V, Any One Input 25C to 125C
Current Vin
i = VCC or GND
GND, Other Inputs
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
lout = 0 µA 5.5 2.9 2.4 mA
(DL129/D).
http://onsemi.com
345
MC74HCT245A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, A to B or B to A 22 28 33 ns
ÎÎÎÎÎ
tPLZ,
ÎÎÎÎÎ ÎÎÎÎ
tPHZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Propagation Delay, Direction or Output Enable to A or B
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
30 36 42 ns
ÎÎÎÎÎ
tPZL,
ÎÎÎÎÎ ÎÎÎÎ
tPZH
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Propagation Delay, Output Enable to A or 8
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
30 36 42 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTLH, Maximum Output Transition Time. any Output 12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎ
Cout
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Input Capacitance (Pin 1 or 19)
ÎÎÎÎ
ÎÎÎ
Maximum Three−State I/O Capacitance, (I/O in High−Impedance
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
State)
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ

2
http://onsemi.com
346
MC74HCT245A
SWITCHING WAVEFORMS
3.0 V
DIRECTION 1.3 V 1.3 V
GND
3.0 V
tr tf OUTPUT 1.3 V
INPUT 3.0 V ENABLE GND
2.7 V
A OR B 1.3 V tPZL tPLZ
0.3 V GND HIGH
tPLH tPHL 1.3 V IMPEDANCE
A OR B
OUTPUT 90% 10% VOL
1.3 V tPZH tPHZ
B OR A VOH
10% 90%
A OR B 1.3 V
tTLH tTHL HIGH
IMPEDANCE
Figure 1. Figure 2.

CONNECT TO VCC WHEN
TEST CL* TEST CL*
http://onsemi.com
347
MC74HCT245A
2
A1
18
B1
3
A2
17
B2
4
A3
16
B3
5
A4
A
DATA 15
B4
PORT B
6 DATA
A5 PORT
14
B5
7
A6
13
B6
8
A7
12
B7
9
A8
11
B8
1
DIRECTION
19
OUTPUT ENABLE
http://onsemi.com
348
MC74HCT273A
Octal D Flip−Flop with

with LSTTL−Compatible
Inputs
The MC74HCT273A may be used as a level converter for MARKING

interfacing TTL or NMOS outputs to High−Speed CMOS inputs. DIAGRAMS
20
The HCT273A is identical in pinout to the LS273.
PDIP−20
This device consists of eight D flip−flops with common Clock and MC74HCT273AN
N SUFFIX
Reset inputs. Each flip−flop is loaded with a low−to−high transition of AWLYYWW
20 CASE 738
the Clock input. Reset is asynchronous and active low. 1
1
• TTL/NMOS Compatible Input Levels 20
SOIC WIDE−20
DW SUFFIX HCT273A
• Outputs Directly Interface to CMOS, NMOS and TTL 1 CASE 751D AWLYYWW

• Low Input Current: 1.0 µA A = Assembly Location
• In Compliance with the Requirements Defined by JEDEC Standard WL = Wafer Lot
YY = Year
No. 7A WW = Work Week
LOGIC DIAGRAM PIN ASSIGNMENT
3 2 RESET 1 20 VCC
D0 Q0
4 5 Q0 2 19 Q7
D1 Q1
7 6 D0 3 18 D7
D2 Q2
8 9 D1 4 17 D6
DATA D3 Q3 NONINVERTING
INPUTS 13 12 Q1 5 16 Q6
D4 Q4 OUTPUTS
14 Q2 6 15 Q5
D5 15
Q5 D2 7 14 D5
17
D6 16
18 Q6 D3 8 13 D4
D7 19
11 Q7 Q3 9 12 Q4
CLOCK
GND 10 11 CLOCK
PIN 20 = VCC
1 PIN 10 = GND
RESET
FUNCTION TABLE ORDERING INFORMATION
Inputs Output Device Package Shipping
Reset Clock D Q MC74HCT273AN PDIP−20 1440 / Box
L X X L MC74HCT273ADW SOIC−WIDE 38 / Rail
H H H
H L L MC74HCT273ADWR2 SOIC−WIDE 1000 / Reel
H L X No Change
H X No Change
X = Don’t Care
Z = High Impedance

MC74HCT273A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
TL Lead Temperature, 1 mm from Case for 10 Seconds C
(SOIC or Plastic DIP) 260
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
Î ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
tr, tf Input Rise and Fall Time (Figure 1) 0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
4.5
5.5
2.0
2.0
2.0
2.0
2.0
2.0
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 5.5 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
5.5 4.0 40 160 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
∆ICC Additional Quiescent Supply Vin = 2.4 V, Any One Input ≥ −55C 25C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Current Vin
i = VCC or GND
GND, Other Inputs
lout = 0 µA 5.5 2.9 2.4 mA
(DL129/D).
http://onsemi.com
350
MC74HCT273A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter Fig. 25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
fmax Maximum Clock Frequency (50% Duty Cycle) 1, 4 30 24 20 MHz
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Clock to Q 1, 4 25 28 35 ns
tPHL
ÎÎÎÎÎ
tPHL
ÎÎÎÎÎ ÎÎÎÎ
tTLH,
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
2, 4
1, 5
25
18
28
20
35
22
ns
ns
ÎÎÎÎÎ
tTHL
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
CPD Power Dissipation Capacitance (Per Gate)* 30 pF

ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
TIMING REQUIREMENTS (VCC = 5.0 V ± 10%, CL = 50 pF, Input tr = tf = 6.0 ns)
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎÎÎ Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Î ÎÎÎ
ÎÎÎÎ
ÎÎ
ÎÎÎ
– 55 to 25C 85C 125C
Symbol
ÎÎÎÎ
tsu
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
Parameter
Fig.
3
Min
10
Max Min
12
Max Min
15
Max Unit
ns
ÎÎÎÎ
ÎÎÎÎ
th
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎÎÎÎ
ÎÎ
Î ÎÎÎ
ÎÎ
ÎÎÎ
3 3.0 3.0 3.0 ns
trec
ÎÎÎÎ
tw
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎ
Minimum Recovery Time, Set or Reset Inactive to Clock
ÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
2
1
5.0
12
5.0
15
5.0
18
ns
ns
ÎÎÎÎ
tw
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
Minimum Pulse Width, Set or Reset 2 12 15 18 ns
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
Maximum Input Rise and Fall Times 1 500 500 500 ns
http://onsemi.com
351
MC74HCT273A
SWITCHING WAVEFORMS
tr tf tw
3.0 V 3.0 V
2.7 V RESET 1.3 V
CLOCK 1.3 V
0.3 V GND GND
tw tPHL
1/fmax 1.3 V
Q
tPLH tPHL
90% trec
Q 1.3 V 3.0 V
10% CLOCK 1.3 V
tTLH tTHL GND
Figure 1. Figure 2.
TEST POINT
VALID OUTPUT
3.0 V DEVICE
DATA 1.3 V UNDER
GND TEST CL*
tsu th
3.0 V
1.3 V
CLOCK GND
C 2
3 Q Q0
D0 DR
C 5
4 Q Q1
D1 DR
C 6
7 Q Q2
D2 DR
C 9
8 Q Q3
D3 DR NONINVERTING
DATA
OUTPUTS
INPUTS C 12
13 Q Q4
D4 DR
C 15
14 Q Q5
D5 DR
C 16
17 Q Q6
D6 DR
C 19
18 Q Q7
D7 DR
11
CLOCK
1
RESET
http://onsemi.com
352
MC74HCT373A

Transparent Latch with
http://onsemi.com
The MC74HCT373A may be used as a level converter for MARKING
interfacing TTL or NMOS outputs to High−Speed CMOS inputs. DIAGRAMS
The HCT373A is identical in pinout to the LS373. 20
The eight latches of the HCT373A are transparent D−type latches. PDIP−20
While the Latch Enable is high the Q outputs follow the Data Inputs. MC74HCT373AN
N SUFFIX
AWLYYWW
When Latch Enable is taken low, data meeting the setup and hold 20 CASE 738
times becomes latched. 1 1
The Output Enable does not affect the state of the latch, but when 20
Output Enable is high, all outputs are forced to the high−impedance SOIC WIDE−20
20 DW SUFFIX HCT373A
state. Thus, data may be latched even when the outputs are not 1 AWLYYWW
CASE 751D
enabled.
1
The HCT373A is identical in function to the HCT573A, which has 20
the input pins on the opposite side of the package from the output pins.
TSSOP−20 HCT
This device is similar in function to the HCT533A, which has 20 373A
DT SUFFIX
inverting outputs. 1 CASE 948E ALYW
• TTL/NMOS−Compatible Input Levels
• Outputs Directly Interface to CMOS, NMOS, and TTL WL = Wafer Lot
• Operating Voltage Range: 4.5 to 5.5 V YY = Year
WW = Work Week
• Low Input Current: 1.0 A
No. 7A
MC74HCT373ADW SOIC−WIDE 38 / Rail
MC74HCT373ADWR2 SOIC−WIDE 1000 / Reel

January, 2003 − Rev. 10 MC74HCT373A/D
MC74HCT373A
PIN ASSIGNMENT
OUTPUT 1 20 VCC
ENABLE
Q0 2 19 Q7
LOGIC DIAGRAM
D0 3 18 D7
D1 4 17 D6
3 2
D0 Q0 Q1 5 16 Q6
4 5
D1 Q1 Q2 6 15 Q5
7 6
D2 Q2 D2 7 14 D5
DATA 8 9 D3 8 13 D4
D3 Q3 NONINVERTING
INPUTS 13 12
D4 Q4 OUTPUTS Q3 9 12 Q4
14 15 GND 10 11 LATCH
D5 Q5 ENABLE
17 16
D6 Q6
18 19
FUNCTION TABLE
D7 Q7
Inputs Output
Output Latch
11 PIN 20 = VCC Enable Enable D Q
LATCH ENABLE
1 PIN 10 = GND
OUTPUT ENABLE L H H H
L H L L
L L X No Change
H X X Z
X = don’t care
ÎÎÎÎ
ÎÎÎ
Z = high impedance
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Internal Gate Count* 49 ea.
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Internal Gate Power Dissipation 5.0 W
ÎÎÎÎ
ÎÎÎ
http://onsemi.com
354
MC74HCT373A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
SOIC Package† 500
450 level (e.g., either GND or VCC).
TSSOP Package†
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature – 65 to + 150 °C
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
°C

†Derating — Plastic DIP: – 10 mW/°C from 65° to 125°C
SOIC Package: – 7 mW/°C from 65° to 125°C
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
500
°C
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
V 25°C 85°C 125°C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL ÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A

5.5
4.5
2.0
0.8
2.0
0.8
2.0
0.8 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 A 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 5.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Input Leakage Cur-
ÎÎÎÎÎÎÎÎÎ
rent
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 5.5 ± 0.1 ± 1.0 ± 1.0 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IOZ Maximum Three−State Output in High−Impedance State 5.5 ± 0.5 ± 5.0 ± 10 A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 A
5.5 4.0 40 160 A
http://onsemi.com
355
MC74HCT373A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Additional Quiescent Supply Vin = 2.4 V, Any One Input 5.5 ≥ −55°C 25°C to 125°C mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Current Vin = VCC or GND,
GND Other Inputs
lout = 0 A 2.9 2.4
NOTE: 1. Total Supply Current = ICC + ICC.

(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
– 55 to
25°C 85°C 125°C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Input D to Q 28 35 42 ns
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Propagation Delay, Latch Enable to Q
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 5)
32 40 48 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLZ, Maximum Propagation Delay, Output Enable to Q 30 38 45 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPHZ (Figures 3 and 6)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZL, Maximum Propagation Delay, Output Enable to Q 35 44 53 ns
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 5)
12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
CPD Power Dissipation Capacitance (Per Latch)* 65 pF

ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
TIMING REQUIREMENTS (VCC = 5.0 V ± 10%, Input tr = tf = 6.0 ns)
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
Symbol Parameter 25°C 85°C 125°C Unit
ÎÎÎÎÎ
ÎÎÎÎÎ
tsu
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Minimum Setup Time, Input D to Latch Enable
ÎÎÎÎ
(Figure 4)
ÎÎÎ
10 13 15 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
th Minimum Hold Time, Latch Enable to Input D 10 13 15 ns
(Figure 4)
ÎÎÎÎÎ
ÎÎÎÎÎ
tw
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Minimum Pulse Width, Latch Enable
ÎÎÎÎ
(Figure 2)
ÎÎÎ
12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
tr, tf
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ
(Figure 1)
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
500 500 500 ns
http://onsemi.com
356
MC74HCT373A
D0 D1 D2 D3 D4 D5 D6 D7
3 4 7 8 13 14 17 18
LE LE LE LE LE LE LE LE
LATCH 11
ENABLE
OUTPUT 1
ENABLE
2 5 6 9 12 15 16 19
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
SWITCHING WAVEFORMS
tr tf tw
3V 3V
2.7 V
INPUT D 1.3 V LATCH ENABLE 1.3 V 1.3 V
0.3 V GND GND
tPLH tPHL tPLH tPHL
90%
Q 1.3 V
10%
Q 1.3 V
tTLH tTHL
Figure 1. Figure 2.
3V
OUTPUT
1.3 V
ENABLE
GND VALID
tPZL tPLZ 3V
HIGH
INPUT D 1.3 V
IMPEDANCE
Q 1.3 V GND
10% VOL tsu th
tPZH tPHZ 3V
VOH LATCH ENABLE 1.3 V
90%
Q 1.3 V GND
HIGH
IMPEDANCE
Figure 3. Figure 4.
http://onsemi.com
357
MC74HCT373A
TEST CIRCUITS

CONNECT TO VCC WHEN
OUTPUT 1 k
OUTPUT TESTING tPLZ AND tPZL.
CL* TEST CL*
TEST
Figure 5. Figure 6.
http://onsemi.com
358
MC74HCT374A

D Flip−Flop with
The MC74HCT374A may be used as a level converter for http://onsemi.com
interfacing TTL or NMOS outputs to High−Speed CMOS inputs. MARKING
The HCT374A is identical in pinout to the LS374. DIAGRAMS
Data meeting the setup and hold time is clocked to the outputs with 20
the rising edge of Clock. The Output Enable does not affect the state of PDIP−20
the flip−flops, but when Output Enable is high, the outputs are forced MC74HCT374AN
N SUFFIX
AWLYYWW
to the high−impedance state. Thus, data may be stored even when the 20 CASE 738
outputs are not enabled. 1 1
The HCT374A is identical in function to the HCT574A, which has 20
the input pins on the opposite side of the package from the output pins. SOIC WIDE−20
This device is similar in function to the HCT534A, which has 1 AWLYYWW
CASE 751D
inverting outputs.
1
• TTL/NMOS−Compatible Input Levels TSSOP−20 HCT

20
1
DT SUFFIX 374A
ALYW
CASE 948E
1
•
In Compliance with the Requirements Defined by JEDEC Standard WL = Wafer Lot
No. 7A YY = Year
• Chip Complexity: 276 FETs or 69 Equivalent Gates WW = Work Week
• Improvements over HCT374

— Improved Propagation Delays ORDERING INFORMATION
— 50% Lower Quiescent Power
— Improved Input Noise and Latchup Immunity

MC74HCT374A
PIN ASSIGNMENT
OUTPUT
1 20 VCC
ENABLE
Q0 2 19 Q7
LOGIC DIAGRAM D0 3 18 D7
D1 4 17 D6
3 2
D0 Q0
Q1 5 16 Q6
4 5
D1 Q1
Q2 6 15 Q5
7 6
D2 Q2
D2 7 14 D5
8 9
DATA D3 Q3
NONINVERTING D3 8 13 D4
INPUTS 13 12
D4 Q4 OUTPUTS
Q3 9 12 Q4
14 15
D5 Q5
GND 10 11 CLOCK
17 16
D6 Q6
18 19
D7 Q7
CLOCK
11 FUNCTION TABLE
Inputs Output
Output
PIN 20 = VCC
1 Enable Clock D Q
PIN 10 = GND
OUTPUT ENABLE
L H H
L L L
L L,H, X No Change
H X X Z
X = don’t care
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Z = high impedance
ÎÎÎÎ
ÎÎÎ
Internal Gate Count* 69 ea.
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
µW
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
http://onsemi.com
360
MC74HCT374A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
– 55
0
+ 125
500
C
ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
V 25C 85C 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VIL ÎÎÎÎ
Voltage
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
5.5
4.5
2.0
0.8
2.0
0.8
2.0
0.8 V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOL
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.26 0.33 0.4
± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
IOZ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
Leakage Current
ÎÎÎ
Vin = VIL or VIH
5.5 ± 0.5 ± 5.0 ± 10 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC or GND
µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 5.5 4.0 40 160
http://onsemi.com
361
MC74HCT374A
ÎÎÎÎ
ÎÎÎÎ
∆ICC ÎÎÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Additional Quiescent Supply Vin = 2.4 V, Any One Input ≥ −55C 25C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Current Vin = VCC or GND,
GND Other Inputs
lout = 0 µA 5.5 2.9 2.4 mA
NOTE: 1. Total Supply Current = ICC + Σ∆ICC.
(DL129/D).
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎÎ Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
– 55 to
25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
fmax Maximum Clock Frequency (50% Duty Cycle) 30 24 20 MHz
(Figures 1 and 4)
ÎÎÎÎÎ
tPLH,
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
31 39 47 ns
ÎÎÎÎÎ
tPLZ,
ÎÎÎÎÎ ÎÎÎÎ
tPHZ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 5)
30 38 45 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZL, Maximum Propagation Delay, Output Enable to Q 30 38 45 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Input Capacitance 10 10 10 pF
ÎÎÎÎÎ
ÎÎÎÎÎ
Cout
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
15 15 15
pF

ÎÎÎÎÎ
ÎÎÎ
TIMING REQUIREMENTS (VCC = 5.0 V ± 10%, Input tr = tf = 6.0 ns)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Data to Clock 12 15 18 ns
(Figure 3)
ÎÎÎÎÎ
ÎÎÎÎÎ
th
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
(Figure 3)
ÎÎÎ
5.0 5.0 5.0 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Clock 12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figure 1)
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tr, tf Maximum Input Rise and Fall Times 500 500 500 ns
(Figure 1)
http://onsemi.com
362
MC74HCT374A
SWITCHING WAVEFORMS
tr tf 3V
VCC OUTPUT 1.3 V
CLOCK 2.7 V
1.3 V ENABLE GND
0.3 V GND tPZL tPLZ
tw HIGH
IMPEDANCE
1/fmax Q 1.3 V
10% VOL
tPLH tPHL tPZH tPHZ
90% VOH
1.3 V 90%
Q 10% Q 1.3 V HIGH
tTLH tTHL IMPEDANCE
Figure 1. Figure 2.
VALID
DATA 3V
1.3 V
GND
tsu th
3V
CLOCK 1.3 V
GND
Figure 3.
TEST CIRCUITS

CONNECT TO VCC WHEN
TESTING tPLZ AND tPZL
UNDER UNDER TESTING tPHZ AND tPZH
TEST CL* TEST CL*
Figure 4. Figure 5.
D0 D1 D2 D3 D4 D5 D6 D7
3 4 7 8 13 14 17 18
C C C C C C C C
11
CLOCK
OUTPUT 1
ENABLE 2 5 6 9 12 15 16 19
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
http://onsemi.com
363
MC74HCT541A

Buffer/Line Driver/
Line Receiver With
The MC74HCT541A is identical in pinout to the LS541. This MARKING

device may be used as a level converter for interfacing TTL or NMOS DIAGRAMS
20
outputs to high speed CMOS inputs.
PDIP−20
The HCT541A is an octal non−inverting buffer/line driver/line MC74HCT541AN
N SUFFIX
receiver designed to be used with 3−state memory address drivers, AWLYYWW
20 CASE 738
clock drivers, and other bus−oriented systems. This device features 1
1
inputs and outputs on opposite sides of the package and two ANDed 20
active−low output enables. SOIC WIDE−20
HCT541A
20
1
DW SUFFIX
CASE 751D AWLYYWW
• TTL/NMOS−Compatible Input Levels 1
• Outputs Directly Interface to CMOS, NMOS and TTL A = Assembly Location
• Operating Voltage Range: 4.5 to 5.5V WL = Wafer Lot
• Low Input Current: 1µA YY = Year
WW = Work Week
• In Compliance With the JEDEC Standard No. 7A Requirements
LOGIC DIAGRAM Device Package Shipping
2 18
A1 Y1 MC74HCT541ADW SOIC−WIDE 38 / Rail
3 17 MC74HCT541ADWR2 SOIC−WIDE 1000 / Reel
A2 Y2
4 16 FUNCTION TABLE
A3 Y3
Inputs
Output Y
5 15 OE1 OE2 A
Data A4 Y4 Non−Inverting
Inputs Outputs L L L L
6 14
A5 Y5 L L H H
H X X Z
7 13
A6 Y6 X H X Z
Z = High Impedance
8 12 X = Don’t Care
A7 Y7
9 11
A8 Y8
1 20 19 18 17 16 15 14 13 12 11
Output OE1
OE2 PIN 20 = VCC
Enables
19 PIN 10 = GND
1 2 3 4 5 6 7 8 9 10
OE1 A1 A2 A3 A4 A5 A6 A7 A8 GND

MC74HCT541A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Tstg Storage Temperature Range – 65 to + 150 C Unused outputs must be left open.
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Plastic DIP or SOIC Package 260
ÎÎÎÎ
ÎÎÎÎ
Symbol ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Î ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
TA
ÎÎÎ
ÎÎ
ÎÎÎ
Operating Temperature Range, All Package Types – 55 + 125 C
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎ
ÎÎÎ
Input Rise/Fall Time (Figure 1)

0 500 ns
Guaranteed Limit
VCC
VIH Minimum High−Level Input Vout = 0.1V or VCC − 0.1V 4.5 2.0 2.0 2.0 V
Voltage |Iout| ≤ 20µA 5.5 2.0 2.0 2.0
Voltage |Iout| ≤ 20µA 5.5 0.8 0.8 0.8
Voltage |Iout| ≤ 20µA 5.5 5.4 5.4 5.4
Voltage |Iout| ≤ 20µA 5.5 0.1 0.1 0.1
IOZ Maximum Three−State Leakage Output in High Impedance State 5.5 ±0.5 ±5.0 ±10.0 µA
Vout = VCC or GND
∆ICC Additional Quiescent Supply Vin = 2.4V, Any One Input ≥ −55°C 25 to 125°C
Current Vin = VCC or GND
GND, Oth
Other IInputs
t
Iout = 0µA 5.5 2.9 2.4 mA
http://onsemi.com
365
MC74HCT541A
AC CHARACTERISTICS (VCC = 5.0V, CL = 50 pF, Input tr = tf = 6 ns)

Guaranteed Limit
Symbol Parameter −55 to 25°C ≤85°C ≤125°C Unit
tPLZ, Maximum Propagation Delay, Output Enable to Output Y 30 34 38 ns
tPZL, Maximum Propagation Delay, Output Enable to Output Y 30 34 38 ns
Cout Maximum Three−State Output Capacitance (Output in High Impedance 15 15 15 pF
State)

SWITCHING WAVEFORMS
tr tf 3.0V
OE1 or OE2 1.3V 1.3V
90% 3.0V
GND
INPUT A 1.3V tPZL tPLZ
HIGH
10% GND IMPEDANCE
tPLH tPHL OUTPUT Y 1.3V
10%
90% VOL
1.3V tPZH tPHZ
OUTPUT Y
10% 90% VOH
OUTPUT Y
tTHL 1.3V
tTLH
HIGH
IMPEDANCE
Figure 1. Figure 2.
TEST CIRCUITS
TEST TEST
POINT POINT
CONNECT TO VCC WHEN
OUTPUT OUTPUT 1kΩ
TEST CL* TEST CL*
Figure 3. Figure 4.
http://onsemi.com
366
MC74HCT541A
PIN DESCRIPTIONS
INPUTS outputs are enabled and the device functions as a

A1, A2, A3, A4, A5, A6, A7, A8 (PINS 2, 3, 4, 5, 6, 7, 8, non−inverting buffer. When a high voltage is applied to
9) — Data input pins. Data on these pins appear in either input, the outputs assume the high impedance state.
non−inverted form on the corresponding Y outputs, when
the outputs are enabled. OUTPUTS
Y1, Y2, Y3, Y4, Y5, Y6, Y7, Y8 (PINS 18, 17, 16, 15, 14,
CONTROLS 13, 12, 11) — Device outputs. Depending upon the state of
OE1, OE2 (PINS 1, 19) — Output enables (active−low). the output enable pins, these outputs are either
When a low voltage is applied to both of these pins, the non−inverting outputs or high−impedance outputs.
LOGIC DETAIL
To 7 Other
Buffers
VCC
One of Eight
Buffers
INPUT A
OUTPUT Y
OE1
OE2
http://onsemi.com
367
MC74HCT573A

Transparent Latch with
LSTTL Compatible Inputs
The MC74HCT573A is identical in pinout to the LS573. This http://onsemi.com
outputs to High−Speed CMOS inputs. DIAGRAMS
These latches appear transparent to data (i.e., the outputs change 20
asynchronously) when Latch Enable is high. When Latch Enable goes PDIP−20
low, data meeting the setup and hold times becomes latched. MC74HCT573AN
N SUFFIX
AWLYYWW
The Output Enable input does not affect the state of the latches, but 20 CASE 738
when Output Enable is high, all device outputs are forced to the 1 1
high−impedance state. Thus, data may be latched even when the 20
outputs are not enabled. SOIC WIDE−20
The HCT573A is identical in function to the HCT373A but has the 1 AWLYYWW
CASE 751D
Data Inputs on the opposite side of the package from the outputs to
1
facilitate PC board layout. 20
• Output Drive Capability: 15 LSTTL Loads TSSOP−20 HCT

• TTL/NMOS−Compatible Input Levels 20 DT SUFFIX 573A
ALYW
•
1 CASE 948E
Outputs Directly Interface to CMOS, NMOS and TTL
• Low Input Current: 10 µA A = Assembly Location

WL = Wafer Lot
• In Compliance with the Requirements Defined by JEDEC Standard YY = Year
No. 7A WW = Work Week
— Improved Propagation Delays
— 50% Lower Quiescent Power ORDERING INFORMATION

MC74HCT573A

2 19 OUTPUT
D0 Q0 1 20 VCC
ENABLE
3 18 D0 2 19 Q0
D1 Q1
4 17
D2 Q2 D1 3 18 Q1
DATA 5 16 NONINVERTING
D3 Q3 D2 4 17 Q2
INPUTS 6 15 OUTPUTS
D4 Q4 D3 5 16 Q3
7 14
D5 Q5 D4 6 15 Q4
8 13
D6 Q6
9 12 D5 7 14 Q5
D7 Q7
D6 8 13 Q6
11
LATCH ENABLE D7 9 12 Q7
PIN 20 = VCC LATCH
1 GND 10 11
OUTPUT ENABLE PIN 10 = GND ENABLE
FUNCTION TABLE
Inputs Output
Output Latch
Enable Enable D Q
L H H H
L H L L
L L X No Change
H X X Z
X = Don’t Care
ÎÎÎÎ
ÎÎÎ
Z = High Impedance
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Internal Gate Count* 58.5 ea
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Speed Power Product
5.0
0.0075
µW
pJ
http://onsemi.com
369
MC74HCT573A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
C

TSSOP Package: −6.1 mW/°C from 65 to 125C
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
Vin, Vout
ÎÎÎÎ ÎÎÎ
TA
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
0
– 55
VCC
+ 125
V
C
ÎÎÎÎ
tr, tf
ÎÎÎ
ÎÎ
ÎÎÎ
Input Rise and Fall Time (Figure 1) 0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
4.5
5.5
2.0
2.0
2.0
2.0
2.0
2.0
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.8 0.8 0.8
ÎÎÎÎ
VOH
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
4.4
5.4
4.4
5.4
4.4
5.4
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
VOL
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.26 0.33 0.4
± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Iin Maximum Input Leakage Current Vin = VCC or GND 5.5
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎÎ
Leakage Current
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIL or VIH
Vout = VCC or GND
µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ICC Maximum Quiescent Supply Vin = VCC or GND 5.5 4.0 40 160
Current (per Package) Iout 0 µA
ÎÎÎÎ
∆ICC
ÎÎÎÎ
Current
ÎÎÎÎÎÎÎ
ÎÎÎ ÎÎÎ
Additional Quiescent Supply
ÎÎÎÎÎÎÎ
ÎÎÎ
Vin = 2.4 V, Any One Input
Vin = VCC or GND,
lout = 0 µA
GND Other Inputs
5.5
≥ – 55C
2.9
25C to 125C
2.4 mA
(DL129/D).
http://onsemi.com
370
MC74HCT573A
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPLH, Maximum Propagation Delay, Input D to Output Q 30 38 45 ns
ÎÎÎÎÎ
tPLH
ÎÎÎÎÎ ÎÎÎÎ
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Propagation Delay, Latch Enable to Q
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 5)
30 38 45 ns
ÎÎÎÎÎ
TPLZ,
ÎÎÎÎÎ ÎÎÎÎ
TPHZ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 3 and 6)
28 35 42 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTZL, Maximum Propagation Delay, Output Enable to Q 28 35 42 ns
tTZH (Figures 3 and 6)
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
tTHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
Maximum Output Transition Time, any Output
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 5)
12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
Cin
ÎÎÎÎ
Cout ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
10
15
10
15
10
15
pF
pF
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
– 55 to 25C 85C 125C
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
Symbol Parameter Fig. Min Max Min Max Min Max Unit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
tsu Minimum Setup Time, Input D to Latch Enable 4 10 13 15 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
th Minimum Hold Time, Latch Enable to Input D 4 5.0 5.0 5.0 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
tw Minimum Pulse Width, Latch Enable 2 15 19 22 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎ
tr, tf Maximum Input Rise and Fall Times 1 500 500 500 ns
http://onsemi.com
371
MC74HCT573A
SWITCHING WAVEFORMS
3.0 V
LATCH
tr tf 1.3 V
ENABLE
3.0 V
2.7 V GND
INPUT D 1.3 V
0.3 V GND tw
tPLH tPHL
90% tPLH tPHL
Q 1.3 V
10%
tTLH tTHL Q 1.3 V
Figure 1. Figure 2.
OUTPUT 3.0 V
ENABLE 1.3 V VALID
GND 3.0 V
tPZL tPLZ INPUT D 1.3 V
HIGH GND
Q 1.3 V IMPEDANCE tSU th
10% VOL 3.0 V
tPZH tPHZ LATCH 1.3 V
90% VOH GND
ENABLE
Q 1.3 V
HIGH
IMPEDANCE
Figure 3. Figure 4.
TEST POINT EXPANDED LOGIC DIAGRAM

2
OUTPUT D0 D 19
Q Q0
DEVICE LE
UNDER 3
CL* D1 D 18
TEST Q Q1
LE
4
D2 D 17
Q Q2
LE
*Includes all probe and jig capacitance 5
D3 D 16
Q Q3
Figure 5. Test Circuit LE
6
D4 D 15
Q Q4
LE
7
D5 D 14
TEST POINT Q Q5
LE
CONNECT TO VCC WHEN 8
OUTPUT 1 kΩ D6
TESTING tPLZ AND tPZL. D 13
Q Q6
DEVICE CONNECT TO GND WHEN LE
UNDER TESTING tPHZ AND tPZH. 9
TEST CL* D7 D 12
Q Q7
LE
11
LATCH ENABLE
1
OUTPUT ENABLE
http://onsemi.com
372
MC74HCT574A

D Flip−Flop with
The MC74HCT574A is identical in pinout to the LS574. This http://onsemi.com
outputs to High Speed CMOS inputs. DIAGRAMS
Data meeting the setup time is clocked to the outputs with the rising 20
edge of the Clock. The Output Enable input does not affect the states PDIP−20
of the flip−flops, but when Output Enable is high, all device outputs MC74HCT574AN
N SUFFIX
AWLYYWW
are forced to the high−impedance state. Thus, data may be stored even 20 CASE 738
when the outputs are not enabled. 1 1
The HCT574A is identical in function to the HCT374A but has the 20
flip−flop inputs on the opposite side of the package from the outputs to SOIC WIDE−20
facilitate PC board layout. 1 AWLYYWW
CASE 751D
• TTL NMOS Compatible Input Levels A = Assembly Location
• Outputs Directly Interface to CMOS, NMOS and TTL WL = Wafer Lot
YY
WW
= Year
= Work Week
No. 7A ORDERING INFORMATION
• Chip Complexity: 286 FETs or 71.5 Equivalent Gates Device Package Shipping

MC74HCT574A

2 19 OUTPUT 1 20 VCC
D0 Q0
ENABLE
3 18
D1 Q1 D0 2 19 Q0
4 17
D2 Q2 D1 3 18 Q1
DATA 5 16 NON−
D3 Q3 D2 4 17 Q2
INPUTS 6 15 INVERTING
D4 Q4 OUTPUTS
7 14 D3 5 16 Q3
D5 Q5
8 13 D4 6 15 Q4
D6 Q6
9 12 D5 7 14 Q5
D7 Q7
D6 8 13 Q6
11
CLOCK
D7 9 12 Q7
PIN 20 = VCC
1 PIN 10 = GND GND 10 11 CLOCK
OUTPUT ENABLE
FUNCTION TABLE
Inputs Output
OE Clock D Q
L H H
L L L
L L,H, X No Change
H X X Z
X = don’t care
ÎÎÎÎ
ÎÎÎ
Z = high impedance
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
71.5
1.5
ea
ns
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Speed Power Product
0.0075 pJ
http://onsemi.com
374
MC74HCT574A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP or SOIC Package) 260
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
Î ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎ
tr, tf Input Rise and Fall Time (Figure 1) 0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
4.5
5.5
2.0
2.0
2.0
2.0
2.0
2.0
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOH Minimum High−Level Output Vin = VIH or VIL 4.5 4.4 4.4 4.4
Voltage |Iout| 20 µA 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 3.98 3.84 3.7
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOL Maximum Low−Level Output Vin = VIH or VIL 4.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 0.1 0.1 0.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 6.0 mA 4.5 0.26 0.33 0.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Iin
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Current
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND 5.5 ± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
1. Output in high−impedance state.
Vin = VCC or GND
Iout = 0 µA 5.5 4.0 40 160 µA
(DL129/D).
http://onsemi.com
375
MC74HCT574A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
IOZ Maximum Three−State Vin = VIL or VIH (Note 1) 5.5 − 0.5 – 5.0 – 10 µA
Leakage Vout = VCC or GND
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
∆ICC
ÎÎÎÎ
Current ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
Vin
i = VCC or GND
lout = 0 µA
GND, Other Inputs
5.5
≥ – 55C
2.9
25C to 125C
2.4 mA
1. Output in high−impedance state.
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
– 55 to
85C 125C
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Symbol Parameter 25C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
fMAX Maximum Clock Frequency (50% Duty Cycle) (Figures 1 and 4) 30 24 20 MHz
tPLH, Maximum Propagation Delay, Clock to Q 30 38 45 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
tPHL
tPLZ, ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
(Figures 1 and 4)
ÎÎÎ
Maximum Propagation Delay, Output Enable to Q 28 35 42 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tPZH, Maximum Propagation Delay Time, Output Enable to Q 28 35 42 ns
tPZL (Figures 2 and 5)
ÎÎÎÎÎ
tTLH,
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1, 2 and 4)
12 15 18 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
tTHL

ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎ ÎÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎÎ – 55 to 25C
Guaranteed Limit
85C 125C
ÎÎÎÎ
Symbol
ÎÎÎÎ ÎÎÎ
tsu
ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎ
ÎÎ
Parameter
Fig.
3
Min
10
Max Min
13
Max Min
15
Max Unit
ns
ÎÎÎÎ
ÎÎÎÎ
th
ÎÎÎ
tw ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎ ÎÎ
ÎÎÎ
ÎÎ
3
1
5.0
15
5.0
19
5.0
22
ns
ns
ÎÎÎÎ
tr, If
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
Maximum Input Rise and Fall Times 1 500 500 500 ns
http://onsemi.com
376
MC74HCT574A
D0 D1 D2 D3 D4 D5 D6 D7
2 3 4 5 6 7 8 9
11
CLOCK
D D D D D D D D
C C C C C C C C
Q Q Q Q Q Q Q Q
ENABLE 1
OUTPUT
19 18 17 16 15 14 13 12
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
SWITCHING WAVEFORMS
tr tf
3.0 V 3.0 V
2.7 V OUTPUT
CLOCK 1.3 V 1.3 V
0.3 V GND ENABLE GND
tw tPZL tPLZ
HIGH
1/fmax
1.3 V IMPEDANCE
tPLH tPHL Q
10% VOL
90% tPZH tPHZ
Q 1.3 V 90% VOH
10% Q 1.3 V HIGH
tTLH tTHL IMPEDANCE
Figure 1. Figure 2.
TEST POINT
VALID OUTPUT
3.0 V DEVICE
1.3 V UNDER
DATA GND TEST CL*
tsu th
3.0 V
1.3 V
CLOCK GND
TEST POINT
CONNECT TO VCC WHEN
OUTPUT 1 kΩ
TEST CL*
http://onsemi.com
377
MC74HCT74A
Dual D Flip−Flop with Set

and Reset with LSTTL
Compatible Inputs
http://onsemi.com
The MC74HCT74A is identical in pinout to the LS74. This device
may be used as a level converter for interfacing TTL or NMOS outputs MARKING
to High Speed CMOS inputs. DIAGRAMS
This device consists of two D flip−flops with individual Set, Reset, 14
and Clock inputs. Information at a D−input is transferred to the PDIP−14
N SUFFIX MC74HCT74AN
corresponding Q output on the next positive going edge of the clock CASE 646 AWLYYWW
input. Both Q and Q outputs are available from each flip−flop. The Set
1
and Reset inputs are asynchronous. 14
• Output Drive Capability: 10 LSTTL Loads SOIC−14
HCT74A
• TTL NMOS Compatible Input Levels D SUFFIX
CASE 751A
AWLYWW
• Operating Voltage Range: 4.5 to 5.5 V A = Assembly Location
• Low Input Current: 1.0 µA WL or L = Wafer Lot
YY or Y = Year
• In Compliance with the Requirements Defined by JEDEC Standard WW or W = Work Week
No. 7A PIN ASSIGNMENT
RESET 1 1 14 VCC
LOGIC DIAGRAM DATA 1 2 13 RESET 2
1 CLOCK 1 3 12 DATA 2
RESET 1
SET 1 4 11 CLOCK 2
2 5
DATA 1 Q1 Q1 5 10 SET 2
3 6 Q1 6 9 Q2
CLOCK 1 Q1
GND 7 8 Q2
4
SET 1
PIN 14 = VCC FUNCTION TABLE
13 PIN 7 = GND Inputs Outputs
RESET 2
Set Reset Clock Data Q Q
12 9
DATA 2 Q2 L H X X H L
8 H L X X L H
11
CLOCK 2 Q2 L L X X H* H*
H H H H L
10 H H L L H
ÎÎÎÎ
ÎÎÎ
SET 2
H H L X No Change
ÎÎÎÎ
ÎÎÎ
H H H X No Change
H H X No Change
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
34 ea. *Both outputs will remain high as long as Set and
Reset are low, but the output states are unpredict-
ÎÎÎÎ
ÎÎÎ
Internal Gate Propagation Delay 1.5 ns able if Set and Reset go high simultaneously.
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ

MC74HCT74A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
(Plastic DIP or SOIC Package) 260
†Derating — Plastic DIP: –10mW/C from 65 to 125C
SOIC Package: –7mW/C from 65 to 125C
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
4.5
0
5.5
VCC
V
V
ÎÎÎÎ
TA
ÎÎÎ
ÎÎ
ÎÎÎ
ÎÎÎÎ
tr, tf
ÎÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
0 500 ns
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
4.5
5.5
2.0
2.0
2.0
2.0
2.0
2.0
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 20 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage 5.5 0.8 0.8 0.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Voltage |Iout| 20 µA 5.5 5.4 5.4 5.4
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA 4.5 3.98 3.84 3.7
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOL
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 20 µA
4.5
5.5
0.1
0.1
0.1
0.1
0.1
0.1
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VIH or VIL
|Iout| 4.0 mA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.26 0.33 0.4
± 0.1 ± 1.0 ± 1.0 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
5.5 2.0 20 80 µA
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
∆ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ
Current
Vin = VCC or GND,
GND Other Inputs
≥ −55C 25C to 125C
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎÎ lout = 0 µA 5.5 2.9 2.4 mA
http://onsemi.com
379
MC74HCT74A
(DL129/D).
http://onsemi.com
380
MC74HCT74A

Guaranteed Limit
– 55 to
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
fmax Maximum Clock Frequency (50% Duty Cycle) 30 24 20 MHz
(Figures 1 and 4)
ÎÎÎÎÎ
ÎÎÎÎÎ
tPLH,
tPHL ÎÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Propagation Delay, Clock to Q or Q
(Figures 1 and 4)
24 30 36 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
tPLH,
tPHL ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
Maximum Propagation Delay, Set or Reset to Q or Q
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 2 and 4)
24 30 36 ns
ÎÎÎÎÎ
ÎÎÎÎÎ
tTLH,
tTHL ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
(Figures 1 and 4)
15 19 22 ns
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ

ÎÎÎÎ
ÎÎÎ
ÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
ÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎÎ
ÎÎÎÎÎ ÎÎÎ
ÎÎ
ÎÎÎÎÎ
– 55 to
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
25C 85C 125C
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
Symbol Parameter Fig. Min Max Min Max Min Max Units
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
tsu Minimum Setup Time, Data to Clock 3 15 19 22 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
th Minimum Hold Time, Clock to Data 3 3 3 3 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
trec Minimum Recovery Time, Set or Reset Inactive to Clock 2 6 8 9 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
tw Minimum Pulse Width, Clock 1 15 19 22 ns
ÎÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎÎ
ÎÎ
tw Minimum Pulse Width, Set or Reset 2 15 19 22 ns
tr, tf Maximum Input Rise and Fall Times 1 500 500 500 ns
http://onsemi.com
381
MC74HCT74A
SWITCHING WAVEFORMS
tw
tr tf 3V
SET OR 1.3 V
2.7 V 3V GND
CLOCK RESET
1.3 V tPHL
0.3 V GND
tw Q OR Q 1.3 V
1/fmax tPLH
tPLH tPHL 1.3 V

Q OR Q
90% trec
Q OR Q 1.3 V
10% 3V
CLOCK 1.3 V
tTLH tTHL GND
Figure 1. Figure 2.
VALID
3V TEST POINT
DATA 1.3 V
OUTPUT
GND
DEVICE
tsu th UNDER
TEST CL*
3V
1.3 V GND
CLOCK
Figure 3. Figure 4.

4, 10
SET
2, 12 5, 9
DATA Q
3, 11
CLOCK
6, 8
Q
1, 13
RESET
http://onsemi.com
382
MC74HCU04A
Hex Unbuffered Inverter

The MC74HCU04A is identical in pinout to the LS04 and the
MC14069UB. The device inputs are compatible with standard CMOS
outputs. http://onsemi.com
This device consists of six single−stage inverters. These inverters MARKING
are well suited for use as oscillators, pulse shapers, and in many other DIAGRAMS
applications requiring a high−input impedance amplifier. For digital 14
applications, the HC04A is recommended. PDIP−14
MC74HCU04AN
• Output Drive Capability: 10 LSTTL Loads N SUFFIX
CASE 646 AWLYYWW
• Operating Voltage Range: 2 to 6 V; 2.5 to 6 V in Oscillator 14
Configurations SOIC−14
HCU04A
• Low Input Current: 1 µA D SUFFIX
CASE 751A
AWLYWW
No. 7A HCU
TSSOP−14
• Chip Complexity: 12 FETs or 3 Equivalent Gates DT SUFFIX 04A
CASE 948G ALYW
LOGIC DIAGRAM
1
A1 Y1
WL or L = Wafer Lot
YY or Y = Year
3 4 WW or W = Work Week
A2 Y2
5 6 PIN ASSIGNMENT
A3 Y3
Y=A A1 1 14 VCC
9 8 Y1 2 13 A6
A4 Y4
A2 3 12 Y6
11 10 Y2 4 11 A5
A5 Y5
A3 5 10 Y5
PIN 14 = VCC
13 12 PIN 7 = GND Y3 6 9 A4
A6 Y6
GND 7 8 Y4
FUNCTION TABLE
Inputs Outputs
A Y
L H
H L Device Package Shipping
MC74HCU04AN PDIP−14 2000 / Box
MC74HCU04AD SOIC−14 55 / Rail
MC74HCU04ADR2 SOIC−14 2500 / Reel
MC74HCU04ADT TSSOP−14 96 / Rail
MC74HCU04ADTR2 TSSOP−14 2500 / Reel

March, 2000 − Rev. 2 MC74HCU04A/D
MC74HCU04A
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
MAXIMUM RATINGS*
ÎÎÎÎ
Symbol
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
TL
ÎÎÎÎ ÎÎÎÎÎ
Lead Temperature, 1 mm from case for 10 Seconds
ÎÎÎÎÎ
ÎÎÎ
C

†Derating — Plastic DIP: –10mW/C from 65 to 125C
SOIC Package: –7mW/C from 65 to 125C
ÎÎÎÎ
ÎÎÎÎ
Symbol
ÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎÎ
VCC
ÎÎÎÎ ÎÎÎ
Vin, Vout
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
2.0
0
6.0
VCC
V
V
ÎÎÎÎ
ÎÎÎÎ
TA
ÎÎÎ
tr, tf
ÎÎ
ÎÎÎÎÎÎ
ÎÎ
ÎÎÎ
– 55
—
+ 125
No
C
ns
ÎÎÎÎ
ÎÎÎÎÎÎ
ÎÎ
Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIH
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = 0.5 V*
|Iout| 20 µA
2.0
3.0
1.7
2.5
1.7
2.5
l.7
2.5
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 3.6 3.6 3.6
6.0 4.8 4.8 4.8
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
VIL
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vout = VCC – 0.5 V*
|Iout| 20 µA
2.0
3.0
0.3
0.5
0.3
0.5
0.3
0.5
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 0.8 0.8 0.8
6.0 1.1 1.1 1.1
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
VOH
ÎÎÎÎ
Voltage ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = GND
|Iout| 20 µA
2.0
4.5
6.0
1.8
4.0
5.5
1.8
4.0
5.5
1.8
4.0
5.5
V
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = GND |Iout| 2.4 mA
|Iout| 4.0 mA
3.0
4.5
2.36
3.86
2.26
3.76
2.20
3.70
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 5.2 mA 6.0 5.36 5.26 5.20
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VOL Maximum Low−Level Output Vin = VCC 2.0 0.2 0.2 0.2 V
Voltage |Iout| 20 µA 4.5 0.5 0.5 0.5
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ Vin = VCC |Iout| 2.4 mA
6.0
3.0
0.5
0.32
0.5
0.32
0.5
0.32
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
|Iout| 4.0 mA 4.5 0.32 0.37 0.40
|Iout| 5.2 mA 6.0 0.32 0.37 0.40
http://onsemi.com
384
MC74HCU04A
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎÎÎÎÎ
Guaranteed Limit
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
VCC – 55 to
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Current
ÎÎÎÎ
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ
ICC
ÎÎÎÎÎÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Vin = VCC or GND
Iout = 0 µA
6.0 1 10 40 µA
*For VCC = 2.0 V, Vout = 0.2 V or VCC − 0.2 V.
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ
Symbol ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
Parameter
VCC
V
– 55 to
25C 85C 125C Unit
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎÎ ÎÎÎÎ
ÎÎÎÎ ÎÎÎ
ÎÎÎÎ ÎÎÎÎ
ÎÎÎ ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5
6.0
14
12
18
15
21
18
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
4.5 15 19 22
ÎÎÎÎÎ
ÎÎÎÎ
ÎÎÎÎ
ÎÎÎ
ÎÎÎÎ
ÎÎÎ
6.0 13 16 19
NOTES:

* Used to determine the no−load dynamic power consumption: PD = CPD VCC 2 f + I V
CC CC . For load considerations, see Chapter 2 of the
http://onsemi.com
385
MC74HCU04A
TEST POINT
tr tf
VCC OUTPUT
90% DEVICE
INPUT A 50%
10% GND UNDER
TEST CL*
tPHL tPLH
90%
OUTPUT Y 50%
10%
tTHL tTLH *Includes all probe and jig capacitance
LOGIC DETAIL
(1/6 of Device Shown)
VCC
A Y
http://onsemi.com
386
MC74HCU04A
TYPICAL APPLICATIONS
Crystal Oscillator Stable RC Oscillator
R2 1/6 HCU04A 1/6 HCU04A 1/6 HCU04A

Vout
R2 > > R1
C1 < C2
1/6 HCU04A C
R1
R2 R1
C1 C2
Vout
Schmitt Trigger High Input Impedance Single−Stage Amplifier

with a 2 to 6 V Supply Range
R2 VCC
R2 > 6R1 1 M 1/6 HCU04A

1/6 HCU04A 1/6 HCU04A
R1 INPUT OUTPUT
Vin Vout
1M
Multi−Stage Amplifier LED Driver
VCC +V
1/6 HCU04A 1/6 HCU04A 1/6 HCU04A 1/6 HCU04A

INPUT OUTPUT
For reduced power supply current, use high−efficiency LEDs

such as the Hewlett−Packard HLMP series or equivalent.
http://onsemi.com
387
CHAPTER 3
Case Outlines and Package Dimensions
http://onsemi.com
388
CASE OUTLINES AND PACKAGE DIMENSIONS
PDIP−14
CASE 646−06
ISSUE N
DATE 04 MAY 2004
1
SCALE 1:1
NOTES:
1. DIMENSIONING AND TOLERANCING
PER ANSI Y14.5M, 1982.
14 8 2. CONTROLLING DIMENSION: INCH.
3. DIMENSION L TO CENTER OF LEADS
B WHEN FORMED PARALLEL.
4. DIMENSION B DOES NOT INCLUDE
1 7 MOLD FLASH.
5. ROUNDED CORNERS OPTIONAL.
A INCHES MILLIMETERS
DIM MIN MAX MIN MAX
F L A 0.715 0.770 18.16 18.80
B 0.240 0.260 6.10 6.60
C 0.145 0.185 3.69 4.69
N D 0.015 0.021 0.38 0.53
C F 0.040 0.070 1.02 1.78
G 0.100 BSC 2.54 BSC
−T− H 0.052 0.095 1.32 2.41
J 0.008 0.015 0.20 0.38
SEATING
PLANE K 0.115 0.135 2.92 3.43
K J L 0.290 0.310 7.37 7.87
H G D 14 PL M M −−− 10 −−− 10
N 0.015 0.039 0.38 1.01
0.13 (0.005) M
GENERIC
MARKING DIAGRAM*
14
XXXXXXXXXXXX
XXXXXXXXXXXX
STYLES ON NEXT PAGE AWLYYWWG
1
XXXXX = Specific Device Code

WL = Wafer Lot
YY = Year
WW = Work Week
G = Pb−Free Package
*This information is generic. Please refer to

device data sheet for actual part marking.
Pb−Free indicator, “G” or microdot “ ”,
may or may not be present.
http://onsemi.com
389
PDIP−14
CASE 646−06
ISSUE N
DATE 04 MAY 2004
STYLE 1: STYLE 2: STYLE 3: STYLE 4:
PIN 1. COLLECTOR CANCELLED CANCELLED PIN 1. DRAIN
2. BASE 2. SOURCE
3. EMITTER 3. GATE
4. NO 4. NO
CONNECTION CONNECTION
5. EMITTER 5. GATE
6. BASE 6. SOURCE
7. COLLECTOR 7. DRAIN
9. BASE 9. SOURCE
10. EMITTER 10. GATE
11. NO 11. NO
CONNECTION CONNECTION
12. EMITTER 12. GATE
13. BASE 13. SOURCE

PIN 1. GATE PIN 1. COMMON CATHODE PIN 1. NO CONNECTION PIN 1. NO CONNECTION
2. DRAIN 2. ANODE/CATHODE 2. ANODE 2. CATHODE
3. SOURCE 3. ANODE/CATHODE 3. ANODE 3. CATHODE
4. NO CONNECTION 4. NO CONNECTION 4. NO CONNECTION 4. NO CONNECTION
6. DRAIN 6. NO CONNECTION 6. NO CONNECTION 6. NO CONNECTION
7. GATE 7. ANODE/CATHODE 7. ANODE 7. CATHODE
8. GATE 8. ANODE/CATHODE 8. ANODE 8. CATHODE
9. DRAIN 9. ANODE/CATHODE 9. ANODE 9. CATHODE
10. SOURCE 10. NO CONNECTION 10. NO CONNECTION 10. NO CONNECTION
11. NO CONNECTION 11. ANODE/CATHODE 11. ANODE 11. CATHODE
13. DRAIN 13. NO CONNECTION 13. NO CONNECTION 13. NO CONNECTION
14. GATE 14. COMMON ANODE 14. COMMON 14. COMMON ANODE
CATHODE

PIN 1. COMMON CATHODE PIN 1. COMMON PIN 1. CATHODE PIN 1. COMMON CATHODE
2. ANODE/CATHODE CATHODE 2. CATHODE 2. COMMON ANODE
3. ANODE/CATHODE 2. ANODE/CATHODE 3. CATHODE 3. ANODE/CATHODE
4. NO CONNECTION 3. ANODE/CATHODE 4. CATHODE 4. ANODE/CATHODE
5. ANODE/CATHODE 4. ANODE/CATHODE 5. CATHODE 5. ANODE/CATHODE
6. ANODE/CATHODE 5. ANODE/CATHODE 6. CATHODE 6. COMMON ANODE
7. COMMON ANODE 6. NO CONNECTION 7. CATHODE 7. COMMON CATHODE
8. COMMON ANODE 7. COMMON ANODE 8. ANODE 8. ANODE/CATHODE
9. ANODE/CATHODE 8. COMMON 9. ANODE 9. ANODE/CATHODE
10. ANODE/CATHODE CATHODE 10. ANODE 10. ANODE/CATHODE
11. NO CONNECTION 9. ANODE/CATHODE 11. ANODE 11. ANODE/CATHODE
12. ANODE/CATHODE 10. ANODE/CATHODE 12. ANODE 12. ANODE/CATHODE
13. ANODE/CATHODE 11. ANODE/CATHODE 13. ANODE 13. ANODE/CATHODE
14. COMMON CATHODE 12. ANODE/CATHODE 14. ANODE 14. ANODE/CATHODE
13. NO CONNECTION
14. COMMON ANODE
http://onsemi.com
390
PDIP−16
CASE 648−08
ISSUE T
16 DATE 04 MAY 2004
1
SCALE 1:1
NOTES:
−A− 1. DIMENSIONING AND TOLERANCING PER
ANSI Y14.5M, 1982.
2. CONTROLLING DIMENSION: INCH.
16 9 3. DIMENSION L TO CENTER OF LEADS
WHEN FORMED PARALLEL.
B 4. DIMENSION B DOES NOT INCLUDE
1 8 MOLD FLASH.
5. ROUNDED CORNERS OPTIONAL.
F INCHES MILLIMETERS
C L DIM MIN MAX MIN MAX
A 0.740 0.770 18.80 19.55
S B 0.250 0.270 6.35 6.85
C 0.145 0.175 3.69 4.44
−T− SEATING D 0.015 0.021 0.39 0.53
PLANE F 0.040 0.70 1.02 1.77
G 0.100 BSC 2.54 BSC
H K M H 0.050 BSC 1.27 BSC
J
G J 0.008 0.015 0.21 0.38
D 16 PL K 0.110 0.130 2.80 3.30
L 0.295 0.305 7.50 7.74
0.25 (0.010) M T A M M 0 10 0 10
S 0.020 0.040 0.51 1.01
STYLE 1: STYLE 2:
PIN 1. CATHODE PIN 1. COMMON DRAIN
2. CATHODE 2. COMMON DRAIN GENERIC
3. CATHODE 3. COMMON DRAIN
4. CATHODE 4. COMMON DRAIN MARKING DIAGRAM*
7. CATHODE 7. COMMON DRAIN 16
8. CATHODE 8. COMMON DRAIN XXXXXXXXXXXX
9. ANODE 9. GATE
10. ANODE 10. SOURCE XXXXXXXXXXXX
11. ANODE 11. GATE AWLYYWWG
12. ANODE 12. SOURCE
13. ANODE 13. GATE
1
15. ANODE 15. GATE
WL = Wafer Lot
YY = Year
WW = Work Week
*This information is generic. Please refer to

device data sheet for actual part marking.
http://onsemi.com
391
PDIP
CASE 724−03
ISSUE D DATE 07/15/1987
SCALE 1:1
−A− NOTES:
1. CHAMFERED CONT OUR OPT IONA L .
24 13 2. DIMENS ION L T O CENT ER OF L EA DS W HEN
F ORME D PARALLEL.
−B− 3. DIME NSIONING A ND T OL E RA NCING PE R A NSI
1 12 Y 14. 5M, 1982.
4. CONT ROL L ING DIME NSION: INCH.
INCHES MILLIMETERS
L DIM MIN MAX MIN MAX
C A 1.2301.26531.2532.13
B 0.2500.270 6.35 6.85
C 0.1450.175 3.69 4.44
−T− K NOTE 1 D 0.0150.020 0.38 0.51
SEATING E 0.050 BSC 1.27 BSC
PLANE N M F 0.0400.060 1.02 1.52
E G 0.100 BSC 2.54 BSC
G F J 24 PL J 0.0070.012 0.18 0.30
K 0.110 0.140 2.80 3.55
0.25 (0.010) M T B M L 0.300 BSC 7.62 BSC
D 24 PL
0 15 0 15
M
0.25 (0.010) M T A M N 0.0200.040 0.51 1.01
PDIP
CASE 738−03
ISSUE E DATE 06/26/1987
SCALE 1:1
−A−
NOTES:
1. DIMENSIONING A ND T OL ERA NCING PER
20 11 A NSI Y 14. 5M, 1982.
2. CONT ROL L ING DIME NSION: INCH.
B 3. DIMENSION L T O CENT ER OF L EA D WHEN
1 10 F ORME D PARALLEL.
4. DIME NSION B DOE S NOT INCL UDE MOL D
FLASH.
C L
INCHES MILLIMETERS
DIM MIN MAX MIN MAX
A 1.010 1.070 25.6627.17
B 0.2400.260 6.10 6.60
−T− C 0.1500.180 3.81 4.57
K D 0.0150.022 0.39 0.55
SEATING
PLANE E 0.050 BSC 1.27 BSC
M
F 0.0500.070 1.27 1.77
E N G 0.100 BSC 2.54 BSC
J 0.0080.015 0.21 0.38
G F K 0.110 0.140 2.80 3.55
J 20 PL
L 0.300 BSC 7.62 BSC
D 20 PL 0.25 (0.010) M T B M 0 15
M 0 15
0.25 (0.010) M T A M N 0.0200.040 0.51 1.01
http://onsemi.com
392
SOIC−8 NB
8 CASE 751−07
ISSUE AD
1
DATE 18 NOV 2004
SCALE 1:1
NOTES:
1. DIMENSIONING AND TOLERANCING PER
−X− ANSI Y14.5M, 1982.
A 2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSION A AND B DO NOT INCLUDE
MOLD PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
8 5 PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
B S 0.25 (0.010) M Y M PROTRUSION. ALLOWABLE DAMBAR
PROTRUSION SHALL BE 0.127 (0.005) TOTAL
1 IN EXCESS OF THE D DIMENSION AT
4 MAXIMUM MATERIAL CONDITION.
−Y− K 6. 751−01 THRU 751−06 ARE OBSOLETE. NEW
STANDARD IS 751−07.
G MILLIMETERS INCHES
DIM MIN MAX MIN MAX
C N X 45 A 4.80 5.00 0.189 0.197
B 3.80 4.00 0.150 0.157
SEATING
PLANE C 1.35 1.75 0.053 0.069
−Z− D 0.33 0.51 0.013 0.020
G 1.27 BSC 0.050 BSC
0.10 (0.004) H 0.10 0.25 0.004 0.010
H M J J 0.19 0.25 0.007 0.010
D K 0.40 1.27 0.016 0.050
M 0 8 0 8
N 0.25 0.50 0.010 0.020
0.25 (0.010) M Z Y S X S
S 5.80 6.20 0.228 0.244
GENERIC
MARKING DIAGRAM*
RECOMMENDED FOOTPRINT
8 8
XXXXXX XXXXXX
ALYWX AYWWX
1.52
0.060 1 1
IC Discrete
7.0 4.0
0.275 XXXXX = Specific Device Code
0.155
L = Wafer Lot
Y = Year
W, WW = Work Week
= Pb−Free Package
0.6 1.270
0.024 0.050
*This information is generic. Please refer
SCALE 6:1 mm
inches
to device data sheet for actual part
marking. Pb−Free indicator, “G”, may
or not be present.
STYLES ON NEXT PAGE
http://onsemi.com
393
SOIC−8 NB
CASE 751−07
ISSUE AD
DATE 18 NOV 2004

PIN 1. EMITTER PIN 1. COLLECTOR, DIE, #1 PIN 1. DRAIN, DIE #1 PIN 1. ANODE
2. COLLECTOR 2. COLLECTOR, #1 2. DRAIN, #1 2. ANODE
3. COLLECTOR 3. COLLECTOR, #2 3. DRAIN, #2 3. ANODE
4. EMITTER 4. COLLECTOR, #2 4. DRAIN, #2 4. ANODE
5. EMITTER 5. BASE, #2 5. GATE, #2 5. ANODE
6. BASE 6. EMITTER, #2 6. SOURCE, #2 6. ANODE
7. BASE 7. BASE, #1 7. GATE, #1 7. ANODE
8. EMITTER 8. EMITTER, #1 8. SOURCE, #1 8. COMMON CATHODE

PIN 1. DRAIN PIN 1. SOURCE PIN 1. INPUT PIN 1. COLLECTOR, DIE #1
2. DRAIN 2. DRAIN 2. EXTERNAL BYPASS 2. BASE, #1
3. DRAIN 3. DRAIN 3. THIRD STAGE SOURCE 3. BASE, #2
4. DRAIN 4. SOURCE 4. GROUND 4. COLLECTOR, #2
5. GATE 5. SOURCE 5. DRAIN 5. COLLECTOR, #2
6. GATE 6. GATE 6. GATE 3 6. EMITTER, #2
7. SOURCE 7. GATE 7. SECOND STAGE Vd 7. EMITTER, #1
8. SOURCE 8. SOURCE 8. FIRST STAGE Vd 8. COLLECTOR, #1

PIN 1. EMITTER, COMMON PIN 1. GROUND PIN 1. SOURCE 1 PIN 1. SOURCE
2. COLLECTOR, DIE #1 2. BIAS 1 2. GATE 1 2. SOURCE
3. COLLECTOR, DIE #2 3. OUTPUT 3. SOURCE 2 3. SOURCE
4. EMITTER, COMMON 4. GROUND 4. GATE 2 4. GATE
5. EMITTER, COMMON 5. GROUND 5. DRAIN 2 5. DRAIN
6. BASE, DIE #2 6. BIAS 2 6. DRAIN 2 6. DRAIN
7. BASE, DIE #1 7. INPUT 7. DRAIN 1 7. DRAIN
8. EMITTER, COMMON 8. GROUND 8. DRAIN 1 8. DRAIN

PIN 1. N.C. PIN 1. N−SOURCE PIN 1. ANODE 1 PIN 1. EMITTER, DIE #1
2. SOURCE 2. N−GATE 2. ANODE 1 2. BASE, DIE #1
3. SOURCE 3. P−SOURCE 3. ANODE 1 3. EMITTER, DIE #2
4. GATE 4. P−GATE 4. ANODE 1 4. BASE, DIE #2
5. DRAIN 5. P−DRAIN 5. CATHODE, COMMON 5. COLLECTOR, DIE #2
6. DRAIN 6. P−DRAIN 6. CATHODE, COMMON 6. COLLECTOR, DIE #2
7. DRAIN 7. N−DRAIN 7. CATHODE, COMMON 7. COLLECTOR, DIE #1
8. DRAIN 8. N−DRAIN 8. CATHODE, COMMON 8. COLLECTOR, DIE #1

PIN 1. VCC PIN 1. ANODE PIN 1. SOURCE 1 PIN 1. SOURCE (N)
2. V2OUT 2. ANODE 2. GATE 1 2. GATE (N)
3. V1OUT 3. SOURCE 3. SOURCE 2 3. SOURCE (P)
4. TXE 4. GATE 4. GATE 2 4. GATE (P)
5. RXE 5. DRAIN 5. DRAIN 2 5. DRAIN
6. VEE 6. DRAIN 6. MIRROR 2 6. DRAIN
7. GND 7. CATHODE 7. DRAIN 1 7. DRAIN
8. ACC 8. CATHODE 8. MIRROR 1 8. DRAIN

PIN 1. CATHODE 1 PIN 1. I/O LINE 1 PIN 1. LINE 1 IN PIN 1. BASE
2. CATHODE 2 2. COMMON CATHODE/VCC 2. COMMON ANODE/GND 2. EMITTER
3. CATHODE 3 3. COMMON CATHODE/VCC 3. COMMON ANODE/GND 3. COLLECTOR/ANODE
4. CATHODE 4 4. I/O LINE 3 4. LINE 2 IN 4. COLLECTOR/ANODE
5. CATHODE 5 5. COMMON ANODE/GND 5. LINE 2 OUT 5. CATHODE
6. COMMON ANODE 6. I/O LINE 4 6. COMMON ANODE/GND 6. CATHODE
7. COMMON ANODE 7. I/O LINE 5 7. COMMON ANODE/GND 7. COLLECTOR/ANODE
8. CATHODE 6 8. COMMON ANODE/GND 8. LINE 1 OUT 8. COLLECTOR/ANODE
STYLE 25:
PIN 1. VIN
2. N/C
3. REXT
4. GND
5. IOUT
6. IOUT
7. IOUT
8. IOUT
http://onsemi.com
394
SOIC−14
CASE 751A−03
ISSUE G
14
DATE 30 APR 2004
1
SCALE 1:1
NOTES:
1. DIMENSIONING AND TOLERANCING PER
ANSI Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
−A− 3. DIMENSIONS A AND B DO NOT INCLUDE
MOLD PROTRUSION.
14 8 4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
PER SIDE.
5. DIMENSION D DOES NOT INCLUDE
DAMBAR PROTRUSION. ALLOWABLE
−B− P 7 PL DAMBAR PROTRUSION SHALL BE 0.127
(0.005) TOTAL IN EXCESS OF THE D
0.25 (0.010) M B M DIMENSION AT MAXIMUM MATERIAL
CONDITION.
1 7 MILLIMETERS INCHES
DIM MIN MAX MIN MAX
G R X 45 F A 8.55 8.75 0.337 0.344
C B 3.80 4.00 0.150 0.157
C 1.35 1.75 0.054 0.068
D 0.35 0.49 0.014 0.019
F 0.40 1.25 0.016 0.049
−T− G 1.27 BSC 0.050 BSC
K M J
SEATING D 14 PL J 0.19 0.25 0.008 0.009
PLANE K 0.10 0.25 0.004 0.009
0.25 (0.010) MA T B S S M 0 7 0 7
P 5.80 6.20 0.228 0.244
R 0.25 0.50 0.010 0.019
GENERIC
MARKING DIAGRAM*
14
PIN 1. COMMON CATHODE CANCELLED PIN 1. NO CONNECTION PIN 1. NO CONNECTION
2. ANODE/CATHODE 2. ANODE 2. CATHODE XXXXXXXXXX
3. ANODE/CATHODE 3. ANODE 3. CATHODE
4. NO CONNECTION 4. NO CONNECTION 4. NO CONNECTION AWLYWWG
6. NO CONNECTION 6. NO CONNECTION 6. NO CONNECTION 1
9. ANODE/CATHODE 9. ANODE 9. CATHODE XXXXX = Specific Device Code
10. NO CONNECTION 10. NO CONNECTION 10. NO CONNECTION A = Assembly Location
12. ANODE/CATHODE 12. ANODE 12. CATHODE WL = Wafer Lot
13. NO CONNECTION 13. NO CONNECTION 13. NO CONNECTION Y = Year
14. COMMON ANODE 14. COMMON CATHODE 14. COMMON ANODE
WW = Work Week
PIN 1. COMMON CATHODE PIN 1. CATHODE PIN 1. ANODE/CATHODE PIN 1. COMMON CATHODE *This information is generic. Please refer to
2. ANODE/CATHODE 2. CATHODE 2. COMMON ANODE 2. ANODE/CATHODE
3. ANODE/CATHODE 3. CATHODE 3. COMMON CATHODE 3. ANODE/CATHODE device data sheet for actual part marking.
4. ANODE/CATHODE 4. CATHODE 4. ANODE/CATHODE 4. NO CONNECTION Pb−Free indicator, “G” or microdot “ ”,
5. ANODE/CATHODE 5. CATHODE 5. ANODE/CATHODE 5. ANODE/CATHODE may or may not be present.
6. NO CONNECTION 6. CATHODE 6. ANODE/CATHODE 6. ANODE/CATHODE
7. COMMON ANODE 7. CATHODE 7. ANODE/CATHODE 7. COMMON ANODE
8. COMMON CATHODE 8. ANODE 8. ANODE/CATHODE 8. COMMON ANODE
9. ANODE/CATHODE 9. ANODE 9. ANODE/CATHODE 9. ANODE/CATHODE
10. ANODE/CATHODE 10. ANODE 10. ANODE/CATHODE 10. ANODE/CATHODE
11. ANODE/CATHODE 11. ANODE 11. COMMON CATHODE 11. NO CONNECTION
12. ANODE/CATHODE 12. ANODE 12. COMMON ANODE 12. ANODE/CATHODE
13. NO CONNECTION 13. ANODE 13. ANODE/CATHODE 13. ANODE/CATHODE
14. COMMON ANODE 14. ANODE 14. ANODE/CATHODE 14. COMMON CATHODE
http://onsemi.com
395
SOIC
CASE 751B−05
ISSUE J DATE 04/28/1993
SCALE 1:1
−A−
NOTES:
A NSI Y 14. 5M, 1982.
16 9 2. CONT ROL L ING DIME NSION: MIL L IME T E R.
3. DIMENSIONS A A ND B DO NOT INCL UDE
−B− P MOL D PR OT R USION.
8 PL
4. MA XIMUM MOL D PROT RUSION 0. 15 (0. 006)
1 8
0.25 (0.010) M B S PER S IDE.
5. DIME NSION D DOE S NOT INCL UDE DA MB A R
PROT RUSION. A L L OWA B LE DA MB A R
PROT RUSION SHA L L B E 0. 127 (0. 005) T OTAL
IN EXCES S OF T HE D DIMENS ION A T
MA XIMUM MA T ERIA L CONDIT ION.
G
MILLIMETERS INCHES
DIM MIN MAX MIN MAX
F A 9.8010.00 0.386 0.393
K R X 45 B 3.80 4.000.1500.157
C 1.35 1.750.0540.068
D 0.35 0.490.0140.019
C F 0.40 1.250.0160.049
−T− SEATING G 1.27 BSC 0.050 BSC
PLANE J J 0.19 0.250.0080.009
M
K 0.10 0.250.0040.009
D 16 PL M 0 7 0 7
P 5.80 6.200.2290.244
0.25 (0.010) MA T B S S R 0.25 0.500.0100.019
STYLES ON NEXT PAGE
http://onsemi.com
396
SOIC
CASE 751B−05
ISSUE J DATE 04/28/1993
TSY LE :1 TSY LE :2 TSY LE :3 TSY LE :4

PIN 1. COLLECTOR PIN 1. CA THODE PIN 1. C OL L ECTOR, DY E #
1 PIN 1. C OL L ECTOR, DY E #
1
2. BASE 2. ANODE 2. BAE S, # 1 2. COL L ECT OR, #
1
3. EMITTER 3. NO CONNE CT ION 3. EMITTER, # 1 3. COL L ECT OR, #
2
4. NO CONNE CT ION 4. CATHODE 4. COL L ECT OR, #
1 4. COL L ECT OR, #
2
5. EMITTER 5. CATHODE 5. COL L ECT OR, #
3
6. BASE 6. NO CONNE CT ION 6. BAE S, # 2 6. COL L ECT OR, #
3
7. COLLECTOR 7. ANODE 7. EMITTER, # 2 7. COL L ECT OR, #
4
8. COLLECTOR 8. CATHODE 8. COL L ECT OR, #
4
9. BASE 9. CATHODE 9. COL L ECT OR, #
3 9. BAE S, # 4
10. EMITTER 10. ANODE 10. BAE S, # 3 10. EMITTER, # 4
11. NO CONNE CT ION 11. NO CONNE CT ION 11. EMITTER, # 3 11. BAE S, # 3
12. EMITTER 12. CATHODE 12. COL L ECT OR, #
3 12. EMITTER, # 3
13. BASE 13. CATHODE 13. COL L ECT OR, #
4 13. BAE S, # 2
14. COLLECTOR 14. NO CONNE CT ION 14. BAE S, # 4 14. EMITTER, # 2
15. EMITTER 15. ANODE 15. EMITTER, # 4 15. BAE S, # 1
16. COLLECTOR 16. CATHODE 16. COL L ECT OR, #
4 16. EMITTER, # 1
TSY LE :5 TSY LE :6 TSY LE :7

PIN 1. D RA IN, DY E #
1 PIN 1. CA THODE PIN 1. S OUR C E N-C H
2. DRA IN, #1 2. CATHODE 2. COMMON DRA IN (OUT PUT )
4. DRA IN, #2 4. CATHODE 4. GAT E PCH
-
8. DRA IN, #4 8. CATHODE 8. SOUR C E P-C H
9. GATE, # 4 9. ANODE 9. SOUR C E P-C H
10. SOURCE , #4 10. ANODE 10. COMMON DRA IN (OUT PUT )
11. GATE, # 3 11. ANODE 11. COMMON DRA IN (OUT PUT )
13. GATE, # 2 13. ANODE 13. GAT E N-CH
15. GATE, # 1 15. ANODE 15. COMMON DRA IN (OUT PUT )
16. SOURCE , #1 16. ANODE 16. SOUR C E N-C H
http://onsemi.com
397
SO−20 WB
CASE 751D−05
ISSUE G
DATE 30 APR 2004
SCALE 1:1
D
A
NOTES:
1. DIMENSIONS ARE IN MILLIMETERS.
20 11 2. INTERPRET DIMENSIONS AND TOLERANCES
M
PER ASME Y14.5M, 1994.

B
X 45
3. DIMENSIONS D AND E DO NOT INCLUDE MOLD
H
M
PROTRUSION.
E
10X
4. MAXIMUM MOLD PROTRUSION 0.15 PER SIDE.

0.25
h
5. DIMENSION B DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE PROTRUSION
SHALL BE 0.13 TOTAL IN EXCESS OF B
1 10 DIMENSION AT MAXIMUM MATERIAL
CONDITION.
MILLIMETERS
20X B B DIM MIN MAX
A 2.35 2.65
0.25 M T A S B S A1 0.10 0.25
B 0.35 0.49
C 0.23 0.32
D 12.6512.95
E 7.40 7.60
A e 1.27 BSC
H 10.0510.55
L
h 0.25 0.75
SEATING L 0.50 0.90
PLANE
18X e A1 0 7
T C
GENERIC
MARKING DIAGRAM*
20
XXXXXXXXXXX
XXXXXXXXXXX
AWLYYWWG

WL = Wafer Lot
YY = Year
WW = Work Week
*This information is generic. Please refer to de-
vice data sheet for actual part marking.
http://onsemi.com
398
SOIC
CASE 751E−04
ISSUE E DATE 06/18/1993
SCALE 1:1
−A−
24 13 NOTES:
A NSI Y 14. 5M, 1982.
2. CONT ROL L ING DIME NSION: MIL L IME T E R.
3. DIMENSIONS A A ND B DO NOT INCL UDE
−B− 12X P MOL D PR OT R USION.
4. MA XIMUM MOL D PROT RUSION 0. 15 (0. 006)
0.010 (0.25) M B M
PER S IDE.
5. DIME NSION D DOE S NOT INCL UDE DA MB A R
1 12 PROT RUSION. A L L OW A B LE DA MB A R
PROT RUSION SHA L L B E 0. 13 (0. 005) T OTAL IN
E XCE S OF D DIME NSION A T MA XIMUM
MAT ERIA L CONDIT ION.
24X D J
MILLIMETERS INCHES
0.010 (0.25) MB T A S S
DIM MIN MAX MIN MAX
A 15.2515.54 0.601 0.612
F B 7.40 7.600.2920.299
C 2.35 2.650.0930.104
R X 45 D 0.35 0.490.0140.019
F 0.41 0.900.0160.035
G 1.27 BSC 0.050 BSC
C J 0.23 0.320.0090.013
K 0.13 0.290.0050.01 1
−T− M 0 8 0 8
SEATING M P 10.0510.550.3950.415
PLANE 22X G K R 0.25 0.750.0100.029
http://onsemi.com
399
TSSOP−20
CASE 948E−02
ISSUE B DATE 16 JUN 2003
SCALE 2:1
NOTES:
1. DIMENSIONING AND TOLERANCING
PER ANSI Y14.5M, 1982.
2. CONTROLLING DIMENSION:
MILLIMETER.
20X K REF 3. DIMENSION A DOES NOT INCLUDE
MOLD FLASH, PROTRUSIONS OR GATE
0.15 (0.006) T U S 0.10 (0.004) MV T U S S
BURRS. MOLD FLASH OR GATE BURRS
K SHALL NOT EXCEED 0.15 (0.006) PER
ÍÍÍÍ
SIDE.
K1 4. DIMENSION B DOES NOT INCLUDE
20 11 INTERLEAD FLASH OR PROTRUSION.
ÍÍÍÍ
2X L/2 INTERLEAD FLASH OR PROTRUSION
SHALL NOT EXCEED 0.25 (0.010) PER
J J1
ÍÍÍÍ
B SIDE.
5. DIMENSION K DOES NOT INCLUDE
L −U− DAMBAR PROTRUSION. ALLOWABLE
PIN 1 DAMBAR PROTRUSION SHALL BE 0.08
IDENT SECTION N−N (0.003) TOTAL IN EXCESS OF THE K
DIMENSION AT MAXIMUM MATERIAL
1 10 CONDITION.
6. TERMINAL NUMBERS ARE SHOWN
N 0.25 (0.010) FOR REFERENCE ONLY.
7. DIMENSION A AND B ARE TO BE
0.15 (0.006) T U S DETERMINED AT DATUM PLANE −W−.
A M
MILLIMETERS INCHES
−V− DIM MIN MAX MIN MAX
A 6.40 6.600.252 0.260
N B 4.30 4.500.1690.177
C −−− −−−
1.20 0.047
F D 0.05 0.150.0020.006
F 0.50 0.750.0200.030
DETAIL E G 0.65 BSC 0.026 BSC
H 0.27 0.370.01 1 0.015
J 0.09 0.200.0040.008
−W− J1 0.09 0.160.0040.006
C K 0.19 0.300.0070.012
K1 0.19 0.250.0070.010
L 6.40 BSC 0.252 BSC
D G
H M 0 8 0 8
DETAIL E
0.100 (0.004)
GENERIC
−T− SEATING
PLANE MARKING DIAGRAM*
XXXX
XXXX
ALYW
*This infomration is generic. Please refer

to device data sheet for actual part
marking.
http://onsemi.com
400
TSSOP
CASE 948F−01
ISSUE O DATE 12/20/1994
SCALE 2:1
16X K REF
0.10 (0.004) MV T U S S
0.15 (0.006) T U S
K
ÏÏÏ
ÎÎÎ
K1
NOTES:
ÎÎÎ
ÏÏÏ
16 9 1.DIMENSIONING A ND T OL ERA NCING PER
2X L/2 J1 A NSI Y 14. 5M, 1982.
2.C ONT ROL L ING DIME NS ION: MIL L IME T E R.
3.D IME NSION A DOE S NOT INCL UDE MOL D
B F L A SH. PROT RUSIONS OR G A TE B URRS .
SECTION N−N MOL D F L A S H OR G A TE B URRS H SA L L NOT
L −U− E XCE E D 0. 15 (0. 006) PE R SIDE .
J 4.D IME NSION B DOE S NOT INCL UDE
PIN 1
INT ERL EA D F L A S H OR PROT RUS ION.
IDENT. INT ERL EA D F L A S H OR PROT RUS ION SHA L L
1 8 NOT EXCEED
0. 25 (0. 010) PE R SIDE .
N 5.D IME NSION K DOE S NOT INCL UDE DA MB A R
0.25 (0.010) PROT RUSION. A L L OW A B LE DA MB A R
PROT RUSION SHA L L B E 0. 08 (0. 003) T OTAL IN
0.15 (0.006) T U S
A M E XCE S OF T HE K DIME NS ION A T MA XIMUM
MAT ERIA L CONDIT ION.
−V− 6.T ERMINA L NUMB ERS A RE S HOWN F OR
REF ERENCE ONLY.
N 7.D IMENSION A A ND B A RE TO B E
DET ERMINED A T DATUM PLA NE − W −.
F MILLIMETERS INCHES
DIM MIN MAX MIN MAX
DETAIL E A 4.90 5.10 0.193 0.200
B 4.30 4.500.1690.177
C −−− 1.20 −−− 0.047
D 0.05 0.150.0020.006
C −W− GF 0.50 0.750.0200.030

0.65 BSC 0.026 BSC
H 0.18 0.280.0070.01 1
J 0.09 0.200.0040.008
0.10 (0.004) J1 0.09 0.160.0040.006
−T− SEATING H DETAIL E K 0.19 0.300.0070.012
PLANE D G K1 0.19 0.250.0070.010
L 6.40 BSC 0.252 BSC
M 0 8 0 8
http://onsemi.com
401
TSSOP
CASE 948G−01
SCALE 2:1
14X K REF NOTES:

1.DIMENSIONING A ND T OL ERA NCING PER
0.10 (0.004) MV T U S S A NSI Y 14. 5M, 1982.
0.15 (0.006) T U S 3.D IME NSION A DOE S NOT INCL UDE MOL D
F L A SH, PROT RUSIONS OR G A TE B URRS .
MOL D F L A S H OR G A TE B URRS H SA L L NOT
N E XCE E D 0. 15 (0. 006) PE R SIDE .
0.25 (0.010)
14 8 4.D IME NSION B DOE S NOT INCL UDE
2X L/2 INT ERL EA D F L A S H OR PROT RUS ION.
M INT ERL EA D F L A S H OR PROT RUS ION SHA L L
NOT EXCEED
B 0. 25 (0. 010) PE R SIDE .
L 5.D IME NSION K DOE S NOT INCL UDE DA MB A R
PIN 1
−U− N
PROT RUSION. A L L OW A B LE DA MB A R
IDENT. F PROT RUSION SHA L L B E 0. 08 (0. 003) T OTAL IN
E XCE S OF T HE K DIME NS ION A T MA XIMUM
1 7 MAT ERIA L CONDIT ION.
DETAIL E
6.T ERMINA L NUMB ERS A RE S HOWN F OR
REF ERENCE ONLY.
7.D IMENSION A A ND B A RE TO B E
ÎÎÎ
ÏÏ
0.15 (0.006) T U S
A K DET ERMINED A T DATUM PLA NE − W −.
MILLIMETERS INCHES
−V− K1 DIM MIN MAX MIN MAX
ÎÎÎ
ÏÏ
A 4.90 5.10 0.193 0.200
B 4.30 4.500.1690.177
ÎÎÎ
ÏÏ
J J1 C −−− 1.20 −−− 0.047
D 0.05 0.150.0020.006
F 0.50 0.750.0200.030
SECTION N−N G 0.65 BSC 0.026 BSC
H 0.50 0.600.0200.024
J 0.09 0.200.0040.008
J1 0.09 0.160.0040.006
C −W− K 0.19 0.300.0070.012
K1 0.19 0.250.0070.010
0.10 (0.004) L 6.40 BSC 0.252 BSC
M 0 8 0 8
−T− SEATING D G H DETAIL E
PLANE
http://onsemi.com
402
SOEIAJ−14
CASE 965−01
SCALE 2:1 NOTES:

A NSI Y 14. 5M, 1982.
3.D IME NSIONS D A ND E DO NOT INCL UDE
MOL D F L A SH OR PROT RUSIONS A ND A RE
14 8 LE MEA S URED A T THE PA RTING L INE. MOL D
F L A SH OR PROT RUSIONS SHA L L NOT E XCE E D
Q1 0. 15 (0. 006) PE R SIDE .
4.T ERMINA L NUMB ERS A RE S HOW
N F OR
E HE M REF ERENCE ONLY.
5.T HE L E A D W IDT H DIME NSION (b ) DOE S NOT
INCL UDE DA MB A R PROT RUS ION. A L L OWABLE
DA MB A R PROT RUS ION S HA L L B E 0. 08 (0. 003)
1 7 L TOTA L IN EXCES S OF THE L EA D W IDTH
DIME NSION A T MA XIMUM MA TERIAL
DETAIL P CONDITION. DA MB A R CA NNOT B E L OCA T E D ON
Z T HE L OW ER RA DIUS OR T HE F OOT. MINIMUM
SPA CE B E T W E E N PROT RUSIONS A ND
D A DJ A CENT L EA D TO B E 0. 46 ( 0. 018).
VIEW P MILLIMETERS INCHES

A DIM MIN MAX MIN MAX
e A −−− 2.05 −−− 0.081
c A1 0.05 0.200.0020.008
b 0.35 0.500.0140.020
c 0.18 0.270.0070.01 1
D 9.9010.500.3900.413
b A1 E 5.10 5.450.2010.215
e 1.27 BSC 0.050 BSC
0.13 (0.005) M 0.10 (0.004) HE 7.40 8.200.2910.323
0.50 0.50 0.850.0200.033
LE 1.10 1.500.0430.059
M 0 10 0 10
Q1 0.70 0.900.0280.035
Z −−− 1.42 −−− 0.056
XXXXXXXXXX
AWLYWW
http://onsemi.com
403
SOEIAJ−16
CASE 966−01
SCALE 1:1
NOTES:
A NSI Y 14. 5M, 1982.
16 9 LE MOL D F L A SH OR PROT RUSIONS A ND A RE
MEA S URED A T THE PA RTING L INE. MOL D
Q1 F L A SH OR PROT RUSIONS SHA L L NOT E XCE E D
0. 15 (0. 006) PE R SIDE .
E HE M 4.T ERMINA L NUMB ERS A RE S HOW
N F OR
REF ERENCE ONLY.
1 8 L DA MB A R PROT RUS ION S HA L L B E 0. 08 (0. 003)
TOTA L IN EXCES S OF THE L EA D W IDTH
DETAIL P DIME NSION A T MA XIMUM MA TERIAL
Z CONDITION. DA MB A R CA NNOT B E L OCA T E D ON
D T HE L OW ER RA DIUS OR T HE F OOT. MINIMUM
SPA CE B E T W E E N PROT RUSIONS A ND
A DJ A CENT L EA D TO B E 0. 46 ( 0. 018).
VIEW P
e A MILLIMETERS INCHES
c DIM MIN MAX MIN MAX
A −−− 2.05 −−− 0.081
A1 0.05 0.200.0020.008
b 0.35 0.500.0140.020
c 0.18 0.270.0070.01 1
A1 D 9.9010.500.3900.413
b E 5.10 5.450.2010.215
e 1.27 BSC 0.050 BSC
0.13 (0.005) M 0.10 (0.004) HE 7.40 8.200.2910.323
L 0.50 0.850.0200.033
LE 1.10 1.500.0430.059
M 0 10 0 10
Q1 0.70 0.900.0280.035
Z −−− 0.78 −−− 0.031
http://onsemi.com
404
SOEIAJ−20
CASE 967−01
SCALE 2:1
NOTES:
A NSI Y 14. 5M, 1982.
LE MOL D F L A SH OR PROT RUSIONS A ND A RE
20 11
MEA S URED A T THE PA RTING L INE. MOL D
Q1 F L A SH OR PROT RUSIONS SHA L L NOT E XCE E D
0. 15 (0. 006) PE R SIDE .
4.T ERMINA L NUMB ERS A RE S HOW
N F OR
E HE M REF ERENCE ONLY.
L DA MB A R PROT RUS ION S HA L L B E 0. 08 (0. 003)
1 10 TOTA L IN EXCES S OF THE L EA D W IDTH
DIME NSION A T MA XIMUM MA TERIAL
Z DETAIL P CONDITION. DA MB A R CA NNOT B E L OCA T E D ON
T HE L OW ER RA DIUS OR T HE F OOT. MINIMUM
D SPA CE B E T W E E N PROT RUSIONS A ND
A DJ A CENT L EA D TO B E 0. 46 ( 0. 018).
VIEW P MILLIMETERS INCHES
e A DIM MIN MAX MIN MAX
c A −−− 2.05 −−− 0.081
A1 0.05 0.200.0020.008
b 0.35 0.500.0140.020
c 0.18 0.270.0070.01 1
D 12.3512.800.4860.504
b A1 E 5.10 5.450.2010.215
e 1.27 BSC 0.050 BSC
0.13 (0.005) M 0.10 (0.004) HE 7.40 8.200.2910.323
L 0.50 0.850.0200.033
LE 1.10 1.500.0430.059
M 0 10 0 10
Q1 0.70 0.900.0280.035
Z −−− 0.81 −−− 0.032
http://onsemi.com
405
CHAPTER 4
Index
http://onsemi.com
406
High−Speed CMOS Device Index
Device Number Page Device Number Page Device Number Page

MC74HC00A 27 MC74HC132AD 51 MC74HC175AD 104
MC74HC00AD 27 MC74HC132ADG 51 MC74HC175ADR2 104
MC74HC00ADG 27 MC74HC132ADR2 51 MC74HC175ADT 104
MC74HC00ADR2 27 MC74HC132ADR2G 51 MC74HC175ADTR2 104
MC74HC00ADR2G 27 MC74HC132ADT 51 MC74HC175AN 104
MC74HC00ADT 27 MC74HC132ADTR2 51 MC74HC1G00 110
MC74HC00ADTR2 27 MC74HC132AN 51 MC74HC1G00DFT1 110
MC74HC00AN 27 MC74HC132ANG 51 MC74HC1G00DFT1G 110
MC74HC00ANG 27 MC74HC138A 58 MC74HC1G00DFT2 110
MC74HC02A 31 MC74HC138AD 58 MC74HC1G00DFT2G 110
MC74HC02AD 31 MC74HC138ADR2 58 MC74HC1G00DTT1 110
MC74HC02ADG 31 MC74HC138ADT 58 MC74HC1G00DTT1G 110
MC74HC02ADR2 31 MC74HC138ADTR2 58 MC74HC1G02 114
MC74HC02ADR2G 31 MC74HC138AN 58 MC74HC1G02DFT1 114
MC74HC02ADT 31 MC74HC139A 63 MC74HC1G02DFT1G 114
MC74HC02ADTR2 31 MC74HC14A 69 MC74HC1G02DFT2 114
MC74HC02AN 31 MC74HC14AD 69 MC74HC1G02DFT2G 114
MC74HC02ANG 31 MC74HC14ADG 69 MC74HC1G02DTT1 114
MC74HC03A 35 MC74HC14ADR2 69 MC74HC1G02DTT1G 114
MC74HC03AD 35 MC74HC14ADR2G 69 MC74HC1G04 118
MC74HC03ADR2 35 MC74HC14ADT 69 MC74HC1G04DFT1 118
MC74HC03ADT 35 MC74HC14ADTR2 69 MC74HC1G04DFT1G 118
MC74HC03ADTR2 35 MC74HC14AN 69 MC74HC1G04DFT2 118
MC74HC03AN 35 MC74HC14ANG 69 MC74HC1G04DFT2G 118
MC74HC04A 39 MC74HC157A 74 MC74HC1G04DTT1 118
MC74HC04ADR2 39 MC74HC157AD 74 MC74HC1G04DTT1G 118
MC74HC04ADR2G 39 MC74HC157ADR2 74 MC74HC1G08 122
MC74HC04ADT 39 MC74HC157ADT 74 MC74HC1G08DFT1 122
MC74HC04ADTR2 39 MC74HC157ADTR2 74 MC74HC1G08DFT1G 122
MC74HC04AN 39 MC74HC157AN 74 MC74HC1G08DFT2 122
MC74HC04ANG 39 MC74HC161A 79 MC74HC1G08DFT2G 122
MC74HC08AD 43 MC74HC164A 92 MC74HC1G08DTT1G 122
MC74HC08ADR2 43 MC74HC164AD 92 MC74HC1G14 126
MC74HC08ADT 43 MC74HC164ADR2 92 MC74HC1G14DFT1 126
MC74HC08ADTR2 43 MC74HC164ADT 92 MC74HC1G14DFT1G 126
MC74HC08AN 43 MC74HC164ADTR2 92 MC74HC1G14DFT2 126
MC74HC125A 47 MC74HC164AN 92 MC74HC1G14DFT2G 126
MC74HC12xAD 47 MC74HC174AD 98 MC74HC1G14DTT1G 126
MC74HC12xADR2 47 MC74HC174ADR2 98 MC74HC1G32 130
MC74HC12xADT 47 MC74HC174ADT 98 MC74HC1G32DFT1 130
MC74HC12xADTR2 47 MC74HC174ADTR2 98 MC74HC1G32DFT1G 130
MC74HC12xAN 47 MC74HC174AN 98 MC74HC1G32DFT2 130
http://onsemi.com
407

MC74HC1G32DTT1G 130 MC74HC373AFEL 166 MC74HC4051ADWR2 213
MC74HC1GU04 134 MC74HC373AN 166 MC74HC4051AF 213
MC74HC1GU04DFT1 134 MC74HC373ANG 166 MC74HC4051AFEL 213
MC74HC1GU04DFT1G 134 MC74HC374A 170 MC74HC4051AN 213
MC74HC1GU04DFT2 134 MC74HC374ADT 170 MC74HC4052A 213
MC74HC1GU04DFT2G 134 MC74HC374ADTR2 170 MC74HC4052AD 213
MC74HC1GU04DTT1 134 MC74HC374ADW 170 MC74HC4052ADR2 213
MC74HC1GU04DTT1G 134 MC74HC374ADWR2 170 MC74HC4052ADT 213
MC74HC240A 138 MC74HC374AN 170 MC74HC4052ADTR2 213
MC74HC240ADT 138 MC74HC390A 175 MC74HC4052ADW 213
MC74HC240ADTR2 138 MC74HC390AD 175 MC74HC4052ADWR2 213
MC74HC240ADW 138 MC74HC390ADR2 175 MC74HC4052AF 213
MC74HC240ADWR2 138 MC74HC390ADT 175 MC74HC4052AFEL 213
MC74HC240AN 138 MC74HC390ADTR2 175 MC74HC4052AN 213
MC74HC244A 143 MC74HC390AN 175 MC74HC4053A 213
MC74HC244ADT 143 MC74HC393A 181 MC74HC4053AD 213
MC74HC244ADTR2 143 MC74HC393AD 181 MC74HC4053ADR2 213
MC74HC244ADW 143 MC74HC393ADR2 181 MC74HC4053ADT 213
MC74HC244ADWR2 143 MC74HC393ADT 181 MC74HC4053ADTR2 213
MC74HC244AN 143 MC74HC393ADTR2 181 MC74HC4053ADW 213
MC74HC245A 148 MC74HC393AN 181 MC74HC4053ADWR2 213
MC74HC245ADT 148 MC74HC4020A 187 MC74HC4053AF 213
MC74HC245ADTR2 148 MC74HC4020AD 187 MC74HC4053AFEL 213
MC74HC245ADW 148 MC74HC4020ADR2 187 MC74HC4053AN 213
MC74HC245ADWR2 148 MC74HC4020ADT 187 MC74HC4060A 226
MC74HC245AN 148 MC74HC4020ADTR2 187 MC74HC4060AD 226
MC74HC273A 154 MC74HC4020AN 187 MC74HC4060ADR2 226
MC74HC273ADT 154 MC74HC4040A 193 MC74HC4060ADT 226
MC74HC273ADTR2 154 MC74HC4040AD 193 MC74HC4060ADTR2 226
MC74HC273ADW 154 MC74HC4040ADR2 193 MC74HC4060AN 226
MC74HC273ADWR2 154 MC74HC4040ADT 193 MC74HC4066A 235
MC74HC273AN 154 MC74HC4040ADTR2 193 MC74HC4066ADR2 235
MC74HC32A 160 MC74HC4040AN 193 MC74HC4066ADT 235
MC74HC32AD 160 MC74HC4046A 199 MC74HC4066ADTR2 235
MC74HC32ADR2 160 MC74HC4046AD 199 MC74HC4066AN 235
MC74HC32ADT 160 MC74HC4046ADR2 199 MC74HC4316A 246
MC74HC32ADTR2 160 MC74HC4046AF 199 MC74HC4316AD 246
MC74HC32AN 160 MC74HC4046AFEL 199 MC74HC4316ADR2 246
MC74HC373A 164 MC74HC4046AN 199 MC74HC4316AFEL 246
MC74HC373ADT 166 MC74HC4051A 213 MC74HC4316AN 246
MC74HC373ADTR2 166 MC74HC4051AD 213 MC74HC4316ANG 246
MC74HC373ADW 166 MC74HC4051ADR2 213 MC74HC4538A 257
MC74HC373ADWR2 166 MC74HC4051ADT 213 MC74HC4538AD 257
MC74HC373ADWR2G 166 MC74HC4051ADTR2 213 MC74HC4538ADR2 257
MC74HC373AF 166 MC74HC4051ADW 213 MC74HC4538ADT 257
http://onsemi.com
408

MC74HC4538ADTR2 257 MC74HC595ADR2 313 MC74HCT273A 349
MC74HC4538AN 257 MC74HC595ADT 313 MC74HCT273ADW 349
MC74HC4851A 270 MC74HC595ADTR2 313 MC74HCT273ADWR2 349
MC74HC4851AD 270 MC74HC595AN 313 MC74HCT273AN 349
MC74HC4851ADR2 270 MC74HC74A 321 MC74HCT373A 353
MC74HC4851ADT 270 MC74HC74AD 321 MC74HCT373ADT 353
MC74HC4851ADTR2 270 MC74HC74ADR2 321 MC74HCT373ADTR2 353
MC74HC4851ADW 270 MC74HC74ADR2G 321 MC74HCT373ADW 353
MC74HC4851ADWR2 270 MC74HC74ADT 321 MC74HCT373ADWR2 353
MC74HC4851AN 270 MC74HC74ADTR2 321 MC74HCT373AN 353
MC74HC4852A 270 MC74HC74AN 321 MC74HCT374A 359
MC74HC4852AD 270 MC74HC74ANG 321 MC74HCT374ADT 359
MC74HC4852ADR2 270 MC74HCT04A 326 MC74HCT374ADTR2 359
MC74HC4852ADTR2 270 MC74HCT04AD 326 MC74HCT374ADW 359
MC74HC4852ADW 270 MC74HCT04ADR2 326 MC74HCT374ADWR2 359
MC74HC4852ADWR2 270 MC74HCT04ADT 326 MC74HCT374AN 359
MC74HC4852AN 270 MC74HCT04ADTR2 326 MC74HCT541A 364
MC74HC540A 280 MC74HCT04AN 326 MC74HCT541ADW 364
MC74HC541A 286 MC74HCT138A 330 MC74HCT541ADWR2 364
MC74HC541ADT 286 MC74HCT138AD 330 MC74HCT541AN 364
MC74HC541ADTR2 286 MC74HCT138ADR2 330 MC74HCT573A 368
MC74HC541ADW 286 MC74HCT138ADT 330 MC74HCT573ADT 368
MC74HC541ADWR2 286 MC74HCT138ADTR2 330 MC74HCT573ADTR2 368
MC74HC541AN 286 MC74HCT138AN 330 MC74HCT573ADW 368
MC74HC573A 292 MC74HCT14A 335 MC74HCT573ADWR2 368
MC74HC573ADT 292 MC74HCT14AD 335 MC74HCT573AN 368
MC74HC573ADTR2 292 MC74HCT14ADR2 335 MC74HCT574A 373
MC74HC573ADW 292 MC74HCT14ADTR2 335 MC74HCT574ADW 373
MC74HC573ADWG 292 MC74HCT14AFEL 335 MC74HCT574ADWR2 373
MC74HC573ADWR2 292 MC74HCT14AN 335 MC74HCT574AN 373
MC74HC573ADWR2G 292 MC74HCT244A 340 MC74HCT74A 378
MC74HC573AN 292 MC74HCT244ADT 340 MC74HCT74AD 378
MC74HC573ANG 292 MC74HCT244ADTR2 340 MC74HCT74ADR2 378
MC74HC574A 298 MC74HCT244ADW 340 MC74HCT74AN 378
MC74HC574ADT 298 MC74HCT244ADWR2 340 MC74HCU04A 383
MC74HC574ADTR2 298 MC74HCT244AN 340 MC74HCU04AD 383
MC74HC574ADW 298 MC74HCT245A 344 MC74HCU04ADR2 383
MC74HC574ADWR2 298 MC74HCT245ADT 344 MC74HCU04ADT 383
MC74HC574AN 298 MC74HCT245ADTR2 344 MC74HCU04ADTR2 383
MC74HC589A 304 MC74HCT245ADW 344 MC74HCU04AN 383
MC74HC595A 313 MC74HCT245ADWR2 344
MC74HC595AD 313 MC74HCT245AN 344
http://onsemi.com
409
ON Semiconductor and the ON logo are registered trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes without further notice to any products herein. SCILLC makes no
warranty, representation or guarantee regarding the suitability of its products for any particular purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any
and all liability, including without limitation special, consequential or incidental damages. “Typical” parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual
performance may vary over time. All operating parameters, including “Typicals” must be validated for each customer application by customer’s technical experts. SCILLC does not convey any license under its patent rights nor the
rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications intended to support or sustain life, or for any other
application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer
shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney fees arising out of, directly or indirectly, any
claim of personal injury or death associated with such unintended or unauthorized use, even if such claim alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal
Opportunity/Affirmative Action Employer. This literature is subject to all applicable copyright laws and is not for resale in any manner.
PUBLICATION ORDERING INFORMATION

LITERATURE FULFILLMENT: N. American Technical Support: 800-282-9855 Toll Free ON Semiconductor Website: http://onsemi.com
Literature Distribution Center for ON Semiconductor USA/Canada.
P.O. Box 61312, Phoenix, Arizona 85082-1312 USA Order Literature: http://www.onsemi.com/litorder
Phone: 480-829-7710 or 800-344-3860 Toll Free USA/Canada JAPAN: ON Semiconductor, Japan Customer Focus Center
Fax: 480-829-7709 or 800-344-3867 Toll Free USA/Canada 2-9-1 Kamimeguro, Meguro-ku, Tokyo, Japan 153-0051 For additional information, please contact your local
Email: orderlit@onsemi.com Phone: 81-3-5773-3850 Sales Representative

High Speed CMOS, Series 74HC, ON Semiconductor

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

High Speed CMOS, Series 74HC, ON Semiconductor

Uploaded by

Copyright:

Available Formats

High−Speed CMOS Data

PUBLICATION ORDERING INFORMATION

Numeric Data Sheet Listing

Chapter 2: Data Sheets

Data Sheet Function Page

MC74HC00A Quad 2−Input NAND Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . 27

MC74HC02A Quad 2−Input NOR Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 31

MC74HC03A Quad 2−Input NAND Gate with Open−Drain Outputs − High−Performance

MC74HC04A Hex Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . . . . . . . . . . 39

MC74HC08A Quad 2−Input AND Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 43

MC74HC132A Quad 2−Input NAND Gate with Schmitt−Trigger Inputs − High−Performance

MC74HC138A 1−of−8 Decoder/ Demultiplexer − High−Performance Silicon−Gate CMOS . . . . . . . . 58

MC74HC139A Dual 1−of−4 Decoder/Demultiplexer − High−Performance Silicon−Gate CMOS . . . . 63

MC74HC14A Hex Schmitt−Trigger Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . 69

MC74HC157A Quad 2−Input Data Selectors / Multiplexers − High−Performance Silicon−Gate

MC74HC164A 8−Bit Serial−Input/Parallel−Output Shift Register − High−Performance

MC74HC175A Quad D Flip−Flop with Common Clock and Reset − High−Performance

MC74HC1G00 Single 2−Input NAND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

MC74HC1G02 Single 2−Input NOR Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114

MC74HC1G04 Single Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118

MC74HC1G08 Single 2−Input AND Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122

MC74HC1G14 Single Inverter with Schmitt−Trigger Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126

MC74HC1G32 Single 2−Input OR Gate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130

MC74HC1GU04 Single Unbuffered Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

MC74HC240A Octal 3−State Inverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC244A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC245A Octal 3−State Noninverting Bus Transceiver − High−Performance Silicon−Gate

MC74HC32A Quad 2−Input OR Gate − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 160

MC74HC373A Octal 3−State Non−Inverting Transparent Latch − High−Performance Silicon−

MC74HC374A Octal 3−State Non−Inverting D Flip−Flop − High−Performance Silicon−Gate

MC74HC4020A 14−Stage Binary Ripple Counter − High−Performance Silicon−Gate CMOS . . . . . . 187

MC74HC4040A 12−Stage Binary Ripple Counter − High−Performance Silicon−Gate CMOS . . . . . . 193

MC74HC4046A Phase−Locked Loop − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . . . 199

MC74HC4060A 14−Stage Binary Ripple Counter With Oscillator − High−Performance Silicon−Gate

MC74HC4066A Quad Analog Switch/Multiplexer/Demultiplexer − High−Performance Silicon−Gate

MC74HC4316A Quad Analog Switch/Multiplexer/Demultiplexer with Separate Analog and Digital

MC74HC4538A Dual Precision Monostable Multivibrator (Retriggerable, Resettable) . . . . . . . . . . . . . 257

MC74HC540A Octal 3−State Inverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC541A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver − High−Performance

MC74HC573A Octal 3−State Noninverting Transparent Latch − High−Performance

MC74HC574A Octal 3−State Noninverting D Flip−Flop − High−Performance Silicon−Gate

MC74HC589A 8−Bit Serial or Parallel−Input/Serial−Output Shift Register with 3−State

MC74HC595A 8−Bit Serial−Input/Serial or Parallel−Output Shift Register with Latched 3−State

MC74HCT04A Hex Inverter − With LSTTL−Compatible Inputs High−Performance

MC74HCT138A 1−of−8 Decoder/ Demultiplexer with LSTTL Compatible Inputs − High−Performance

MC74HCT14A Hex Schmitt−Trigger Inverter with LSTTL Compatible Inputs − High−Performance

MC74HCT244A Octal 3−State Noninverting Buffer/Line Driver/Line Receiver with LSTTL−Compatible

MC74HCT245A Octal 3−State Noninverting Bus Transceiver with LSTTL Compatible

MC74HCT373A Octal 3−State Noninverting Transparent Latch with LSTTL−Compatible

MC74HCT374A Octal 3−State Noninverting D Flip−Flop with LSTTL−Compatible

MC74HCT541A Octal 3−State Non−Inverting Buffer/Line Driver/Line Receiver With LSTTL−Compatible

MC74HCT573A Octal 3−State Noninverting Transparent Latch with LSTTL Compatible

MC74HCT574A Octal 3−State Noninverting D Flip−Flop with LSTTL−Compatible

MC74HCU04A Hex Unbuffered Inverter − High−Performance Silicon−Gate CMOS . . . . . . . . . . . . . . 383

Noninverting Outputs ÎÎÎÎ

High−Speed CMOS design only

Ripple Counter ÎÎÎ

Quad 2−Input NAND Gate

 Semiconductor Components Industries, LLC, 2004 27 Publication Order Number:

MC74HC00AD SOIC−14 55 Units / Rail

MC74HC00ADR2 SOIC−14 2500 Units / Reel

MC74HC00ADT TSSOP−14* 96 Units / Rail

DC CHARACTERISTICS (Voltages Referenced to GND)

AC CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6 ns)

• Low Input Current: 1.0 A 1

Vin = VIH or VIL |Iout| 2.4 mA