Mikroprocesor: ukad cyfrowy wykonany, jako pojedynczy

ukad scalony o wielkim stopniu integracji zdolny do

wykonywania operacji cyfrowych wedug dostarczonego cigu
instrukcji.
Podstawowe bloki mikroprocesorw:
ALU jednostka arytmetyczno-logiczna (Arithmetic Logic Unit),
wykonuje ona operacje logiczne na dostarczonych jej danych,
podstawowy zestaw to: dodawanie, podstawowe operacje
logiczne (AND, XOR, OR, NOT), oraz przesunicia bitowe w
lewo i w prawo. W bardziej zoonych mikroprocesorach zestaw
ten jest znacznie bogatszy.
CU ukad sterowania (Control Unit), zwany te dekoderem
rozkazw. Odpowiedzialny jest on za dekodowanie
dostarczonych mikroprocesorowi instrukcji i odpowiednie
sterowanie pozostaymi jego blokami (na przykad, jeli
zdekodowan instrukcj bdzie dodawanie, CU odpowiednio
ustawi sygnay sterujce, by ALU wykonaa t wanie
operacj)
Rejestry umieszczone wewntrz mikroprocesora komrki
pamici o niewielkich rozmiarach (najczciej 4/8/16/32/64/128
bitw) suce do przechowywania tymczasowych wynikw
oblicze (rejestry danych) oraz adresw lokacji w pamici
operacyjnej (rejestry adresowe). Proste mikroprocesory maj
tylko jeden rejestr danych zwany akumulatorem.
-Rejestr roboczy lub akumulator
-Rejestry danych
-Rejestry adresowe
-Rejestry portw wejcia/wyjcia i konfiguracji
-Specjalne:
PC licznik rozkazw (Program Counter) zawiera on adres
komrki pamici zawierajcej nastpny rozkaz do wykonania
IR rejestr instrukcji (Instruction Register) zawiera on kod
aktualnie wykonywanej przez procesor instrukcji.
SP wskanik stosu (Stack Pointer) zawiera adres
wierzchoka stosu
Szyny
Danych:
Cz magistrali odpowiedzialna za transmisj waciwych
danych, w odrnieniu od danych adresowych, (za co
odpowiedzialna jest szyna adresowa), czy sygnaw
sterujcych. Podzia taki ma sens jedynie dla magistrali, w
ktrych taka cz jest wydzielona, czyli na og dla magistral
rwnolegych.
Adresowa:
Poczenie midzy jednostk centraln i pamici, ktre
przenosi adres z/do miejsc, gdzie jednostka centralna chce
czyta lub pisa. Liczba bitw szyny adresowej okrela
maksymaln wielko pamici, do jakiej procesor ma dostp.
Sterujca: sygnay.
Architektury:
Von neumana
Polega na cisym podziale komputera na trzy podstawowe
czci:
-Procesor (w ramach, ktrego wydzielona bywa cz sterujca
oraz cz arytmetyczno-logiczna)
-Pami komputera (zawierajca dane i sam program)
-Urzdzenia wejcia/wyjcia
System komputerowy zbudowany w oparciu o architektur von
Neumanna powinien:
-Mie skoczon i funkcjonalnie pen list rozkazw
-Mie moliwo wprowadzenia programu do systemu
komputerowego poprzez urzdzenia zewntrzne i jego
przechowywanie w pamici w sposb identyczny jak danych
-Dane i instrukcje w takim systemie powinny by jednakowo
dostpne dla procesora
-Informacja jest tam przetwarzana dziki sekwencyjnemu
odczytywaniu instrukcji z pamici komputera i wykonywaniu
tych instrukcji w procesorze.
Krtko mwic: w architekturze von Neumana rozkazy i dane
s walnite w jedno miejsce. Dziki temu programy mog si
modyfikowa w czasie pracy (rzadko si tego dzisiaj uywa). Z
powodu oddzielenia CPU od pamici, midzy tymi dwoma
elementami powstaje wskie gardo. Procesory zasuwaj
szybciej i pamici o rozsdnych cenach nie s w stanie za nimi
nady. Cacheowanie czciowo rozwizuje ten problem.
Inn wad tej architektury jest moliwo nadpisywania przez
programy sobie pamici.
Harvardzka:
-W odrnieniu od architektury von Neumanna, pami danych
programu jest oddzielona od pamici rozkazw.
-Prostsza budowa przekada si na wiksz szybko dziaania
-Charakterystyki pamici danych i programu mog si rni
(szeroko sowa, prdko, technologia wykonania, struktura
adresowa pamici)
-W trakcie wykonywania jednej instrukcji, moe pobra kolejn
(w kocu dostp do danych odbywa si inn drog, co
pobieranie rozkazu)
Wykorzystanie w nowoczesnych prockach
Wspczesne procesory korzystaj z zalet obu architektur.
Programista widzi procesor, jako urzdzenie w architekturze
von Neumana (pami i rozkazy w jednym miejscu). Faktycznie
instrukcje i dane pobierane s z cachea, ktry jest stworzony
w architekturze harwardzkiej. Dopiero w przypadku zaliczenia
missa, dane s pobierane z von Neumanowskiej pamici. Ale
o tym byo na AKO.
ISA:
Model programowy procesora (ang. ISA - Instruction Set
Architecture), czasem take niecile architektura procesora
oglne okrelenie dotyczce organizacji, funkcjonalnoci i
zasad dziaania procesora, widoczne z punktu widzenia
programisty, jako dostpne mechanizmy programowania. Na
model programowy procesora skadaj si m.in.:
-Zestaw instrukcji procesora
-Typy danych
-Dostpne tryby adresowania
-Zestaw rejestrw dostpnych dla programisty
-Zasady obsugi wyjtkw i przerwa
Procesory o tym samym modelu s ze sob kompatybilne,
dziki zastosowaniu mikrokodu, nawet, jeli maja inn
implementacj fizyczn.
Przykady: IA-32, ARM, SPARC
CISC I RISC:
CISC (ang. Complex Instruction Set Computers) nazwa
architektury mikroprocesorw o nastpujcych cechach:
-Wystpowanie zoonych, specjalistycznych rozkazw
(instrukcji) - ktre do wykonania wymagaj od kilku do
kilkunastu cykli zegara
-Szeroka gama trybw adresowania
-Przeciwnie ni w architekturze RISC rozkazy mog operowa
bezporednio na pamici (zamiast przesania wartoci do
rejestrw i operowania na nich)
-Powysze zaoenia powoduj i dekoder rozkazw jest
skomplikowany
Wolniejsze od RISC nawet przy takim samym taktowaniu
zegara
RISC (Reduced Instruction Set Computers)
-Zredukowana liczba rozkazw do niezbdnego minimum. Ich
liczba wynosi kilkadziesit, podczas gdy w procesorach CISC
siga setek. Upraszcza to znacznie dekoder rozkazw.

-Redukcja trybw adresowania, dziki czemu kody rozkazw s

prostsze, bardziej zunifikowane, co dodatkowo upraszcza
wspomniany wczeniej dekoder rozkazw.
-Ograniczenie komunikacji pomidzy pamici, a procesorem.
Przede wszystkim do przesyania danych pomidzy pamici, a
rejestrami su dedykowane instrukcje, ktre zwykle nazywaj
si load (zaaduj z pamici), oraz store (zapisz do pamici);
pozostae instrukcje mog operowa wycznie na rejestrach.
Zwikszenie liczby rejestrw
Wspczesne procesory s widoczne dla programisty, jako
CISC, a w rodku s RISC.
Klocki PIC firmy Microchip
-Architektura harvardzka
-Posiada pewne cechy RISC
.Maa liczba instrukcji
.Staa dugo instrukcji
.Wikszo instrukcji wykonuje si w jednym cyklu (4 takty
zegara), z pojedynczym opnieniem przy rozgazieniach i
pominiciach
-Pojedynczy akumulator W
.Cecha nie RISC-owa
-Wszystkie komrki pamici funkcjonuj jak rejestry rdowe i
docelowe dla instrukcji
.Nie ma rozrnienia midzy rejestrami i pamici RAM
.Cecha nie RISC-owa
-Sprztowy stos przechowujcy adres powrotu
-Maa ilo adresowalnej przestrzeni danych (typowo 256
bajtw), rozszerzalna przez przeczanie bankw
-Porty i rejestry urzdze peryferyjnych mapowane w
przestrzeni danych
-Licznik programu mapowany w przestrzeni danych, co jest
wykorzystywane do skokw wyliczanych
Przestrze danych (RAM)
-Rejestry oglnego przeznaczenia i rejestry specjalne,
kontrolujce zasoby sprztowe, s zmapowane w pamici RAM
-Dostp identyczny do wszystkich rejestrw
-Mechanizm przeczania bankw
-Adresowanie porednie za pomoc rejestrw FSR (file select
register) i INDF (indirect register)
.Numer rejestru jest zapisywany do FSR
.Teraz dane czytane i zapisywane do INDF trafiaj do rejestru
wskazywanego przez FSR
-8-bitowa jednostka danych
Przestrze programu
-Oddzielna od przestrzeni danych
-Pami typu EPROM, ROM lub FLASH
-Inna szeroko sowa, ni w przestrzeni danych np. 12
(baseline) lub 14 bitw (mid-range)
Instrukcje
-Instrukcje dwuoperandowe zawsze wykorzystuj rejestr W
.Przesyanie danych midzy rejestrami odbywa si za
porednictwem W (za wyjtkiem serii high-end)
-Instrukcja skip
.Warunkowe wykonanie nastpnej instrukcji
.Wykorzystywana do implementacji skokw warunkowych
-Instrukcja skoku
.Jedynie skoki bezwarunkowe
-Rodzaje instrukcji
.Operacje na W z sta np. movlw, andlw
.Operacje na W i innym rejestrze
.Operacje bitowe na rejestrze i staej
.Instrukcje sterujce programem skip, goto, call
.Pomniejsze instrukcje, jak sleep
Ograniczenia
-Tylko jeden akumulator
-May zestaw instrukcji
-Konieczno uywania instrukcji skip do skokw warunkowych
-Nieprzyjazna dla kompilatorw wysokopoziomowych
PIC10F20x
-Seria baseline
-8-bitowe sowo danych
.8-bitowe ALU
-12-bitowe sowo instrukcji
.Wszystkie instrukcje mieszcz si w jednym sowie
.Wszystkie instrukcje poza rozgazieniami wykonywane w
jednym cyklu
-Rejestr GPIO
.GP<3: 0> pozwalaj na dostp do pinw, GP3 jest input only
STATUS rejestr flag
PCL = PC<7:0>
Organizacja pamici
-Pami programu
.10-biowy rejestr PC (program counter)
.Zawiera adres nastpnej instrukcji
.Wektor resetu pod 0000h
-Pami danych
.PIC10F202 (nasz z pierwszych labw) nie wspiera bankingu
.Rejestr INDF pozwala na odwoanie si do wartoci pod
adresem wskazywanym przez FSR<4:0>
PIC16F877
-Seria mid-range
-8-bitowe sowo danych
.8-bitowe ALU
-14-bitowe sowo instrukcji
Organizacja pamici
-Pami programu
.Cztery strony
.W PCLATH<4: 3> (<4: 3> oznacza bity rejestru) znajduje si
numer strony
..PCLATH<4: 3> == 00 pierwsza
..PCLATH<4: 3> == 11 czwarta
.Wektor resetu pod 0000h
.Wektor przerwania pod 0004h
.PC ma 13 bitw (w rzeczywistoci jest sklejany z kawakw
rnych rejestrw)
.Dla goto, call: PC = PCLATH<4: 3> + OPCODE<10:0>
-Stos
.8 poziomowy, szeroki na 13 bitw
Pami danych
.Cztery banki po 128 bajtw kady
..Wybierane za pomoc rejestru STATUS, bity RP0 i RP1
(STATUS<5> i STATUS<6>)
..Dyrektywa BANKSEL generuje kod wybierajcy wybrany bank
-System przerwa
.Co najmniej jeden rejestr bierze udzia w obsudze przerwania:
INTCON, dodatkowo mog to by rejestry PIEx oraz PIRx
.Rejestr INTCON
..Bit INTCON<7> global interrupt enable (GIE), odpowiada za
globalne wczenie bd wyczenie przerwa
..PEIE: Peripheral Interrupt Enable bit
..T0IE: TMR0 Overflow Interrupt Enable bit
..INTE: INT External Interrupt Enable bit
..RBIE (1): RB Port Change Interrupt Enable bit
..T0IF: TMR0 Overflow Interrupt Flag bit
..INTF: INT External Interrupt Flag bit
..RBIF (1): RB Port Change Interrupt Flag bit
-Obsuga przerwa
.Zerowany jest bit GIE, eby zapobiec przerwaniu procedury
obsugi przerwania
.Zerowany jest bit dla odpowiedniego przerwania w rejestrze
INTCON
.Program zapisuje adres powrotu na stos i skacze pod 0004h

.Obsugiwane jest przerwanie

..Powd przerwania mona wykry sprawdzajc, ktry bit
zosta wyzerowany w INTCON
.Instrukcja RETFIE wraca z przerwania i ustawia bit GIE
Mikrokontroler AVR ATMega128
Architektura mikrokontrolera
Cechy:
-Zaawansowany RISC, 131 instrukcji, 32 rejestry oglnego
przeznaczenia, 16 MIPS przy zegarze 16 MHz
-Pamic:
.128KB Wew. FLASH
.4KB EEPROM i SRAM
-Interfejs JTAG testowanie, debbugowanie, programowanie
pamieci w systemie
-Interfejs I2C, USART, 1-WIRE
-programowalny WATCHDOG
-2 8bitowe liczniki i 2 rozszerzone 16 bitowe liczniki
-Architektura Harvardzka osobne szyny dla pamici i danych,
potokowe wykonywanie instrukcji, 32 rejestry robocze o 1
cyklowym czasie dostpu, Jednostka ALU do wykonywania
instrukcji arytmetycnych, (Bez)warunkowe skoki i instrukcje
rozgaziajce, pamic programu moe by w 2 sekcjach
bootowania i aplikacji
System przerwa
Rejestr kontroli przerwa MCUCR

IVSEL bit wyboru pocztku wektora przerwaWykorzystanie

tego bitu wie si z korzystaniem z programw botujcych.
Jego warto 0 oznacza, e wektory przerwa zaczynaj si od
pocztku pamici flash. Warto 1 przesuwa pocztek do
miejsca wybranego przez konfiguracj bitw bezpiecznikowych
BOOTSZ.
IVCE bit odblokowujcy wybr wektora przerwaZabezpiecza
przed przypadkow zmian stanu bitu IVSEL. Bit ten jest
sprztowo kasowany po 4 cyklach zegara od ustawienia tego
bitu, lub po zmianie IVSEL
Tyle jest w slajdach nie kumam tego pytania .
Tryby pracy timerw/licznikw
-Rejestr kontroli timera/licznika TCCRx
-4 tryby pracy:
.Normalny z kazdym taktem zwikszenie wartoci licznika o 1
do 0xFF po przepenieniu flaga TOVx jest ustawiana i licznik
zlicza dalej, TOVx jest jak 9 bit licznika
.CTC rejestr OCRx ustala wartoc maksymaln zliczania, stan
licznika zwikszamy o 1 w kazdym takcie, a po osigniciu
wartoci OCR0 licznik jest zerowany
.Tryb Modulacji szerokoci impulsw (Fast PWM Mode) praca
licznika jest jednokierunkowa, zlicza od wartoci minimalnej
0x00 w gr do 0xFF i tak w kko
.PWM z modulacj Fazy (Phase Correct PWM Mode) praca
dwukierunkowa, liczy od 0x00 do 0xFF po czym jest
przczany i zlicza w d i zaptli
Przetwornik ADC
-realizuje 10 bitow konwersje sygnau wejsciowego, sygna
pochodzi z 8 bitowego kanau multipleksera w porcie F
-moliwe zastosowanie dod. Wzmocnienia wejciowego (0dB,
20dB, 46dB)
-moe wykorzysta zewntrzne napicie odniesienia (=
napiciu zasilania) lub wewnetrzne 2.56V
-Wynik przetwrzania niesymetrycznego wynika ze wzoru
ADC=(VIN*1024)/VREF , VIN napicie na wejciu, VREF
napicie odniesienia, wynik liczba cakowita dodatnia z
przedziau <0,1023>
.Przy napiciu Rnicowym ADC=(VPOS-VNEG)*GAIN*512/VREF
, VPOS i VNEG s napiciami na kocwkach,
GAIN wybrany wspczynnik wzmocnienia, wynik = <512,511>
Protok komunikacyjny magistrali 1-wire
-Wykorzystuje 2 przewody
.Dwukierunkowa Linia Transmisyjna
.Przewd Odniesienia (Masa)
-Ukady 1-Wire nie potrzebuj zasilania, energi czerpi z
transmitowanych sygnaw,
-Ukady pracuj na zasadzie master-slave
-transmisja przez szczeliny czasowe (slots) inicjujca , zapisu
1 , zapisu 0 , odczytu
USB, IrDA
Charakterystyka magistrali USB
-USB(Universal Serial Bus) magistrala szeregowa do wymiany
danych pomidzy punktem pocztkowym a urzdzeniami
kocowymi
-Struktura drzewiasta, do 127 urzdze podczymy (ynika z
poboru mocy 5V i 500mA), 7 poziomw, max dugo kabla
5m,
-Specyfikacje
.USB 1.1 1.5 Mbit/s lub 12 Mbit/s
.USB 2.0 480 Mbit/s
.USB 3.0 4.8 Gbit/s
-Szeregowa transmisja Danych
pakietowy transfer z pasmem gwarantowanym
-Automatyczna konfiguracja magistrali
moliwo zasilania urzdze o niskim poborze mocy
Zasada dziaania USB
-Kontroler USB odpowiedzialny za wszelkie akcje na magistrali
urzdzenia s odpytywane przez kontroler(brak kolizji, ale
zajmuje troche pasma)
-Kodowanie dla kodu NRZI(Non Return to Zero Invert)
magistrala synchronizuje transmisje pomidzy kontrolerem a
urzdzeniem zegarem wkomponowanym w przesyany
strumie, (identyfikacja transmisji, przesy danych,
potwierdzenie realizacji lub bdw)
Rodzaje transferu danych przez magistral USB
-Masowy (asynchroniczny), do przesyania danych, zapewnia
retransmisj uszkodzonych pakietw, brak gwarancji
przepustowoci, limitu czasu, przykady: odbir danych z
pamici masowej/skanera wysy od drukarki
-Izochroniczny (synchroniczny) realtime, rezerwacja
fragmentu pasma, bedy nie s korygowane, ma
pierwszestwo przed asynchronicznym, w kamerach
mikrofonach
-Obsugi przerwania ekspres dla danych o rozmiarze kilku
bitw, cykliczne odpytywanie urzdze ,zastosowanie - mysz
-Sterujco kontrolny rozpoznoznanie i konfiguracja urzdze,
transfer w trzech etapach SETUP, DATA, STATUS
Charakterystyka standardu IrDA
-Infrared Data Association) system bezprzewodowej
transmisji danych cyfrowych z wykorzystaniem podczerwieni.
Jego elementy przeznaczone s do tworzenia sieci
tymczasowych, w ktrych znajduj si komputery przenone.
-Usugi przesyanie plikw, drukowanie, dodatkowo: dostp
do zasow sieci przewodowej, transmisja danych i mowy
(komp-telefon)
Architektura standardu IrDA
-Elementy Obowizkowe
.IrSIR warstwa fizyczna
.IrLAP protok dostpu do cza
.IrLMP protok zarzdzania czem
-Elementy nieobowizkowe
.IrTTP protok transportowy
.IrPNP technologia Plug and Play

.IrLAN wsppraca z sieciami LAN

.IrCOMM emulacja aczy typu RS-232
-Elementy Multimedialne
.IrTran-P przesy i reprzentacji obrazw cyfrowych
.IrMC wsppraca ze sprzetem telekomunikacyjnym jak
komrki
Schemat blokowy interfejsu IrDA

-SIR (Serial Infrared) 2.4 115.2 kb/s

-MIR (Medium Infrared) 576 1152 kb/s
-FIR (Fast Infrared) 4 Mb/s
-UART (ang. Universal Asynchronous Receiver and Transmitter)
Chyba o to chodzi
Procesory sygnaowe
Procesor Sygnaowy (ang. Digital Signal Procesor) jest
urzdzeniem cyfrowym (procesor) wyspecjalizowanym w
przetwarzaniu sygnaw analogowych, lub cyfrowych w czasie
rzeczywistym i z moliwie wysok jakoci.
Rnice pomidzy procesorem sygnaowy, a standardowym
procesorem
-Rwnoodlege mnoenie z akumulacj wykonywane w jednym
cyklu
generatory adresu ze specjlanymi trybami
-wydajny zestaw instrukcji z jednocyklowymi rwnolegymi
operacjami matematycznymi i przesa w pamici oraz
sprawn realizacj ptli
-zintegrowany wewntrzny kontroler I/O (DMA) dla
jednoczesnych operacji wykonywanych przez CPU i ukady
we/wy
Podzia procesorw sygnaowych
-Staoprzecinkowe zwyky podzia bitw na liczb
-Zmiennoprzecinkowe system mantysy i wykadnika
Realizacja programu przez procesor sygnaowy
-Pobranie kodu rozkazu (Fetch) procesor czyta kod rozkazu z
pamici Cache lub pamici programu
-Dekodowanie rozkazu(Decode) procesor dekoduje kod
rozkazu i uzyskuje warunki jego realizacji
-Wykonanie Rozkazu(Execute) Wykonanie operacji
wynikajcych z rozkazu
-Wszystko si dzieje w Potoku
Architektura procesorw stao- i zmiennoprzecinkowych
-Architektura Harvardzka Podzia na pami Programu i
Danych, Moliwy jednoczesny dostp do obu pamici
-Architektura SuperHarvardzka Podwjna pami Chache
instrukcji dla danych typu instrukcja-adres i DMA z
pominiciem rejestrw
System przerwa
-Przerwania w sposb sztywny maj przypisany priorytet i
mog by maskowane (IMASK)
-STATUS STACK stos sprztowy, w trkacie obsugi przerwania
s tam przechowywane Rejestry ASTAT, MSTAT, IMASK
-PC STACK stos sprztowy, w trakcie obsugi przerwania
przechowuje licznik rozkazw
-tablica wektorw przerwa zaczyna si od adresu 0x0000
-Program obsugi przerwania nie moe przekracza 4 instrukcji

-powrt z obsugi przerwania za pomoc instrukcji RTI

-IFC rejestr do programowego wymuszania przerwania
sprztowego, lub wyzerowania zamaskowanego przerwania
oczekujacego na obsug
-ICNTL rejestr konfiguracji trybu pracy systemu przerwa,
(zewntrzne przerwania czue na warto poziomu sygnau lub
na jego zbocze lub zagniedenia przerwa
BlueTooth
Charakterystyka systemu
-Zapewnienie bezprzewodowej cznoci midzy urzdzeniami
jak komp, drukarka, telefony, faksy
-Cechy: maa moc, niska cena
-Nazwa pochodzi od Krla Wikingw Harolda I Sinozbego
Topologia sieci
-Pikosie (zwyky Infrastructure)
-Scatternet (Infrastructure z dwoma AP z ktrego 1 jest
wasalem 2 )
-maks 7 aktywnych wzw podrzdnych
-maks 255 wzow zaparkowanych (w stanie czuwania)
Profile
-Oglny Dostp(Generic Access) podstawowy profil, okrela
zachowanie urzdzenia w stanie oczekiwania i poaczenia,
analiz stanu otoczenia, poufno
.Wykrywanie Usug (Service Discovery) protok wykrywania
oferowanych usug
.Port Szeregowy (Serial Port) zastpuje kabel szeregowy dla
starszych aplikacji
-Oglna Wymiana Obiektw (General Object Exchange)
transmisja szeregowa, wymiana danych w postaci obiektw,
wykorzystanie: aplikacje do synchronizacji danych, przesyania
danych, wymiany informacji (laptopy, notatniki elektroniczne,
komrki), bazuje na architekturze klient-serwer.
-Dostp do LAN (LAN Access) bezprzewodowy dostp do LAN
.udostpnienie poczenia z sieci lokaln bluetooth
.AP do przyczania wikszej liczby urzdze
.poczenia typu ad-hoc
-Telefonia Bezprzewodowa komrka jako radiotelefon
bliskiego zasigu do poaczenia z sieci stacjonarn poprzez
stacj bazow
-intercom
-Zestaw Suchawkowy
-przekazywanie objektw wymiana prostych obiektw
pomidzy urzdzeniami (wizytwki)
-Przesy Plikw
-Usugi telefaksowe
Bluetooth 2.0
-Rozszerzone wykrywanie usug do usug Plug and Play
-Dostp do WPAN
-Zdalne sterowanie audio/wideo kontrola urzze za pomoc
jednego pilota
-Wydruk bez Kabla wymaga sterw dla drukarki u klienta,
klient-serwer (serwer -drukarka)
-Podstawowe Drukowanie wysyanie prostego tekstu do
drukarki
Stos protokou
-Warstwa Fizyczna trnasmisja i modulacja
-Warstwa Pasma odpowiada za sterowanie szczelinami
czasowymi i grupowaniem ich w ramki
-Protok Menadera czy tworzy logiczne kanay pomidzy
urzdzeniami
-Protok adaptacji sterowania czem logicznym izoluje
warstwy wysze od szczegw transmisji
-Protok dwiku/sterowania odpowiada za dwik/sterowanie
-Protok LLC zgodno z innymi sieciami
-Protok RFcomm emuluje port szeregowy
-Protok telefonii dziaa w czasie rzeczywistym nawizuje i
koczy poczenia telefoniczne
-Protok do wykrywania usug

-Aplikacje i profile korzystaj z dobrodziejstw warstw niszych

cze radiowe
-technologia widma rozproszonego z metod przeskokw
czstotliwoci pasmo 2.4-2.4835 GHz
-pasmo podzielono na kanay 1MHz z przedziaami ochrony
kilki MHz, od 26-79 (zaley od Kraju)
-Moc nadajnika wynosi 100 mW, 2.5 mW, 1 mW (klasa 1, 2, 3).
Zasig wynosi 100 m, 10m, 1 m w otwartej przestrzeni.
Prdko transmisji 21 kb/s B1.0, 124 kb/s B1.1, 328 kb/s B1.2,
2.1 Mb/s B2.0.
-Zakca WiFi
Korekcja bdw transmisji
-Systemy FEC(Forward Error Corection), ARQ (Automatic
Repeat reQuest)
-Moliwo wyboru dopowiedniego trybu korekcji,
-FEC
.FEC 1/3 trzykrotne powtarzanie kadego bitu
.FEC 2/3 na kade 10 bitw wysyane jest dodatkowe 5 z
informacjami korekcyjnymi, naprawia bdy pojedyncze i
wykrywa podwjne, konieczno wysyania wielokrotnoci 10
bitw (reszta to 0)
-ARQ
-wymaga potwierdze
-obecno kodw CRC (Cyclic Redundancy Check) i
HEC(Header Error Check) dzieki nim sprawdzamy poprawno
-Master czekajc na odpowied Slave'a moe nadawac do
innych
-Slave odpowiada w nastepnej szczelinie po otrzymaniu ramki
-due opnienia z powodu retransmisji
-ARQ nienumerowana brak numeracji ramek, problem z
otrzymywaniem tych smych ramek
-ARQ numerowane odrzuca wczeniej otrzymanych ramek,
transfer izochroniczny (odrzuca ramki ktre byy zbyt czsto
retransmitowane)
Programowalne sterowniki logiczne PLC
Charakterystyka sterownikw PLC
-PLC(Programmable Logic Controllers) nalea do systemw
wbudowanych, zastosowanie przemysowe, monitorowanie
wej analogowych i cyfrowych, podjciu decyzji na podstawie
algorytmu i sterowaniu wyjciem
-Dodatkowy interfejs operatorski (pulpit sterowniczy) wywietla
informacje o realizowanym procesie sterowania i umoliwia
wprowadzenie nowych parametrw.
-Jednym z jzykw programowania PLC jest logika drabinkowa
Powizanie sterownika PLC z obiektem
-Obiekt sterowania przekazuje informacje do wejscia i
otrzymuje dane wyjciowe ?? Na serio to nie wiem, PLC slajd
18 przedstawia tylko rysunek....
Cykl wykonywania programu przez sterownik PLC
-Program wykonywany jest w ptli, jako powtarzajcy si
proces nazywany skanowaniem
-Czas cyklu zaley od rozmiaru programu, liczby wejsc/wyjsc,
oraz od liczby niezbdnych procesw komunikacji
-Odczyt Wej Wykonanie Programu Diagnostyka
Komunikacji Uaktualnienie Wyj (cao zaptli)
Liczniki czasu i liczniki zdarze
-Licznik czasu:
.Rozpoczyna zliczanie po otrzymaniu sygnau zezwolenia
.wyjscie jest w stanie 0 tak jdugo jak aktualnie odmierzany
czas jest krtszy od wartoci zadanej
.gdy aktualny czas przekroczy wartoc zadan t owyjcie
bdzie w stanie 1
-Licznik Zdarzen
.porwnuje zakumulowana wartosc zliczon z wartoscia zadan
.zlicza zdarzenia do nastawionej wartosci w celu realizacji
kolejnego kroku algorytmu
.wykonywanie zadania do momentu osigniecia przez licznik
wartosci zadanej
Systemy wbudowane wprowadzenie
Charakterystyka systemu wbudowanego
-System wbudowany bezporednio kieruje jakim analogowym
urzdzeniem elektrycznym, chemicznym lub mechanicznym
(innym ni standardowa myszka, klawiatura, joystick lub ekran)
-System wbudowany dziaa z reguy na niestandardowej
platformie sprztowej, niejednokrotnie skonstruowanej lub
skonfigurowanej specjalnie na potrzeby okrelonego
urzdzenia
-rodowisko wytwarzania systemu wbudowanego jest inne ni
rodowisko docelowe
-Systemy wbudowane s rwnie:- systemami czasu
rzeczywistego (niekiedy rozproszonymi)
-Zalenie od zoonoci wykonywanych zada moe zawiera
oprogramowanie dedykowane wycznie temu urzdzeniu
(firmware) lub moe by systemem operacyjnym wraz ze
specjalizowanym oprogramowaniem
-Im mniejsze skomplikowanie tym lepiej reaguje na zdarzenia
krytyczne i jest bardziej niezawodny
Platformy sprztowe
-Podstawowe czynniki wpywajce na wybr platformy
.Poziom skomplikowania realizowanych funkcji
.Obszar zastosowania
-System zaawansowany powinna cechowa: dua
niezawodno i odporono na bdy
-Prosty system cechuje niska cena, dugi czas bezawaryjnej
pracy
-Dla urzdze produkowanych masowo projekt dedykowanego
sprztu na potrzeby konkretnego zastosowania
-Przykady: Compact PCI, Komputery Platerowe, Komputery
ciasteczkowe(Biscuit PC)
Oprogramowanie dla systemw wbudowanych
-Realizowane jest w oparciu o specjalne systemy operacyjne
-Musi charakteryzowa si wysok jakoci i stabilnoci
-Nie moe by projektowane w oderwaniu od stosowanych
rozwiza sprztowych
-W wikszoci przypadkw podstaw do tworzenia aplikacji
wbudowanych s systemy operacyjne czasu rzeczywistego
-Wiele systemw operacyjnych czasu rzeczywistego nie
posiada mechanizmw pozwalajcych na ochron zasobw i
separacj zada
-W wielu przypadkach aplikacja jest prosta i skada si z kilku
procesw
-Takie systemy mog by wtedy mniejsze, lepiej przetestowane
i bardziej wydajne (projektowane od podstaw przez wsk
grup osb) od systemw oglnego przeznaczenia
-Z systemem dostarczany jest zestaw narzdzi
uruchomieniowych do tworzenia i testowania aplikacji
-W wielu systemach wbudowanych stosowane s systemy
oglnego przeznaczenia
-Wybr systemu operacyjnego zaley od poziomu
skomplikowania, przeznaczenia systemu i jego ceny
Systemy operacyjne
-Systemy Sterowania Czasem (MARS)
.dziaaj w rytm przerwania pochdzego od ukadu zegarowego
.niepodatne na przecienia spowodowane nadmiarem
zdarze
.podstawa dla aplikacji twardgo real time
.Wariancja czasu odpowiedzi systemu na zdarzenie jest niska
(wymagane przy twardych)
.stosowanie w przemyle motoryzacyjnym i kolejowym
-systemy sterowania Zdarzeniami (QNX)
.odbiera informacje o zdarzeniu w sposb asynchroniczny przy
pomocy przerwa

.podatny na przecienia w przypadku duej iloci aplikacji

.Tworzy si je w sposb zbliony do aplikacji dla systemw
oglnego przeznaczenia
-Systemy Skrone (VXWorks) su do uruchamiania i
wykonywania, brak narzdzi do interakcji
-Systemy Samodzielne(QNX) platofrma dla tworzenia aplikacji
realtime, maj wyposaenie w odpowiednie aplikacje i
narzdzia
-Systemy z jdrem w postaci biblioteki ekstrakodw
konsolidowanej z aplikacj realtime (VXWorks, eCOS)
-System z jdrem samodzielnym zarzdzaniem zasobami
oddzielony od aplikacji (QNX, OS/9)
Testowanie systemw wbudowanych
-Testy czarnej skrzynki - pomys zadania, skryptu bierze si
gwnie z wiedzy o dziaaniu systemu a nie o jego wewntrznej
konstrukcji, np.. testy akceptacyjne wykonywane przez
uytkownikw systemu (pracownicy banku)
-Testy biaej skrzynki odwrotnoc czarnej skrzynki tu mamy
wiedz o strukturze , testy s przeprowadzane przez
specjalistw (programici i konstruktorzy)
-Testy zawsze si przeprowadza o obu tych typach, testw
biaych jest najczciej wicej ni czarnych
-Testowanie odbywa si dziki testerom (JTAG,ICE, oscyloskop,
analizator logiczny program ledzcy na poziomie kodu
rdowego lub RTOSu)
-Kontrola jakoci kadego egzemplarza, (rozwizane w sposb
probabilistyczny)
-Symulatory instrukcji wykonanie instrukcji zajmuje
symulatorowi tyle samo czasu
-Symulatory Architektury uwzgldnia rzne czasy wykonania
instrukcji (np. czas dostpu do pamici)
Magistrala CAN
Charakterystyka magistrali CAN
-Szeregowy asynchroniczny system komunikacji czcy
czujniki i elementy wykonwacze, suy do przesyania danych
cyfrowych
-Przenoszenie bezbednie danych z maa/du szybkoci
5kb/s-1Mb/s
-atwo utrzymania
-Niskie koszty produkcji
-prosta konstrukcja magistrali dla atwej integracji w pojedzie
-Zastosowania: przemys samochodowy, przetwrczy,
Budownictwo, sterowanie windami,
-Podstawa 7 warstwowy model ISO/OSI 1,2,7 s szczegowo
opisane 3-6 s puste
Charakterystyka warstwy fizycznej
-2 standardy o maej szybkoci i duej
-Topologia Magistrali
-wszystkie elementy poczone z pojedyncz skrtk pary
przewodowej ekranow lub nie
-Do przesyania danych stosuje si rznicowe sygnay
napiciowe(Skwantowane) ( zabezpieczenie przed bdami)
-cakowita dugo linii doprowadzajcej <30m
-gdy urzdzenie nie jest bezposrednio podpiete do CAN to
dugoc linii <2m (gdy 250kb/s) <30cm(gdy szybsze)
Wymiana informacji midzy stacjami w sieci
-2 sposoby:
.Przez odwoanie si do okrelonej stacji
..Nadawca podaje adres odbiornika
..pakiet zawiera nadawce i odbiorce pozostali ignoruj pakiet,
..odbiornik potwierdza odbr, gdy brak to powtarzamy
wiadomo
.Przez podanie okrelonej wiadomoci
..dodanie do wiadomosci unikalnego identyfikatora
..adresy nadajnika i odbiornika nie s doczone
..Kady moe to odebra
-Przepyw wiadomoci dziki kontrolowanej rywalizacji oraz
odpowiednim priorytetom
Unikanie konfliktw
-W celu uniknicia konfliktw, stosuje si procedur dostpu do
magistrali, wan role odgrywaj bity dominujce i recesywne
w polu arbitraowym
-Kada warstwa syszy swoje wasne przesane dane
-wysya bit i go odbiera i porwnuje z wasnym
-jeli wszystko si zgadza to transmisja jest dozwolona
-Stacja o niszym numerze identyfikatora ma wyszy priorytet
0(najwyszy) 2032(najniszy)
Wykrywanie i korekta bdw transmisji
-Wbudowane zabezpieczenia gwarantuj e przez 1000 lat
transmisji 1 bd nie bdzie wykryty (ostro)
-Detekcja:
.po arbitrau jest tylko jedna stacja wysyajca wiadomosci
.kada stacja odbiera zwrotnie wasny bit, gdy inny od
wasnego to mamy bd
.gdy wykryto bd przeczenie stacji w tryb korekcji
-Wykrywanie bdnych bitw dodatkowych:
.jeli transmitujemy 5 bitw jednakowych to kada taka grupa
jest poprzedzona o bit komplementarny
.ten bit nie zawiera adnej informacji, (bit dodatkowy)
.po zakoncznieniu s usuwane wic gdy odbiornik wykryje 5
bitw takich samych, oznacza to bd podczas transmisji i
uruchumamiana jest procedura poprawiania bdw
-Detekcja Bedu CRC :
.oszacowanie sumy kontrolnej CRC
.gdy suma odebrana i kontrolna si rzni to uruchamiamy
procedur korekcji
-Korekcja :
.ramki gdzie jest bad s od razu odrzucane
.jeli stacja systemu wykryje bd nadaje ramk 6 bitw
dominujcych, co narusza zasad wicej ni 5 takich samych
bitw, stacje od razu to wykrywaj
.stacja ktra wykrya bd celowo uszkadza ca ramk by inni
odebrali ju bdn, oznacza to e o bdzie lokalnym dowiedz
si wszyscy nawet ssiedzi,
.pierwotna stacja po stwierdzeniu bdu poprawia wiadomosc i
wysya jeszcze raz
.CAN wykrywa stacje uszkodzone lub wysyanie z
nieodpowiedni szybkoci itp.
Mikrokontrolery w sieci CAN
-Wpisuj bajtw danych, ktre s wysyane do ukadu
scalonego protokou CAN
-wypenienie pola identyfikatora i DLC
-odpowiednie ustawienie bitu RTR
-Mikrokontroler dostaje info o poprawnym wysaniu lub nie
-ukad CAN do mikrokontrolera przekazuje tylko dane
-4 Klasy Magistrali:
.A 10kb/s , czy urzdzenia jak wiata kierunkowskazy,
siowniki siedze ,centralny zamek
.B 40kb/s, do sterownikw klimatyzacji
.C 250-1000kb/s, do pracy w czasie rzeczywistym, sterownaie
silnikiem, skrzyni biegw, ABS,ESP,ACC
.D 1.0-10Mb/s do multimedw
Technologia ATM
Charakterystyka ATM
-ATM Asynchronous Transfer Mode to szerokopasmowa
technologia komunikacyjna, dziki ktrej moliwe jest
przesyanie danych(Kadego typu), Stosowanie LAN, MAN,
WAN , Dane przesyane s w pakiecie(48 bajtw informacji + 5
bajtw nagwka)
-Najbardziej rozpowszechniona technologia szkieletowa
obecnie

-Jest Kompromisem Pomidzy STM(Synchronous Transfer Mode)

i PTM(Packet Transfer Mode) ma ich zalety wyeliminowao wady
(taki byt doskonay)
-Dua Szybko transmisji(25, 100, 155, 622, 2500 Mb/s) i
fragmentacja ogranicza podsuch informacji
-Wymaga fazy nawizania poczenia
-4 warstwy
.Warstwa Fizyczna
..podwarstwa zbienoci transmisji
..podwarstwa medium fizycznego
.Warstwa zarzdzajca poczeniami logicznymi
.Warstwa Adaptacyjna
.Warstwa LANE (LAN Emulator) aczy sieci ATM z LAN
Topologia sieci ATM
-Sie w postaci gwiazdy lub hierarchicznej gwiazdy
-Dwa typy interfejsw
.UNI (User/Network Interface) styk uytkownik- sie publiczna
.NNI Network/Network Interface) - styk sie publiczna sie
publiczna
Wirtualizacja pocze
-2 typy poacze wirtualnych
.Kana Wirtualny VC (virtual Channel) jednokierunkowe
poczenie logiczne midzy dwoma stacjami kocowymi,
ustawiane i przeaczane dynamicznie przez wzy
poredniczce (przeczniki ATM)
.cieki virtualne (Virtual Path VP) wizka kanaw wirtualnych
czcych 2 uytkownikw lub grup abonentw koncowych
zainstalowanych w tych samych wzach
-Zalety:
.prowadzenie pocze w sieci t sam tras, razem
zgrupowanych i obsugiwanych wplnie
.dodanie/odjcie kanau wirtualnego nie wymaga powtarzania
procedury ustalania przebiegu trasy
.zmiana trasy caej cieki automatycznie zmienia przebieg
zwizanych z ni kanaw
-Odpowiednie identyfikatory VPI VCI w obrbie kadej cieki,
znajdujce si w nagwku kadego pakietu
-Umoliwia to dowolne konfigurowanie struktury niezalenie od
topologii sieci i relacji (user-net, user-user, net net)
Kategorie usug
-Stae Poczenia Wirtualne przydzielana w trakcje
subskrypcji, przed komunikacj i dostpna przez duszy czas
(jakby prywatna linia dzierawiona), gdy awaria tworzymy
drog zastpcz omijajca uszkodzony fragment
-Dynamiczne przeczanie wirtualne zestawiane na adanie
abonenta, punkt-punkt, Likwidacja po zakoczeniu przekazu
-Usuga Bezpoczeniowa nie wymaga organizacji trasy
poaczenia przed realizacj transmisji
-CBR Constant Bit Rate dla gosu, wideo itp.
-VBR Variable Bit Rate dla zmiennej przepywnoci
-ABR Available Bit Rate gwarantuje jakie minimalne pasmo
przekazu
-UBR Unspecified Bit Rate bez gwarancji na jako
-Klasa A poaczeniowy ze sta szybkoci transmisji CBR
(wideokonferencje etc)
-Klasa B dla gosu, obrazu, wideo ze zmienn szybkoci
transmisji VBR (skompresowane wideo)
-Klasa C ze zmienn szybkoci transmisji bez synchronizacji
-Klasa D Bezpoaczeniowe (LAN MAN)
Bezprzewodowa sie ATM
-Rozszerzona sie bezprzewodowa, oparta na sieci komrkowej
-komrka sieci zawiera stacj bazow, obsugujc stacje
ruchome (AP )
-Pena integracja ATM i ATM gdy niskie warstwy zapewni taki
sam zestaw usug niezalenie od cza
-Zastosowania:
.Sieci Telefonii Komrkowej
.WLAN
.WMAN
.WHAN (Wireless Home Area Network)
Techniki zwikszajce wydajno mikroprocesorw, systemy
wieloprocesorowe Przerwania, DMA, pami CACHE, linia
potokowa
-Przerwania sygna powodujcy zmian przepywu sterowania
niezalenie od programu
-przerwania sprztowe zewntrzne sygna z zewntrz ukadu,
wewntrzne sytuacje wyjtkowe jak dzielenie przez zero
-przerwania programowe z kodu programu wywoywana jest
procedura obsugi przerwania
-Pamic DMA inne ukady (karty dzwikowe) mog mie
dostp do pamici RAM do tego suy kontroler DMA ktry na
czas transferu danych zwalnia magistral systemow, DMA
odcia procesor gwny od samego przesyania danych i sam
procesor robi co innego
-Pami CACHE mechanizm w ktrym ostatnio pobierane
dane dostpne ze rda o niskiej przepustowoci s odstpne
w pamici o lepszych parametrach, pszyspiesza czas

dostpu(krtki czas dostepu do danych), przechowuje dane

ktre bd w niedugim czasie przetwarzane
-Linia Potokowa operacja obliczeniowa jest rozkadana na
prostsze operacje elemnetarne wykonywane kolejno w blokach,
po zakonczeniu1 bloku dane s przekazywane do 2 bloku, w
tym czasie na wejscie 1 bloku mog wejsc kolejne dane,
wykonywanie n instrukcji jednoczesnie
Diagram stanw procesu

Algorytmy szeregowania procesw (zada)

-Algorytm (krtkoterminowego) szeregowania procesw
prosty FIFO
.procesy wykonywane w kolejnoci przyjscia, brak
wywaszczania,
.Zalety: sprawiedliwy, niski narzut systemowy
.wady: dugi redni czas oczekiwania, dua wariancja
oczekiwania, nie do zaakceptowania w systemach z podziaem
czasu
-Algorytm najkrtsze zadanie najpierw
.przydzielanie procesora temu ktry ma najkrtsz faz
zapotrzebowania, moe by z/bez wywaszczaniem
.Zalety: optymalny
.Wady: wymaga okrelenia dugoci przyszej fazy CPU
-Algorytm szeregowania priorytetowego
.Proces ma priorytet, CPU dostaje ten kto ma najwiekszy
priorytet, z/bez wywaszczania,
.Problem zagodzenia rozwizano przez wzrost priorytetu z
upywem czasu
-Algorytm szeregowanie Karuzelowe Proces ma kwant czasu,
po czym idzie na koniec kolejki,
-Algorytm kolejki wielopoziomowej kolejki procesw gotowych
s podzielone na odrbne kolejki
.procesy pierwszoplanowe (interakcyjne) strategia
karuzelowa
.procesy drugoplanowe(wsadowe) kolejka prosta
.kada kolejka dostaje ustalon cz czasu CPU
-Algorytm kolejki wielopoziomowej ze sprzeniem zwrotynym
Procesy mog si przemieszcza pomidzy kolejkami
.Zalety: bardziej elastyczny ni zwyke wielopoziome,
implementacja starzenia si procesw
.Wady: duo parametrw dostrajajcych, wysoki koszt
implementacji
-Algorytm szeregownaia w systemach wieloprocesorowych
.System Heterogeniczny kady procesor ma wasn kolejke i
algorytm szeregowania
.System Homogeniczny wsplna kolejka kady procesor
wybiera sobie proces do wykoania, jeden procesor przydziela
procesy do prockw
-Algorytm szeregowania w systemach realtime
.ze sztywnymi wymaganiami krytyczne zadania musz si
zakonczy w zadanym czasie
.z agodnymi wymaganiami zadania krytyczne s
obsugiwane z wyszym priorytetem ni pozostae
Podzia systemw wieloprocesorowych
-Systemy ze wspln pamici
-Systemy ze wspln magistral
-Systemy z przecznic krzyow zwielokrotnienie liczby
wsplnych magistral
-Systemy z pamici wieloportow przecznica krzyowa
przeniesiono do wntrza moduw pamici, bardzo drogie w
superkomputerach gdzie duy koszt rwnowaony jest przez
moc obliczeniow
-Systemy z wielostopniow sieci pocze oparte na
przecznicy, zmniejszono liczn punktw poacze przy
wzrocie liczby czonych urzdze, w urzdzeniach
wielomikroprocesorowych
Przetwarzanie zada w systemach wieloprocesorowych
-Przetwarzanie Symetryczne SMP
.Najprostsza i najbardziej rozpowszechniona architektura SMP
(Symmetric Multiprocessing)
.Zasoby pamici i wejcia/wyjcia s wspdzielone przez
wszystkie procesory systemu
.Komunikacja za pomoc porednictwem wsplnej magistrali,
lub w bardziej rozbudowanych systemach za pomoc
przecznika
.Zalet SMP jest stosunkowo prosty model programowy
.Wady: wskie gardo gdy wzrost liczby procesorw, spjno w
pamici podrcznej procesora
-Przetwarzanie Rwnolege MMP
.Architektura MPP (Massively Parallel Computing)
wykorzystywana jest w superkomputerach

.Skada si z poczonych przecznikami duej liczby

jednostek przetwarzajcych dysponujcych wasn pamici
.Doskonale sprawdza si w zastosowaniach wymagajcych
ogromnej mocy obliczeniowej, szczeglnie w obliczeniach o
charakterze macierzowym
Efektywno MPP wymaga partycjonowania danych
Charakterystyka klastra
-Klaster jest to grupa komputerw poczona prywatn sieci, z
zewntrz widziana jako jedno urzdzenie (moe mie wicej ni
jeden adres sieciowy)
-Komputery tworzce klaster nazywane s wzami i mog
znajdowa si w rnych miejscach na wiecie
-Do wzw podczona jest zwykle jedna lub wicej macierz
dyskowa
-Na kadym wle powinny istnie mechanizmy pozwalajce
na stwierdzenie awarii innego wza i przejcie jego procesw,
przyczanie i odczanie od klastra oraz migracj procesw
Charakterystyka farmy komputerw
-Farma komputerowa jest poczeniem wielu pracujcych
jednoczenie serwerw i stacji roboczych
-Z zewntrz jest widziana jako jeden sieciowy organizm
-Zadania, dziki zastosowaniu oprogramowania do dzielenia,
przekazywane s do poszczeglnych elementw farmy
-Kademu zadaniu przypisany jest odpowiedni priorytet
Architektura ARM i MIPS
Charakterystyka ARM
Architektura ARM (Advanced RISC Machine, jest 32-bitow
architektur (modelem programowym) procesorw typu RISC,
Maj energooszczdn Architektur, Uycie: Dyski twarde,
routery, kalkulatory, telefony i inne duperele
Specyficzne cechy procesorw ARM:
-Moliwo przesuwania bitowego argumentw kadej
instrukcji arytmetyczno-logicznej
-Tryby adresowania z automatyczn
inkrementacj/dekrementacj
-Blokowe instrukcje zapisu/odczytu
-Moliwo warunkowego wykonywania kadej instrukcji
-Mog Adresowac 4 GB pamici
MMU Memory Managament Unit Urzdzenie sprzetowe
dokonujce odwzorowania adresw fizycznych na wirtualne.
Instrukcje
-32 bity dugoci
-Rozkazy arytmetyczno-logicznej
-rozkazy operujace na pamieci
-skoki
-rozkazy dla koprocesora jednostka do monitorowania
wydajnoci, przetwarzania sygnaw DSP, zarzdza ukadem
zarzdzania pamici MMU
Rejestry:
-31 32 bitowych rejestrw oglnych
-adres rejestru definiuje rejestr logiczny nie fizyczny
Tryby pracy procesora ARM
-User przeznaczony od wykonywnia programw uytkownika,
brak dostpu blokowania przerwa
-FIQ tryb obsugujcy przerwania i wyjtki o wysokich
priorytetach
-IRQ obsuga przerwa o niskim priorytecie
-Supervisor tryb superuytkownika z dostpem do wszelkich
zasobw procesora
-Abort obsuga wyjtkw zwizanych z pamicia
-Undef obsuga nieznanych/bdnych rozkazw
-System superuytkownik, dostp do rejestrw jak w trybie
User lecz moliwy dostp do rznych obszarw pamici.
Obsuga przerwa i wyjtkw suy do obsugi sytuacji
awaryjnych wynikajcych z bdw wykonania
programu:
-Przerwania sprztowe zgaszane s przy pomocy dwch linii
procesora
-przerwania IRQ/FIQ zgaszane na linii IRQ/FIQ
-przerwania sprztowe su do asynchronicznego
raportowania o zmianie stanu urzze IO
-wystpuj te przerwania programowe
-Przy FIQ mamy osobny tryb pracy procesora, do obsugi
urzdzenia nie majcego bufora
Charakterystyka MIPS
-MIPS (Microprocessor without Interlocked Piped Stages),
architektura RISC, wersja 32/64-bitowa.
-Uycie: Routery Cisco, Playstation, Sony PSP
-Instrukcje 32 Bitowe
-32 Rejestry staopozycyjne i tyle samo zmiennopozycyjnych
-brak sprztowej realizacji stosu
-przestre adresowa 32 bity podzielona na 5 segmentw
Tryby pracy procesora MIPS
-3 tryby pracy z priorytetem
.jdra (najwyszy)
.superuytkownika
.uytkownika (najniszy)
-Segmenty maj przypisane tryby pracy