Pokazna veba 5 Automati sa konanim brojem stanja 2015/16

POKAZNA VEBA 5
Automati sa konanim brojem stanja

Potrebno predznanje
Uraena pokazna veba 4
Teorija automata sa konanim brojem stanja

ta e biti naueno tokom izrade vebe?

Nakon uraene vebe, biete u mogunosti da:

Projektujete digitalni sistem koji je zasnovan na automatu sa konanim brojem stanja definisanim
funkcijom prelaza i funkcijom izlaza
Opiete digitalni sistem zasnovan na automatu sa konanim brojem stanja u VHDL jeziku
Opiete VHDL test bench za automat
Kombinujete automate sa ostalim kombinacionim i sekvencijalnim komponentama u digitalnom sistemu.

Apstrakt i motivacija
Veoma esto digitalni sistem treba da izvrava sekvencu pre-definisanih zadataka. Da li je u pitanju migavac
kod automobila, digitalni svetlei signali kao to je semafor ili sistem koji komunicira sa nekim drugim sistemom,
sve ove operacije sadre niz pre-definisanih koraka koji se trebaju izvriti. Ovakvi sistemi imaju konaan broj
stanja kroz koji treba da prolaze tokom svog ivotnog veka i u svakom stanju vre neku operaciju. U teoriji
digitalnih sistema, a i ire, ovim sistema je dato ime: automati sa konanim brojem stanja (eng. finite state
machine FSM). FSM se nalazi u svakom neto sloenijem digitalnim sistemu. U ovoj vebi nauiete da
projektujete i implementirate sistem zasnovan na FSM-u, kao i da ga opiete u VHDL jeziku i simulirate.

1
Pokazna veba 5 Automati sa konanim brojem stanja 2015/16

TEORIJSKE OSNOVE

1. Projektovanje automata sa konanim brojem stanja

U digitalnim sistema, sekvencijalne komponente su idealne za realizaciju automata sa konanim brojem
stanja. Vrednosti flip-flopova (registara) mogu predstavljati stanja automata, dok kombinaciona logika moe da
rauna naredno stanje i izlaz automata. Ovo nas dovodi do jednog naina realizacije automata u digitalnom
sistemu, koristei sledee komponente:

Registar memorie trenutno stanje automata,

Kombinaciona mrea koja rauna naredno stanje automata na osnovu trenutnog stanja i ulaza,
Kombinaciona mrea koja rauna izlaz automata na osnovu trenutnog stanja i ulaza.

FSM

Logika za SET
Logika za izlaz Izlaz
Ulaz D Q
sledee stanje
REG
CLR Q
CLK
RST

Slika 1-1. Automat

U zavisnosti od ega zavisi izlaz automata, razlikujemo:

Mealy-eve automate, kod kojih izlaz zavisi od ulaza i trenutnog stanja automata,
Moore-ove automate, kod kojih izlaz zavisi samo od trenutnog stanja automata.

U teoriji, automati se definiu pomou sledeih est veliina:

Skup vrednosti ulaza, predstavljen svim vrednostima koje mogu imati ulazi automata,
Skup vrednosti izlaza, predstavljen svim vrednostima koje mogu imati izlazi automata,
Skup vrednosti stanja, predstavljen svim vrednostima koje moe imati registar,
Poetno stanje, predstavljeno vrednou registra u resetu,
Funkcija prelaza, koja definie kako se rauna naredno stanje na osnovu trenutnog stanja i ulaza,
Funkcija izlaza, koja definie kako se rauna izlaz na osnovu trenutnog stanja i, eventualno, ulaza.

Funkcija prelaza automata se najee definie pomou grafa prelaza stanja. Primer e biti tad u narednom
delu vebe.

U VHDL jeziku, automati se mogu opisati iz dva dela:

2
Pokazna veba 5 Automati sa konanim brojem stanja 2015/16

Sekvencijalni proces koji opisuje registar i prateu logiku raunanja narednog stanja,
Kombinaciona dodela ili proces koji opisuje raunanje izlaza automata.

Listing 1-1 na narednoj strani daje opti oblik opisa automata u VHDL jeziku. Za opis logike za raunanje
narednog stanja najpogodnije je koristiti CASE strukturu.

Listing 1-1. Automat u VHDL-u

process (iCLK, inRST) begin

if (inRST = '0') then
sSTATE <= <initialState>;
elsif (iCLK'event and iCLK = '1') then
<logika_za_racunanje_narednog_stanja>
end if;
end process;

<uslovna_dodela_ili_proces_za_racunanje_izlaza>

Registar za memorisanje trenutnog stanja automata moe da se realizuje kao interni signal tipa
STD_LOGIC_VECTOR. No, tada stanja u kodu postaju neitljiva, poto imaju samo brojne vrednosti. Kao u
programskim jezicima, VHDL za ovu svrhu omoguava da se definie tip enumeracije. Vrednosti koje enumeracija
dobije odreuje alat za simulaciju/sintezu i nisu bitne za opis sistema. Listing 1-2 prikazuje kako se u VHDL-u
opisuje tip enumeracije i definie signal koji je tog tipa.

Listing 1-2. Deklaracija enumeracije u VHDL-u

architecture Behavioral of MySystem is

type <typeName> is (<enumerationNames>);

signal <signalName> : <typeName>;

begin
...

Tip enumeracije ne treba koristiti za definisanje ulaza i izlaza automata jer je enumeracija lokalno definisani
tip, a ulazi i izlazi treba uvek da budu standardnog tipa kako bi sistemi koji komuniciraju sa naim sistemom preko
tih ulaza i izlaza bili tipski kompatibilni.

Provera sistema sa automatima se moe opisati VHDL testbenchom po slinom principu kao i za opte
sekvencijalne mree. U poetku treba resetovati sistem, a nakon toga menjati vrednosti ulaza prema eljenom
redosledu provere automata. Idealno, provera bi trebala da obuhvati sve mogue prelaze stanja automata.

3
Pokazna veba 5 Automati sa konanim brojem stanja 2015/16

ZADACI

2. LED Show
Vreme je da implementiramo na automat! Projektovaemo sistem koji kontrolie LED diode na E2LP
platformi zasnovan na automatu sa konanim brojem stanja.

Stanja automata su: IDLE, ROTATE_LEFT, ROTATE_RIGHT, BLINK.

Poetno stanje je IDLE.

Ulazi automata su: inSTOP, inRL, inRR, inBLINK.

Izlaz automata je: oLED.

Funkcija prelaza je data grafom na slici 2-1.

RST

STOP STOP

ROTATE ROTATE
IDLE
LEFT RIGHT

RR
RL

STOP BLINK

BLINK

Slika 2-1. Graf prelaza stanja automata za LED show

Funkcija izlaza je definisana na sledei nain:

U stanju IDLE, upaljena je samo dioda LED0.

U stanju ROTATE_LEFT, jedna upaljena dioda rotira ulevo,
U stanju ROTATE_RIGHT, jedna upaljena dioda rotira udesno,
U stanju BLINK, diode se naizmenino pale/gase.

Blok dijagram sistema je dat na slici 2-2. Rotiranje i naizmenino paljenje i gaenje dioda treba da se deavaju
svaki sekund.

4
Pokazna veba 5 Automati sa konanim brojem stanja 2015/16

FSM

inSTOP
inRL
SET SET SET
inRR Next state logic D Q D Q LED logic D Q oLED [7:0]
inBLINK REG REG
CNT
CLR Q CLR Q CLR Q
iCLK
inRST

Slika 2-2. LED show sistem

3. Dodatak
Dopuniemo logiku na izlazu prema LED diodama guenjem signala, tako da:

Prvih 200 ms, diode koje treba da budu upaljene, to budu sa etvrtinom intenziteta,
Od 200 ms do 400 ms, diode budu upaljene polovinom intenziteta,
Od 400 ms do 600 ms, diode budu upaljene celim intenzitetom,
Od 600 ms do 800 ms, diode budu upaljene polovinom intenziteta,
Od 800 ms 1000 ms, diode budu upaljene etvrtinom intenziteta.

Intenzitet se definie tako to se dioda periodino pali/gasi sa faktorom ispune jednakom potrebnom
procentu intenziteta osvetljenja.

ZAKLJUAK

Upravo ste projektovali va prvi digitalni sistem zasnovan na automatu sa konanim brojem stanja. Pored toga
to ste nauili da u VHDL jeziku opiete i implementirate automat koji je unapred definisan, nauili ste kako da
koristite automat kao komponentu unutar sloenijeg digitalnog sistema. Automati su esto koriteni u digitalnim
sistemima zato to su korisni za izvrenje sekvence operacija u sistemu. U ostatku ovog predmeta, automate
emo koristiti da za nas rade razne poslove u naim sistemima simuliraju migavac na automobilu, priaju sa
LCD ekranon na platformi i ak kontroliu sloeni sistem za raunanje, procesor.