Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

POKAZNA VEBA2
Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u

1. Struktura VHDL opisa digitalnog sistema

Projektovanje digitalnih sistema pomou logike eme postaje mukotrpni posao kada su u pitanju sloeni
digitalni sistemi. Kako bi se olakalo i time ubrzalo projektovanje veoma sloenih digitalnih sistema, osmiljeni su
jezici za opis digitalnih sistema (HDL Hardware Description Language). Ovi jezici lie na programske jezike, kako
bi njihovo usvajanje bilo lake, no njihova namena je drugaija oni slue da bi se lake, bre i krae opisala
arhitektura digitalnog sistema. Opis digitalnog sistema u nekom od HDL jezika je ekvivalentan logikoj emi i
predstavlja samo drugi nain predstave istog digitalnog sistema.

VHDL je HDL namenjen za opis digitalnih sistema visoke integracije (VHDL Very high scale integration circuit
Hardware Description Language). Kako bi pokazali kako se digitalni sistem opisuje u VHDL jeziku, posmatrajmo
primer sa Slike 1-1 koji predstavlja digitalni sistem sastavljen od 2 logika kola.

A
S
Y
B

prolazi interni signal prolazi

Slika 1-1. Primer jednostavnog digitalnog sistema

Digitalni sistem sa Slike 1-1 ima dva ulaza i jedan izlaz. Ulazi i izlazi se nazivaju prolazi (ports). Unutar
digitalnog sistema mogu da postoje i interni signali. Interni signali nisu vidljivi izvan digitalnog sistema, tako da
digitalni sistem komunicira sa svojom okolinom iskljuivo preko prolaza (ulaza/izlaza).

Listing 1-1 na sledeoj strani prikazuje osnovnu strukturu VHDL opisa digitalnih sistema. Osnovni delovi VHDL
opisa digitalnih sistema su:

use nabrajanje biblioteka koje se koriste (Xilinx ISE to za nae potrebe popuni automatski),
entity deklaracija entiteta (naziv i spisak ulaza i izlaza entiteta digitalnog sistema),
architecture definicija arhitekture digitalnog sistema (opis).

Prolazi se definiu unutar deklaracije entiteta, a interni signali se definiu unutar arhitekture. Svi prolazi i
interni signali koji predstavljaju jedan bit signala se u VHDL jeziku definiu kao tip STD_LOGIC. Prolazi i interni
signali koji imaju vie bita se definiu kao tip STD_LOGIC_VECTOR.

Prilikom opisa digitalnih sistema na nivou logikih kapija, unutar tela arhitekture treba navesti, redom, sve
logike kapije koje se nalaze unutar digitalnog sistema, koristei logike operatore: not, and, or, xor, nand, nor,
xnor. Operator dodele vrednosti signalu na izlazu iz logike kapije je operator <=.

Listing 1-2 prikazuje VHDL opis digitalnog sistema sa Slike 1-1.

1
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Listing 1-1. Struktura VHDL opisa digitalnog sistema

library ieee;
use<libraryName>;
...

entity<entityName>is
port ( <portName1>:<portDirection1><portType1>;
<portName2>:<portDirection2><portType2>;
...
<portNameN>:<portDirectionN><portTypeN>);
end<entityName>;

architecture<architectureName>of<entityName>is
signal<signalName>:<signalType>;
...
begin
<architectureBody>
end<architectureName>;

Listing 1-2. VHDL opis digitalnog sistema sa Slike 1-1

library ieee;
use IEEE.STD_LOGIC_1164.ALL;

entity MyFirstDigitalSystem is
port ( A : in STD_LOGIC;
B : in STD_LOGIC;
Y : out STD_LOGIC );
end MyFirstDigitalSystem;

architecture Behavioral of MyFirstDigitalSystem is

signal S : STD_LOGIC;
begin
S <= A and B;
Y <= not(S);
end Behavioral;

2. Fizika arhitektura ploe TLL5000

TLL5000 je razvojna ploa zasnovana na programabilnoj selvencijalnoj mrei iz familije Spartan3 proizvoaa
Xilinx. U kombinaciji sa Xilinx ISE programskim okruenjem predstavlja kompletno reenje za projektovanje
digitalnih i raunarskih sistema sa FPGA komponentama (Slika 2-1 na sledeoj strani).

2
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Slika 2-1. Demonstraciona ploa TLL5000 Rev 1.1

Razvojni sistem TLL5000 je napredna platforma koja na sebi sadri Spartan3 FPGA integrisano kole koje je
okrueno skupom periferijskih komponenti koje mogu biti iskoriene za generisanje sloenih sitema. Slika 2-2na
sledeoj strani prikazuje blok dijagram razvojne ploe TLL5000 sa oznaenim svim raspoloivim perifernim
jedinicama.

3
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Internal Power
AC97 Audio CODEC & Stereo Amp
12V 10% Supplies
1.2V, 1.8V, XSGA Video Output
2.5V, 3.3V, 5V
Video Decoder

Video Encoder
ARM
Housekeeping SD/MMC Card slot
processor
User LEDs (8)

User Switches (8)

Spartan3
User Push-button Switches (5)
FPGA
100 MHz Clock 10/100 Ethernet PHY
Oscillator Divider
RS-232 & PS/2 Ports (2)

16MB SDRAM
24 MHz
Oscillator 16MB FLASH

16x2 LCD Display

Platform Flash Configurations (4) Mezzanine board connectors (2)

Test points

Slika 2-2. Blok dijagream ploe TLL5000

2.1. Spartan3 FPGA

Programabilna sekvencijalna mrea Xilinx Spartan3 XC3S1500 se nalazi u 676-pinskom pakovanju. Tabela 2-1
prikazuje njene osobine.
Tabela 2-1. Osobine XC3S1500 FPGA

Osobina Vrednost
Broj logikih elija 29952
Veliina programabilne matrice 6452
Distribuirani RAM 208 Kbit
Blok RAM 576 Kbit
Broj mnoaa 32
Broj DCM blokova 4

2.2. Napajanje ploe

Razvojna ploa TLL5000 se napaja sa ureajem koji na svom izlazu daje 12V / 1A. Na samoj ploi se generiu
jo i napajanja 5V, 3.3V, 2.5V, 1.8V i 1.2V za FPGA i ostale periferijske komponente.

2.3. Programiranje FPGA

FPGA se moe programirati direktno korienjem JTAG sprenog sistema ili indirektno korienjem Flash
komponente na ploi ili standardnog USB kabla i namenske programske podrke za TLL5000. Flash komponenta
koja se nalazi na ploi daje mogunost korienja do etiri razliite revizije koda za programiranje FPGA.
Personalni raunar se povezuje putem odgovarajueg kabla (npr. Xilinx Parallel Cable IV ili Xilinx Platform Cable
USB) za programiranje putem JTAG sprenog sistema u oba sluaja: i za direktno programiranje FPGA i za
programiranje flash memorije odakle e se kasnije programirati FPGA.

4
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

2.4. Takt i reset prikljuak

Na TLL5000 razvojnoj ploi postoji osnovni takt od 24MHz i reset signal aktivan na niskom naponskom nivou.
Raspored pinova na FPGA gde su povezano ovi signali prikazuje Tabela 2-2.

Tabela 2-2. Raspored pinova XC3S1500 povezanih na takt i reset

FPGA pin Naziv signala

AE14 CLOCK
AB11 RESET

2.5. Sistemska Flash memorija

Na TLL5000 razvojnoj ploi postoji 128Mbit Spansion S29GL128N Flash integrisano kolo. Tabela 2-3
prikazuje raspored pinova na FPGA gde su povezani signali prema Flash memoriji.
Tabela 2-3. Raspored pinova XC3S1500 povezanih na Flash memoriju

FPGA pin Oznaka Oznaka signala FPGA pin Oznaka Oznaka signala
F6 FLASH_IO0 WE# H3 FLASH_IO23 A5
F5 FLASH_IO1 A21 H2 FLASH_IO24 DQ6
E4 FLASH_IO2 A0 H1 FLASH_IO25 DQ13
E3 FLASH_IO3 CE# J7 FLASH_IO26 A14
D2 FLASH_IO4 DQ2 K7 FLASH_IO27 A10
D1 FLASH_IO5 DQ9 J5 FLASH_IO28 A18
G7 FLASH_IO6 A22 J4 FLASH_IO29 A4
G6 FLASH_IO7 RESET# J3 FLASH_IO30 A3
E2 FLASH_IO8 DQ3 J2 FLASH_IO31 DQ14
E1 FLASH_IO9 DQ10 K6 FLASH_IO32 A11
F4 FLASH_IO10 OE# K5 FLASH_IO33 A17
F3 FLASH_IO11 DQ0 K4 FLASH_IO34 A2
G5 FLASH_IO12 WP# K3 FLASH_IO35 A1
G4 FLASH_IO13 DQ8 K2 FLASH_IO36 DQ15/A_1
F2 FLASH_IO14 DQ4 K1 FLASH_IO37 DQ7
F1 FLASH_IO15 DQ11 L8 FLASH_IO38 A19
H7 FLASH_IO16 A15 L7 FLASH_IO39 A9
H6 FLASH_IO17 A13 L6 FLASH_IO40 A6
G2 FLASH_IO18 DQ5 L5 FLASH_IO41 A7
G1 FLASH_IO19 DQ12 L2 FLASH_IO42 A16
H5 FLASH_IO20 RY/BY# L1 FLASH_IO43 BYTE#
J6 FLASH_IO21 A12 M8 FLASH_IO44 A20
H4 FLASH_IO22 DQ1 M7 FLASH_IO45 A8

2.6. SDRAM memorija

Na TLL5000 razvojnoj ploi postoji 128Mbitni SDRAM modul u organizaciji 1Meg 32 bita 4 banke sadrei
ukupno 134,217,727 bitskih lokacija. Za adresiranje lokacije potrebno je u skladu sa SDRAM karakteristikama
poslati adresu vrste i adresu kolone lokacije. Za adresiranje vrste koristi se 12 adresnih linija (A0-A11), dok se 8

5
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

adresnih linija (A0-A7) koristi za adresiranje kolona. SDRAM modul sadri 4 koje se adresiraju putem signala BA0 i
BA1. Svaka banka sadri 33,554,432 bita organizovanih u 4096 redova i 256 kolona sa 32 bitnim lokacijama.
Tabela 2-4 prikazuje raspored pinova na FPGA gde su povezani signali prema SDRAM memoriji.
Tabela 2-4. Raspored pinova XC3S1500 povezanih na SDRAM

FPGA pin Oznaka Oznaka signala FPGA pin Oznaka Oznaka signala
P26 RAM_IO0 DQ1 V25 RAM_IO28 CS#
P25 RAM_IO1 DQ0 V24 RAM_IO29 DQ29
P24 RAM_IO2 DQ13 V23 RAM_IO30 DQ28
P23 RAM_IO3 DQ12 V22 RAM_IO31 A0
P22 RAM_IO4 DQ14 U20 RAM_IO32 A6
P21 RAM_IO5 DQ15 V20 RAM_IO33 DQM3
P20 RAM_IO6 DQ2 W26 RAM_IO34 BA1
P19 RAM_IO7 CLK W25 RAM_IO35 A11
R26 RAM_IO8 DQ4 W24 RAM_IO36 DQ27
R25 RAM_IO9 DQ3 W23 RAM_IO37 DQ26
R24 RAM_IO10 DQ11 V21 RAM_IO38 A4
T23 RAM_IO11 DQ9 W22 RAM_IO39 DQM2
R22 RAM_IO12 DQ10 Y26 RAM_IO40 A1
R21 RAM_IO13 DQ5 Y25 RAM_IO41 A10
R20 RAM_IO14 A8 W21 RAM_IO42 A3
R19 RAM_IO15 CKE W20 RAM_IO43 DQ31
T26 RAM_IO16 DQ7 AA26 RAM_IO44 DQ16
T25 RAM_IO17 DQ6 AA25 RAM_IO45 A2
T22 RAM_IO18 RAS# Y23 RAM_IO46 DQ25
T21 RAM_IO19 DQM0 Y22 RAM_IO47 DQ18
T20 RAM_IO20 A7 AA24 RAM_IO48 DQ24
T19 RAM_IO21 A9 AA23 RAM_IO49 DQ23
U26 RAM_IO22 CAS# AB26 RAM_IO50 DQ19
U25 RAM_IO23 WE# AB25 RAM_IO51 DQ17
U24 RAM_IO24 DQ8 Y21 RAM_IO52 DQ21
U23 RAM_IO25 DQM1 Y20 RAM_IO53 DQ30
U22 RAM_IO26 BA0 AC26 RAM_IO54 DQ22
U21 RAM_IO27 A5 AC25 RAM_IO55 DQ20

2.7. Displej sa tenim kristalom (LCD)

TLL5000 razvojna ploa sadri LCD modul SYH 16216 SYH-LY koji koristi Hitachi HD44780 LCD kontroler u 4-
bitnom reimu rada. Tabela 2-5na sledeoj strani prikazuje raspored pinova na FPGA gde su povezani signali
prema displeju sa tenim kristalima.

6
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Tabela 2-5. Raspored pinova XC3S1500 povezanih na LCD

FPGA pin Oznakana el. emi Oznaka signala

J22 LCD_IO0 LCD_D3
K22 LCD_IO1 LCD_D2
K21 LCD_IO2 LCD_D1
L21 LCD_IO3 LCD_D0
M21 LCD_IO4 LCD_EN
N21 LCD_IO5 LCD_R/#W
M20 LCD_IO6 LCD_RS
N20 LCD_IO7 LCD_L+

2.8. Ethernet spreni sistem

TLL5000 razvojna ploa omoguava IEEE kompatibilan brzi Ethernet primopredajnik koji podrava primenu
oba 100BASE-TX i 10BASE-T standarda. Ethernet primopredajnik je baziran na Intelovom integrisanom kolu PHY
LXT972A i njegovom vezom sa FPGA. Ovaj spreni sistem prevazilazi okvire ovog kursa te se ovde ne navode
podaci o njegovom konfigurisanju.

2.9. Serijski spreni sitem tipa RS232

Na TLL5000 razvojnoj ploi postoje tri serijska pristupa. Jedan RS232 pristup i dva PS/2 pristupa. RS-232
pristup podrava direktnu vezu i koristi standardan DB-9 serijski pristup. Ovaj pristup se najee koristi uz 9-
pinski serijski kabl koji se povezuje na COM pristup personalnog raunara. Dva PS/2 pristupa se mogu koristiti za
prikljuivanja tastature ili mia na razvojnu plou. Tabela 2-6 prikazuje raspored pinova na FPGA gde su povezani
signali prema serijskom sprenom.
Tabela 2-6. Raspored pinova XC3S1500 povezanih na RS-232

FPGA pin Oznaka na el. emi Oznaka signala

M1 RS232_RX RS232_RX
M2 RS232_TX RS232_TX
N1 RS232_CTS RS232_CTS
M6 RS232_RTS RS232_RTS

2.10. LED diode, Prekidai i Tasteri

Na razvojnoj ploi nalaze se ukupno osam dioda za razliite korisnike primene. Ukljuivanje dioda se vri
naponskim nivoom logike jedinice na odgovarajuem FPGA pinu. Na ploi su jo osam prekidaa sa dve pozicije i
pet tastera koji najee slue kao korisniki ulaz. Kada su pritisnuti, tasteri generiu napon logike nule.Tabela 2-
7, Tabela 2-8 i Tabela 2-9na sledeoj strani prikazuju rasporede pinova na FPGA gde su povezani signali prema LED
diodama, prekidaima i tasterima, respektivno.

7
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Tabela 2-7. Raspored pinova XC3S1500 povezanih na diode

FPGA pin Oznaka na el. emi Oznaka signala

AB7 UI_LED0 UI_LED0
AB8 UI_LED1 UI_LED1
AB9 UI_LED2 UI_LED2
AA9 UI_LED3 UI_LED3
AA10 UI_LED4 UI_LED4
AA11 UI_LED5 UI_LED5
AD12 UI_LED6 UI_LED6
Y13 UI_LED7 UI_LED7

Tabela 2-8. Raspored pinova XC3S1500 povezanih na prekidae

FPGA pin Oznaka na el. emi Oznaka signala

Y8 UI_SW0 UI_SW0
Y9 UI_SW1 UI_SW1
Y10 UI_SW2 UI_SW2
Y11 UI_SW3 UI_SW3
Y12 UI_SW4 UI_SW4
W11 UI_SW5 UI_SW5
W12 UI_SW6 UI_SW6
W13 UI_SW7 UI_SW7

Tabela 2-9. Raspored pinova XC3S1500 povezanih na tastere

FPGA pin Oznaka na el. emi Oznaka signala

AA21 UI_JOY0 (S508) UI_JOY0
AA22 UI_JOY1 (S509) UI_JOY1
AB23 UI_JOY2 (S510) UI_JOY2
AB24 UI_JOY3 (S511) UI_JOY3
AF13 UI_JOY4 (S512) UI_JOY4

2.11. AC97 Audio CODEC

Na ploi se nalaze i Audio CODEC i stereo pojaava snage. To omoguava korienje A/D i D/A konvertora,
analognog meaa koji kombinuje audio ulaze, mikrofon i PCM podatke. Tabela 2-10na sledeoj strani prikazuje
raspored pinova na FPGA gde su povezani signali prema AC97 audio kodeku.

8
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Tabela 2-10. Raspored pinova XC3S1500 povezanih na AC97 CODEC

FPGA pin Oznaka na el. emi Oznaka signala

P7 AC97_IO0 SDATA_IN
P6 AC97_IO1 BIT_CLK
P5 AC97_IO2 SDATA_OUT
P4 AC97_IO3 #ID_1
P3 AC97_IO4 #ID_0
P2 AC97_IO5 SYNC
P1 AC97_IO6 #RESET

2.12. Periferijski pristup za SD-karticu

Na razvojnoj ploi TLL5000 postoji prikljuak za SD i MMC kartice koje daju mogunost korisniku da podatke
sauva na pokretnim medijumima. Tabela 2-11 prikazuje raspored pinova na FPGA gde su povezani signali prema
konektoru za SD karticu.

Tabela 2-11. Raspored pinova XC3S1500 povezanih na konektor za SD karticu

FPGA pin Oznaka na el. emi Oznaka signala

J21 MMC_IO0 DI/CD/CMD
K20 MMC_IO1 SW_CI
H21 MMC_IO2 CD/DAT3
J20 MMC_IO3 DAT2
L19 MMC_IO4 Do/DAT0
L20 MMC_IO5 CLK
M19 MMC_IO6 DAT1
N19 MMC_IO7 SW_WP

2.13. VGA Izlaz

Na razvojnoj ploi TLL5000 nalazi se video digitalno/analogni konvertor DAC i 15-pinski prikljuak ime
podrava XSGA izlaz. Tabela 2-12na sledeoj strani prikazuje raspored pinova na FPGA gde su povezani signali
prema VGA izlazu.

9
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Tabela 2-12. Raspored pinova XC3S1500 povezanih na VGA izlaz

FPGA pin Oznaka na el. emi Oznaka signala

W1 VDAC_IO0 B1
V6 VDAC_IO1 #SYNC
U7 VDAC_I02 #BLANK
V5 VDAC_IO3 G0
V4 VDAC_IO4 R6
V3 VDAC_IO5 R5
V2 VDAC_IO6 B2
U6 VDAC_IO7 G2
U5 VDAC_IO8 G1
U4 VDAC_IO9 R4
U3 VDAC_IO10 R3
U2 VDAC_IO11 B3
U1 VDAC_IO12 B4
T8 VDAC_IO13 G6
T7 VDAC_IO14 G7
T6 VDAC_IO15 G3
T5 VDAC_IO16 R1
T2 VDAC_IO17 B5
T1 VDAC_IO18 B6
R8 VDAC_IO19 G5
R7 VDAC_IO20 R7
R6 VDAC_IO21 G4
R5 VDAC_IO22 #PSAVE
T4 VDAC_IO23 R2
R3 VDAC_IO24 R0
R2 VDAC_IO25 B7
R1 VDAC_IO26 CLOCK
P8 VDAC_IO27 B0

2.14. Video dekoder i koder

Na razvojnoj ploi TLL5000 nalaze se video dekoder i koder sa podrkom za CVBS (kompozitnim), Y/C (S-
video) i YPrPb (komponentski) video ulaz. Dekoder podrava NTSC/PAL/SECAM video standarde. Koder je Analog
Devices ADV7173.Tabela 2-13i Tabela 2-14 na sledeoj strani prikazuju raspored pinova na FPGA gde su povezani
signali prema video dekoderu i koderu, respektivno.

10
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Tabela 2-13. Raspored pinova XC3S1500 povezanih na video dekoder

FPGA pin Oznaka na el. emi Oznaka signala

AD2 VDEC_IO0 #RESET
AD1 VDEC_IO1 P1
AB4 VDEC_IO2 P2
AB3 VDEC_IO3 LCC
AC2 VDEC_IO4 P0
AC1 VDEC_IO5 #PWRDWN
AA6 VDEC_IO6 P3
AB6 VDEC_IO7 P4
AD5 VDEC_IO8 P5
AC6 VDEC_IO9 P6
AD6 VDEC_IO10 P7
AC7 VDEC_IO11 SFL
AC8 VDEC_IO12 HS
AD8 VDEC_IO13 #INTRQ
AC9 VDEC_IO14 VS/FIELD

Tabela 2-14. Raspored pinova XC3S1500 povezanih na video koder

FPGA pin Oznaka na el. emi Oznaka signala

AB2 VENC_IO0 P1
AB1 VENC_IO1 P2
Y7 VENC_IO2 TTX
Y6 VENC_IO3 #CSO/#HSO
AA4 VENC_IO4 P0
AA3 VENC_IO5 #VSO
Y5 VENC_IO6 FIELD/#VSYNC
Y4 VENC_IO7 #RESET
AA2 VENC_IO8 P3
AA1 VENC_I09 P4
Y2 VENC_IO10 P5
Y1 VENC_IO11 P6
W7 VENC_IO12 TTXREQ
W6 VENC_IO13 #HSYNC
W5 VENC_IO14 #BLANK
V7 VENC_IO15 SCRESET/RTC
W4 VENC_IO16 PAL/#NTSC
W3 VENC_IO17 CLAMP
W2 VENC_IO18 P7

11
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

3. Sinteza projekta u Xilinx ISE programskom alatu

Nakon definisanja vremenskih ogranienja za rad u realnom vremenu, potrebno je izvriti sintezu projekta sa
ciljem provere da li isprojektovani digitalni sistem moe da radi pod definisanim vremenskim uslovima.

Za ovaj korak prvo je potrebno odabrati datoteku sa opisom digitalnog sistema u projektnom prozoru. Nakon
toga treba otvoriti prozor sa izvetajem o projektu (Design Summary/Reports) i pokrenuti implementaciju
projekata dvostrukim klikom na proces Implement Design. Nakon implementacije svi procesi dobijaju zelenu
ikonu oznaavajui da su svi procesi izvreni bez greaka i upozorenja, Slika 3-1.

Slika 3-1. Saetak nakon implementacije projekta

4. Dodela pinova i programiranje FPGA

Poto projektovana arhitektura moe da radi u realnim uslovima, to je provereno funkcionalnom
simulacijom i postavljanjem vremenskih ogranienja, sledei korak je provera rada u realnom okruenju, na
maketi sa programabilnom sekvencijalnom mreom. Da bi se to uradilo potrebno je prvo povezati arhitekturu sa
okruenjem na ploi definisanjem ulaznih i izlaznih pinova u FPGA. Tako na primer ulaz za takt u FPGA treba
povezati sa pinom gde je na tampanoj ploi doveden takt signal do programabilne sekvencijalne mree.

12
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Za ovaj zadatak treba pokrenuti proces I/O Pin Planning (PlanAhead) Pre-Synthesis, koji se nalazi u grupi
procesa pod imenom User Constraints kada je selektovan najvii hijerarhijski nivo projekta u Design prozoru.
Pozivanjem ovom procesa dobija se posebna alatka za ovu namenu koja se zove Xilinx PlanAhead, Slika 4-1.

Slika 4-1. Definisanje lokacija ulazno/izlaznih pinova

Nakon toga, treba definisati lokacije svih ulaznih i izlaznih pinova isprojektovane arhitekture.

Lokacija pinova u Xilinx PlanAhead editoru se nalazi u koloni oznaenoj sa Siteu prozoru I/O Ports. Kako bi se
port povezao sa odgovarajuim pinom, potrebno je upisati naziv pina u ovo polje.

Nakon ovog koraka potrebno je ponovo implementirati projekat, radi povezivanja ulazno/izlaznih signala sa
definisanim pinovima. Tokom prethodne implementacije ulazno/izlazni signali su bili rasporeeni prema
nasuminom rasporedu koji je odabrao Xilinx ISE programski paket tokom procesa implementacije.

Ponovna implementacija projekta se pokree dvostrukim klikom na proces Implement Design. Otvaranjem
prozora sa saetkom implementacije (Design Summary/Reports) i odabirom polja Pinout Report moe se
proveriti da li ulazno/izlazni signali navedeni u VHDL kodu povezani prema definisanom rasporedu.

Poto se utvrdi da su ulazno/izlazni signali povezani na odgovarajue pinove, potrebno je izgenerisati binarnu
datoteku za punjenje programabilne skevencijalne mree. U projektnom prozoru treba odabrati VHDL datoteku sa

13
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

opisom najvieg hijerarhijskog nivoa i selektovati proces Generate Programming File. Iz menija koji se dobije
desnim klikom odabrati komandu Process Properties i odabrati kategoriju Readback Options. Radi mogunosti
provere saraja FPGA nakon njenog punjenja treba odabrati opcije Create ReadBack Data Files i Create Mask File,
Slika 4-2. Nakon pritiska na dugme OK treba pokrenuti proces generisanja datoteke za punjenje FPGA (Generate
Programming File).

Slika4-2.Odabirmogunostiproveresadraja FPGA nakonpunjenja

Nakon kreiranja binarne datoteke za punjenje FPGA potrebno je povezati demonstracionu ploicu sa PC
raunarom uz pomo USB kabla i prikljuiti napajanje na demonstracionu ploicu. Sledei korak je da se pokrene
TLL5000 Monitor/Controller kontrolna aplikacija. Njena uloga je kontrola resursa na LL5000 ploi kao i
konfigurisanje programabilne sekvencijalne mree. Po pokretanju prozor aplikacije bi trebao da izgleda kao na
Slici 4-3.

Slika 4-3. Izgled prozora TLL5000 Monitor/Controller aplikacije po pokretanju

Ukoliko je napajanje prikljueno na plou i ploa je povezana sa raunarom pomou USB kabla mogue je
izabrati LL5000 board u Choose Device...polju u gornjem levom uglu prozora. Nakon odabira LL5000
demonstracione ploe opcija paljenja/gaenja ploe postaje dostupna. Pritiskom na taster Power (OFF)ukljuuje
se napajanje svih integrisanih kola na demonstraciona ploi. Slika 4.4 prikazuje izgled prozora aplikacije nakon to
je napajanje ukljueno.

14
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Slika4-4.Izgledprozora TLL5000 Monitor/Controller aplikacijenakonto je ukljuenonapajanjeploe

Da bi pokrenuli proces konfigurisanja programabilne sekvencijalne mree potrebno je pritisnuti dugme Open
BIT. Nakon toga e se otvoriti prozor prikazan na Slici 4-5 u kome vrimo odabir datoteke za konfiguraciju FPGA.
Potrebno je napomenuti da aplikacija podrava samo datoteke u Xilinx Bit formatu.

Slika 4-5. Odabir datoteke za punjenje FPGA

Nakon odabira datoteke za punjenje FPGA javlja se prozor (progress bar) koji prikazuje Slika 4-6.

Slika 4-6. Prozor koji pokazuje progres precesa konfiguracije FPGA

Proces konfigurisanja FPGA traje oko 15 sekundi. Po uspenom zavretku procesa konfiguracije
programabilne sekvencijalne mree pojavie se prozor koji prikazuje Slika 4-7.

15
Pokazna veba 2 Projektovanje digitalnih sistema na nivou logikih kapija u VHDL-u 2011/12

Slika 4-7. Pokretanje procesa punjenja FPGA

Ovim korakom FPGA je uspeno iskonfigurisan. Proces konfiguracije FPGA je mogue ponoviti neogranien
broj puta bez potrebe za gaenjem ploe i/ili kontrolne aplikacije.

5. Zadaci
5.1. Dekoder
Implementirati sledee funkcije opisom u VHDL jeziku na nivou logikih kola:

Napisati VHDL TestBench za dati sistem i izvriti simulaciju rada sistema. Izvriti sintezu sistema za TLL5000
platformu. Ulaze povezati na prekidae, a izlaze na LED.

5.2. Multiplekser
Implementirati sledee funkcije opisom u VHDL jeziku na nivou logikih kola:

Napisati VHDL TestBench za dati sistem i izvriti simulaciju rada sistema. Izvriti sintezu sistema za TLL5000
platformu. Ulaze S povezati na prekidae, ulaze B na tastere, a izlaze Y na LED.

16