7.

FLIP-FLOPOVI

Flip-flop je popularni naziv za memorijska (sekvencijalna) logička kola koja se sastoje od

kombinacionog kola i memorijskog elementa prikazan na blok šemi sl. 6.1.

Sl.6.1

Oba ova segmenta flip-flopa su međusobno spregnuta (nisu posebni dijelovi kola).
Princip rada Flip-flopova je baziran na bistobilnom multivibratoru.
Po svojoj funkciji predstavljaju memorijska kola, zadržavaju uspostavljeno stanje izlaza i
kada na ulaz prestane djelovati signal.
Izlazna fukcija, pored trenutno prisutnih signala na ulazu zavisi i od predhodnog stanja izlaza.
Flip-flopovi spadaju u grupu sekvencijalnih kola jer izlaz zavisi od vremenske sekvence
predhodnog stanja i izlaznog signala
Postoji više tipova flip-flopova, ali u realizaciji složenih digitalnih struktura primjenu su našli
R-S, T, R-S-T, D, J-K i M-S flip-flopovi.
Svaki od ovih tipova flip-flopova biće posebno obrađen.
Svi tipovi flip-flopova bazirani su na pogodnom povezivanju osnovnih logičkih elemenata
NILI/NOR ili NI/NAND. Flip-flopovi mogu biti izrađeni u različitim tehnologijama.
Izlazne funkcije flip-flopova se najčešće prikazuju na jedan od tri naćina: tabelarno, pomoću
vremenskih dijagrama, ili pomoću logičkih funkcija.
Postoje i drugi načini predstaljanja izlaznih finkcija kod sekvencijalnih kola.

7.1. R-S FLIP FLOP

R-S flip-flop (RSFF) predstavlja osnovnu varijantu flip-flopova i moguće ga je realizaovati

pomoću NOR ili pomoću NAND logičkih elemenata.
Blok šema (IEEE simbol) i detaljna struktura RSFF na bazi NOR i NAND logičkih krugova
prikazana je na slici 6.2 i 6.3

Sl.6.2
 Sl.6.3

Memorijska karakteristika kola ostvarena je uspostavom povratnih veza sa izlaza jednog

logičkog kola na ulaz drugog. Stanje izlazne funkcije je određeno stanjem ulaza S i R i
predhodnim stanjem izlaza Q(t0).
Ako je Q na nivou log „0“ pripadni izlazni tranzistor vodi, a na flip-flopu je uspostavljeno
početno stanje (reset), ulaz R je na nivou log „1“ (kod pozitivne logike), a ulaz S je na nivou
log „0“. Ako ulaz R postavimo na nivo logičke „0“, a ulaz S na nivo logičke „1“ stanje izlaza
će se promijeniti sa predhodnog stanja (nivo logičke „0“) na nivo logičke „1“, Q(t0+T)=1.
Ako se na ulaze S i R dovedu nivoi log „1“ istovremeno stanje izlaza neće biti definisano.
Stanje izlaza se mjenja samo ako se na jedan ulaz R ili S dovede nivo log „1“. Zbog toga se
sklop naziva RSFF.
Zavisnost izlazne funkcije Q (t0 +T) RS flip-flopa u ovisnosti od ulaza i predhodnog stanja
izlaza Q (t0) data je tabelom 6.1.

R S Q(t0) Q(t0+T)
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 /
1 1 1 /
Tab. 6.1

Tabelu 6.1 moguće je predstaviti i u skračenom obliku tab. 6.2.

R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 nedefinisano

Tab.6.2
Izlaz nije definisan ako su oba ulaza na nivou log „1“ bez obzira na predhodno stanje izlaza.
Prema tabeli izlazna funkcija je:
Q (T) = RSQ + RSQ+ RSQ = RSQ + RS
Da bi RS flip-flop korektno radio mora biti ispunjen uslov: RS = 0
Vremenski dijagram RSFF prikazan je na sl. 6.4.

Sl.6.4

Osnovni nedostatak RS flip-flopa je nedafiniranost stanja izlaza kada su oba ulaza R i S

istovremeno na nivou log „1“.
Kao jedno od rješenja pomenutog problema je izvedba RS flip-flopa sa dominantnim ulazom
R ili S ako su oba na nivou log „1“.
Postoje i takve izvedbe RSFF kod kojih istovremena pojava log „1“ na oba ulaza R i S ne
mjenja stanje izlaza Q. Tabela 6.3

T T T
R S Q Q Q
R S RS
0 0 Q Q Q
0 1 1 1 1
1 0 0 0 0
1 1 0 1 Q

Tabela 6.3
Gdje su:
Q TR – stanje izlaza kada je dominatan ulaz R
Q TS – stanje izlaza kada je dominantnost ulaza S.

Na sl. 6.5 predtsavljene su dvije varijante RSFF ( na bazi NOR i NAND logičkih kola) sa
ulazom za sinhronizaciju. Ovakva struktura RSFF se koristi u sinhroniziranim logičkim
strukturama.
 Sl.6.5

Na ulaz C dovode se takt implusi (clok) za sinhronizaciju.

Kada je na ulazu R nivo logi „0“, a na ulazu S nivo log“1“ i naiđe takt impuls na izlazu
gornjeg NI kola pojaviče se nivo log“0“, na izlazu Q nivo log“1“, a na izlazu Q nivo log“0“.
Izlaz Q će ostati na nivou log“1“ sve dok se na ulazu R ne pojavi nivo log“1“ i takt impuls.
Tada će Q izlaz poprimiti vrijednost log“1“, a Q vrijednost log“0“.
Vremenski dijagram sinhroniziranog (taktovanog) RSFF prikazan je na sl. 6.6.

Sl.6.6. Vremenski dijagram signala RSFF

7.2. T FLIP-FLOP

Blok šema (IEEE simbol) T flip-flopa (TFF) ili trigerskog flip flopa i tabela stanja prikazana
je na sl. 6.7.

T Q Qn+l
Q
0 0 0
T 0 1 1
Q 1 0 1
1 1 0

Sl.6.7

T flip-flop ima samo jedan ulaz (trigerski ulaz) za dovođenje pobudnog signala.
Trigerski ulaz se dovodi u bazu oba tranzistora bistabilnog multivibratora, ali će djelovati,
promjeniti stanje samo onog tranzistora koji je zakačen. On će provesti. Izlaz će mu pasti na
nivo log „0“ koji će preko povratne sprege biti doveden u bazu drugog tranzistora i on će se
zakočiti. Sljedeći takt implus mjenja stanje drugog tranzistora u bistabilnom multivibratoru.
Izlaz se mjenja samo kada se na ulaz T dovede nivo log „1“.
Karakteristična funkcija T flip-flopa, prema tabeli 6.4, prikazana je sljedećom logičkom
funkcijom:
Qn +1 = T Q + T Q = T + Q , gdje je Qn + 1 = Q (to+T)
Realizacija TFF na osnovu RSFF prikazana je na slici 6.8.

1 S Q

2 R Q

Sl.6.8 Realizacija TFF pomoću RSFF

Ako je na izlazu Q nivo log „1“ (Q = 1) trigerski implus T će omogućiti da se na ulazu R

pojavi nivo log „1“ što će promjeniti stanje izlaza na nivo log „0“..
Ako je izlaz Q na nivou log „0“ , odnosno izlaz Q na nivou log „1“ na ulazu S će se pojaviti
nivo log „1“, a na ulazu S nivo log „0“ što će omogućiti da se promijeni stanje izlaza na nivo
log „1“..
Pošto svaki implus trigerskog signala mjenja stanje izlaza kod TFF, TFF se ponaša kao
djelitelj trigerskog signala. Izlazni signal ima dvostruko manju frekvenciju od ulaznog
signala.
T flip-flop je moguće realizovati i sa sinhroniziranim ulaznim signalom. U tom slučaju
trigerski ulaz je aktivan tek kada je takt implus na nivou log „1“.

7.3. RST FLIP-FLOP

RST flip-flop predstavlja kombinaciju RS i T flip-flopa. IEEE simbol RST flip.flopa dat je na
slici 6.9. Uslov za ispravan rad RST flip-flopa je da nikad dva ulaza nisu na nivou log „1“.
Izlazna logička funkcija je predstavljena tabelom 6.4.

S Q

Q
R
Sl 6.9

R S T Q Qn+l
0 0 0 0 0
0 0 0 1 1

0 1 0 0 1
0 1 0 1 1

1 0 0 0 0
1 0 0 1 0

0 0 1 0 1
0 0 1 1 0

Tab.6.4

Izlazna logička funkcija je funkcija 4 varjable R, S, T i Q i data je sljedečom relacijom:

Qn+1 = RSTQ + RSTQ + RSTQ + RSTQ

 Izlazna logička funkcija se, nakon minimizacij, može prikazati i u pojednostavljenoj formi: .
Qn+1 = R (ST +S (TQ +TQ)).
Pri tome je RS = RT = ST = 0.
Izlazna funkcija se daljim pojednostavljivanjem može svesti na konačnu formu:
Qn+1 = S +TQ +RTQ

7.4. D FLIP-FLOP

Kod D flip-flopa (DFF) infrmacija sa ulaza prenosi se na izlaz sa kašnjenjem od jednog takt
implusa (delay). Najčešće se koristi u registrima pomaka (shift-register)
IEEE simbol i strukturna šema DFF na bazi RSFF fpredstavjeni su na slici 6.10.
U ovoj šemi RSFF je na bazi NOR elemenata

T
Sl.6.10

D flip-flop na sl. 6.11 predstavlja sinhroniziranu varijantu i ima dva ulaza: na ulaz D dovodi
se ulazni signal, a na ulaz C takt implus.
Ako se na ulaz D dovede signal log „1“, onda će se pri pojavi takt implusa na ulazu C ovaj
signal preko gornjeg I kola (sl.6.10) prenijeti na ulaz S RSFF, pa će se na izlazu pojaviti
signal log „1“.
Izlazni signal je poprimio vrijednost ulaza (log „1“) ali tek po isteku takt implusa.

Ako se na ulazu D pojavi signal log „0“ preko donjeg I kola (sl.6.10), taj signal će se nakon
pojave takt implusa prenijeti na R ulaz RS FF i promjeniti stanje izlaza na nivo log „0“.
Stanje DFF prikazano je tabeom 6.5.

C D Qn+1
0 x Qn
1 0 0
1 1 1

Tab.6.5. Tabela istine DFF

Vremenski dijagram ulaznih i izlazih signala kod D flip.flopa prikazan je na slici 6.11.
 Sl. 6.13. Vremenski dijagram signala DFF

DFF je moguće realizovati i pomoću NAND logičkih krugova sl.6.11

Sl.6.11 DFF na bazi NAND logičkih kola

DFF u spoju kao na sl.6.12 može poslužiti kao djelitelj clok signala (frekventni djelitelj)

Sl.6.12 Djelitelj ulaznog signala na bazi DFF

D flip-flop se u integriranoj formi proizvodi i sa dva asinhrona ulaza sl.6.13. Ovi ulazi mogu
biti omogučavajući odnosno onemogučavajući i nadređeni su ulaznim signalima.
Kada je ulaz PRESET na nivou log“0“ izlaz Q je nanivou log“1“, a kada je ulaz CLEAR na
nivou log“0“ izlaz Q je na nivou log“0“bez obzira na ulaz D.

Sl.6.16

7.5. JK FLIP-FLOP

Struktura JK flip-flopa (JKFF) i IEEE simbol predstavljeni su na sl. 6.17

Sl.6.17

Sinhronizirana varijanta JKFF ima 3 ulaza: J, K i CP. Blokovi označeni sa LK (sl.6.17)

predstavljaju elemente za kašnjenje. Kola za kašnjenje osiguravaju da se izlazni signal preko
povratne sprege pojavi na ulaz tek nakon prestanka djelovanja takt implusa C.
Da bi JKFF radio korektno vrijeme kašnjenja mora biti duže od trajanja takt implusa, a kraće
od trajanja pauze između dva takt implusa.
Tabela ovisnosti stanja JKFF od ulaznih stanja i predhodnog stanja izlaza data je tabelom 6.6.
 J K CP Qn+1 Qn  1

0 0 1 Qn Qn

0 1 1 0 1
1 0 1 1 0

1 1 1 Qn Qn

x x 0 Qn Qn

Tab.6.6. Tabela istine JKFF

JKFF prevazilazi nedostatak RSFF. Kkad se na oba ulaza J i K pojavi nivo log „1“ stanje
izlaza je definisano.
Prema tabeli 6.6 JKFF se tada ponaša kao TFF . Pojava takt implusa mjenja stanje izlaza.
Izlaz JKFF može se predstaviti i logičkom funkcijom:
Q (T) = JKQ p JKQ p JKQ p JKQ ,
Nakon pojednostavljenja izlazna logička funkcija poprima sljedeči oblik:
Q(T) = KQ p JQ
JKFF je moguće realizovati pomoču DFF gdje sam DFF preuzima ulogu elemenata za
kašnjenje. Na slici 6.18 prikazan je JKFF koji mjenja stanje na pozitivnu ivicu clok signala.

Sl.6.19 JKFF na bazi DFF

7.6. MS FLIP-FLOP

Nedostatak JK flip-flopa je potreba za elementima za kašnjenje u granama povratnih sprega.

Ovaj nedostatak je moguće riješiti pomoću dva, na odgovarajući naćin spregnuta flip.flopa
(MS flip flop). Iako je za realizaciju ove varijante potrebno više elemenata, ako se realizuju u
integriranoj tehnologiji ta činjenica nema posebnog značaja.
Blok šema MS flip-flopa (MSFF) je prikazana na slici 6.20. a IEEE simbol na slici 6.21.
 Sl.6.20. Blok šema MSFF

Sl.6.21. IEEE simbol MSFF

MS FF-vi imaju veću pouzdanost u radu jer ne dolazi do pojave neželjenih „prelaznih
implusa“ koji mogu promijeniti stanje izlaza i dovesti do nekorektnog rada flip.flopova.

Pojava prelazog implusa

Pojava prelaznog (lažnog) impulsa objašnjena je na primjeru I logičkog kola sl. 6.22. Neka se
na jednom ulazu I kola dovede signal log „0“, a na drugom signal log „1“, na izlazu će se
pojaviti signal log „0“.

Sl.6.22

Ako sada dođe do istovremene promjene ulaznih signala (signal log „0“ se promjeni na nivo
log „1“, a signal log „1“ na nivo log „0“) na izlazu će ostati nivo signala koji odgovara log
„0“.
Međutim promjena signala, zbog kašnjenja u kolu, nije trenutna sl. 6.23.
 Sl.6.23

U toku promjene stanja na ulazima vrijednost signala na jednom ulazu raste, a na drugom
opada, pa postoji određen interval vremena u toku kojeg je napon na oba ulaza „I“ kola veći
od nule. Ako je ovaj napon veći od napona praga log „1“, na izlazu I kola će se pojaviti lažni
signal nivoa log „1“.
MS flip.flopa omogućava da se prevaziđe ovaj problem.
Na slici 6.24 prikazana je blok šema MSFF na bazi dva JKFF-a, a na sl.6.25 struktura MSFF
na bazi RSFF..

Sl.24. Blok šema MSFF na bazi JKFF

 Sl.6.25. Struktura MSFF na bazi RSFF

Pretpostavimo da je MSFF na sl.6.24 resetovan tj. da je na izlazima Q RSFF-ova signal log

„0“. Neka je na ulazima J i K nivo log„1“.
Dovođenjem takt implusa na ulaz T pojavljuje se nivo log „1“ na S ulazu prvog RS flip.flopa,
a izlaz Q mjenja stanje sa nivoa log „0“ na nivo log „1“.
Drugi RS flip-flop ostaje nepobuđen jer je takt implus na njegovom ulazu na nivou log „0“
zbog prisustva invertora.
Nakon završetka takt implusa stanje izlaza prvog flip-flopa ostaje nepromjenjeno (nivo log
„1“)
Sada se preko invertora pojavljuje takt implus na drugom RSFF (slave). Pošto je Q izlaz
prvog flip-flopa na nivou log „1“, a istovremeno je i S ulaz za drugi flip-flop, na izlazu Q
drugog flip-flopa će se pojaviti nivo log „1“.
Nakon završetka takt implusa promjeni se stanje izlaza drugog RS flip.flopa, a time i MS flip-
flopa. Praktično promjena stanja izlaza MSFF kasni za jedan takt impuls u odnosu na ulazni
signal. Međutim ovo kašnjenje onemogućava promjenu stanja izlaza MSFF koje mogu
proizvesti lažni impulsi.
MS flip.flop se izvodi sa više slobodnih priključaka što omogućava raznosvrsnu primjenu.
Karakteristična funkcija (izlazna funkcija) MS flip-flopa zavisi od primjene.
MS flip-flop se može koristiti kao RS, T, RST D ili JK flip-flop.
MS flip-flop mjenja stanje izlaza na negativnu ivicu takt implusa.
Na slici 6.26 prikazana je realizacija DFF kao MSFF koji mjenja stanje na pozitivnu ivicu.
Sl.6.26. MSFF na bazi DFF