module xor-working( clk1,clk3,out1);

input clk1,clk3;

output out1;

pmos #(24) pmos(w2,vdd,clk3); // 2.0u 0.12u

pmos #(24) pmos(w2,vdd,clk1); // 2.0u 0.12u

pmos #(31) pmos(out1,w2,w4); // 2.0u 0.12u

not #(17) inv(w4,clk3);

nmos #(31) nmos(out1,w6,clk1); // 1.0u 0.12u

nmos #(31) nmos(out1,w7,w4); // 1.0u 0.12u

nmos #(10) nmos(w7,vss,w8); // 1.0u 0.12u

nmos #(10) nmos(w6,vss,clk3); // 1.0u 0.12u

not #(17) inv(w8,clk1);

pmos #(31) pmos(out1,w2,w8); // 2.0u 0.12u

endmodule

// Simulation parameters in Verilog Format

always

#1000 clk1=~clk1;

#4000 clk3=~clk3;

// Simulation parameters

// clk1 CLK 10.00 10.00

// clk3 CLK 40.00 40.00