Cireuits d’ordinateur dele serie BOXX [Pantie 3 Chapitre 4.2.4 page 1 Partie 2: Circuits integeds mumeniques on | 6821 | 3/4.2.4 Le PIA 6821 Fabricant : Motorola Seconde source : SGS Thomson (EFCIS) Caractéristiques et présentation du PIA 6821 Le PIA 6821 (PIA : Périphéral Interface Adapter : interface adap- tateur pour périphériques) représente sans nul doute le circuit d’inter- face type. Il s’agit d’un composant classique dont de nombreux fabricants se sont inspirés lors de la réalisation de leurs propres cir- cuits. Malgré une architecture adaptée aux micro-processcurs 8 bits, il demeure encore largement utilisé au niveau des systémes 16 bits (voire 32 bits) actuels faute de concurrent sérieux alliant simplicité et fonctionnalité. Le PIA 6821 permet de piloter des périphériques par Vintermédiaire de deux bus 8 bits bidirectionneis ainsi que de quatre lignes spécia les de contrdle. La configuration du 6821 est programmable logicietlement et se situe généralement a I'initialisation du systéme micro-informatique. Les bus 8 bits bidirectionnels qui interfacent le systéme aux périphéri ques sont tous les deux programmables bit a bit, soit en entrée, soit en sortie, D’autre part, il existe quelques modes de fonctionnement du 6821 qui font appel aux quatre lignes de contrdle, Ces derniéres facilitent dune maniére remarquable la programmation des logi- ciels interface de communication (Handler). Par exemple, le 6821 peut gérer en autonome la génération automatique du signal Strobe (validation de données) dans une application mettant en ceuvre un protocole d’échange de données de type Centronics. Toutes ses dif- férentes qualités conférent au 6821 une grande souplesse ¢"utilisa- tion, De plus, il posséde des signaux particuliérement adaptés aux microprocesseurs de la famille 68XX de Motorola ou 65XX de Rock- well qui assurent aux concepteurs de systemes une intégration trés poussée de leurs carves éleczroniques (minimum de circuits togiques). 256 ComplémentCireuits ¢’ordinatour Cireuts incagres nemeriques 4.2 Les eeuits de ta tomiio es microprocesseurs den viva SOXX Les caractéristiques principales du 6821 sont les suivantes : architecture symétrique offrant denx ports paralidies Pentrée,’sortie : — 1 bus de données 8 bits bidirectionnels reliant le 6821 au micro- processeur ; — 2 lignes d’adresse permetiant, grace 4 la logique interne, d’adres- ser six regisires de programmation internes ; — 6 segistres de programmation internes : — 2 de contréle — 2 de direction — 2 d’entrée/sortie, — 2 bus de données bi rectionnels pour les périphériques ; — 4 lignes spéciales de contréle programmabies pouvant étre utili- sées en mode interruption ; — possibilité de masquer les interruptions ; — contréle possible de composanis CMOS a partir du port A; — chaque bit dentrée/sortie peut commander jusqu’ TTL standard en sortie ; 1,5 charge — composant compatible TTL. — fonctionnement interne statique ; — fonctionnement synchrone ave Je microprocesseur.Circuits ordinateur 4.2 Les ciruite de la Uamile ‘dos mieroprocesseurs (dota serio SOXX Partie 3 Chapitre 4.2.41 page # i Panis 3: Circuits intagrés mumeriques 6821 3/4.2.4.1 Interfacage Interface avec te microprocesseur Cette partie sera consacrée la description des signaux du 6821 connectés au microprocesseur. Pour un maximum de clarté, il pourra Gtre utile de se reporter au schéma bloc ainsi qu’au schéma de prin- cipe interne du 6821 (voir Fig. 4). Les signaux de liaison du PIA avec le microprocesseur sont les suivants = — une ligne d’encrée d’horloge : qui assure la synchronisation des uransferts @information entre le 6821 et le microprocesseur. La synchronisation de tous ies autres signaux du composant est réali- sée partir des seuls fronts montant ou descendant de ce signal appelé E et qui est généralement connecté a la broche Z2 du micro- processeur. — un bus de données bidirectionnel (Dj-D:; 8 broches ; entrée/sortie) : qui permet 'échange des informations (données) entre le PIA et le microprocesseur. La circuiterie de sortie des bro- ches Dp 4 Dr est & trois états, acceprant de positioner celles-ci en haute impédance lorsque le composant n’est pas sélectionné : CS0.CS1.CS2 = 0. Le sens de transfert des informations est donné par l’état du signal R/W (R/W = | pour un transfert du 6821 vers le microprocesseur et R/W = 0 pour un transfert du microproces- seur vers le 6821, (R/W respectivement Lecture et Ecriture). — trois lignes de sélection de boitier (Chip Select ; CS0, CS1, CS2 ; 3 broches ; entrée) : qui sont utilisées afin de « sélectionner » Ie com- posant 6821. Ainsi que l'indique leurs mnémoniques. il convient que : C50 soit 8 l'état logique « 1» Si soit 4 Pétat logique « 1 » CSI soit & état logique « 0» pour que le 6821 soit adressé. Les transferts d’information entre le 6821 et le microprocesseur peu- vent alors étre effectués en fonction des états des signaux de contrdle E, RW. L’état des signaux C80, CS1, CS3 doit étre stabilise pen- dant toute la durée du niveau haut de E lorsqu’un transfert d’infor- 25° CompitmentPartie 3 Ghapitre 4.2.4.1 oa $2 Les circuits de la famille es microprocuesoure (den sone OOXX Circuits ¢'eccinateur egrés numériques mation doit étre effectué. La fonction de ces trois signaux fait qu’ils sont généralement connectés aux lignes d’adresse du micro- processeur, soit directement, soit en passant par une circuiterie assu- rant un décodage dadresse. — une ligne de lecture/écriture (Read/Write ; R/W ; 1 broche entrée) : qui doit étre connectée 4 son homologue fournie par le microprocesseur. R/W établiz le sens de transfert des informations entre le 6821 et le microprocesseur. Si RAW = 1 ce sens est appelé lecture et les informations circulent du PLA vers le microprocesseur. SiR/W = Oce sens est appelé écriture et les informations circulent du microprocesser vers le PLA. Hi sera utile de consulter les chronogrammes concernant Ie cycle de lecture et le cycle d’écriture spécifiques du PIA. La circuiterie de sortie du bus de données du PLA est validée lors- gue le boitier du 6821 est séiectionné, que E est a l'état haut er que RW = 1 La circuiterie d'entrée du bus de données du PIA est validée lors- que le boftier du 6821 est sélectionné, que E est a I’érat haut et que R/W = 0. — deux lignes de sélection de registres (Register Select ; RSO, RSI ; 2 broches ; entrée) : qui permertent I’adressage des registres inter nes du PIA. RSO, RS] sent utilisées conjointement aux registres de contrdle appelés CRA et CRB afin d’aceéder A la totalité des regis ures internes (6 registres internes). Les deux lignes RSO et RS1 ne permettant théoriquement que ’adressage de quatre registres, un bit de chacun des registres de contrdle assure I’aiguillage vers les deux registres internes manquant au décodage primaire assuré par les entrées RSO, RST. L’état des signaux RSO, RS1 doit étre stabilisé pendant toute la durée du niveau haut de E lorsqu’un transfert "information entre le PIA et le microprocesseur est A mettre en ceuvre. —_une ligne de restauration (Reset ; RESET ; 1 broche entrée) : qui est une entrée de remise & zéro du composant 6821 active & l'état bas et qui doit ére a I’érai haut au moins une microseconde avant la premiere sélection du PLA (voir Fig, 1), Traditionnellement, elle est connectée & la ligne RESET du systéme électronique intégrant Je 6821 mais clle peut egalement étre reliée directement a la broche du méme nom (RESET) du microprocesseurCircuits d’ordinarour 42 Les circuits de i foie ‘dos microprocesseurs be a sake GAXX Partie 3 Chapitve 4.2.41 page 3 i Partie 3: Circuits intégrés numériques 6821 Lo Cette entrée peut étre utilisée pour une restauration ou une réini- tialisation en cours de processus. Aprés une action sur cette entrée, il convient d’une maniére générale d’assurer une reprogrammation de la configuration du PIA (reprogrammation des registres internes).. F Laine Reset con eee > fe moins ta vane eaarete le PIA, Fig. 1: Chronogramme du signal RESET. deux lignes de demande d'interruption (Interrupt Request ; IRQA, IRQB ; 2 broches ; sortie) : qui sont destinées par leur acti- vité a interrompre le microprocesseur, soit directement, soit par Vintermédiaire dune circuiterie de priorité d’interruption. Ce type de signaux peuvent traditionnellement étre connectés en « OU cAblé » ; ils peuvent done étre reliés les uns aux autres et méme a d'autres signaux de méme type issus d'autres composants (ces sor- ties sont A drain ouvert) (Fig. 2) — ov i Horo fi —_ 2: Chronogramme de remontée du signat IRQ. Chaque ligne est associée a un port : TRQA au port A, TRQB au port B. 28 Complement4 Circuits ordinateur 3 Chapite Parte 2: Cire incégrés numériquas 4.2 Les cincuits de i familo os meroprocerseurs ‘ae la oetlo 6OXX ainsi que, respectivement, aux bits 6 et 7 des registres de contrdle CRA, CRB. Ces bits 6 et 7 sont des drapeaux interes d’interrup- tion qui indiquent le passage a l'état bas des lignes IRQA et IRQB en fonction de état des quatre lignes spéciales du PIA (CAL, CA. CBI, CB2) ct de leur programmation. Ces indicateurs peuvent alors étre mis en ceuvre lors d’un masquage d’interruption. Ils sont remis A zéro (restaurés) lors de chaque lecture du registre de données ORX (fonctionnement port a port). Aprés une telle ré-initialisation, [a prochaine interruption qui pourra étre prise en compte devra inter- venir au moins un cycle d’horloge E plus tard, Lorsque ies signaux CAL, CBI, CA2, CB2 sont programmés en entrée dintecruption, it est nécessaire qu’au moins une fois le signal E ait été a ’état haut pendant que le signal externe devant déclencher Vinterruption était actif (Fig. 3). Bo cpu Registies ‘ erphériques Sélection perpen i i ! L eoiter | Interruptions i Alimentation u Fig. 3; lnterfacage du 6821. Interface périphéri i existe un total de ving? signaux pouvant eure connectés avec des systemes périphériques. Ces derniers peuvent se partager fonction- nellement en deux groupes de dix, respectivement rattachés 4 ce que hous nommerons les ports A et B du PIA. Ces signaux sont les suivan's : — bus périphérique du port A (PAO-PAT ; 8 broches entrée/sor- ie) : les huit lignes du port A sont programmables individuellement, soit en entrée, soit en sortie du PLA sous le controle du contenu du registre de direction du port A (DDRA). Chacun des bits du regis-Cireuits ‘ordinateur 4.2 Las circuits dela farile des microproceeroure feta sere COX page 5 Partie 3 : Circuits intégrés numariquas 6821 tre DDRA pilote le sens de transfert des informations de chaque ligne du bus périphérique du port A: le bit 0 de DDRA pilote Je sens du signal PAO, le bit 1 de DDRA pilote le sens du signal PAI, le bit 7 de DDRA pilote le sens du signal PAT. Un « 1» logique dans le bit, du registre DDRA positionnera en sortie Ta ligne PAy. Un « 0 » logique dans le bit, du registre DDRA positionnera en entrée Ja ligne PA,. La charge maximale d'une entrée périphérique représente 1,5 charge TTL standard. Ainsi que le suggére la figure 4, le contenu du registre interne ORA (registre de données du port A ; trés mal dénommé par Motorola puisque s'appelant ORA : registre de sortie A ; Ousputregister A) est lig au bus périphérique A. Si une ligne périphérique du port A est en sortie, ce sera le contenu du bit correspondant du registre ORA qui influencera cette ligne périphérique. Si une ligne périphé- Tique du port A est en entrée, ce sera l'état du signal présent sur la ligne périphérique qui influencera le contenu du registre ORA. Dans un cas, le microprocesseur devra éerire dans le PIA pour chan- + Vinformation destinge a la périphérie. Dans autre cas, une lec wre du PIA permettra au microprocesseur de tenir compte @ informations issues de la périphérie. Les lignes périphériques du port A peuvent écre Iues par le microprocesseur A la seule condition ‘que le systéme respecte les niveaux de tension nécessaires sur tes bro- ches PB, qui sont : Upas > 2 V pour un « 1 » logique Upan < 08 V pour un « 0» logique — bus périphérique du port B (PBO-PB7) ; 8 broches entrée/sor- tig) : les huit lignes du port B offrent les mémes fonctionnalités que celles du port A mais elles sont programmeées grace au contenu des registres DDRB, ORB respectivement au niveau de leur sens de trans- fert et de leur état (en lecture ou en écriture). En outre, les broches périphériques du port B sont en iogique tois états, ce qui permet de les metire en haute impédance lorsque le PIA n'est pas sélec- tionné. Les sorties périphériques du port B sont compatibles TTL et peuvent fournir jusqu’é 1 mA sous 1,5 V. 2° Compidment2.2 Les oicuits de Pantie 3 Chapitre 4.2.41 page Circuits 4'ardinateur forite ea miropracesseurs Sela serie 6X Monoge & Portia 3 : Circuits intgrés aumériques RSE ee cc ! Rage oecae nent] (CBR Le | or 92 ee sevens | | tot de sranstertdes | 07 3 amplifis | 7 donnees & 02 30 coeur ou | Ly (woRA? be 2 aan] sacar = : os ze ee 1088) : | | ' oe — Jee 2 v0 | ° Rye ty po OPA 1] imetsee woe oe Soe (0) Cakes Gor ste aware || wis i dence RU i aaron | Lee i i | Ree Lt ao eso se aE mete me EY / | Spe 8 e aso } : i Lal Ravan ae Oy Comeres ica! re | Lt ‘ODRE! Connie 8 crmeruoton 8 ‘e Schéma bloc du 8821 — quatre lignes périphériques spéciales : qui sont étudiées, selon Jeur fonction, de la maniére suivante : + CAl et CBI (CAI pour le port A ; CBI pour le port B ; 2 bro- ches ; entrée) : if s'agit de deux lignes d’entrée d’événements plus spécialisées dans la détection de ce qui Gevrait éire des interruptions (optimisées en temps). Elles positionnent directement les indicareursCircuits ¢ordinateur 4.2 Les circuits de In tote ‘ela eério 6OXX [ Pantie 3 Ghapitre 4.2.4. page 7 Partie 3 : Cireuies irségrés a interruption des registres de contréle CRA et CRB (CRA-7 et CRB-7 ; 7 pour le bit 7 des registres CRA et CRB). Le sens actif de détection de transition est programmable au sein des deux registres de contréle CRA et CRB. © CA2 et CB2 (CA2 pour Ie port A ; CB2 pour le port B ; 2 bro- ches entrée/sortie) : ces deux lignes peuvent étre programmées lozi- ciellement en enirées d’interruption a Pimage des lignes CAI et CBI. La programmation des lignes CA2 et CB2 est entigrement lige au res de contréle respectifs CRA et CRB et, plus spécialement, aux bits 3, 4, 5 de ces registres dont la notation rete- nue au cours des explications ultérieures sera le suivante : CRA-3, CRA-4, CRA-S et CRB-3, CRB-4, CRB-5. Cependant, CA2 et CB2 peuvent aussi étre programmées en sortie et étre alors destinées 4 commander tout ou partie d’un systéme périphérique au méme titre que l'une des seize lignes des deux bus périphériques qu’intégre le PIA. La ligne CA2 programmée en entrée représente une charge TTL. La ligne CA2 programmée en sortie peut alimenter une charge TTL. La ligne CB2 programmée en entrée est compatible TTI. La ligne CB2 programmée en sortie est compatible TTL et peut four- nir jusqu’A 1 mA sous 1,5 V au systéme périphérique connecté. 28 Complinens[Partie 3 Ghapive 42.42 page | Partie 31 Circuits integras cumériques 3/4.2.4.2 Fonctionnement interne Comme l'illustre son schéma bloc, le PIA posséde six registres inter- nes ayant chacun une capacité de huit bits et qui sont les suivants : CRA Control Register A ; registre de contréle du port A Ce registre concerne la programmation des lignes spéciales CAI, CA2. Il intégre les indicateurs d’interruption (CRA-6, CRA-7) et contréle les aceés au registre DDRA (CRA-2). Ainsi, les bits CRA-O & CRA-S peuvent-ils étre lus ou écrits par le microprocesseur alors que les drapeaux d’interruption ne peuvent qu’éire lus (CRA-6, CRA-7) et sont directement positionnés par les événements exter- nes qui interviennent sur les lignes CAI et CA2. Le tableau suivant permet de visualiser les fonctions de chacun des bits du registre de contréle du port A 78 os 4 3] 2 4 0 | Pore : - - IROA1/IROA2 | Contrdle. «=| cobs Contréle | de CAZ BDDRA de CAT DDRA _Data Direction Register A ; registre de direction du port A. Ce registre permet de progeammer le sens de transfert informationnel de chaque ligne périphérique du port A (PAO-PA7), Chacun des bits da registre DDRA, qui en contient 8, contrdle chacune des direc tions de transfert de chaque ligne périphérique. Ce qui signifie que DDRA-O commande le sens de transfert de la ligne PAO et ainsi de suite Una 1 » logique dans le bit DDRA-n (0 < a < 7) définira le ligne PaAnen sortie (c"est-2-dire un transfert des informations vers la péri- pherie) et un « 0 » logique dans ie bit DDRA-n définira la ligne PAn en tant qu’encrée (c"est-a-dire un transfert informations vers le micro-processeur). ORA — Output Register A ; regisire de sortie du port A 1 s*agit d'un registre és important puisque, de tous jes registres, il est celui qui sera te plus utilisé. Il correspond au registre de don- nées du PIA. En effet, par lui, passe obligatoirement en transit toute 25 ComplementCircuits d’ordinateur 4.2 Leg ereuss ae ta farile fos mieroprocesteurs (dela see OBXX Circuits intégrés aumériques information lors d’une opération d’entrée ou de sortie entre le micro- processeur et le ou les périphérique(s} connecté(s) au PLA. Une asuuce de cablage permet de le concaténer avec son homologue du port B en vue de transfert de données sur 16 bits en n’utilisant que de sim- ples instructions de stockage ou de chargement sur 16 bits du jeu instructions des microprocesseurs 680X (exemple : LDX, ...). En admettant que les lignes PAO a PAT soient toutes programmées en sortie, si le programmeur écrit dans ORA une donnée, celle-ci se retrouvera automatiquement sur les lignes périphériques PAO & PA?. Inversement, si le systéme périphérique présente une donnée sur les lignes périphériques PAO 4 PA?, toutes programmées en entrée, alors le programmeur aura la possibilité d’utiliser cette der- niére par la lecture du registre PIA : ORA qui la contient. La réalité est encore bien plus riche en combinaisons puisque cha- que ligne périphérique peut se programmer individucllement et indé- pendamment des autres lignes en enirée comme en sortie. CRB Contro! Register B ; registre de contrdie du port B Ce registre concerne la programmation des lignes spéciales CB1, CB2. I intégre les indicateurs d’interruption (CRB-6, CRB-7 et contrdie les accés au registre DDRB (CRB-2). Ainsi, les bits CRB-O a CRB-S peuvent-iis tre lus ou écrits par le microprocesseur alors que les drapeaux d’interruption ne peuvent qu’étre lus (CRB-6, CRB-7) et sont directement positionnés par les événements exter- nes qui interviennent sur ies lignes CBI et CB2. Le tabieau suivant permet de visualiser les fonctions de chaque bit du registre de contréle du port B : ocy Te [fs « 3) 2 19 ROS: | IRQBZ , —Conudle~—=—Accbs | Conte pA? ee he | Scar DDRB _ Data Direction Register B ; registre de direction du port B Ce registre permet de programmer le sens de transfert informationnel de chaque ligne périphérique du port B (PBO-PB7). Ciacun des bits du registre DDRB, qui en contient 8, contréle chacune des direc- doas de transfert de chaque ligne périphérique. Ce qui signifie que DDRB-O commande le sens de transfert de la ligne PBO et ainsi de suite.Circuits ¢'ordinateur 4.2 Les circuits de la famile es microprocesseurs bela sere SOXX, Partie 3 Chapitre 4.2.4.2 page 3 Partie 3 : Circuits intégrés numeniques Un « I » logique dans te bit DDRB-n (0 < n < 7) définira la ligne PBn en sortie (c’est-a-dire un transfert des informations vers la péri- phérie) et un « O » logique dans le bit DDRB-n définira la ligne PBn en tant qu’entrée. ORB Output Register B ; registre de sortie du port B I correspond au registre de données du PLA. En effet, par lui passe obligatoirement en transit toute information lors d’une opération d'entrée ou de sortie du micro-processeur avec le périphérique connecté au PIA. Une astuce de cablage permet de le concaténer avec son homologue du port A en vue de transfert de données sur 16 bits en n’utilisant que de simples instructions de stockage ou de chargement sur 16 bits du jeu d’instructions des micro-processeurs 680X (exemple : LDX, ...). En admettant que les lignes PBO a PB7 soient toutes programmées en sortie, si le programmeur écrit dans ORB une donnée, celle-ci se retrouvera automatiquement sur les lignes périphériques PBO a PBT. Inversement, si le systéme périphérique présente une donnée sur les lignes périphériques PBO 4 PB7, toutes programmées en entrée, alors le programmeur aura la possibilité d’ utiliser cette der- nidre par la lecture du registre ORB qui la contient. La réalité est encore bien plus riche en combinaisons puisque cha- ‘que ligne périphérique peut se programmer individuellement et indé- pendamment des autres lignes en entrée comme en sortie. L’initialisation du 6821 (niveau bas sur {a ligne RESET) remet & zér0 tous les contenus des registres internes et, de fait, programme en entrée toutes les lignes périphériques PAO a PAT, PBO a PB7 ainsi que les deux lignes spéciales CA2, CB2 (CAI et CBI ne pou- vant étre que des entrées). De plus, les interruptions sont masquées. Ainsi, le microprocesseur ne risque pas d’étre interrompu par inad- vertance. Le fait que les lignes périphériques soient en entrée l'ini- tialisation sécurise les systemes micro-informatiques dans ia mesure oii les organes effecteurs (moteurs, vérins, ...) ne risquent pas d’étre actionnés de maniére non intentionnelle. cat 3 RST | RSO -2 | GRAZ Registres adressées ‘ORA ‘ecistre de donnée A , DDRA registre de direction al | CRA registre de contidle A! ‘ORS registre de donnée B | DDRE recistre ce direction B | CRB registre de controle B N+ nvimporte quel état peut convenir. ~oo-00 zorzez| zZzzzo- 25° ComplementPartie 9 Chapitve 4.2.4.2 page 4 Crreuts d’ordinateur 4.2 Loe circuits de Ia tomile es Sota dele OX proce sseurs Le tableau précédemt fournit le tableatr de décodage des registres inter- nes du PIA 6821, Cette fonction est réalisée race aux entrées RSO, RSI ui procurent d'embiée quatre configurations. Comme deux sont man quantes et que Motorola a cru bon d'économiser une broche d'adresse, elles ont éé remplacées par un mécanisme interne qui met en aeuvre erat du bit 2 de chacun des registres de controle (CRA-2 et CRB-2). Un regard sur les différents états des lignes RSO, RS1 (portion d’adresse) permet de remarquer que les registres ORA, DDRA pos- sédent la méme adresse « matériel » (HARD). Cette remarque demeure valable pour ORB, DDRB. C’est alors qu’entrent en jeu les bits 2 de chacun des registres de contréle. En effet, si ce bit 2 est & 0, selon le registre de contréle considéré, soit le registre DDRA, soit le registre DDRB sera sélectionné. Si, au contraire, le bit 2 est 41, selon ie registre de contrdle considéré, soit le registre ORA, soit le registre ORB sera s¢lectionné. Ce systéme rend un peu plus compliquée ("initialisation du PLA mais simplifie d’autre part son cAblage (économie d’une ligne d'adressage). Hconvient maintenant d’étudier en déiail la fonction de chacun des bits des registres de contedle. Afin de ne pas compitquer inutile- ment noire propos et lorsque cela sera possible, Ja notation CRX-n symbolisera le bit n de CRA ou de CRB. CRX-0, CRX-1 Ces quatre bits contrdlent le mode de fonctionnement des deux lignes d’entrée d’interruption CAL et CBL. Pour éire plus précis, CRA-O et CRB-0 valident la répercussion des interruptions au micropro- cesseur par ’intermédiaire des signaux IRQA (broche 38) et IRQB (broche 37). Quant aux bits CRA-1 et CRB+l, ils permettent de sélec- tionner le front actif des entrées d’ interruption CAL, CBI (CX1), Ces éléments d’information sont rassembies dans le tableau suivant Front actif | Positionnement Validation du signal cRX-1 RKO de entrée | at de lindicateur ¢'ieveruption d'interruption CX1 CRX-7 IR 0 ° - Sur front __Inhibée régatif ce CX1 ROK = ts ° 1 - Sur front iROX = «0» pagatif de CX? gd CPX = atm 1 ° + Sur front Inhibée positif de CX1 TROX = «1» 1 “ Sur front ROX = « positif de CX1 ag CRKT = de Note : ie signe X symbole 4 ou B selon le cas dans lequel on se situe,Circuits d’ordinateur Partie 3 Chapit 4.2.4.2 page § 4.2 Les circuits de i fame os microprocessours {ela sere GOXX Partie 3: Circuits intégrés cumériques Remarques : — les indicateurs CRX-7 (CRA-7, CRB-7) sont restaurés (mis & zéro) aprés une lecture de feur registre de contréle respectif par le microprocesseur, — siune interruption arrive sur CX1 alors que la répercussion vers le microprocesseur est invalidée (CRX-0 = « 0 ») et sile program- meur positionne & « 1 » CRX-0 alors le signal de sortie IRQX bas- cule a état bas pour signifier au microprocesseur qu’une interrup- tion avait déja éé détectée. CRX-2 Ces deux bits (CRA-2, CRB-2) servent au programmeur afin d’aceé- der aux registres : DDRA lorsque CRA-2 = « 0» DDRB lorsque CRB-2 = « 0» ORA lorsque CRA-2 = « 1» ORA lorsque CRB-2 = « 1» Ui faut néanmoins respecter les configurations d’usage de RSO et RSI en fonction des registres auxqueis on désire aceéder. ; RS | RSO | Noms des registres adressables 0 0 DRA. ORA| fod ° DORB, ORS : ‘Lusage des bits de contréle CRA-2 et CRB-2 se fait nécessairement au moins au niveau de la routine d’initialisation ou Ie programmeur choisit la configuration du PIA la mieux adaptée 4 la tche qui lui a été assignée. L’adressage de ensemble des regisires internes en fonction des variables : RSO, RSI, CRA-2, CRB-2 est synthétisé par le tableau suivant : po RS1 RSO | CRB-2 ORAZ Registres ORA DORA CRA ons DRE CRB zzzzo- Ni m'importe quel état peut converit 28° Compiemens[Pantie $ Chapivre 4.2.4.2 case 6 Cireuits d’erdinateur Partie 2: Circuits imegrés numériques 4.2 Les eirouits de la Faria Io sore COKE CRX-3, CRX-4, CRX-5 Ces six bits de contrdle régissent le fonctionnement des deux lignes spéciales CA2, CB2 (CX2). Les bits CRA-5, CRB-S perinettent de programmer respectivement les lignes CA2, CB2 — soit en entrée d’interruption (CRX-5 = « 0 ») — soit en sortie de commande (CRX-S = « | ») Programmées en entrée d’interruption, les lignes CA2, CB2 sont respectivement analogues aux lignes spéciales CA1, CBI. La programmation en sortie de commande des lignes CA2, CB2 peut, par exemple, trouver son utilité lors du contréle de transmis- sion de données paralléles sur les fignes périphériques. La sortie de commande étant gérée comme signal de validation de données (Strobe), des exemples de programmes de communication (Driver) en langage d’assemblage (code machine 6800 et 6809) ont &¢ insérés dans ce document. Les configurations des bits CRX-3, CRX-4 gérent état de sortie de CX2. Lorsque les lignes CX2 sont programmées en entrée, les bits CRX-3, CRX-4 sont les équivaients des bits CRX-0, CRX-1 (des entrées CX1). Les tableaux qui suivent iilustrent les actions des bits de conurdie CRX-3, CRK-4, CRX-5 des registres de contréle CRA, CRB du PIA sur la programmation des lignes spéciales CA2, CB2. Programmation de la ligne CA2 en entrée dinterruption (CRA-3 = « 0») i [ Front acti | de dete | cRAS © cra | cRAa | detentree : dinterrup: tion CA2 | @ 0 ° = Sur front i négatif de CA2 i oo 7 = Sar trent i : | _negatit de CAZ | 8 7 0 | +f Sur frone ! i i | posit de CA2 i ° 7 7 — Sur tron positif de CA2Circuits d’ordinateur 4.2 Les circuits de la famite dee meroproceeseurs ela série SOXX Programmation de la Partie 3 Chapiva 4.2.4.2 paga7 | Partie 3: Circuits integres numsriques ae CB2 en entrée d’interruption (CRB-5 = « 0») Front actif 7 i {do détection| Positionnement & 1 ; CRBs | cRB4 | CRB3 |detentée| — de 'indicateur signal d‘interruption dTinterrup- CRe-6 i iROB | {| tion CBZ | oT o oT Sor front | Inhibe : i | _négatitde ce | ROB = «1» To fo FG - i Sur front | ROB= «0» | i { i | _neégatitde CBZ | ad CRB-G = «1» | 2 | «+ | 0 + Sur front : Inhibe | positifdecB2 | = TRGB = w 1» , 0 | 4 1 + | Sur front pTRGE = «0» posit deCB2 | gd CRBG = «b> | Programmation de ta ligne CA2 en sortie de commande Pour chaque configuration des bits de contrdle CRX-5, CRX-4, CRX-3, il existe une condition a la mise 8 P’état haut de la ligne CX2 considérée et une autre condition (différente de la premiére) pour sa remise a l'état bas. Positionnement a « 1» de la sortie CA2 CRA-5 | CRA-4 | CRA-3 | CA2 = «tm FT 16 | 0 | Quand CRA-7 est positionné & « 1» lors | ’une détection d'un front actif sur CAT 7 0 1 | Surie front négatif de Ihorloge E alors que I | fe compasant est dasélectionne O» tant que CRAG = «Om | 1 1) 0 | CAR | | «1» quand CRA-3 passe & «1 » Positionnement 4 « 0» de la sortie CA2 GRAS CRA-4 | CRA-3 | CAE ~ «Os TO] 0” Suri ont nga ee Frorioge Eau suture | ! lecture de ORA i 1 0 1 Surie front négatit de Vhorloge € qui suit une i lecture de ORA I TTT Lo Teves cra = od ot 7, 1 {GAR = «to tant que GRAS = «te i CA2 = «0» quand CRA-3 passe «0» 28% Complementes micreprocessaure els stra GOXX Crouits d’ordinateur Partie 3. Circuits ‘ntegras numériques Positionnement & « 1» de Ia sortie CB2 | CRBS | CRB-4 | CRB-3 | CB = «1 7 © | 0 | Quand CRB-7 est positions & «1» lors i d'une détection d'un front actif sur CBT m4 @ | 7 | Surie front positif de Phorioge € alors que le | ! ( Composant est déseiectionns cr O» tant que CRB-3 = «0» i | | CB2 = « 1» quand CAB-3 passe a « 1» 111 Quand CRB-3 = « 1» par éeriture dans CRB Positionnement & « 0 » de Ia sortie CB2 —— Tore-s | cRe-4 | res 082 = «0» i 7 © 0 _| Surle from positif de "horioge E qui suit une | 8 | Seace Bas 1 |G | 4 | Surte front positif de 'hortoge E qui suit une | | | eorture de OA i Fouand CRB-3 = «0» CB2 = «1 tant que CRBS = ate | «O» quand CRB-3 posse 8 «Oo