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基礎半導體IC製程技術
綱要
Fundamental Process for Semiconductor IC Fabrication
 IC製程簡介與其他產業應用
 矽晶的性質與加工成型
 CMOS的結構與作用原理
 基礎半導體IC製程模組
■薄膜沈積

■黃光微影製程

楊 啟 榮 教授 ■溼式與乾式蝕刻

國立台灣師範大學 機電工程學系 ■熱製程與離子摻雜

Department of Mechatronic Technology  無塵室組成與工作須知

National Taiwan Normal University
Tel: 02-7734-3506; 0955-052-392  影片輔助教材播放
E-mail: ycr@ntnu.edu.tw
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摩爾定律(Moore's Law)

摩爾定律：IC上可容納的電晶體數目，約每
隔18個月便會增加一倍，性能也將提升一倍
。摩爾定律是指一個尺寸相同的晶片上，所
容納的電晶體數量，因製程技術的提升，每
十八個月會加倍，但售價相同；晶片的容量

IC製程簡介與其他產業應用 是以電晶體（Transistor）的數量多寡來計算
，電晶體愈多則晶片執行運算的速度愈快，
當然，所需要的生產技術愈高明。若在相同
面積的晶圓下生產同樣規格的IC，隨著製程
技術的進步，每隔一年半，IC產出量就可增
加一倍，換算為成本，即每隔一年半成本可
降低五成，平均每年成本可降低三成多。摩
爾定律即表示IC技術每隔一年半推進一個世
代。台積電董事長張忠謀先生曾表示，摩爾 *戈登·摩爾(Gordon Moore,1929-) ：英特爾公司
定律在過去30年相當有效，未來10~15年應依 (Intel)的創始人之一，目前為英特爾名譽董事長
然適用。

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實現高科技產業的基礎 – 半導體製程
IC、LED、LCD、太陽能電池、微機電、奈米科技等產業之基礎

lead frame (導線架)

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3D IC
3D IC
3D IC乃將是晶片立體堆疊
化的整合模式，其最大特
點在於可將不同功能、性
質或基板的晶片，各自採 (覆晶封裝)
用最合適的製程分別製作
後 ， 再 利 用 矽 穿 孔
(Through-Si Via, TSV)技術 扇出型
進行立體堆疊整合，以有 晶圓級封裝
效縮短金屬導線長度及連
線電阻，進而減少晶片面
積，具有小體積、高整合
度、高效率、低耗電量及
成本之優勢，並同時符合 (被動元件)
數位電子輕薄短小發展趨
勢要求。
WLP: wafer level packaging (晶圓級封裝 )
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Varieties of WLP IC Chips

懷念那個工程師治國的日子

傳統WLP構裝是將晶片的I/O點，經
由散入(Fan-In)技術將凸塊以矩陣式
( Area Array)排列於晶片面積內，簡
稱為Fan-In WLP。

蔣經國與孫運璿，一九七０年代台灣經濟起 李國鼎（圖左）是台灣科技產業的重要推
飛的兩大推手。 手，有台灣「科技教父」之稱；圖右為擁
隨構裝尺寸微小化及IC元件之I/O數量急速增加，Fan-Out WLP逐漸受到重視。然而要 有「永遠的行政院長」之稱的孫運璿。
http://www.storm.mg/article/327898 (值得閱讀)
大量應用Fan-Out WLP技術， 首先必須克服製造、良率（Yield）、可靠度
（Reliability）及成本效益（Cost Effectiveness）等問題。

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30年前他們點燃台灣IC的矽晶之火 新竹科學園區之發展
技術移轉成功要素：受訓人員的素質高、RCA的配合、目標明確及縝密的學習策略。

第一期標準廠房外觀 早期園區廠房外貌 TSMC現今廠房外觀

RCA受訓人員於RCA Findlay廠與RCA公關主任合影，左起曹興城(聯電董事長)、倪其良
(精聯研發主管)、曾繁城(台積電)、戴寶通(NDL技術長)、劉英達(聯電副董事長)、陳碧灣
(台灣光罩)、史欽泰(工研院) (總計三批人赴美受訓，共44位菁英參與)

http://blog.udn.com/lb610211/262808
http://www.sunyunsuan.org.tw/b_1.asp?newsid=12&newscat=A
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Infrastructure of Taiwan IC Industry

台灣I C產業結構完整，在群聚效應下，
創造了我國I C產業強大競爭力

順德、百容、佳穎…
揚博 Lead
Chemical
克萊恩 Frame
聯發科 長興化工
台灣光罩 20
威盛 13
…
類比科 翔準先進
創意 台灣杜邦
聯電
… 中華凸版
力晶
Design Photo Packaging Testing
House Mask IC Fab 旺宏
華邦電 48 37
16
140 4 台積電
世界先進 日月光、矽品、
… 華泰、南茂、京
合晶
Substrate 元電、力成、飛
崇越 Blank
漢磊 Wafer 15 信、超豐、菱生
中美晶 及華東…
8 景碩、全懋、華通…
…
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薄膜電晶體-液晶顯示器
(Thin film transistor liquid crystal display, TFT-LCD) TFT-LCD結構

ITO導電玻璃

ITO導電玻璃

70-inch 82-inch
Samsung shows big LCD TV panel 早期背光源為冷陰極螢光燈管(CCFL)，現在逐漸被LED 陣列燈源所取代

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LCD 製程技術
TFT-LCD: 三明治的構造

Color filter

LCM (Liquid Crystal display Module)

http://auo.com/?sn=405&lang=zh-TW
-17-
(友達光電公司網站有製程動畫展示https://auo.com/zh-TW/TFT-LCD_process_animation/index/) -18-
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固態光源：發光二極體
Light emitting diode (LED)
台灣

LED chip Blue LED White LED

Yellow
phosphor
LCD
產業鏈結構

High power white LED

http://cdnet.stpi.org.tw/ 台灣師範大學機電工程學系 -19- 台灣師範大學機電工程學系 -20-

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半導體發光元件材料 GaN blue LED

Nitride-based is the most suitable material
 GaN LED means “gallium nitride light emitting diode.
p-
(ITO glass) electrod Ga-face(0001)
transparency electrode transparency
p-type GaN (Mg doped ) electrode

n- MQW (In1-xGax N)
electrod (Multi quantum well) p-GaN
MQW
n-GaN
n-type GaN (Si doped)

buffer layer (AlN+undoped GaN)

buffer layer

sapphire
substrate

 Cross-section of conventional GaN LED. n-face(0001)

Ref: N. Shibata, Phys. stat. sol., Vol.2 , pp.254-260, 2002

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Loss due to critical angle

Fabrication Process of LEDs on Sapphire
light
total internal reflection
(2) 定義大小區塊 (3) 透明接觸層製作
(1) 磊晶結構

p-GaN MQW p-GaN

p-GaN n-GaN
MQW
n-GaN u-GaN
sapphire
u-GaN
n-GaN active layer θ1 θ2
Mesa Semitransparent metal
Sapphire
或ITO導電玻璃 substrate
(4) P電極製作 (5) N電極製作 (6) 熱處理
p-GaN MQW n GaN • Sinθ 1 = n air • sin θ 2
n-GaN
When θ1 is critical, θ 2 = 90
u-GaN (7) 點燈測試
sapphire 1
θc = sin -1 = 23.6
n GaN
p-type contact Ni/Au n-type contact Ti/Al

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Fabrication of pattern
Fabrication of pattern sapphire substrate (PSS)
sapphire substrate (PSS)

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Applications of LED
LED產業結構

手機LED背光源 紅綠燈 LED室內裝飾燈 LED戶外看板 LED LCD TV

車頭LED照明燈 LED照明燈 LED 公園路燈

台灣師範大學機電工程學系 -27- High-power white LED has a big market!

台灣師範大學機電工程學系 -28-
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柴氏(Czochralski method, CZ)長晶法

首先生成SiC，SiC再與SiO2作用，形成Si, SiO, CO 決定拉昇速度因素：
• 矽融溶潛熱
• 固化速率
• 溫度梯度
• 固液兩相的熱導係數
(長一根8吋晶圓鑄棒約
需兩天)

矽晶的性質與加工成型
1780~2000℃

純度98%
必須再精煉

(反應消耗電功率極大12~14KW-hr/公斤) 在坩堝內加熱使矽融溶，藉由種晶(seed)的帶領，以
拉昇器將鑄棒往上拉，造成一個固-液相的界面。
雜質原子會往液相跑，留在鑄棒尾端，因此尾端必
須切掉拋棄。
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注意各流程說明與目的！
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方位指定加工 切片 (Slicing)
平邊與V-型槽

Flat & Notch Grinding

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圓邊 (Edge Profiling) 研磨&拋光

低速旋轉
Lapping & Polishing

具SiO2的微細懸浮矽酸膠
及NaOH(或KOH、NH4OH)
高速旋轉

•除去切片或輪磨所造成的鋸痕及表面損傷
•改善晶圓的曲度、平坦度、平行度
•具單面研磨機與雙面研磨機

•具單面拋光機與雙面拋光機
•挾持方式：蠟黏著、真空吸附、固定於載具盤
•拋光過程包含了化學與機械反應機構(CMP)
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Silicon wafer production process Miller indices

三個晶格平面與結晶軸交點座標之倒數

(h k l )平面米勒指數 {h k l }平面族(對立方晶格而言)
[h k l ]方向指數 <h k l >方向族(對立方晶格而言)

https://www.youtube.com/watch?v=13-JmHpCmNA
https://www.youtube.com/watch?v=AMgQ1-HdElM
https://www.youtube.com/watch?v=LWfCqpJzJYM
轉450 轉450
<100> <110> <111> (堆積最密)
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矽為四價鍵
矽為鑽石立方結構
負摻雜(摻入的五族元素稱為施體)

八面體代表的涵意
 點 ：<100>
正摻雜(摻入的三族元素稱為受體)
 稜線：<110>
 面 ：<111>

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摻雜磷 摻雜硼
矽晶圓的規格
Secondary Primary Primary
flat may be flat flat
here (180o) (110) (110) P type, 摻雜硼
plane plane
Secondary
flat Secondary
flat CZ長晶方法

Primary Primary 晶圓為Prime等級

flat flat
(110) (110)
plane plane 晶圓最大及最小的厚度差
Secondary 彎曲度/撓曲度
flat
晶圓為Test等級 (晶片等級區分：Prime, Test, Dummy)

Illustration of coded "flats" as typically used on 4 in. wafer to

help identify them (SEMI standard).
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(清洗矽晶圓的標準步驟)
RCA關廠23年 還在毒台
比例與時間各家會有所差異

去除有機物

SiO2會沾水
去除氧化膜 Si不沾水
RCA7.2公頃廠址被列為重大污染場址，設了51口監測井。
去除微粒子與有機物

去除金屬

去除氧化膜

或是旋乾(spinning dry)

相當重要！！

RCA是美國無線電公司（Radio Corporation of America）的簡稱 http://news.ltn.com.tw/news/focus/paper/872804

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2.38% TMAH 正光阻顯影劑

半導體製程之化學藥品的使用安全性

氫氟酸(HF)灼傷圖例
氫氟酸中毒 逾2/3是半導體工程師
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家用除鏽劑也會氫氟酸中毒 實驗室用電安全
台北縣一名50多歲男子日前自行買清潔劑清洗家中冷氣機，但過程中他只戴棉質手
套，且清潔劑沒有稀釋，不慎接觸到皮膚，之後他手指開始出現灼熱、刺痛感，一
小時後，他手指僵硬、無法彎曲，緊急就醫。醫師表示，清潔劑中有氫氟酸的成分，
其有「蝕骨酸」之稱，若男子再晚一步就醫，手可能會被腐蝕，甚至殘廢。
氫氟酸俗稱「蝕骨酸」，因為它一旦接觸到人體骨頭中的鈣質，就會產生低血鈣症
狀，嚴重組織會壞死，甚至殘廢。林口長庚醫院臨床毒物科主任林杰樑表示，「氫
氟酸裡面含有氟，它會跟我們組織裡的鈣質結合，而且氫氟酸的氟會滲透到組織深
層，造成組織的壞死。」
清潔劑隱藏物質殺傷力強大，謹記自保3步驟，要稀釋清潔劑，口罩、手套都得戴，
不小心接觸也要立刻用大量清水沖洗，當然也要保持通風，避免中毒。林杰樑指出，
「一定要沖洗20分鐘，有時候剛沖洗的時候，你的疼痛會減輕，但是你不要忘了，
可能會滲透到組織內。」(新聞來源：年代新聞記者饒祥以、陳俊傑)

碩士女洗基板 一滴「化骨水」險爛腿 沾上就死定了！媽媽們一定要知道的這款清潔劑…

http://udn.com/news/story/9/2129288 http://theme.udn.com/theme/story/6774/2133911

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Vg
SiO2

Si

CMOS的結構與作用原理
Metal-Insulator-Semiconductor (MIS)
The heart of a MOSFET

M O S
Vg
Metal-Oxide-Silicon Field Effect Transistor
MOSFET
金屬氧化半導體場效電晶體

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金屬
Al 或多晶矽(摻雜磷) (閘極電壓)
Vg > 0 (決定開關)
場氧化層 MOS電晶體構成四接點電子元件
防止相臨電晶體
發生短路

N (P) (決定電流大小) 電子流 (源極電壓)

N (P)
(Field oxide) Vd > 0 Vs (接地)

P (N)型底材 (汲極電壓)
(Source/Drain)
Vsub (接地) (底材電壓)
MOSFET Vg < 0

依其傳導載子的不同可以分為PMOS及NMOS
二種。若將這二種MOS合在一起使用則稱為互
補式金屬氧化半導體電晶體，即為MOSFET 電晶體可視為一種固態開關 Vd < 0 電洞流
CMOS（Complementary MOS）。 當半導體元件的積集度增加後，NMOS會消
耗大量電力並產生熱，使得元件的穩定性與 (接地)
CMOS的優點為操作時比較省電，因此一般電 可靠度降低。
路佈局設計就是以CMOS為基本單元來設計。
Vsub (接地)
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當在閘極(gate)施以負偏壓時，就會在氧化層下
方薄區內感應出許多電洞，當在汲極(drain)施
加一個負偏壓之後，聚集的電洞就可經由源極
(source)與汲極之間的通道導通。

基礎半導體IC製程模組
PMOS

當在閘極施以正偏壓時，就會在氧化層下方薄
區內感應出許多電子。當在汲極施加一個正偏
壓之後，聚集的電子就可經由源極與汲極之間
的電子通道導通。
NMOS

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薄膜沈積 氧化矽(SiO2)薄膜沉積
Chemical Vapor Deposition (CVD)  磷矽玻璃(PSG) 熱流動(flow)：將PSG與BPSG加熱至其玻
璃 轉 換 溫 度 (glass transition temperature,
APCVD (400℃左右@ 常壓下) Tg)以上(850~950℃, 20~40 min)，使它們產
生流動現象，達到表面平坦化的目的，以利
後續製程的進行。

PECVD (400℃以下)

 PECVD
 LPCVD
 APCVD  硼磷矽玻璃(BPSG)
 MOCVD APCVD (400℃左右@ 常壓下)
PSG與BPSG的用途說明
(光電薄膜沈積)
離子轟擊(Ion bombardment)的效用

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氮化矽(Si3O4)薄膜沉積 氮化矽薄膜的應用
LPCVD (700~800℃@ 0.1~1Torr)
3SiH2Cl2(g)+7NH3 (g) → Si3N4(s) +3NH4Cl(s)+3HCl (g)+6H2 (g)  Si3N4不易被氧所滲透，可作為進行場氧化層(field oxide)製作時，防止晶片表
室溫為液態 面的主動區域(active area)遭受氧化的幕罩層，此即為LOCOS (Local
PECVD (450℃以下) oxidation of silicon)製程。
RF+N2(g)
SiH4(g)+NH3(g) → SiNx:H(s) + +3H2 (g) x: 0.8~1.2  Si3N4對鹼金屬離子的防堵能力佳，且不易被水氣(moisture)所滲透，廣泛應用

(Silane) 於半導體元件的保護層(passivation)
易爆炸
 SiO2的蝕刻幕罩(mask)，並可作為矽晶圓以KOH蝕刻，製作矽微結構時的蝕

刻幕罩(MEMS應用)

二氧化矽 (111) (100) 二氧化矽 (111) (100)

或氮化矽 o 或氮化矽
54.75

矽晶片 矽晶片

(應力問題說明) (a) <100>矽晶片 (b) <110>矽晶片

單晶矽非等向性蝕刻
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Physical Vapor Deposition (PVD)

Sputtering (濺鍍)

TiN, TiW

濺鍍腔體內部構造
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Evaporation (蒸鍍) 膜厚之均勻性

Joule heat (thermal) or Electron beam (E-gun)
 利用晶片基座的公轉與自轉，增強鍍膜的均勻性

蒸鍍對合金或是化合物的沈
積成份控制性差

Dual E-gun evaporator

(交大半導體技術中心)
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CVD與PVD的比較 黃光微影(Lithography)製程
紫外光曝光
光罩

光阻
薄膜

基板

定義光阻圖案 顯影
正光阻 負光阻

薄膜 薄膜

基板 基板
(c)
PVD的缺點︰ 蝕刻形成薄膜圖案 蝕刻

階梯覆蓋(Step coverage)能力較差(CVD>濺鍍>真空蒸鍍 薄膜 薄膜
>E-gun) 基板 基板

 沈積薄膜的純度不易控制(蒸鍍時坩鍋材質亦會析出附著) 光阻去除
去除光阻
對合金或是化合物的沈積成份控制性差(不同材料蒸發速 薄膜 薄膜
率不同) 基板 基板

先進的VLSI製程裡，僅Al金屬仍應用濺鍍長膜外
(d) 正、負光阻微影製程示意圖
，其餘均改以CVD進行薄膜沉積
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黃光微影(lithography)製程

(PR=Photoresist)

濕式光阻 乾式光阻

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SU-8 Microstructures by lithography (定義圖案)

SU-8 Structure filled by electroforming with Ni-Fe alloy
(精密電鑄沉積形成結構)

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光罩的設計技巧
光罩的設計技巧 (續)
光罩繪製是微影製程最基本步驟，透由光刻程序將光罩上的圖案的轉移
微致動器設計與製作
至光阻，才能在基材上製作微結構。

送件製作光罩
圖案(Layout)設計
轉檔成GDS格式 交大奈米中心
CADENCE
奈米元件實驗室
L-EDIT
台灣光罩
AUTOCAD
台灣杜邦
光罩的設計製作流程
1. 電路圖案 ■ 透光區
GDS圖檔送至光罩製作單位後，須註明圖案的範圍與邊界座標、最小線寬，並指定
透光(Clear)與不透光(Dark)區域。Clear表示製作的光罩繪圖的區域為可透光，而
Dark表示繪圖的區域為不可透光。Clear與Dark區域的選擇，則視採用的光阻種類(
正、負光阻)與製程需要而定。圖案設計可由不同層(Layer)之Layout一起組成，並
以不同數字編號及顏色區分層次，這些層號資料必須提供給光罩製作單位。通常每 2. 犧牲層圖案 3. 結構圖案
光罩佈局設計，共三道光罩
層Layout做一片光罩，同層圖案只能指定都是Clear或都是Dark，不可要求同層圖 ■ 透光區 ■ 不透光區
案有些作成Clear區域，有些則作成Dark區域。
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光阻(Photoresist, PR)的微影程序
Photomask of UV Lithography resist

(Priming)

Dehydration Bake Soft Bake

10-15min @ 250℃ Vacuum ? min @ ? ℃
Spin Coating
UV
Development
(agitation)
Post Exposure Bake
(Rinse) (optional)
Exposure
? dosage/?thickness
(a) CAD Layout (b) Chrome Mask
光阻組成：樹脂(Resin)
Source: http://daytona.ca.sandia.gov/LIGA/mask.html Vacuum Hard Bake 感光劑(Sentsitizer)
( Sandia National Laboratory, USA ) Spin Drying ? min @ ?℃ 溶劑(Solvent)

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微影程序說明 微影程序說明(續)

晶片前處理：去水烘烤與塗底(Hexamethyldi-silazane, HMDS)增加光阻附著性 預烤(pre-bake)或稱軟烤(soft-bake)

 旋轉塗佈：影響P.R.厚度之因素有注入P.R.之體積、晶圓之大小、轉速、 P.R.黏度
(光阻必須存放於冷藏櫃中，使用前再拿出室溫中放置至少30分鐘)

HMDS Oven Spin coater ( I ) Spin coater ( II ) RC-6

(精儀中心) (儀科中心) (交大機械系)

https://www.youtube.com/watch?v=Fz24x3CPo1I
Hot plate
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微影程序說明(續) 微影程序說明(續)

曝光(exposure)與光罩對準(mask align)

步進照像系統(Stepper) 電子束直寫系統 (E-beam direct writer)

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Wafer︰大圖案
解析度=K/NA
K常數、波長、NA數值孔徑
曝光源的分類 單面光罩對準 mask︰小圖案

玻璃鍍鉻光罩 dark clear

線寬
解析度
0.5m
上視顯微鏡
0.35m 光罩
加上邊框

光阻

矽晶片
石英鍍鉻光罩 對準記號
0.25m 以可見光做單面對準
0.18m

X-ray光罩 汞弧光燈光譜(過濾後)

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光罩-晶圓對準示意圖

Patterned Wafer
Mask 2

Mask 3
實際aligner key的大小

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單面光罩對準設備
量產型曝光設備

Wafer chuck

Source: KarlSuss technology report

Mask holder
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雙面光罩對準 Wafer︰小圖案
mask︰大圖案 微影程序說明(續)
顯影(development)

驟：
放入矽晶片
顯影

顯微鏡觀察系統

以可見光做雙面對準
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溼式與乾式蝕刻(注意蝕刻選擇比的觀念)
硬烤(post-bake or hard-bake)

微影程序說明(續)

Cr-7

光阻去除(strip)
溼式去光阻：有機溶劑如丙酮

無機溶液如硫酸(H2SO4)加
雙氧水(H2O2)
乾式去光阻：氧電漿(O2 plasma)
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溼式與乾式蝕刻
電 漿
蝕刻
遮罩層
結構層

濕式蝕刻法 乾式蝕刻法

反應性離子蝕刻(RIE)系統, 感應耦合電漿蝕刻(ICP-RIE)系統,
NTNU MOEMS Lab. ITRC

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光阻 薄膜

溼式蝕刻
 溼蝕刻 (wet etching) 基板 基板

等向性蝕刻

蝕刻是緊接著微影後的一個重要製程，當微影步驟將光罩上的圖案轉移到光
阻後就可以進行蝕刻，此時薄膜上黏有光阻的部分不會被蝕刻，所以光罩上
的圖案也間接的轉移到薄膜上，平常我們所說的線寬不儘是指微影製程後的 基板 基板
寬度，而是蝕刻後薄膜的線寬，因此除了微影製程解析度要高外，蝕刻製程
完全非等向性蝕刻 非等向性蝕刻
後薄膜截面的輪廓更值得我們注意。
等向性蝕刻、非等向性蝕刻與完全非等向性蝕刻
選擇性 (selectivity) 是指薄膜的蝕刻率與光阻或蝕刻幕罩的蝕刻率之比，選擇
在進行蝕刻時如果對每個方向 (xyz) 的蝕刻速率都一樣則稱為等向性蝕刻
性愈高表示蝕刻大部分對欲蝕刻的薄膜進行，對光阻或蝕刻幕罩的影響愈小
(isotropic etching) ，這種蝕刻線寬會變大而側壁 (side wall) 呈弧形，稱額外
，則薄膜重現光阻圖案的準確性愈高。
被蝕刻的部份為切底 (undercut) ；反之若每個方向的蝕刻率不同則稱為非等
向性蝕刻，此時切底較改善且側壁趨向垂直，完全非等向性蝕刻是專指對垂
直方向 (z) 進行蝕刻，側壁達到垂直 90 而且沒有切底。
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常見半導體材料的蝕刻藥品 二氧化矽的蝕刻
二氧化矽的蝕刻主要以氫氟酸來進行，例如
氫氟酸與氟化氨 (NH4F) 混合的緩衝氧化矽蝕
刻 液 (Buffered Oxide Etchant, BOE)
(NH4F:HF=6:1)，氫氟酸直接與矽反應，氟
化氨則補充在蝕刻反應中消耗的氟離子，反
應式如下式所示 。由於二氧化矽的生長方式
有溼氧、乾氧、化學氣相沈積等，而且還有
經過摻雜的磷矽玻璃與硼磷矽玻璃，對氫氟
酸的蝕刻速率都不一樣，基本上以氧化方式
的二氧化矽緻密最高，所以蝕刻率較慢，高
摻雜硼會降低蝕刻率，而高摻雜磷則會增加 CF4電漿
資料來源：交通大學半導體技術管理中心
蝕刻率。

SiO2 + 6HF  H2 + SiF6 + 2H

光阻當作氧化矽之蝕刻幕罩

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氮化矽的蝕刻
Resist
半導體常用的材料如單晶矽、多晶矽、二氧化矽、鋁等物質的蝕刻液對光阻的
SiO2
Si 選擇性都很高，但氮化矽的蝕刻液磷酸對光阻的選擇性就很差，所以可以在氮
化矽上先長一層二氧化矽，微影後蝕刻二氧化矽再利用二氧化矽當幕罩來蝕刻
氮化矽，事實上溼蝕刻的進行與蝕刻液組成、攪拌 (stirring) 、溫度、薄膜生
長條件、緻密度等都有關係，以下介紹幾種常用材料的溼蝕刻。
Mask
SiO2 氮化矽 二氧化矽蝕刻幕罩
光阻圖案
Si
Negative Resist 微影
Positive Resist
基板 基板

SiO2
蝕刻二氧化矽 蝕刻 CF4電漿
SiO2 氮化矽
Si Si 氮化矽 二氧化矽蝕刻幕罩 蝕刻
氮化矽

SiO2 85% 磷酸
基板 基板
SiO2 175oC
Si Si 二氧化矽當作氮化矽之溼蝕刻幕罩 光阻當作氮化矽之乾蝕刻幕罩
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幾種常用薄膜溼蝕刻液與蝕刻率 (nm/min) 比較 (本表節錄自 Journal of Micro-Electro-

Mechanical Systems，Vol.5 ， No.4 ，第256頁) Lift-off 製程說明
蝕刻液 蝕刻物 單晶 多晶 二氧 磷矽 氮化 鋁 鎢 鈦 光阻
質 矽 矽 化矽 玻璃 矽
掀離(lift-off)是一種不經由蝕刻而定義出薄膜 (主要是金屬) 圖案的方法。 首先沈積一層較厚
49% HF 二氧化 * 0 2300 3600 14 4.2 <5 >1000 0
矽 的模板層 (stencil layer) ，以微影製程定義出與需要相反的圖案，之後濺鍍或蒸鍍較薄的金
10H2O:1HF(49%) 二氧化 * 0.7 23 470 1.1 250 0 1100 0
矽 屬在整個晶片上，關鍵是基板與模板層上的金屬沒有連在一起，所以將晶片浸入模板層的蝕
85% H3PO4 160 C 氮化矽 * 0.7 0.07 2.4 2.8 980 * * 55 刻液時，模板層連同其上的金屬會整個掀開，留在基板上的就是所需要的圖案了，當某種薄
126HNO3:60H2O:5NH4F 矽 150 310 8.7 170 0.2 400 13 300 0 膜不易找到適當的蝕刻液，亦即其蝕刻液對光阻或其他薄膜的選擇性很差時，剝離製程就變
得非常重要，尤其是針對金屬圖案的定義。
33% KOH 80 C 單晶矽 1400 >1000 7.7 38 0 >1000 0 * >1000

16H3PO4:1HNO3:1CH3COO 鋁 * <1 0 <1 0 660 * 0 0 模板層 模板層圖案

H:2H2O 50 C
20H2O:1H2O2:1HF 鈦 * 1.2 12 210 0.8 >10 0 880 0
微影
基板 基板
H2O2 鎢 * 0 0 0 0 <2 19 0 <0.2

濺鍍金屬
50H2SO4:1H2O2 120 C 金屬有 * 0 0 0 0 180 * 240 >1000
機
金屬圖案
CH3COCH3 (ACE) 光阻 * 0 0 0 0 0 * 0 >4400
剝離
基板 基板
註：單晶矽為 <100> 矽；多晶矽為 n+ ；二氧化矽為溼氧化；磷矽玻璃為經過退火處理；鋁含
2% 的矽；鎢與鈦都是利用濺鍍沈積；光阻為 OCG 820 PR
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Construction of metallization patterns by lift-off process Etching Lift-off

Metallization
Metal source
Acetone
Photoresist
Negative
resist
Substrate mask

substrate Positive
(a) Define resist (b) Metal deposition (c) Strip resist mask

Lift-Off Resists (LOR)

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物理濺擊或離子銑削
小於
100 millitorr
物理動能傳輸
高激發能量 乾式蝕刻
 乾蝕刻 (dry etching) 非等向性蝕刻
Plasma
表面破壞
乾蝕刻沒有液態的蝕刻
溶液，主要分為物理濺 活性離子蝕刻

擊或離子銑削、電漿蝕 100 millitorr 兼具物理與化學

範圍 可控制蝕刻之非等向性
刻、與介於兩者之間的
選擇性適中
活性離子蝕刻三類，右
圖 是三者蝕刻特性與壓
etch stop
電漿蝕刻
PR, metal, SiO2, Si, Polysilicon…...
力、激發能量的分類關 化學反應, 速度快
substrate mask
係圖。 等向性蝕刻
PR, metal, Si3N4, SiO2, Si, Polysilicon…...
壓力較高 選擇性較高
表面較少破壞
Mask材料選擇的原則：高選擇比, 蝕刻深度, 非等向性…
物理濺擊或離子銑削、電漿蝕刻、與
活性離子蝕刻之關係
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活性離子蝕刻(反應性離子蝕刻, Reactive ion etching, RIE)兼具物理與化

學的特性，係適當的選擇與薄膜進行反應 (蝕刻) 之氣體，通入反應室中
物理濺擊或離子銑削與濺鍍非常相似，偏向於物理性的碰撞與能量轉移， 並解離成電漿，並施與一偏壓，讓離子轟擊與電漿蝕刻同時進行，所以
首先將氣體解離或激發成電漿同時施予一陰極電壓，此時帶正電的離子會 具有某種程度的非等向性蝕刻，而且選擇性足以讓人接受，所以應用比
較廣，下圖是活性離子蝕刻系統的示意圖。
因為電位差而加速往電極板表面衝撞，稱為離子轟擊(Ion bombardment) ，若
將晶片置於電極板就可以對薄膜進行離子轟擊，所以具有非等向性蝕刻的
流量控制
射頻電源
特性，但相對的選擇性較差且容易造成薄膜表面的破壞。
進氣

電漿蝕刻比較依賴化學反應來進行蝕刻，所以偏向等向性蝕刻，選擇性較
+
高且對薄膜表面的破壞較少，其原理是將反應氣體解離成對薄膜具有反應 晶片
氣體
性的離子 (電漿) ，離子與薄膜進行化學反應 (蝕刻) 產生輝發性物質，再經
由真空系統抽出。
節流閥

真空幫浦

活性離子蝕刻系統示意圖
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幾種常用薄膜活性離子蝕刻之氣體與蝕刻率 (nm/min) 比較 (本表節錄自 Journal 熱製程與離子摻雜

of Micro-Electro-Mechanical Systems，Vol.5 ， No.4 ，第262頁)
 熱製程：熱氧化層成長(thermal oxide layer)
蝕刻氣體 (sccm) 蝕刻 單晶 多晶 二氧化 磷矽 氮化 鋁 鎢 鈦 光阻
物質 矽 矽 矽 玻璃 矽
把矽晶片曝露於高溫且含氧的環境中一段時間之後，即可在晶片表面長成(grow)
90CF4/30CHF3/120He 二氧 >10 190 470 620 180 * >10 >10 220
化矽 一層與矽的附著性良好，且電性符合絕緣體要求的SiO2，可作為MOS結構中的墊
13SF6/21He 氮化矽 30 73 31 48 82 * >10 >10 69 氧化層(pad oxide)、場氧化層(field oxide)，及犧牲氧化層(sacrificial oxide)。事實
45CF4/15CHF3/60He 富矽氮化 >10 35 32 45 76 * >10 >10 40 上，矽晶片於室溫空氣中即可產生厚度約數Å到20 Å的SiO2層，稱為原始氧化層
矽
180Cl2/400He 矽 >10 340 0.8 14 56 >10 >10 * 300 (native oxide)。
30Cl2/50BCl3/20CHCl 鋁 >10 450 68 74 93 600 >10 * 630 900℃以上
3/50N2 Si(s)+O2(g) → SiO2(s) 乾式氧化(dry oxidation) (成長慢、緻密度高)
80SF6 鎢 >10 580 120 150 260 * 280 >10 240 
600℃以上
51O2 光阻 * 0 0 0 0 0 0 * 340 Si(s)+2H2O (g) → SiO2(s) +2H2 (g) 溼式氧化(wet oxidation) (成長快、緻密度低)


註：單晶矽為 <100> 矽；多晶矽為 n+ ；二氧化矽為溼氧化；磷矽玻璃為經過退火處理； 2H2 (g) +O2(g) → 2H2O (g)

鋁含 2% 的矽；鎢與鈦都是利用濺鍍沈積；光阻為 OCG 820 PR 
注意通氧氣(先)與氫氣(後)的順序與濃度…..氫過量易造成曝炸。通入氧氣對氫氣的比
例為1.3～1.5，必須小於2，且較高的爐管溫度，可避免未反應氫氣累積，發生氫爆。

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SiO2 熱製程 (續)

熱製程 Si
回火(annealing)：回火在半導體製程的應用，主要是著眼於恢復或改善半導
(a) 熱氧化成長SiO2 體材料的電子性能，或降低因製程所產生的內應力。主要的回火製程應用於：
PR (a)後離子植入(post ion implantation)的回火, (b)金屬矽化物(silicide)的回火, (c)薄
SiO2
膜沈積或薄膜成長後的應力消除。
Si


(b) 微影及BOE蝕刻SiO2 矽化反應(silicide reaction)：Ti(s) + 2Si(s) → TiSi2(s)
SiO2
Si 為何要作矽化反應？ Si (最下層)- TiSi2 – TiN– Al(最上層)的關係說明
 Al是半導體製程最常用的金屬，但Si與Al的界面並不安定

(c) TMAH蝕刻液中以不同操作條件蝕刻  在Si與Al的界面增加一層TiN作為阻障層(barrier layer)(用來隔離Si與Al)

氧化矽成長
氧化矽作為蝕刻遮罩  TiN造成MOS元件之歐姆式接觸能力降低，以導電性較好的TiSi2加於Si與TiN的界面

熱氧化處理需要在高溫爐管區中進行，爐內溫度控制在800 - 1000℃。矽晶圓在爐內高  MOS元件的接觸金屬(contact metal)實際上是TiSi2 (下層) 、TiN (中層)、Al(上層)

溫環境下，晶圓表面會與通入爐管內之氧氣作用而形成二氧化矽膜(SiO2)。 三層結構

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薄膜應力的控制 熱製程 (續)

Heavily Boron Doped Silicon Layer Microstructures 熱流動(flow)：將PSG(磷矽玻璃)與BPSG(硼磷矽玻璃)加熱至其玻璃轉換溫度
(glass transition temperature, Tg)以上(850~950℃, 20~40 min)，使它們產生流動現
象，達到平坦化(加上CMP研磨)的目的。
中
區
微
機
電
中
未經處理之P+ layer (高應力形變) 心
技
術 固化(curing)：加溫用來蒸除(evaporate)某些薄膜材料內的有機溶劑，以增
資
料
加薄膜的密度。
 半導體元件的積集度增加，需要多層金屬層，才能完成整個IC導線的連接。
 多重金屬層的製作需要非常平坦的介電層(CMP發展的主因)。
 SOG (Spin-on glass)是一種液態SiO2，晶片旋塗SOG後可增加平坦性。
 為將SOG轉換成固態SiO2層，必須將晶片置於400~450℃的爐管，蒸除SOG內的溶劑
經退火處理之P+ layer (低應力形變) -107- -108-
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SOG的平坦化製程 離子摻雜(doping)
擴散法(diffusion)
旋塗式玻璃 (spin-on glass, SOG) 是形成薄膜也是平坦化一種方式，如圖 將溶
於溶劑中的介電物質旋轉塗佈在需要平坦化的晶片上，使介電物質隨著溶劑 擴散可分為兩個主要步驟，預置 (predeposition) 和趨入(drive-in)，在預置時摻
雜物質經由氣體帶入爐管中，溫度通常大於 800 C ，使定量的摻雜物質進入
填入溝渠中，再經過高溫固化，形成近似二氧化矽的物質在晶片上，讓表面
晶片表面，趨入步驟則是藉由一定時間的高溫擴散，使摻雜物質重新擴散為所
輪廓比較平滑達到局部平坦化的目的，使後續的製程得以順利進行。 需的濃度分佈曲線。

溝渠 薄膜 旋塗式玻璃

基板 基板

(a) (b)

旋塗式玻璃局部平坦化

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金屬
Al 或多晶矽(摻雜磷) 氧化擴散高溫爐

場氧化層
防止相臨電晶體
發生短路

N (P) N (P)
(Field oxide)
P (N)型底材
(Source/Drain)
MOSFET

依其傳導載子的不同可以分為PMOS及NMOS
二種。若將這二種MOS合在一起使用則稱為互 還有固體源
補式金屬氧化半導體電晶體，即為MOSFET Carrier air 載氣
CMOS（Complementary MOS）。

CMOS的優點為操作時比較省電，因此一般電
路佈局設計就是以CMOS為基本單元來設計。

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氧化擴散高溫爐 離子植入(ion implantation)

離子佈植是將經由高電壓加速的帶電原子或分子直接打入基材，最原始的目的是將欲摻雜
的離子打入晶片中，因為比擴散法更能將所需要的摻雜物質準確的打入且控制濃度分佈，
所以在積體電路中的應用很廣，例如製作 CMOS 電晶體中的源極 (source) 與汲極 (drain)
、 n 井與通道阻絕 (channel stop) 等。

 離子植入法可藉由控制離子束電流量與施加電壓，掌握摻雜的濃度與深度。

 離子植入法具良好的摻質縱向分佈控制，而熱擴散法離子層的分佈會產生橫向擴張現象。

而在微機電系統中最重要的應用就是在單晶矽上佈植入 p 型摻雜物質，利用氫氧化鉀對 p
型摻雜單晶矽的低蝕刻率來製作微機械結構，不過由於離子佈值機價格非常昂貴，而摻雜
大部分可以利用較便宜的擴散製程完成，所以若就價格、效益、及微機電系統的製程來考
量，離子佈值機的投資似乎值得商確。

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離子植入系統的說明
先在反應室中加電壓使電子加速與氣體產碰撞而
離子植入 產生電漿，亦即具有帶負電、正電或電中性的離
Ion implantation 子與分子、原子團 (radicals) 等，接著藉由萃取電
極 (extraction electrode) 之高負電壓將帶正電離子
分離出，往解析磁場 (analyzing magnetic) 前進，
解析磁場會分離出真正需要的離子，以 BF3 所產
離子佈植是將所需的摻雜元素(如砷)電離成正離子，並施加高偏壓 生的離子 BF2+ 、 B++ 與 B+為例，在經過解析磁
，使其獲得一定的動能，以高速射入矽晶圓的技術。 場後只有一種離子被選擇出來進行佈植，然後進
入加速管 (acceleration tube) 中加速離子並聚焦
(focusing) ，同時分離出電中性離子束 (neutral
beam) ，最後帶電離子束進入掃瞄系統 (scanning
擴散摻雜 system) 對晶片進行離子佈植，整個製程得在高真
空中進行，而且特別注意離子佈植製程不僅設備
複雜昂貴，而且充滿毒氣、高電壓、幅射與強
磁場。

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無塵室(Clean room or FAB) 組成與工作須知

Abatement
equipment
無塵室等級是參考美規209E，它所管制的項目包括：落塵量、溫度、溼度、 Bulk gas pad
靜壓及照明度……等等，而所謂的等級之分是依據落塵量的最大設計值來做基
準，比如說10級無塵室（Class 10 Clean Room）它的最大落塵量為每1立方英
呎大於0.5 m粒徑的particle不得超過10顆，相同的道理1000級無塵室（Class Clean room
Vacuum
pumps
1000 Clean Room）它的最大落塵量為每1立方英呎大於0.5 m粒徑的particle
不得超過1000顆，所以等級數字越小代表級數越高。級數越高的無塵室所管制
的particle就越細，像是0.1或0.2m，但仍然是以0.5 m的管制數量做為級數的
代表。 Sub fab

業界常見的級數 : Special
Class 100000 Basement gases
Class 10000
Class 1000
Class 100 Chemical blend
Bulk gas Chillers Gas
Class 10 purifiers & dispense bunkers
equipment

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實現微/奈米元件的場所

無塵實驗室與生產工廠

無塵室縱斷面圖
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無塵室工作須知(自行研讀)：重要！關係到生命安全
無塵室之構成(續)

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化學物處理注意事項

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化學物處理注意事項 (續)
影片輔助教材播放
How a CPU is made.mp4
https://www.youtube.com/watch?v=qm67wbB5GmI

Semiconductor Technology at TSMC, 2011.mp4

https://www.youtube.com/watch?v=4Q_n4vdyZzc

IC process ( I ) 影片 (自行網站下載)

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參考文獻

 莊達人, VLSI製造技術, 高立圖書公司

 張勁燕, 半導體製程設備, 五南圖書公司
 林明獻, 矽晶圓半導體材料技術, 全華圖書公司
 交通大學半導體技術管理中心技術資料
 潘吉祥, MEMS技術資料, 勤益技術學院
 國科會精儀中心, MEMS技術資料

台灣師範大學機電工程學系 -127-