APS – cvičenie 2

Intel Quartus Prime

pokračovanie
-
ModelSim
TUKE – FEI – KEMT
2018/19
M. Drutarovský, Ľ. Maceková
Quartus - príklady – pokračovanie:

TEST BENCH - VHDL-opis simulácie činnosti digitálneho systému – príklad: „obvod“

AND
Pomôcka: súbor read.me, kde nájdete vysvetlenie aj podrobný popis vytvorenia
projektu v Quartuse s využitím 2 hlavných vhdl–súborov: pre architektúru
(test_logic.vhdl) a pre simuláciu/test bench (stim_test_logic.vhdl)
- stim... stimulácia ... budenie vstupov navrhnutého obvodu – opis budiacich signálov
(stimulov) (postupnosti „0“ a „1“) pomocou VHDL-textu, ktorý je súčasťou
testbenchu

- ideme vytvoriť nový projekt - vytvoríme si preň nový pracovný priečinok, aby sme
mali poriadok, a aby nám práca neviazla len pre chaos v súboroch a priečinkoch
- Postup tvorby projektu (opäť pôjde o 2-vstupové hradlo AND):
1. File – New Project Wizard – ... známe kroky pre vytvorenie alebo pridanie, a
skompilovanie súboru test_logic. Aj názov projektu bude test_logic. Nespúšťame
simuláciu Qsim; simulovať budeme neskôr pomocou ModelSim.
2. pomocou voľby -> Tools -> Netlist Viewers -> RTL Viewer zobrazíme "grafickú
reprezentáciu" vytvoreného návrhu (viď obr. ).
Obr.1 Netlist-viewer:
grafická reprezentácia
zapojenia, resp. využitia
obvodov ponúkaných
konkrétne zvolenou
súčiastkou (konkrétneho
typu FPGA) v Quartus-e.
3. Do pracovného adresára skopírujeme aj testbench, čiže súbor s názvom
stim_test _logic.vhd. (Testbench môžeme napísať/editovať aj v editačnom
okne Quartusu a uložiť do rovnakého adresára ako test_logic.vhd.)
Vysvetlenie jednotlivých kľúčových slov a častí tohto skriptu treba
naštudovať z literatúry (VHDL).

4. Nastavíme podmienky simulácie:

Assignments – Settings - EDA Tool Settings: Simulation – v okne
Settings/Simulation – Output directory : simulation/modelsim (vytvorí priečinok
modelsim); Compile test Bench, viď Obr. 2 ďalej.
- stlačím „Test Benches...“

Obr. 2
– New - v okne New Test Bench Settings
(Obr.3) zadám príslušné požadované
názvy súborov; súvisia s obsahom VHDL-
popisu (stim_test_logic, stim_test_logic) -
– zaškrtnem “Use test bench...” -
the_test_logic. File name: vyhľadám
súbor stim_test_logic.vhd - Open - Add ) –
OK, OK, OK

Obr. 3
Máme nastavenú konfiguráciu simulácie v nástroji ModelSim Altera; môžeme simulovať
s jeho využitím:

funkčná simulácia: Tools – Run Simulation Tool – RTL Simulation

časová simulácia: Tools – Run Simulation Tool – RTL Simulation

V oboch prípadoch sa spustí nástroj

ModelSim Altera
a po chvíli sa otvorí okno so
zobrazenými výsledkami (časovými
priebehmi) simulácie – Obr. 4.
(Pred spustením ďalšej simulácie
musíme ukončiť predchádzajúcu, t.j.
úplne zavrieť okno ModelSim)
Obr.
4
Úprava vizualizácie simulačných priebehov

Môžeme použiť lupu a môžeme sa presunúť na zvolený časový okamih:

PTM na čiernej grafickej ploche – Zoom Range – Start nastavím napr. na 0 ps – priebehy
sa zobrazia od začiatku simulácie. A pod. (Zoom Full, ...)

V projekte môžeme použiť hotové stiahnuté skripty .vhdl, a pokračovať v testovaní.

Archivácia projektu

• Projekt zbalím celý do súboru .qar voľbou: Project -> Archive Project
(v prípade potreby je možné voľbou Advanced upresniť, čo má resp. nemá byť súčasťou
vytváraného archívu) - súbor test_logic.qar.
• Môžeme rozbaliť celý hotový projekt (Project- Restore Archived Project – nastavím
pracovný adresár a rozbalím súbor .qar) a môžem pokračovať v práci v danom
projekte.
D.ú.

Overiť, že Quartus dokáže optimalizovať návrh logickej funkcie - viď príklad z

predmetu PPI v pracovnom adresári aps_ps_cv2.
Inštrukcie a požiadavky v súbore read.me k cvičeniu aps-2.