DDR4 接口 Power-Aware 验证

Jianwei Hu
AE Manager
PacRim EDA Distribution
May 8 2019

Source: Notes are in Tahoma, regular, 8 point, italic, flush left, vertically aligned from the bottom of text box.
设计复杂度对设计成本和
设计复杂度对设计成本和设计周期的影响
设计成本和设计周期的影响

项目按时发布
没有增加成本 项目取消
投入 仅有25%
仅有25%的项目安计划完成
25%的项目安计划完成
17%
25% 2/3 的项目错过了发布
近2/3
时间或超出预算

1/6的项目由于延迟或成本
1/6的项目由于延迟或成本
28% 超出预算而取消

30%
项目按时发布而增加了 项目未能
成本投入(10% (10% increase in 按时发布
personnel)

September 2018, n=192

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HyperLynx Power-Aware 仿真
HyperLynx 帮助缓解专家瓶颈
设计团队
设计团队

电气
Sign-off

SI/PI/EMC/
合规性
专家

硬件设计人员 SI/PI/EMC/ 合规性专家

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3 HyperLynx Power-Aware 仿真
 HyperLynx 的优势
自动化，让硬件设计人员能够运行复杂的分析

材料变体
选定的网络

DDRx
验证 电气性能报告

DDRx
网络 SerDes
合规

DDRx 时序 批量 DDRx 仿真报告

电气/安全
SerDes
网络 合规
SerDes
协议
IBIS 模型变体
批量 SI/PI
Layout 提取

HL DRC
规则集 PCB/封装 硬件设计人员
接口设计和验证 Layout Restricted © 2017 Mentor Graphics Corporation

仿真
HyperLynx DDR4/LPDDR4
4 HyperLynx Power-Aware
DDR4/LPDDR4
设计挑战

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 DDR4/LPDDR4 普遍存在且相当复杂
 所有现代系统都需要 RAM，大多
数使用的是 DDR4/LPDDR4
 JEDEC 规定了数十种信号质量和
时序要求
 JEDEC 标准仅适用于存储器件
— 控制器信号质量和时序要求因器件 单调性
而异

过冲/过冲区域

DDR4 VIX 测量
DDR4 眼图模板
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6 HyperLynx Power-Aware 仿真
 不同信号组  不同要求
 信号组的时序和信号质量要求： 控制器 写入操作
DRAM 模块
— DQ/DM 与 DQS DQS/DQS#(0-7) DQS/DQS#(0-7)
DQO-63 DQO-63
– 写入和读取周期
– 为 DDR4 和 LPDDR4 定义了眼图模版
DMO-7 DMO-7
ADD(0-15) ADD(0-15)

— ADD/CMD/CTRL Vs. CLK CLK/CLK#(0-5) CLK/CLK#(0-5)

– 为 DDR4 接口定义了建立时间和保持时
、RAS CAS、WE
BA BA、RAS CAS、WE
CS、CKE、ODT CS、CKE、ODT

间
– 为 LPDDR4 定义了眼图模板 模块
控制器 读取操作 DRAM
— DQS 与 CLK
– 时序偏移要求 DQS/DQS#(0-7) DQS/DQS#(0-7)
DQO-63 DQO-63

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7 HyperLynx Power-Aware 仿真
 仅仅遵守布线规则还不够！
 依赖布线规则对于 DDR4/LPDDR4 而言还不够
— 必须满足时序和信号质量要求
— 需要考虑所有电气影响和寄生效应

过度悲观的设计

密集型 DDR4 内存设计

过度乐观的设计

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8 HyperLynx Power-Aware 仿真
 关键的 DDR4/LPDDR4 设计问题
 如何确保遵从已知的最佳实践？
— SI、PI、EMC、安全
 如何快速、有效地探索新的设计配置（拓扑、叠层、DIMM 加载等）？
 如何快速、准确地验证是否遵从数十种 DDRx 信号质量和时序要求？
 在没有 SI/PI 专家参与的情况下可以运行什么 DDRx 验证？
 如何在布线后验证完整的接口？
 如何执行全面的设计验证（布线后、串扰、信号 PDN 交互），而不
会将任务变为复杂的学术工程？
— 简单快捷的验证方案

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9 HyperLynx Power-Aware 仿真
Power-Aware 仿真

物理原理
物理原理

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 信号/PDN
信号 相互影响
 供电网络 (PDN) 有两种用途
— 为器件的电源和接地管脚提供稳定的电力
— 为信号电流提供畅通的返回路径

 PDN 与开关信号相互影响，降低了设计裕量。这些有害的交互包括：
— 同步开关噪声 (SSN)
— 过孔到过孔耦合
— 非理想的返回路径行为

 设计欠佳的 PDN 会使信号质量下降，以致影响设计的功能

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11 HyperLynx Power-Aware 仿真
 PDN – 三种不同的
不同的影响
SSN 过孔到过孔耦合 非理想返回路径
多种驱动器开关和 开关时来自临近信号过孔的 返回路径和过孔影响
电源影响 耦合
信号路径
回流电流
SIG SIG

GND GND GND

1.2V 1.2V 2.5V

GND
PDN SIG
SIG 干扰信号过孔 受扰过孔 信号过孔
片内去
耦电容 回流电流如何从 2.5V 平
信号路径 面到 1.2V 平面再到
感应电流 GND 平面？

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12 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

同步开关噪声 (SSN)

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 SSN 的定义和起因
 同步开关噪声 (SSN) 是 I/O 驱动器电源
轨上的有害电压波动
 由同步开关输出 (SSO) 行为与 PCB/封装/
芯片 PDN 之间的交互所致
PDN
 电源轨上的压降会影响输出行为 片内去
耦电容
 SSN 依赖于数据模式，并在多个信号同时
开关时增大

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14 HyperLynx Power-Aware 仿真
 理想化电路示例
 通过 1nH 电感器供电
— 以创建高度简化的系统 PDN 模型。
 器件输出与上拉电阻器相连，可直
接观察信号质量。
 通过保持较低的输出并观察传输的
电压轨噪声，可间接观察到器件内
部电源轨上的噪声。

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15 HyperLynx Power-Aware 仿真
 理想化电路：1
理想化电路： 位开关
 开关输出 DQO 的信号质量看起
来良好。 DQ0

 驱动器电压轨上的噪声绘制为
V1P2。
 我们可以看到信号如何通过保持 DQ1-DQ7

低电平的 DQ<1:7> 进行滤波和

传输。 V1P2

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16 HyperLynx Power-Aware 仿真
 理想化电路：8
理想化电路： 位开关
 开关所有的BIT，最大化翻转电流
需求，观察供电回路上的噪声 DQ0

 注意电源轨 (V1P2) 上相当大的噪

声和输出信号的失真行为。
DQ1-DQ7

V1P2

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17 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

过孔到过孔耦合

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 过孔到过孔耦合的机制
 信号回流电流将会找到两个平面之间阻抗 SIG

GND
最小的路径
GND

干扰信号过孔
将电路板的电源腔体注入径向“能量波”
受扰过孔
SIG

 从过孔扩散，在参考平面之间来回反弹 信号路径
感应电流
 附近的任何信号过孔都会拦截径向“能
量波”
 它将在每个过孔上感应电流，从而将电压
噪声传输到每个相关的接收器

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19 HyperLynx Power-Aware 仿真
 最大限度减小过孔到过孔耦合
 信号过孔附近存在“缝合孔”会减少注入到平面腔体内的能量
— 过孔连接每条走线所用的两个参考平面，大部分回流电流将会流经缝
合孔
 两个平面必须具有相同的电压，通常为 GND
 当两个平面具有不同电压时，必须使用解耦电容器
— 有效性受感性环路大小的限制

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20 HyperLynx Power-Aware 仿真
 缝合孔位置
 阶跃响应的“振铃”是由于信号过孔注入电源平面腔体的辐射“能
量波”所致
 如果附近没有缝合孔来捕获大部分能量，径向波就会在电源腔体内
来回反弹
— 可根据阶跃响应中的振铃周期来估算电路板的物理尺寸。

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21 HyperLynx Power-Aware 仿真
 共享返回路径的影响
 4 根信号电路板的顶面切换到电路板的底面，共享同一个缝合孔。
 从单一上升沿产生振铃
— 近 45mV 的峰峰值。

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22 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

非理想返回路径

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 非理想返回路径
 传输线模型假定存在理想的连续
参考平面
 以下情况违背了假设：
— 走线跨越了平面间隙
— 走线将相邻的走线（通常为电源）
用作其回流路径
 上述情况下需要对返回路径行为
进行准确建模
— 返回路径中的不连续会影响信号，
就好像信号本身发生中断一样

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24 HyperLynx Power-Aware 仿真
 对系统裕量的影响

 SSO/SSN、过孔到过孔耦合
过孔到过孔耦合 非理想返回路径
SSN
和返回路径问题相结合会降
多种驱动器开关和 开关时来自临近信号 返回路径和过孔影响
电源影响 过孔的耦合 低信号质量
信号路径
回流电流
SIG SIG  无法消除这些现象，但可以
GND GND
GND
1.2V 1.2V 2.5V 通过细致的设计来缓解它们
GND
PDN SIG
SIG 干扰信号过孔 信号过孔
片内去 受扰过孔
耦电容
信号路径 回流电流如何从 2.5V 平 的影响
感应电流 面到 1.2V 平面再到
GND 平面？

 最优设计仅根据需要缓解这
些影响，以维护足够的系统
裕量

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25 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

EDA 工具如何处理 PDN/

信号交互

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 传统的 SI/PI 分析
 “传统”的 SI 仿真假定供电网络 (PDN) 可作为理想网络进行处理
 “传统”的 PI 分析假定在电路板上的特定点实现目标 PDN 阻抗便
足够了
 两种分析都不考虑信号与 PDN 之间的交互

 信号与 PDN 会发生交互，并降低工作裕量：

— SSO/SSN
— 过孔到过孔耦合
— 走线返回路径的影响

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27 HyperLynx Power-Aware 仿真
 基本 SI
 我们来看一个简单的 SI 示例，了解通常如何表示供电网络 (PDN)：

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28 HyperLynx Power-Aware 仿真
 IBIS 驱动器/接收器
驱动器 接收器
 方法
— 模板驱动的文本模型
— 使用数据表表示驱动器上拉/
下拉和钳位行为
 假设
+VCC
— 可由 IBIS 模板精确表示驱动器/
上升数据 上拉 电源钳位 接收器
（V-t 表） （I-V 表） （I-V 表） I/O 管脚 — 基准模型假定电源和 GND 电源
输出控制 电压均为理想电压
下降数据 下拉 GND 钳位
（V-t 表） （I-V 表） （I-V 表） GND

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29 HyperLynx Power-Aware 仿真
 传输线
 方法
— 走线几何形状和材料
— 2D 场解算器
 假设
— TEM 模式传播
— 理想返回路径 (GND)

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30 HyperLynx Power-Aware 仿真
 过孔
 方法
— 过孔几何形状和材料
— 场解算器或公式
 假设
— 在反焊盘的边缘存在理想返回
路径
— 本质上，过孔的行为与同轴电
缆相同
— 可为已用/未用焊盘、抽头等
添加更多详细信息

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31 HyperLynx Power-Aware 仿真
 理想化信号/PDN
理想化信号 模型

+VCC

上升数据 上拉 电源钳位 +VCC

（V-t 表） （I-V 表） （I-V 表） 管脚
输出控制
I/O
. . 电源钳位
（I-V 表）
下降数据 下拉 GND 钳位 管脚
（V-t 表） （I-V 表） （I-V 表） GND
. I/O

GND 钳位
（I-V 表） GND

 假设
— 驱动器/接收器具有理想直流电源
— 传输线具有理想返回路径
— 过孔可建模为具有理想返回路径的传输线
— 所有参考平面均已完美去耦
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32 HyperLynx Power-Aware 仿真
 哪些 EDA 工具假定理想电源？
 所有 EDA 工具

 这并非玩笑 – 对所有常用 SI 工具几乎都通用

 只有 Cadence 和 Mentor 提供 “Power-Aware” 分析流程

— 其他厂商宣称支持，但是还没有集成到它们的流程中

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33 HyperLynx Power-Aware 仿真
 …为什么使用理想电源运行仿真？
为什么使用理想电源运行仿真？
 两个目的：快速和简便
— 仿真的运行速度快，而且设置简单
 适合初步设计研究
— 如果设计在使用理想 PDN 时不能正常工作，则使用真实 PDN 肯定也无法正
常工作
 可能无法提供 Power-Aware 仿真所需的数据
— 芯片级电源和开关行为（IBIS Power-Aware 模型）
— 封装级电源行为
— PCB Layout 数据库
— 精确的去耦电容器模型

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34 HyperLynx Power-Aware 仿真
 那么，究竟什么是 “Power-Aware” 分析？

 高速信号和系统 PDN 的时域协同仿

真，可用于分析：

— 同步开关噪声 (SSN)
— 过孔到过孔耦合
— 非理想返回路径的影响
SSN 过孔到过孔耦合 非理想返回路径
多种驱动器开关和 开关时来自临近信号 返回路径和过孔影响
电源影响 过孔的耦合 信号路径
回流电流
SIG SIG

GND GND GND

1.2V 1.2V 2.5V

GND
SIG
信号过孔
PDN

片内去耦
SIG 干扰信号过孔 受扰过孔
电容
信号路径 回流电流如何从 2.5V 平
感应电流 面到 1.2V 平面再到
GND 平面？

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35 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

HYPERLYNX 中的 POWER-
AWARE 设计流程

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 使用 HyperLynx 的 DDRx 设计和验证
规划叠层
串扰仿真
规划拓扑
SI 布线前仿真
优化端接
 HyperLynx 流程包括 推导布线约束
在 DDRx 向导中扫描
— 布线前/布线后的信号完整性
运行 HyperLynx DRC
— 布线前/布线后的电源完整性 验证时序裕量
— SI/PI/EMC/安全设计检查 SI 布线后验证 验证噪声容限
分析串扰
在 DDRx 向导中验证
分析 IR 压降
PI 布线后仿真
最大限度减小 PDN 阻抗
提取具有 PDN 影响的信号过孔模型
在电源管脚上提取 PDN 模型
Power-Aware 仿真
提取同时具有信号和 PDN 影响的通道模型
时域中的网络仿真

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37 HyperLynx Power-Aware 仿真
 布线前的信号完整性
 拓扑研究
— 优化布线顺序，进行长度分段
和匹配
 串扰研究
— 优化总线内/总线间间距
 端接研究
— 针对不同总线行为优化驱动器/
接收器设置
 可制造性研究
— 确定生产容差变化的影响

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38 HyperLynx Power-Aware 仿真
 布线前的电源完整性

 供电网络 (PDN) 要求
 制定初始去耦策略和布局

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39 HyperLynx Power-Aware 仿真
 规则驱动的 Layout

 以图形方式定义
布线规则并集成到
Layout 中

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40 HyperLynx Power-Aware 仿真
 布线后 DRC
 快速、全面的最佳设计实践
检查
 可配置的规则集
 类别：
— 模拟（3 条规则）
— 信号完整性（34 条规则）
— 电源完整性（8 条规则）
— EMI/EMC（16 条规则）
— 安全/合规性（6 条规则）

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41 HyperLynx Power-Aware 仿真
 布线后 PDN 验证

 直流压降分析
— 确保满足供电和最大电流密度
要求
 去耦分析
— 在感兴趣的频率范围内保持低
于所要求的电压纹波的最大
值。

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42 HyperLynx Power-Aware 仿真
 布线后 SI 验证
 验证信号质量和时序要求
— 所有信号和组
 包括串扰和信号/PDN 去耦
的影响
 在仿真细节与速度之间进行
权衡；基于单独的设计要求
进行自定义

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43 HyperLynx Power-Aware 仿真
 布线后 Power-Aware 验证
 布线后仿真包括以下原因所致的信
号/PDN 交互：
— SSO/SSN
— 通过电源腔体的过孔到过孔耦合
— 返回路径不连续
 DDRx 向导自动运行工作流程
 集成的 3D 解算器让非 SI 专家也
能使用这一复杂的分析

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44 HyperLynx Power-Aware 仿真
 眼图测量和开关噪声
8 位开关

8 位开关时的 SSN

64 位开关

64 位开关时的 SSN

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45 HyperLynx Power-Aware 仿真
 Power-Aware 仿真

POWER-AWARE 仿真
HYPERLYNX DDRX 向导

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 HyperLynx DDRx 向导

IBIS 模型 HTML 报告

DDRx 向导
（提供通用模型）
时序模型 波形

.CCE、
、.HYP、
、
.ODB++ 文件 眼图

自动化布线前/布线后工作流程
自动化布线前 布线后工作流程
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47 HyperLynx Power-Aware 仿真
 自动化工作流程为用户提供分步指导

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48 HyperLynx Power-Aware 仿真
 自动化结果 – HTML 报告

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49 HyperLynx Power-Aware 仿真
 DDR4 数据眼图比较摘要
 此项比较的对象是一个具有缝合孔和去耦电容的设计上两个仅以
2400MT/s 的速度运行的网络：
— DQ0 具有畅通的参考路径；DQ59 则没有
— SSN 对噪声容限的影响大于对时序裕量的影响
包含位校正并以 2400 MTps 的速度运行的 DDR4 数据
高于 相对理想 低于 相对理想 高于眼图模 相对理想 低于眼图模 相对理想
时序裕量 噪声容限
相对理想 Vcent
使用的模型 网络 建立时间 保持时间 总时序窗口 PDN
裕量 (ps) 裕量 (ps) 裕量 的 % 最小峰值的 PDN 的 % Vcent
最小峰值
的 PDN 的 % 板的最小电 PDN 的 % 板的最小电 PDN 的 %
变化 (mV)
变化 (mV)
变化 压 (mV) 变化 压 (mV) 变化

理想 PDN

具有过孔到
过孔耦合

具有 SSN 和过
孔到过孔耦合

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50 HyperLynx Power-Aware 仿真
总结

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 总结
 高速信号与系统供电网络之间的交互会降低信号质量，导致可能造
成系统故障的数据错误。
 如果没有 Power-Aware 分析，PCB 设计就会面临 PDN 相关问题带
来的风险，这些问题通常表现为难以排除和解决的不稳定系统行
为。
 HyperLynx 允许设计人员在集成的设计流程中执行信号完整性、电
源完整性和 Power-Aware 仿真。
 HyperLynx 流程以其易用性和集成度而闻名，让众多的高速PCB设计
工程师也能使用复杂的 Power-Aware 技术。

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52 HyperLynx Power-Aware 仿真
 www.mentor.com
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