Professional Documents
Culture Documents
Baocao Datn
Baocao Datn
BÁO CÁO
ĐỒ ÁN TỐT NGHIỆP
LỜI CẢM ƠN
Lời đầu tiên chúng em xin gửi lời cảm ơn chân thành đến các thầy, cô trong
Khoa Điện Tử-Viễn Thông; các thầy, cô trong Trường Đại Học Bách Khoa, Đại học
Đà Nẵng đã nhiệt tình giảng dạy, chỉ dẫn và tạo mọi điều kiện giúp đỡ chúng em
trong quá trình học tập và làm đồ án tốt nghiệp. Đặc biệt chúng em xin gửi lời tri ân
và biết ơn sâu sắc đến thầy Võ Tuấn Minh đã tận tình giúp đỡ, trực tiếp chỉ bảo,
hướng dẫn chúng em trong suốt quá trình làm đồ án tốt nghiệp. Trong thời gian được
thầy hướng dẫn, chúng em không ngừng tiếp thu thêm nhiều kiến thức bổ ích mà còn
học được tinh thần làm việc cũng như thái độ nghiên cứu đề tài nghiêm túc, hiệu
quả, đây là những điều cần thiết cho chúng em trong quá tình học tập và công tác sau
này.
Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến các anh, chị trong công
ty TNHH SYNOPSYS Việt Nam, đặc biệt là anh Nguyễn Phan Duy Nguyên. Với sự
chỉ bảo tận tình của các anh chị trong công ty, trong quá trình thực tập, nhóm em đã
tích lũy được rất nhiều kinh nghiệm thực tế và kiến thức chuyên ngành trong môi
trường làm việc chuyên nghiệp. Quan trọng hơn là rèn luyện được ý thức, tác phong,
đạo đức và tính kỹ luật, những điều này rất có ích cho bản thân chúng em trong
khoảng thời gian sắp tới sau khi tốt nghiệp để trở thành một kỹ sư thực thụ.
Đề tài nghiên cứu được thực hiện dựa trên các kiến thức được học ở trường,
các kiến thức thực tế được thầy cô, các anh chị trong công ty chỉ dẫn và tự tìm hiểu
học hỏi qua các trang thông tin mạng. Do khả năng bản thân còn nhiều hạn chế nên
không tránh khỏi những thiếu sót trong quá trình thực hiện nghiên cứu kính mong sự
đóng góp ý kiến thêm của Thầy Cô để đề tài của nhóm em được hoàn chỉnh hơn.
Em xin chân thành cảm ơn.
Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sử dụng
công nghệ FinFET” là công trình nghiên cứu của tôi. Những phần sử dụng tài liệu
tham khảo trong đồ án đã được nêu rõ trong phần tài liệu tham khảo. Các số liệu,
hình ảnh, thông tin trong đồ án đều trung thực do tôi tìm hiểu, tham khảo từ nhiều
nguồn tư liệu và tài liệu công ty cung cấp. Đồ án này không sao chép các đồ án đã có
từ trước. Nếu phát hiện có bất kỳ sự gian lận nào tôi xin hoàn toàn chịu trách nhiệm
và chịu mọi kỷ luật nhà trường đề ra.
MỤC LỤC
CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI.........................................................................1
1.1 Giới thiệu chương...............................................................................................1
1.2 Tính cấp thiết của đề tài.....................................................................................1
1.3 Các giải pháp hiện có trên thị trường...............................................................1
1.4 Đề xuất sơ bộ.......................................................................................................2
1.4.1 Giải pháp........................................................................................................2
1.4.2 Quy trình thiết kế............................................................................................2
1.4.3 Dự kiến kết quả...............................................................................................3
1.5 Phương pháp đánh giá........................................................................................4
1.6 Kết luận chương..................................................................................................4
2.1 Giới thiệu chương...............................................................................................5
2.2 Lý thuyết cơ bản về bán dẫn và CMOS............................................................5
2.2.1 Các khái niệm cơ bản của bán dẫn..................................................................5
2.2.2 CMOS cơ bản...............................................................................................10
2.3 FinFET............................................................................................................... 19
2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS................................20
2.4.1 Định nghĩa....................................................................................................20
2.4.2 Các vấn đề lưu ý trong Layout......................................................................21
2.5 Hiệu ứng Miller.................................................................................................29
2.6 Ổn định hồi tiếp âm..........................................................................................30
2.7 Mạch gương dòng.............................................................................................32
2.8 Các kỹ thuật sử dụng trong thiết kế vật lý......................................................33
2.8.1 Kỹ thuật xen kẽ.............................................................................................33
2.8.2 Kỹ thuật đối xứng qua tâm............................................................................33
2.8.3 Kỹ thuật che chắn.........................................................................................34
2.8.4 Kỹ thuât sử dụng thiết bị giả.........................................................................34
2.8.5 Kỹ thuật sử dụng vòng bảo vệ.......................................................................35
2.9 Kết luận chương................................................................................................35
CHƯƠNG 3: TÍNH TOÁN GIÁ TRỊ LINH KIỆN VÀ THIẾT KẾ VẬT LÝ......36
3.1 Giới thiệu chương.............................................................................................36
3.2 Mạch phân cực..................................................................................................36
3.2.1 Ý tưởng thiết kế............................................................................................36
3.2.2 Mạch khởi động............................................................................................38
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
LVDS Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal)
TX Khối truyền (Transmitter)
USB Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những
thiết bị điện tử tiêu dùng (Universal Serial Bus)
CAN Chuẩn bus ổn định dùng cho các phương tiện giao thông
(Controller Area network)
SNR Tỉ số tín hiệu trên nhiễu (Signal/Noise Ratio)
DRC Kiểm tra luật thiết kế (Design Rule Check)
LVS Kiểm tra sai lệch giữa thiết kế vật lý và thiết kế nguyên lý
(Layout vs Schematic)
MOSFET Transitor hiệu ứng trường (Metal-Oxide Semiconductor Field-
Effect Transistor)
FinFET Transistor hiệu ứng trường vây (Fin Field-Effect Transistor)
NMOS Transitor hiệu ứng trường loại N
PMOS Transitor hiệu ứng trường loại P
CMOS Công nghệ chế tạo mạch tích hợp, gồm các PMOS và NMOS
(Complementary Metal-Oxide-Semiconductor)
STI Cách ly rãnh nông (Shallow trench isolation)
DCD Chênh lệch chu kì xung (Duty Cycle Distortion)
tpHL Thời gian trễ sườn xuống (Propagation Delay time High to
Low)
tpLH Thời gian trễ sườn lên (Propagation Delay time Low to High)
trise Thời gian sườn lên (Rising Time)
tfall Thời gian sườn xuống (Falling Time)
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET
- Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu thì sẽ sử dụng ít nhất 2n
dây) và hệ thống sẽ cần máy phát và máy thu chuyên biệt thay vì các IC kỹ thuật số
tiêu chuẩn.
- Ngày nay, tín hiệu vi sai là một phần của nhiều tiêu chuẩn, bao gồm LVDS, USB,
CAN, RS-485 và Ethernet.
1.4 Đề xuất sơ bộ
1.4.1 Giải pháp
Nhận thấy khắc phục nhiễu khi truyền tín hiệu đơn dây rất quan trọng, nhóm quyết
định thực hiện đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng công
nghệ FinFET (LVDS). LVDS là giao thức truyền tín hiệu tốc độ cao, khoảng cách xa,
được sử dụng nhiều trong truyền tin nối tiếp. Tín hiệu được truyền đi qua 2 dây và lệch
pha nhau 180 độ. Kiểu truyền này giúp giảm thiểu nhiễu vì nếu nhiễu đánh vào 2 dây
tín hiệu, máy thu sẽ dễ dàng loại bỏ nhiễu vì máy thu chỉ quan tâm tới sự chênh lệch
điện áp giữa 2 dây.
Mạch truyền tín hiệu LVDS sẽ có sơ đồ tổng quát như Hình 1.1:
CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
2.1 Giới thiệu chương
2.2 Lý thuyết cơ bản về bán dẫn và CMOS
2.2.1 Các khái niệm cơ bản của bán dẫn
2.2.1.1 Pha tạp bán dẫn
Pha tạp là quá trình thêm một lượng tạp chất rất nhỏ và được kiểm soát tốt vào một
chất bán dẫn. Pha tạp cho phép kiểm soát điện trở suất và các đặc tính khác trên một
loạt các giá trị.
Silic ở trạng thái mạng tinh thể không dẫn điện hoặc dẫn điện yếu do ít các hạt tải điện
tự do.
Đối với silic, các tạp chất pha tạp sẽ thuộc nhóm III và V của bảng hệ thống tuần hoàn
các nguyên tố hóa học.
Bằng cách pha tạp các nguyên tố nhóm V vào tinh thể silicon như photpho, các điện tử
lớp ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 4 liên kết bền vững và
1 liên kết yếu, liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra khỏi các liên kết,
hình thành nên các electron tự do, và vị trí mà mất electron được gọi là các lỗ trống.
Và hình thành nên chất bán dẫn loại N, trong chất bán dẫn loại N, electron là các hạt
mang điện đa số.
Bằng cách pha tạp các nguyên tố nhóm III vào tinh thể silicon như Bo, các điện tử lớp
ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 3 liên kết bền vững và 1
liên kết yếu (do thiếu 1 electron), liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra
khỏi các liên kết. Và hình thành nên chất bán dẫn loại P, trong chất bán dẫn loại P,
electron là các hạt mang điện thiểu số.
2.2.1.2 Độ linh động hạt tải điện
Độ linh động của hạt tải điện đặc trưng cho việc hạt tải điện có thể di chuyển nhanh
như thế nào trong kim loại hoặc chất bán dẫn khi bị kéo bởi điện trường.
Độ linh động của hạt tải điện nói chung là cả độ linh động của electron và lỗ trống.
Độ linh động của electron lớn hơn độ linh động của lỗ trống
Độ linh động của sóng mang được xác định bằng phương trình:
v d=μE
Trong đó:
E là độ lớn của điện trường tác dụng lên vật liệu.
Hình 2.3 Tiếp giáp P-N trong vùng không phân cực
- Điện trường được tạo trong vùng nghèo do ion dương và âm, chống lại quá trình
khuếch tán của electron.
- Electron vẫn tiếp tục khuếch tán qua loại P, hiện tượng khuếch tán sẽ dừng lại khi có
một dòng trôi, do lực kéo của điện trường, chống lại sự khuếch tán của electron. Tại
trạng thái cân bằng, dòng khuếch tán bằng dòng trôi.
Phân cực thuận:
- Cấp 1 điện áp ngoài vào lớp tiếp giáp PN. Loại P được nối với cực dương và loại N
được nối với cực âm của nguồn. Điện thế dương đặt vào vật liệu loại P hút các elctron
về nguồn, trong khi điện thế âm đặt vào vật liệu loại N đẩy các electron. Làm cho độ
rộng vùng nghèo bị suy giảm. Tạo điều kiện thuận lợi cho dòng khuếch tán chạy qua
dễ dàng.
[ ]
vD
nV T
i D =I S e −1 ≅ I S [ 0−1 ] ≅−I S
i =I [ e −1 ] ≅ I . e
vD vD
nV T nVT
D S S
Hình 2.6 Biểu đồ dòng điện trong bán dẫn theo điện áp
2.2.2 CMOS cơ bản
2.2.2.1 Đặc điểm của tụ MOS
Điểm quan trọng của MOSFET là cấu trúc tụ điện MOS được mô tả trong Hình 2.7:
- Khi đó, không có kênh nối liền cực máng và cực nguồn nên không có dòng chạy qua
MOSFET.
V DSAT ¿ V GS−V th
- Nếu tiếp tục tăng VDS thì điểm kế tiếp cực máng sẽ có điện áp VGx giảm xuống
bằng VTN và kênh bị thắt:
V Gx =V GS −V xp .o=V th
V xp.o =V GS −V th
- Như vậy, khi điện áp V DS tăng điểm thắt kênh sẽ dịch chuyển dần về phía cực nguồn.
- Điện áp giữa điểm thắt kênh bất kỳ và cực nguồn S là không đổi:
V xp.o =V GS −V th
- Khi điện tử dịch chuyển đến điểm thắt kênh sẽ được điện trường tiếp xúc của vùng
nghèo của tiếp giáp B-D cuốn sang cực máng D, sinh ra dòng iD.
- Khi bắt đầu xảy ra hiện tượng thắt kênh tại cực máng, MOSFET bắt đầu hoạt động
trong vùng bão hòa và dòng máng xem như không đổi.
- MOSFET hoạt động trong vùng bão hòa khi vDS đủ lớn và thỏa mãn điều kiện:
V DS ≥ V GS −V th
Hình 2.19 Khi Vds tăng, điểm thắt kênh dịch về phía cực nguồn
Đặc tuyến iD − vDS của MOSFET được phân thành 3 vùng:
- Vùng ngắt: V GS <V th
- Vùng tuyến tính: V DS <V GS−V th
- Vùng bão hòa: V DS ≥ V GS −V th
Có 3 hiệu ứng quan trọng: hiệu ứng lớp nền, điều chế độ dài kênh và dẫn truyền dưới
ngưỡng. Những tác động thứ cấp này có thể không đáng kể trong các thiết kế mạch kỹ
thuật số, nhưng chúng có tác động đáng kể đến các mạch tương tự.
Hiệu ứng lớp nền:
- Với v SB=0 , MOSFET hoạt động như thể nó là một thiết bị ba đầu cuối. Tuy nhiên,
nhiều mạch, đặc biệt là trong các IC, trong đó phần lớn và nguồn của MOSFET phải
được kết nối với các điện áp khác nhau để v SB ≠ 0 . Khi v SB >0, chiều rộng suy giảm của
tiếp giáp P-N giữa nguồn và chất nền tăng lên, điều này làm cho việc tạo kênh với
cùng một VGS trở nên khó khăn hơn và giảm độ sâu kênh một cách hiệu quả. Hiệu
ứng cơ thể có tác động lớn đến điện áp ngưỡng và có thể được mô hình hóa bằng:
V TN =V ¿ + γ ¿
Trong đó:
𝛾: tham số hiệu ứng lớp nền(√V)
2∅F: Tham số tiềm năng bề mặt (V)
Hình 2.21 Sự thay đổi diện tích vùng nghèo khi có hiệu ứng lớp nền
Điều chế độ dài kênh:
- Khi MOSFET đi vào vùng bão hòa V DS >V GS−V TN kênh bị chụm lại trước khi tiếp xúc
với cống.
có một cực source, một cực drain, một kênh dẫn (channel) nối cực source và cực drain,
và một cực gate nằm bên trên kênh dẫn để điều khiển dòng điện chạy qua kênh dẫn.
Trong cấu trúc phẳng này, chỉ có cực gate và một lớp điện môi mỏng nằm giữa cực
gate và kênh dẫn là nằm bên trên tấm silicon.
Trong quá trình làm chip, qua các bước mài phẳng và ăn mòn, lớp metal sẽ tích được
một lượng điện tích nhất định, nếu lượng điện tích này đủ lớn, nó sẽ thông qua lớp
metal và tác động vào cực G của MOSFET được nối với lớp metal. Khi điện áp trên
metal vượt quá điện áp đánh thủng, nó sẽ đánh thủng cực G của MOSFET và ảnh
hưởng tới hoạt động của mạch.
Hình 2.42 Sắp xếp để giảm thiểu Linear và non Linear Effect
2.5 Hiệu ứng Miller
Hiệu ứng Miller đặt tên theo kỹ sư điện tử John Milton Miller. Trong thiết bị điện tử,
hiệu ứng Miller là hiệu ứng gia tăng giá trị điện dung của tụ điện đầu vào của 1 mạch
khuếch đại. Xét mạch khuếch đại như hình sau:
Hình 2.43 Bộ khuếch đại đảo với trở kháng lắp tại đầu vào và đầu ra
Ta có:
V o =−A v . V i
Từ biểu thức trên có thể thấy, nhìn từ đầu vào, giá trị của tụ điện được khuếch đại lên
(1+Av) lần.
2.6 Ổn định hồi tiếp âm
Hồi tiếp âm là hệ thống hồi tiếp lấy một phần tín hiệu đầu ra đưa ngược về đầu vào để
làm giảm tác động của tín hiệu đầu vào. Khác với hồi tiếp dương, hồi tiếp âm làm tăng
độ ổn định của mạch nhưng làm giảm độ khuếch đại của mạch.
Hồi tiếp âm được sử dụng rộng rãi trong các mạch điện tử.
Ta lại có:
output =A .input
Từ hệ thức trên, ta có thể thấy được khi A.β = -1, ACL=∞, lúc này, nếu có một dao
động tại đầu vào của mạch, dao động đó sẽ được khuếch đại và làm mạch tự dao động.
Vì vậy, để hệ thống hồi tiếp âm hoạt động ổn định, cần phải khảo sát độ ổn định của hệ
thống.
Hai đại lượng quan trọng để khảo sát độ ổn định của hệ thống là độ lợi và Phase
Margin.
Độ lợi được tính bằng công thức:
Phase Margin là đại lượng chênh lệch giữa độ dịch pha khi Gain đạt được 0dB đến khi
độ dịch pha đạt -180°.
Hệ thống hồi tiếp âm được coi là ổn định khi Độ lợi đạt xuống 0dB (unity) sau khi độ
dịch pha đạt -180°. Khi độ lợi xuống 0dB lúc độ dịch pha đạt -180°, hệ số khuếch đại
vòng hồi tiếp sẽ bằng vô cùng và hệ thống sẽ mất ổn định. Khi độ lợi xuống 0dB trước
khi độ lệch pha đạt -180°, hồi tiếp âm sẽ trở thành hồi tiếp dương và hệ thống cũng sẽ
mất ổn định.
Thiết bị giả được sử dụng để tránh các hiệu ứng không lý tưởng trong quá trình chế
tạo. Đặt dummy 2 bên nhằm làm giảm các tác nhân xấu ảnh hưởng đến các thiết bị
chính, gây sai lệch về hoạt động, hiệu suất của mạch.
2.8.5 Kỹ thuật sử dụng vòng bảo vệ
Hình 3.1 Mạch gương dòng điện sử dụng nguồn dòng lý tưởng
Nếu Iref là một nguồn dòng độc lập (không phụ thuộc vào Vdd) và bỏ qua hiệu ứng
điều chế độ dài kênh (λ = 0) thì I_D2 và I_D3 tạo ra sẽ không phụ thuộc vào Vdd.
Vậy làm thế nào để tạo ra Iref. Xét trường hợp sử dụng điện trở R1 như hình 3.2:
∆ I out =∆ I ref
(. WL ) = ∆ Vdd . ( WL )
2 2
(L)
W
1
R 1+
g ( L)
1 W
m 1
Dễ dàng thấy được là nếu dùng điện trở R1 để thay thế nguồn dòng lý tưởng thì dòng
ra sẽ phụ thuộc rất nhiều vào Vdd. Vậy nên bắt buộc phải tìm được giải pháp khác.
Giải pháp để thiết kế ra một mạch Bias có dòng điện tạo ra không phụ thuộc vào Vdd
là mạch phải tự phân cực cho chính nó. Có nghĩa là dòng Iout tạo ra phải độc lập với
Vdd, và dòng Iref phải được tạo ra từ dòng Iout bằng một cách nào đó.
Như chúng ta có thể thấy được ở hình 3.3. Dòng Iref được tạo ra từ dòng Iout nhờ cặp
current mirror M3 và M4. Với kích cỡ MOSFETs đã chọn như vậy, Iout = K.Iref nếu
bỏ qua hiệu ứng điều chế độ dài kênh. Khi các MOSFET mắc theo kiểu Diode được
cung cấp dòng từ nguồn dòng, Iout và Iref gần như độc lập với Vdd nếu không xét đến
sự thay đổi của Vgs.
Các MOSFET trong mạch đều được thiết kế để nằm trong vùng bão hòa. Vậy nên:
1 W
I D = β(V GS−V th ) với β=μ . Cox .
2
2 L
→ V GS=
√ 2ID
β
+V th
Vậy nên:
√ 2 I ref
β1 (√
+V th 1=
2 I out
β2 )
+V th 2 + I out R S
( √ )
2
2 1
→ I out = 2 1−
RS . β K
Chúng ta có thể dễ dàng thấy được nếu bỏ qua hiệu ứng điều chế độ dài kênh thì dòng
Iout lúc này không còn phụ thuộc vào Vdd mà chỉ còn phụ thuộc vào nhiệt độ.
Tuy nhiên, khi MOSFET còn nằm trong vùng đảo mạnh (strong inversion), dòng điện
tạo ra lúc này vẫn còn phụ thuộc lớn vào nhiệt độ và tiến trình do vẫn còn ảnh hưởng
bởi beta trong công thức đã chứng minh ở trên, vì vậy người ta thường thiết kế sao cho
các MOSFET đều hoạt động ở vùng Subthreshold (V_GS≈V_th).. Ta có dòng của
MOSFET trong vùng Subthreshold là:
( )
V GS−V th
W n .V T
I D =I D 0 . e
L
→ V GS=n . V T . ln
( ID.L
I D0 . W )
Từ hệ thức trên, ta có:
n . V T . ln
( I D0 . W 1 )
I ref . L 1
=n . V T . ln
(
I out . L 2
I D0 . W 2 )
+ I out . RS
n.VT
→ I out = ln ( K )
RS
Hình 3.6 Hai điểm làm việc chính của mạch khởi động
Nguyên lý hoạt động của mạch khi có mạch khởi động như sau:
- Khi Vddq tăng, Vout tăng, VG của N34 tăng, N34 bắt đầu dẫn, VD và VG của P18
kéo xuống mức thấp làm P18 và P19 dẫn. P18 và P19 có cùng VGS và có cùng size,
P19 thiết kế hoạt động trong vùng bão hòa nên ID18 = ID19.
- Khi P19 dẫn, VD và VG của N22 kéo lên mức cao, đồng thời VG của N21 cũng lên
cao làm N22 và N21 bắt đầu dẫn.
- Đồng thời, khi VG của P18 xuống thấp cũng làm cho VG của P30 xuống thấp, P30
dẫn, VG của N31 tăng làm N31 dẫn, VBN tăng, đồng thời N32 dẫn, có dòng qua R33
làm Vout giảm. Khi Vout giảm xuống thấp hơn Vth, N34 ngắt khỏi mạch.
- Khi Vddq tăng, dòng Iout cũng tăng, dòng Iout đạt trạng thái ổn định khi Vddq ổn
định.
Chọn dòng Bias là 100µA và hệ số K = 16, nhiệt độ là 25°C. Dễ dàng tính được giá trị
điện trở Rs là 1.4kΩ.
Tăng dần kích thước của N21 và N22 lên sao cho cả 4 MOSFET đều ở trong vùng bão
hòa. Khi kích thước N21 và N22 tăng lên thì các MOSFET đều tiến vào vùng bão hòa
là do khi W của N21 và N22 nhỏ, do các MOSFET lúc này không nằm trong vùng đảo
yếu cho nên dòng điện trong mạch vẫn theo công thức:
( √ )
2
2 1
I out = 2
1−
RS . β K
Do đó, khi W nhỏ thì beta cũng nhỏ, dòng điện trong mạch lớn, N22 mắc theo kiểu
diode nên nó luôn ở trong trạng thái bão hòa, dòng điện qua N22 được xác định theo
công thức:
1
I D 22= β (V GS 22−V th 22)2
2
Dòng Id22 lớn, mà beta của N22 nhỏ nên Vgs của N22 phải lớn để đáp ứng được dòng
điện, mà Vgs22 = Vds22 lớn nên Vsd của P19 nhỏ làm P19 rơi vào vùng tuyến tính.
Chứng minh tương tự với nhánh còn lại, khi dòng lớn thì cũng làm N21 rơi vào vùng
tuyến tính. Vì vậy cần tăng kích thước của N21 và N22 lên đủ lớn để tất cả đều bão
hòa.
Ngoài ra còn cần phải tính được giá trị của mạch khởi động. Khi mạch thiết lập được
giá trị dòng phân cực ổn định là 100uA, N34 cần phải ngắt khỏi mạch, suy ra Vgs của
N34 phải bé hơn Vth của N34 (khoảng 400mV). Chọn Vgs của N34 lúc này bằng
200mV.
Ngoài ra để Vf nhỏ thì điện áp rơi trên R33 cần phải lớn, nên R33 cần có giá trị khá
lớn, chọn R33 = 15kΩ.
V 1.8−0.2
→I = = ≈ 100uA
R 15000
Tăng W của N32 lên sao cho dòng qua N32 khoảng 100uA.
3.2.4 Thiết kế vật lý mạch phân cực
3.2.4.1 Phác thảo vật lý
Việc tổ chức sắp xếp mỗi thiết bị trong một khối, mỗi khối trong một mạch kết hợp
với các kỹ thuật trong thiết kế vật lý được gọi là phác thảo vật lý (Floorplan). Phác
thảo vật lý ước tính vị trí của các thiết bị đảm bảo các kết nối giữa các thiết bị được tối
ưu nhất.
3.2.4.2 Đi dây
Đi dây các đường tín hiệu quan trọng
Hình 3.9 Sơ đồ nguyên lý Hình 3.10 Các đường tín hiệu quan trọng
- Các đường tín hiệu đều được che chắn bởi đất/nguồn.
- Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim
loại, ảnh hưởng đến hiệu suất làm việc của mạch.
Đi dây cho nguồn / đất
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
Bảng 3.1 Tình trạng đánh giá vật lý của khối phân cực
Hình 3.13 Kết quả kiểm tra LVS_INT Hình 3.14 Kết quả kiểm tra DRC_INT
Hình 3.15 Kết quả kiểm tra LVS_tapeout Hình 3.16 Kết quả kiểm tra DRCtapeout
Hình 3.19 Đặc tuyến In/Out của mạch khuếch đại vi sai
Sử dụng mô hình tương đương tín hiệu nhỏ để xác định được hệ số khuếch đại điện áp
(Vout1 – Vout2)/(Vin1 – Vin2) của mạch khuếch đại vi sai.
Hình 3.20 (a) Mạch vi sai khi chỉ xét Vin1, (b) Mạch (a) khi xét dưới góc độ mạch
Source Degeneration, (c) Sơ đồ tương đương của mạch (b)
Chúng ta sẽ xem xét sự ảnh hưởng của từng input tới điện áp ở 2 node X và Y. Đầu
tiên, để tính được Vx, chúng ra cho Vin2 = 0 và Vin1 được nối với nguồn điện (Hình
1.3 (a)). Mạch lúc này sẽ giống như mạch Source Degeneration (Hình 1.3 (b) (c)) với
điện trở Rs là điện trở nhìn từ cực S của M2.
Ta có:
1
R S=
gm2
Hệ số khuếch đại của mạch lúc này giống như hệ số khuếch đại của mạch Source
Degeneration. Nên:
VX −R D
A v= =
V¿1 1 1
+
gm 1 gm 2
Để tính được Vy, chúng ta sẽ thay thế Vin1 và M1 bằng biến đổi Thevenin (Hình 3.11)
Tổng quát lại, chúng ta tìm được công thức tính độ khuếch đại của mạch khuếch đại vi
sai như sau:
(V X −V Y )total
A v= =−gm . RD
V ¿1−V ¿2
Từ công thức trên, ta thấy được để đạt được một độ lợi lớn trên mạch khuếch đại vi sai
thì điện trở RD phải lớn, nhưng khi điện trở RD lớn thì lại phải đánh đổi là Voltage
Swing đầu ra giảm.
Để khắc phục thì phải thay thế trở bằng một thiết bị khác vừa có trở kháng lớn để tăng
độ lợi điện áp cho mạch và vừa có sụt áp nhỏ để tăng output voltage swing. Vì vậy
ngày nay ở các mạch khuếch đại vi sai người ta thường sử dụng MOSFET để khắc
phục vấn đề này.
Hệ số khuếch đại này vẫn lớn và mạch có thể tăng output voltage swing do mặc dù
điện trở r0 lớn nhưng điện áp Vds của MOSFET nhỏ hơn nhiều so với khi dùng điện
trở thông thường. Điện áp Vds rơi trên PMOS có thể giảm bằng cách tăng W của cặp
PMOS.
3.3.2 Thiết kế giá trị linh kiện
Khi tăng W của cặp NMOS, vì dòng ID không đổi và luôn bằng Iss/2 nên Vgs phải
giảm, mà Vg = VCM = Vref nên Vs phải tăng làm cho Vds của current source tăng, từ
đó làm tăng dòng toàn mạch. Ngược lại với trường hợp giảm W của cặp NMOS.
Ta có công thức dòng trong vùng bão hòa của PMOS:
1 W
I D = . μ . C ox . .¿ ¿
2 L
Khi tăng W của cặp PMOS, dòng ID qua cặp PMOS cũng không đổi và cũng bằng
Iss/2 nên |V GS| phải giảm, mà V GS =V G−V S=(V G −V DDQ )<0 nên V G = V D của P2 phải
tăng, làm cho V D của P3 cũng tăng theo. Vì vậy khi W của cặp PMOS càng tăng, điện
áp VDS của cặp PMOS càng giảm và điện áp đầu ra VBP càng tăng.
Từ những điều trên, điều chỉnh kích thước của các MOSFET sao cho tất cả MOSFET
đều phải nằm trong vùng bão hòa.
3.3.3 Thiết kế vật lý mạch khuếch đại vi sai
3.3.3.1 Phác thảo thiết kê vật lý
DM DM DM DM
DM N0 N1 DM
DM N1 N0 DM
DM DM DM DM
3.3.3.2 Đi dây
Đi dây các đường tín hiệu quan trọng
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
Bảng 3.2 Tình trạng đánh giá vật lý khối khuếch đại vi sai
Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT
Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout
3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có nhiệm vụ khuếch đại biên độ điện áp của tín
hiệu gốc từ 0.75V lên 1.8V và tạo ra cặp tín hiệu vi sai INN và INP để điều khiển
mạch điều khiển tín hiệu đầu ra.
3.4.1 Ý tưởng thiết kế
3.4.1.1 Mạch tăng biên độ tín hiệu
- Như vậy, từ tín hiệu vào ban đầu có biên độ là VDD, mạch tạo ra cặp tín hiệu vi sai
đầu ra có biên độ là VDDQ. Vì vậy mạch này được gọi là mạch Level Shift Up.
3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:
Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Có thể thấy sóng đầu ra khối mạch tăng biên độ tín hiệu khi chạy tần số cao thời gian
sườn lên và sườn xuống chưa đúng và DCD chưa chuẩn 50% do theo nguyên lý, outb
phải xuống mức 0 trước mới điều khiển PMOS dẫn và làm out lên VDDQ. Vì vậy đầu
ra cũng cần áp dụng các biện pháp khác để cải thiện đầu ra khi chạy ở tần số cao.
Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của
sóng đầu ra cho đúng 50%.
Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back
Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Ngoài ra, tùy thuộc vào kích thước của mạch điều khiển tín hiệu đầu vào, kích thước
của các MOSFET trong khối ổn định đầu ra phải đủ lớn để đáp ứng. Khi mạch điều
khiển tín hiệu đầu ra có kích thước lớn, khối ổn định đầu ra cũng phải có kích thước
lớn để giảm thiểu được thời gian trễ và ngược lại.
3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào
3.4.3.1 Phác thảo thiết kế vật lý
Hình 3.46 Sơ đồ nguyên lý khối tăng biên độ tín hiệu đầu vào
Hình 3.47 Phác thảo thiết kế vật lý của khối tăng biên độ tín hiệu đầu vào
- Phác thảo thiết kế theo chiều ngang và đặt các thiết bị thích hợp gần nhau để tối ưu
việc đi dây.
- Với A, B, C, D lần lượt là NPAIR0, NPAIR1, PPAIR0, PPAIR1 được xếp theo kỹ
thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa
các cặp thiết bị NPAIR0 - NPAIR1, PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ
xung quanh.
3.4.3.2 Đi dây
Đi dây tín hiệu quan trọng
Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được
đi dây đối xứng.
Đi dây cho nguồn/ đất.
Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
Bảng 3.3 Đánh giá tình trạng vật lý khối tăng biên độ tín hiệu đầu vào
Hình 3.50 Kết quả kiểm tra DRC_INT Hình 3.51 Kết quả kiểm tra LVS_INT
Hình 3.52 Kết quả kiểm tra LVS_tapeout Hình 3.53 Kết quả kiểm tra DRCtapeout
Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra bao gồm 4 MOSFET N0, N1, P3, P4 đóng vai trò như
các khóa chuyển mạch. Mạch sẽ nhận INN và INP từ mạch tăng biên độ tín hiệu đầu
vào và tạo ra PADP và PADN để truyền đi.
Khi INN mức cao, INP mức thấp, lúc này N0 và P4 dẫn, N1 và P3 ngắt, PADN được
kéo lên mức cao và PADP kéo xuống mức thấp. Ngược lại, khi INN mức thấp, INP
mức cao, N0 và P4 ngắt, N1 và P3 dẫn, PADN xuống mức thấp, PADP lên mức cao.
Ngoài ra, mạch nhận điện áp VBN cung cấp từ mach phân cực để tạo dòng điện tối đa
trong mạch và nhận điện áp VBP cung cấp từ mạch khuếch đại vi sai để điều chỉnh
dòng điện trong mạch nhằm điều chỉnh tín hiệu đầu ra. Cơ chế điều chỉnh được thể
hiện trong sơ đồ 3.26.
Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp
Theo hình trên, giữa PADP và PADN ở máy thu có mắc một điện trở gọi là điện trở
đầu cuối. Đường truyền LVDS có trở kháng 50Ω mỗi dây. Sử dụng biến đổi Thevenin
để tính trở kháng tương đương của cả đường dây tín hiệu.
Hình 3.58 Tính điện trở tương đương của đường dây
Điện trở đầu cuối phải có giá trị bằng với điện trở đường dây để hạn chế được hiện
tượng phản ngược lại của tín hiệu. Vì vậy, Rterm = 100 Ω.
3.5.3 Thiết kế giá trị linh kiện
Mạch điều khiển tín hiệu đầu ra có cấu trúc đầy đủ như hình 3.29.
Hình 3.59 Cấu trúc mạch điều khiển tín hiệu đầu ra
Điện trở giữa PADP và PADN có giá trị 100 Ω. Giá trị R1 và R2 phải lớn hơn rất
nhiều so với Rterm để hạn chế dòng điện chạy qua nhánh này, nhánh R1 và R2 chỉ có
nhiệm vụ tạo ra VCM để gửi về mạch khuếch đại vi sai. Chọn R1 = R2 = 100k Ω.
Tín hiệu đầu ra vi sai yêu cầu biên độ 0,325V, điện trở Rterm có giá trị 100 Ω, có thể
tính được dòng điện trong mạch lúc này là 0,325/100 = 3,25mA.
Dòng ở mạch phân cực có giá trị 100uA, suy ra kích thước của N2 phải gấp 32 lần
kích thước NMOS ở mạch phân cực để đạt được dòng 3,25mA và N2 phải trong vùng
bão hòa.
Các MOSFET N0, N1, P3, P4, P5 phải có kích cỡ đủ lớn để dẫn được dòng trên.
Tụ ổn định phải có giá trị đủ lớn để có Phase Margin đủ lớn giúp cho tín hiệu không bị
tự dao động. Đồng thời P5 phải bão hòa để đạt được giá trị tụ lớn nhất theo hiệu ứng
Miller.
3.5.4 Thiết kế vật lý mạch điều khiển tín hiệu đầu ra
3.5.4.1 Phác thảo thiết kế vật lý
Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây.
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu
nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ
xung quanh.
3.5.4.2 Đi dây
Đi dây các đường tín hiệu quan trọng
Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng.
Đi dây nguồn/đất
Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
Bảng 3.4 Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra
Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS
Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout
Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly,
những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở
mức thiết kế vật lý hiện tại.
3.6 Thiết kế vật lý toàn mạch
3.6.1 Phác thảo thiết kế vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên
độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.
26um
66um
shield
- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau.
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
3.6.3 Kết quả kiểm tra
TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ
Hình 3.80 Kết quả kiểm tra LVS_INT Hình 3.81 Kết quả kiểm tra DRCtapeout
Hình 3.82 Kết quả kiểm tra Hình 3.83 Kết quả kiểm tra DRC
LVS_tapeout DP_colored tapeout
Bảng 3.6 Thông tin các lỗi trong kiểm tra DRC_INT
- Dòng điện phân cực ở trường hợp TT là 100.5uA, gần đúng với yêu cầu đề ra là
100uA. Dòng điện phân cực ở SS và FF lần lượt là 67.37uA và 175.6uA, dòng điện
trong 2 trường hợp này lệch đi nhiều là do cấu trúc mạch lúc này vẫn còn phụ thuộc
nhiều vào nhiệt độ.
- Các MOSFET lúc này có Vgs > Vth, nghĩa là các MOSFET vẫn đang trong vùng đảo
mạnh (strong inversion). Nhóm không đưa các MOSFET này vào trong vùng đảo yếu
(weak inversion) như trong lý thuyết đã đề cập là do để đưa được các MOSFET vào
vùng đảo yếu, các MOSFET cần phải có kích thước rất lớn để hạ thấp được Vgs mà
vẫn giữ được giá trị dòng phân cực dựa trên công thức dòng qua MOSFET ở vùng bão
hòa:
1
I D = β(V GS−V th )2
2
Bên cạnh đó, kích thước của NMOS ở mạch điều khiển tín hiệu đầu ra cũng phải lớn
hơn khoảng 32 lần kích thước NMOS ở mạch phân cực như đã đề cập ở Chương 3. Vì
vậy, việc đưa các MOSFET vào vùng đảo yếu cần một lượng không gian rất lớn.
4.2.1.2 DC Analysis
Sử dụng phương pháp DC Analysis để khảo sát sự phụ thuộc của dòng điện phân cực
nếu nguồn điện áp thay đổi hoặc nhiệt độ thay đổi.
Ở trường hợp điện áp thay đổi từ 1.62V đến 1.98V, kết quả đo được như sau:
Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn
Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ
Nhiệt độ Dòng điện
-40°C 79.7uA
25°C 100.5uA
120°C 142uA
Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị
dòng, áp của các MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra ở 3
trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
PADP 12.2ps 12.6ps 16.6ps 3.08ps 50.90%
TT PADN 12.1ps 12.6ps 16.4ps 2.96ps 50.90%
Vod 15.2ps 14.8ps 9.46ps 10.8ps 50.30%
PADP 17.9ps 14.8ps 22ps 3.1ps 51.50%
SS PADN 17.8ps 14.7ps 22.2ps 3.1ps 51.50%
Vod 18.9ps 18.9ps 14.2ps 13.4ps 50.50%
PADP 11.4ps 12.6ps 13.4ps 2.61ps 50.60%
FF PADN 11.4ps 12.7ps 13.6ps 2.49ps 50.60%
Vod 13.7ps 13.5ps 6.38ps 9.49ps 50.30%
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N21 Sat 99.08u 432.7m 713.28m 432.4m 210.9m
Bảng 4.9: Kết quả trước thiết kế vật lý khối phân cực
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N21 Sat 103u 435.06m 668.37m 433m 211.6m
Bảng 4.10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng
nhau: Id N21 Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22
không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N4 Bão hòa 100u 650.9m 552.4m 429m 279m
Bảng 4.11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N4 Bão hòa 97.8u 657.8m 535.6m 434m 281m
Bảng 4.12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng
nhau: Id N0 = Id N1
- Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2
nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt
hơn so với trước thiết kế vật lý.
Bảng 4.13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
out 39.4ps 41ps 231ps 231ps 50.00%
TT
oub 39.4ps 41ps 230ps 231ps 50.00%
out 42.4ps 43.6ps 374ps 368ps 50.60%
SS
outb 42.4ps 42.6ps 371ps 372ps 50.60%
Bảng 4.14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp
- Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu
PADP 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
TT PADN 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
PADN_PADP 14.7ps 14.7ps 9.21ps 9.21ps 50.00%
PADP 17ps 10ps 16.9ps 2.44ps 51.50%
SS PADN 17ps 10ps 16.9ps 2.44ps 51.50%
PADN_PADP 16.4ps 16.4ps 11.7ps 11.7ps 50.00%
PADP 11.5ps 12ps 11.8ps 2.39ps 50.80%
FF PADN 11.5ps 12ps 11.8ps 2.39ps 50.8%
PADN_PADP 13.9ps 13.9ps 7.67ps 7.67ps 50.00%
Bảng 4.15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra
Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu
PADP 11.7ps 9.75ps 14.1ps 3.ps 51.10%
TT PADN 11.7ps 9.75ps 14.1ps 3ps 51.00%
PADN_PADP 14.7ps 14.7ps 9.3ps 9.5ps 50.00%
PADP 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
SS PADN 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
PADN_PADP 16.5ps 16.4ps 11.2ps 11.3ps 50.00%
PADP 10.2ps 12.8ps 12.6ps 3.9ps 50.90%
FF PADN 10.2ps 12.8ps 12.6ps 3.9ps 50.90%
PADN_PADP 13.8ps 13.6ps 8.38ps 8.1ps 50.00%
Bảng 4.16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra
Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp.
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch
Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu
Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
INN 200ps 220ps 355ps 362ps 49.30%
267.1p
PADN 54.3ps 382ps 275ps 60.80%
s
1. Kết luận
Qua quá trình làm đồ án, nhóm đã tìm hiểu và nắm được các lý thuyết cơ bản về bán
dẫn, CMOS, hồi tiếp và các mạch Analog cơ bản.
Về thiết kế mạch nguyên lý, nhóm đã nghiên cứu được nguyên lý hoạt động của toàn
bộ mạch truyền tín hiệu vi sai điện áp thấp, tính toán thiết kế được giá trị của các linh
kiện trong mạch. Mô phỏng thiết kế trước và sau khi thiết kế vật lý. Điều chỉnh thiết kế
để các thông số đầu ra phù hợp với yêu cầu đặt ra ban đầu của đề tài.
Về thiết kế vật lý, nhóm đã hoàn thành được thiết kế vật lý của mạch. Mạch vẽ được
đáp ứng đầy đủ các yêu cầu đề ra của mạch nguyên lý. Khắc phục được toàn bộ các lỗi
DRC và LVS.
Ưu điểm:
- Các thông số đầu ra của mạch chính xác với yêu cầu đề ra ban đầu.
- Hạn chế được tối đa các yếu tố kí sinh trong thiết kế như tụ kí sinh, trở kí sinh.
Nhược điểm:
- Mạch phân cực vẫn còn phụ thuộc vào nhiệt độ.
- Các MOSFET trong mạch phân cực vẫn chưa thể vào vùng đảo yếu.
2. Hướng phát triển
Để cải thiện đề tài này, nhóm sẽ tiếp tục nghiên cứu để tìm ra cấu trúc mạch phân cực
mới, độc lập với cả giá trị điện áp nguồn lẫn nhiệt độ để tạo ra được dòng điện phân
cực ổn định nhất cho mạch. Đồng thời nghiên cứu chọn một tiến trình khác để dễ dàng
đưa MOSFET vào vùng đảo yếu mà không tốn nhiều diện tích. Tiếp tục bổ sung mô
phỏng mạch ở nhiều trường hợp để đảm bảo mạch hoạt động ổn định ở mọi điều kiện.