ĐẠI HỌC ĐÀ NẴNG

TRƯỜNG ĐẠI HỌC BÁCH KHOA

KHOA ĐIỆN TỬ - VIỄN THÔNG
----------

BÁO CÁO CUỐI KỲ

ĐỒ ÁN CHUYÊN NGÀNH ĐIỆN TỬ

MẠCH ỔN ÁP BOOST & ỨNG DỤNG

GVHD: Th.S Nguyễn Văn Phòng

Thành viên: Võ Minh Vương - 106170146

Dương Thị Nghị - 106170111

Lớp: 17DT2

Đà Nẵng, tháng 05 năm 2021

 LỜI CẢM ƠN

Lời đầu tiên chúng em xin gửi lời cảm ơn chân thành đến các thầy, cô
trong Khoa Điện Tử-Viễn Thông; các thầy, cô trong Trường Đại Học Bách
Khoa, Đại học Đà Nẵng đã nhiệt tình giảng dạy, chỉ dẫn và tạo mọi điều kiện
giúp đỡ chúng em trong quá trình học tập và làm đồ án tốt nghiệp. Đặc biệt
chúng em xin gửi lời tri ân và biết ơn sâu sắc đến thầy Võ Tuấn Minh đã tận tình
giúp đỡ, trực tiếp chỉ bảo, hướng dẫn chúng em trong suốt quá trình làm đồ án tốt
nghiệp. Trong thời gian được thầy hướng dẫn, chúng em không ngừng tiếp thu
thêm nhiều kiến thức bổ ích mà còn học được tinh thần làm việc cũng như thái
độ nghiên cứu đề tài nghiêm túc, hiệu quả, đây là những điều cần thiết cho chúng
em trong quá tình học tập và công tác sau này.
Tiếp theo nhóm em xin gửi lời cảm ơn chân thành đến các anh, chị trong
công ty TNHH SYNOPSYS Việt Nam, đặc biệt là anh Nguyễn Phan Duy
Nguyên. Với sự chỉ bảo tận tình của các anh chị trong công ty, trong quá trình
thực tập, nhóm em đã tích lũy được rất nhiều kinh nghiệm thực tế và kiến thức
chuyên ngành trong môi trường làm việc chuyên nghiệp. Quan trọng hơn là rèn
luyện được ý thức, tác phong, đạo đức và tính kỹ luật, những điều này rất có ích
cho bản thân chúng em trong khoảng thời gian sắp tới sau khi tốt nghiệp để trở
thành một kỹ sư thực thụ.
Đề tài nghiên cứu được thực hiện dựa trên các kiến thức được học ở
trường, các kiến thức thực tế được thầy cô, các anh chị trong công ty chỉ dẫn và
tự tìm hiểu học hỏi qua các trang thông tin mạng. Do khả năng bản thân còn
nhiều hạn chế nên không tránh khỏi những thiếu sót trong quá trình thực hiện
nghiên cứu kính mong sự đóng góp ý kiến thêm của Thầy Cô để đề tài của nhóm
em được hoàn chỉnh hơn.
Em xin chân thành cảm ơn.

Đà Nẵng, ngày 24 tháng 2 năm 2022

Sinh viên thực hiện
 LỜI CAM ĐOAN

Tôi xin cam đoan đồ án tốt nghiệp “Mạch truyền tín hiệu vi sai điện áp thấp sử
dụng công nghệ FinFET” là công trình nghiên cứu của tôi. Những phần sử dụng
tài liệu tham khảo trong đồ án đã được nêu rõ trong phần tài liệu tham khảo. Các
số liệu, hình ảnh, thông tin trong đồ án đều trung thực do tôi tìm hiểu, tham khảo
từ nhiều nguồn tư liệu và tài liệu công ty cung cấp. Đồ án này không sao chép
các đồ án đã có từ trước. Nếu phát hiện có bất kỳ sự gian lận nào tôi xin hoàn
toàn chịu trách nhiệm và chịu mọi kỷ luật nhà trường đề ra.

Đà Nẵng, ngày 24 tháng 2 năm 2022

Sinh viên thực hiện
 DANH SÁCH TỪ VIẾT TẮT

LVDS Tín hiệu vi sai điện áp thấp (Low Voltage Differential Signal)
TX Khối truyền (Transmitter)
USB Cổng kết nối cáp tiêu chuẩn cho máy tính cá nhân và những
thiết bị điện tử tiêu dùng (Universal Serial Bus)
CAN Chuẩn bus ổn định dùng cho các phương tiện giao thông
(Controller Area network)
SNR Tỉ số tín hiệu trên nhiễu (Signal/Noise Ratio)
DRC Kiểm tra luật thiết kế (Design Rule Check)
LVS Kiểm tra sai lệch giữa thiết kế vật lý và thiết kế nguyên lý
(Layout vs Schematic)
MOSFET Transitor hiệu ứng trường (Metal-Oxide Semiconductor Field-
Effect Transistor)
FinFET Transistor hiệu ứng trường vây (Fin Field-Effect Transistor)
NMOS Transitor hiệu ứng trường loại N
PMOS Transitor hiệu ứng trường loại P
CMOS Công nghệ chế tạo mạch tích hợp, gồm các PMOS và NMOS
(Complementary Metal-Oxide-Semiconductor)
STI Cách ly rãnh nông (Shallow trench isolation)
DCD Chênh lệch chu kì xung (Duty Cycle Distortion)
tpHL Thời gian trễ sườn xuống (Propagation Delay time High to
Low)
tpLH Thời gian trễ sườn lên (Propagation Delay time Low to High)
trise Thời gian sườn lên (Rising Time)
tfall Thời gian sườn xuống (Falling Time)
 CHƯƠNG 1: TỔNG QUAN ĐỀ TÀI
1.1 Giới thiệu chương
1.2 Tính cấp thiết của đề tài
Ngày nay, công nghệ đang phát triển nhanh đòi hỏi những đổi mới tiên tiến để đáp ứng
cho các ứng dụng có yêu cầu tiêu thụ điện năng thấp và khả năng chống nhiễu cao cho
tốc độ dữ liệu cao. Các ứng dụng như trung tâm dữ liệu siêu quy mô, 5G và ứng dụng
học máy nhằm tổ chức, chuẩn bị và truyền tải lượng lớn thông tin. Theo cách này, điều
quan trọng là phải thiết kế một mạch tích hợp để có thể thực hiện giao tiếp băng thông
cao giữa các chip trên cùng 1 bảng mạch. Đề tài này nhằm mục đích thiết kế bộ phát
(TX) vì nó đóng vai trò quan trọng trong việc truyền tín hiệu.
1.3 Các giải pháp hiện có trên thị trường
Trong các mạch tương tự hoặc mạch kỹ thuật số, có 2 phương pháp truyền thông tin cơ
bản là: tín hiệu đơn cuối (single-ended signalling) và tín hiệu vi sai (differential
signalling).
Tín hiệu đơn cuối:
- Cấu trúc liên kết single-ended có ưu điểm là cấu trúc đơn giản: một dây mang điện áp
thay đổi đại diện cho tín hiệu, trong khi dây còn lại được nối với điện áp chuẩn,
thường là nối đất.
- Tín hiệu single - ended phải duy trì điện áp tương đối cao để đảm bảo tỷ lệ tín hiệu
trên nhiễu (SNR) thích hợp. Điện áp giao diện phổ biến là 3,3V và 5V.
- Tín hiệu single-ended ít tốn kém hơn để thực hiện so với vi sai, nhưng nó thiếu khả
năng loại bỏ nhiễu gây ra do: sự khác biệt về mức điện áp đất giữa các mạch truyền và
nhận. Cần ít dây hơn để truyền nhiều tín hiệu. Nếu có n tín hiệu, thì có n + 1 dây, một
dây cho mỗi tín hiệu và một dây nối đất.
- Tín hiệu single-ended được sử dụng rộng rãi và có thể được nhìn thấy trong nhiều
tiêu chuẩn truyền phổ biến, bao gồm: giao tiếp nối tiếp RS-232 , I²C, …
Tín hiệu vi sai:
- Là một phương pháp truyền thông tin sử dụng hai đường bổ sung để truyền một tín
hiệu (hai tín hiệu được tạo ra có cực tính trái ngược nhau, và sau đó truyền dữ liệu
tham chiếu hai tín hiệu với nhau).
- Nó cho phép truyền thông tin với điện áp thấp hơn, SNR tốt, cải thiện khả năng miễn
nhiễm với nhiễu do cấu trúc của nó và tốc độ dữ liệu cao hơn.
- Mặt khác, số lượng dây dẫn tăng lên ( Nếu có n tín hiệu thì sẽ sử dụng ít nhất 2n
dây) và hệ thống sẽ cần máy phát và máy thu chuyên biệt thay vì các IC kỹ thuật số
tiêu chuẩn.
- Ngày nay, tín hiệu vi sai là một phần của nhiều tiêu chuẩn, bao gồm LVDS, USB,
CAN, RS-485 và Ethernet.
1.4 Đề xuất sơ bộ
1.4.1 Giải pháp
Nhận thấy khắc phục nhiễu khi truyền tín hiệu đơn dây rất quan trọng, nhóm quyết
định thực hiện đề tài thiết kế mạch truyền tín hiệu vi sai điện áp thấp sử dụng công
nghệ FinFET (LVDS). LVDS là giao thức truyền tín hiệu tốc độ cao, khoảng cách xa,
được sử dụng nhiều trong truyền tin nối tiếp. Tín hiệu được truyền đi qua 2 dây và lệch
pha nhau 180 độ. Kiểu truyền này giúp giảm thiểu nhiễu vì nếu nhiễu đánh vào 2 dây
tín hiệu, máy thu sẽ dễ dàng loại bỏ nhiễu vì máy thu chỉ quan tâm tới sự chênh lệch
điện áp giữa 2 dây.
Mạch truyền tín hiệu LVDS sẽ có sơ đồ tổng quát như Hình 1.1:

Hình 1.1 Sơ đồ tổng quát mạch truyền LVDS

Khối Level Shifter làm nhiệm vụ khuếch đại biên độ của tín hiệu đầu vào. Khối Bias
làm nhiệm vụ tạo ra dòng điện phân cực cho các khối Opamp và Output Driver. Khối
Opamp có nhiệm vụ giữ cho điện áp Common mode bằng với điện áp Vref đặt vào.
Khối Output Driver sẽ tạo ra cặp tín hiệu vi sai để truyền đi.
1.4.2 Quy trình thiết kế
Quy trình thiết kế đầy đủ của các khối được tiến hành theo trình tự như Hình 1.2:
 Hình 1.2 Quy trình thiết kế
Phần đầu tiên trong quy trình thiết kế là thiết kế mạch nguyên lý và tính toán kích cỡ
ban đầu của các MOSFET cũng như giá trị các linh kiện trong mạch. Sau đó tiến hành
mô phỏng những chức năng cơ bản để kiểm tra các chức năng đó có hoạt động đúng
hay không và sử dụng thiết kế đó để phác thảo vị trí đặt linh kiện. Đồng thời tiến hành
mô phỏng với Pre-layout netlist để kiểm tra kỹ các thông số đặt ra. Nếu chưa đạt được
yêu cầu sẽ tiếp tục tính toán, điều chỉnh thông số của mạch cho đến khi đạt yêu cầu sẽ
sử dụng sơ đồ mạch hoàn chỉnh để tiến hành thiết kế vật lý. Sau khi thiết kế vật lý cho
mạch xong thì sẽ sử dụng Post-layout netlist để mô phỏng lại và kiểm tra lại các thông
số của mạch. Nếu không đạt thì phải điều chỉnh lại mạch nguyên lý và thiết kế vật lý
của mạch, nếu đã đạt yêu cầu đề ra thì sẽ tiến hành hoàn thiện sản phẩm.
1.4.3 Dự kiến kết quả
Mạch truyền tín hiệu vi sai điện áp thấp sử dụng công nghệ FinFET sau khi thiết kế
phải thỏa mãn được các yêu cầu đầu ra được đề cập trong bảng sau:
Yêu cầu
Đại lượng Đơn vị
MIN TYP MAX
VDDQ 1.62 1.8 1.98 V
VDD 0.675 0.75 0.825 V
Nhiệt độ -40 25 125 °C
Tần số tín hiệu 2 Gbps
Tần số clock 1 GHz
Điện áp ra mức cao 0.925 - - V
 Điện áp ra mức thấp - - 1.475 V
Điện áp mức chung (VCM) 1.125 1.2 1.275 V
Điện áp vi sai đầu ra (Vod) 0.25 0.325 0.4 V
Điện trở đầu cuối (Rterm) 80 100 120 Ohm
Duty Cycle 45 50 55 %
Thời gian trễ - 450 500 ps
Thời gian sườn lên/xuống 25 30 ps
Dòng tĩnh VDDQ - 6 8 mA
Dòng tĩnh VDD - 20 30 uA
Bảng 1.3 Yêu cầu đầu ra của mạch
Thiết kế vật lý phải đáp ứng yêu cầu mạch nguyên lý đặt ra và khắc phục được tất cả
các lỗi DRC và LVS.
1.5 Phương pháp đánh giá
Mạch thiết kế sẽ được đánh giá dựa trên các phương pháp sau:
- DC Operating Point: Phương pháp này được sử dụng để xác định vùng làm việc của
các MOSFET và các giá trị như dòng Id, điện áp Vgs, Vds, Vth, Vdsat, ...
- DC Analysis: Phương pháp này được sử dụng để xác định điểm làm việc tĩnh của
mạch. Phân tích các đặc tuyến I-V qua biểu đồ waveform.
- Transient Analysis: Phương pháp này được sử dụng để tính toán phản ứng của mạch
trong một khoảng thời gian xác định. Thường để xác định các đại lượng trung bình,
thời gian trễ, thời gian khởi động, công suất tiêu thụ, ...
- Design Rule Checking (DRC): Phương pháp này được sử dụng để xác minh xem một
thiết kế cụ thể có đáp ứng các ràng buộc do quy trình công nghệ áp dụng để sản xuất
như kích thước, chiều rộng tối thiểu, khoảng cách tối thiểu, diện tích tối thiểu hay
không. Kiểm tra DRC đảm bảo thiết kế đáp ứng các yêu cầu của nhà sản xuất chip và
sẽ không dẫn đến lỗi chip.
- Layout Versus Schematic (LVS): Phương pháp này được sử dụng để kiểm tra so sánh
các thiết bị, đường dây tín hiệu bên Layout có khớp với sơ đồ nguyên lý do bên Circuit
cung cấp hay không.
1.6 Kết luận chương
 CHƯƠNG 2: CƠ SỞ LÝ THUYẾT
2.1 Giới thiệu chương
2.2 Lý thuyết cơ bản về bán dẫn và CMOS
2.2.1 Các khái niệm cơ bản của bán dẫn
2.2.1.1 Pha tạp bán dẫn
Pha tạp là quá trình thêm một lượng tạp chất rất nhỏ và được kiểm soát tốt vào một
chất bán dẫn. Pha tạp cho phép kiểm soát điện trở suất và các đặc tính khác trên một
loạt các giá trị.
Silic ở trạng thái mạng tinh thể không dẫn điện hoặc dẫn điện yếu do ít các hạt tải điện
tự do.
Đối với silic, các tạp chất pha tạp sẽ thuộc nhóm III và V của bảng hệ thống tuần hoàn
các nguyên tố hóa học.
Bằng cách pha tạp các nguyên tố nhóm V vào tinh thể silicon như photpho, các điện tử
lớp ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 4 liên kết bền vững và
1 liên kết yếu, liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra khỏi các liên kết,
hình thành nên các electron tự do, và vị trí mà mất electron được gọi là các lỗ trống.
Và hình thành nên chất bán dẫn loại N, trong chất bán dẫn loại N, electron là các hạt
mang điện đa số.
Bằng cách pha tạp các nguyên tố nhóm III vào tinh thể silicon như Bo, các điện tử lớp
ngoài cùng (electron hóa trị) sẽ liên kết cộng hóa trị, tạo nên 3 liên kết bền vững và 1
liên kết yếu (do thiếu 1 electron), liên kết yếu này chịu sự tác động sẽ dễ dàng bứt ra
khỏi các liên kết. Và hình thành nên chất bán dẫn loại P, trong chất bán dẫn loại P,
electron là các hạt mang điện thiểu số.
2.2.1.2 Độ linh động hạt tải điện
Độ linh động của hạt tải điện đặc trưng cho việc hạt tải điện có thể di chuyển nhanh
như thế nào trong kim loại hoặc chất bán dẫn khi bị kéo bởi điện trường.
Độ linh động của hạt tải điện nói chung là cả độ linh động của electron và lỗ trống.
Độ linh động của electron lớn hơn độ linh động của lỗ trống
Độ linh động của sóng mang được xác định bằng phương trình:
v d=μE

Trong đó:
E là độ lớn của điện trường tác dụng lên vật liệu.
v dlà độ lớn vận tốc trôi của electron.

μ là độ linh động của electron.

Thông thường, vận tốc trôi của điện tử trong vật liệu tỷ lệ thuận với điện trường, có
nghĩa là độ linh động của điện tử là một hằng số (không phụ thuộc vào điện trường).
Tuy nhiên sẽ không đúng khi điện trường rất lớn, độ linh động phụ thuộc vào điện
trường.
Các giá trị linh động thường được trình bày dưới dạng bảng hoặc biểu đồ. Tính chuyển
động cũng khác nhau đối với các điện tử và lỗ trống trong mỗi vật liệu.
2.2.1.3 Dòng điện trong bán dẫn
Dòng điện tích qua vật liệu bán dẫn có hai dạng là trôi và khuếch tán.
Dòng điện thực chạy qua vật liệu bán dẫn có hai thành phần là dòng điện trôi và dòng
điện khuếch tán.
Dòng điện trôi: được định nghĩa là dòng điện chạy qua do chuyển động của các hạt tải
điện dưới tác dụng của điện trường ngoài.
Dòng khuếch tán: các hạt mang điện tích có xu hướng di chuyển từ vùng có nồng độ
cao hơn đến vùng có nồng độ thấp hơn của các hạt mang điện tích cùng loại.

Hình 2.1 Dòng trôi và dòng khuếch tán

2.2.1.4 Tiếp giáp P-N
Khi đặt hai loại bán dẫn loại P và bán dẫn loại N tiếp xúc với nhau, sẽ hình thành nên
tiếp giáp PN tại mặt giao nhau.
 Hình 2.2 Tiếp giáp P-N
Không phân cực:
- Trong tiếp giáp PN, không có điện áp đặt bên ngoài, một điều kiện cân bằng đạt được
trong đó hiệu điện thế được hình thành trên đường giao nhau.
- Các điện tử từ vùng N gần mặt phân cách PN có xu hướng khuếch tán vào vùng P để
lại các nguyên tử mất các electron tạo nên ion mang điện tích dương gần lớp tiếp giáp
trong vùng N và các nguyên tử bên vùng P nhận các electron hình thành nên các ion
âm gần lớp tiếp giáp.
- Tại gần đường tiếp giáp, hình thành nên vùng nghèo, nơi chỉ có ion âm và dương,
thiếu các hạt mang điện tự do.

Hình 2.3 Tiếp giáp P-N trong vùng không phân cực
- Điện trường được tạo trong vùng nghèo do ion dương và âm, chống lại quá trình
khuếch tán của electron.
- Electron vẫn tiếp tục khuếch tán qua loại P, hiện tượng khuếch tán sẽ dừng lại khi có
một dòng trôi, do lực kéo của điện trường, chống lại sự khuếch tán của electron. Tại
trạng thái cân bằng, dòng khuếch tán bằng dòng trôi.
Phân cực thuận:
- Cấp 1 điện áp ngoài vào lớp tiếp giáp PN. Loại P được nối với cực dương và loại N
được nối với cực âm của nguồn. Điện thế dương đặt vào vật liệu loại P hút các elctron
về nguồn, trong khi điện thế âm đặt vào vật liệu loại N đẩy các electron. Làm cho độ
rộng vùng nghèo bị suy giảm. Tạo điều kiện thuận lợi cho dòng khuếch tán chạy qua
dễ dàng.

Hình 2.4 Tiếp giáp P-N phân cực thuận

Phân cực ngược:
- Cấp 1 điện áp ngoài vào lớp tiếp giáp PN, loại P được kết nối với cực âm và loại N
được kết nối với cực dương. Vì vùng loại N được kết nối với cực dương, các electron
cũng sẽ bị kéo về nguồn, tách ra khỏi các nguyên tử, để lại nhiều ion dương, còn bên
loại P,cực âm sẽ đẩy các eletron vào, tạo nên nhiều ion âm. Điều này làm mở rộng
vùng nghèo và tăng điện trường, tăng điện thế rào cản tại đây. Khiến dòng khuếch tán
đi qua khó khan.
 Hình 2.5 Tiếp giáp P-N phân cực ngược
- Khi tăng điện áp ngoài lên càng lớn, làm cho độ rộng vùng nghèo tăng lên, rào thế
càng lớn. Ngăn dòng khuếch tán, làm không xuất hiện dòng điện.
Dòng điện trong bán dẫn ở vùng phân cực ngược:

[ ]
vD
nV T
i D =I S e −1 ≅ I S [ 0−1 ] ≅−I S

Dòng điện trong bán dẫn lúc không phân cực:

vD
nVT
i D =I S [e −1]≅ I S [ 1−1 ] ≈ 0

Dòng trong bán dẫn lúc phân cực thuận:

[ ]
vD vD
nV T nVT
i D =I S e −1 ≅ I S . e

Trong đó: I Slà dòng điện bão hòa ngược.

 Hình 2.6 Biểu đồ dòng điện trong bán dẫn theo điện áp
2.2.2 CMOS cơ bản
2.2.2.1 Đặc điểm của tụ MOS
Điểm quan trọng của MOSFET là cấu trúc tụ điện MOS được mô tả trong Hình 2.7:

Hình 2.7 Cấu trúc tụ MOS trên đế loại p

Tụ điện MOS được sử dụng để tạo ra điện tích góp phần hình thành tiến trình kênh ở
mặt phân cách giữa chất bán dẫn và oxit.
Một vật liệu có điện trở suất thấp, như nhôm hoặc poly-silicon pha tạp nhiều được sử
dụng để tạo thành điện cực trên cùng của tụ điện MOS. Điện cực đầu tiên này của tụ
điện MOS được gọi là cổng (G) và điện cực thứ hai của tụ điện MOS là chất nền hoặc
phần thân - vùng bán dẫn. Điôxít silic được chọn để tạo ra một lớp cách điện mỏng
cách ly cổng khỏi chất nền hoặc thân vì nó là chất cách điện ổn định, chất lượng cao,
dễ dàng hình thành bằng quá trình oxy hóa nhiệt của chất nền silicon. Khả năng hình
thành chất cách điện chất lượng cao ổn định này là một trong những lý do cơ bản
khiến silicon là vật liệu bán dẫn chiếm ưu thế hiện nay. Vùng bán dẫn có thể là loại n
hoặc p.
Chất bán dẫn tạo thành điện cực dưới cùng của tụ điện thường có điện trở suất đáng kể
và nguồn cung cấp lỗ trống và điện tử hạn chế. Bởi vì chất bán dẫn do đó có thể bị cạn
kiệt các hạt tải điện, điện dung của cấu trúc này là một hàm phi tuyến của điện áp.
2.2.2.2 Cấu trúc MOSFET
MOSFET gồm có 4 cực: cực G (gate), cực S (Source), cực B (body), và cực D (Drain).
Nếu dựa vào cấu tạo thì S & D có cầu tạo giống nhau và đối xứng nhau, chỉ phân biệt
được khi có một nguồn điện áp cấp vào. Thông thường, cực đế được nối với cực
nguồn, còn cực máng được nối với nguồn điện áp dương. Đối với MOSFET kênh p,
cực máng được nối với nguồn điện áp âm.

Hình 2.8 Cấu trúc của NMOS và ký hiệu

Các thông số quan trọng của MOSFET:
L đại diện cho chiều dài kênh, được đo theo hướng của dòng điện trong kênh.
W là chiều rộng kênh, được đo vuông góc với hướng của dòng điện.
Tox: Độ dày của lớp oxit
Các thông số kích thước nêu trên ảnh hưởng đến các tính chất về điện của mosfet, và
được sử dụng trong thiết kế vi mạch.
2.2.2.3 Nguyên lý hoạt động MOSFET
Khi 0 < VGS < VTN:
- Các lỗ trống ở vùng bán dẫn nằm dưới lớp oxit bị đẩy ra xa, để lại các ion nguyên tử
nhận, hình thành vùng nghèo dưới lớp oxit.
- Các vùng nghèo dưới lớp oxit và của các tiếp giáp hợp lại với nhau, làm cho không
có dòng giữa cực nguồn và cực máng.
Khi VGS ≥ VTN:
- Các điện tử trong bán dẫn p và vùng n+ bị hút về phía dưới bề mặt lớp oxit, tạo nên
kênh n (lớp đảo) nối cực nguồn và cực máng.
- Nếu đặt nguồn điện áp giữa cực nguồn và cực máng, sẽ tạo ra dòng chạy từ cực
máng, qua kênh và về cực nguồn.
2.2.2.4 Vùng hoạt động và đặc tuyến I-V
MOSFET có 3 vùng hoạt động phụ thuộc vào mối quan hệ giữa VGS và VDS:
Vùng ngắt:
- Vùng ngắt tương ứng với điện áp V GS <V th
- Khi đó, không có kênh nối liền cực máng và cực nguồn nên không có dòng chạy qua
MOSFET.

Hình 2.9 NMOS trong vùng ngắt

Vùng tuyến tính:
- Vùng tuyến tính tương ứng với V GS ≥V th và V DSnhỏ.
- Khi đó, kênh được hình thành, nối liền cực nguồn và cực máng.
- Điện áp dương V DS giữa cực D và S sẽ tạo dòng máng iD chạy qua kênh. Do lớp ô-xít
cách điện nên iG ≈ 0. Ngoài ra, các tiếp giáp B-S và B-D phân cực ngược nên iB ≈ 0.
Do đó, iD = iS.
 Hình 2.10 NMOS trong vùng tuyến tính
- Kênh nối cực D và cực S được xem như một điện trở.
- Khi V GS ≥V th và V DSnhỏ, MOSFET kênh n hoạt động trong vùng tuyến tính.

Hình 2.11 Kênh nối S và D được xem như điện trở

- Khi điện áp V GS <V th , không có dòng chạy qua MOSFET do không có kênh.
- Khi điện áp V GS ≥V th, kênh được hình thành và có dòng máng iD chạy qua kênh.
- Nếu giữ điện áp V DSkhông đổi và tăng V GS, kênh sẽ càng giàu điện tử nên dòng máng
iD tăng.
 Hình 2.12 Sự thay đổi của Id theo Vgs
- Nếu giữ V GS không đổi và tăng điện áp V DS thì dòng iD tăng tuyến tính.
- Độ dốc của đặc tuyến iD − vDS chính bằng nghịch đảo điện trở giữa cực máng và
iD 1
cực nguồn Ron (bao gồm kênh): tanα= = .
v DS R on

Hình 2.13 Độ dốc đặc tuyến Id – Vds

Hình 2.14 Đặc tuyến Id – Vds tăng khi Vgs tăng

Vùng bão hòa:
- Xét một điểm bất kỳ trên kênh cách cực nguồn một khoảng x.
- Gọi L là độ dài của kênh; điện áp tại cực cửa và cực máng lần lượt là VG và VD.
- Điện áp vx giữa một điểm trên kênh so với cực nguồn tăng dần về phía cực máng D.
- Điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D.

Hình 2.15 Xét một điểm x bất kỳ trên kênh dẫn

Hình 2.16 Điện áp Vx tăng khi x càng gần D

Hình 2.17 Điện áp VGx giảm khi x càng gần D

- Do điện áp vGx giữa cực cửa và một điểm trên kênh giảm dần về phía cực máng D
nên độ dày của kênh giảm dần về phía cực máng.
- Điều kiện để tạo nên kênh: V Gx >V th
- Nếu giữ VGS không đổi và tăng vDS thì đến một giá trị điện áp VDS sao cho điện áp
VGD bắt đầu nhỏ hơn điện áp ngưỡng thì kênh sẽ bị mất tại cực máng. Hiện tượng này
được gọi là thắt kênh (pinch-off).

Hình 2.18 Hiện tượng thắt kênh tại cực D

- Điện áp vDS tại đó xảy ra thắt kênh tại cực máng được ký hiệu là V DSAT :
V GD =V GS−V th =V th

V DSAT ¿ V GS−V th

- Nếu tiếp tục tăng VDS thì điểm kế tiếp cực máng sẽ có điện áp VGx giảm xuống
bằng VTN và kênh bị thắt:
V Gx =V GS −V xp .o=V th

V xp.o =V GS−V th

- Như vậy, khi điện áp V DS tăng điểm thắt kênh sẽ dịch chuyển dần về phía cực nguồn.
- Điện áp giữa điểm thắt kênh bất kỳ và cực nguồn S là không đổi:
V xp.o =V GS−V th

- Khi điện tử dịch chuyển đến điểm thắt kênh sẽ được điện trường tiếp xúc của vùng
nghèo của tiếp giáp B-D cuốn sang cực máng D, sinh ra dòng iD.
- Khi bắt đầu xảy ra hiện tượng thắt kênh tại cực máng, MOSFET bắt đầu hoạt động
trong vùng bão hòa và dòng máng xem như không đổi.
- MOSFET hoạt động trong vùng bão hòa khi vDS đủ lớn và thỏa mãn điều kiện:
V DS ≥ V GS −V th
 Hình 2.19 Khi Vds tăng, điểm thắt kênh dịch về phía cực nguồn
Đặc tuyến iD − vDS của MOSFET được phân thành 3 vùng:
- Vùng ngắt: V GS <V th
- Vùng tuyến tính: V DS <V GS−V th
- Vùng bão hòa: V DS ≥ V GS −V th

Hình 2.20 Đặc tuyến I-V của MOSFET

2.2.2.5 Hiệu ứng thứ cấp
Có 3 hiệu ứng quan trọng: hiệu ứng lớp nền, điều chế độ dài kênh và dẫn truyền dưới
ngưỡng. Những tác động thứ cấp này có thể không đáng kể trong các thiết kế mạch kỹ
thuật số, nhưng chúng có tác động đáng kể đến các mạch tương tự.
Hiệu ứng lớp nền:
- Với v SB=0 , MOSFET hoạt động như thể nó là một thiết bị ba đầu cuối. Tuy nhiên,
nhiều mạch, đặc biệt là trong các IC, trong đó phần lớn và nguồn của MOSFET phải
được kết nối với các điện áp khác nhau để v SB ≠ 0 . Khi v SB >0, chiều rộng suy giảm của
tiếp giáp P-N giữa nguồn và chất nền tăng lên, điều này làm cho việc tạo kênh với
cùng một VGS trở nên khó khăn hơn và giảm độ sâu kênh một cách hiệu quả. Hiệu
ứng cơ thể có tác động lớn đến điện áp ngưỡng và có thể được mô hình hóa bằng:
V TN =V ¿ + γ ¿

Trong đó:
𝛾: tham số hiệu ứng lớp nền(√V)
2∅F: Tham số tiềm năng bề mặt (V)

Hình 2.21 Sự thay đổi diện tích vùng nghèo khi có hiệu ứng lớp nền
Điều chế độ dài kênh:
- Khi MOSFET đi vào vùng bão hòa V DS >V GS−V TN kênh bị chụm lại trước khi tiếp xúc
với cống.

Hình 2.22 Điều chế độ dài kênh

- Chiều dài thực của kênh điện trở được cho bởi L = LM -ΔL. Khi V DS tăng lên trên
V DSSAT , chiều dài của vùng kênh cạn kiệt L cũng tăng, và giá trị hiệu dụng của L giảm.
Việc điều chế độ dài kênh có tác động đáng kể đến dòng tiêu mà dòng tiêu tăng khi
VDS tăng. Dòng xả bị ảnh hưởng bởi điều chế độ dài kênh có thể được mô hình hóa:
'
KnW
I D= ¿
2 L
Trong đó: λ được gọi là hệ số điều chế độ dài kênh.
Dẫn truyền dưới ngưỡng:
- Trong mô hình MOSFET, định rằng dòng điện chạy từ nguồn để thoát ra chỉ khi
vGS> VTN, nhưng trên thực tế, việc hình thành kênh là một hiệu ứng dần dần, do đó,
ngay cả khi vGS <VTN , có một lớp đảo ngược yếu được hình thành và một dòng rò rỉ
nhỏ chạy từ cống đến nguồn. Tác động làm tăng đáng kể điện năng tiêu thụ.

Hình 2.23 Sự dẫn dưới ngưỡng

2.3 FinFET
Kể từ khi định luật Moore do Gordon Moore đưa ra tiên đoán về tốc độ phát triển số
lượng thành phần bóng bán dẫn (transistor) trong các mạch tích hợp ngày càng nhanh
hơn và rẻ hơn theo thời gian. Sau hơn 50 năm kể từ khi định luật Moore được đưa ra,
kích thước những transistor đã phát triển nhanh đến mức gần như chạm đến kích thước
giới hạn vật lý.
Trước đó, các transistor trong các bộ vi xử lý vẫn còn là những cấu trúc phẳng (planer)
được tạo ra trên bề mặt của tấm silicon. Mỗi transistor (FET – field-effect transistor)
có một cực source, một cực drain, một kênh dẫn (channel) nối cực source và cực drain,
và một cực gate nằm bên trên kênh dẫn để điều khiển dòng điện chạy qua kênh dẫn.
Trong cấu trúc phẳng này, chỉ có cực gate và một lớp điện môi mỏng nằm giữa cực
gate và kênh dẫn là nằm bên trên tấm silicon.
 Hình 2.24 FinFET
Mãi cho đến 10 năm gần đây, các nhà sản xuất bắt đầu rời bỏ nền tảng công nghệ
transistor phẳng. Công nghệ transistor mới này, thường được gọi là FinFET, sẽ giải
quyết một trong những vấn đề chính khi thu nhỏ các con transistor truyền thống: dòng
rò (leakage current). Transistor càng nhỏ thì khả năng điều tiết của cực gate càng yếu
và dòng điện dễ dàng rò qua kênh dẫn ngay cả khi mà transistor phải ở trong trạng thái
không dẫn điện. Các nhà sản xuất đã thiết kế transistor mới với một kênh dẫn nhô lên
khỏi bề mặt tấm silicon giống như một cái vây cá (fin) và điều khiển kênh dẫn này
bằng một cực gate bao phủ 3 mặt của kênh dẫn thay vì chỉ một mặt như trong các
transistor truyền thống. Công nghệ transistor FinFET này cho phép các nhà sản xuất
chíp tiếp tục thu nhỏ các transistor để tăng tốc độ mà không bị rò rỉ năng lượng.
2.4 Các hiệu ứng cơ bản trong thiết kế mạch vật lý CMOS
2.4.1 Định nghĩa
Layout là cách sắp xếp các phần của một tổng thể một cách hợp lý. Trong điện tử,
Layout là cách sắp xếp các linh kiện điện tử trên Board mạch và kết nối chúng với
nhau bằng các đường dây kim loại. Trong thiết kế vi mạch, Layout là sắp xếp linh kiện
và vẽ ra các lớp mặt nạ đại diện cho các lớp trên vi mạch như Metal, Poly, …

Hình 2.25 Layout của cổng Inverter

2.4.2 Các vấn đề lưu ý trong Layout
Hoạt động của MOSFET chịu ảnh hưởng từ rất nhiều các tác nhân vật lý khác nhau
như nhiệt độ, điện trường, độ dày lớp oxit, STI,… Vì vậy, người kĩ sư layout cần phải
hạn chế các non-ideal factors để đảm bảo hoạt động ổn định cho mạch.
2.4.2.1 Systematic Factors
2.4.2.1.1 Tụ kí sinh
Trong mạch thực tế, việc xảy ra tụ kí sinh trong mạch là điều không thể tranh khỏi.
Bản thân MOSFET cũng đã có những tụ kí sinh do cấu trúc đặc biệt của nó. Tụ kí sinh
ở giữa cực Cổng và cực Đế xảy ra do bản kim loại tạo nên cực cổng được ngăn cách
với cực đế thông qua lớp oxit cách điện. Các tụ kí sinh ở cực nguồn và cực máng với
cực đế gây ra bởi cấu trúc tiếp giáp PN và vùng nghèo giữa tiếp giáp. Tụ giữa cực
cổng và nguồn/máng xảy ra do hiện tượng overlap trong quá trinh sản xuất chip. Tụ
giữa kênh dẫn và cực đế cũng do ngăn cách giữa kênh với đế bằng vùng nghèo.

Hình 2.26 Các tụ kí sinh trong MOSFET

Không chỉ có các tụ kí sinh trong MOSFET, khi layout và chạy dây còn có thể sinh ra
các tụ kí sinh ngay trên đường Metal. Điều này xảy ra khi chạy 2 dây song song hoặc
cắt ngang nhau và ở giữa là vật liệu cách điện. Chính vì tính chất này mà khi đặt 2 dây
digital và analog gần nhau rất dễ xảy ra hiện tượng Coupling. Để khác phục hiện tượng
ngày người ta thường hay sử dụng kĩ thuật shielding để ngăn cách giữa 2 bản dây.
 Hình 2.27 Tụ sinh ra trong quá trình đi dây
Ngoài ra ở phần cạnh của các cực tiếp giáp với lớp nền hoặc STI cũng sinh ra các tụ kí
sinh. Các tụ này được gọi là tụ Side-wall.

Hình 2.28 Tụ Side-wall

Để khắc phục tinh trạng tụ kí sinh, kĩ sư layout có thể sử dụng kĩ thuật multi finger
transistor. Bằng cách chia MOSFET gốc thành nhiều phần và sử dụng chung cực S
hoặc D rồi sau đó nối chung các Gate, chiều dài tổng thể của MOSFET sẽ giảm đi,
cũng đồng nghĩa tụ kí sinh cũng sẽ giảm.

Hình 2.29 Multi-finger MOSFET

2.4.2.1.2 Trở kí sinh
Tương tự như tụ kí sinh, điện trở kí sinh cũng không thể tránh khỏi trong thiết kế vi
mạch. Điện trở kí sinh tồn tại trên các contact và lớp metal kết nối các MOSFET và trở
kí sinh cũng tồn tại ngay cả trong MOSFET. Có thể khắc phục trở kí sinh trên đường
dây bằng cách thay đổi cách đi dây sao cho hợp lý.
 Hình 2.30 Điện trở kí sinh trên dây và MOSFET
2.4.2.1.3 STI Dishing
Vì bản thân của lớp nền MOSFET cũng có điện trở và giữa các tiếp giáp lại có tụ kí
sinh cho nên khi một MOSFET xảy ra nhiễu, nó có thể làm ảnh hưởng tới các
MOSFET khác cũng đặt chung trên một tấm nền. Để ngăn chặn hiện tượng này thì mội
trong các phương pháp đó là sử dụng STI. STI (Shallow Trench Isolation) là một khối
oxit được đào sâu xuống dưới lớp wafer nhằm ngăn cách giữa các MOSFET trên cùng
một lớp nền.
Sau khi lớp oxit được tạo ra, bề mặt lớp oxit không bằng phẳng nên phải qua một bước
làm phẳng tiếp theo. Trong bước làm phẳng này, độ chính xác không phải là tuyệt đối
mà có sai số nhất định, làm cho bề mặt của lớp STI không phẳng mà lõm xuống. Khi
bề mặt lớp STI thay đổi nó sẽ làm ảnh hưởng tới stress trên cực S và D của MOSFET.
Lớp oxit ngăn cách giữa cực G và đế cũng có bề mặt không phẳng, dẫn tới độ rộng cực
G không chính xác.

Hình 2.31 Tác hại của STI Dishing

2.4.2.1.4 STI Stress
Trong bước sản xuất chip, tạo nên lớp oxit và STI phải được thực hiện trong môi
trường có nhiệt độ rất cao. Khi chip nguội lại về nhiệt độ bình thường, hệ số giãn nở
nhiệt của Si cao hơn nhiều so với SiO2, khiến cho quá trình nở ra của chip bị giới hạn
lại bởi lớp STI, gây ra hiện tượng STI stress. Độ dày của cực S và D càng nhỏ thì STI
stress càng lớn. Để khắc phục vấn đề này thì có thể đặt các dummy devices/gate ở rìa
chip, điều này giúp cho MOSFET chính không bị ảnh hưởng trực tiếp bởi stress.

Hình 2.32 Hiện tượng STI Stress

Hình 2.33 Khắc phục STI Stress bằng dummy

2.4.2.1.5 Hiệu ứng Well Proximity
Trong quá trình sản xuất chip, để tạo ra các giếng n-well hay p-well người ta thường
sử dụng phương pháp bắn các ion vào vùng cần tạo, tia ion có góc nghiêng từ 7 đến 9
độ chiếu tới vùng cần dope và một số tia sẽ chiếu trúng phần Photoresist dùng để
quang khắc và phản xạ lại xuống lớp nền, làm cho phần rìa lớp nền có nồng độ pha tạp
khác với phần giữa. Hiệu ứng này được gọi là Well Proximity.

Hình 2.34 Hiệu ứng Well Proximity

2.4.2.1.6 Pattern non uniformity
Trong quá trình quang khắc, khi chiếu tia UV qua các lớp mask để làm cứng hoặc
mềm đi lớp Photoresist, tại vùng giữa của lớp mask thì mật độ chiếu sáng sẽ cao hơn
vùng rìa vì vùng giữa có sự giao thoa của ánh sáng chiếu tới. Điều này làm độ
cứng/mềm của Photoresist ngoài rìa sẽ thấp hơn ở giữa chip, làm cho kích thước của
vùng cần tạo xảy ra sai lệch.

Hình 2.35 Ảnh hưởng của Pattern non uniformity

Để khắc phục vấn đề này người ta thường đặt các dummy device tại rìa chip để tăng
độ chiếu sáng cho phần chính của chip.
 Hình 2.36 Khắc phục Pattern non uniformity
2.4.2.1.7 S/D Asymmetry
Trong thực tế, 2 cực S và D của MOSFET không đặt đối xứng qua Gate như lý thuyết
mà vẫn có sự sai lệch. Sự sai lệch này là do quá trình chiếu ion theo góc nghiêng gây
ra, nếu chiếu theo góc nghiêng từ S sang D, phần cực S sẽ bị overlap dưới cực G, cực
D sẽ lệch khỏi cực G và ngược lại.

Hình 2.37 Hiện tượng S/D Asymmetry

2.4.2.1.8 Antenna Effect
Trong quá trình làm chip, qua các bước mài phẳng và ăn mòn, lớp metal sẽ tích được
một lượng điện tích nhất định, nếu lượng điện tích này đủ lớn, nó sẽ thông qua lớp
metal và tác động vào cực G của MOSFET được nối với lớp metal. Khi điện áp trên
metal vượt quá điện áp đánh thủng, nó sẽ đánh thủng cực G của MOSFET và ảnh
hưởng tới hoạt động của mạch.

Hình 2.38 Antenna Effect

Để khắc phục tình trạng này, có thể gắn 1 diode Zener giữa metal với GND để xả phần
điện tích dư xuống Ground, từ đó bảo vệ được MOS.
2.4.2.1.9 Metal Coverage
Trong mạch vi sai, 2 MOSFET phải càng cân bằng với nhau càng tốt để đảm bảo mạch
được hoạt động chíng xác, điều này có nghĩa các yếu tố tác động lên một con MOS
như nhiễu hay Coupling đều phải tác động lên con MOS còn lại. Vì vậy kĩ sư layout
thường sử dụng phương pháp metal coverage để làm đồng đều 2 MOSFET.

Hình 2.39 Mạch vi sai

 Hình 2.40 Metal Coverage
2.4.2.2 Random Factors
Ngoài các Systematic Factors kể trên có thể khắc phục được thì vẫn còn tồn tại một số
Random Factors không thể hạn chế được. Các random factors này thường xảy ra ở
khâu sản xuất chip. Các random factors thường gặp gồm: độ bằng phẳng của Cực
Gate, nồng độ pha tạp của giếng n hoặc p, độ dày của lớp oxit.
2.4.2.3 Gradient Factors
Gradient Factor thường thấy nhất là nhiệt độ, 2 MOSFET đặt ở khoảng cách gần hay
xa nguồn nhiệt thì hoạt động của chúng sẽ khác nhau, điều này gây ra sự mất cân bằng
cho các mạch yêu cầu sự đối xứng như mạch vi sai. Để khắc phục thì người ta thường
sử dụng các kĩ thuật sắp xếp như common centroid hay interdigitation để cân bằng
gradient factors cho tất cả các MOSFET.

Hình 2.41 Sắp xếp để giảm thiểu Linear Effect

 Hình 2.42 Sắp xếp để giảm thiểu Linear và non Linear Effect
2.5 Hiệu ứng Miller
Hiệu ứng Miller đặt tên theo kỹ sư điện tử John Milton Miller. Trong thiết bị điện tử,
hiệu ứng Miller là hiệu ứng gia tăng giá trị điện dung của tụ điện đầu vào của 1 mạch
khuếch đại. Xét mạch khuếch đại như hình sau:

Hình 2.43 Bộ khuếch đại đảo với trở kháng lắp tại đầu vào và đầu ra
Ta có:
V o =−A v . V i

Dòng điện đầu vào của mạch bằng:

V i−V o V i .( 1+ A v )
I i= =
Z Z
Trở kháng đầu vào của mạch bằng:
Vi Z
Z¿ = =
I i 1+ A v
 1
Nếu Z là một tụ điện, Z= , thế vào biểu thức Zin ở trên ta có:
s.C
1
Z¿ = với C m=C .(1+ A v )
s .Cm

Từ biểu thức trên có thể thấy, nhìn từ đầu vào, giá trị của tụ điện được khuếch đại lên
(1+Av) lần.
2.6 Ổn định hồi tiếp âm
Hồi tiếp âm là hệ thống hồi tiếp lấy một phần tín hiệu đầu ra đưa ngược về đầu vào để
làm giảm tác động của tín hiệu đầu vào. Khác với hồi tiếp dương, hồi tiếp âm làm tăng
độ ổn định của mạch nhưng làm giảm độ khuếch đại của mạch.
Hồi tiếp âm được sử dụng rộng rãi trong các mạch điện tử.

Hình 2.44 Một hệ thống hồi tiếp âm

Với A là hệ số khuếch đại của mạch, β là hệ số khuếch đại của bộ hồi tiếp.
Từ sơ đồ hệ thống trên, ta có:
feedback
feedback=β . output → β=
output

Ta lại có:
output =A .input

Hệ số khuếch đại toàn vòng hồi tiếp bằng:

output A . input A
ACL= = =
control input + β . output 1+ A . β
Từ hệ thức trên, ta có thể thấy được khi A.β = -1, ACL=∞, lúc này, nếu có một dao
động tại đầu vào của mạch, dao động đó sẽ được khuếch đại và làm mạch tự dao động.
Vì vậy, để hệ thống hồi tiếp âm hoạt động ổn định, cần phải khảo sát độ ổn định của hệ
thống.
Hai đại lượng quan trọng để khảo sát độ ổn định của hệ thống là độ lợi và Phase
Margin.
Độ lợi được tính bằng công thức:

Gain=20. log ( Vout

Vin )

Phase Margin là đại lượng chênh lệch giữa độ dịch pha khi Gain đạt được 0dB đến khi
độ dịch pha đạt -180°.
Hệ thống hồi tiếp âm được coi là ổn định khi Độ lợi đạt xuống 0dB (unity) sau khi độ
dịch pha đạt -180°. Khi độ lợi xuống 0dB lúc độ dịch pha đạt -180°, hệ số khuếch đại
vòng hồi tiếp sẽ bằng vô cùng và hệ thống sẽ mất ổn định. Khi độ lợi xuống 0dB trước
khi độ lệch pha đạt -180°, hồi tiếp âm sẽ trở thành hồi tiếp dương và hệ thống cũng sẽ
mất ổn định.

Hình 2.45 Khảo sát sự ổn định của hệ thống hồi tiếp

Một trong những cách để ổn định hồi tiếp của Opamp là tăng giá trị trở kháng đầu ra
của mạch. Mỗi nút trong mạch đều tạo ra một điểm cực, trở kháng đầu ra của opamp
thường sẽ lớn hơn rất nhiều so với các nút khác trong mạch. Tần số của điểm cực được
1
tính bằng công thức ω= nên điểm cực của đầu ra opamp là gần với điểm 0 nhất.
R .C
Khi giá trị tụ đầu ra tăng, điểm cực càng dịch về 0 và Phase Margin sẽ tăng, mạch sẽ
càng ổn định.
 Hình 2.46 Ổn định mạch bằng cách tăng Phase Margin
2.7 Mạch gương dòng
Mạch gương dòng là mạch điện được sử dụng rất nhiều trong các mạch điện tử, được
dùng để sao chép dòng điện qua một nhánh mạch từ một nhánh mạch ban đầu.

Hình 2.47 Cấu tạo mạch gương dòng

Trong mạch này, các MOSFET đều hoạt động trong vùng bão hòa. Ta có:
1 W1 2
Iref = . μ .Cox . .(Vgs−Vth)
2 L1
1 W2 2
Iout= . μ .Cox . .(Vgs−Vth)
2 L2

Từ 2 hệ thức trên, ta có:

 W 2/ L2
Iout= . Iref
W 1/ L1

2.8 Các kỹ thuật sử dụng trong thiết kế vật lý

2.8.1 Kỹ thuật xen kẽ

Hình 2.48 Kỹ thuật xen kẽ

Kỹ thuật xen kẽ được sử dụng để làm cho các thiết bị tương đồng với nhau khi chịu
sự tác động của những yếu tố gradient( độ dày lớp oxide, nhiệt đô,..). Kỹ thuật sắp
xếp này có thể loại bỏ các yếu tố linear gradient(tác động theo đường thẳng) khi cân
bằng các tác động lên những thiết bị khác nhau.
2.8.2 Kỹ thuật đối xứng qua tâm

Hình 2.49 Kỹ thuật đối xứng qua tâm

Kỹ thuật đối xứng qua tâm cũng được sử dụng để tạo ra sự tương đồng giữa những
thiết bị với nhau, và có thể loại bỏ được các yếu tố linear và non-linear gradient(tác
động không theo đường thẳng). Do đó những tác động bên ngoài sẽ ảnh hưởng
đồng đều hơn. Tuy nhiên nhược điểm là khó đi dây và kết nối cổng poly.
2.8.3 Kỹ thuật che chắn
 Hình 2.50 Kỹ thuật che chắn
Khi đi dây kim loại, có rất nhiều các đường tín hiệu trong một mạch, những tín hiệu
này tạo ra tụ kí sinh, ví dụ CLK và Sin.Tụ kí sinh làm cho tín hiệu Sin bị nhiễu khi
CLK thay đổi. Do đó cần 1 đường dây che chắn những tín hiệu này lại nhằm bảo vệ
chúng khỏi nhiễu.
2.8.4 Kỹ thuât sử dụng thiết bị giả

Hình 2.51 Thiết bị giả

Thiết bị giả được sử dụng để tránh các hiệu ứng không lý tưởng trong quá trình chế
tạo. Đặt dummy 2 bên nhằm làm giảm các tác nhân xấu ảnh hưởng đến các thiết bị
chính, gây sai lệch về hoạt động, hiệu suất của mạch.
2.8.5 Kỹ thuật sử dụng vòng bảo vệ
 Hình 2.52 Vòng bảo vệ
Vòng bảo vệ đóng vai trò như một cực Bulk của thiết bị, nó còn được gọi là tap. P-tap
được dùng cho NMOS, ngược lại N-tap được dùng cho PMOS. Vòng bảo vệ còn có
thể loại bỏ nhiễu chất nền của các khối được đặt liền kề nhau bằng cách đặt nó vào
giữa hai khối.
2.9 Kết luận chương
 CHƯƠNG 3: TÍNH TOÁN GIÁ TRỊ LINH KIỆN VÀ THIẾT KẾ VẬT LÝ
3.1 Giới thiệu chương
3.2 Mạch phân cực
Mạch phân cực có nhiệm vụ tạo ra dòng điện phân cực không phụ thuộc vào giá trị
nguồn áp, cung cấp dòng phân cực ổn định này cho mạch khuếch đại vi sai và mạch
điều khiển tín hiệu đầu ra.
3.2.1 Ý tưởng thiết kế
Xét mạch sau:

Hình 3.1 Mạch gương dòng điện sử dụng nguồn dòng lý tưởng
Nếu Iref là một nguồn dòng độc lập (không phụ thuộc vào Vdd) và bỏ qua hiệu ứng
điều chế độ dài kênh (λ = 0) thì I_D2 và I_D3 tạo ra sẽ không phụ thuộc vào Vdd.
Vậy làm thế nào để tạo ra Iref. Xét trường hợp sử dụng điện trở R1 như hình 3.2:

Hình 3.2 Mạch gương dòng sử dụng điện trở

Ta có:
 ∆ I out =∆ I ref
(. WL ) = ∆ Vdd . ( WL )
2 2

( WL ) R 1+ g1 ( WL )
1 m 1

Dễ dàng thấy được là nếu dùng điện trở R1 để thay thế nguồn dòng lý tưởng thì dòng
ra sẽ phụ thuộc rất nhiều vào Vdd. Vậy nên bắt buộc phải tìm được giải pháp khác.
Giải pháp để thiết kế ra một mạch Bias có dòng điện tạo ra không phụ thuộc vào Vdd
là mạch phải tự phân cực cho chính nó. Có nghĩa là dòng Iout tạo ra phải độc lập với
Vdd, và dòng Iref phải được tạo ra từ dòng Iout bằng một cách nào đó.
Như chúng ta có thể thấy được ở hình 3.3. Dòng Iref được tạo ra từ dòng Iout nhờ cặp
current mirror M3 và M4. Với kích cỡ MOSFETs đã chọn như vậy, Iout = K.Iref nếu
bỏ qua hiệu ứng điều chế độ dài kênh. Khi các MOSFET mắc theo kiểu Diode được
cung cấp dòng từ nguồn dòng, Iout và Iref gần như độc lập với Vdd nếu không xét đến
sự thay đổi của Vgs.

Hình 3.3 Mạch self-bias

Nhưng thực tế thì khi Vdd thay đổi, Vgs của các MOSFET có thể cũng thay đổi và làm
thay đổi dòng điện. Để dòng điện trong mạch được điều khiển tốt hơn, điện trở Rs
được thêm vào cực S của M2 như hình 3.4. Điện trở Rs lúc này đóng vai trò như một
điện trở hồi tiếp âm, khi VDD tăng làm cho Iout tăng, áp rơi trên điện trở Rs tăng làm
áp Vs(M2) tăng nên Vgs của M2 giảm xuống, làm giảm Iout.
 Hình 3.4 Mạch self-bias bổ sung điện trở Rs
Để chứng minh dòng điện trong mạch không phụ thuộc Vdd, ta có:
V GS 1=V GS 2 +V Rs

Các MOSFET trong mạch đều được thiết kế để nằm trong vùng bão hòa. Vậy nên:
1 W
I D = β(V GS−V th ) với β=μ . Cox .
2
2 L

→ V GS=
√ 2ID
β
+V th

Vậy nên:

√ 2 I ref
β1 (√
+V th 1=
2 I out
β2 )
+V th 2 + I out R S

( √ )
2
2 1
→ I out = 2 1−
RS . β K

Chúng ta có thể dễ dàng thấy được nếu bỏ qua hiệu ứng điều chế độ dài kênh thì dòng
Iout lúc này không còn phụ thuộc vào Vdd mà chỉ còn phụ thuộc vào nhiệt độ.
Tuy nhiên, khi MOSFET còn nằm trong vùng đảo mạnh (strong inversion), dòng điện
tạo ra lúc này vẫn còn phụ thuộc lớn vào nhiệt độ và tiến trình do vẫn còn ảnh hưởng
bởi beta trong công thức đã chứng minh ở trên, vì vậy người ta thường thiết kế sao cho
các MOSFET đều hoạt động ở vùng Subthreshold (V_GS≈V_th).. Ta có dòng của
MOSFET trong vùng Subthreshold là:

( )
V GS−V th
W n .V T
I D =I D 0 . e
L
 → V GS=n . V T . ln
( ID.L
I D0 . W )
Từ hệ thức trên, ta có:

n . V T . ln
( I D0 . W 1 )
I ref . L 1
=n . V T . ln
(
I out . L 2
I D0 . W 2 )
+ I out . RS

n.VT
→ I out = ln ⁡( K )
RS

3.2.2 Mạch khởi động

Mạch khởi động đóng một vai trò rất quan trọng trong khối Bias. Nó giúp đưa mạch từ
điểm làm việc chết (dòng điện bằng 0) đến điểm làm việc bình thường (Iout ổn định).
Tuy nhiên, mạch khởi động thông thường vẫn tiêu thụ một dòng điện không đổi sau
khi mạch đạt trạng thái ổn định. Điều này làm cho mạch tiêu tốn năng lượng hơn.

Hình 3.5 Mạch khởi động (gạch nét đứt xanh)

Khi đặt nguồn Vddq vào mạch, tất cả các MOSFET đều ngắt và dòng qua các
MOSFET đều bằng 0. Để vượt qua trạng thái này, mạch khởi động tạo ra một dòng
điện ban đầu từ VDDQ sang P18 và N34 xuống VSS.
Có 2 điểm làm việc cần chú ý của mạch khởi động (Hình 3.6):
- Ban đầu lúc Iref = Iout = 0. Khi Vddq tăng làm Vout cũng tăng. Khi Vout > Vthn
làm dẫn N34. VGS(P18) xuống thấp làm dẫn P18. Tạo ra dòng điện ban đầu.
- Lúc Vddq tăng, dòng Iout và Iref cũng tăng, dẫn đến dòng qua điện trở R33 tăng và
áp rơi trên R33 cũng tăng, Vout giảm. Khi Vout < Vthn, N34 ngắt.

Hình 3.6 Hai điểm làm việc chính của mạch khởi động
Nguyên lý hoạt động của mạch khi có mạch khởi động như sau:
- Khi Vddq tăng, Vout tăng, VG của N34 tăng, N34 bắt đầu dẫn, VD và VG của P18
kéo xuống mức thấp làm P18 và P19 dẫn. P18 và P19 có cùng VGS và có cùng size,
P19 thiết kế hoạt động trong vùng bão hòa nên ID18 = ID19.
- Khi P19 dẫn, VD và VG của N22 kéo lên mức cao, đồng thời VG của N21 cũng lên
cao làm N22 và N21 bắt đầu dẫn.
- Đồng thời, khi VG của P18 xuống thấp cũng làm cho VG của P30 xuống thấp, P30
dẫn, VG của N31 tăng làm N31 dẫn, VBN tăng, đồng thời N32 dẫn, có dòng qua R33
làm Vout giảm. Khi Vout giảm xuống thấp hơn Vth, N34 ngắt khỏi mạch.
- Khi Vddq tăng, dòng Iout cũng tăng, dòng Iout đạt trạng thái ổn định khi Vddq ổn
định.
3.2.3 Thiết kế giá trị linh kiện
Mạch phân cực có cấu trúc đầy đủ như hình 3.7.
 Hình 3.7 Cấu trúc đầy đủ của mạch phân cực
Dựa trên công thức dòng điện của mạch Bias đã chứng minh ở trên:
n .V T
I out = ln ( K )
RS
T
Với n = 2 (vật liệu chế tạo là silicon). V T =
11586

Chọn dòng Bias là 100µA và hệ số K = 16, nhiệt độ là 25°C. Dễ dàng tính được giá trị
điện trở Rs là 1.4kΩ.
Tăng dần kích thước của N21 và N22 lên sao cho cả 4 MOSFET đều ở trong vùng bão
hòa. Khi kích thước N21 và N22 tăng lên thì các MOSFET đều tiến vào vùng bão hòa
là do khi W của N21 và N22 nhỏ, do các MOSFET lúc này không nằm trong vùng đảo
yếu cho nên dòng điện trong mạch vẫn theo công thức:

( √ )
2
2 1
I out = 1−
2
RS . β K

Do đó, khi W nhỏ thì beta cũng nhỏ, dòng điện trong mạch lớn, N22 mắc theo kiểu
diode nên nó luôn ở trong trạng thái bão hòa, dòng điện qua N22 được xác định theo
công thức:
1 2
I D 22= β (V GS 22−V th 22)
2

Dòng Id22 lớn, mà beta của N22 nhỏ nên Vgs của N22 phải lớn để đáp ứng được dòng
điện, mà Vgs22 = Vds22 lớn nên Vsd của P19 nhỏ làm P19 rơi vào vùng tuyến tính.
Chứng minh tương tự với nhánh còn lại, khi dòng lớn thì cũng làm N21 rơi vào vùng
tuyến tính. Vì vậy cần tăng kích thước của N21 và N22 lên đủ lớn để tất cả đều bão
hòa.
Ngoài ra còn cần phải tính được giá trị của mạch khởi động. Khi mạch thiết lập được
giá trị dòng phân cực ổn định là 100uA, N34 cần phải ngắt khỏi mạch, suy ra Vgs của
N34 phải bé hơn Vth của N34 (khoảng 400mV). Chọn Vgs của N34 lúc này bằng
200mV.
Ngoài ra để Vf nhỏ thì điện áp rơi trên R33 cần phải lớn, nên R33 cần có giá trị khá
lớn, chọn R33 = 15kΩ.
V 1.8−0.2
→I = = ≈ 100uA
R 15000

Tăng W của N32 lên sao cho dòng qua N32 khoảng 100uA.
3.2.4 Thiết kế vật lý mạch phân cực
3.2.4.1 Phác thảo vật lý
Việc tổ chức sắp xếp mỗi thiết bị trong một khối, mỗi khối trong một mạch kết hợp
với các kỹ thuật trong thiết kế vật lý được gọi là phác thảo vật lý (Floorplan). Phác
thảo vật lý ước tính vị trí của các thiết bị đảm bảo các kết nối giữa các thiết bị được tối
ưu nhất.

Hình 3.8 Phác thảo vật lý khối phân cực

- Các khối tương ứng được xếp gần nhau để tối ưu hoá các đường kết nối.
- Các khối đều được thêm 2 thiết bị giả ở 2 cạnh, chia sẻ chung lớp khuếch tán một
cách liên tục và có vòng bảo vệ xung quanh.
- Khoảng cách giữa các khối là nhỏ nhất, những khối gần nhau dùng chung Poly của
vòng bảo vệ để diện tích được tối ưu nhất.

3.2.4.2 Đi dây
 Đi dây các đường tín hiệu quan trọng
 Hình 3.9 Sơ đồ nguyên lý Hình 3.10 Các đường tín hiệu quan trọng

- Các đường tín hiệu đều được che chắn bởi đất/nguồn.
- Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim
loại, ảnh hưởng đến hiệu suất làm việc của mạch.
 Đi dây cho nguồn / đất

Hình 3.11 Đường nguồn/đất Hình 3.12 Via

- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.

3.2.4.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_IN LVS_INT ERC DRC DRC_DP LVS

T
 tapeout colored tapeout tapeout

PASS PASS PASS PASS PASS PASS

Bảng 1: Tình trạng đánh giá vật lý của khối phân cực

Hình 3.13 Kết quả kiểm tra LVS_INT Hình 3.14 Kết quả kiểm tra DRC_INT

Hình 3.15 Kết quả kiểm tra LVS_tapeout Hình 3.16 Kết quả kiểm tra DRCtapeout

Hình 3.17 Kết quả kiểm tra DRC_DP colored tapeout

3.3 Mạch khuếch đại vi sai

Mạch khuếch đại vi sai có nhiệm vụ nhận điện áp VCM từ mạch điều khiển tín hiệu
đầu ra và điều chỉnh VBP để điều chỉnh dòng trong mạch điều khiển tín hiệu đầu ra,
nhằm mục đích ổn định tín hiệu. Mạch khuếch đại vi sai và mạch điều khiển tín hiệu
đầu ra lúc này tạo thành một hệ thống hồi tiếp âm.
3.3.1 Ý tưởng thiết kế
Mạch khuếch đại vi sai sử dụng cặp NMOS có cấu trúc như hình 3.8:
 Hình 3.18 Mạch khuếch đại vi sai NMOS
Dòng phân cực trong mạch được điều khiển bằng nguồn dòng lý tưởng Iss. Khi Vin1 =
Vin2, dòng Id1 = Id2 = Iss/2. Vout1 = Vout2 = Vddq – Iss.Rd/2. Nếu Vin1 tăng và
Vin1 > Vin2, Id1 tăng, ta lại có Iss = Id1 + Id2 nên khi Id1 tăng thì Id2 giảm. Khi đó
Vout1 = Vddq – Id1.Rd giảm, Vout2 = Vddq – Id2.Rd tăng. Khi Vin2 tăng và Vin2 >
Vin1, tương tự sẽ làm cho dòng Id2 tăng, Id1 giảm, Vout2 giảm, Vout1 tăng.

Hình 3.19 Đặc tuyến In/Out của mạch khuếch đại vi sai
Sử dụng mô hình tương đương tín hiệu nhỏ để xác định được hệ số khuếch đại điện áp
(Vout1 – Vout2)/(Vin1 – Vin2) của mạch khuếch đại vi sai.
 Hình 3.20 (a) Mạch vi sai khi chỉ xét Vin1, (b) Mạch (a) khi xét dưới góc độ mạch
Source Degeneration, (c) Sơ đồ tương đương của mạch (b)
Chúng ta sẽ xem xét sự ảnh hưởng của từng input tới điện áp ở 2 node X và Y. Đầu
tiên, để tính được Vx, chúng ra cho Vin2 = 0 và Vin1 được nối với nguồn điện (Hình
1.3 (a)). Mạch lúc này sẽ giống như mạch Source Degeneration (Hình 1.3 (b) (c)) với
điện trở Rs là điện trở nhìn từ cực S của M2.
Ta có:
1
R S=
gm2

Hệ số khuếch đại của mạch lúc này giống như hệ số khuếch đại của mạch Source
Degeneration. Nên:
VX −R D
A v= =
V¿1 1 1
+
gm 1 gm 2

Để tính được Vy, chúng ta sẽ thay thế Vin1 và M1 bằng biến đổi Thevenin (Hình 3.11)

Hình 3.21 Chuyển đổi Vin1 và M1 bằng biến đổi Thevenin

Mạch lúc này sẽ giống như mạch Common Gate, với VT = Vin1, RT = 1/gm1. Hệ số
khuếch đại lúc này sẽ là:
 VY RD
A v= =
V¿1 1 1
+
gm 1 gm 2

Từ hai hệ thức trên ta có:

−2. R D
( V X −V Y )∨¿Due ¿ Vin 1= .V ¿1
1 1
+
gm 1 gm 2

Khi gm1 = gm2 = gm, ta được:

( V X −V Y )∨¿Due ¿ Vin 1=−g m . R D . V ¿1
Chứng minh tương tự với Vin2, ta cũng được hệ thức sau:
( V X −V Y )∨¿Due ¿ Vin 2=g m . R D . V ¿2
Tổng quát lại, chúng ta tìm được công thức tính độ khuếch đại của mạch khuếch đại vi
sai như sau:
(V X −V Y )total
A v= =−gm . RD
V ¿1−V ¿2

Từ công thức trên, ta thấy được để đạt được một độ lợi lớn trên mạch khuếch đại vi sai
thì điện trở RD phải lớn, nhưng khi điện trở RD lớn thì lại phải đánh đổi là Voltage
Swing đầu ra giảm.
Để khắc phục thì phải thay thế trở bằng một thiết bị khác vừa có trở kháng lớn để tăng
độ lợi điện áp cho mạch và vừa có sụt áp nhỏ để tăng output voltage swing. Vì vậy
ngày nay ở các mạch khuếch đại vi sai người ta thường sử dụng MOSFET để khắc
phục vấn đề này.

Hình 3.22 Mạch khuếch đại vi sai sử dụng Active Load

Cơ chế hoạt động của mạch cũng tương tự như mạch khuếch đại vi sai sử dụng điện
trở thông thường. Dòng phân cực trong mạch cũng được điều khiển bằng nguồn dòng
Iss. Khi Vin1 = Vin2, dòng ID1 = ID2 = Iss/2. Khi Vin1 > Vin2, dòng Id1 tăng, Id2
giảm làm cho áp rơi trên M4 (lúc này coi như tải) giảm, Vout = Vdd – VM4 tăng.
Ngược lại khi Vin2 > Vin1, dòng Id1 giảm, Id2 tăng làm cho Vout giảm.
Hệ số khuếch đại của mạch tương tự như mạch khuếch đại S chung có tải là nguồn
dòng.
A v =−gm . ¿//r 04 ¿

Hệ số khuếch đại này vẫn lớn và mạch có thể tăng output voltage swing do mặc dù
điện trở r0 lớn nhưng điện áp Vds của MOSFET nhỏ hơn nhiều so với khi dùng điện
trở thông thường. Điện áp Vds rơi trên PMOS có thể giảm bằng cách tăng W của cặp
PMOS.
3.3.2 Thiết kế giá trị linh kiện

Hình 3.23 Cấu trúc mạch khuếch đại vi sai

Khi Vref = VCM = 1.2V, các MOSFET trong mạch Opamp đều phải hoạt động trong
vùng bão hòa để Opamp đạt được độ lợi lớn nhất. Dòng trong mạch được quyết định
bởi MOSFET N4 đóng vai trò như nguồn dòng. Chọn kích thước của N4 bằng với kích
thước của NMOS mạch phân cực để tạo ra dòng điện trong mạch là 100uA.
Khi Vref = VCM, dòng trên 2 nhánh luôn bằng nhau và bằng Iss/2. Ta có công thức
dòng trong vùng bão hòa của NMOS:
1 W 2
I D = . μ . C ox . .(V GS−V th )
2 L

Khi tăng W của cặp NMOS, vì dòng ID không đổi và luôn bằng Iss/2 nên Vgs phải
giảm, mà Vg = VCM = Vref nên Vs phải tăng làm cho Vds của current source tăng, từ
đó làm tăng dòng toàn mạch. Ngược lại với trường hợp giảm W của cặp NMOS.
Ta có công thức dòng trong vùng bão hòa của PMOS:
1 W
I D = . μ . C ox . .¿ ¿
2 L

Khi tăng W của cặp PMOS, dòng ID qua cặp PMOS cũng không đổi và cũng bằng
Iss/2 nên |V GS| phải giảm, mà V GS =V G−V S=(V G −V DDQ )<0 nên V G = V D của P2 phải
tăng, làm cho V D của P3 cũng tăng theo. Vì vậy khi W của cặp PMOS càng tăng, điện
áp VDS của cặp PMOS càng giảm và điện áp đầu ra VBP càng tăng.
Từ những điều trên, điều chỉnh kích thước của các MOSFET sao cho tất cả MOSFET
đều phải nằm trong vùng bão hòa.
3.3.3 Thiết kế vật lý mạch khuếch đại vi sai
3.3.3.1 Phác thảo thiết kê vật lý
 Hình 3.24 Sơ đồ nguyên lý Hình 3.25 Phác thảo thiết kế
vật lý khối khuếch đại vi sai
- Tại 2 cạnh của mỗi khối, thiết bị giả được thêm vào và có vòng bảo vệ xung quanh.
- Các thiết bị chia sẻ lớp khuếch tán liên tục.
- Khoảng cách giữa các khối là nhỏ nhất => tối ưu được diện tích.
- Sử dụng kỹ thuật xếp đối xứng tâm đối với cặp khuếch đại vi sai.
- Cấu trúc cặp khuếch đại vi sai.

DM DM DM DM

DM N0 N1 DM

DM N1 N0 DM

DM DM DM DM
 3.3.3.2 Đi dây
 Đi dây các đường tín hiệu quan trọng

Hình 3.26 Sơ đồ nguyên lý Hình 3.27 Các đường tín hiệu

quan trọng
- Độ rộng đường kim loại net130 = độ rộng đường kim loại VBP = ½ độ rộng đường
kim loại net131.
- Các đường kim loại đều được che chắn bởi đất/nguồn.
- Tất cả các đường tín hiệu đều được tối ưu hoá để giảm điện trở và tụ trên đường kim
loại, ảnh hưởng đến hiệu suất làm việc của mạch.
 Đi dây cho nguồn/đất
 Hình 3.28 Đường nguồn/đất Hình 3.29 Via

- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.

3.3.3.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_INT LVS_INT ERC DRC DRC_DP LVS

tapeout colored tapeout tapeout

PASS PASS PASS PASS PASS PASS

Bảng 2: Tình trạng đánh giá vật lý khối khuếch đại vi sai
 Hình 3.30 Kết quả kiểm tra LVS_INT Hình 3.31 Kết quả kiểm tra DRC_INT

Hình 3.32Kết quả kiểm tra LVS_tapeout Hình 3.33 Kết quả kiểm tra DRCtapeout

Hình 3.34 Kết quả kiểm tra DRC_DP colored tapeout

3.4 Mạch tăng biên độ điện áp cho tín hiệu đầu vào
Mạch tăng biên độ tín hiệu đầu vào có nhiệm vụ khuếch đại biên độ điện áp của tín
hiệu gốc từ 0.75V lên 1.8V và tạo ra cặp tín hiệu vi sai INN và INP để điều khiển
mạch điều khiển tín hiệu đầu ra.
3.4.1 Ý tưởng thiết kế
3.4.1.1 Mạch tăng biên độ tín hiệu
Mạch tăng biên độ tín hiệu có cấu trúc như sau:
 Hình 3.35 Mạch tăng biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDD), Vgs(N1) được đưa lên mức cao là VDD, đồng
thời Vgs(N2) đưa xuống mức thấp là VSS, lúc này N1 dẫn, N2 ngắt. Khi N1 dẫn, điện
áp ở node outb_int1 giảm, làm cho Vsg(P2) tăng, khi Vsg(P2) tăng quá Vth thì làm
dẫn P2, lúc này N2 đang ngắt nên điện áp ở Node out_int1 kéo lên mức cao là VDDQ,
Vsg(P1) giảm xuống bé hơn Vth nên P1 ngắt.
- Khi input đầu vào mức thấp (VSS), Vgs(N2) được đưa lên mức cao là VDD, đồng
thời Vgs(N1) đưa xuống mức thấp là VSS, lúc này N2 dẫn, N1 ngắt. Khi N2 dẫn, điện
áp ở node out_int1 giảm, làm cho Vsg(P1) tăng, khi Vsg(P1) tăng quá Vth thì làm dẫn
P1, lúc này N1 đang ngắt nên điện áp ở Node outb_int1 kéo lên mức cao là VDDQ,
Vsg(P2) giảm xuống bé hơn Vth nên P2 ngắt.
- Như vậy, từ tín hiệu vào ban đầu có biên độ là VDD, mạch tạo ra cặp tín hiệu vi sai
đầu ra có biên độ là VDDQ. Vì vậy mạch này được gọi là mạch Level Shift Up.
3.4.1.2 Mạch giảm biên độ tín hiệu
Mạch giảm biên độ tín hiệu có cấu trúc như sau:
 Hình 3.36 Mạch giảm biên độ tín hiệu
Nguyên lý hoạt động của mạch như sau:
- Khi input đầu vào mức cao (VDDH), Vgs(MN1) = VDDH và Vgs(MP1) = 0, MN1
dẫn, MP1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo xuống VSS làm MN2
ngắt, MP2 dẫn, điện áp đầu ra kéo lên VDDL.
- Khi input đầu vào mức thấp (VSS), Vgs(MN1) = 0, Vgs(MP1) = -VDDH, MP1 dẫn,
MN1 ngắt, điện áp đầu ra của cổng Inverter đầu tiên kéo lên VDDL làm cho MN2 dẫn,
MP2 ngắt, làm điện áp đầu ra kéo xuống VSS.
- Như vậy, từ tín hiệu đầu vào có biên độ là VDDH, mạch tạo ra được tín hiệu có biên
độ đầu ra là VDDL. Vì vậy mạch này được gọi là mạch giảm biên độ tín hiệu.
3.4.2 Thiết kế giá trị linh kiện
Mạch tăng biên độ tín hiệu ở phần trên có đầu vào a được tạo ra từ đầu vào ax qua một
cổng Inverter, vì vậy sẽ có sự chênh lệch thời gian delay giữa a và ax. Do đó, sơ đồ
mạch như phần trên chỉ có thể chạy cho tín hiệu tần số thấp, còn với tín hiệu tần số cao
cần phải áp dụng thêm các biện pháp khác.
 Hình 3.37 Cấu tạo đầy đủ mạch khuếch đại tín hiệu đầu vào
Khối ổn định đầu vào của mạch có cấu trúc như sau:

Hình 3.38 Cấu tạo khối ổn định đầu vào

Trong đó, phần Buffer được cấu tạo từ 2 cổng đảo như hình 3.18.
 Hình 3.39 Cấu tạo của Buffer
Ở phần Buffer, kích thước của N0 và P0 phải đủ lớn để giảm độ trễ của tín hiệu khi đi
qua cổng đảo đầu tiên, nhằm đảm bảo độ delay của 2 đầu a và ax là như nhau.

Hình 3.40 Cấu tạo mạch chính

Size của NMOS mạch Level Shift Up phải lớn hơn nhiều so với PMOS vì Vgs của
NMOS tối đa là VDD, còn Vgs của PMOS tối đa là VDDQ lớn hơn VDD. Vì vậy size
của NMOS phải lớn hơn để cân bằng được dòng nạp và xả tụ đầu ra của mạch.

Hình 3.41 Sóng 2 đầu ra của khối tăng biên độ tín hiệu
Có thể thấy sóng đầu ra khối mạch tăng biên độ tín hiệu khi chạy tần số cao thời gian
sườn lên và sườn xuống chưa đúng và DCD chưa chuẩn 50% do theo nguyên lý, outb
phải xuống mức 0 trước mới điều khiển PMOS dẫn và làm out lên VDDQ. Vì vậy đầu
ra cũng cần áp dụng các biện pháp khác để cải thiện đầu ra khi chạy ở tần số cao.
 Hình 3.42 Cấu trúc khối ổn định đầu ra
Cặp buffer ở đầu ra được thêm vào nhằm mục đích điều chỉnh lại thời gian sườn lên và
sườn xuống của sóng đầu ra.

Hình 3.43 Sóng trước khi qua Buffer (tím) và sóng sau khi qua Buffer (đỏ)
Cặp cổng đảo mắc theo dạng back to back được thêm vào để cân bằng lại DCD của
sóng đầu ra cho đúng 50%.

Hình 3.44 DCD khi chưa có cặp cổng đảo mắc theo dạng back to back

Hình 3.45 DCD khi đã có cặp cổng đảo mắc theo dạng back to back
Ngoài ra, tùy thuộc vào kích thước của mạch điều khiển tín hiệu đầu vào, kích thước
của các MOSFET trong khối ổn định đầu ra phải đủ lớn để đáp ứng. Khi mạch điều
khiển tín hiệu đầu ra có kích thước lớn, khối ổn định đầu ra cũng phải có kích thước
lớn để giảm thiểu được thời gian trễ và ngược lại.
3.4.3 Thiết kế vật lý mạch tăng biên độ tín hiệu đầu vào
3.4.3.1 Phác thảo thiết kế vật lý

Hình 3.46 Sơ đồ nguyên lý khối tăng biên độ tín hiệu đầu vào

Hình 3.47 Phác thảo thiết kế vật lý của khối tăng biên độ tín hiệu đầu vào
- Phác thảo thiết kế theo chiều ngang và đặt các thiết bị thích hợp gần nhau để tối ưu
việc đi dây.
- Với A, B, C, D lần lượt là NPAIR0, NPAIR1, PPAIR0, PPAIR1 được xếp theo kỹ
thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu nhằm tăng sự tương xứng giữa
các cặp thiết bị NPAIR0 - NPAIR1, PPAIR1 - PPAIR0.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ
xung quanh.
3.4.3.2 Đi dây
 Đi dây tín hiệu quan trọng

Hình 3.48 Đi dây cho tín hiệu quan trọng khối tăng biên độ tín hiệu đầu vào
- Các cặp tín hiệu a - ax, outb_int1 - out_int nằm trong khối 2(khối mạch chính) được
đi dây đối xứng.
 Đi dây cho nguồn/ đất.

Hình 3.49 Đi dây cho nguồn/đất khối tăng biên độ tín hiệu đầu vào
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.

3.4.3.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_INT LVS_INT ERC DRC DRC_DP LVS

tapeout colored tapeout tapeout

PASS PASS PASS PASS PASS PASS

Bảng 3: Đánh giá tình trạng vật lý khối tăng biên độ tín hiệu đầu vào

Hình 3.50 Kết quả kiểm tra DRC_INT Hình 3.51 Kết quả kiểm tra LVS_INT

Hình 3.52 Kết quả kiểm tra LVS_tapeout Hình 3.53 Kết quả kiểm tra DRCtapeout

Hình 3.54 Kết quả kiểm tra DRC_DP colored tapeout

3.5 Mạch điều khiển tín hiệu đầu ra

Mạch điều khiển tín hiệu đầu ra nhận tín hiệu INN và INP từ mạch khuếch đại biên độ
điện áp đầu vào và tạo ra cặp tín hiệu vi sai đầu ra PADP và PADN để truyền đi.
3.5.1 Ý tưởng thiết kế
Mạch điều khiển tín hiệu đầu ra có cấu trúc như hình sau:

Hình 3.55 Cấu trúc mạch điều khiển tín hiệu đầu ra
Mạch điều khiển tín hiệu đầu ra bao gồm 4 MOSFET N0, N1, P3, P4 đóng vai trò như
các khóa chuyển mạch. Mạch sẽ nhận INN và INP từ mạch tăng biên độ tín hiệu đầu
vào và tạo ra PADP và PADN để truyền đi.
Khi INN mức cao, INP mức thấp, lúc này N0 và P4 dẫn, N1 và P3 ngắt, PADN được
kéo lên mức cao và PADP kéo xuống mức thấp. Ngược lại, khi INN mức thấp, INP
mức cao, N0 và P4 ngắt, N1 và P3 dẫn, PADN xuống mức thấp, PADP lên mức cao.
Ngoài ra, mạch nhận điện áp VBN cung cấp từ mach phân cực để tạo dòng điện tối đa
trong mạch và nhận điện áp VBP cung cấp từ mạch khuếch đại vi sai để điều chỉnh
dòng điện trong mạch nhằm điều chỉnh tín hiệu đầu ra. Cơ chế điều chỉnh được thể
hiện trong sơ đồ 3.26.
 Hình 3.56 Cơ chế điều chỉnh dòng điện trong mạch
Khi VCM mất ổn định, VCM tăng làm cho VBP cung cấp từ mạch khuếch đại vi sai
cũng tăng lên, làm cho P5 dẫn yếu, dòng điện trong mạch giảm, VCM giảm lại. Ngược
lại khi VCM giảm, VBP giảm làm P5 dẫn mạnh, dòng trong mạch tăng, VCM tăng.
3.5.2 Tính giá trị điện trở mắc giữa PADP và PADN ở máy thu
Hệ thống truyền và nhận tín hiệu vi sai điện áp thấp có cấu trúc đầy đủ như hình 3.27.

Hình 3.57 Cấu trúc truyền nhận tín hiệu vi sai điện áp thấp
Theo hình trên, giữa PADP và PADN ở máy thu có mắc một điện trở gọi là điện trở
đầu cuối. Đường truyền LVDS có trở kháng 50Ω mỗi dây. Sử dụng biến đổi Thevenin
để tính trở kháng tương đương của cả đường dây tín hiệu.
 Hình 3.58 Tính điện trở tương đương của đường dây
Điện trở đầu cuối phải có giá trị bằng với điện trở đường dây để hạn chế được hiện
tượng phản ngược lại của tín hiệu. Vì vậy, Rterm = 100 Ω.
3.5.3 Thiết kế giá trị linh kiện
Mạch điều khiển tín hiệu đầu ra có cấu trúc đầy đủ như hình 3.29.
 Hình 3.59 Cấu trúc mạch điều khiển tín hiệu đầu ra
Điện trở giữa PADP và PADN có giá trị 100 Ω. Giá trị R1 và R2 phải lớn hơn rất
nhiều so với Rterm để hạn chế dòng điện chạy qua nhánh này, nhánh R1 và R2 chỉ có
nhiệm vụ tạo ra VCM để gửi về mạch khuếch đại vi sai. Chọn R1 = R2 = 100k Ω.
Tín hiệu đầu ra vi sai yêu cầu biên độ 0,325V, điện trở Rterm có giá trị 100 Ω, có thể
tính được dòng điện trong mạch lúc này là 0,325/100 = 3,25mA.
Dòng ở mạch phân cực có giá trị 100uA, suy ra kích thước của N2 phải gấp 32 lần
kích thước NMOS ở mạch phân cực để đạt được dòng 3,25mA và N2 phải trong vùng
bão hòa.
Các MOSFET N0, N1, P3, P4, P5 phải có kích cỡ đủ lớn để dẫn được dòng trên.
Tụ ổn định phải có giá trị đủ lớn để có Phase Margin đủ lớn giúp cho tín hiệu không bị
tự dao động. Đồng thời P5 phải bão hòa để đạt được giá trị tụ lớn nhất theo hiệu ứng
Miller.
3.5.4 Thiết kế vật lý mạch điều khiển tín hiệu đầu ra
3.5.4.1 Phác thảo thiết kế vật lý

Hình 3.60 Mạch điều khiển tín hiệu đầu ra

 Hình 3.61 Phác thảo thiết kết vật lý mạch điều khiển tín hiệu đầu ra
- Phác thảo thiết kế được đặt theo chiều dọc để tối ưu việc đi dây.
- Khối 2 được sắp xếp theo kỹ thuật đối xứng qua tâm và thêm thiết bị giả ở hai đầu
nhằm tăng sự tương xứng giữa các cặp thiết bị P3 – P4, và N0 – N1.
- Tất cả các khối chia sẻ chung lớp khuếch tán một cách liên tục và có vòng bảo vệ
xung quanh.
3.5.4.2 Đi dây
 Đi dây các đường tín hiệu quan trọng
 Hình 3.62 Đi dây tín hiệu quan trọng khối điều khiển tín hiệu đầu ra
- Hai cặp tín hiệu INN – INP, PADP – PADN được đi dây đối xứng.
 Đi dây nguồn/đất

Hình 3.63 Đi dây cho nguồn/đất khối điều khiển tín hiệu đầu ra
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.

3.4.5.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_INT LVS_INT ERC DRC DRC_DP LVS

tapeout colored tapeout tapeout
 BỎ QUA PASS PASS BỎ QUA BỎ QUA PASS

Bảng 4: Đánh giá tình trạng vật lý khối điều khiển tín hiệu đầu ra

Hình 3.64 Kết quả kiểm tra DRC_INT Hình 3.65 Kết quả kiểm tra LVS_INT

Hình Kết quả kiểm tra DRC Hình Kết quả kiểm tra LVS

Hình 3.66 Kết quả kiểm tra DRCtapeout Hình 3.67 Kết quả kiểm tra LVS_tapeout

Hình 3.68 Kết quả kiểm tra DRC_DP colored tapeout

Kết quả kiểm tra DRC còn một số lỗi mật độ tối thiểu của kim loại mức 1 và poly,
những lỗi này sẽ được sửa ở thiết kế vật lý toàn mạch. Do đó nó có thể được bỏ qua ở
mức thiết kế vật lý hiện tại.
3.6 Thiết kế vật lý toàn mạch
3.6.1 Phác thảo vật lý
Gồm các Decap và 4 khối chính: khối phân cực, khối khuếch đại vi sai, khối tăng biên
độ tín hiệu vào, khối điều khiển tín hiệu đầu ra.

Hình 3.69 Sơ đồ nguyên lý toàn mạch

26um

66um
Hình 3.70 Phác thảo toàn mạch
3.6.2 Đi dây
 Các đường tín hiệu quan trọng: PAD

Hình 3.71 PADN vs PADP Hình 3.72 PADN vs PADP

- PADN vs PADP được đi dây cân bằng và đối xứng.
- PADN & PADP được che chắn bởi VSS.
 Các đường tín hiệu quan trọng: Din, VREF vs VCM

Hình 3.73 Sơ đồ nguyên lý toàn mạch

Hình 3.74 Các đường tín hiệu: VCM vs VREF, Din

 shield

Hình 3.75 DIN Hình 3.76 VREF vs VCM

- DIN được đi dây ngắn nhất.

- VREF vs VCM giống nhau nhất có thể và đều được che chắn
 Các đường tín hiệu quan trọng: INN vs INP

Hình 3.77 Sơ đồ nguyên lý toàn mạch

 Hình 3.78 INN vs INP
- INN vs INP đi dây đối xứng gống nhau nhất có thể và đều được che chắn.
 Nguồn/đất

Hình 3.79 Đường nguồn/đất và Pin của các tín hiệu

- Tổng độ rộng đường kim loại nguồn và đất cân bằng nhau.
- Các đường nguồn/đất đặt lên đúng với các thiết bị.
- Độ rộng của đường kim loại nguồn/đất và số lượng Via được tối đa hoá.
3.6.3 Kết quả kiểm tra

TÌNH TRẠNG ĐÁNH GIÁ VẬT LÝ

DRC_INT LVS_INT ERC DRC DRC_DP LVS

tapeout colored tapeout tapeout

BỎ QUA PASS PASS PASS PASS PASS

Bảng 5: Đánh giá tình trạng vật lý toàn mạch

Hình 3.80 Kết quả kiểm tra LVS_INT Hình 3.81 Kết quả kiểm tra DRCtapeout

Hình 3.82 Kết quả kiểm tra Hình 3.83 Kết quả kiểm tra DRC
LVS_tapeout DP_colored tapeout

Hình 3.84 Kết quả kiểm tra DRC_INT

Lỗi Mô tả Đánh giá Bình luận

C4 is preferred in - Đây là những

GRCx.GRD.1.R_C4 Bỏ qua
P-orientation. lỗi về đường kim
loại xảy ra trong
C5 is preferred in apmoms của
GRCx.GRD.2.R_C5 Bỏ qua
C-orientation. khối điều khiển
tín hiệu đầu ra.
GRMx.GRD.2.R_M3_E M3_E1 is preferred
Bỏ qua - 2 apmom này
1 in C-orientation.
được lấy ra từ
thư viện có sẵn.
GRMx.GRD.2.R_M3_E M3_E2 is preferred
Bỏ qua
2 in C-orientation.

Bảng 6: Thông tin các lỗi trong kiểm tra DRC_INT

 Hình 3.85 Vị trí xảy ra lỗi
Nguyên nhân:
- Đường kim loại 3 và kim loại 5 được ưu tiên vẽ theo trục dọc, nhưng trong apmom,
nó lại vẽ theo chiều ngang.
- Tương tự, đường kim loại 4 được ưu tiên vẽ theo trục ngang, nhưng trong apmom, nó
lại vẽ theo chiều dọc.
- Trong GF, những lỗi .R này có thể bỏ qua.
 CHƯƠNG 4: KẾT QUẢ MÔ PHỎNG THIẾT KẾ
4.1 Giới thiệu chương
4.2 Kết quả mô phỏng trước thiết kế vật lý
4.2.1 Kết quả mô phỏng khối phân cực
4.2.1.1 DC Operation Point
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị
dòng, áp của các MOSFET trong mạch phân cực ở 3 trường hợp kiểm tra gồm TT, SS,
FF. Kết quả đo được thể hiện trong bảng sau:
Trườn Linh
Vùng Id Vgs Vds Vth Vdsat
g hợp kiện
N21 Bão hòa 99.08u 432.7m 713.28m 432.4m 210.9m
N22 Bão hòa 100.5u 650.9m 650.9m 429.4m 279.7m
TT
P18 Bão hòa 99.08u 868.5m 868.5m 362.2m 375.2m
P19 Bão hòa 100.5u 868.5m 1.14V 362.19m 375.23m
N21 Bão hòa 66.87u 489.7m 620.18m 485.27m 216m
N22 Bão hòa 67.37u 661.33m 661.33m 482.79m 273.6m
SS
P18 Bão hòa 66.88u 828.16m 828.16m 438.19m 333.2m
P19 Bão hòa 67.37u 828.16m 958.66m 438.18m 333.2m
N21 Bão hòa 172.85u 339.6m 645.6m 338.3m 206m
N22 Bão hòa 175.6u 661.2m 661.2m 335m 300m
FF
P18 Bão hòa 172.85u 1V 1V 258.2m 462m
P19 Bão hòa 175.6u 1V 1.3V 258.2m 462.4m
Bảng 1: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Các MOSFET đều hoạt động trong vùng bão hòa ở cả 3 trường hợp kiểm tra, giúp
đảm bảo dòng điện phân cực tạo ra ổn định và việc sao chép dòng ở các mạch gương
dòng được chính xác.
- Dòng điện phân cực ở trường hợp TT là 100.5uA, gần đúng với yêu cầu đề ra là
100uA. Dòng điện phân cực ở SS và FF lần lượt là 67.37uA và 175.6uA, dòng điện
trong 2 trường hợp này lệch đi nhiều là do cấu trúc mạch lúc này vẫn còn phụ thuộc
nhiều vào nhiệt độ.
- Các MOSFET lúc này có Vgs > Vth, nghĩa là các MOSFET vẫn đang trong vùng đảo
mạnh (strong inversion). Nhóm không đưa các MOSFET này vào trong vùng đảo yếu
(weak inversion) như trong lý thuyết đã đề cập là do để đưa được các MOSFET vào
vùng đảo yếu, các MOSFET cần phải có kích thước rất lớn để hạ thấp được Vgs mà
vẫn giữ được giá trị dòng phân cực dựa trên công thức dòng qua MOSFET ở vùng bão
hòa:
1 2
I D = β(V GS−V th )
2

Bên cạnh đó, kích thước của NMOS ở mạch điều khiển tín hiệu đầu ra cũng phải lớn
hơn khoảng 32 lần kích thước NMOS ở mạch phân cực như đã đề cập ở Chương 3. Vì
vậy, việc đưa các MOSFET vào vùng đảo yếu cần một lượng không gian rất lớn.
4.2.1.2 DC Analysis
Sử dụng phương pháp DC Analysis để khảo sát sự phụ thuộc của dòng điện phân cực
nếu nguồn điện áp thay đổi hoặc nhiệt độ thay đổi.
Ở trường hợp điện áp thay đổi từ 1.62V đến 1.98V, kết quả đo được như sau:

Hình 4.1 Đồ thị sự thay đổi của dòng điện theo điện áp nguồn

Điện áp Dòng điện

VDDQ = 1.62V 98.4uA
VDDQ = 1.8V 100.5uA
VDDQ = 1.98V 102uA
Bảng 2: Kết quả đo được khi điện áp thay đổi
Nhận xét:
- Khi điện áp nguồn thay đổi, dòng điện trong mạch thay đổi không quá nhiều, điều
này chứng tỏ thiết kế đáp ứng được yêu cầu đề ra. Lượng thay đổi của dòng điện là do
thực tế vẫn còn tồn tại hiệu ứng điều chế độ dài kênh, khi VDDQ thay đổi làm Vds của
các MOSFET thay đổi, dẫn đến dòng điện thay đổi.
Ở trường hợp nhiệt độ thay đổi từ -40°C đến 120°C, kết quả đo được như sau:
 Hình 4.2 Đồ thị sự thay đổi của dòng điện theo nhiệt độ
Nhiệt độ Dòng điện
-40°C 79.7uA
25°C 100.5uA
120°C 142uA
Bảng 3: Kết quả đo được khi nhiệt độ thay đổi
Nhận xét:
- Khi nhiệt độ thay đổi, dòng điện thay đổi một lượng lớn là do lúc này dòng điện vẫn
còn phụ thuộc vào beta, khi nhiệt độ thay đổi sẽ làm beta thay đổi.
4.2.2 Kết quả mô phỏng khối khuếch đại vi sai
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị
dòng, áp của các MOSFET trong mạch khuếch đại vi sai ở 3 trường hợp kiểm tra gồm
TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:
Linh
Tr/h Vùng Id Vgs Vds Vth Vdsat
kiện
N4 Bão hòa 100u 650.9m 552.4m 429m 279m
N0 Bão hòa 50u 651.4m 551.4m 427m 285m
TT N1 Bão hòa 50u 651.4m 551.4m 427m 285m
P2 Bão hòa 50u 696m 696m 362m 319m
P3 Bão hòa 50u 696m 696m 362m 319m
N4 Bão hòa 66.7u 661m 464m 483m 273m
N0 Bão hòa 33.5u 662m 457m 481m 278m
SS N1 Bão hòa 33.2u 660m 581m 481m 277m
P2 Bão hòa 33.5u 697m 697m 438m 291m
P3 Bão hòa 33.2u 697m 574m 438m 291m
 N4 Bão hòa 175u 661m 624m 335m 300m
N0 Bão hòa 89.5u 665m 602m 332m 310m
FF N1 Bão hòa 85.5u 650m 842m 332m 305m
P2 Bão hòa 89.5u 752m 752m 258m 379m
P3 Bão hòa 85.5u 752m 513m 258m 379m
Bảng 4: Kết quả mô phỏng DC Operating Point
Nhận xét:
- Ở trong 3 trường hợp, các MOSFET đều hoạt động ở vùng bão hòa.
- Do kích thước của N4 bằng với kích thước NMOS trong mạch phân cực nên dòng
trong mạch khuếch đại vi sai cũng bằng dòng ở mạch phân cực.
4.2.3 Kết quả mô phỏng mạch tăng biên độ điện áp tín hiệu đầu vào
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty
cycle của tín hiệu trong mạch. Kết quả đo được như sau:

Hình 4.3 Độ trễ của 2 tín hiệu đầu vào mạch chính bằng nhau (27.6ps)

Hình 4.4 Tín hiệu sau khi ra khỏi mạch chính

 Trường
Tín hiệu trise tfall tpHL tpLH DCD
hợp
INN 25.2ps 25.2ps 283ps 287ps 50.40%
TT
INP 25.2ps 25.2ps 287ps 283ps 50.40%
INN 26.8ps 26.3ps 424ps 428ps 50.40%
SS
INP 26.8ps 26.3ps 428ps 424ps 50.40%
INN 25.7ps 26.9ps 232ps 237ps 50.60%
FF
INP 25.7ps 26.9ps 237ps 232ps 50.60%
Bảng 5: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Tín hiệu INN và INP đầu ra của mạch có biên độ bằng VDDQ, thời gian sườn lên/
xuống của 2 tín hiệu ở cả 3 trường hợp bằng nhau, duty cycle xấp xỉ 50%.
4.2.3 Kết quả mô phỏng mạch điều khiển tín hiệu đầu ra
4.2.3.1 DC Operating Point
Sử dụng phương pháp DC Operation Point để khảo sát vùng hoạt động và các giá trị
dòng, áp của các MOSFET nguồn dòng trong mạch điều khiển tín hiệu đầu ra ở 3
trường hợp kiểm tra gồm TT, SS, FF. Kết quả đo được thể hiện trong bảng sau:

Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện

P5 Bão hòa 3.19m 535.8m 346.4m 368m 272m

TT
N2 Bão hòa 3.19m 650.95m 875.5m 430.5m 279.5m

P5 Bão hòa 2.14m 574m 300m 439.4m 260m

SS
N2 Bão hòa 2.14m 661.3m 823.2m 483m 273m

P5 Bão hòa 5.6m 512m 319.2m 269m 302m

FF
N2 Bão hòa 5.6m 661.2m 842m 336m 300m

Bảng 6: Kết quả mô phỏng DC Operating Point

Nhận xét:
- Các MOSFET nguồn dòng đều hoạt động trong vùng bão hòa trong cả 3 trường hợp.
N2 bão hòa đảm bảo dòng điện sao chép từ mạch phân cực chính xác, P5 bão hòa để tụ
ổn định đạt được giá trị lớn nhất.
- Dòng trong mạch ở TT là 3.19mA, xấp xỉ 3.25mA đề ra.
4.2.3.2 AC Analysis
Mô phỏng AC Analysis được dùng để kiểm tra độ ổn định của hệ thống hồi tiếp tạo ra
từ mạch khuếch đại vi sai và mạch điều khiển tín hiệu đầu ra.
Mô phỏng AC với test-bench như hình 4.11.

Hình 4.5 Test-bench mô phỏng AC Analysis

Nguồn xoay chiều Vin được nối với đầu vào qua tụ có giá trị 1F, đầu ra VCMO nối về
đầu vào thông qua cuộn cảm 1MH.
Kết quả đo được sau khi mô phỏng AC như sau:

Hình 4.6 Biểu đồ Bode khi mô phỏng AC

Trường hợp Phase Margin
TT 61
SS 64
FF 62
Bảng 7: Phase Margin trong 3 trường hợp kiểm tra
Nhận xét:
- Phase Margin trong 3 trường hợp đều lớn hơn 60, điều này chứng tỏ hệ thống hồi tiếp
âm được ổn định.
4.2.3.3 Transient Analysis
Sử dụng Transient Analysis để khảo sát thời gian sườn lên/xuống, thời gian trễ, duty
cycle của tín hiệu trong mạch. Kết quả đo được như sau:

Hình 4.7 Đồ thị tín hiệu trong mạch ở TT (xanh), SS (tím), FF (đỏ)
Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
PADP 12.2ps 12.6ps 16.6ps 3.08ps 50.90%
TT PADN 12.1ps 12.6ps 16.4ps 2.96ps 50.90%
Vod 15.2ps 14.8ps 9.46ps 10.8ps 50.30%
PADP 17.9ps 14.8ps 22ps 3.1ps 51.50%
SS PADN 17.8ps 14.7ps 22.2ps 3.1ps 51.50%
Vod 18.9ps 18.9ps 14.2ps 13.4ps 50.50%
PADP 11.4ps 12.6ps 13.4ps 2.61ps 50.60%
FF PADN 11.4ps 12.7ps 13.6ps 2.49ps 50.60%
Vod 13.7ps 13.5ps 6.38ps 9.49ps 50.30%
Bảng 8: Kết quả đo được bằng Transient Analysis
Nhận xét:
- Các tín hiệu trong mạch có thời gian sườn lên/xuống xấp xỉ nhau và duty cycle của
tín hiệu xấp xỉ 50%.
- Vod có độ lớn 0.326mV ở TT, 0.25mV ở SS, 0.46mV ở FF. VCM sau khi bổ sung tụ
thì đã ổn định.
4.3 Kết quả mô phỏng sau thiết kế vật lý
4.3.1 Khối phân cực
Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N21 Sat 99.08u 432.7m 713.28m 432.4m 210.9m

N22 Sat 100.5u 650.9m 650.9 429.4m 279.7m

TT
P18 Sat 99.08u 868.5m 868.5m 362.2m 375.2m

P19 Sat 100.5u 868.5m 1.14V 362.19m 375.23

N21 Sat 66.87 66.88u 620.18m 485.27m 216m

N22 Sat 67.37u 661.33m 661.33m 482.79m 273.6m

SS
P18 Sat 66.88u 828.16m 828.16m 438.19m 333.2m

P19 Sat 67.37u 828.16m 958.66m 438.18m 333.2

N21 Sat 172.85u 339.6m 645.6m 338.3m 206m

FF N22 Sat 175.6u 661.2m 661.2m 335m 300m

P18 Sat 172.85u 1V 1V 258.2m 462m

P19 Sat 175.6u 1V 1.3V 258.2m 462.4m

Bảng 9: Kết quả trước thiết kế vật lý khối phân cực

Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N21 Sat 103u 435.06m 668.37m 433m 211.6m

N22 Sat 104.4u 662.8m 657.3m 433m 283m

TT
P18 Sat 103.3u 881.9m 871.2m 358m 382m

P19 Sat 104.4u 877m 1.1V 358m 380m

N21 Sat 69.9u 491.9m 591.2m 485m 216m

N22 Sat 69.8u 671.2m 667m 486m 276m

SS
P18 Sat 69.9u 833.5m 826.6m 434m 337m

P19 Sat 69.8u 833.6m 927.2m 434.9m 337m

 N21 Sat 182u 343m 564.7m 339m 207m

N22 Sat 182u 677m 667m 338m 306m

FF
P18 Sat 182u 1V 1V 255m 470m

P19 Sat 182u 1V 1.2V 255m 471m

Bảng 10: Kết quả sau thiết kế vật lý khối phân cực
Nhận xét
- Tại trường hợp TT của sau thiết kế vật lý, dòng phân cực xấp xỉ 100µA.
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhánh xấp xỉ bằng
nhau: Id N21  Id N22
=> Kết quả sau thiết kế vật lý, giá trị dòng điện chênh lệch giữa 2 nhánh N21 và N22
không đáng kể và gần như là bằng nhau (bằng nhau tại trường hợp FF).

4.3.2 Khối khuếch đại vi sai

Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N4 Bão hòa 100u 650.9m 552.4m 429m 279m

N0 Bão hòa 50u 651.4m 551.4m 427m 285m

TT N1 Bão hòa 50u 651.4m 551.4m 427m 285m

P2 Bão hòa 50u 696m 696m 362m 319m

P3 Bão hòa 50u 696m 696m 362m 319m

N4 Bão hòa 66.7u 661m 464m 483m 273m

N0 Bão hòa 33.5u 662m 457m 481m 278m

SS N1 Bão hòa 33.2u 660m 581m 481m 277m

P2 Bão hòa 33.5u 697m 697m 438m 291m

P3 Bão hòa 33.2u 697m 574m 438m 291m

N4 Bão hòa 175u 661m 624m 335m 300m

FF N0 Bão hòa 89.5u 665m 602m 332m 310m

N1 Bão hòa 85.5u 650m 842m 332m 305m

 P2 Bão hòa 89.5u 752m 752m 258m 379m

P3 Bão hòa 85.5u 752m 513m 258m 379m

Bảng 11: Kết quả trước thiết kế vật lý khối khuếch đại vi sai

Trường Linh
Vùng Id Vgs Vds Vth Vdsat
hợp kiện
N4 Bão hòa 97.8u 657.8m 535.6m 434m 281m

N0 Bão hòa 48.94u 657.8m 561.4m 430m 286m

TT N1 Bão hòa 48.94u 657.8m 558.4m 430m 286m

P2 Bão hòa 48.94u 686m 682m 358m 318m

P3 Bão hòa 48.94u 686m 685m 358m 318m

N4 Bão hòa 66u 668m 451m 488m 275m

N0 Bão hòa 33u 667m 465m 485m 279

SS N1 Bão hòa 33u 667m 462m 485m 279m

P2 Bão hòa 33u 692m 689m 434m 291m

P3 Bão hòa 33u 692m 692m 434m 291m

N4 Bão hòa 166u 660m 600m 340m 301m

N0 Bão hòa 83u 657m 623m 336m 308m

FF N1 Bão hòa 83u 657m 620m 336m 308m

P2 Bão hòa 83u 726m 719m 255m 372m

P3 Bão hòa 83u 726m 722m 255m 372m

Bảng 12: Kết quả sau thiết kế vật lý khối khuếch đại vi sai
Nhận xét:
- Trong cả 3 trường hợp, giá trị dòng điện sau thiết kế vật lý ở 2 nhanh xấp xĩ bằng
nhau: Id N0 = Id N1
- Trong cả 3 trường hợp, giá trị dòng điện Id N4 xấp xĩ bằng tổng giá trị dòng điện Id 2
nhánh tại N0 và N1
=> Kết quả của giá trị dòng điện giữa 2 nhánh N0 và N1 không có sự chênh lệch, tốt
hơn so với trước thiết kế vật lý.
4.3.3 Khối tăng biên độ tín hiệu đầu vào
Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
out 38.4ps 32.2ps 243ps 244ps 49.90%
TT
oub 28.4ps 32.2ps 242ps 246ps 49.90%
out 31.6ps 33.5ps 395ps 394ps 50.10%
SS
outb 31.6ps 33.5ps 394ps 396ps 50.10%
out 26.9ps 32.9ps 190ps 192ps 49.80%
FF
outb 26.9ps 32.9ps 189ps 194ps 49.80%
Bảng 13: Kết quả trước thiết kế vật lý khối tăng biên độ tín hiệu đầu vào

Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
out 39.4ps 41ps 231ps 231ps 50.00%
TT
oub 39.4ps 41ps 230ps 231ps 50.00%
out 42.4ps 43.6ps 374ps 368ps 50.60%
SS
outb 42.4ps 42.6ps 371ps 372ps 50.60%
out 38ps 41ps 183ps 183ps 49.90%
FF
outb 38ps 41ps 183ps 185ps 49.90%
Bảng 14: Kết quả sau thiết kế vật lý khối tăng biên độ tín hiệu đầu vào
Nhận xét:
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp
- Giá trị duty cycle DCD_PADN-PADP có sai số nhỏ xấp xỉ mức 50%
4.3.4 Khối điều khiển tín hiệu đầu ra
Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu
PADP 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
TT PADN 13.1ps 10.3ps 13.8ps 3.04ps 51.00%
PADN_PADP 14.7ps 14.7ps 9.21ps 9.21ps 50.00%
SS PADP 17ps 10ps 16.9ps 2.44ps 51.50%
PADN 17ps 10ps 16.9ps 2.44ps 51.50%
 PADN_PADP 16.4ps 16.4ps 11.7ps 11.7ps 50.00%
PADP 11.5ps 12ps 11.8ps 2.39ps 50.80%
FF PADN 11.5ps 12ps 11.8ps 2.39ps 50.8%
PADN_PADP 13.9ps 13.9ps 7.67ps 7.67ps 50.00%
Bảng 15: Kết quả trước thiết kế vật lý khối điều khiển tín hiệu đầu ra

Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu
PADP 11.7ps 9.75ps 14.1ps 3.ps 51.10%
TT PADN 11.7ps 9.75ps 14.1ps 3ps 51.00%
PADN_PADP 14.7ps 14.7ps 9.3ps 9.5ps 50.00%
PADP 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
SS PADN 15.8ps 9.43ps 16.4ps 1.88ps 51.50%
PADN_PADP 16.5ps 16.4ps 11.2ps 11.3ps 50.00%
PADP 10.2ps 12.8ps 12.6ps 3.9ps 50.90%
FF PADN 10.2ps 12.8ps 12.6ps 3.9ps 50.90%
PADN_PADP 13.8ps 13.6ps 8.38ps 8.1ps 50.00%
Bảng 16: Kết quả sau thiết kế vật lý khối điều khiển tín hiệu đầu ra
Nhận xét
- Kết quả trước và sau khi thiết kế vật lý không chênh lệch nhiều ở cả ba trường hợp.
- Giá trị duty cycle DCD_PADN-PADP ở mức 50%.
4.3.4 Thiết kế vật lý toàn mạch

Thông
Trường
số trise tfall tpHL tpLH DCD
hợp
Tín hiệu

INN 161ps 180ps 339ps 353ps 48.60%

INP 161ps 180ps 342ps 354ps 48.60%

TT PADP 69ps 55.4ps 403ps 313ps 58.5%

PADN 68ps 54ps 400ps 315ps 58.5%

PADP - PADN 79.2ps 79.5ps 358ps 356ps 50.20%

 INN 176ps 188ps 495ps 519ps 47.60%

INP 176ps 188ps 499ps 520ps 47.60%

SS PADP 75.7ps 66.2ps 583ps 445ps 63.8%

PADN 77ps 67ps 578ps 450ps 63.80%

PADP - PADN 109ps 110ps 520ps 517ps 50.30%

INN 163ps 185ps 292ps 293ps 49.80%

INP 163ps 185ps 295ps 294ps 49.80%

FF
PADP 47.8ps 51.1ps 342ps 270ps 57.20%

PADN 47.4ps 51.6ps 341ps 272ps 57.20%

PADP - PADN 76.6ps 77.2ps 302ps 301ps 50.20%

Bảng 17: Kết quả trước thiết kế vật lý toàn mạch

Thông
Trường số
trise tfall tpHL tpLH DCD
hợp Tín
hiệu
INN 200ps 220ps 355ps 362ps 49.30%

INP 201ps 220ps 357ps 363ps 49.30%

TT PADP 62.4ps 63.4ps 433ps 304ps 62.80%

PADN 72ps 75ps 593ps 425ps 66.90%

PADP - PADN 103ps 99ps 361ps 361ps 50.10%

INN 207ps 221ps 491ps 515ps 47.60%

SS
INP 207ps 222ps 490ps 517ps 47.30%
 PADP 715ps 75ps 590ps 426ps 66.40%

PADN 72ps 75ps 593ps 425ps 66.90%

PADP - PADN 129ps 128ps 502ps 503ps 49.90%

INN 211ps 237ps 327ps 308ps 51.90%

INP 219ps 260ps 344ps 297ps 54.60%

FF PADP 52ps 66ps 380ps 276ps 60.40%

267.1p
PADN 54.3ps 382ps 275ps 60.80%
s

PADP - PADN 102ps 101ps 318ps 318ps 50.00%

Bảng 18: Kết quả sau thiết kế vật lý ptoàn mạch
Nhận xét
- tpLH & tpHL sau thiết kế vật lý xấp xỉ bằng tpLH & tpHL trước thiết kế vật lý.
- Thời gian tăng và thời gian giảm sau thiết kế vật lý lớn hơn so với trước thiết kế vật
lý.
- DCD sau thiết kế vật lý xấp xĩ bằng 50%.
=> Giá trị sau thiết kế vật ký chênh lệch không quá lớn so với trước thiết kế vật lý, vì
vậy mạch đạt yêu cầu đề ra.