1

+
Chương 3
Chức năng và kết nối máy tính
+ 2

NỘI DUNG

1. Các thành phần máy tính

2. Chức năng máy tính
Chu kỳ Truy xuất và Thực thi
Gián đoạn
Chức năng I/O
3. Cấu trúc kết nối
4. Kết nối bus
Cấu trúc Bus
Đa Bus
Các yếu tố thiết kế bus
5. Kết nối điểm-điểm QPI
6. PCI Express
 3

1. Các thành phần máy tính

 Máy tính hiện đại ngày nay được phát triển dựa trên thiết kế của
John von Neumann tại Viện nghiên cứu cao cấp Princeton
 Được gọi là kiến trúc Von Neumann và dựa trên ba khái niệm
chính:
 Dữ liệu và lệnh được lưu trữ trên một bộ nhớ đọc-ghi
 Nội dung của bộ nhớ được đánh địa chỉ theo vị trí mà không
quan tâm đến kiểu dữ liệu.
 Thi hành lệnh một cách tuần tự (trừ khi được thay đổi rõ ràng)

 Chương trình nối cứng (Hardwired program)

 Kết quả của quá trình kết nối các thành phần khác nhau theo
một cấu hình mong muốn
 Khái niệm
chương
trình

• Hệ thống mạch
nối cứng không
linh hoạt
• Phần cứng đa
năng có thể
thực hiện nhiều
tác vụ khác
nhau, tạo ra
các tín hiệu
điều khiển
+ Phần mềm 5

 Phần mềm (Software)

 Một chuỗi các mã hoặc câu lệnh
 Một bộ phận phần cứng làm chức năng phiên dịch từng
lệnh và tạo ra tín hiệu điều khiển
 Đưa ra chuỗi mã mới cho mỗi chương trình khác nhau
thay vì đi lại dây nối phần cứng
 6

Các thành phần chính

 Bộ xử lý
 Trình biên dịch lệnh
 Module logic và số học đa năng
 Các thành phần xuất nhập I/O
 Module nhập: Bao gồm các thành phần cơ bản cho việc
nhận vào dữ liệu và lệnh; chuyển đổi chúng thành dạng
tín hiệu sử dụng bên trong hệ thống
 Module xuất: Công cụ để hiện thị kết quả
 Bộ nhớ để lưu trữ mã và kết quả tạm thời
 7

Bộ nhớ

Thanh ghi địa chỉ • Chỉ rõ địa chỉ của lệnh đọc hay ghi
bộ nhớ (MAR) tiếp theo trong bộ nhớ

Thanh ghi dữ liệu • Chứa dữ liệu sắp được ghi vào bộ

nhớ hoặc nhận dữ liệu được đọc ra từ
bộ nhớ (MBR) bộ nhớ

Thanh ghi địa chỉ • Định rõ thiết bị I/O cụ thể

vào ra (I/OAR)

Thanh ghi đệm vào • Sử dụng để trao đổi dữ liệu giữa các
ra (I/OBR) module I/O và CPU
 CPU Main Memory 8
0
System 1
2
PC MAR Bus
Instruction
Instruction
Instruction
IR MBR

I/O AR
Data
Execution

Cấu tạo
unit Data
I/O BR Data
Data

máy tính:
I/O Module n–2
n–1
Nhìn từ
trên
PC
IR
=
=
Program counter
Instruction register
xuống
Buffers
MAR = Memory address register
MBR = Memory buffer register
I/O AR = Input/output address register
I/O BR = Input/output buffer register
 2. Chức năng máy tính

+
Chức năng cơ bản của máy tính là
thực thi một chương trình!

9
 10

Chu kỳ lệnh cơ bản

 Thực thi một chương trình là lặp lại quá trình thực
hiện từng chu kì lệnh.
 2 bước:
 Truy xuất
 Thi hành

Fetch Cycle Execute Cycle

Fetch Next Execute

START HALT
Instruction Instruction
 11

Chu kỳ truy xuất

 Vàođầu mỗi chu kỳ lệnh, bộ xử lý truy xuất một lệnh từ

bộ nhớ
 Thanh ghi bộ đếm chương trình (PC) chứa địa chỉ của
lệnh được truy xuất tiếp theo
 Bộxử lý sau mỗi lần truy xuất 1 lệnh sẽ tăng bộ đếm lên
do đó nó sẽ truy xuất được lệnh tiếp theo vào lần sau.
 Lệnh vừa được truy xuất được tải vào thanh ghi lệnh
 Bộ xử lý biên dịch lệnh và thi hành những hành động cần
thiết
 12

Chu kỳ thi hành

Phân loại các hành động:

 Bộ xử lý – bộ nhớ
 Dữ liệu truyền từ bộ xử lý đến bộ nhớ hoặc ngược lại
 Bộ xử lý – I/O
 Dữ liệu truyền đến/đi từ thiết bị ngoại vi bằng cách
truyền thông tin giữa bộ xử lý và module I/O
 Xử lý dữ liệu
 Bộ xử lý có thể thực hiện một số phép toán số học hoặc
logic trên dữ liệu
 Điều khiển
 Đưa ra lệnh chỉ rõ thứ tự thực hiện các lệnh bị thay đổi
 13

Đặc tính của

Máy giả thiết
+
Ví dụ
thi hành
chương
trình
 15

Sơ đồ trạng thái chu kỳ lệnh

 16

Phân loại các gián đoạn

 Gián đoạn chương trình: Gây ra bởi lỗi thi hành lệnh, ví dụ
như tràn số học, lỗi chia cho 0, cố tình thực hiện các lệnh máy
không hợp lệ, hoặc tham chiếu ngoài phạm vi bộ nhớ mà người sử
dụng được phép
 Gián đoạn định thời: Gây ra bởi đồng hồ nằm trong bộ xử
lý. Nó cho phép hệ điều hành thực hiện các chức năng cơ bản
nhất định.
 Gián đoạn I/O: Gây ra bởi bộ điều khiển I/O, để báo hiệu
hoàn thành một thao tác, yêu cầu dịch vụ từ bộ xử lý, hoặc báo
hiệu các trường hợp lỗi
 Gián đoạn lỗi phần cứng: Gây ra bởi một số lỗi như lỗi
nguồn hay lỗi bộ nhớ
 Điều khiển dòng chương trình 17

User I/O User I/O User I/O

Program Program Program Program Program Program

1 4 1 4 1 4

I/O I/O I/O

Command Command Command
WRITE WRITE WRITE
5
2a
END
2 2

Interrupt Interrupt
2b Handler Handler

WRITE WRITE 5 WRITE 5

END END
3a

3 3

3b

WRITE WRITE WRITE

(a) No interrupts (b) Interrupts; short I/O wait (c) Interrupts; long I/O wait

= interrupt occurs during course of execution of user program

 18

Chu kỳ gián đoạn

 Thêm vào chu kỳ lệnh

 bộ vi xử lý kiểm tra để ngắt
 Được chỉ thị bằng tín hiệu gián đoạn
 Nếu không có gián đoạn, truy xuất lệnh tiếp theo
 Nếu gián đoạn đang chờ xử lý:
 Tạm ngưng thực hiện chương trình hiện tại
 Lưu ngữ cảnh
 Đặt PC về địa chỉ bắt đầu của trình xử lý gián đoạn
 Ngắt quá trình
 Khôi phục ngữ cảnh và tiếp tục chương trình gián đoạn
 19
Truyền điều khiển qua các gián đoạn

Bộ xử lý và hệ điều hành có
trách nhiệm dừng chương trình
người dùng và sau đó nối lại tại
cùng một điểm
 20

Chu kỳ lệnh có gián đoạn

Fetch Cycle Execute Cycle Interrupt Cycle

Interrupts
Disabled
Check for
Fetch Next Execute
START Interrupt;
Instruction Instruction Interrupts Process Interrupt
Enabled

HALT

Bộ xử lý được sử dụng hiệu quả hơn khi có hỗ trợ gián đoạn

Figure 3.9 Instruction Cycle with Interrupts
 21

Thời gian
chương
trình:
Đợi I/O
ngắn
 22

Thời gian
chương
trình:
Đợi I/O dài
 23
Sơ đồ trạng thái chu kỳ lệnh
Có gián đoạn

Instruction Operand Operand

fetch fetch store

Multiple Multiple
operands results

Instruction Instruction Operand Operand

Data Interrupt
address operation address address Interrupt
Operation check
calculation decoding calculation calculation

No
Instruction complete, Return for string interrupt
fetch next instruction or vector data

Figure 3.12 Instruction Cycle State Diagram, With Interrupts

 Interrupt
User program handler X 24

Truyền tín
hiệu điều
Interrupt khiển
handler Y

(a) Sequential interrupt processing

Nhiều
Interrupt gián đoạn
User program handler X

+
Interrupt
handler Y

(b) Nested interrupt processing

 25

Nhiều gián đoạn

 Vô hiệu hoá gián đoạn

 Bộ
vi xử lý sẽ bỏ qua các gián đoạn khác trong khi xử lý
một gián đoạn
 Các gián đoạn đó chờ xử lý và được kiểm tra sau khi
gián đoạn đầu tiên đã được xử lý
 gián đoạn được xử lý theo trình tự xuất hiện
 Độ ưu tiên
 Cácgián đoạn ưu tiên thấp có thể bị ngắt bởi các gián
đoạn ưu tiên cao hơn
 Khigián đoạn ưu tiên cao hơn đã được xử lý xong, bộ
xử lý quay trở lại gián đoạn trước
+ Trình tự thời gian của nhiều gián đoạn 26

Ví
dụ
Printer Communication
User program
interrupt service routine interrupt service routine
t=0

15
0 t=
t =1

t = 25

t= t = 25 Disk
40 interrupt service routine

t=
35
 27

Chức năng I/O

 Module I/O có thể trao đổi dữ liệu trực tiếp với bộ xử lý

 Bộ xử lý có thể đọc dữ liệu từ/ghi dữ liệu lên module I/O
 Bộ xử lý xác định thiết bị nào được điều khiển bởi module I/O nào
 I/O đưa ra lệnh chứ không phải là bộ nhớ đưa ra lệnh
 Trongmột số trường hợp, cần cho phép I/O trao đổi trực tiếp
với bộ nhớ
 Bộ xử lý cấp cho module I/O quyền đọc/ghi vào bộ nhớ do đó việc
truyền tin giữa module I/O và bộ nhớ có thể diễn ra trực tiếp mà
không cần thông qua bộ xử lý
 Module I/O đưa ra yêu cầu đọc/ghi tới bộ nhớ và giải phóng nhiệm
vụ chuyển dữ liệu cho bộ xử lý
 Truy cập bộ nhớ trực tiếp (Direct Memory Access - DMA)
 Read Memory 28
+ Write
N Words
0 Data Các module
Address

Data N–1
máy tính

Read I/O Module Internal

Write Data

External
Address M Ports Data

Internal
Data
External
Data
Interrupt
Signals 3.
Cấu
Address
trúc kết
Instructions

Data CPU
Control
Signals
nối
Interrupt Data
Signals
 29
Cấu trúc kết nối hỗ trợ các hình thức truyền sau:

Bộ nhớ tới bộ xử • Bộ xử lý đọc 1 lệnh hoặc 1 đơn vị dữ

lý liệu từ bộ nhớ

Bộ xử lý tới bộ • Bộ xử lý ghi 1 đơn vị dữ liệu vào bộ

nhớ nhớ

• Bộ xử lý đọc dữ liệu từ thiết bị I/O

I/O tới bộ xử lý thông qua I/O module

Bộ xử lý tới I/O • Bộ xử lý gửi dữ liệu tới thiết bị I/O

• Module I/O có thể trao đổi dữ liệu trực

I/O tới/từ bộ nhớ tiếp với bộ nhớ mà không cần đi qua bộ
xử lý nhờ DMA
 30

4. BUS kết nối (1)

 Bus là phương tiện truyền dẫn chung, là đường thông

tin kết nối chung giữa 2 hay nhiều thiết bị
 Tín hiệu truyền bởi 1 thiết bị có thể được nhận bởi tất cả
các thiết bị khác cùng kết nối với bus đó
 Nếu 2 thiết bị cùng truyền 1 lúc, tín hiệu của chúng
sẽ bị chồng nhau và bị méo
 1 bus thường gồm nhiều đường thông tin
 Mỗi đường có khả năng truyền tín hiệu dưới dạng bit
1 và bit 0
 31

4. BUS kết nối (2)

 Hệ thống máy tính có một số loại bus khác nhau cung

cấp đường kết nối giữa các thành phần thuộc các cấp
khác nhau của hệ thống máy tính
 Bus hệ thống: Đường bus kết nối các thành phần chính
của máy tính (bộ xử lý, bộ nhớ, I/O)
 Cấu trúc kết nối máy tính phổ biến nhất dựa trên việc
sử dụng một hoặc nhiều bus hệ thống
 Bus dữ liệu, bus địa chỉ, bus điều khiển
 32

Bus dữ liệu

 Busdữ liệu là đường kết nối dùng để truyền dữ liệu

giữa các module hệ thống
 Bao gồm 32, 64, 128 đường hay nhiều hơn
 Số lượng đường nối được xem là độ rộng của bus dữ
liệu
 Số lượng đường nối quyết định bao nhiêu bit có thể
truyền đi cùng một lúc
 Độrộng bus dữ liệu là
yếu tố chính quyết
định hiệu suất toàn hệ thống
 33

Bus địa chỉ

 Được sử dụng để xác định địa chỉ nguồn/đích của dữ

liệu trên bus dữ liệu.
 Nếu bộ xử lý muốn đọc 1 word từ bộ nhớ, nó sẽ đặt địa
chỉ của word đó lên đường bus địa chỉ.
 Độrộng bus xác định dung lượng nhớ tối đa của hệ
thống
 Cũng được sử dụng để xác định cổng vào/ra.
 Các bit bậc cao được sử dụng để lựa chọn module cụ
thể trên bus còn bit bậc thấp dùng để chọn vị trí bộ nhớ
hoặc cổng vào/ra trong module.
 34

Bus điều khiển

 Được sử dụng để điều khiển việc truy nhập và sử dụng

bus dữ liệu và bus địa chỉ.
 Bởivì bus dữ liệu và bus địa chỉ được chia sẻ cho tất cả
các thành phần nên cần phải có một công cụ kiểm soát
việc sử dụng chúng.
 Cáctín hiệu điều khiển truyền cả thông tin lệnh và định thời
giữa các mô đun hệ thống.
 Tín hiệu định thời xác định tính hợp lệ của dữ liệu và thông
tin địa chỉ.
 Tínhiệu lệnh chỉ ra hành động (operation) cần được thực
hiện.
 35

Sơ đồ kết nối BUS

CPU Memory Memory I/O I/O

Control lines

Address lines Bus

Data lines

Bus?
• Các đường song song trên bo mạch
Figure 3.16 Bus Interconnection Scheme
• Dây cáp
• Dải giắc cắm kết nối trên bo mạch chủ (ví dụ. PCI)
 36

Vấn đề của đơn BUS

 Khi số lượng lớn thiết bị được kết nối với bus, hiệu
suất sẽ bị ảnh hưởng.
 Càng nhiều thiết bị gắn vào bus, bus càng dài  trễ
truyền càng lớn.
 Bus có thể trở thành nút cổ chai nếu lượng dữ liệu
truyền tổng cộng gần bằng dung lượng bus

 Các hệ thống sử dụng đa bus để khắc phục các vấn

đề của đơn bus
 Cấu hình đa bus 37

Kiến trúc truyền thống (Có cache)

Local Bus Cache

Processor

Local I/O
controller
Main
Memory

System Bus

Network Expansion
bus interface Serial
SCSI
Modem

Expansion Bus
 Modem

Cấu hình đa bus Expansion Bus

38

Kiến trúc hiệu suất cao

(a) Traditional Bus Architecture

Main
Memory

Local Bus Cache

Processor /Bridge System Bus

SCSI FireWire Graphic Video LAN

High-Speed Bus

FAX Expansion
bus interface Serial
Modem

Expansion Bus
+ 39

Các yếu tố trong thiết kế Bus

Type Bus Width

Dedicated Address
Multiplexed Data
Method of Arbitration Data Transfer Type
Centralized Read
Distributed Write
Timing Read-modify-write
Synchronous Read-after-write
Asynchronous Block
 40
T1 T2 T3

Clock
Phân chia
Status
lines
Status signals
thời gian
Address
lines
Stable address
hoạt động
Address
enable trên BUS
Read
Data
lines
Valid data in đồng bộ
cycle
Read

Data
Valid data out
Write lines
cycle
Write

Figure 3.18 Timing of Synchronous Bus Operations

 41
Phân chia thời gian hoạt động trên
BUS đồng bộ

Status
Status signals
lines

Address
lines Stable address

Read

Data
lines Valid data

Acknowledge

(a) System bus read cycle

Acknowledge
42
Phân chia thời gian hoạt động trên
(a) System bus read cycle
BUS đồng bộ

Status
Status signals
lines

Address
lines Stable address

Data
lines Valid data

Write

Acknowledge

(b) System bus write cycle

 43

5. Kết nối điểm - điểm

 Lýdo chính dẫn tới sự thay đổi từ BUS sang kết nối
điểm-điểm là những hạn chế về điện gặp phải khi tăng
tần số của các bus đồng bộ
 Tốcđộ dữ liệu càng cao thì càng khó thực hiện chức
năng đồng bộ và phân xử một cách kịp thời
 Chiasẻ bus trên cùng 1 chip làm tăng thêm khó khăn
trong việc tăng tốc độ dữ liệu bus và làm giảm độ trễ trến
bus để bắt kịp với vi xử lý.
 Có độ trễ thấp, tốc độ dữ liệu cao, và khả năng mở rộng
tốt hơn.
 44
QPI Kết nối đường dẫn nhanh
(Quick Path Interconnect)

 Được giới thiệu vào năm 2008

 Nhiều kết nối trực tiếp
 Các kết nối từng cặp trực tiếp tới các thành phần khác giúp loại bỏ
việc phân xử thường thấy trong các hệ thống truyền dẫn chia sẻ.
 Kiến trúc giao thức phân lớp
 Các kết nối của bộ xử lý sử dụng kiến trúc giao thức phân lớp chứ
không chỉ đơn giản sử dụng tín hiệu điều khiển thường thấy trong
sắp xếp các bus chia sẻ.
 Truyền dữ liệu đóng gói
 Dữ liệu được gửi thành 1 chuỗi các gói chứa tiêu đề
điều khiển (header) và mã kiểm soát lỗi.
 45

I/O device

I/O device
I/O Hub

Cấu hình
chip đa
DRAM

DRAM
Core Core
A B
nhân sử
dụng
DRAM

DRAM
Core Core
C D QPI
I/O device

I/O device
I/O Hub

QPI PCI Express Memory bus

 46

Các lớp QPI

Packets
Protocol Protocol

Routing Routing

Flits
Link Link

Physical Phits Physical

Figure 3.21  QPI Layers
 47

Lớp liên kết QPI

 Chức năng điều khiển luồng

 Thực hiện hai chức
năng chính: điều khiển
luồng và điều khiển lỗi.
 Vận hành trên cấp flit
 Mỗi flit gồm tải tin 72-
bit và một mã kiểm
soát lỗi 8-bit được gọi
là cyclic redundancy
check (CRC)
 Cần thiết để đảm bảo rằng 1
thực thể QPI gửi không áp
đảo 1 thực thể QPI nhận
bằng cách gửi dữ liệu nhanh
hơn khả năng xử lý dữ liệu
và xoá bộ đệm để nhiều dữ
liệu mới đến của phía nhận
 Chức năng điều khiển lỗi
 Phát hiện và khắc phục lỗi bit,
do đó tránh cho các lớp cao
hơn gặp lỗi bit
+ 48

Lớp Giao thức và Định tuyến QPI

Lớp Định tuyến Lớp Giao thức

 Gói (packet) là đơn vị truyền
 Được sử dụng để xác định
đường đi mà một gói sẽ đi  Một chức năng quan trọng
qua các kết nối hệ thống được thực hiện ở lớp này là
có sẵn giao thức liên kết bộ nhớ cache
- đảm bảo rằng các giá trị bộ
 Xác định bởi phần sụn và nhớ chính được giữ trong nhiều
mô tả các đường dẫn mà cache là phù hợp
một gói tin có thể đi theo  Một tải gói dữ liệu điển hình là
một khối dữ liệu được gửi đến
hoặc từ một bộ nhớ cache
+ 49

Kết nối thiết bị ngoại vi

Peripheral Component Interconnect (PCI)

 Một bus băng thông cao, độc lập với bộ xử lý, có thể hoạt động như
một bus ngoại vi
 Cung cấp hiệu suất hệ thống tốt hơn cho các hệ thống con I / O tốc độ
cao
 Nhóm quan tâm đặc biệt PCI (Special Interest Group - SIG)
 Được tạo ra để phát triển và duy trì tính tương thích của các đặc tính
PCI
 PCI Express (PCIe)
 Cơ chế kết nối điểm-điểm nhằm thay thế cơ chế dựa trên bus như PCI
 Yêu cầu chính là dung lượng cao để hỗ trợ nhu cầu của thiết bị I / O
tốc độ dữ liệu cao hơn, như Gigabit Ethernet
 Một yêu cầu khác là phải hỗ trợ các luồng dữ liệu phụ thuộc thời gian
 Core Core

Cấu hình Gigabit PCIe

Memory
PCIe Ethernet
Chipset
PCIe–PCI PCIe
Memory
Bridge

PCIe

PCIe PCIe
Switch

PCIe PCIe

Legacy PCIe PCIe PCIe

endpoint endpoint endpoint endpoint
+ 51

Các lớp giao thức PCIe

Transaction layer
packets (TLP)
Transaction Transaction

Data link layer

packets (DLLP)
Data Link Data Link

Physical Physical

Figure 3.25  PCIe Protocol Layers
+ 52

Phân phối đa đường PCIe

B4 B0 128b/ PCIe
130b lane 0
byte stream

B5 B1 128b/ PCIe
130b lane 1
B7 B6 B5 B4 B3 B2 B1 B0

B6 B2 128b/ PCIe
130b lane 2

B7 B3 128b/ PCIe
130b lane 3

Figure 3.26 PCIe Multilane Distribution

+  Nhận các yêu cầu đọc và ghi từ
phần mềm phía trên TL và tạo ra các
gói tin yêu cầu truyền tới đích qua
Lớp giao dịch lớp liên kết (link layer)
PCIe  Các giao dịch sử dụng kỹ thuật giao
dịch phân chia (split transaction)
Transaction Layer  Một thiết bị PCIe nguồn gửi 1 gói tin
(TL) yêu cầu đi, sau đó đợi 1 phản hồi gọi
là gói hoàn thành
 Bản tin TL và một số giao dịch ghi là
giao dịch gửi (posted transaction)
không cần phản hồi
 Địnhdạng gói TL hỗ trợ địa chỉ bộ
nhớ 32-bit và địa chỉ bộ nhớ 64-bit
mở rộng
+ 54
TL hỗ trợ bốn không gian địa chỉ:
 Bộ nhớ
 Không gian bộ nhớ bao
gồm bộ nhớ chính của hệ
thống và thiết bị I / O PCIe
 Các khoảng địa chỉ bộ
nhớ nhất định được ánh
xạ vào các thiết bị I / O
 Cấu hình
 Không gian địa chỉ này
cho phép TL đọc / ghi các
thanh ghi cấu hình kết hợp
với các thiết bị I / O
 I/O
 Không gian địa chỉ này
được sử dụng cho thiết bị
PCI kế thừa, với dải địa chỉ
dành riêng dùng để xác
định các thiết bị I / O kế
thừa
 Message
 Không gian địa chỉ này
dành cho các tín hiệu điều
khiển liên quan đến gián
đoạn, xử lý lỗi, và quản lý
năng lượng
 55

Các kiểu giao dịch TLP PCIe

Address Space TLP Type Purpose
Memory Read Request
Transfer data to or from a location in the
Memory Memory Read Lock Request system memory map.
Memory Write Request
I/O Read Request Transfer data to or from a location in the
I/O
I/O Write Request system memory map for legacy devices.
Config Type 0 Read Request
Config Type 0 Write Request Transfer data to or from a location in the
Configuration
Config Type 1 Read Request configuration space of a PCIe device.
Config Type 1 Write Request
Message Request Provides in-band messaging and event
Message reporting.
Message Request with Data
Completion
Memory, I/O, Completion with Data
Returned for certain requests.
Configuration Completion Locked
Completion Locked with Data
 Number
of octets

+ 1 STP framing 1 Start 56

Appended by PL
2 Sequence number
DLLP

Created
by DLL
4

2 CRC

12 or 16 Header 1 End

Created by Transaction Layer

Appended by Data Link Layer

Appended by Physical Layer

0 to 4096 Data
Định dạng
Đơn vị dữ liệu
Giao thức
PCIe
0 or 4 ECRC

4 LCRC

1 STP framing

(a) Transaction Layer Packet (b) Data Link Layer Packet

+ Tổng kết
57

Chức năng máy

tính và kết nối
Chương 3
 Kết nối điểm-điểm
 Thành phần máy tính
 Lớp vật lý QPI
 Chức năng máy tính
 Lớp liên kết QPI
 Lệnh truy xuất và thi hành
 Lớp định tuyến QPI
 Gián đoạn
 Lớp giao thức QPI
 Chức năng I / O
 PCI Express
 Cấu trúc kết nối
 Kiến trúc vật lý và logic PCI
 Kết nối bus
 Lớp vật lý PCIe
 Cấu trúc bus
 Lớp giao dịch PCIe
 Nhiều phân cấp bus
 Lớp liên kết dữ liệu PCIe
 Các yếu tố thiết kế bus
+ 58

Câu hỏi chương 3

1. Chức năng chính của máy tính?

2. Xác định các trạng thái trong 1 vòng thực thi lệnh.
3. Trình bày hai cách xử lý khi có nhiều gián đoạn.
4. Cấu trúc kết nối bên trong máy tính (ví dụ: bus) hỗ trợ
những kiểu truyền gì?
5. Lợi ích của việc sử dụng kiến trúc đa bus so với kiến
trúc đơn bus?
6. Định nghĩa ngắn gọn các lớp giao thức QPI.
7. Định nghĩa ngắn gọn các lớp giao thức PCIe