PHÂN TÍCH TÍNH TOÀN VẸN TÍN HIỆU CHO

PCB TỐC ĐỘ CAO – SIGNAL INTEGERITY

Ngô Tùng Huy-19142320
Tóm tắt - Sự tăng tần số xung đồng hồ cho
mạch tốc độ cao và các ứng dụng như mạng
Ethernet 10Gbit tuần tự đặt một yêu cầu cao về
tính chính xác tín hiệu của bo mạch in (PCB).
Việc mô hình hóa, phân tích và đặc trưng hóa
các giao diện tuần tự này là cần thiết để đạt được
hiệu suất dự định trong kênh truyền thông. Bài
báo này trình bày một tổng quan về một kênh
10Gbit được phân tích bằng công cụ phần mềm
HyperLynx. Các tùy chọn thiết kế khác nhau và
mối quan hệ của chúng đối với tính chính xác tín
hiệu đã được đề cập. Ngoài ra, hiệu suất mô
phỏng được xác thực bằng sử dụng sơ đồ mắt
(eye diagram).
Từ khóa: Signal integrity, power integrity,
Hyperlynx, PCB high speed, …
I. GIỚI THIỆU
Sự gia tăng liên tục về hiệu suất cho các sản
phẩm điện tử ảnh hưởng đến tần số xung đồng
hồ và các kết nối tốc độ cao trên bo mạch in
(PCB). Các công nghệ truyền thông tuần tự như
Ethernet 10Gbit cho phép kết nối tốc độ cao có
thể được sử dụng cho giao tiếp backplane, còn
được gọi là IEEE 802.3ap [1]. Các ứng dụng sử
dụng công nghệ này có thể hoạt động trong
khoảng cách lên đến 1m sử dụng các đường dẫn
đồng trên PCB. Tiêu chuẩn xác định nhiều giao
thức khác nhau, trong đó một trong số đó là
10GBase-KR giao tiếp qua một làn. Tuy nhiên,
các thiết kế sử dụng công nghệ này đòi hỏi một
mô hình hóa và mô phỏng đúng mực của bố trí
PCB để đảm bảo chất lượng truyền tải đủ.
Những vấn đề thông tin tín hiệu (SI) phổ biến
được tìm thấy liên quan đến ví dụ như phản
chiếu do không phù hợp về điện trở, hiện tượng
crosstalk giữa các đường dẫn hoặc đường truyền
mất mát [2]. Khả năng mô phỏng ở giai đoạn
sớm và dự đoán tác động của các tùy chọn thiết
kế khác nhau vì vậy là rất quan trọng.
Trong công việc này, chúng tôi đã sử dụng
công cụ phần mềm thương mại HyperLynx của
Mentor Graphics. Các tùy chọn thiết kế khác
nhau và mối quan hệ của chúng đối với tính
chính xác tín hiệu đã được đề cập. Phân tích đã
thực hiện đã cho thấy khả năng tạo ra một độ dư
đáng kể đối với một thẻ truyền (Tx)/thẻ nhận
(Rx) với các kết nối và backplane nhằm mục
tiêu ứng dụng 10Gps bằng việc sử dụng một lớp
laminate giá rẻ.
II. THIẾT KẾ
Việc thiết kế các bo mạch cho các kết nối tốc
độ cao như 10GBase-KR đặt ra một số khía cạnh
cần xem xét, ví dụ như insertion loss và return
loss. Trong phần tiếp theo, chúng tôi đã thảo
luận về một số lựa chọn thiết kế để minh họa
những xem xét điển hình phải được thực hiện.
Ngoài ra, việc tuân thủ các yêu cầu trong IEEE
802.3ap được sử dụng để đánh giá kênh truyền.
A. TỔN HAO (LOSS)
Các tổn hao truyền tải bị ảnh hưởng bởi mất
mát điện môi và mất mát dẫn điện của PCB.
Đóng góp từ mất mát điện môi thay đổi tỉ lệ
thuận với tần số và mất mát dẫn điện dẫn tỉ lệ
thuận với căn bậc hai của tần số (skin depth < độ
dày dẫn điện) [2]. Vật liệu điện môi cũng ảnh
hưởng đến sự coupling và điện trở của các
đường dẫn. Để giảm tổng mất mát của một
đường truyền, cần xem xét cả mất mát dẫn điện
và mất mát điện môi. Sử dụng các đường dẫn
rộng hơn là có lợi để giảm mất mát dẫn điện
trong khi một hệ số tan(δ) thấp giảm đóng góp
từ mất mát điện môi. Sử dụng một kết cặp lỏng
lẻo giữa các đường dẫn trong cặp đối xứng cho
phép sử dụng các đường dẫn rộng hơn, từ đó
giảm mất mát dẫn điện.
Bộ xếp chồng PCB được sử dụng, như được
hiển thị trong hình 1, bao gồm một bo mạch 18
lớp trong đó lớp 17 và 18 được dành riêng cho
các dây dẫn đối xứng 10Gbs. Các dây dẫn có
chiều rộng 100µm và khoảng cách 200µm, tạo
ra một điện trở đối xứng là 96Ohm. Đường dẫn
microstrip đã nhúng có độ dày điện dung là
75µm tới mặt phẳng tham chiếu.
Hình 1 Thiết kế stack-up cho PCB
Trong hình 2, mất mát được mô phỏng được
hiển thị cho một vật liệu PCB điển hình với εr=4
và hệ số mất mát tan(δ)=0.02 (được đo tại
2GHz, giá trị từ nhà cung cấp) [3].
Hình 2 Tổn hao được ước tính. Blue: Tổng tổn hao. Green:
Tổn hao điện môi. Red: Tổn hao điện dẫn
Giá trị suy hao tổng lý thuyết được tính toán
theo HyperLynx là khoảng 0.05dB/cm/GHz
(0.5dB/cm @ 10GHz, bỏ qua độ nhám bề mặt).
Mất mát truyền tải tổng cộng ở các tần số trên
5GHz được cho là bị chi phối bởi mất mát điện
dung. Điều này làm cho việc tăng độ rộng đường
dẫn trên 100 µm trở nên ít quan trọng hơn để
giảm tổng mất mát cho thiết kế đã cho. Ngoài ra,
các vật liệu dielectric khác có độ mất mát thấp
cũng có sẵn, tuy nhiên điều này đi kèm với chi
phí cao hơn.
B. VIA
Các tín hiệu giữa các lớp khác nhau của PCB
được định tuyến thông qua các via. Các loại via
thông thường được sử dụng là via thông lỗ
(through hole via) và microvia (via mù). Nếu
một via đi qua toàn bộ PCB nhưng ý định lại là
chuyển sang một lớp bên trong, sẽ có một phần
nằm ngắn trên đường dẫn. Via stubs (phần nằm)
là quan trọng để giảm thiểu vì chúng gây ra hiện
tượng phản xạ và tăng độ mất mát làm suy giảm
tín hiệu tốc độ cao. Phần nằm thừa của via tạo ra
một điện dung bổ sung có thể ảnh hưởng đến
hiệu suất và tạo thành một bộ khuếch đại trạng
thái sóng 1/4 [4]. Thông thường, phần nằm được
giảm bằng cách khoan ngược cơ khí hoặc thiết
kế bằng cách sử dụng tổng chiều dài của via như
một đường tín hiệu. Lợi ích của microvia là kích
thước nhỏ hơn, khả năng định tuyến tăng và hiệu
suất cải thiện do giảm thiểu phần nằm so với via
thông lỗ được mạ qua. Việc sử dụng microvia
thường bị hạn chế trong một số lớp để giảm chi
phí.
Các thuộc tính khác nhau của via đã được
đánh giá thông qua mô phỏng để thu được một
bố trí via trong suốt, tức là không quá từ tính
hay điện dung. Một số thông số như kích thước
pad, kích thước anti-pad và khoảng cách giữa
các via trong cặp đối xứng đã được đánh giá.
Một bo mạch thử nghiệm đã được sản xuất bằng
cách sử dụng các kỹ thuật khác nhau: a) via
thông lỗ không sử dụng toàn bộ chiều dài, b) via
thông lỗ nhưng phần nằm đã được loại bỏ bằng
cách khoan ngược và c) microvia. Các loại via
khác nhau được minh họa trong hình 3 (không tỷ
lệ). Thông thường, được sử dụng một biên độ an
toàn, ví dụ 200µm, để để lại một phần nằm nhỏ
sau khi khoan ngược. Các via đã được đặc trưng
bằng cách sử dụng các đường dẫn đối xứng mỗi
đường dẫn có một loại via duy nhất và tổng
chiều dài đường dẫn là 15 cm. Mỗi đường dẫn
cũng có một số via để có được ảnh hưởng rõ
ràng về hiệu suất của chúng.
Hình 3 Hình ảnh của các loại VIA khác nhau. a) Via xuyên
lỗ với sub. b) Via xuyên lỗ với khoan ngược (back-drill), c)
Via trôn
Insertion loss của các loại via khác nhau
được đo và được hiển thị trong hình 4. Nhược
điểm của via thông lỗ với phần nằm được hiển
thị dưới dạng một chỗ lõm trong mất mát chèn.
Mất mát đo được của microvia và via khoan
ngược cho thấy hầu như có cùng hiệu suất về
mất mát tín hiệu. Tuy nhiên, công nghệ microvia
đã được lựa chọn cho hệ thống kết nối tốc độ
cao.
Hình 4 Đo lường insertion loss (S21) của các loại VIA
khác nhau. Green: Via chôn, Red: Via xuyên lỗ có stub,
Xám: Via xuyên lỗ được khoan ngược
Via micro được khoan bằng laser được sử
dụng để kết nối lớp 17 và 18 được hiển thị trong
hình 5 (không tỷ lệ). Kích thước lỗ là 100µm với
chiều rộng pad hình tròn là 300µm ở lớp 17 kết
nối qua dielectric có độ dày 60µm đến pad hình
chữ nhật có kích thước 700x500 µm ở lớp 18.
Kích thước của via được sử dụng để phù hợp với
trở kháng của đường dẫn.
Hình 5 Hình ảnh sử dụng Via chôn cho các trace tốc độ
cao
C. TỤ ĐIỆN AC
Kênh đối xứng từ một card truyền tín hiệu
(Tx) - mạch truyền nhận (backplane) - card nhận
tín hiệu (Rx) trong hầu hết các tiêu chuẩn cho
truyền thông tốc độ cao yêu cầu phải được kết
nối qua một cặp tụ nối thông qua. Các tụ cho
phép tăng tính linh hoạt vì nó cho phép điểm cân
bằng chế độ chung của Tx và Rx khác nhau
bằng cách chặn đường dẫn DC. Tuy nhiên,
nhược điểm của việc sử dụng kênh được kết nối
qua tụ là các pad cho tụ có thể tạo ra không phù
hợp trở kháng gây suy giảm tính toàn vẹn tín
hiệu. Một lựa chọn để bù đắp cho không phù
hợp trở kháng giữa pad và đường truyền là thay
đổi trở kháng đặc trưng của pad bằng cách có
một lớp cắt bên dưới tụ như được minh họa
trong hình 6. Nếu thực hiện đúng, không đồng
nhất trở kháng có thể được loại bỏ.
Hình 6 Hình ảnh loại bỏ mặt phẳng tham chiếu bên dưới tụ
điện AC
Một so sánh giữa các bài kiểm tra khác nhau
đã được thực hiện để đánh giá tác động của việc
sử dụng một lớp cắt bên dưới. Dữ liệu đo được
đã được đánh giá trên một bo mạch thử nghiệm
có chiều dài đường dẫn là 15cm và tụ có kích
thước 0402.
 Các đầu nối được sử dụng để đo là đầu nối
3M CompactPCI, đầu nối Tyco Electronics
MultiGig RT VPX và đầu nối Erni Microspeed.
Tất cả các đầu nối đã được đo bằng cách sử
dụng một bo mạch thử nghiệm với độ dài đường
truyền là 21 cm, có sử dụng kỹ thuật back-
drilling cho các via và được kết nối thông qua
micro SMA (UMMC) để dễ dàng đo lường. Giá
trị được trình bày trong hình 8 cho thấy ưu điểm
của việc sử dụng đầu nối Microspeed so với các
đầu nối khác ở các tần số trên khoảng ~2.5GHz.
Hình 7 Đo insertion loss (S21) của tụ điện AC. Green: Loại
bỏ mặt phẳng tham chiếu bên dưới tụ điện. Blue: Giữ
nguyên mặt phẳng tham chiếu.

Insertion loss đo được trong hình 7 cho các tụ có

lớp cắt bên dưới cho thấy hiệu suất cải thiện ở
các tần số trên 19GHz. Hiệu ứng không phù hợp
trở kháng, tức là sự khác biệt giữa kích thước
pad và chiều rộng đường truyền cho bố trí tiêu
chuẩn không mang lại bất kỳ nhược điểm rõ
ràng nào cho đến tần số này. Do đó, đã quyết
định không sử dụng bất kỳ lớp cắt nào trên bo
mạch thử nghiệm của hệ thống..
D. CÁC KẾT NỐI (CONNECTORS)
Hình 8 Insertion loss (S21) của các kết nối. Red:
Hệ thống chứa các bo mạch con và bo mạch Microspeed, Grey: VPX, Blue: CompactPCI
backplane bị ảnh hưởng bởi các đầu nối cung
cấp giao diện điện giữa các bo mạch. Đầu nối Đầu nối CompactPCI truyền thống không có
nên ảnh hưởng đến tín hiệu ít nhất có thể và hoạt hiệu suất đủ cho các kết nối tốc độ cao. Hiệu
động như một giao diện trong suốt. Tuy nhiên, suất tăng của đầu nối Microspeed có thể liên
hiệu suất của các đầu nối thường bị hạn chế do quan đến công nghệ lắp bề mặt so với đầu nối
kích thước vật lý và liên quan đến diện tích và VPX.
mẫu breakout trên PCB. Đối với tốc độ 10Gbps,
Để giảm thiểu tổn hao từ đầu nối và giảm
hiệu suất của liên hệ được sử dụng ít nhất nên
tổng mất mát kênh cho hệ thống, đã chọn đầu
được xem xét cho đến tần số Nyquist của tín
nối Microspeed.
hiệu, tức là 5GHz đối với modulation không trở
lại zero (NRZ). II. TRIỂN KHAI
Để so sánh hiệu suất của các đầu nối khác Mô phỏng về backplane và daughter board,
nhau, đã được đánh giá các đầu nối Tx và Rx đã được thực hiện trong HyperLynx.
CompactPCI, VPX và Microspeed. Đầu nối Các thông số S được mô phỏng cho mỗi thẻ và
CompactPCI kế thừa từ các thiết kế trước đây và đầu nối được kết nối liên tiếp để thu được hành
đã được chứng minh là mạnh mẽ. Tuy nhiên, các vi tổng thể của kênh. Hình 9 cho thấy các thông
đầu nối VPX và Microspeed khác đòi hỏi chi phí số S được kết nối liên tiếp và nhập khẩu cùng
cao hơn nhưng được định hướng cho các ứng với các mô hình cho Tx và Rx.
dụng tốc độ cao xung quanh 10Gbps và 25Gpbs
tương ứng.

Hình 9 Sơ đồ nguyên lý được xây dựng trên linesim
Hyperlynx của TX-backplane-RX
Kết quả về Insertion loss và Return loss cho
kênh cùng với các COM/Metrics tích hợp được
hiển thị trong hình 10. Mô phỏng bao gồm một
đường dẫn dẫn tổng cộng khoảng 30cm.
Hình 10 Insertion loss (S21) và Return loss (S11, S22) của
channel TX-backplane-RX. Black: Insertion và return loss
giới hạn. Red: Insertion loss. Blue và green: Return loss
Như được hiển thị, mất mát chèn và mất mát
trở lại cho kênh Tx-backplane-Rx vượt qua giới
hạn với một số lượng dự phòng. Tuy nhiên, chỉ
vượt qua giới hạn mất mát không đảm bảo rằng
biểu đồ mắt Rx sẽ mở rộng. Thông thường, cần
sử dụng sự cân bằng nếu mất mát chèn quá cao ở
tần số Nyquist, ví dụ -8dB. Giới hạn thực tế cho
mất mát chèn là khoảng -15dB khi chỉ sử dụng
sự cân bằng tuyến tính thời gian liên tục (CTLE)
và lên đến -25dB khi sử dụng CTLE và sự cân
bằng phản hồi quyết định (DFE) [5]. Các loại
cân bằng khác nhau phụ thuộc mạnh vào bộ
truyền thông, ví dụ như FPGA 7-series [6] và
Stratix V [7].
Kênh Tx-backplane-Rx cũng đã được mô
phỏng bằng các mô hình cho các bộ truyền
thông để thu được biểu đồ mắt. Mô phỏng sử
dụng mẫu ngẫu nhiên giả tạo với tốc độ bit
10.3125Gbps và Jitter cho Tx và Rx bằng phân
tích miền thời gian. Mô phỏng bao gồm cân
bằng thông qua mô hình IBIS-AMI dựa trên
khuyến nghị của nhà cung cấp. Biểu đồ mắt kết
quả với mặt nạ được hiển thị trong hình 11.
Khoảng cách mở rộng so với mặt nạ thu được
cho một lề chấp nhận được là 42mV và 0.14 UI.
Hình 11 Mô phỏng sơ đồ mắt - Eye diagram
Kết quả mô phỏng cho thấy khả thi của thiết
kế đã sử dụng. Kết quả trình bày một mức dư
thừa so với giới hạn mất mát, cho phép xử lý các
biến thể về truyền dẫn và vật liệu cách điện do
quá trình sản xuất áp đặt.
IV. KẾT LUẬN
Đã xem xét các tùy chọn thiết kế khác nhau
và liên quan đến ảnh hưởng của chúng đối với
tính chất tín hiệu. Các yếu tố thiết kế sử dụng
microvia, các kết nối có mất mát thấp, sự nới
lỏng giữa các dẫn truyền, tụ điện AC và việc sử
dụng một PCB có mất mát vừa phải đã được
thảo luận. Phân tích đã cho thấy khả năng có
được một mức dư thừa đủ cho một thẻ Tx/Rx
với một bảng mạch mở rộng phục vụ một ứng
dụng 10Gbps. Ngoài ra, cân nhắc giữa chi phí và
hiệu suất cũng đã được đề cập.
TÀI LIỆU THAM KHẢO
[1] Eric Bogatin, Signal and Power Integrity –
Simplified, 2nd Edition, Prentice Hall, 2010.
[2] Equalization for High-Speed Serial
Interfaces in Xilinx 7 Series FPGA, WP419, v1,
2012, Xilinx
[3] Stratix V Device Handbook, Vol. 2,
Transceivers, 2017, Altera
[4] C. Chastang, C. Gautier, M. Brizoux, A.
Grivon, V. Tissier, A. Amedeo and F. Costa,
“Electrical behavior of stacked microvias
integration technologies for multi-gigabits
applications using 3D simulation”, IEEE 15th
Workshop on Signal Propagation on
Interconnects (SPI), pp. 65-68, 2011.

[5] T. Sudo, H. Sasaki, N. Masuda, and J. L.

Drewniak, “Electromagnetic interference (EMI)
of system-on-package (SOP),” IEEE Trans. Adv.
Packag., vol. 27, no. 2, pp. 304–314, May 2004.
[6] P. Triverio, S. Grivet-Talocia, M. S. Nakhla,
F. G. Canavero, and R. Achar, “Stability,
causality, and passivity in electrical interconnect
models,” IEEE Trans. Adv. Packag., vol. 30, no.
4, pp. 795–808, Nov. 2007.
[7] K. L. Choi and M. Swaminathan,
“Development of model libraries for embedded
passives using network synthesis,” IEEE Trans.
Circuits Syst. II, vol. 47, no. 4, pp. 249–260,
Apr. 2000.
[8] A. Deutsch, P. W. Coteus, P. E. Dahlen, D. L.
Heckmann, and D. W. Duan, “Frequency-
dependent losses on high-performance
interconnections,” IEEE Trans. Electromagn.
Compat., vol. 43, no. 4, pp. 446–465, Nov. 2001.
[9] W. Humann, “Compensation of transmission
line loss for Gbit/s test on ATEs,” in Proc. IEEE
Int. Test Conf., Oct. 2002, pp. 430–437
[10] K. J. Han, H. Takeuchi, and M.
Swaminathan, “Eye-pattern design for high-
speed differential links using extended passive
equalization,” IEEE Trans. Adv. Packag., vol.
31, no. 2, pp. 246–257, May 2008.
[11] Y. Shim, W. Lee, E. Song, J. Cho, and J.
Kim, “A compact and wideband passive
equalizer design using a stub with defected
ground structure for high-speed data
transmission,” IEEE Microw. Wireless Comp.
Lett., vol. 20, no. 5, pp. 256–258, May 2010.