Introduction to VHDL

Với phần mềm ISE 9: Chương trình học

 Mục tiêu khóa học
Sau khi hoàn thành khóa học này, bạn sẽ có thể:
Ghi mã VHDL của Đăng ký Chuyển mức (RTL) để tổng hợp.
Viết các bàn kiểm tra VHDL để mô phỏng.
Tạo Máy trạng thái hữu hạn (FSM) bằng cách sử dụng VHDL.
Nhắm mục tiêu và tối ưu hóa Xilinx FPGA bằng cách sử dụng
VHDL.
Tạo cấu trúc dữ liệu RAM và ROM.
Sử dụng kiểu dữ liệu tổng hợp và vô hướng VHDL.
Chạy mô phỏng bằng cách sử dụng thư viện VITAL.
Sử dụng I / O văn bản VHDL trong quá trình mô phỏng.
Tạo và quản lý các thiết kế trong môi trường thiết kế phần mềm ISE
™.
 Mô tả khóa học
● Điều kiện tiên quyết
 Các khái niệm thiết kế kỹ thuật số cơ bản
 Chụp giản đồ
 Dòng mô phỏngCourse length
● Thời lượng khóa học
 Ba ngày
 Chương trình nghị sự Ngày thứ nhất

Tổng quan về Mô hình Phần cứng:

• Các khái niệm ngôn ngữ VHDLLab 1:
 Xây dựng hệ thống phân cấp
• Giới thiệu về TestbenchesLab 2:
 Mô phỏng VHDL và Xác minh RTLTín hiệu và kiểu dữ liệu
• Các toán tử và biểu thức VHDLLab 3:
 Bộ nhớ và Ghi

3/7/2022
 Chương trình nghị sự Ngày thứ Hai

• Câu lệnh đồng thời và tuần tự

• Lab 4: Bộ đếm nhị phân n-bit và Xác minh RTL
• Tuyên bố hoạt động được kiểm soát
• Lab 5: Máy so sánh
• Máy trạng thái hữu hạn
• Lab 6: Đơn vị logic số học
• Hành vi đối với mã hóa RTL
• Lab 7: Máy trạng thái

3/7/2022
 Chương trình nghị sự Ngày thứ Ba

• Nhắm mục tiêu FPGA XilinxVITAL:

• Sáng kiến VHDL hướng tới các Thư viện ASIC
• Lab 8: Máy tínhChức năng và Thủ tục
• Tuyên bố quy trình nâng cao
• Lab 9: Sử dụng Văn bản I / O
• Hướng dẫn mã nhanh
• Quản lý thiết kế VHDL
• Những tài liệu tham khảo

3/7/2022
 Quy ước đánh máy

Nhãn do người dùng

chỉ địnhvà số nhận
dạng trong
Mục ghi chú UPPERCASE
in đậm

entity DFF is
FYI port ( D, CLK : in
Đánh dấu std_logic ;
RST : in std_logic ;
Q : out std_logic ) ;
end DFF ;
Từ khóa
FYI: VHDL không phân biệt VHDLbằng chữ
chữ hoa chữ thường thường chữ in
nghiêng

3/7/2022
 Appendix
•Lưu ý rằng khóa học này cũng bao gồm các phụ lục sau
•Phụ lục A: “Tín hiệu và kiểu dữ liệu - Kiểu phụ VHDL” *
•Phụ lục B: “Nhắm mục tiêu FPGA Xilinx - Ví dụ về suy luận và thuyết minh” *
•Phụ lục C: “Tuyên bố quy trình nâng cao - Thời gian mô phỏng rời rạc so với chu
kỳ Delta” *
•Phụ lục D: “Hướng dẫn Nhanh”
•Phụ lục E: “Bảng chú giải thuật ngữ”
•Phụ lục F: “Tài liệu tham khảo và nguồn”
•Để giảm kích thước, ba phụ lục đầu tiên không được bao gồm trong sổ làm việc in
•Chúng được bao gồm trong một thư mục bổ sung với các tệp lab và có sẵn qua
ftp://ftp.xilinx.com/pub/documentation/education/lang11000-9-rev1-xlnx_lab_files.zip
 Latest Product Information

Vui lòng truy cập các tài nguyên sau để biết thông tin mới nhất về
các thiết bị Xilinx được mô tả trong khóa học này.
Để biết thông tin thiết kế người dùng mới nhất, hãy xem hướng dẫn
sử dụng
Để biết các đặc điểm mới nhất, chẳng hạn như thời gian, hiệu suất,
v.v., hãy xem bảng dữ liệu.
Để biết các vấn đề hoặc lỗi về thiết kế và phần mềm mới nhất, hãy
xem cơ sở dữ liệu Bản ghi Trả lời: Tìm kiếm theo dòng FPGA hoặc
công cụ phần mềm
www.xilinx.com/support → Trình duyệt Trả lời (trong Liên kết
nhanh Hỗ trợ)www.xilinx.com/xlnx/xil_ans_browser.jsp

3/7/2022