Professional Documents
Culture Documents
Impulsna I Digitalna-Skripta Usmeni
Impulsna I Digitalna-Skripta Usmeni
Dr Predrag Petrovi
PREDGOVOR
U aku
jun 2005 god.
Autor
SADRAJ
1. Logika kola sa bipolarnim tranzistorima
1.1.1 Statika karakteristika invertor
1.1.2 Dinamike karakteristike invertora
1.1.3 Invertor sa bipolarnim tranzistorom i otki diodom
1.2 RTL i DTL logika kola
1.3 Standardna TTL logika kola
1.3.1 Statike karakteristike
1.3.2 Dinamike karakteristike
1.3.4 Familija TTL kola
1.4.1 otki TTL (74S) familija
1.4.2 74LS familija
1.4.3 74AS familija
1.4.4 74ALS familija
1.4.5 TTL logika kola sa modifikovanim stepenom
1.4.6 Praktini aspekti korienja TTL kola
1.5 ECL logika kola
1.5.1 ECL 10K familija
1.5.2 ECL 100K familija
1.5.3 Praktini aspekti primene ECL kola
2. Logika kola sa MOS tranzistorima
2.1 NMOS invertori
2.2 Invertor sa MOS tranzistorom sa indukovanim kanalom
2.3 Invertor sa nezasienim aktivnim stepenom
2.4 Invertor sa MOS tranzistorom sa ugraenim kanalom
2.5 NMOS logika kola
2.6 CMOS invertor
2.7 CMOS logika kola
2.8 CMOS logika kola sa poboljanim karakteristikama
2.9 povezivanje MOS i TTL familija logikih kola
2.10 BiCMOS integrisana kola
GaAS kola
3. Bistabilna kola
3.1 SR le kola sa NILI logikim kolima
3.2 SR le kola sa NI logikim kolima
3.3 SR le kolo sa signalom dozvolom
3.4 D le kolo
3.5 Sinhroni flipflopovi
3.6 Flipflopovi sa impulsnim okidanjem
3.7 Flipflopovi sa ivinim okidanjem
3.8 JK flipflopovi
3.9 JK MS flipflop
3.10 JK flipflop sa ivinim okidanjem
3.11 T flipflop
4. Komparatorska kola
4.1 Diferencijalni komparator
4.2 Diferencijalni komparator u bipolarnoj tehnici
4.3 mitov regenerativni komparator
5. Monostabilni i astabilni impulsni generatori
5.1 Monostabilni multivibrator u CMOS tehnici
7
7
9
10
10
11
11
12
12
15
15
16
17
17
18
18
19
20
20
22
22
24
25
26
27
28
31
33
34
35
47
55
55
57
58
60
60
60
61
62
63
64
65
66
66
67
70
73
74
3
75
77
79
79
80
80
82
83
84
84
85
93
93
94
96
98
99
99
100
101
103
104
104
105
106
107
108
108
110
111
114
114
115
116
117
118
118
119
119
121
122
124
126
126
127
127
128
128
129
131
132
133
4
136
137
138
139
140
141
142
142
144
144
146
146
147
148
150
152
156
159
167
167
170
173
174
175
176
177
181
181
182
182
183
184
184
185
185
186
186
187
188
189
191
194
194
195
196
197
197
198
200
202
203
204
5
204
206
207
207
210
210
210
210
211
LITERATURA
- Sa slike 1.2 se uoava da karakteristika prenosa ima tri oblasti koje su razdvojene sa dve prelomne take
PT1 i PT2.
Vu= VIl= VBET
Vi= VOH= VCC
(1.1)
(1.2)
- Koordinate take PT2 se lako mogu odrediti znajui da pri tom ulaznom naponu tranzistor ulazi u
zasienje.
Vi= VOL= VCES
VIH= VBES +
RB VCC VCES
+
RC
F
(1.3)
(1.4)
Logiki nivoi:
- Na osnovu koordinata prelomnih taaka karakteristike prenosa mogu se odrediti etiri bitne
karakteristike logikih kola:
VIL maksimalni ulazni napon koji se ponaa kao logika nula
VIH minimalni ulazni napon koji se ponaa kao logika jedinica
VOL garantovana vrednost napona logike nule na izlazu
VOH - garantovana vrednost napona logike jedinice na izlazu
a zatim izraunati i vrednosti logike amplitude, margina uma i irine prelazne zone.
- Logika amplituda se definie kao razlika nivoa logike jedinice i logike nule na izlazu:
LA = VOH VOL
- Margine uma u ovom sluaju su:
NM1 = VOH VIH
NM0 = VIL VOL
(1.5)
(1.6)
(1.7)
- irina prelazne zone definie se kao razlika graninih vrednosti nivoa logike jedinice i logike nule na
ulazu:
TW = VIH VIL
(1.8)
Faktor grananja na izlazu:
- Faktor grananja (fan-out) se definie kao maksimalni broj ulaznih prikljuaka koji se sme prikljuiti na
izlaz a da se ne narue dozvoljene granice logikih nivoa.
- Faktor grananja odreujemo tako to se unapred propie eljena margina uma za kritinu situaciju na
izlazu, a zatim odredimo maksimalni broj kola koja se mogu prikljuiti na izlazu. Obino se za izbor
margine uma uzima jedna od dve mogunosti: NM1 0, to je prostije za raunanje, ili NM1 = NM0, to
je realnije ali tee za izraunavanje. U praksi se za definisanje faktora grananja na izlazu uzimaju u obzir i
varijacije usled temperature , proizvodnih tolerancija i drugih uzroka, tako da su praktine vrednosti
izlaznog faktora grananja obino oko 10.
- Paralelnim vezivanjem dva ili vie invertora dobija se dvoulazno RTL kolo prikazano na slici 1.6:
-Bez dioda D3 i D4 na slici 1.7a, odnosno diode D3 i tranzistora T1 na slici 1.7b nije mogue pouzdano
zakoiti izlazni tranzistor.
-Uvoenjem emitor folovera T1 umesto diode znatno je povean izlazni faktor grananja.
-DTL kolo ima veliko vreme kanjenja koje iznosi oko 30 ns.
-Disipacija je oko 10 mW, odnosno proizvod snage i kanjenja je oko 300 pJ to je znatno vee nego kod
RTL kola. Drugi nedostatak DTL kola je velika povrina koja je potrebna za realizaciju kola na
silicijumskoj ploici.
1.3.
11
12
14
slika 1.18 otki TTL NI kolo male snage sa dva ulaza (SN74SL00)
-koordinate prelomne take PT1 su:
VIL = 2VBET VDS = 0.9 V
VOH = VCC VBET = 4.3 V
dok su koordinate prelomne take PT2:
VIH = 2VBE VDS = 1.1 V
VOL = VCES = 0.3 V
(1.13)
(1.14)
(1.15)
(1.16)
.
-Uloga dioda D3 i D4 je da obezbede bre gaenje tranzistora T5 i T4.
1.4.3. 74AS FAMILIJA
16
17
18
-tranzistori u kolu sa slike 1.31 se ne ukljuuju i ne koe ve se struja kroz otpornik RE usmerava u jedan
ili drugi tranzistor.
-Ulazni i izlazni nivoi nisu kompatibilni
-mala logika amplituda reda nekoliko stotina mV
-promene VCC direktno preslikavaju u promene izlaznog napona u oba logika stanja. Zato se prikljuak
za VCC vezuje na masu koja je taka sa najstabilnijim potencijalom u kolu.
1.5.1. ECL 10K FAMILIJA
slika 1.24 logiko ILI/NILI kolo sa dva ulaza iz ECL 10K familije
-Ovo kolo ima dva izlaza i realizuje ILI ili NILI funkciju.
-Tranzistor T3 ostvaruje ILI/NILI funkciju, T4 generie referentni napon, T5 i T6 slue kao strujni
pojaavai i pomerai nivoa
-diode D1 i D2 slue za temperaturnu kompenzaciju napona na emitorskim spojevima T2 i T4.
Statike i dinamike karakteristike
-faktor grananja se obino ograniava na 10
-margine uma i logika amplituda imaju male vrednosti
-prosena disipacija po kolu je:
PD = PDIF + PREF/4 = 24 mW
(1.17)
-Dinamike karakteristike ECL kola su veoma dobre. Proseno vreme propagacije neoptereenog
ILI/NILI kola iznosi svega 2 ns. Proizvod snage i kanjenja za ECL 10K familiju je:
PDP = 48 pJ
(1.18)
-Vreme propagacije optereenog ECL kola je vee od 2 ns zato to tpHL raste po skoro linearnom zakonu
sa poveanjem kapacitivnog optereenja, dok tpLH raste znatno sporije.
-ECL kola 10K familije imala su dosta nedostataka. Margine uma i logika amplituda ECL kola su vrlo
mali a stabilnost logiih nivoa i referentnog napona zavisi od varijacija napona napajanja VEE i promena
temperature
19
20
-Jo jedan problem koji se javlja kod sprezanja ECL kola je problem presluavanja, odnosno neeljene
sprege kola preko vodova. Presluavanje je posledica neizbenih kapacitivnih i induktivnih sprega izmeu
bliskih vodova Presluavanje se moe sasvim eliminisati korienjem koaksijalnih kablova, Elegantno
reenje predstavlja korienje uparenih vodova, odnosno parica.
(2.1)
22
k
V V
2
[2(VOH VT )VOL VOL
] = DD OL odakle se uzima samo pozitivno reenje
2
RD
VDD
1
VOL =
VIL =
+ VT = VT
Za VIL se dobija
(2.2)
1 + kRD (VDD VT )
kRD
Za date vrednosti parametara VDD=5 V, RD=50 K, 100K i 200K dobijamo sledeu karakteristiku
prenosa:
Vidi se da vee vrednosti otpornika RD daju strmiju karakteristiku prenosa, manji napon VIH i manji
napon V0L, dakle, bolje statike karakieristike. Meutim vee vrednosti otpornika zahtevaju veliku
povrinu silicijuma, oko 100 puta veu od tranzistora, to je nedopustivo. Osim toga, velika vrednost
otpornika zahteva i veu vrednost napona napajanja. Da bi se olakali zahtevi za veliinom otpornosti RD
moe se poveati vrednost W/L.Time se poveava povrina NMOS tranzistora kao i njegova disipacija,
to takoe nije dobro reenje Prema tome, invertor sa NMOS tranzistorom i otpornikom kao optereenjem
nije pogodan za primenu u tehnici integrisanih kola jer onemoguuje postizanje velike gustine integracije.
Uobiajeno reenje ovog problema u tehnici integrisanih kola je korienje drugog MOS tranzistora kao
optereenja umesto otpornika RD.
23
Ovako se dobija invertor sa zasienim aktivnim optereenjem koji je prikazan na slici 2.3. Opteretni
tranzistor T2 moze samo da radi u zasienju ili da bude zakocen jer je kod njega VGS2 = VDS2 .Interesantno
je primetiti da je osnova opteretnog tranzistora T2 takoe vezana na masu jer je kod integrisanih kola
osnova svih tranzistora zajednika i vezana na najmanji potencijal.
To znai da e na rad tranzistora T2 uticati efekat podloge koji e, zavisno od napona izmeu sorsa i
podloge tranzistora T2, VSB2, menjati prekidni napon tranzistora VT2.
Osnovne karakteristike tranzistora T2 koji treba da bude ekvivalentan otpo-rniku RD mogu se odrediti
na sledei nain. Struja kroz otponik RD je:
V V
I RD = DD OL = 47 A
(2.3)
RD
gde je kao i u prethodnom sluaju VDD = 5 V, RD = 100 K, V0L =0.3 V. Izjednaujui struju IRD sa izrazom
za struju zasienog tranzistora T2, dobija se:
k
I RD = I D 2 = 2 (VGS 2 VT 2 ) 2 , k2=6,9 A/V2
(2.4)
2
k2 je skoro 6 puta manje od transkonduktanse invertorskog tranzistora K1. Kako je
k = k'(W/L),
za
odnos
W/L
opteretnog
tranzistora
dobija
se
(W/L)2
=
k2/k'
=
0.34.
Dakle, invertorski tranzistor ima
kanal ija je irina dva puta vea od duine,
(W/L)1 =2, dok opteretni tranzistor ima kanal ija je duzina tri puta vea od irine, (W/L)2 = 0.34.
Geometrijske karakteristike kanala oba tranzistora definisu geometrijski factor:
(W / L)1 W1 L2 k1
=
=
(W / L) 2 W2 L1 k 2
Minimalna povrina kola se dobija za KR=1.
KR =
(2.5)
24
Smanjenje nivoa logike jedinice nije veliko, a izlazni nivo je slian kao kod TTL kola.Meutim, ovo
smanjenje ima indirektne negativne posledice. Ako se smanjenim ulaznim naponom V0H pobuuje drugi
invertor, izlazni napon iz datog invenora nee biti V0L = 0.3 V nego znatno vei.
Analizom dobijamo sledee prednosti za parametere:
VIL=1 V
VOL= 5%VDD
VIH=2.2 V
VOH=Vul
(2.6)
(2.8)
25
Karakteristika
prenosa
ovog
invertora
je
slina
karakteristici
prenosa
invertora sa zasienim aktivnim opiereenjem. Glavna poboljanja su poveana logika amplituda zbog
poveanja nivoa logike jedinice i poveana strmina u prelaznoj zoni zbog poveane struje opteretnog
tranzistora.
Medutim, ema sa slike 6.9 ima I neke nedostatke. Pre svega, potrebna su dva izvora za napajanje, a
zbog poveanog broja vodova za napajanje u kolu vee je zauzee silicijumske podloge. Potrebna
vrednost geometrijskog faktora Kp je vea za iste radne uslove nego kod invertora sa nezasienim
prekidaem.Zbog toga se invenor sa nezasicenim prekidaem izuzetno retko koristi u realizaciji NMOS
integrisanih kola jer ga svojim karakteristikama daleko prevazilazi invertor sa aktivnim opterecenjem
realizovanim sa NMOS tranzistorom sa ugradenim kanalom.
2.4 INVERTOR SA MOS TRANZISTOROM SA UGRAENIM KANALOM
Ako je ulazni napon nizak, tranzistor T1 ne provodi dok tranzistor T2 radi u line- arnom reimu sa vrlo
malom strujom. Izlazni napon je visok i iznosi: VOH=5 V,dok su preostali naponski nivoi nakon raunanja
VIH=2.2 V, VIL=1.2 V, VOL=0.1 V.
Na osnovu ovih podataka izraunavamo margine uma:
NM1= VOH -VIH=2.8 V
NMO= VIL -VOL=1.1 V
(2.9)
Obe margine uma su vee od margina uma invertora sa opteretnim tranzisto- rom sa indukovanim
kanalom, to je posledica poveane strmine karakteristike pre-nosa u prelaznoj zoni.
Na slici 2.7 su prikazane strujno-naponske karakteristike invenora sa optereenjem izvedenim pomou
otpornika (a), NMOS tranzistora sa indukovanim kanalom u zasienju (b) i linearnom reimu (c), kao i
NMOS tranzistora sa ugraenim kanalom (d). Karakteristike su izraunate pomou programa SPICE.
26
Sa slike se jasno uoava da karaktenstika koja odgovara tranzistoru sa ugraenim kanalom ima najbolji
oblik i pored toga to dosta odstupa od idealne karakteristike strujnog izvora. Na slici 8 su prikazane
karakteristike prenosa istih invertora. I sa ove slike se vidi prednost primene tranzistora sa ugraenim
kanalom kao optereenja.
27
Funkcionisanje kola sa slike 2.9 se moe jednostavno objasniti. Kada je bilo koji od ulaznih
prikljuaka na visokom potencijalu, V0H =VDD, odgovarajui tranzistor provodi i izlaz je na nivou logike
nule VOL. Izlazni napon je visok samo ako su oba ulaza na niskom potencijalu tako da su ulazni tranzistori
zakoeni. Dakle, logika funkcija kola je:
Y = A B = A+ B
(2.10)
Da se ne bi poremetio garantovani nivo napona logike nule, V0L, svaki od invertorskih tranzistora
mora imati isti odnos W/L kao i kod osnovnog invertora.
NI kola u NMOS tehnologiji prave se serijskim vezivanjem dodatnih invertorskih tranzistora kao na
slici 2.9.Izlaz NILI kola sa slike 2.9 bie na nivou logike nule samo ako oba invertorska tranzistora
provode, a na nivou logike jedinice ako je bar jedan od invenorskih tranzistora zakoen. Dakle, logika
funkcija kola je zaista:
Y = A + B = A B
(2.11)
Zbog malih struja sa kojima rade, dinamike karakteristike invenora i logikih NMOS kola su loe ako
su parazitivni kapaciteti veliki. To je razlog to se NMOS invertori i logika kola ne prave u tehnikama
nizeg stepena integracije, SSI i MSI, gde je uticaj parazitnih kapaciteta veza i prikljuaka znaajan.
2.6 CMOS INVERTOR
28
Kada je na ulazu nizak napon, NMOS tranzistor ne moe da provodi jer je:
Vul = VCSN < VTN, dok PMOS tranzistor moe da provodi jer je:
\VGSP\ =\ Vul -VDD\ >\VTP\ Struja PMOS tranzistora je vrlo mala jer je jednaka sa strujom curenja
zakoenog NMOS tranzistora. Izlazni napon je praktino jednak naponu napajanja. Dakle, napon logike
jedinice na izlazu CMOS invertora je:
VOH=VDD
(2.12)
Kada je na ulazu visok napon, blizak naponu napajanja, NMOS tranzistor provodi jer je
Vul=VGSN>VTN dok je PMOS tranzistor zakoen jer je :
\VGSP\ =\ Vul -VDD\ <\VTP\
(2.13)
i u ovom sluaju je struja kroz invertor mala, pa je iziazni napon praktino nula (tipino manji od 10 mV).
Napon logike nule na izlazu CMOS invertora je:
VOL = 0 V
(2.14)
Poto je u oba logika stanja jedan od tranzistora zakoen, struja izvora za napajanje u stabilnim
logikim stanjima je infinitezimalno mala. Zbog toga je statika disipacija CMOS invertora reda nekoliko
nW. I pored izuzetno male statike radne struje, CMOS invertor ima znaajan izlazni strujni kapacitet jer
provodni tranzistor moe da primi ili da preda znaajnu struju otpornom ili kapacitivnom optereenju
vezanom na izlaz. To znai da e faktor grananja na izlazu biti veliki i da e dinamike karakteristike biti
dobre.
Karakteristika prenosa
Poto su nam poznate vrednosti za VOL i VOH za crtanje karakteristike prenosa trebaju nam jo
vrednosti za VIL i VIH. Posebno je interesantan sluaj uparenih tranzistora kada je VTN = \VTP\ i kn. = kp.
Poto je n oko 2.5 puta vee od p , sledi da za zadovoljenje uslova kN = kP odnos W/L PMOS tranzistora
treba da bude 2.5 puta vei od odnosa W/L NMOS tranzistora. Uslov kN = kp obezbeuje iste uslove za
strujni kapacitet izlaza u oba logika stanja. Tada se jednaina uproava i postaje:
2V VDD
(2.15)
VIL = IZL
2
dok je reenje za apscisu prelomne take na karakteristici prenosa:
1
V IL = (3V DD + 2VT )
(2.16)
8
Za sluaj uparenih tranzistora dobijamo:
V + 2VIZL
(2.17)
VIH = DD
2
pa se za apcisu prelomne take na karakteristici prenosa VIH dobija:
29
1
VIH = (5VDD 2VT )
8
1
NM 0 = VIL VOL = (3VDD + 2VT )
8
(2.18)
1
NM 1 = VOH VIH = (3VDD + 2VT )
8
Dakle, margine uma su iste, to je posledica uparenosti karakteristika tranzistora. Naravno, ako
tranzistori nisu upareni, karakteristika prenosa nee biti simetrina i margine uma nee biti iste.
Na karakteristici prenosa, koja je prikazana na slici 2.11, postoji jo jedna interesantna oblast. To je
segment izmedu taaka B i C. U toj radnoj oblasti oba tranzistora rade u zasienju pa je pojaanje
invertora beskonano.
Disipacija CMOS kola
Kod CMOS invertora, kao i kod sloenijih CMOS kola, postoje etiri uzroka za disipaciju kola. To su:
struja curenja, kapacitivnost optereenja, interne kapacitivnosti i prelazna stanja. Dispacija usled struje
curenja predstavlja statiku disipaciju koja je ustvari proizvod napona napajanja VDD i struje curenja.
Statika disipacija CMOS kola je reda W.
Mnogo vanija su ostala tri uzroka disipacije koji se javljaju samo prilikom promene logikih stanja i
koji su poznati pod zajedniikim nazivom dinamika disipacija.
Dinamika disipacija CMOS invertora je:
2
PD = f (C P + C PD )VDD
(2.19)
gde je f uestanost,CP kapacitivno optereenje,a CPD je dato izrazom:
2
C PD = CT + 0.5(VDD 2VT ) I DD max (t LH + t HL ) / VDD
(2.20)
Kapacitivnost Cpd se obino odreuje eksperimentalno, merenjem disipacije kola bez optereenja.
PDP faktor zavisi od brzine promene logikih stanja pa je obino manji od 10 pJ i iznosi 1 pJ.
Parazitni efekti kod CMOS kola
tranzistora (kolektor). Tranzistor npn tipa se moze formirati od oblasti sorsa i podloge NMOS tranzistora
(emitor i baza) i podloge PMOS tranzistora (kolektor). Opisani parazitni tranzistori su eksplicitno
prikazani na slici 2.12. Pored tranzistora, na slici su prikazani i parazitni otpotnici koji potiu od konanih
provodnosti osnova PMOS i NMOS tranzistora. Ove otpornosti su male ali uvek postoje. Poznato je da
npn-pnp struktura prikazana na slici 12 ima strujno naponsku karakteristiku, prikazanu na slici 2.13, koja
u jednom delu ima negativni nagib. tj dinamika otpornost strukture je negativna. Na ovaj deo
karakteristike se moze doi ako se pree neki kritini napon VL koji kod savremenih CMOS kola iznosi
10 do 20 V. Tada oba tranzistora poinju da provode i zbog pozitivne povratne sprege struja poinje
naglo da raste. Radna taka se brzo prebaci preko dela I - V karakteristike sa negativnim nagibom i
zaustavlja na delu karakteristike iji je nagib odreen otpomicima R3 i R4.
Otpornici R3 i R4 ograniavaju struju na nekoliko mA. Za ovu pojavu se upotrebljava engleski termin
latch-up poto nema domaeg odgovarajueg termina. Ova pojava moe trajno da oteti kolo.
2.7 CMOS LOGIKA KOLA
Kao i u sluaju NMOS tehnologije, CMOS logika kola dobijaju se proirivanjem. osnovnog
invertorskog kola sa slike 2.10. Na slici 2.14 prikazana su CMOS NILI i Nl kola sa dva ulaza. NILI kolo
dobijeno je dodavanjem paralelnog kanalnog tranzistora T3, i serijskog p kanalnog tranzistora T4. Za
svaki dodatni ulaz dodaju se dva komplementama tranzistora. Formiranje NI kola je dualan proces. Za
svaki ulazni prikljuak dodaje se serijski N-kanalni tranzistor i paralelni p-kanalni tranzistor. Dakle,
CMOS logika kola su u pogledu iskoricenja povrine slilicijuma manje ekonomina od odgovarajuih
NMOS logikih kola.
31
Rad kola sa slike 2.14 je jednostavno objasniti. Izlaz NILI kola bie na visokom nivou samo ako su
oba ulaza na niskom nivou. Dakle, imamo:
Y = A B = A+ B
(2.21)
to je zaista logika funkcija NILI kola. Nasuprot tome, izlaz NI kola bie na niskom nivou jedino ako su
oba ulaza na visokom nivou. Na osnovu toga se moe napisati logika jednaina:
Y = A + B = A B
(2.22)
Da bi vremena kanjenja rastue i opadajue ivice bila ista potrebno je da bude:
(W/L)P=2.5N(W/L)N
(2.23)
kod NILI kola, a kod NI kola treba da bude zadovoljen uslov:
(W/L)P=2.5N(W/L)N /N
(2.24)
gde je N broj ulaza u logiko kolo.
Pored osnovnih CMOS logikih kola, za formiranje sloenih digitalnih mrea u CMOS tehnologiji
koristi se i CMOS transmisioni gejt koji je prikazan na slici 2.15. Kao to se vidi, transmisioni gejt ine
dva paralelno vezana tranzistora od kojih je jedan PMOS, a drugi NMOS tipa. Gejtovi tranzistora se
pobuduju komplementarnim signalima C i C . Kada je C = 0, raskinuta je veza ulaza sa izlazom, a kada je
C = 1 ulaz i izlaz su kratko spojeni. Dakle, transmisioni gejt se ponaa kao bidirekcioni kontrolisani
prekida pa se zbog toga esto naziva i bilateralni prekida.
Nedostaci ove familije logikih kola bili su brojni. Pored nedovoljnog izlaznog strujnog kapaciteta i
nekompatibilnosti logikih nivoa sa tada dominantnom TTL tehnologijom, najvaniji nedostatak 4000
familije bila je mala brzina rada. Vreme kanjenja zavisilo je od spoljnjeg kapacitivnog optereenja i bilo
32
je relativno veliko. Na primer, vreme kanjenja logikih kola iz 4000 familije, pri naponu napajanja od
10V i vremenima uspona i pada ulaznog impulsa od 20ns, moe se proceniti na osnovu izraza:
tp=22+0.66Cp
(2.25)
Kako je ulazni kapacitet kola (Cp) reda 5 pF, glavno ogranienje za izlazni faktor grananja je
dinamike prirode.
2.8 CMOS LOGIKA KOLA SA POBOLJANIM KARAKTERISTIKAMA
Posle pojave prve familije CMOS logikih kola, uloeno je dosta napora da se poprave uoeni
nedostaci. Glavna panja je posveena poveanju izlaznih struja to indirektno poboljava dinamike
karakteristike. Takode su izvrena tehnoloka i strukturna poboljanja koja su poboljala karakteristiku
prenosa, a time i margine uma.
Meu familijama CMOS kola sa poboljanim karakteristikama prve su se pojavile modifikovana 4000
familija sa oznakom 4000B, a zatim i 74C familija. Kako su razlike izmeu 4000B i 74C familije vrlo
male u daljem tekstu e biti opisana samo 74C familija CMOS logikih kola koja je ire rasprostranjena.
FAMILIJA 74C
Osnovno poboljanje kod kola iz 74C familije je uvoenje dvostrukog razdvojnog slepena na izlazu.
Kao primer kola iz 74C familije, na slici 2.16 je prikazano NI kolo sa dva ulaza. Kao to se vidi, ulazni
stepen kola je isti kao kod osnovnog logikog kola sa slike 2.14b. Jedina razlika je to je kod kola iz 74C
familije gejt napravljen od polikristalnog silicijuma, ime su smanjene dimenzije tranzistora, smanjeni
parazitni kapaciteti i ubrzan rad kola. Za razliku od kola sa slike 14b, izlazni signal se proputa kroz dva
invertora koji ne menjaju logiku funkciju. Tranzistori u invertorima imaju veliki odnos W/L da bi se
postigao veliki strujni kapacitet. Time je obezbeeno smanjeno vreme kanjenja u odnosu na 4000
familiju, pa se na izlaz moe vezati kapacitet do 50 pF.
Dalja poboljanja CMOS logikih kola bila su uglavnom tehnoloke prirode Pre desetak
godina pojavila se nova familija CMOS logikih kola poznata kao 74HC familija. Tehnoloki napredak
omoguio je postizanje minimalnih dimenzija elemenata od 3 m i debljinu oksida od 60 nm. Elektrine
33
eme kola iz 74HC familije su praktino identine elektrinim emama kola iz 74C familije CMOS kola.
Dozvoljeni opseg napona napajanja je smanjen i kree se u granicama od 3 do 6 V.
Poboljanja u odnosu na starije familije CMOS kola su znaajna. Garantovani logiki nivoi na izlazu
su VOH =4.9 V, VOL = 0.1V. Dozvoljene granice ulaznih nivoa su VIH = 3.15V i VIL= 1.35 V. Izlazni
strujni kapacitet je povean na 4 mA, pa se na izlaz moe vezati 10 ulaza kola iz 74LS familije. Vreme
kanjenja je skraeno pa je pri kapacitivnom optereenju od 50 pF svedeno na svega 10 ns, odnosno, isto
je kao kod TTL kola iz 54/74 i 74LS familije.
2.9 POVEZIVANJE MOS I TTL FAMILIJA LOGlKIH KOLA
Sloeni digitalni sistemi se obino realizuju koristei jednu familiju logikih kola. Meutim, ponekad
se mora odstupiti od tog pravila, jer u korienoj familiji ne postoji potrebno kolo. Tada se mora izvriti
prelaz sa jedne na drugu familiju logikih kola.
Povezivanje NMOS i TTL kola
Savremena NMOS integrisana kola se iskljuvo prave koristei aktivno optereenje sa tranzistorom sa
ugraenim kanalom. Napon napajanja je 5 V kao i kod TTL kola. Zbog toga pri sprezanju NMOS i TTL
kola ima malo problema. Ako NMOS kolo napaja 74LS kolo, kao na slici 2.17, jedini problem koji treba
reiti je stujni kapacitet izlaza NMOS kola. U stanju logike jedinice izlaz treba da obezbedi ulaznu struju
74LS kola koja iznosi max IIH = 20 A., a da pri tome izlazni napon ne padne ispod minV0H = 2.7
V. Kada je izlaz u stanju logike nule traazistor T, treba da primi ulaznu struju 74LS kola koja iznosi
maxIIL = 0.4 mA, i da pri tome izlazni napon ne poraste iznad maxVOL = 0.5 V. Ovi zahtevi se moraju
reiti prilikom projektovanja izlaznih tranzistora u NMOS kolu pravilnim izborom odnosa W/L
Povezivanje CMOS i TTL kola je isto tako jednostavno. Neke CMOS familije, kao to su 74HCT i
74ACT su potpuno kompatibilne sa 74LS i 74ALS familijama i mogu se meati bez ikakvog problema.
Sprezanju 74C familije sa 74LS familijom mora se posvetiti malo vie panje. Nain sprezanja pokazan je
na slici 2.18.
34
Pri pobuivanju 74LS kola iz CMOS kola treba obezbediti dovoljan strujni kapacitet izlaza CMOS
kola. U stanju logike jedinice CMOS kolo treba da obezbedi izlaznu struju od 20A pri izlaznom naponu
od najmanje 2.7 V. U stanju logike nule CMOS kolo treba da primi izlaznu struju od 0.4 mA pri
izlaznom naponu od najvie 0.5 V. Problem se, kao i u sluaju NMOS kola, reava izborom odnosa W/L
NMOS i PMOS tranzistora U Tabelama 2.1 i 2.2 prikazane su najbitnije statike i dinamike
karakteristike za NILI kolo 7402 koje je tipini predstavnik CMOS kola niskog stepena integracije.
74C
74HC 74HCT 74AC
74ACT
2-6
2-6
2-6
2-6
Napajanje (V) 3-20
4.5
4.9
4.9
4.9
4.9
V0H (min) (V)
0.5
0.1
0.1
0.1
0.1
V0L(max)(V)
3.5
3.15
2.0
3.15
2.0
VIH (mui) (V)
1.5
1.35
0.8
1.35
0.8
VIL (max) (V)
-4.0
-4.0
-24.0
-24.0
IOH(max) (mA) -1.75
4.0
4.0
24.0
24.0
IOL (max) (mA) 1.75
>100
>100
>100
>100
>100
Faktor
grananja
Pd(W)
2.5
2.5
2.5
2.5
2.5
Tabela 2.1 Poreenje statikih karakteristika CMOS kola (VDD = 5 V, TA = 25 C)
74 C
74HC
74HCT
74 AC
tpLH (tipino) (ns) 50
10
10
6.0
tpHL (lipino) (ns) 50
10
10
4.5
0.08
0.02
0.02
0.01
PDP(pJ)
Tabela 2.2 Poreenje dinamikih karakteristika CMOS kola
(VDD = 5 V, Cp = 50 pF, TA = 25 C)
74ACT
5.5
4.0
0.01
Osnovne prednosti CMOS integrisanih kola nad bipolarnim imegrisanim kolima su mala disipacija i
velike margina uma. Osim toga, CMOS kola imaju manju povrinu, manje parazitne kapacitete, veu
ulaznu otpornost, mogucnost provoenja struje u oba smera. Meutim, i bipolarna integrisana kola imaju
niz prednosti od kojih je najvanija sposobnost da pobuuju velika kapacitivna optereenja. Bipolarna
kola takoe nude vei strujni kapacitet po jedinici povrine, bolje osobine u linearnom reimu, bolju
usklaenost karakteristika i manju osetljivost na varijacije proizvodnog procesa.
Evo i izgleda nekih logikih kola u BICMOS tehnologiji:
35
Slika 2.19 BiCMOS invertori: (a) Osnovno kolo, (b) Modifikovino kolo.
Ulazni stepen je CMOS invertor a izlazni stepen je od TTL kola. Kad tranzistori T3 i T4 uu u
zasienje nisu mogli da se ugase pa su ubaeni R1 i R2 to je povealo mnogo veliinu kola pa su R1 i R2
zamenjeni sa dva NMOS tranzistora. Za tako modifikovno kolo naponi na izlazu u stanju logike nule i
logike jedinice iznose:
VOL=VBE
VOH=VDD-VBE
(2.26)
Kao to se vidi,logika amplituda BiCMOS invertora iznosi:
LA=VOH-VOL=VDD-2VBE
(2.27)
Logika amplituda, je manja nego kod obinog CMOS invertora za 2VBE. Iako je na prvi pogled
smanjenje logike amplitude malo ono predstavlja znaajan nedostatak BiCMOS invertora. Naime,
izlazni nivoi BiCMOS invertora postaju nedovoljni da u narednom kolu potpuno zakoe tranzistor koji
treba da bude neprovodan. Zbog toga se poveava statika disipacija narednog kola.
Komplementarni MOS nudi invertor sa skoro perfektnim karakteristikama kao to su visoke,
simetrine margine umova, visoku ulaznu i nisku izlaznu impendansu (prividnu otpornost), visoki
koeficijent pojaanja u oblasti (regionu) prelaza (tranzicije), visoku gustinu pakovanja (male dimenzije
ureaja), i malu disipaciju snage. Brzina je jedini faktor ogranienja, posebno kada veliko kapacitivno
optereenje. Na suprot sa ovim, ECL kolo ima veliku strujnu provodljivost (po jedninoj oblasti), veliku
brzinu prenoenja i male ulazno/izlazne umove. Za sline brojeve izlaza i uporedivu tehnologiju,
kanjenje je oko dva do pet puta manje nego kod CMOS kola. Ipak ovo nije postignuto bez plaanja neke
cene. Velika potronja snage, ini veoma tekom integraciju velike gustine. 100k- ECL kolo, na primer,
troi 60W (za amplitudu signala od 0.4V i za napajanje 4V). Tipino ECL kolo ima inferiorne
jednosmerne karakteristike u poreenju sa CMOS kolom - niu ulaznu impedansu i manje margine
umova.
Skorijih godina, tehnoloki napredak je uinio moguim da se kombinuju komplementarni MOS
tranzistori i bipolarni tranzistori u jednom, jedinstvenom procesu po razumnoj ceni. Samo jedan
epitaksijalni sloj n - tipa je upotrebljen za PMOS i npn tranzistore. Njegova otpornost se bira , tako da
on moe da podri oba ureaja. n+ ubaeni sloj , smeta se ispod epitaksijalnog sloja da bi umanjio
sposobnost punjenja kondenzatora bipolarnog tranzistora, koja neprekidno poveava otpornost na latch
up. p - sloj poboljava gustinu pakovanja (dimenzije ureaja), zato to prostor izmeu sabirnih elektroda
bipolarnih tranzistora moe da bude umanjen. To doprinosi uveanju kapacitivnosti kolektor - substrata.
Ova tehnologija otvara mnogo novih mogunosti, zato to je sada mogue kombinovati visoku gustinu
integracije MOS logike sa strujom bipolarnih tranzistora. BiCMOS invertor, koji postie upravo to, je
objanjen u sledeem delu. Prvo govorimo o kolu uopteno, a onda vie detaljno o kontinualnim i
prelaznim karakteristikama i potronji snage. Odeljak se zakljuuje sa razmatranjem upotrebe BiCMOS-a
36
i njegovim buduim izgledom. Veina tehnika koje se uptrebljavaju u ovom odeljku su sline onima
upotrebljenim za CMOS i ECL kola, tako da emo upotebljavati kratke analize bez detaljnih izvoenja za
vebu.
Kao to je bio sluaj sa ECL i CMOS kolima, postoje brojne verzije BiCMOS invertora, svaka od njih
sa neznatno razliitim karakteristikama. Razmatranje jednog je dovoljno da se ilustruje bazini koncept i
osobine kola. ema BiCMOS kola je prikazana na slici B.2a. Kada je ulaz visok, NMOS-ov tranzistor M1
je ukljuen, uzrokujui da Q1 provede, dok su M2 i Q2 iskljueni. Rezultat je nizak izlazni napon (Slika
B.2b). Nizak Vin, sa druge strane, uzrokuje da se M2 i Q2 ukljue, dok su M1 i Q1 u iskljuenom stanju,
rezultirajui visok nivo izlaza. (Slika 2.21c). U stanju kontinualnog rada, Q1 i Q2 nikada nisu ukljueni
istovremeno, to doprinosi maloj potronji snage. Paljivi italac moe da uoi slinost izmeu ove
strukture i TTL kola. Oba koriste bipolarnu push - pull fazu. U BiCMOS strukturi, to rezultira u boljem
radu (boljim karakteristikama) i vioj ulaznoj impedansi.
c)Ekvivalentno kolo za
nizak ulazni signal
bi se iskljuio Q1, njegovo bazno naelektrisanje mora da bude otklonjeno. To se deava kroz Z1.
Dodavanje ovakvih otpornika, ne umanjuje samo vreme provoenja, nego takoe ima i pozitivan efekat
na potronju energije. Postoji kratak period za vreme provoenja kada su i Q1 i Q2 ukljueni uporedo, to
stvara privremeni strujni put izmeu VDD i GND. Rezultirajui strujni signal moe da bude veliki i ima
tetan efekat kako na potronju energije, tako i na izvor umova. Zato, iskljuenje ureaja, to je pre
mogue, je od najveeg stepena vanosti.
Karakteristike prenosa mogu da budi izvedene putem provere.
Razmotrimo visok nivo . Sa Vin na 0 V, PMOS tranzistor M2 je ukljuen, podeavajui bazu Q2 na
VDD. Q2 se ponaa kao emitter- follower, tako da VOUT naraste na VDD - VBE(on) maksimalno. Isto je
tano i za VOL. Za visoko Vin, M1 je ukljueno. Q1 je ukljueno dok je Vout > VBE (on).1 im Vout
dostigne VBE(on), Q1 se iskljui. VOL je stoga jednako VBE(on). Ovo umanjuje ukupnu naponsku
promenu na VDD - 2VBE(on), to prouzrokuje ne samo umanjene margine umova, ve takoe uveava
disipaciju energije. Razmotrimo, na primer, kolo sa slike 2.22 gde je BiCMOS kolo prikazano sa
jedininim izlazom za Vin = 0. Izlazni napon VDD - VBE(on) ne uspeva da potpuno iskljui PMOS
tranzistor sledeeg stepene, poto je VBE(on) priblino jednak sa PMOS pragom. Ovo vodi ka stalnom
oticanju struje i potronji energije. Predlagane su razliite eme da bi se reio ovaj problem. O nekim od
ovih ema e biti govora kasnije. Uprkos ovoj razlici, VTC BiCMOS invertor je znaajno slian onom u
CMOS-u.
Kanjenje BiCMOS invertora se sastoji od dve komponente: (1) ukljuenja / iskljuenja bipolarnog
tranzistora i (2) pranjenja / punjenja kondenzatora. Iz naeg razmatranja RTL kola, nauili smo koliko je
vano drati bipolarni tranzistor van oblasti zasienja. Izgradnja i otklanjanje baznog naelektrisanja
zasienog tranzistora zahteva znaajno vreme . Jedna od privlanih karakteristika BiCMOS invertora je
da struktura spreava kako Q1 tako i Q2 od odlaska u zasienje. Oni su ili u aktivnom reimu ili
iskljueni (ne rade). Za visok izlazni nivo, Q2 se zadrava u direktnom - aktivnom modu kada je
dostignut VOH. PMOS tranzistor M2 se ponaa kao otpornik, osiguravajui da je oporniki napon M2
uvek vii nego njegov bazni napon (Slika 2.21c). Slino, na niskom kraju izlaza, M1 se ponaa kao
otpornik izmeu baze i kolektora Q1, spreavajui da se tranzistor prezasiti (Slika 2.21b). Bazno
naelektrisanje se zato dri na minimumu i tranzistori se brzo ukljuuju i iskljuuju. Shodno tome,
razumno je zakljuiti da je za tipino kondenzatorsko optereenje, kanjenje je predodreeno vremenima
punjenja i pranjenja kondenzatora.
1
Datim dovoljnim vremenom, izlazni napon e eventualno dostii veliinu uzemljnenja. Onda
kada je Q1 iskljueno, otporni put do uzemljenja jo uvek postoji do M1 - Z1. Zbog velikog otpora ovog
puta, ovo trai znaajno vreme. Zato je razumno zakljuiti da je VOL = VBE.
38
U zaljuku, BiCMOS invertor prikazuje veinu osobina kao i CMOS invertor. Nadalje, pokazuje
izvrsne performanse ako postoji kapacitivno optereenje, kao rezultat "push - pull" bipolarne izlazne faze,
po cenu kompleksnijeg kola i cenu kompleksnijeg i skupljeg proizvodnog procesa.
Statiko ponaanje i pitanja robustnosti
Upotreba otpornikih elemenata ini BiCMOS kolo sa slike 2.21 neprivlanim za stvarne dizajne.
Brojna neznatno modifikovana i vie popularna kola su prikazana na slici 2.24
U provom kolu (a), impendanse Z1 i Z2 su zamenjene aktivnim impendansama (tranzistorima), koji se
ukljuuju samo kada je potrebno. Na slikama pod (b) i (c) prikazane su razliite mogunosti realizacije
BiCMOS invertora .
Runo izvoenje parametara VTC BiCMOS invertora je istinski kompleksno zbog velikog broja
tranzistora i njihove meusobne uslovljenosti. Ograniavamo se na SPICE simulacije.
39
Naponska prelazna karakteristika invertora sa slike 2.21 je simulirana upotrebom SPICE - a. BiCMOS
je modeliran tako da objedinjava MOS tranzistore i bipolarne tranzistore opisane u modelima poglavlja 2.
NMOS i bipolarni tranzistori su minimalnih veliina, dok se PMOS tranzistori izrauju duplo iri od
NMOS tranzistora. Napon napajanja VDD je podeen na 5V.
Rezultirajui VTC je pokazan na slici 2.25. Kompleksni oblik krive je uzrokovan kompleksnim
interakcijama velikog broja aktivnih ureaja predstavljenih u kolu. Da bi se razjasnilo ponaanje, takoe
smo ematizovali jednosmerne prenosne karakteristike za bazne napone tranzistora Q1 i Q2.U prelaznoj
oblasti izmeu 2 V i 3.5 V, ni jedan od bipolarnih tranzistora nije zaista ukljuen. To prouzrokuje da se
Q1 ukljui i kreira dodatni pad u izlaznom naponu oko Vin 3.5 V. Primetimo da je ak VOH vie od
oekivanog. Ovo je proizalo iz injenice da Q2 jo uvek nosi neto predajne struje kada je napon manji
od VBE(on). Mogu da budu izvueni sledei jednosmerni parametri:
VOH = 4.64 V; VOL = 0.05 V VM = 2.34 V
VIL = 1.89 V; VIH = 3.6 V
NML = 1.84 V; NMH = 1.04 V
40
Mada margine umova nisu tako dobre kao za CMOS invertor, jo uvek su u prihvatljivom opsegu. U
stvari o projektovanoj vrednosti VIH se moe diskutovati. Takoe se moe podesiti prva taka preseka u
VTC (Vin 2.5V) koja doprinosi boljim marginama umova.
Primer za BiCMOS invertor koji ne pati od umanjenog naponskog swinga je prikazan na slici 2.26.
Otpornik R1 (u kombinaciji sa M2) obezbeuje otpornu putanju izmeu VDD i Vout i polagano povlai
izlaz do napona VDD kada se Q2 iskjuuje, kao to je prikazano na slici B.7b.Takva BiCMOS kola su
predmet aktivnog istraivanja.
Slika 2.26 Prelaz od niskog ka visokom naponu u BiCMOS kolu punoga swinga
Rad BiCMOS invertora
BiCMOS invertor pokazuje znaajnu prednost u brzini rada nad CMOS kolima kada je kapacitivno
optereen. Ovo rezultira iz pojaavakog efekta bipolarnih izlaznih tranzistora. Kao i kod ECL kola,
izvoenje izraza za kanjenje nije prosto. Kolo se sastoji od velikog broja aktivnih elemenata (do est) i
sadri brojne unutranje vorove od kojih svaki moe imati dominantni efekat na brzinu rada.
Mada su detaljne studije predstavljene u literaturi, ograniavamo se na pojednostavnije analize. Ovo
ustanovljava model prvobitnog ustrojstva za kanjenje . SPICE simulacije onda mogu da se
upotrebljavaju da se ustanove razliiti rezultati.
Prvo razmotrimo prelaz sa niskog - na visokinaponski nivo u kolu na slici 2.27a. Predpostavimo da se
ulazni signal menja veoma brzo i da njegova vremena narastanja/padanja mogu biti ignorisana. Posle
iskljuivanja M1, impedansa Z1 dozvoljava baznom naelektrisanju da se se isprazni kroz uzemljenje.
Poto je tranzistor radio u direktno - aktivnom reimu, sakupljeno naelektrisanje je malo i Q1 se brzo
iskljuuje. Kao prvo se namee, da moemo zato da, zakljuimo, da ovo nema uticaja na vreme
propagacije i da se zato Q1 iskljuuje trenutno. Pod takvim uslovima, ponaanje u optereenom reimu
moe da bude modelirano ekvivalentnim kolom na slici 2.27a.
41
Kanjenje sadri dve komponente. Prvo, kondenzator Cint mora da bude naelektrisan na VBE(on)
posredstvom M2 da bi se ukljuio Q2. im doe do ovog , Q2 reaguje kao emitter -follower, a CL se
naelektrie (puni). Priblini izrazi mogu da budu izvedeni za oba vremenska intervala:
tturn on=
C intVbe(on)
Icharg e1
(2.28)
Formula1.
sa Icharge1 je oznaena prosena struja punjenja.
Icharge1 =
(2.29)
Poto je Z2 normalno veliki otpornik, kasnija komponenta strujnog naelektrisanja, moe da bude
ignorisana. PMOS tranzistor radi u reimu zasienja u ovom vremenskom intervalu, obezbeujui
dovoljno struje; zato je tturn-on malo.
Da bi se izraunala druga komponenta kanjenja, gde se Q2 ponaa kao emitter-follower, moemo da
upotrebimo pravilo refleksije (zakon refleksije) (slino analizi ECL kola) da bi smo sjedinili interne i
eksterne take u samo jednu. CL se sada pojavljuje u paraleli sa Cint ali je njegova vrednost podeljena sa
( F + 1).
Ovo je ekvivalentno sa tvrdnjom da je bazna struja Q2-a pomnoena ovim faktorom.
Odgovarajue kanjenje je sada :
(C int + Cl )Vswing
2
F +1
(2.30)
Icharge =
Icharg e2
Formula2.
Icharge2 je odreeno na osnovu prosenog naelektrisanja za vreme ovog intervala. Ona se
prvenstveno sastoji od struje kroz M2 (ignoriui gubitak kroz Z2). Vrednost Vswing je odreena
preraspodelom na ulazu, ali je normalno jednaka VDD-2. Vrednost Icharge2 je uporediva sa prosenim
PMOS naelektrisanjem, kao to je primeeno u CMOS invertoru sline veliine.
Sveobuhvatna vrednost( za prelazak sa niskog - na - visoki naponski nivo) kanjenja se izraunava
kombinonavnjem formula (2.31).
42
(C int + Cl )Vswing
b Cl
C intVbe(on)
F +1
2
+
tpLH=tturn on+tcharge=
=a C int +
Icharg e2
Icharg e1
F + 1
(2.31)
Formula 3.
Ovo kanjenje se sastoji od dve komponente:
1. Fiksna komponenta koja je proporcionalna Cint-u normalno je mala.
Cint je koncentrisano naelektrisanje , sastavljeno od doprinosa PMOS tranzistora (difuziona kapacitarnost
) i bipolarnog tranzistora (be- i bc-vezna kapacitivnost i kapacitivnost baznog naelektrisanja.)
2. Druga komponenta je proporcionalna kapacitativnosti punjenja. Efekat punjenja je bitno umanjen
za (F + 1) zbog prisustva bipolarnog tranzistora.
Interesantno je uporediti ovaj rezultat sa kanjenjem CMOS invertora, predpostavljui da je MOS
tranzistor iste veliine. Sledea predpostavka je da je kanjenja CMOS invertora :
tpLH(CMOS)=c C int + d Cl
(2.32)
Formula 4.
U poreenju formula 2.31 i 2.32, shvatamo da su vrednosti koeficijenata priblino iste (a c i bd) to
je determinisano strujom kroz PMOS i naponskim svingom, koji su u istog reda veliine kod oba. Cint je
znaajno vee u BiCMOS sluaju, zbog uticaja bipolarnog tranzistora. Ova zapaanja nam dozvoljavaju
da nacrtamo dijagram tpLH naspram naelektrisanja CL, kako za CMOS, tako i za BiCMOS kola. (Slika
2.28).
Za veoma male vrednosti CL-a, CMOS kolo je bre nego njegov BiCMOS parnjak , zbog manje
vrednosti Cint-a. Za vee vrednosti CL-a, bipolarni izlazni trazistori lako obezbeuju dodatnu struju
voenja, i BiCMOS kolo postaje superioran u odnosu na CMOS.
Mada je taka preseka Cx tehnoloki zavisna, tipino se nalazi u rasponu od CL50 do 250fF.
Ova kola nisu veoma efikasna za primenu kod unutranjih logikih struktura (kao ALU), gde su
ujedinjene kapacitativnosti male. Treba takoe zapamtiti da kompleksnost BiCMOS kola zahteva
znaajne nove trokove. Treba paljivo razmotriti gde i kada upotrebljavati BiCMOS kola.
Sline analize su za prelaz od visokog - na nizak naponski nivo. Predpostavili smo da se Q2
iskljuuje trenutno, dok se njegovo bazno nelektrisanje brzo prazni kroz Z2. Rezultirajue ekvivalentno
kolo je prikazanao na slici B.8b. Jo jednom, kanjenje se sastoji iz dva faktora:
43
Kanjenje BiCMOS kola iz ovog primera je simulirana upotrebom SPICE za optereenje od 1 pF.
Rezultat je ematizovan na slici 2.29 i uporeen sa radom CMOS invertora (za slino optereenje).
Kanjenje od 0.86 nsek za BiCMOS kolo se poredi do 6.0 nsec kod CMOS invertora.
Zapazimo umanjen naponski swing BiCMOS kola. Gubitak, kako na visokom, tako i na niskom nivou,
je ipak, znaajno manji od 0.7V (VBE(on)) kao to je naznaeno u modelu prvog reda i priblino je jednak
0.4V. Za veoma mala kapacitivna optereenja, CMOS kolo je priblino 5.5 puta bre nego njego njegov
BiCMOS parnjak. To je ilustrovano na slici B.11, gde su vremena kanjenja CMOS i BICMOS kola
ematizovana kao funcija CL-a. Taka preseka, gde BiCMOS postaje bre od CMOS je na 100fF.
Primetite da za vrednosti CL-a ispod 1pF vreme kanjenja je praktino nezavisno od kapacitativnosti
BiCMOS kola.
Mereni nagib CMOS krive je priblino 64 puta strmiji, to je neto nie od oekivane vrednosti od F
+ 1 (ili 101). Nepodudaranje zavisi od nedostataka u BiCMOS kolima, kao to su VBE gubitci.
Analiza izvedena gore je ispravna ukoliko je protok struje kroz bipolarne tranzistore ogranien. Velike
struje mogu negativno da utiu na brzinu prolaza zbog drugorazrednih efekata koji su navedeni ispod.
44
Slika 2.30 Simulovana vremena kanjenja CMOS i BiCMOS kola kao funkcija CL.
(2.34)
BiCMOS kolo radi na isti nain kao CMOS invertor u smislu potronje snage.
Oba kola gotovo da ne prikazuju statiku potronju , dok je dinamiko rasipanje uzrokovano
punjejnjem i pranjenjem kondenzatora.
Kod malih optereenja , poslednji faktor je neznatno vei ve za BiCMOS kolo, zbog narasle
kompleksnosti kola. Sa druge strane, kod veoma velikih optereenja, BiCMOS postie prednost.
Struje kratkog spoja za vreme prekidanja mogu da budu manje ili vee za BiCMOS kolo, zavisno od
nivoa optimizacije kola. Ove superiorne mogunosti provoenja struje bipolarnih tranzistora proizvode
strmije padove signala i posledino tome, bri prolazak koz podruje provoenja. Ovaj potencijalni viak,
je lako poniten unutranjim RC kanjenjima u kolu. Malo diferencijalno kanjenje moe da uzrokuje
da se bipolarni tranzistori ukljue istovremeno u duem vremenskom intervalu, uzrokujui da velika
direktna struja potekne (prisetite se visoke transkonduktivnosti bipolarnih tranzistora). Sve u svemu, samo
precizne simulacije koje ukljuuju pasivne kapacitativnosti i otpornosti mogu da kau koje je kolo vie
efikasno po pitanju snage.
Tehnoloke karakteristike
45
Naalost, BiCMOS kolo nasleuje jedan od najznaajnijih nedostataka bipolarne tehnologije: ugraeni
naponi kao to je VBE su konstantni. Rad BiCMOS kola ima znaajan nedostatak kada je umanjeno
snabdevanje naponom. Razmotrite ekvivalentno kolo sa slike 2.27b.
Struja je kroz M1 za vreme pranjenja CL-a proporcionalna (VGS - VT) = (Vin - VBE(on) - Vt) iz
ega se vidi da se javlja VBE(on) gubitak za veinu BiCMOS kola. Zato, INMOS (VDD 2 VBE(on)VT... (VDD 2.2V). Ovo dovodi do obimnog strujnog voenje za VDD = 5V.
Moemo da vidimo da upotreba BiCMOS-a nema mnogo smisla pri naponima napajanja ispod 3V.
Ovaj nedostatak ultimativno sputava buduu upotrebu BiCMOS-a, zato to tako visok napon nije
pogodan da bi se realizovao mikronski ureaj. Koncepcija niskog napona BiCMOS kola je trenutno
"vrua nauna tema".
Dizajniranje BiCMOS digitalnih kola
Analize brojnih industrijskih BiCMOS dizajna otkriva da su BiCMOS kola gotovo jedinstveno
upotrebljavaju za svrhe baferovanja ili vodjenja.
Kada pokree veliku lepezu izlaza , visoko kapacitivne magistrale, i off-chip signale, bipolarna
izlazna faza pomae da se obezbede velike struje, koristei mali prostor i pri upotrebi manje snage u
poreenju sa CMOS buferom. Zato, BiCMOS dizajnerski pristup ima svoj glavni uticaj na kola kao to su
memorije i grupa kola gde su velika optereenja uobiajena.
Ova ograniena upotrebljivost bipolarnih tranzistora dovodi i do rasipanja dragocenih izvora. Jednom
kada je nainjen korak ka skupljoj BiCMOS tehnologiji, opravdano je iskoristiti njene mogunosti do
maksimalnog stepena. Ovo trai ponovno razmiljanje o tradicionalnim pristupima u dizajnu, to moe
da objasni odbojnost dizajnera ka slobodnom kombinovanju MOS i bipolarnih tranzistora u dizajnu.
Upotreba BiCMOS kola u dizajniranju kola kao to je ALU je takoe sputano, zbog smanjene gustine
pakovanja. MOS tranzistori istog tipa mogu da budu smeteni u isto pakovanje, to znai da su rastojanja
izmeu ureaja kratka. S druge strane, bipolarni tranzistori moraju da budu smeteni u posebne n-oblasti,
to znaajno umanjuje gustinu pakovanja. Ovo ogranienje moe da bude nekako ublaeno objedinjenjem
npn tranzistora i PMOS ureaja u isto pakovanje. Logika funkcija ima uticaja samo na CMOS deo kola,
dok bipolarna izlazna srujna kola ostaju neizmenjena. Primer dvo ulaznog NAND kola je prikazano na
slici 2.31. I "pull-up" i "pull-down" mree su primenjene kod tradicionalnog CMOS kola. Produenje
(ekstenzija) na druga kola je beznaajno.
Najvanija stvar je odrediti kada je korisno da se upotrebi takvo kolo u kombinovanom kolu. Kao to
je ustanovljeno gore, BiCMOS kolo ima prednosti kod velikog optereenja. Da bi BiCMOS struktura
bila kolo izbora, potrebna je ili velika lepeza izlaza. Na primer, ve je bilo pokazano da BiCMOS dvoulazna NAND kola postaju superiorni nad svojim CMOS ekvivalentom za lepezu izlaza za etiri kola.
46
U tabeli 2.3 prikazane su karakteristike GaAs logikih kola, odnosno kanjenje faktora grananja (fanout) (tp0), osetljivost fan-out-a ( tp/FO), kapacitivnost ( tp/CL), potronju energije po gejtu P.
Tabela 2.3: Tipine preformanse GaAs logike familije
Logika familija
BFL (1 m)
BFL (0.5 m)
DCFL (1 m)
SCFL
DCFK HEMT
(0.5 m-77 K )
tp0
(psec)
90
54
54
u rangu
BFL
tp/FO
(psec/FO)
20
12
35
tp/CL
(psec/fF)
0.67
0.67
1.84
P
(mW/gejt)
10
10
0.25
nizak
nizak
~5
11
0.32
1.3
GaAs kola se istiu u oblasti veoma brzih integrisanih komponenata malog stepena integracije, delioca
frekvencije, broioca, multipleksera gde je postignut rad na vie GHz. Npr., 8-bitni multiplekser,
implementiran u BFL tehologiji radi na 3 Gbit/sec. Ova kola su jako interesantna u komunikacionim
sistemima velike brzine.
Pri pokuaju integracije velikog opsega rasipanja energije naglo raste. Radi demonstracije ta se moe
postii, razmotrimo prvo sluaj digitalnog multipleksera. Proseno kanjenje na gejtu kao funkcija
rasipanja snage za brojne multipleksere je nacrtana na slici 2.32. Stvarno kanjenje na gejtu postignuto za
HEMT i MESFET tehnologiju iznosi 60 ps i 170 ps. Ovim se dobija kanjenje pri mnoenju od 4 ns za 16
x 16 multiplekser (pri sobnoj temperaturi), sa rasipanjem energije u opsegu 1-6 W.
Slika 2.32. Proseno kanjenje na gejtu u funkciji rasipanja snage za GaAs MESFET i HEMT
multipleksere.
Ova kola imaju primenu i kod SRAM memorija (4,1 ns vreme pristupa za 16K memoriju). Razni
pokuaji su uinjeni a sve radi implementacije GaAs tehnologije u procesore superkompjutera, velikih
47
raunara kao i u mikroprocesore, ali su svi napori ostali neuspeni. Iako su radni prototipovi napravljeni,
serijska proizvodnja nije poela iz isto ekonomskih razloga.
Niskotemperaturna digitalna kola
Alternativni pristup za poboljanje performansi je rad ureaja pri niim temperaturama. Pokretljivost
nosioca naelektrisanja raste rapidno kada se temperatura snizi. Pored poveane pokretljivosti, hlaenje
poboljava performanse (karakteristike), pouzdanost integrisanih digitalnih kola, popravljajui krive
raznih parametara npr. struju i kapacitvnost, otpor meusobnih spojeva. Neki nepodesivi parametri kao
to je termonapon takoe su smanjeni kada je temperatura sniena. Iako ovo zvui privlano, hlaenje se
postie uz znaajne trokove. Visoko kvalitetni hladnjaci su skupi, masivni i troe dosta energije.
Najpopularniji medijum za hlaenje je inertni gas, nitrogen i helijum, koji imaju temperaturu kljuanja od
77 0K i 4,2 0K respektivno. Teni nitrogen nije skup i trokovi hlaenja su umereni, teni helijum stvara
uslove za super provodljivost.
U ovom delu razmatrali smo mogunosti Si (silicijuma) pri niim temperaturama, kao i prirodu i
potencijal super provodljivih digitalnih kola
Niskotemperaturna silicijumska digitalna kola
Hlaenjem dolazi do zasienja brzine i pokretljivosti naelektrisanja kod MOS ureaja. Istovremeno,
kapacitivnost spoja je smanjena zbog efekta freeze-out (iskjuivanja), to znai da se atomi primesa dre
za dodatne elektrone i upljine pri niim temperaturama. Ovo rezultuje u irim ispranjenim regijama i
manjom kapacitivnou. Sve nabrojano dovodi do smanjenja realnog kanjenja na gejtu MOS-a. Uticaj
hlaenja na neke od parametara MOS ureaja su prikazane u tabeli 2.4
Tabela 2.4 Izmereni parametri ureaja u funkciji temperature. Brojevi u tabeli su za NMOS tranzistore
sa odgovarajuim vrednostima za PMOS tranzistore u zagradi
Parametar
300 K
77 K
4K
VT (V) (@ID = 0.1 0.12 (0.08)
0.3 (0.18)
0.35 (0.29)
A)
fe(cm2/Vsec)
490 (220)
2300 (1000)
4400 (3500)
IDsat (mA/mm)
Veliina nagiba
(mV/decade)
31 (16)
57 (29)
61 (30)
74 (81)
21 (28)
5.7 (9.4)
48
- Napon praga u hlaenim MOS ureajima gubi vremenom drift (smer) zbog efekta hvatanja
elektrona, nosioci elektriciteta koji prolaze kroz gejt kao da su uhvaeni. Ovaj efekat moe se ublaiti
radom na niim naponima.
Porast struje bipolarnih ureaja smanjuje se pri niim temperaturama zbog smanjenja irine
prelazne zone i smanjenja injektivne struje u spoju emitor-baza. Dok se ovim potiskuju parazitni efekti u
isto vreme iskljuuje se korienje bipolarnih gejtova pri temperaturama manjim od 77 K.
Hlaenje se esto koristi pri projektovanju super-raunarskih sistema velikih preformansi. Npr. ETA
superraunar koristi hlaenje tenim nitrogenom radi smanjenja ciklusa sa 14ns na 7ns pri sobnoj
temperaturi. Drugi pristup koji je izaao na videlo je kombinovanje MOS silicijumskih struktura sa
superprovodljivou. Ovim se dobijaju preformanse superprovodljivih kola uz visoku gustinu MOS kola.
Superprovodljiva logika kola
Brojni materijali imaju osobinu da provode struju bez otpora kada su hlaeni ispod kritine
temperature TC. Donedavno veina znanih superprovodljivih materijala su bili superprovodljivi pri
temperaturi apsolutne nule. Kasnih 80-ih je otkrivena nova klasa superprovodljivih keramikih materijala
sa temperaturama od oko 100 K i vie pri kojima su superprovodljivi. Ovo otkrie je znaajno, jer znatno
smanjuje trokove hlaenja, koristei teni nitrogen kao medijum za hlaenje. Novi kompozitni materijali
sa viim kritinim temperaturama su otkriveni, dajui nadu da e jednog dana u bliskoj budunosti
superprovodljivost pri sobnoj temperaturi biti mogua. Jedno upozorenje treba uzeti u obzir:
superprovodljivost nije samo funkcija temperature, ve i gustine struje (J) i prisutnog magnetnog polja
(fluksa) ( )
TC= f ( J, )
Poveavajui ili gustinu struje ili magnetni fluks iznad kritine vrednosti dovode do vraanja
materijala u stanje standardne provodljivosti. Npr. jedinjenje itrijum-barium-bakar-oksid (ili YBCO) ima
nominalnu kritinu temperaturu 95 K, to je za 77 K iznad temperature tenog nitrogena. Naalost
maksimalna gustina struje pri 77 K je 4 A , to je premalo da bi se koristilo pri projektovanju
digitalnih kola.
Uticaj superprovodljivosti na projektovanje kola je veliki. Mogue je prenositi signal dugim icama
bez gubitaka. Ovo smanjuje kanjenje ime se smanjuje i rasipanje snage. Struja moe tei u zatvorenoj
petlji veno, obezbeujui prostu memorijsku strukturu. Kako se veina digitalnih kola moe modelovati
kao RC kolo, model kola baziranog na superprovodljivim komponentama je blii LC kolu. Najoiglednija
primena superprovodljivosti u digitalnom svetu je korienje tradicionalnih MOS tranzistora, povezanih
superprovodnim icama. Dok ovaj pristup pomae da se odgovori na pitanja pomenuta u poglavlju 8,
njegov uticaj na preformanse kola je ogranien.
Jo interesantnije karakteristike se dobijaju upotrebom superprovodljivih prekidakih ureaja.
Koristei ovaj pristup, kanjenja se mogu smanjiti na reda ps, to je bre nego li primenom
poluprovodnikih ureaja. Najpoznatiji od ovih ureaja je Dosepsonov spoj.
49
Dosepsonov spoj
Dosepsonov spoj (skraeno JJ) otkriven je ranih 60-ih godina u IBM Watson centru. Sastoji se od
spoja dva superprovodljiva materijala razdvojena veoma tankim izolatorom ( izmeu 1 i 5 nm) kao na
slici 2.33. Materijal je niobium, ija je kritina temperatura 9 K. Niobium je stabilniji i pouzdaniji nego
neke smee koje su se ranije koristile u JJ primeni.
Pretpostavimo da je spoj optereen strujom niom od Icr. Prolaz struje kroz kontrolnu icu uzrokuje
magnetno polje kroz spoj, to smanjuje kritinu struju. Kada kritina struja padne ispod Ibias, spoj postaje
otporan. Struktura ima perfektno izolovan ulaz i izlaz.
Uopteno, retko se koristi samo jedan spoj u digitalnim kolima. Korisnija je primena dva ili vie
spoja povezanih u superprovodljivoj petlji. Takvo kolo se naziva interferometar ili superprovodljivi
kvantni interferencijski ureaj. Primer dva spoja SQUID je na slici 2.35. Dodat je magnetski spregnut
kontrolni terminal.
Magnetsko sprezanje je uraeno zajednikom induktivnou. I-V kriva SQUID strukture je slina
I-V krivoj jednog spoja.
Na bazi tipa primenjenog kontrolnog mehanizma, moemo podeliti Dosepsonova kola u dve
klase. U prvoj klasi prelaz izmeu dva stanja se postie strujom injekcije, dok druga klasa koristi
magnetsko sprezanje.
Oba koncepta su ilustrovana na slici 2.36 gde je prikazano uproeno izvravanje dvoulaznog OR
gejta.
51
Princip rada ovog kola je sledei: pretpostavimo da su svi spojevi u superprovodljivom reimu i
da postoji ulazna struja. Ove struje su magnetski spregnute u SQUID petlju koja se sastoji od dva spoja J1
i J2. U isto vreme Iin je ubaena u petlju kroz spoj J3. Kombinacija obe struje ubrzava prelaz spojeva J1 i
J2 u otporno stanje. Ako je Ri izabran da bude manji od RL korisna struja je podeljena i ide ka Ri. Ovo
uzrokuje da J3 promeni stanje i postane otporan, ime se usmerava Iin u Ri to skree korisnu struju ka
gejtu izlaza hladnjaka. Svrha J3 je da obezbedi izolaciju izmeu ulaza i izlaza ime se postie velika
brzina u izvoenju operacija.
Primer MVTL
Ulazni naponi su konvertovani u struju uz pomo ulaznih otpornika Rin1 i Rin2. ica koja provodi
ovu struju ide iz SQUID petlje i obezbeuje magnetsko sprezanje. Korisna struja dolazi preko otpornika
Rbias, povezanog na pulsni izvor napona Vbias. Otpornik RD je dodat da bi otklonio parazitne oscilacije u
superprovodljivoj petlji. Gejt je implamentiran u Nb/AlOx/Nb tehnologiji sa 3 m x 3 m minimalnom
spojnom oblau.
Rezultati simuliranih prelaznih procesa na gejtu nacrtani su na slici 2.38. Kanjenje na gejtu je oko
20 ps. Male oscilacije ne izlaznom signalu su zbog induktivnog efekta. Efekat histerezisa Dosepsonovog
spoja je oigledan. Neophodno je smanjiti korisnu struju na 0 da bi resetovali izlazni signal.
Iako sve ovo izgleda lako, Dosepsonov spoj je daleko od trivijalnog iz vie razloga:
Gejt je generalno neinvertujui. Implementacija invertora zahteva sloenu emu davanja takta.
Ovaj nedostatak moe biti pripisan korienju diferencijalne logike i istovremenom korienju
oba polariteta signala kao to je uobiajeno za CPL i ECL kola o koijma je bilo ranije rei.
Kola su napajana AC izvorom napona ili su taktovana. Raspodeliti takav izvor takta pri
visokim brzinama je komplikovan proces. Minimalno mrtvo vreme je neophodno da
obezbedi resetovanje spojeva izmeu logikih operacija. Sloene eme izvoenja takta sa do 3
izvora takta se najvie koriste.
Interfejs sa eksternim okruenjem je komplikovan. Interni signali u Dosepsonovom spoju
imaju logiki pomeraj od 2,8 mV, dok eksterno okruenje zahteva znatno vee irine. Proces
konverzije predstavlja dodatno kanjenje koje spreava krajnje izvrenje. Svaka veza sa
spoljnim okruenjem mora da proe kroz ureaj za hlaenje koji otklanja toplotu, zato se broj
veza mora odravati na apsolutnom minimumu.
-
53
Generalno, projektovanje na ovom nivou je veoma teko, poto moramo obratiti panju na
parazitne efekte. Signali poinju da se ponaaju kao elektromagnetni talasi i induktivni efekti
postaju znaajni. Da bi sve ostalo u traenim granicama paljivo biranje otpornika je
neophodno.
Slika 2.39. Simulirani odgovor dvoulaznog invertovanog MVTL gejta. Skala korisnog signala je
podeljena tako da odgovara i ulaznim i izlaznim signalima. Primeuje se da nii napon Vin1 ne
prouzrokuje da Vout pree u superprovodan reim. Ovo se moe postii samo u sluaju da se resetuje
korisna struja.
Ovaj dodatak zakljuujemo filozovskim razmiljanjem. Ovo poglavlje nam govori da je dobijanje
ekstremno brzih kola mogue uz znaajan napor pri projektovanju. Tradicionalne metode projektovanja i
tehnike automatskog projektovanja nisu od pomoi. Meu-veze postaju znaajna karika u emiranju kola
pri visokim frekvencijama. Projektovanje pouzdanih kola visokih preformansi pretvorilo se u veliku
analizu i dug proces optimiziranja. Uzimanje u obzir potronje energije moe dovesti do maksimiziranja
gornje granine frekvencije prekidanja sa kojima ova kola mogu da rade. Potrebni su i drugaiji pristupi
reavanju problema.
esto se brzina takta koristi za poreenje preformansi. Ipak, sistem moe da ima iste preformanse
ako ima vie spojenih elemenata u paralelu. Ovo moe biti skuplje ali nije potreban veliki napor pri
projektovanju. Ovaj trend preovladava kod kompjutera visokih preformansi, superraunari gube bitku sa
paralelnom implementacijom. Veliki broj specijalizovanih knjiga je objavljen o GaAs digitalnom
projektovanju.
3. BISTABILNA KOLA
Sekvencijalna kola su kola kod kojih stanje na izlazu zavisi od trenutnog stanja na ulazu kao i od
predhodnih stanja na ulazu, ili drugaije reeno od sekvence ulaznih signala. Data kola moraju posedovati
elemente koja imaju sposobnost pamenja stanja. Takav element mora imati bar dva stabilna stanja iz
kojih se moe izai samo pod dejstvom pobudnog signala. Elementi samo sa dva stabilna stanja zovu se
bistabilna kola, le kola ili flipflopovi.
Rad svih bistabilnih kola zasnovan je na korienju pozitivne povratne sprege. Stoga posmatrajmo
kolo na slici 3.1.a, koje se sastoji od dva invertora vezana na red. Karakteristike prenosa koje prikazuju
izlazne napone oba invertora u funkciji ulaznog napona vu prikazane su na slici 3.1.b, sa koje vidimo da
je napon na izlazu u fazi sa naponom na ulazu.
Vu
Vi1
Vi 2
Vi 2 Vi1
Vi 2
Vu
Vi 2 = Vu
Vi 2 = f (Vu )
Vu
Slika 3.1
Sistem jednaina vi 2 = f ( vu ), i vi 2 = vu , ima tri reenja koja su na slici 3.1.c. oznaena sa A,B,C. U
takama A i B jedan od invertora je zakoen i njegovo pojaanje je nula, to znai da je kruno pojaanje
u petlji pozitivne povratne sprege takoe jednako nuli. Nasuprot tome u taki S oba invertora rade u
pojaavakom reimu pa je kruno pojaanje veliko i pozitivno. Vrlo mala promena napona u nekom
voru koji je obuhvaen petljom krunog pojaanja izazvae dalje pojaanje te promene, to e na kraju
rezultovati ulaskom jednog invertora u zakoenje, a drugog u stanje sa niskim naponom na izlazu. Dakle
vrlo mala promena napona vi 2 = vu izazvae prelaz iz radne take S u taku A ili V. Iz tih razloga za radne
take A i V kae se da su stabilne a za taku S da je nestabilna.
Da bi se bistabino kolo izvelo iz stabilnog stanja mora se dovesti u reim kada je kruno pojaanje
vee od 1, da bi se stvorio regenerativni efekat. Postoje dve vrste bistabilnih kola. Kod kola prve vrste,
LE kola, izlaz stalno prati promene na ulazima dok se eventualno ne dovede pobudni signal koji
zamrzava stanje na izlazu. Kod kola dtruge vrste, koja se nazivaju flipflopovi, stanje na izlazu se menja
samo posle dovoenja odgovarajue ivice pobudnog signala.
3.1 SR LE KOLA SA NILI LOGIKIM KOLIMA
Na slici 3. 2, je prikazano bistabilno kolo realizovano sa NILI logikim kolima koje se naziva SR le
kolo. Slobodni ulazi logikih kola oznaeni su sa S i R, a izlazi sa Q i Q jer moraju biti komplementarni.
55
Slika 3.2
Dovoenjem kombinacije S=1, R=0, na ulazu kola izlazi se postavljaju u novo stanje Q=1, Q =0.
Dakle SR le kolo je setovano. Kombinacijom S=0, R=1, izlazi se postavljaju u novo stanje Q=0, Q =1,
odnosno le kolo se resetuje. Kako se postavljanje eljenog stanja vri dovoenjem logike jedinice na
odgovarajui ulaz kae se da je na ulazu aktivni nivo visok. Kada se na ulazu nalazi kombinacija S=R=0,
na izlazu se ne deava nikakva promena jer su oba ulazna signala na neaktivnom nivou. Nasuprot tome
ako se na ulazima pojavi kombinacija S=R=1, oba izlaza e se nalaziti u stanju logike nule i nee biti
komplementarni. Posle prelaska pobude S=R=1, u stanje S=R=0, stanje na izlazu se ne moe predvideti
jer zavisi od toga koji e se ulazni signal prvi promeniti. Zbog toga se kombinacija S=R=1, naziva
zabranjenim stanjem na ulazu. U funkcionalnoj tabeli (tabela 1.), Qn oznaava trenutno stanje izlaza Q,
dok Qn +1 oznaava naredno stanje izlaza, odnosno stanje posle promene ulaznih signala. Eksitaciona
tabela ili tabela pobude koje se izvodi iz funkcionalne tabele data je u tabeli 2., i odreuje ulazne signale
koji prevode kolo u eljeno stanje. Funkcionisanje le kola moe se osim pomou funkcionalne i
eksitacione tabele, opisati i pomou funkcionalne ili karakteristine jednaine:
Qn +1 =S R + S R Qn
koja se korienjem injenice da je dozvoljeno stanje na ulazu SR=0 i zakona apsorpcije svodi na:
Qn +1 =S+ R Qn
S
Qn +1
Qn +1
Qn
Qn
1
Tabela 1.
Qn
Qn +1
0
0
0
1
0
1
X
0
Tabela 2.
56
Opis le kola pomou vremenskog dijagrama dat je na slici 3.3, sa koje se vidi da u sluaju
nedozvoljene pobude S=R=1, stanje na izlazu le kola odreuje izlaz koji se kasnije promenio.
R
Q
Slika 3.3
U sluaju istovremene promene ulaznih signala sa logike jedinice na logiku nulu, stanje na
izlazu je neodreeno to je na slici 3.3 prikazano istovremenim crtanjem nivoa logike jedinice i logike
nule.
3.2 SR LE KOLA SA NI LOGIKIM KOLIMA
ema SR kola realizovanog sa dvoulaznim NI kolima prikazan je na slici 3.4.a, a grafiki simbol
takvog kola na slici 3.4.b. Analizom kola dobija se funkcionalna tabela (tabela 3.). Uoiemo jednu bitnu
razliku u odnosu na funkcionalnu tabelu SR le kola realizovanog sa NILI kolima: postavljanje le kola u
stanjee Q=1 (setovanje ) vri se kombinacijom S=0, R=1, dok se postavljanjem u stanje Q=0 (resetovanje)
vri kombinacijom S=1, R=0. Zakljuujemo da se promene stanja ovog le kola vri sa niskim aktivnim
nivoom. Druga razlika se odnosi na neodreenu kombinaciju na ulazu koja je kod ovog kola S=0, R=0.
Slika 3.4
Eksitaciona tabela datog kola prikazana je u tabeli 4.
Qn +1
Qn +1
0
0
0
1
1
1
1
0
Qn
Qn
Tabela 3.
57
Qn
Qn +1
0
0
0
1
1
0
X
1
Tabela 4.
Karakteristina jednaina SR le kola realizovanog sa NI kolima glasi:
Qn +1 = S +R Qn
3.3 SR LE KOLO SA SIGNALOM DOZVOLE
SR le kolo sa dozvolom je SR le kolo, prikazano na slici 3.5. koje moe da menja stanje samo u
odreenim vremenskim intervalima kada je aktivan kontrolini signal S. Ako je kontrolni signal S
periodini takt signal dobija se taktovno ili sinhrono SR kolo.
C
R
Slika 3.5
Funkcionalna tabela takvog le kola data je u tabeli 5, dok je eksitaciona tabela istog data u tabeli
6.
S
Qn +1
Qn +1
Qn
Qn
1
1
1
0
1
1
1
1
0
0
0
Qn
Qn
Tabela 5.
58
Qn
Qn +1
0
0
0
1
0
1
X
0
1
1
Tabela 6.
Karakteristina jednaina SR le kola sa dozvolom je:
Qn +1 =C(S+ R Qn )
S
R
Q
Q
Slika 3.6
Sa vremenskog dijagrama SR le kola, prikazanog na slici 3.6, sa dozvolom uoavamo se da S i R
ulazi ignoriu sve dok se ne pojavi signal dozvole S. Stanje u kolu odreuju S i R ulazi u trenutku
ukidanja signala dozvole. Meutim kada je S=R=1, a signal dozvole se menja sa logike jedinice na
logiku nulu kolo ulazi u nestabilno stanje. Znai kombinacija S=R=1 predstavlja zabranjeno stanje na
ulazu.
3.4 D LE KOLO
Funkcija D le kola je u sistemima za pamenje informacija gde je pogodnije imati samo jedan ulaz
koji e odreivati stanje na izlazu. ema takvog kola data je na slici 3.7. i kao to se vidi jedina razlika u
odnosu na SR le kola sa dozvolom je dodatni invertor na ulazu koji uklanja mogunost dovoenja
nedozvoljenje kombinacije signala na ulaz.
Slika 3.7
Kada je S=1, i kada je na ulazu D=1, tada je S=0, R=1, pa se SR le kolo setuje.Suprotno tome
kada je D=0, na ulazu SR le kola je S=1, R=0, pa se kolo resetuje. Dakle, na izlazu se uvek pojavljuje
isti signal kao i na ulazu.
59
Flipflopovi su bistabilni elementi kod kojih se promena stanja na izlazu moe vriti samo u
sinhronizmu sa taktom sistema. U praksi se sreu dva naina okidanja flipflopa: impulsni i ivini.
3.6 FLIPLOPOVI SA IMPULSNIM OKIDANJEM (MS flipflopovi)
Kod ovog tipa flipflopa okidanje je sinhronizovano sa takt impulsom. Realizuje se korienjem
dva le kola. U prvom le kolu (master) informacija sa ulaza se upisuje posle prednje ivice takta, a u
drugom le kolu (slave) informacija sa izlaza prvog le kola se upisuje posle zadnje ivice takta.
Istovremeni upis u oba lea kola nije dozvoljen, to se reava pomou signala dozvole. ema SR MS
flipflopa data je na slici 3.8.
S
S
C
R
C
R
C
R
Slika 3.8
Funkcionalna i eksitaciona tabela SR MS flipflopa su prikazane respektivno u tabelama 7 i 8.
Qn +1
Qn +1
Qn
Qn
1
1
1
0
1
1
1
0
1
Qn
Qn
0
Tabela 7.
Qn
Qn +1
0
0
0
1
0
1
X
0
Tabela 8.
Vremenski dijagram koji pokazuje rad SR MS flipflopa prikazan je na slici 3.9.
60
S
R
C
QM
QM
Q
Slika 3.9
Ako je neposredno pre zadnje (opadajue) ivice takta stanje na ulazu S=R=1, izlazi master le
kola bie dovedeni u stanje logike jedinice. Onda e se i na ulazima slave le kola nalaziti nedozvoljena
kombinacija S=R=1, pa e izlaz celog SR MS flipflopa biti neodreen.
3.7 FLIPFLOPOVI SA IVINIM OKIDANJEM
Osnovni problem kod impulsnog okidanja je to se stanje master kola moe menjati dok god je na
ulazu aktivni nivo takt impulsa, to znai da e kratkotrajna lana pobuda na S ili R ulazu moi da
promeni stanje master kola i da bude preneseno u slave le kolo po dolasku zadnje ivice takta. Smanjenje
verovatnoe hvatanja lanih impulsa se moe postii skraivanjem trajanja impulsa, ali se pravo reenje
dobija tek ivinim okidanjem. Kao primer realizacije flipflopa sa ivinim okidanjem dato je kolo D
flipflopa prikazano na slici 3.10, sa koje se vidi da kada je prisutni takt signal na visokom nivou, stanje na
izlazima NI kola iz prvog stepena odreeno je stanjem na D ulazu. Meutim drugi stepen logikih kola
blokiran je visokim nivoom takt signala, tako da su na ulazima S i R u SR le kolu logike jedinice koje
ga dre u zateenom stanju. Kada takt signal prelazi sa logike jedinice na logiku nulu blokira se ulaz NI
kola, ali se stanje na izlazu NI kola ne menja sve dok ne proe vreme propagacije signala kroz NI kola t p .
Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena na jednom od ulaza S
ili R pojavie se kratak nenegativan impuls trajanja t p koji e postaviti SR le u eljeno stanje odreeno
D ulazom nakon ega, zbog niskog nivoa takt signala, NI kola ostaju blokirana i stanje flipflopa se ne
moe promeniti.
Slika 3.10
Funkcionalna i eksitaciona tabela ivinog D flipflopa sa okidanjem na opadajuu ivicu data su u tabeli
9 odnosno tabeli 10.
61
Qn +1
Qn +1
Qn
Qn
Qn
Qn
Tabela 9.
Qn
Qn +1
0
0
0
1
0
1
Tabela 10.
3.8 JK FLIPFLOPOVI
Dati flipflopovi reavaju problem neodreenosti stanja na izlazu kada su S i R ulazi SR le kola
istovremeno aktivni. JK flipflop dat je na slici 3.11. sa koje se vidi da se promene stanja flipflopa moe
vriti samo kada je takt na visokom nivou, kao i da ulaz J slui za setovanje, a ulaz K za resetovanje
flipflopa.
C
J
C
K
Slika 3.11
Za sluaj kada se na ulaz dovede stanje J=K=1, zabog dejstva povratnih sprega flipflop mora da
promeni stanje. Na primer: Ako je Qn =1, Qn =0, kolo na koje se dovodi ulaz K daje na izlazu logiku
nulu koja resetuje le kolo dovodei ga u stanje Qn +1 =0, Qn +1 =1. Funkcionalna i eksitaciona tabela su
prikazane tabelama 11 i 12.
J
Qn +1
Qn +1
Qn
Qn
1
1
1
0
1
1
1
Qn
Qn
Qn
Qn
Tabela 11.
62
Qn
Qn +1
0
0
0
1
0
1
X
X
1
1
Tabela 12.
Karakteristina jednaina JK flipflopa dobijena iz eksitacione tabele je oblika:
Qn +1 = J Qn + K Qn
Kada su ulazi u stanju J=K=1, promena stanja na izlazu menja i stanje na ulazu u logiko kolo,
dakle resetovani flipflop moe se ponovo setovati ako je takt impuls jo uvek aktivan. Znai kolo sa slike
3.11 e ispravno raditi samo ako je takt impuls vrlo kratak, tj. krai od kanjenja kroz logika kola i SR
le kola.
3.9 JK MS FLIPFLOP
JK MS flipflop prikazan je na slici 3.12. i kao to se vidi upotrebljena je kaskadna veza dva SR le
kola, od kojih prvo radi kao master a drugo kao izvrno kolo. Master se aktivira rastuom ivicom takta C,
a izvrno kolo opadajuom ivicom. Funkcionalna i eksitaciona tabela date su tabelama 3.13 i 3.14, a na
slici 3.13. prikazani su vremenski dijagrami na kojima se vidi da je stanje na izlazu odreno stanjem na
ulazu u trenutku opadajue ivice takta.
C
K
C
R
Slika 3.12
J
K
C
QM
QM
Q
Slika 3.13
63
Qn +1
Qn +1
Qn
0
1
1
0
0
1
Qn
1
Qn
Qn
Qn
Qn
Tabela13.
Qn
Qn +1
0
0
0
1
0
1
X
X
Tabela 14.
Nakon toga pobuda na J i K ulazima se moe promeniti bez uticaja na stanje na izlazu. Meutim
kod JK MS flipflopova pojavljuje se jedan novi nedostatak poznat pod nazivom hvatanje jedinice.
Pretpostavimo da je izlaz u resetovanom stanju, tako da je aktivno NI kolo na koje je vezan J ulaz. Ako je
J ulaz na logikoj nuli, flipflop bi trebalo da ostane u resetovanim stanju, meutim ako se za vreme dok
S=1, na J ulazu pojavi kratkotrajni impuls, izvrie se pogreno setovanje master le kola. Poto je Q=0 ,
master le kola ne moe biti resetovano, tako da e posle opadajue ivice takta pogreno stanje biti
preneto u izvrno le kolo. Dakle za vreme aktivnog dela takta, J ulaz hvata lane kratkotrajne impulse.
3.10 JK FLIPFLOP SA IVINIM OKIDANJEM
Smanjenje verovatnoe hvatanja jedinica mogue je postii skraenjem trajanja aktivnog dela takt
impulsa dok se data pojava u potpunosti ne eliminie. Potpuno reenje ovog problema daje JK flipflop sa
ivinim okidanjem ija je ema, ema JK flipflopa koji se okida opadajuom ivicom, data na slici 3.14.
J
C
K
C
K
Slika 3.14
Sa slike 3.14. se vidi da kada je takt signal na visokom nivou, stanje na izlazima NI kola iz prvog
stepena odreeno je stanjima na J i K ulazima i izlazima Q i Q . Meutim drugi stepen logikih kola
blokiran je visokim nivoom takt signala, tako da su na ulazima S i R u SR le kolu logike jedinice koje
ga dre u zateenom stanju. Kada takt signal prelazi sa logike jedinice na logiku nulu blokira se ulaz NI
64
kola, ali se stanje na izlazu NI kola ne menja sve dok ne proe vreme propagacije signala kroz NI kola t p .
Kako se istovremeno sa blokiranjem NI kola aktiviraju ILI kola iz drugog stepena, na jednom od ulaza S
ili R, pojavie se kratak neengativan impuls trajanja t p , koji postavlja SR le u eljeno stanje odreeno
ulazima J i K i prethodnim stanjem. Nakon toga NI kola ostaju blokirana odn. stanje flipflopa se ne moe
promeniti zbog niskog nivoa takt signala. Funkcionalna i eksitaciona tabela prikazane su u tabelama koje
slede (tabela 15 i tabela 16 ).
J
Qn +1
Qn +1
Qn
Qn
1
Qn
Qn
Qn
Qn
Qn
Qn
Tabela 15.
Qn
Qn +1
0
0
0
1
0
1
X
X
Tabela 16.
3.11 T FLIPFLOP
T flipflop je ivini flipflop sa jednim ulazom koji menja stanje na svaku rastuu ili opadajuu ivicu
takta. Na slici 3.15. prikazane su dve realizacije T flipflopa i grafiki simbol istog, dok na slici 3.16. su
prikazani vremenski dijagrami T flipflopa.
Q
T
C
K
Slika 3.15
T
Slika 3.16
Karakteristina jednaina T flipflopa je vrlo jednostavna i glasi:
65
Qn +1 = Qn
Izlazni signal iz T flipflopa ima dva puta manju uestanost od takta pa iz tih razloga glavna
primena T flipflopa je u deliteljima uestanosti. U nekim primenama potrebno je zabraniti okidanje T
flipflopa. Takva funkcija se realizuje pomou T flipflopa sa dozvolom, iji je simbol i realizacija koristei
D i JK flipflopove prikazana na slici 3.17, a vremenski dijagram istog na slici 3.18.
EN
EN
C
K
EN
Slika 3.17
EN
Slika 3.18
Karakteristina jednaina T flipflopa sa dozvolom glasi:
Qn +1 = EN Qn +EN Qn
4. Komparatorska kola
Komparatorska kola mogu biti:
-
4. 1.Diferencijalni komparator
Kao osnovni oblik komparatora navodimo primjer diferencijalnog komparatora koji je najee u
primjeni.Srce ovog ureaja je diferencijalni pojaava, koji je poznat iz analognih pojaavaa.On poredi
dva napona od kojih je jedan uzet za referentnu vrijednost i naziva se referentni napon ,i drugi napon je
ulazni napon, koga poredimo sa referentnim .U zavisnosti koji je napon vei na izlazu dobijamo ,visok ili
nizak naponski nivo tj. napon logike jedinice ili nule.
Razlike diferencijalnog pojaavaa u odnosu na diferencijalni komparator je u tome to diferencijalni
komparator ne koristi povratnu spregu. Dakle kod diferencijalnog komparatora ne postoje problemi
kompenzacije i frekventnih karakteristika.
Druga razlika je u neto manjem pojaanju diferencijalnog komparatora, naime njemu nije potrebno
pojaanje vee od 1000 puta jer ako uzmemo da je varijacija izlaznog napona od 0 do 5 volti dobiemo
ulazne napone bliske naponu ofseta.
Najvaniji parametar je brzina rada diferencijalnog koparatora.Brzina rada se karakterie veliinom
koja se naziva vrijeme odziva .
Primjer jednog takvog kola prikazan je na slici 4.1:
66
Slika 4.1
Otpornici R1 ,R2 slue da oderde threshold napon ili napon okidanja,izlazni output signal je
invertovan u odnosu na ulazni zbog dovoenja ulaznog input napona na negativni kraj operacionog
pojaavaa.Otpornik R3 slui da u sluaju kad nema ulaznog signala ili je manji od okidnog napona ,na
izlazu bude +5V ili logika jedinica .
4.2 Diferencijalni komparator u bipolarnoj tehnici
Slika 4.2
67
Na slici 4.2 je prikazan komparator LM339 koji se sastoji od diferencijalnog ulaznog stepena koji ine
tranzistori T1,T2,T3,T4 ,aktivnog optereenja T5,T6 i izlaznog stepena tranzistora T7,T8.
Diode koje su vezane na spoj baza emiter slue da ubrzaju sporo ukljuivanje ulaznih tranzistora.
Loa karakteristika ovog komparatora je u tome to je kao ulazni stepen upotrebljen RNR tranzistor
.Zbog toga se bri komparatori prave iskljuivo sa NPN tranzistorima.
Mnogo bolja varijanta realizacije komparatora je realizovana od stane firme Amd Advanced Micro
Device koji je prikazan na slici 4.3. U ovoj realizaciji je korien samo NPN tranzistor.
Slika 4.3
Ulazni naponi se dovode na diferencijalni stepen sa kaskadnim optereenjem koje ine tranzistori
T1,T2,T3,T4 i otpornici R1,R2. Izlaz ovog stepena ogranien je otki diodama D1 i D2.Izlazni napon sa
prvog stepena se vodi na emiter folovere T13,T14 i pomjerae napona sa Cener diodama D5 i D6 pa na
diferencijalni par koji ine tranzistori kao diferencijalni par T15,T16, kaskadno optereenje T17,T18 i
otpornici R5 i R6. Izlazni napon ovog diferencijalnog para ogranien je Cener diodama D3,D4. Napon sa
ovog izlaza vodi se na emiter folovere T19,T20, i pomjerae napona sa diodama D7,D8, gdje ponovo
dolazi na diferencijalni par T21,T22. Na izlazu kola nalazi se emiter folover koji slui da bi pojaao
izlaznu struju kola koja je reda miliampera.
U optem sluaju izlazi se preko otpornika vezuju za negativni napon.
U veini aplikacija kod analogno digitalnog konvertovanja potrebno je da se ulaz privremeno odvoji
od izlaza aktiviranjem nekog signala koji se zove le kontrolni signal. U ovom stanju le kolo ostaje sve
dok je to potrebno. ema jednog le kola u bipolarnoj tehnici je prikazana na slici 4.4.
68
Slika 4.4
4.3 mitov regenerativni komparator
Naziv regenerativna kola je uobiajen za mitova kola ,koja po svojoj konstrukciji sadre pozitivnu
povratnu spregu.
Za razliku od neregenerativnih komparatora, osnovna razlika komparatora sa povratnom spregom je u
tome to imaju dva razliita nivoa za rastuu i opadajuu ivicu impulsa.
Konstrukcija mitovog regenerativnog kola je mogua i korienjem diferencijalnog pojaavaa kao na
emi prikazanoj na slici 4.5.
Slika 4.5
Pri analizi kola mora se poi od nekog poetnog stanja, ovdje usvajamo da je poetno stanje za ulazni
signal dovoljno nisko tako da izlazni signal bude u stanju logike jedinice.
Za kolo na slici 4.5a do promjene izlaznog signala e doi kada ulazni signal pree granicu od:
Vt 2 =
R1
Voh = kVoh
R1 + R 2
R1
Vol = kVol
R1 + R 2
Ovi naponi se zovu naponi okidanja (threshold high, threshold low)
Vt1 =
Kod slike 4.6 naponi okidanja se mogu izraunati ako primjenimo prvi Kirhofov zakon za vor A
odnosno kod vora +.
69
Slika 4.6
Ova realizacija je dobra po tome to se irina histerezisa moe mijenjati samo promjenom otpora R3.
Na slici 4.5c dodatna Cener dioda slui da ogranii izlazni napon u opsegu od
-Vd<= Vo <= Vz ,
dok otpornik ograniava izlaznu struju operacionog pojaavaa.
Slika 4.7
Na slici 4.7 prikazan je komparator kod kojeg korienjem teoreme superpozicije dobijamo:
R1
R2
Vt1 =
Vol +
Vr
R1 + R 2
R1 + R 2
R1
R2
Vt 2 =
Voh +
Vr
R1 + R 2
R1 + R 2
Za sve dosadanje sluajeve komparatora ulazni signal smo dovodili na minus ulaz pojaavaa. Zbog
toga je njihov histerezis kao na slici 4.8.
70
Slika 4.8
Kod histerezisa imamo dvije bitne veliine to su:
irina Vh=Vt2-Vt1
i centar Vch=(Vt1+Vt2)/2 histerezisa.
Na slici 4.7b prikazano je mitovo kolo sa dovoenjem ulaznog signala na neinvertujui ulaz to
govori da e i izlazni signal biti u fazi tj nee biti invertovan kao u prethodnim sluajevima. To znai da
e se i histerezisna petlja razlikovati, odnosno bie kao lik u ogledalu po h osi, kao na slici 4.9.
Pragovi okidanja bie:
Vt1 =
R1 + R 2
R1
Vr +
Voh
R2
R2
Vt 2 =
R1 + R 2
R1
Vr +
Voh
R2
R2
Slika 4.9
Jedan od naina konstrukcije mitovog regenerativnog kola je upotrebom dva invertora kao na slici
4.10, pa zbog svoje jednostavnosti i cjene kotanja zauzima prvo mjesto.
71
Slika 4.10
Pragovi okidanja zavise od toga da li se radi o CMOS kolima ili TTL, zato to nemaju iste pragove
ukljuivanja i iskljuivanja.
Kada se primjeni Tevenenova teorema na kolo sa slike 4.10 dobija se:
R2
R1
+ Voh
R1 + R 2
R1 + R 2
Kada je napon Vx=Vih tada
dolazi do promjene na izalazu:
R1 + R 2
R1
Vt1 =
Vih
Voh
R2
R2
U drugom sluaju do promjene e
doi kada Vx=Vil
R1 + R 2
R1
Vt 2 =
Vil
Vol
R2
R2
Vx = Vu
Jo jedan znaajan primjer realizacije mitovog kola prikazanog na slici 4.11 je u bipolarnoj tehnici
,pomou dva tranzistora koji su obino NPN tipa.
Slika 4.11
Za ove vrijednosti otpornika ,i pri ulaznom naponu jednakom nuli tranzistor T1 je u zakoenom stanju,
a tranzistor T2 preko otpornika dobija napon na bazi pa prema datim parametrima on radi u zasienju.
I E 2 = I C 2 + I B2
VE VCC VBES VE VCC VCES VE
=
+
RE
R1
R2
Vcc VBES VCES
VE = R12 E
R1
R2
R12
gdje su :
R12 E = (1 / R1 + 1 / R2 + 1 / RE )
R12 = (1 / R1 + 1 / R2 )
72
VE =
VCC VCE 1
RE
R1 + RE
VT 1 = VBE +
VCC VCE 1
RE
R1 + RE
izlazni
napon
biti
jednak
naponu
napajanja.
VOH = VCC = 5V
Histerezisna karakteristika ima veliku primjenu u digitalnom sistemu prenosa, jer se kod prenosa
informacija , javljaju parazitne kapacitivnosti i induktivnosti koje stvaraju smetnje, pa signal moe biti
izoblien. Primjer jednog signala prikazan je na slici 4.12
Slika 4.12
Za raliku od diferencijalnog komparatora kao na slici 4.2 ovo kolo nema problema sa lanim
impulsima tj. ima veu otpornost na umove.
73
Na slici 5.1(a) je prikazana realizacija jednog astbilnog multivibratora, kao i njegova realizacija u
CMOS tehnici (slika 5.1(b)). Radi lakeg matematikog modelovanja uzimamo idealnu prenosnu
karakteristikau kao na slici 5.1(v).
(a)
(b)
(v)
Slika 5.1
U stabilnom stanju napon na ulazu drugog NILI kola je jednak naponu napajanja. Tada je na izlazu
drugog logikog kola logika nula.
Kada se u trenutku To dovede log. jedinica na ulaz , tada na izlazu prvog logikog kola napon pada na
logiku nulu. Kako se napon na kondezatoru ne moe trenutno promijeniti , za isti iznos padne napon na
drugom ulazu logikog kola. To dovodi do generisanja logike jedinice na izlazu drugog logikog kola.
Tada se kondenzator puni, sve dok ne dostigne vrijednost napona Vp. Napon punjenja kondenzatora je
eksponencijalna funkcija vremena.
Vx(t ) = Vx () + Vx(0 ) Vx () e
gdje je
= ( R + Rizl ) C
vremenska kontanta punjenja.
Vrijeme punjenja kondenzatora moe se izraunati kao:
VDD
T = ln
VDD VP
Kako je:
V P = VDD / 2
74
Glavni nedostatak ovog multivibratora je u tome to napon prelaza logikog stanja Vp nije uvjek
konstantan. Da bi se izbjegao uticaj varijacije ovog napna uvode se kompenzacije realizovane pomou
R,C elemenata.
Slika 5.3
Modifikacijom kola kao na slici 5.3 smanjuje se uticaj proizvodnih tolerancija napona na trajanje
kvazistabilnog stanja.
Trajanje kvazistabilnog stanja se ne zavrava u trenutuku T1 kao kod kola na slici 5.2 ve nastupa
proces pranjenja kondenzatora S, odnosno eksponencijalno opadanje napona Vy. Stanje u kolu se
mijenja tek kada napon Vy padne sa vrijednosti VDD-VD do napona prelaza Vp. Trajanje impulsa na
izlazu dato je izrazom:
V DD
V DD V D
T = T1 + T2 = ln
+ ln
V DD V P
VP
Slika 5.4
5.2 Monostabilni multivibratori u TTL tehnici
75
Slika 5.5
+
d
V2 (t ) = V2 () + V2 (2t ) V2 () e
zamjenom :
V
(
T
)
2
0
CC
76
Kod ovog integrisanog multivibratora komponente R,C nisu stavljene unutar integrisanog kola ve se
pogodnim odabiranjem ovih vrjednosti moe uticati na to da trajanje impulsa bude u granicama izmeu
40ns do 28s .Ogranienja u vrjednostima komponenatata koja su propisana od strane proizvoaa su :
C 1000 F
1.4 K R 40 K
Jo jedna vrlo bitna karakteristika je vrijeme koje treba proi posle zavretka impulsa na izlazu da bi se
kolo vratilo u stabilno stanje. Ovo vrijeme je vrlo kratko zbog mele vrjednosti izlaznog otpora kola G4, i
ulaznog otpora kola G2.
U vezi sa ovim esto se u literaturi definie odnos signal pauza:
TH
100
TH + TL
gdje je Tn trajanje generisanog impulsa ,a TL vrijeme povratka kola u stabilno stanje. Ukoliko se
prekorai dozvoljeni odnos signal pauza ,trajanje impulsa nije stabilno ve e se smanjiti.
DC =
U sluajevima kada treba generisati impulse kratkog trajanja koji imaju kratko vrijeme uspona i
opadanja za sintezu multivibratora koriste se ECL logika kola.
Slika 5.6
U poetnom stanju kada je ulazni signal S=0, i kada kroz kondenzator ne tee struja izlazno stanje je
Q =0, Q =1 Napon na kondenzatoru C je:
VC (0 ) = VOH VOL
Pozitivni impuls se dovodi na S ulaz u trenutku
t = 0+
tada se stanje na izlazima Q , Q mijenja na Q =1, Q =0
V = VOH VOL
V R (0 + ) = V R (0 ) V = V R (0 ) (VOH VOL ) = 2VOL VOH
Napon na ulazu R se eksponencijalno mijenja sa vremenkom konstantom punjenja:
= RC
Eksponencijalna promjena napona se prekida kada napon na R ulazu dostigne napon prebacivanja kola
Vt. Trajanje kvazistabilnog stanja se dobija iz logaritamske jednaine:
2(VOH VOL )
T = ln
VOH VT
77
(a)
(b)
Slika 5.8
Neki od naina realizacije breg punjenja kondenzatora su dati na gornjim slikama. Na slici 5.8 (a)
dioda je jedino polarisana za vrijeme povratka kola u stabilno stanje,ime se kondenzator puni kroz malu
otpornost diode. To se deava sve dok napon na diodi ne padne ispod 0.65V pa se preostali dio oporavka
kola vri preko otpornika.
Slina realizacija ali efikasnnija je uz pomo tranzistora dok traje kvazistabino stanje. Po zavretku
kvazistabilnog stanja visok napon na bazi tranzistora vodi ga u zasienje i tako dopunjava kondezator.
Slika 5.9
Modifikovani monostabilni multivibrator kao sa slike 5.9 je neosjetljiv na oblik i trajanje okidnog
impulsa. Okidni impuls je invertovan i dovodi se na NILI kolo. U stabilnom stanju izlaz Q je na niskom
naponskom nivou pa se impuls invertuje i poinje kvazistabilno stanje. im se kolo prebaci u stanje Q =1
izlaz G3 prelazi na nulu i tako prekida ulazni okidni impuls.
Minimalna irina okidnog impulsa mora da bude vea od (2td) vremena kanjenja logikog NILI kola.
78
Za pobudu monostabilnih kola najee je potreban katak okidni impuls. Meutim potreba za
generisanjem moe biti na rastuu i na opadajuu ivicu.
Radi lakeg razmatranja uzeemo da je kanjenje kroz sva logika kola isto, i da je ulazni impuls dui od
ukupnog kanjenja logikih kola.
(a)
(b)
Slika 5.10
Vremenski dijagrami napona prikazani su na slici 5.10(b). Ako je potreban impuls dueg trajanja treba
poveati broj invertora ali taj broj mora biti neparan. Kako izlaz ovog kola podsjea na izlaz kola za
diferenciranje , to se ovaj sklop drugaije zove kolo za logiko diferenciranje. Na slici 4.1 (a) prikazana
je ema kola za logiko diferenciranje rastue ivice.
(a)
(b)
Slika 5.11
Ukoliko se umjesto I kola stavi ILI dobija se kolo za diferenciranje opadajue ivice kao na slici 5.11
(a)
5.5 Astabilni multivibratori u CMO tehnici
Za generisanje povorke pravougaonih impulsa koja esto slui kao takt kod sinhronih digitalnih
sistema, potreban je generator astabilnog tipa.
Astabilni multivibrator u realizaciji sa NILI kolima prikazan je na slici 5.12
Slika 5.12
Nivoi napona na izlazima logikih kola mogu biti nivoi logike jedinice (5V) i napon logike nule
(0V). Naponi na izlazima ova dva kola su komplementarni .
U analiziranju pretpostavljamo da je Vx <Vt . Onda je Vi2=VDD, Vi1=0V,pa se kondenzator C puni
preko otpornika R. Neka je napon na kondenzatoru dostigne napon Vt u tranutku :
t = 0
79
t = 0+
Stanje na uzlazima se mijenja. Vi2=0V, Vi1=5V.
Sada bi napon Vx trebalo da iznosi:
V X (0 + ) = V X (0 ) + Vi1 = VT + V DD
ali zbog zatitne diode poraste samo do vrijednosti VDD. Posle toga napon na kondenzatoru poinje da
opada preko otpornika. Kvazistabilno stanje se zavrava kada napon Vx padne na vrijednost napona Vt.
Trajanje kvazistabilnog stanja je:
V ( ) V (0 + )
V
x
T1 = ln x
= RC ln DD
VT
V x ( ) V x (T1 )
Na poetku drugog kvazistabilnog stanja, zbog dejstva zastitne diode , napon Vx
naglo padne do nule i raste ka naponu VDD. Trajanje ovog ciklusa dato je izrazom:
V x ( ) V x (0 + )
V DD
ln
T2 = ln
=
RC
V DD VT
V x ( ) V x (T2 )
Slika 5.13
Na slici 5.13 prikazani su vremenskid dijagrami napona .
Slino kao kod monostabilnog kola , kod kojih perioda oscilacija malo zavisi od temperature ali jako
zavisi od varijacija napona Vt, ovo kolo nije pogodno za generisanje takta ija je uestanost oscilovanja
iznad 1MHz.
Najbolja stabilnost uestanosti dobija se ako se uestanost astabilnog multivibratora kontrolie
kristalom kvarca. Na slici 5.14 prikazane su neke od realizacija sa kvarcom.
Slika 5.14
5.6 Impulsni generatori sa komparatorima
5.6.1 Impulsni generatori sa regenerativnim komparatorima
ogvoren
zatvoren
(a)
(b)
Slika 5.15
Pragovi okidanja mitovog okidnog kola su VR1 i VR2. Pri tome je VR1< VR2 , aprebacivanje
komparatora je zanemarljivo malo. U poetnom stanju prekida R je otvoren, i kondenzator se puni
preko otpornika R1 , sa vremenskom konstantom :
1 = R1C
Kada napon na kondenzatoru dostigne napon okidanja VR2 ,komparator mijenja stanje na izlazu,
zatvara prekida i prazni kondenzator ka asimptotskom naponu:
Vp = Vcc
R2
R1 + R2
sa vremenskom konstantom:
2 = ( R1 R 2 ) C
Jedan od najvanijih uslova za oscilovanje kola je :
Vp < VR1
Ovaj uslov je potreban da bi kolo moglo da dostigne drugi okidni napon VR1.
Trajanje kvazistabilnog stanja , kada se kondenzator puni od napona VR1 do napona VR2 se moe
odrediti kao:
V V R1
T1 = 1 ln cc
Vcc V R 2
dok je vrijeme pranjenja kondenzatora dato izrazom:
V V R 2
T2 = 2 ln P
V P V R1
Perioda oscilacija iznosi:
V V R1
V P V R 2
T = T1 + T2 = 1 ln cc
+ 2 ln
V P V R1
Vcc V R 2
81
Slino kao i kod predhodne realizacije sa prekidaem kod koje smo imali dvije razliite vremenske
konstante , ovdje imamo samo jednu vremensku konstantu za punjenje i pranjenje, i ona iznosi:
= RC
V pVOL
T = T1 + T2 = { ln OH
VOH pVOH
p =
VOL pVOH
+ ln
VOL pVOL
R2
R1 + R2
Glavni razlozi za gerku koji se javljaju kod ovih realizacija su nedovoljne tanosti pragova okidanja
i njihove loe temperaturne stabilnosti. Ovi razlozi kao i konano vrijeme prebacivanja , ograniavaju
priimjenu ovih kola na uestanosti do 100 KHz. Mnogo bolji rezultati se dobijaju sa kolima koja koriste
neregenerativni komparatore, koja e biti opisana u sledeem izlaganju.
5.6.2 Impulsni generatori sa neregenerativnim komparatorima
Na slici 5.17 prestavljeno je kolo oscilatora koje koristi brzi neregenerativi komparator. Precizna
realizacija pragova okidanja izvrena je pomou razdjelnika napona RA,RB,RC i jo jedanog prekidaa P2.
Kada su prekidai otvoreni napon na kondenzatoru raste prema naponu napajanja i dostie gornji prag
okidanja:
VR 2 = VCC
RB + RC
RA + RB + RC
Promjena izaznog napona setuje RS kolo i zatvara prekidae P1 i P2.Zatvaranjem prekidaa poinje da
se smanjuje napon na kondezatoru koji tei:
VP = VCC
R2
R1 + R2 ,
82
Slika 5.17
VR1 = VCC
RB
RA + RB
Kada napon na kondenzatoru dostigne vrijednost napona VR1 tada se na izlazu komparatora pojavi
nii naponski nivo koji resetuje le kolo i ponovo iskljuuje prekidae , ime se proces ponavlja.
Nedostatci kod ove realizacije se javljaju zbog parazitne kapacitivnosti kod otpornika RA,RB,RC ,ime
se i granina uestanost oscilovanja ograniava na 100KHz. Ubrzavanje kola iz jednog kvazistabilnog
stanja u drugo moe se izvesti modifikacijom kola sa slike 5.17. Osnovna prednost ove realizacije ogleda
se u tome to su referentni pragovi okidanja fiksni.Time se postie skraenje prelaznog reima pri
promjeni stanja jer se ne uspostavljaju novi referentni naponi.
VR 2 = VCC
RB + RC
RA + RB + RC
VR1 = VCC
RC
R A + RB + RC
Kada je prekida R otvoren , napon na kondenzatoru eksponencijalno raste ka naponu napajanja. Kada
dostigne napon VR2 , komparator K1 promjeni stanje i setuje le kolo. Time se zatvara prekida R i
poinje pranjenje kondenzatora ka naponu Vr koji je jednak:
VP = VCC
R2
R1 + R2
Pranjenje se zavrava kada se dostigne donji prag VR1 jer tada komparator K2 promjeni stanje i
resetuje le kolo. Ovaj proces se dalje periodino ponavlja.
5.7 Integrisani tajmeri
Integrisani tajmeri slue za generisanje preciznih vremenskih intervala, ije je trajanje odreeno
sproljanjim RS komponentama. Prema principu rada ova kola se djele u dvije grupe:
1.Jednociklusni tajmeri su kola koja posle okidanja generiu impuls ije je trajanje odreeno spoljanjim
RS elementima.
83
2.Vieciklusni (brojaki) tajmeri su kola kod kojih se spoljanji kondenzator puni i prazni u toku vie
ciklusa generisanja vremenskog intervala. Broj punjenja i pranjenja je odreen odnosom djeljenja N
binarnog brojaa koji je dio integrisanog kola.
Ove vrste tajmera mogu da rade u monostabilnom i astabilnom nainu rada a tipine primjene su:
prcizno generisanje impulsa i kanjenja, generisanje takta niskih uestanosti, impulsna irinska i
poloajna modulacija.
5.7.1 Jednociklusni tajmeri
Principska ema jednog tajmera prikazana na slici 5.18 Slina je prethodnoj realizaciji relaksacionog
oscilatora .
Slika 5.18
U stabilnom stanju prekida R je zatvoren pa je napon na kondenzatoru jednak nuli. Dejstvom okidnog
impulsa (trigger) setuje se le kolo, otvara prekida i poinje generisanje impulsa .Napon na
kondenzatoru eksponencijalno raste ka naponu napajanja. Kada napon na kondenzatoru dostigne
vrijednost:
VP = VCC
R2
R1 + R2
komparator mijenja stanje , zatvara prekida R i time se zavrava generisani vremenski interval. Trajanje
impulsa moe se odrediti kao:
Vcc
T = RC ln
Vcc V p
5.7.2 Vieciklusni tajmeri
Slika 5.19
84
Binarni broja u emi sa slike 5.19 najee je realizovan kao niz D flipflopova MS tipa .
U stabilnom stanju relaksacioni oscilator ne radi a broja je resetovan. Posle okidanja tajmerskog kola
setuje se flipflop i aktivira se oscilator. Na svom izlazu daje niz pravougaonih impulsa ije je perioda
odreena spoljnim RC elementima. Binapni broja broji impulse sve dok se ne dostigne unaprijed
odreeni broj N tada se resetuje kontrolni flipflop, i prekida generisanje impulsa. Trajanje impulsa je
odreeno:
T0=NT=kNRC
Integrisani tajmer NE-555
Danas je ovo kolo najee korieo jednociklusno tajmersko kolo koje je odavno postalo industriski
standard.
Ovo integralno strujno kolo se koristi za TAJMING, tj. za odreivanje vremenskih intervala. Mnoga
strujna kola su sainjena od tajmera, vremenskih davaa, a to je najee 555 integralno kolo (krae IC =
integrated circuit). IC 555 je ip koji se koristi u mnogim kako kolskim projektima, tako i u ureajima
za komercijalnu upotebu kao to su video rekorderi i bilo koji drugi koji mogu da se vremenski
upravljaju, tj. da sami startuju i prekidaju akcije nakon odreenog vremena. Zato je korisno poznavati
princip rada ovog vanog integralnog kola.
555 IC ima osam pinova, stopa, ali funkcije dva od tih osam su vrlo bitne. To su pin dva i pin tri.
PIN 2: Ovo je pin na koji dolazi struja/napon u kolo koja zapoinje vremensku sekvencu, odnosno
odbrojavanje.
PIN 3: Sa ovog pina odlazi struja po zavretku odbrojavanja.
Elektronski davai vremena tajmeri, su okosnica kolskih projekata. Lako se da uveriti da se u
realizaciji elektronskih kola ova vrsta kolo moe koristiti u vie razliitih svrha. Postoji dosta pouzdanih
tajmera, ali IC 555 su najei. Bilo da povezujete ovo kolo na alarm ili tako da aktivira raunar, tajmer
je ipak opta komponenta.
555 tajmer integralno kolo, je vrlo stabilno, relativno jeftino i pouzdano. Moe se koristiti kao
monostabilno i kao astabilno kolo.
Kolo sa slike koje sledi je uproena verzija 555 IC kola. To je TAJMER. Kada je prekida zatvoren,
struja/napon ulazi u IC kroz pin 2, i kada zavri odbrojavanje, plasira strujne/naponske impulse sa pina 3
(izlaznog pina). Ovaj napon sa izlaznog pina ukljuuje tranzistor i dozvoljava LED diodi da svetli. Od
trenutka ukljuivanja prekidaa do trenutka kada e zasvetleti LED dioda moe protei od 1s do 20 min.
85
2-1
2-2
2-3
2-4
slika 2
Poev od slike 2-1 pa sve do 2-5,
postupno je prikazan tok dogaaja u kolu
tokom rada, tj. ta se sve odigrava u kolu
kada se pritisne prekida.
2-5
555 IC moe da ukljuuje i iskljuuje, tj. da utie na rad i drugih komponenata, ne samo LED
dioda. Na primer, moe da kontrolie relej pa tako da ukljuuje i iskljuuje drugo strujno kolo.
Kolo sa prethodne slike je uproena verzija stvarnog 555 IC. Standardno kolo podrazumeva i
otpornike i kondenzatore.
555 IC VREMENSKI DAVA TAJMER
ASTABILNO KOLO
Kada se 555 IC koristi kao astabilno kolo proizvodie impulse sve dok je prisutan izvor energije.
Ovako postavljeno kolo se moe koristiti u sluaju kada je potrebno naizmenino ukljuivati i iskljuivati
lampicu tj. LED diodu, ili na primer zujalicu. Ovo se moe primeniti u mnogim kolskim projektima. Kao
to se moe primetiti na slici koja sledi, pin est i pin dva su spojeni i povezani na masu (0 volti). Tako je
i najlake prepoznati da li je ovo kolo podeeno da radi u gore opisanom reimu.
86
3-1
3-2
slika 3
Na ovoj slici su prikazana tri osnovna
stanja u kolu kada je povezano da bude
astabilno.
3-3
DETALJNIJE O IC 555 KAO ASTABILNOM KOLU,
REALIZACIJA I PRIMENA
87
4-1
4-2
slika 4
(4-1, 4-2, 4-3)
Takoe primer astabilnog kola.
4-3
Ovo je klasino astabilno kolo kojim se upravlja LED diodom. Poznato je i kao LED bljeskalica,
zato to ukljuuje i iskljuuje LED diodu. Broj ukljuivanja diode u minutu zavisi od podeenosti
promenljivog otpornika.
Setimo se, 555 IC se aktivira strujom na pinu dva, a rastereuje se preko pina tri. Menjanjem
otpornosti na promenljivom otporniku utie se na vremenski period izmeu impulsa na pinu tri. Impuls
sa pina tri ukljuuje tranzistor koji tada omoguuje proticanje struje kroz LED diodu.
LED dioda se ukljuuje i iskljuuje jer se sa pina tri ovog astabilnog kola generiu impulsi sve dok
se ono potpuno ne odvoji od napajanja.
Ovo 555 IC kolo je vrlo slino onome s poetka prie i naziva se generator impulsa. Kola kao ovo
se esto koriste da proizvedu impuls ili bilo neki drugi signal koji e pobuditi neko drugo kolo. Ovaj
princip je prisutan u prostim alarmima.
Na primeru ija ema sledi, alarm se sastoji iz dva kola, jedno je 555 IC i ono e proizvesti
impuls, a drugo e registrovati taj impuls. Kada impuls pobudi drugo kolo u njemu e se aktivirati tj.
oglasiti zujalica.
88
Slika 5.21
Ovakva kombinacija kola se moe iskoristiti recimo na vratima. Kada su zatvorena alarm je
ukljuen. Prvo kolo 555 IC generie impuls i smeteno je na okviru vrata, a drugo kolo je postavljeno na
vratima i ono detektuje impuls. Ako se vrata otvore, drugo kolo nee moi da detektuje impuls jer e veza
izmeu dva kola biti prekinuta i oglasie se zujalica.
MAKETA ASTABILNOG 555 IC KOLA
KOMPONENTE:
slika 6
89
Astabilan znai da e IC 555 funkcionisati ponavljajui stanja: off on, off - on, off on. i tako
neprestano. Zato se esto moe nazvati i oscilatorom.
Ovo je tipino astabilno 555 IC kolo koje upravlja radom LED diode. Poznato je kao LED
bljeskalica jer dioda zasvetli, bljesne kada se ukljui, a zatim se iskljui, i tako ciklino. Broj zasvetljaja u
minuti moe se menjati podeavanjem promenljivog otpornika.
555 IC se aktivira strujom kroz pin dva, a upravlja ostalim delom kola kroz pin tri. Podeavanjem
otpornika direktno se utie na vreme meu impulsima na izlaznom pinu. Ti impulsi sa pina tri ukljuuju i
iskljuuju tranzistor koji dozvoljava LED diodi da svetli (bljesne).
LED dioda zasvetli pa se iskljui i tako u ciklusima jer ovo kolo pulsira sa pina tri sve dok
potpuno ne iskljui napajanje.
555 IC VREMENSKI DAVA TAJMER
MONOSTABILNO KOLO
Kada se 555 IC povee kao MONOSTABILNO kolo, prizvee samo jedan impuls. Monostabilno
kolo se moe opotrebiti da ukljui ili iskljui LED diodu samo jednom. I ovako povezan tajmer se vrlo
esto koristi u kolskim projektima.
Pogledajmo kolo sa slike koja sledi. Pinovi est i sedam spojeni i povezani na 9V. Ovo je najlaki
nain da se prepozna da li je 555 IC podeeno kao monastabilno.
90
7-1
7-2
7-3
7-4
7-5
slika 7
91
Monostabilan reim podrazumeva da e kolo kada se ukljui, jednom odbrojati a zatim e stati. Za
svaku novu vremensku sekvencu mora se prekida runo pritisnuti.
Slika 5.22
Na slici je prikazano 555 IC kolo koje je podeeno da ukljuuje zujalicu kada je prekida pritisnut;
zujalica e raditi osam sekundi. Ovo je monostabilno kolo jer ukljuuje samo jedanput. Prekida mora biti
pritisnut ponovo da bi se zujalica ponovo zaula.
Ako se u kolu sa prethodne slike umesto dela kola oznaenog isprekidanom linijom, smesti
zamenski deo kao sa slike koja sledi, 555 IC se tada moe koristiti za napajanje releja.
Slika 5.23
Tajmer sada moe da se koristi kao okida za relej kojim se moe upravljati nekim drugim kolom.
U ovom sluaju tajmer zadrava relej zatvorenim za unapred odreen vremenski period dozvoljavajui
drugom kolu da radi, a onda se relej otvara to prekida rad drugog kola.
92
555
1
2
3
4
5
6
7
8
Jedan od prvih primera kola koji generiu napon koji je linearna funkcija vremena je bio u sistemima
za elektrostatiko skretanje mlaza elektrona u katodnim cevima pa su zbog toga generatori linearnih
napona dobili naziv vremenske baze. Napon na kondenzatoru menja se po linearnom zakonu, ako je struja
kroz kondenzator konstantna, odnosno kvalitet linearnog generisanog napona zavisi od konstantnosti
struje kroz kondenzator. Stoga su se tokom vremena razvile dve tehnike generisanja linearnog napona.
Prva je zasnovana na konstrukciji kvalitetnih generatora konstantne struje i veoma je pogodna za
integrisane generatore. Druga se zasniva na primeni povratne sprege u cilju odravanja konstantne struje
u RC kolu. U okviru ovih ideja razvili su se dve vrste kola poznate pod nazivima Milerovi i Butstrep
integratori.
6.1 MILEROV INTEGRATOR
Principska ema iz koje se izvode sve varijante Milerovog integratora date su na slici 6.1.a.
Kondenzator S puni se kroz otpornik R iz naponskog izvora VBB . Kada ne bi bilo kontrolisanog
naponskog generatora, struja u kolu i napon na kondenzatoru bi bili eksponencijalnog karaktera.
Postojanje kontrolisanog naponskog generatora iji je napon jednak, ali suprotnog znaka od napona na
kondenzatoru, daje za posledicu postojanja konstantne struje. Sa slike 6.1.a, lako uoavamo da je napon
V NQ =0 pa kaemo da se taka N nalazi na virtuelnoj masi jer je taka Q uzemljena iz razloga to jedan
93
kraj kontrolisanog napona treba da bude uzemljen. Ako take N i Q uzmemo za ulaze pojaavaa
beskonanog pojaanja, a taku R za izlaz takvog pojaavaa dobija se osnovno kolo Milerovog
integratora prikazano na slici 6.1.b.
Sa slike 6.3.a gde je prikazana ekvivalentna ema koja odgovara procesu pranjenja kondenzatora
se vidi da se kolektorska struja tranzistora T2 sastoji iz komponente koja dolazi iz izvora za napajanje
kroz otpornik RC i komponente ija struja dolazi iz kondenzatora. Za kolektorsku struju tranzistora T2
vai:
Vcc vi (t )
iC 2 (t) =
- iC (t) = F i B 2 (t)= F [I R + iC (t )]
(1)
Rc
94
gde je I B =
(VBB VBE )
R
VCC vi (t )
F IR
(2)
RC
odnosno struja u kolu se moe prikazati uproenom ekvivalentnom emom prikazanoj na slici 6.3.b
( F
+ 1)iC (t ) =
Vidi se da je usled povratne sprege ekvivalentna vrednost kondenzatora poveana ( F +1) puta.
Ova pojava se naziva Milerov efekat.
Iz kola sa prehodne slike vremenska konstanta pranjenja kondenzatora je :
pr = RC C ( F + 1)
(3)
dok napon na izlazu tei ka vrednosti:
vi ( )= VCC F I R RC
koja je negativna. Kako je poetna vrednost izlaznog napona :
vi (0 + ) = VCC + (V BE VCES )
jednaina izlaznog napona je :
(4)
(5)
t
95
Drugi sluaj nastaje kad prekidaki tranzistor T1 provede u toku generisanja linearnog napona.
Tada se tranzistor T2 odmah koi i generisanje linearnog napona se prekida, to je prikazano
isprekidanim linijama na grafiku slike 6.2.b.
6.3 MILEROV INTEGRATOR SA OPERACIONIM POJAAVAEM
VM T VM
t
4 RC RC
(10)
(11)
96
(12)
97
Vremenska zavisnost ulaznog napona tokom intervala kada treba da se generie linearni izlazni
napon data je izrazom:
vu (t ) = VT (1 e )
gde je vremenska konstanta ulaznog kola:
= C1 ( RT + Ri1 ) ACRT
(16)
(17)
vi (t ) Avu (t ) = AVT (1 e )
(18)
Taka sa koje se uzima izlazni napon nije ista na emama sa slike 6.7.a i 6.7.b. Kako je izlazna
otpornost mala naponi u izlaznim takama R i R se malo razlikuju. Razvojem u red izraza (18) dobija se
:
V
t
t
t
R
1 +
(19)
vi (t ) AVT 1 BB t 1
2
RC 2 RCA Ru
Da bi se smanjila greka potrebno je da pojaanje bude to vee i da ulazna otpornost bude mnogo
vea od otpornosti R koja odreuje nagib linearnog napona. Vremenski interval u kojem se generie
linearni napon traje znatno krae od vremenske konstante .
98
Butstrep integrator koristi istu principsku emu iz koje se izvodi i kolo Milerovog integratora.
Osnovna razlika je u izboru take uzemljenja, jer se kod butsterp integratora uzemljuje taka P, odn.
spojna taka kondenzatora i kontrolisanog naponskog generatora. Principska ema Butstrep integratora
data je na slici 6.8.a. S obzirom na novi poloaj take uzemljenja pogodno je kao ulazni napon pojaavaa
uzeti napon na kondenzatoru a kao izlazni napon kontrolisanog generatora. Dakle pojaanje naponskog
pojaavaa treba da bude jednako jedinici. Takav generator linearnog napona sa jedininim pojaavaem
naziva se butstrep integrator, ije je osnovno kolo prikazano na slici 6.8.b.
Slika 6.8: Butstrep integrator: (a) principska ema, (b) osnovno kolo
6.6 BUTSTREP INTEGRATORI SA TRANZISTORIMA
Slika.6.9: Butstrep integrator sa tranzistorima: (a) ema kola, (b) vremenski dijagram napona
99
Generisanje linearnog napona zapoinjemo dovoenjem niskog napona na ulaz koji koi tranzistor
T1, struja kroz diodu i otpornik R poinje da puni kondenzator S. Porast napona na kondenzatoru prenosi
se na izlaz ako preko sprenog kondenzatora C S i na spoljnu taku diode i otpornika R. Dioda se zbog
toga zakoi na samom poetku generisanja linearnog napona, a struja kroz otpornik R dolazi iz sprenog
kondenzatora C S . Stoga je neophodno da kondenzator C S ima veliki kapacitet kako bi promena napona
na njemu bila to manja. Poetna struja kroz otpornik R i kondenzator C koja dalje ostaje konstantna,
iznosi iR(0+)=(VCC-VD-VCES)/R , pa se napon na kondenzatoru i napon na izlazu menjaju po linearnom
zakonu
V V D VCES
V
vi (t ) = VCES VBE + CC
t CC t
(20)
RC
RC
Generisanje linearnog napona se zavrava kada se dovede visoki napon na prekidaki tranzistor
T1 koji poinje da provodi. Sa obzorom da je kondenzator S napunjen, tranzistor T1 za vreme pranjenja
radi u aktivnom reimu sa velikom kolektorskom strujom zbog ega je napon na bazi tranzistora T1 vei
nego kada tranzistor radi u zasienju. Po pranjenju kondenzatora S, tranzistor T2 se zakoi, dioda D
provede, a kondenzator C S poinje da se dopunjuje kroz diodu D i otpornik RE , koji zbog toga mora
imati malu otpornost. Kada napon na izlazu opadne priblino za vrednost koju ima u stabilnom stanju
tranzistor T2 provede i radi u aktivnom reimu
Ako niski napon na ulazu zadrimo suvie dugo kod prekidakog tranzistora, izlazni napon bi
mogao da postane veoma velik pa tranzistor T2 ulazi u zasienje. Po ulasku u zasienje prestaje porast
izlaznog napona. Ovaj reim se izbegava za korienje, tako da e trajanje ulaznog impulsa , prema (20),
ograniava na Tmax = TL = RC .
Odstupanje izlaznog napona od linearnog oblika zavisi od vie uzroka:
-Pojaanje emiter folovera je uvek manje od jedinice;
-Ulazna otpornost tranzistora T2 nije beskonano velika (deo struje iz otpornika R ne puni kondenzator C
ve odlazi ka bazi tranzistora T2);
-Struja kroz otpornik nije konstantna.
6.7 BUTSTREP INTEGRATOR SA OPERACIONIM POJAAVAEM
Bolja linearnost izlaznog napona dobija se ako se kao jedinini pojaava upotrebi operacioni.
ema takvog kola data je na slici 6.10.
za ispitivanje linearnosti izlaznog napona dovoljno je odrediti vremensku zavisnost struje iu (t ). Za ulazni
deo kola sa slike 6.12.b, mogu se postaviti sledee jednaine u vremenskom domenu:
(25)
i S (t ) = iC (t ) + iu (t )
1
iC (t )dt = Ru iu (t )
(26)
C
1
1
iC (t )dt =
i S (t )dt + Ri1i S (t )
(27)
C
C1
Da bi se ovaj sistem integralnih jednaina sveo na sistem diferencijalnih jednaina potrebno je
diferencirati jednaine (26) i (27). Nakon toga se dobija
di (t )
1
(28)
iC (t )dt = Ru u
C
dt
di (t )
1
1
iC (t ) =
i S (t ) + Ri1 S
(29)
C
C1
dt
Sistem diferencijalnih jednaina (25),(28) i (29) moe se eliminacijom promenljivih iC (t ) i
i S (t ) svesti na diferencijalnu jednainu drugog reda sa konstantnim koeficijentima:
d 2 iu (t )
di (t )
+ M u + Niu (t ) = 0
2
dt
dt
(30)
gde je:
1
1 1 1
+
( + )
CRu Ri1 C C1
1
N=
CRu Ri1C1
Reenje ove diferencijalne jednaine je oblika:
iu (t ) = Pe ( x y ) t + Qe ( x + y )t
M =
(31)
(32)
(33)
gde je:
1
2
M
M
X = , Y = N
2
2
Integracione konstante P i Q odreuju se na osnovu poetnih uslova za struje:
V
diu (0)
1
i S (0) = iC (0) = CC , iu (0) = 0 ,
=
i C ( 0)
R
dt
CRu
tako da se dobija:
VCC
P = Q =
2CRRu y
2
V
R
C
t
1 A +
+
vi (t ) = A CC t 1
Ru C S
RC 2 RC
(34)
(35)
(36)
(37)
(38)
Drugi lan u zagradi predstavlja odstupanje izlaznog napona od linearnog oblika. Za malu greku
neophodno je da pojaanje bude blizu jedinici, da ulazna otpornost pojaavaa bude mnogo vea od
otpornosti R i da je sprena kapacitivnost C S mnogo vea od kapacitivnosti S. Neophodno je da
vremenski interval u kojem se generie linearni napon bude kratak.
102
TL max = RC
(39)
Sa razvojem tehnike integrisanih kola, pojavili su se vrlo kvalitetni izvori konstantne struje sa
veim brojem tranzistora. Sa takvim strujnim izvorima mogu se realizovati kola za generisanje linearnog
napona, iji je kvalitet isti ili bolji od odgovarajuih kola Milerovog ili butstrep integratora sa
operacionim pojaavaem. Korienjem kontrolisanih strujnih generatora mogue je na jednostavan nain
menjati trajanje linearnog napona na izlazu, odnosno uestanost oscilacija kod astabilnih kola. Osnovno
kolo generatora trougaonog napona realizovanog punjenjem i pranjenjem kondenzatora pomou izvora
konstantne struje prikazano je na slici 6.13.
U kolu sa slike 6.13 strujni izvor koji daje struju I 1 je stalno ukljuen, dok strujni izvor koji daje
struju I 2 > I 1 moe biti ukljuen ili iskljuen. Kada je strujni izvor I 2 iskljuen, kondenzator S se puni
konstantnom strujom I 1 do maksimalnog napona VT 2 koji predstavlja gornji prag okidanja mitovog
kola. Kada mitovo kolo promeni stanje, ukljuuje se strujni izvor I 2 koji prazni kondenzator S
konstantnom strujom I 2 - I 1 do minimalnog napona VT 1 koji predstavlja donji prag okidanja mitovog
kola. Tada mitovo kolo ponovo promeni stanje ime se strujni izvor I 2 iskljuuje i kondenzator ponovo
poinje da se puni. Oblici napona na kondenzatoru i na izlazu mitovog kola dati su na slici 6.14.
103
I1
I
1 1
f =
(VT 2 VT 1 )C I 2
(40)
(41)
(42)
7. KOMBINACIONE MREE
Digitalne logike mree se mogu klasifikovati u dve grupe, kombinacione i sekvencijalne. Izlazni
signal kombinacionih logikih mrea zavisi samo od tekuih vrednosti ulaznih signala (Elektromagnet
brave je aktiviran samo za vreme dok je taster u bilo kom stanu pritisnut).
Izlazi sekvencijalne logike mree zavise i od prethodne sekvence ulaznih signala.(Brava e se otvoriti
samo ako je otkucana ispravna ifra).
Kombinacione mree mogu da sadre proizvoljan broj logikih kola, ali izlazni signal sa bilo kog kola
se ne sme dovoditi na ulaz mree, kako ne bi uticao na ulaz istog tog kola.
Analiza kombinacionih mrea, na osnovu logikih ema, obuhvata predstavljanje mree
kombinacionim tabelama ili logikim jednainama. Sinteza poinje formalnim opisom eljenih funkcija
mree, a zatim se pogodnim metodama formira logika ema. Projekat mree je dalja nadgradnja sinteze
mree, gde se moraju uzeti u obzir realne karakteristike logikih kola, kao to su vreme propagacije kroz
kolo, margine uma, vreme usponske i opadajue ivice signala, faktor grananja i slino.
Pojedini tipovi mrea su dobili naziv prema funkciji koju obavljaju, na primer: dekoder, koder,
multiplekser, generator parnosti.
7.1 ANALIZA KOMBINACIONIH MREA
Osnovni cilj analize kombinacionih mrea je dobijanje formalnog opisa logike funkcije mree. Na
osnovu ovog opisa mogue su sledee operacije:
Analiza ponaanja mree za razliite kombinacije ulaznih signala.
Modifikacija algebarskog opisa mree kako bi se ista funkcija realizovala korienjem razliitih
familija logikih kola.
Korienje algebarskog opisa mree u analizi sloenog digitalnog sistema gde je posmatrana
mrea samo deo sistema.
Za formalan opis logikih mrea postoji vie naina. Trivijalan nain je formiranje kombinacione
tabele.
Kombinaciona tabela za mreu od n ulaza sadrae 2n ulaznih kombinacija. Za svaku od kombinacija
potrebno je definisati izlaze svih logikih kola u mrei, ukljuujui i izlaz same mree. Za kolo sa slike
kombinaciona tabela je:
104
Ista funkcija bi se dobila i da je ispisana kombinaciona tabela za sve kombinacije ulaznih promenljivih,
pa zatim, na osnovu tabele, formiran zbir proizvoda koji koduju neparne vrednosti. Kada je izvedena
logika funkcija zadate mree, mogue je modifikovati funkciju kako bi sintetizovana mrea bila
minimizovana, ili da bi se mrea realizovala eljenom familijom logikih kola.
105
Kombinaciona mrea prikazana na slici, ija je funkcija data jednainom, moe se realizovati
korienjem samo NI, ili samo NILI logikih kola. Primenom De-Morganove teoreme moe da se napie:
F = (X Y Z) (X Y Z) (X Z)
Iz jednaine se vidi da se analizirana mrea moe realizovati korienjem samo NI kola i invertora,
kako je to pokazano na slici:
Ista funkcija moe da se realizuje korienjem samo NILI logikih kola i invertora. Polazei od
prethodne jednaine, i primenjujui De-Morganovu teoremu, dobija se:
F = (X + Y + Z) + (X + Y + Z) + (X + Z)
Odnosno
F = (X + Y + Z) + (X + Y + Z) + (X + Z)
a mrea koja obavlja funkciju datu ovim izrazom prikazana je na slici.
Da bi preglednost nacrtanih logikih mrea bila vea, mree sa prethodnih slika mogu se crtati na
nain prikazan na slici a., odnosno b. respektivno.
a.
b.
Iz pravila prekidake algebre, odnosno iz De-Morganove teoreme, sledi:
ako je Z = A B onda je Z = A B = A + B , odnosno,
ako je Z = A + B onda je Z = A + B = A B .
Iz navedenih relacija se vidi da logiko kolo, koje obavlja funkciju logikog mnoenja za ulazne
promenljive, obavlja funkciju logikog sabiranja za komplemente tih istih ulaznih promenljivih. Takoe,
kolo koje obavlja funkciju logikog sabiranja, obavlja funkciju logikog mnoenja za komplemente
ulaznih promenljivih.
Usvojeno je da se kruiem na izlazu simbola kola obeleava funkcija invertovanja. Ako se to
pravilo proiri i na ulazne prikljuke logikih kola, s tim da krui na ulazu oznaava da su na ulazu kola
aktivni komplementi ulaznih promenljivih, tada se skup standardnih simbola logikih kola proiruje tako
106
da svako od kola moe u emi kombinacione mree da se predstavi logikom funkcijom koju obavlja,
vodei rauna o aktivnom nivou ulaznih signala.
Proireni skup simbola logikih kola prikazan je na slici:
Oznake ulaznih i izlaznih signala nisu standardizovane, ali je uobiajeno da se logike promenljive
oznaavaju velikim latininim slovima, ili skupom slova i brojeva. Pogodno je da nazivi signala imaju
mnemoniko znaenje, na primer: START, STOP, UK (ukljueno), ISK (iskljueno) i slino. U
sloenijim mreama, kao i u sistemima gde postoji i tekstualni opis mree, neophodno je nazivu signala
pridruiti oznaku koja definie da li je signal aktivan kao logika "0" ili "l". Na primer /START oznaava
da je START signal aktivan kao logika nula, dok bi ime signala bez kose crte oznaavalo signal sa
aktivnom jedinicom. Oznaka na kom je logikom nivou signal aktivan nije standardizovana. U literaturi
se najee susreu sledee oznake:
Za aktivnu jedinicu: START START.H START(H) START+
Za aktivnu nulu: /START START* START.L START(L) STARTOznake sufiksa H i L potiu od engleskog opisa signala: Active High Level (aktivan visok nivo),
odnosno Active Low Level (aktivan nizak nivo). U literaturi na naem jeziku susreu se sve navedene
oznake, a esto i sufiks V(visok) umesto H, odnosno N(nizak) umesto L.
Na slici je pokazan primer kombinacione logike mree sa pravilno oznaenim ulaznim i izlaznim
signalima. Primer predstavlja mreu za zadavanje zapisa na disku raunara. Signal zapisa bie aktivan
(ZAPIS.L=0), ako je ukljueno napajanje od 5V (N5V.H=l), ako je ukljueno napajanje od 12V
(N12V.H=1), ako je selektovan disk (SEL.H=l) i ako je zadat start zapisa (START.L=0). U protivnom,
zadavanjem starta e se generisati signal GREKA.L=O. Mrea generie i signal NDU.L, iji nizak nivo
oznaava da je napajanje disk jedinice ukljueno.
7.4 MINIMIZACIJA KOMBINACIONIH MREA
Minimizacija logikih funkcija se obavlja u cilju smanjenja broja logikih kola u mreama kojima se
date logike funkcije realizuju. Minimizacija se moe obavljati algebarski, tablino, grafiki i
raunarskim, odnosno, programskim metodama za minimizaciju. Od grafikih metoda najee se koristi
minimizacija pomou Karnoovih mapa.
107
Ispravan nain na koji treba formirati konture u Karnoovim mapama da bi se dobila minimalna
funkcija je sledei:
Formirati sve konture za datu funkciju, kako je to pokazano na slici
Na Karnoovoj mapi oznaiti one logike jedinice koje su obuhvaene samo jednom konturom,
to je pokazano zvezdicom
Ucrtati samo one konture koje obuhvataju oznaene jedinice. Ukoliko su sve logike jedinice
obuhvaene konturama, to je ovde sluaj, samo ove konture predstavljaju lanove minimalne funkcije.
Ako je nakon upisivanja kontura koje obuhvataju oznaene jedinice preostalo logikih jedinica
koje nisu obuhvaene ni jednom konturom, docrtati samo konture koje obuhvataju preostale jedinice.
Ucrtane konture, zajedno sa konturama koje obuhvataju oznaene jedinice, sada predstavljaju lanove
minimalne funkcije.
Ponekad je potrebno sintetizovati kombinacionu mreu u kojoj se odreene kombinacije ulaznih
logikih promenljivih nikad ne mogu pojaviti, odnosno, da za odreene kombinacije ulaznih
promenljivih, nije od znaaja logika vrednost izlaza mree. Ove kombinacije ulaznih promenljivih
nazivaju se zabranjena stanja, odnosno stanja bez znaaja. Zabranjena stanja i stanja bez znaaja imaju
isti tretman prilikom minimizacije kombinacionih mrea.
Kada se minimizira funkcija koja sadri zabranjena stanja ili stanja bez znaaja (oznaena sa X) treba
se pridravati sledeih pravila:
Dozvoljeno je obuhvatanje X polja konturama koje sadre jedinice (u cilju formiranja to vee
konture).
Nije neophodno da sva X polja budu obuhvaena konturama.
Nije potrebno da se obrazuju konture koje sadre samo X polja. Konturama moraju biti
obuhvaene sve jedinice.
Konturama ne sme biti obuhvaena ni jedna nula.
7.5 PROJEKTOVANJE REALNIH KOMBINACIONIH MREA
Izlazni faktor grananja je dat u katalogu od strane proizvoaa. Izraava se kao broj koji oznaava
koliko se ulaza kola iste familije moe prikljuiti na posmatrani izlaz. Ulazno optereenje je, za
108
standardna kola posmatrane familije, najee 1, meutim, za kompleksnija integrisana kola ulazno
optereenje moe biti i razliito od 1, tako da prilikom provere optereenosti kola o ovome treba voditi
rauna. Ukupan zbir jedininih ulaznih optereenja prikljuenih na izlaz bilo kog logikog kola mora da
bude manji ili jednak izlaznom faktoru grananja tog kola. Ukoliko to nije sluaj, neophodno je
modifikovati mreu tako da ni jedno kolo ne bude preoptereeno. Zbog konanog vremena propagacije
kroz logika kola, ova modifikacija moe da unese nepravilnosti u vremenski odziv mree. Ponekad se
ulazno optereenje logikog kola naziva ulazni faktor grananja, fan in.
U sluaju da se u istoj mrei koriste logika kola raznih familija, to nije redak sluaj, pravilno
projektovanje mree u pogledu optereenosti logikih kola je sloenije. Ako je naponski nivo logike nule
i logike jedinice isti za kola iz razliitih familija koja se spreu, potrebno je, iz kataloga kola iji se izlaz
koristi, ustanoviti maksimalnu izlaznu struju za visoki izlazni nivo (IOH) i maksimalnu izlaznu struju za
nizak izlazni nivo (IOL). Za sva kola prikljuena na posmatrani izlaz potrebno je ustanoviti maksimalne
ulazne struje za visoki i niski nivo, IIH i IIL respektivno.
Ispravno projektovana mrea mora da zadovolji uslove:
n
I OH I IH i
i =1
I OL I ILi
i =1
Ako primenjena logika kola imaju izlazni faktor grananja 4, a ulazno optereenje 1, sa slike se,
brojanjem prikljuenih kola na izlaz kola 1, zakljuuje da je kolo 1 preoptereeno.
Neophodno je modifikovati mreu tako da ni jedno kolo ne bude optereeno sa vie od 4 ulaza, a da
izlazna funkcija kola ostane nepromenjena. Ovo se moe postii dodavanjem dva invertora, kako je to
prikazano na slici:
Izlazna funkcija je ostala nepromenjena, faktor grananja za sva kola u mrei je zadovoljen, ali se, zbog
konanog vremena propagacije kroz invertore 1a i lb, ukupno kanjenje kroz deo mree povealo. Za
kombinacije ulaznih promenljivih ABC i ABC ukupno kanjenje kroz mreu, nakon pojave signala
TAKT.L, je jednako kanjenju kroz 3 logika kola, dok je za ostale kombinacije ulaznih promenljivih
kanjenje vee i jednako je zbiru kanjenja 5 logikih kola.
Razliito kanjenje izlaznog signala za razliite kombinacije vrednosti ulaznih promenljivih u istoj
mrei, moe da izazove nepravilnosti u radu ureaja u kome se mrea koristi. Iz tih razloga, se za
rastereenje kola 1 koriste tri, umesto dva invertora i korigovana mrea je prikazana na slici:
109
slika A
U mrei sa slike signal TAKT.L propagira do izlaza mree kroz jednak broj logikih kola nezavisno od
kombinacije vrednosti ulaznih promenljivih.
7.7 VREMENSKI ODZIV KOMBINACIONIH MREA
Ovakav nain prikazivanja signala, koji se susree u katalozima digitalnih komponenti, definie
sledee:
- U vremenskom intervalu A B
signal L je u stanju logike "0".
- U vremenskom intervalu B C
signal L je u stanju logike "1".
- U bilo kom trenutku intervala C D L moe da promeni stanje iz "1" u "0".
- U intervalu D E
L je u stanju "0".
- U intervalu E F
L moe (ne mora) da promeni logiko stanje.
- U intervalu F G
L moe biti "0" ili "1" (ne sme da se menja).
- U intervalu G H
L moe da menja stanje.
- Najkasnije u trenutku H
L mora da zauzme stanje "1".
Pridravajui se navedenih pravila, na slici a. prikazan je vremenski dijagram mree sa slike A. Na
prikazanom dijagramu su zanemarena kanjenja kroz logika kola. Na slici b. prikazan je vremenski
dijagram za istu mreu na kome su uzeta u obzir vremena propagacije i tolerancije vremena propagacije
za familiju upotrebljenih logikih kola.
slika a.
slika b.
Za svaku familiju logikih kola u katalogu je naznaeno tipino vreme propagacije - td, minimalno tdmin i maksimalno vreme propagacije - tdmin (uobiajeno je da se ova vremena navode odvojeno za
usponsku ivicu signala tLH , odnosno za silaznu ivicu signala tHL). Vremena tmax i tmin se odreuju iz
uslova da za vreme aktivnog stanja sinhronizacionog signala TAKT.L, na kolima na kojima se obavlja
110
formiranje logikih proizvoda (logika kola 5 do 9) ne sme da doe do promene logikih promenljivih.
Signal TAKT.L na putu do logikih kola 5 do 9 prolazi kroz tri invertora (1-la-lb, odnosno, 1-la-lc), tako
da je vreme propagacije 3td , dok ulazne promenijive A, B i C prolaze kroz po jedan invertor, 2, 3 ili 4
respektivno, tako da vreme propagacije do ulaza u kola za formiranje proizvoda iznosi td.
Da bi mrea ispravno funkcionisala, oigledno je da maksimalno vreme kanjenja ulaznih
promenljivih u odnosu na silaznu ivicu takta moe da iznosi 2 td. Istim rezonovanjem odreuje se i
minimalno vreme koje treba da protekne od trenutka kada takt postane neaktivan do trenutka kada ulazne
promenljive mogu da promene vrednost, odnosno:
tmax=tmin=2td
Uslov dat ovom jednainom bio bi ispravan u sluaju da sva logika kola imaju identino vreme
propagacije td. Za pouzdano fankcionisanje mree potrebno je posmatrati najnepovoljniji sluaj u pogledu
tolerancija vremena propagacije. Za vreme tmax najnepovoljniji sluaj je da invertori 1, la, 1b i 1c imaju
minimalno vreme propagacije, a invertori 2, 3 i 4 maksimalno. Najnepovoljniji sluaj za vreme tmin je da
invertori kroz koje propagira signal TAKT.L imaju maksimalno vreme propagacije, a invertori koji
komplementiraju ulazne promenljive minimalno. Na osnovu ovog razmatranja prethodna jednaina
postaje:
tmax=3 tdmin- tdmax
tmin=3 tdmax- tdmin
Relacije definiu uslove za vremenski poloaj ulaznih promenljivih u odnosu na taktni signal.
Vremensko kanjenje izlaznog signala se, po pravilu, referie u odnosu na taktni signal, u ovom
sluaju na signal TAKT.L Minimalno vreme kanjenja izlaznog signala F u odnosu na aktivnu ivicu
taktnog signala (tkmin) zavisi od broja logikih kola u lancu kroz koji taktni signal propagira, od vremena
propagacije kroz logika kola i od tolerancije vremena propagacije.
Kada se digitalna mrea koristi u sklopu sloenog digitalnog sistema, neophodno je da se definie u
kom vremenskom intervalu izlazna promenljiva mree pouzdano predstavlja zadatu funkciju koju mrea
treba da obavlja. Na vremenskom dijagramu na slici b. ovaj interval je oznaen sa tFizl. Na dijagramu je
prikazano da izlazni signal moe da dobije vrednost "1" najranije nakon vremena tkmin, da e sigurno
dobiti vrednost "1" nakon vremena tFH i da e sigurno zadrati vrednost "1" do isteka vremena tFizl.
Sa vremenskog dijagrama se vidi da izlazni signal mree nema definisanu vrednost u vremenskim
intervalima tkmin do tFH i tFL do tkmax. Ovo je logino s obzirom na toleranciju vremena propagacije kroz
logika kola. Ako se izlazni signal mree sa slike A koristi kao ulazni signal za neku drugu mreu,
neophodno je voditi rauna o intervalu vremena u kome je izlazni signal posmatrane mree vaei.
7.8 MOGUE GREKE IZAZVANE KANJENJEM LOGIKIH KOLA
Usled konanog vremena propagacije kroz logika kola izlazni signal iz kombinacione mree moe, u
kratkim vremenskim intervalima, da ne odgovara funkciji koja je dobijena analizom ili sintezom mree
gde kanjenje kroz kola nije uzimano u obzir.
Na izlazu mree moe da se pojavi kratkotrajni impuls u vreme kada sa oekuje da je logiki nivo
stabilan. Ovakav kratkotrajni impuls, koji u stvari predstavlja smetnju je nazvan glitch (gli).
Za sloene mree, gde je teko izvriti analizu u pogledu mogunosti pojave glia, najee se uvodi
sinhronizacioni signal koji zabranjuje pojavu izlaznog signala dok se sva prelazna stanja u mrei ne
zavre. Na slici je dat primer mree gde je, ako se potuje vremenski dijagram mogunost pojave glia
eliminisana.
111
Sinhronizacioni signal SINH.H se generie najranije nakon vremena ts od trenutka kada su sve ulazne
promenijive zauzele stabilnu vrednost. Izlaz mree, Fs je vaei samo za vreme sinhronizacionog signala.
Sinhronizacija zahteva vei broj logikih kola, a moe nedopustivo da uspori rad mree. Da bi se
izbegla sinhronizacija, neophodno je izvriti analizu mree na mogunost pojave glia. Ukoliko se pokae
da postoji mogunost pojave glia, makar za najnepovoljnije tolerancije kanjenja kroz logika kola,
mreu treba modifikovati.
Kombinaciona mrea treba da bude projektovana tako da, ako na ulazu mree, u odreenom
vremenskom trenutku, samo jedna promenljiva menja vrednost, na izlazu mree ne sme da postoji
mogunost pojave glia. Ako mogunost pojave glia nije analizirana, gli na izlazu moe da se pojavi
kao lana nula, lana jedinica ili kao viestruka promena nivoa.
Kao primer pojave lane nule moe da poslui mrea prikazana na slici. Izlazna funkcija mree je data
izrazom:
F = AB + BC
Ako je A=C=1, bez obzira na vrednost ulazne promenijive B, izlazna funkcija F treba da ima vrednost
1, to bi i bio sluaj da je vreme propagacije kroz logika kola zanemarljivo. Meutim postoji interval
vremena u kome su oba logika proizvoda (AB i BC ) logika nula, tako da e se na izlazu pojaviti gli,
odnosno lana nula.
Za kombinacione mree koje su sintetizovane kao zbir logikih proizvoda, mogunost pojavljivanja
lane nule se moe ustanoviti pomou Karnoovih mapa. Za mreu sa prethodne slike Karnoova mapa je
prikazana na sledeoj slici.
Sa slike a. se vidi da su konture koje predstavljaju logike proizvode razdvojene i da ne postoji kontura
koja bi zahvatala oba proizvoda. Iz mape sa slike se direktno zakljuuje da, poto su logiki proizvodi
nezavisni, moe da se dogodi da jedan od proizvoda postane nula pre nego to, zbog kanjenja kroz kola,
drugi postane jedinica, te u mrei postoji mogunost pojave lane nule.
Modifikacija mree u cilju spreavanja generisanja lane nule obavija se dodavanjem konture koja e
da sadri zajednika polja sa ve postojeim konturama u Karnoovoj mapi. Ovo je prikazano na slici b., a
modifikovana mrea, u kojoj nema mogunosti generisanja lane nule, na slici:
112
Za vreme dok je A=C=1 obezbeeno je da je F=1 bez obzira na promenljivu B, ime je generisanje
lane nule eliminisano, a ukupno vreme propagacije kroz mreu nije poveano.
Kombinacione mree realizovane kao suma logikih proizvoda (korienjem I - ILI, odnosno NI - NI
kola) nemaju mogunost generisanja lane jedinice. Ovo se lako moe zakljuiti posmatranjem funkcije:
F = AB + BC . Da bi ovaj izraz imao vrednost logike nule bez obzira na stanje promenljive B, potrebno
je da je A=0 i C=0. Ako je ovaj uslov ispunjen, tada je F=0 bez obzira na vreme propagacije kroz logika
kola.
Lana jedinica moe da se pojavi na izlazu kombinacionih mrea realizovanih kao proizvod logikih
suma. Mrea, prikazana na slici:
F = ( A + B) ( B + C )
za A=C=0, u sluaju da je kanjenje kroz koriena logika kola zanemarljivo, ima izlaz F=0, bez obzira
na vrednost promenljive B. Ako se kanjenje kroz kola uzme u obzir, na izlazu kola e se javiti lana
jedinica, kako je to pokazano na vremenskom dijagramu na slici b, gde je zanemareno kanjenje kroz
izlazno I kolo.
Mree, formirane kao proizvod logikih suma (korienjem ILI - I, odnosno NILI - NILI kola), nemaju
mogunost generisanja lane nule.
Mogunost viestruke promene izlaznog nivoa mree, nakon promene logikog nivoa samo jedne
ulazne promenljive, postoji ako se u mrei koriste logika kola sa razliitim vremenom propagacije (kola
razliitih familija), ili je rastereenje ulaznih promenljivih (zbog faktora grananja), izvreno na nepravilan
nain. Na slici je prikazan primer mree koja, zbog nepravilnog naina rastereenja signala B, u sluaju
kada je A=C=D=0, generie viestruku promenu izlaznog signala kada B promeni nivo od 0 na 1.
Sa slike se vidi da deo mree koji ine kola 1, 5, 6 i 7 predstavlja mreu u kojoj nije eliminisana
mogunost generisanja lane jedinice. Deo mree koji obrazuju kola 3, 4, 8, 9 i 10 predstavlja standardno
"iskljuivo ILI" kolo. Ulazni signal B je rastereen invertorima 1 i 2, tako da se na izlazu invertora 2
generie zakanjeni signal Bz, koji je u stacionarnom reimu rada jednak signalu B. Na slici b. prikazan je
113
vremenski dijagram mree. Izlazni signal F, nakon prelaska signala B sa nivoa 0 na 1, dva puta menja
nivo pre nego to dostigne stacionarnu vrednost logike jedinice.
U navedenom primeru mogunost viestruke promene izlaznog signala se moe izbei na dva naina:
modifikacijom dela mree u cilju onemoguivanja lane jedinice, ili korienjem vremenski identinog
ulaznog signala B na svim ulaznim prikljucima mree. Ovo poslednje bi se postiglo time to bi se na
ulazu kola 5, umesto signala B, koristio signal Bz.
Generalna pravila za projektovanje kombinacionih mrea koje nemaju mogunost viestruke promene
izlaznog nivoa su:
Bez posebne analize nije dozvoljeno u kombinacionoj mrei koristiti kola sa razliitim
vremenom propagacije.
Modifikovati sve delove mree tako da nemaju mogunost generisanja lane nule ili lane
jedinice.
Obezbediti da sve ulazne promenljive mree menjaju vrednost u istom vremenskom trenutku.
7.9 TROSTATIKI BAFERI
Izlazni signal trostatikih kola moe biti logika nula, logika jedinica, ili izlaz moe biti u stanju
visoke impedanse. Trostatika kola mogu biti logika I, ILI, NI, NILI, invertori i neinvertujui
pojaavai. Ukoliko trostatiki invertori, odnosno neinvertujui pojaavai imaju povean izlazni faktor
grananja u odnosu na standardna kola date familije, takva kola se nazivaju trostatiki baferi ili trostatiki
drajveri. Na slici su prikazani standardni simboli za trostatike bafere:
Signal koji prebacuje kolo u stanje visoke impedanse naziva se signal dozvole ili signal aktiviranja i
najee se obeleava slovom E (enable).
Simbol (a) na slici predstavlja neinvertujui trostatiki bafer, dok simbol (b) predstavlja invertujui
bafer. Oba ova bafera su aktivna kada je signal dozvole E=1, dok su za E=0 u stanji visoke impedanse.
Bafer (a), za E=1 predstavlja neinvertujui pojaava, dok bafer (b) za E=1 predstavlja invertor.
Baferi na slici (c) i (d) predstavljaju neinvertujui pojaava, odnosno invertor, aktivan za E=0,
odnosno u stanju visoke impedanse kada je signal dozvole E=1.
Na slici je prikazan digitalni sistem u kome se sa logikih mrea A, B, C ili D, signali FA, FB, FC, ili
FD prosleuju logikoj mrei L preko zajednike linije. Signali "dozvole", EA do ED moraju biti
generisani u razliitim vremenskim intervalima, kao ne bi dolo do "sudara" na zajednikoj izlaznoj liniji.
Trostatiki baferi su nali vrlo veliku primenu u savremenim digitalnim sistemima, naroito u
raunarskim sistemima. Magistrala je jedna ili vie linija preko kojih se prenosi informacija u okviru
digitalnog sistema. Poto u principu, upis i itanje u raunarskom sistemu ne moe da se obavlja u isto
vreme, bilo bi neracionalno da se koriste odvojeni spojni putevi. Prikljuivanje podsistema na magistralu
prikazano je na slici.
114
Broj podsistema koji mogu biti prikljueni na magistralu zavisi od izlaznog faktora grananja
primenjenih trostatikih bafera. U sluaju da je broj ureaja koje treba prikljuiti na magistralu takav da
se premauje izlazni faktor grananja, neophodno je podeliti magistralu na sekcije. U takvim sistemima
ureaji prikljueni na razliite sekcije takoe treba da razmenjuju informacije u oba smera. Svaka linija
magistrale izmeu sekcija treba da bude spojena tako da proputa logike signale u oba smera. Na slici je
prikazana jedna linija magistrale izdeljena na sekcije trostatikim baferima.
Sa slike se vidi da zahtevani oblik signala SMERA.H nije jednostavno generisati. Da bi se obezbedilo
dovoljno vremena da se deaktivira bafer TB, pre nego to bafer B postane aktivan, signal SMERA.H treba
da postane 0 pre nego to signal EB postane 1. Signal SMERA.H bi trebalo da unapred, pre aktiviranja
bafera na odreenoj sekciji, menja vrednost prilikom svake promene smera slanja signala izmeu sekcija
magistrale, a da zadrava vrednost ako se ne menja smer. Jednostavan nain za kontrolu aktiviranja
trostatikih bafera TB1 i TB2 je da se dozvoli aktiviranje jednog od bafera samo ako postoji signal
115
dozvole na bilo kojoj sekciji magistrale. Zavisno od sekcije na kojoj se pristupa magistrali, aktivira se
samo bafer za zahtevani smer. Kombinaciona mrea koja ovo obezbeuje je:
Ako se signal za aktiviranje bafera generie mreom sa ove slike, vremenski dijagram e izgledati kao
na datoj slici. Zanemarena su kanjenja kroz logika kola i bafere. Takoe se sa slike vidi da je, za vreme
dok nije aktiviran ni jedan izlazni bafer, magistrala u stanju visoke impedanse, to se na vremenskim
dijagramima predstavlja horizontalnom linijom na sredini izmeu nivoa logike nule i jedinice.
Trostatiki baferi vezani tako da proputaju logike signale u oba smera, kao to su baferi TB1, i TB2,
nazivaju se bidirekcioni trostatiki baferi. Mogu biti pakovani po 4 do 6 invertujuih ili neinvertujuih
bafera sa odvojenim signalom dozvole, po 8 bafera sa zajednikim signalom dozvole ili po 8
bidirekcionih bafera sa zajednikim signalom dozvole i signalom smera.
Magistrale raunarskih sistema najee sadre osam linija, ili multiple od po osam linija, tako da su
integrisani trostatiki baferi najee pakovani sa osam bidirekcionih bafera u ipu, a izlazni faktor
grananja je najee izmeu 25 i 50.
Na slici je prikazana logika ema integrisanog kola 74HC640:
Mrea sadri 8 bidirekcionih bafera i logika kola za generisanje zajednikih signala dozvole. Signal
OUTPUT ENABLE, kada je aktivan (na niskom logikom nivou), aktivira trostatike bafere u smeru A
ka B u sluaju da je signal DIRECTION = 1, a u smeru B ka A, kada je DIRECTION = 0. Poto se ovakvi
baferi najee koriste za meusobno spajanje sekcija magistrale, ili spajanje dve magistrale, dobili su
naziv bidirekcioni baferi magistrale.
Integrisani trostatiki baferi mogu biti realizovani kao mitova kola, kako bi se ulaznim histerezisom
poveao imunitet na smetnje.
7.12 DEKODERI
Dekoderi su kombinacione mree sa vie ulaza i vie izlaza, gde svaka dozvoljena kombinacija ulaznih
promenljivih aktivira poseban izlaz. Dekoderi mogu biti potpuni, u kojima za n ulaznih promenljivih
postoji 2n izlaznih funkcija i nepotpuni, gde je broj izlaznih funkcija manji od 2n, odnosno gde se
odreene kombinacije ulaznih promenljivih ne mogu pojaviti.
116
Potpuni dekoderi se esto nazivaju i binarni dekoderi, poto su ulazne promenljive binarno kodovani
brojevi, a za svaku kombinaciju ulaznih promenljivih postoji jedan, i samo jedan, aktivan izlaz iz mree.
Ako trocifreni binarni broj A2, A1, A0 predstavlja ulaz u dekodersku mreu, tada e postojati 23
kombinacija ulaznih promenljivih, odnosno 8 izlaza iz mree. Sve kombinacije ulaznih i izlaznih
promenljivih prikazane su tabelom:
Iz tabele se vidi da svaka izlazna funkcija mree sadri samo po jedan lan logikog proizvoda, da se
mrea moe realizovati korienjem samo I kola i invertora i da minimizacija mree nije mogua. Dekoder
prikazan na slici:
se najee naziva 3/8 ili 1 od 8 dekoder. Moe biti realizovan I kolima i invertorima, ili NI kolima i
invertorima. U sluaju kada se za formiranje logikih proizvoda koriste NI kola, izlazi dekodera su
aktivne nule. Dekoder optereuje ulazne promenljive faktorom 5, a u sluaju da se ulazne promenljive ne
menjaju sinhrono, mogua je pojava glieva na izlazima. Iz navedenih razloga, prilikom praktine
realizacije dekodera, ulazne promenljive se rastereuju dodatnim invertorima, a izlazi dekodera se
uslovljavaju postojanjem sinhronizacionog signala E. Signal E, koji se naziva i signal dozvole treba drati
na nultom (neaktivnom) nivou za vreme dok ulazne promenljive menjaju vrednost, a na nivou 1
(aktivnom), kada su ulazne promenljive stabilne. Signal dozvole se koristi i prilikom kaskadnog vezivanja
dekodera.
Modifikovana ema dekodera 3/8 prikazana je na slici.
Dekoderi se, kao integrisane komponente, izrauju u razliitim pakovanjima, odnosno sa razliitim
brojem ulaza i izlaza. Najei su 2/4, 3/8 i 4/16 dekoderi.
Dekoderi se u emama digitalnih sistema oznaavaju pravougaonim simbolom sa naznaenim ulaznim,
izlaznim i kontrolnim signalima. Unutar pravougaonika se ispisuje vrsta dekodera. Kontrolni signali se
najee obeleavaju sa E (Enable) ili CS (Chip Select). Na slici su prikazani simbol za dekoder 3/8, i
117
vremenski dijagrami istog dekodera. Kanjenje bilo kog izlaza se definie, kako u odnosu na promenu
ulaznih promenljivih Ai, tako i u odnosu na CS signale.
Binarni dekoderi se mogu koristiti i za generisanje logikih funkcija izraenih zbirom proizvoda. Ako
se posmatra funkcija:
F = ABC + ABC + ABC
tada kombinaciona mrea koja generie ovu funkciju moe biti realizovana kao na slici:
gde su logiki proizvodi generisani dekoderskom mreom, a suma je oformljena NI kolom, koje obavlja
ILI funkciju za, invertovane ulazne signale. Kontrolni CS signali su prikljueni na odgovarajui logiki
nivo kako bi bio zadovoljen uslov iz jednaine:
E = CS1.H CS 2.L CS 3.L = 1
7.15 NEPOTPUNI DEKODERI
Pored potpunih, binarnih dekodera, dekoderi mogu biti i nepotpuni, odnosno, odreene kombinacije
ulaznih promenljivih se ne mogu pojaviti na ulazu kombinacione mree. Nepotpuni dekoderi mogu biti
realizovani na identian nain kao i potpuni, s tim to e I, odnosno NI kola, koja generiu proizvode koji
se ne mogu pojaviti, biti izostavljena. Ovakav nain realizacije dekodera je korektan, ali mrea nije
minimalna.
Tipian primer nepotpunog dekodera je BCD dekoder, koji dekoduje binarno kodovanu decimalnu
cifru. U tabeli su prikazane dozvoljene kombinacije binarnih promenljivih A0, A1, A2 i A3 odnosno
kombinacije koje koduju binarne brojeve 0 do 9.
118
Kombinacije koje koduju logike proizvode 10 do 15 ne mogu da se pojave u BCD kodu, tako da se
kombinaciona mrea moe minimizirati.
Na slici je prikazan i logiki simbol i logika ema BCD dekodera. Oznaka BCD dekodera moe biti: 1
od 10, 4/10 ili BCD/DC dekoder (binarno kodovane decimalne cifre u decimalne cifre). Signal E na slici
je signal dozvole, odnosno, sinhronizacioni signal.
Integrisani
BCD
dekoderi
takoe
mogu
imati
signal
E
generisan
funkcijom
E = CS1.H CS 2.L CS 3.L = 1 , odnosno, izrauju se dekoderi koji se selektuju signalima CS1, CS2 i
CS3
7.16 KODERI
Logika mrea kodera se moe sintetizovati na osnovu kombinacione tabele ulaznih i izlaznih
promenljivih. Kombinaciona tabela za potpuni koder koji 8 digitalnih signala koduje u trocifren binarni
broj data je u tabeli:
Mrea definisana tabelom moe se realizovati korienjem tri etvoroulazna ILI kola, kako je to
prikazano na slici.
119
Funkcija kodera je suprotna funkciji dekodera. Na ulazu je aktivan jedan od 2n signala, koji na izlazu
koduje binarni broj od n bita. Koder je sintetizovan korienjem n ILI kola. Svako kolo ima 2n ulaza.
Koder sa slike koduje binarni broj koji odgovara aktiviranom ulaznom signalu. Primena ovakvog kodera
u digitalnim sistemima moe da dovede do pogrenog kodovanja iz dva razloga: ulazni signal A0 nije
prikljuen na mreu kodera, tako da se stanje A0=1 ne razlikuje od stanja kada nijedan signal nije
aktiviran i drugo, u sluaju da se vreme propagacije korienih ILI kola razlikuje, postojae vremenski
interval u kome kod nee odgovarati ulaznom signalu. Kombinaciona mrea na slici:
predstavlja koder u kome je izlazni kod sigurno vaei za vreme kada je sinhronizacioni signal DV=1
(DV je skraenica od engl. Data Valid - podaci vae).
Invertori 1 do 15 obezbeuju da ulazni faktor optereenja bude 1. Signal DV e postati DV=1 kad god
je neki od ulaznih signala aktivan, ukljuujui i signal A0. Generisanje signala DV propagira kroz pet
logikih kola, tako da e se na izlazu mree pojaviti zakanjen u odnosu na izlazne signale Yi koji se
generiu lancem od etiri logika kola. Kada bilo koji ulazni signal X, postane logika nula, izlazni
signali Yi postaju 1 (neaktivni) nakon kanjenja od etiri logika kola, meutim signal DV je pao na nulu
nakon kanjenja od tri kola, poto kanjenje invertora 16 i 17 ne utie na deaktiviranje DV s obzirom da
je signal B direktno doveden na izlazno I kolo.
Nepotpuni koderi se sintetizuju na identian nain kao i potpuni samo je kod nepotpunih kodera broj
ulaza manji od 2n (n je broj izlaza). Najee korien nepotpuni koder je koder decimalne cifre u BCD
kodovani broj. Mrea ima 10 ulaza i 4 izlaza a sintetizovana je pomou tabele na slici:
Y0 = A1 + A3 + A5 + A7 + A9
Y1 = A2 + A3 + A6 + A7
Y2 = A4 + A5 + A6 + A7
Y3 = A8 + A9
120
U sluaju da su jednovremeno aktivna dva, ili vie ulaznih signala, koder e generisati pogrean kod,
pa se do sada opisani koderi ne mogu koristiti. Potrebno je modifikovati mreu kodera tako da se ulaznim
linijama odredi prioritet, pa ako se jednovremeno pojave vie ulaza, na izlazu e se generisati kod ulaza sa
najviim prioritetom. Ovakav koder se naziva prioritetni koder (priority encoder).
Prioritetni koder se moe sintetizovati korienjem obinog kodera i prioritetne mree, kako je to, za
koder 8/3, prikazano na slici:
Prioritetna mrea treba da obezbedi, da kad je aktivan signal dozvole E, bez obzira na broj aktivnih
signala, na izlazu postoji samo jedan aktivan signal. Za E=0 svi APi signali treba da su neaktivni. Ako se
usvoji da je ulazni signal A7 najvieg prioriteta, tada e za prioritetnu mreu da vae relacije:
AP7 = E A7
AP6 = E A6 A7
AP5 = E A5 A6 A7
.. .
AP0 = E A0 A1 A2 A3 A4 A5 A6 A7
i
Kao integrisane komponente se proizvode u jedinstvenom pakovanju. Simbol prioritetnog kodera
74LS148 prikazan je na slici:
121
Sa slike se vidi da su svi ulazni, izlazni i sinhronizacioni signali aktivni na nultom logikom nivou.
Ulazni signal EI (Enable Input) odgovara signalu E. Izlazni signal GS (Group Select) odgovara signalu
DV i oznaava da su izlazi iz kodera vaei. Signal EO (Enable Output) dat je izrazom: EO = EI GS i
koristi se prilikom kaskadnog vezivanja prioritetnih kodera u cilju poveanja broja ulaza.
Na slici je prikazan prioritetni koder 16/4 ostvaren sprezanjem dva kodera 8/3:
Signal SR15 je najvieg prioriteta. Ako je aktivan bilo koji ulazni signal SR8 do SR15 signal GS kodera
(1) e biti aktivan, a EO signal neaktivan, ime se zabranjuju izlazi kodera (2). Aktivan GS koduje najvii
bit izlaznog koda AD3. Ako je aktivan neki od ulaznih signala nieg prioriteta (SR0 do SR7), a neaktivni
svi signali SR8 do SR15, aktiviranjem signala SINC, EO izlaz kodera (1) postaje aktivan i preko EI ulaza
dozvoljava izlaz kodera (2). Neaktivan GS signal kodera 1 postavlja AD3=0. Ako je aktivan bilo koji od
kodera, signalima GS e se postaviti ADV=1 (adresa vai).
7.19 KONTROLA ISPRAVNOSTI KODOVANJA
Zbog mogunosti pojave greke prilikom kodovanja, a naroito prilikom prenosa digitalnih
informacija, esto se koristi kontrola ispravnosti kodovanja, odnosno koda. U sistemima gde je
verovatnoa pojave vie od jedne greke u kodovanoj poruci mala, uglavnom se koristi kod sa
konstantnim brojem jedinica i kod parnosti.
Kod sa konstantnim brojem jedinica koduje poruke od n bita tako da u svakoj poruci postoji m
jedinica. Kontrola ispravnosti se obavlja tako to se izbroje jedinice u kodovanoj rei, pa ako je broj
jedinica razliit od m, znai da je dolo do greke. Kombinaciona tabela za koder 6 u 4 sa kodom 2 od 4
data je u tabeli:
Broj rei koji se na ovaj nain mogu kodovati je manji nego kod potpunog binarnog kodera i iznosi
n
. Ako se, na primer, usvoji kod 2 od 4 (m = 2, n = 4), postojae 6 razliitih kombinacija.
m
Kombinaciona mrea, kojom se moe realizovati koder koji zadovoljava tabelu, prikazana je na slici:
122
Kod parnosti predstavlja najee korienu metodu za kontrolu ispravnosti kodovanja. Prilikom
kodovanja, koje se moe obavljati potpunim ili nepotpunim koderima, dodaje se jo jedan bit, koji broj
jedinica u kodovanoj poruci dopunjava do parnog (ili neparnog broja jedinica). Kontrola ispravnosti
kodovanja se obavlja proverom parnosti broja jedinica. Koder koji bi generisao bit parnosti sadrao bi
posebno ILI kolo, na koje bi se prikljuivali oni ulazni signali iji originalni kod sadri neparan broj
jedinica, tako da e rezultujui kod uvek imati paran broj jedinica. Mrea koja realizuje funkcije zadate
tabelom data je na slici:
Na izlazu mree e uvek biti paran broj jedinica, bez obzira na kodnu kombinaciju.
U digitalnim sistemima je esto potrebno da se ve kodovanim podacima naknadno generie bit
parnosti. Za ovu funkciju je potrebno sintetizovati mreu koja e generisati 1, ako je na ulazu neparan
broj jedinica, odnosno 0, ako je broj jedinica paran. Ovakva mrea moe da se sintetizuje korienjem
iskljuivog ILI (EXILI) kola. Polazei od pravila Bulove algebre daje:
0 0 = 0 , 11 = 0 , 1 0 = 0 1 = 1
proizilazi da je:
0, za paran broj jedinica
P = A0 A1 A2 .... An 1 =
1, za neparan broj jedinica
gde Ai moe da ima vrednost 0 ili 1.
Mrea koja generie ovu funkciju je mrea sainjena od EXILI kola i moe biti sintetizovana na nain
prikazan na slici (a) ili (b). Logika funkcija obe mree je identina, s tim to mrea (b) ima krae vreme
propagacije.
123
Na predajnoj strani se mreom EXILI kola generie bit parnosti P, tako da se kroz prenosni medijum
prenosi paran broj jedinica. Na prijemnoj strani se, takoe EXILI kolima, proverava parnost jedinica u
poruci. Ako je broj jedinica paran, poruka je ispravna i izlazni signal PI (poruka ispravna) postaje 1. Ako
je dolo do greke u prenosu bie PN=1.
Kao to se sa slike vidi, za generisanje bita parnosti i za kontrolu ispravnosti poruke, koristi se ista
mrea, s tim da mrea na prijemu ima jedan ulaz vie. Poto se u digitalnim sistemima najee koriste
poruke od 8 bita, integrisane komponente se proizvode sa 8 ili 9 ulaza sa direktnim i invertovanim
izlazom. Naziv komponente je ispitiva/generator parnosti, a alternativni logiki simboli komponente su
prikazani na slici:
Kombinacione mree koje obavljaju konverziju digitalne informacije iz bilo kog koda u neki drugi kod
nazivaju se konvertori koda. Svaki konvertor koda se moe sintetizovati kao kaskadna veza dekodera i
kodera, meutim, esto je mogue izvriti minimizaciju funkcija konverzije koda, tako da mrea postaje
jednostavnija. Kao primer moe da poslui konventor binarnog u Grejov kod. Ulazni signal u konvertor je
binarno kodovan broj B2B1B0, a izlaz je broj kodovan u Grejovom kodu G2G1G0. Kombinacije svih
ulaznih i izlaznih promenljivih prikazane su u tabeli:
Mrea koja obavlja konverziju prikazana je na slici. Sastoji se od potpunog dekodera 3/8 i potpunog
kodera 8/3, koji koduje broj u Grejovom kodu. Izlazni signali dekodera su ulazni signali kodera.
Konvertor sa istom funkcijom se moe realizovati korienjem manjeg broja logikih kola ako se
izvri minimizacija funkcija zadatih tabelom. Izlazni signali konvertora koda dati su relacijama:
G2 = B2 B 1 B 0 + B2 B 1 B0 + B2 B1 B 0 + B2 B1 B0
G1 = B 2 B1 B 0 + B 2 B1 B0 + B2 B 1 B 0 + B2 B 1 B0
G0 = B 2 B 1 B0 + B 2 B1 B 0 + B2 B 1 B0 + B2 B1 B 0
Nakon minimizacije, relacije postaju:
G 2 = B2
G1 = B2 B 1 + B 2 B1 = B2 B1
G0 = B1 B 0 + B 1 B0 = B1 B0
124
a logika ema konvertora binarnog u Grejov kod, koji je sintetizovan da zadovolji jednainu, je
prikazana na slici:
Jedan od vrlo esto korienih konvertora koda je konvertor BCD u kod 7 segmenata. Konvertori koda
BCD u sedam segmenata se u literaturi i u katalozima integrisanih komponenti ee nazivaju BCD/7
segmenata dekoderi.
Za prikazivanje cifara na mnogim digitalnim ureajima koriste se pokazivai sa 7 segmenata, gde
binarno kodovana decimalna cifra aktivira odgovarajui skup segmenata, kako bi cifra bila vidljiva.
Segmenti su, standardno, oznaeni slovima a do g kako je to pokazano na slici:
Ulazni signal BI (Blanking Input), slui da deaktivira (ugasi) sve segmente bez obzira na kombinaciju
ulaznih promenljivih A, B, C i D. Ova mogunost se koristi u viecifarskim pokazivaima da bi mogle da
se ugase sve nule ispred celog broja.
Konvertor koda BCD/7 segmenata moe da se realizuje kaskadnom vezom BCD/DC dekodera i
kodera, koji bi se sastojao od 7 ILI kola, sintetizovanog prema tabeli. Kao BI ulaz konvertora koda
posluio bi ulaz signala dozvole (E) dekodera.
S obzirom da BCD kod sadri zabranjena stanja, ekonominiji konvertor koda moe da se sintetizuje
minimizacijom funkcija mree. Nakon minimizacije logikih funkcija dobijenih iz tabele, jednaine za
aktiviranje segmenata postaju:
a = ( B + D + AC + AC ) BI
b = (C + AB + A B) BI
c = ( A + B + C ) BI
d = ( D + AB + ABC + AC + BC ) BI
e = ( AB + AC ) BI
f = ( D + AB + AC + BC ) BI
g = ( D + AB + BC + BC ) BI
a logika mrea koja realizuje funkcije prikazana je na slici:
125
7.21 MULTIPLEKSERI
Selekcija ulaza se binarno koduje signalima So,S1,...,Sm-1, pri emu je n=2m. Logika funkcija
multipleksera se moe napisati u obliku:
n 1
Y = Di SELi E
i =0
Kao integrisane komponente multiplekseri se izrauju sa dva, etiri, osam ili esnaest ulaza. Kao
primer moe da poslui sinteza mukipleksera sa 8 ulaza. Takav multiplekser ima tri selekciona ulaza: S0,
S1, i S2 pa je izlazni signal Y dat jednainom:
Y = ( D0 S 2 S 1 S 0 + D1 S 2 S 1 S 0 + D2 S 2 S1 S 0 + ... + D7 S 2 S1 S 0 ) E
a mrea je prikazana na slici:
(74HC251). Radi univerzalnosti, multiplekser sadri direktan i komplementarni izlaz. Signal dozvole
izlaza (/E) je aktivan na niskom logikom nivou i jednovremeno aktivira/deaktivira direktan i
komplementaran izlaz. Funkcija logikog sabiranja je, zbog pogodnosti izrade, ostvarena korisenjem dva
etvoroulazna NI kola i jednog dvoulaznog NILI kola.
Vrlo esto koriena komponenta je dvoulazni multiplekser. Proizvodi se kao etvorobitni dvoulazni
multiplekser sa zajednikim selekcionim ulazom i zajednikim signalom dozvole E. Multiplekser se
realizuje kao na slici, s tim da je n=2, k=4.
Multiplekser moe da se koristi za realizaciju logikih funkcija izraenih zbirom proizvoda. Ako se u
jednaini
n 1
Y = Di SELi E
i =0
7.24 DEMULTIPLEKSERI
Kombinaciona mrea koja obezbeduje da se digitalni signal sa jednog ulaza moe proslediti na jedan
od n izlaza naziva se demultiplekser. Funkcionalna ema demultipleksera je prikazana na slici i kao to se
sa slike vidi, demultiplekser predstavlja inverznu funkciju multipleksera. Da bi se digitalnim signalima
127
Kao demultiplekser moe da se koristi binarni dekoder sa signalom dozvole. Ako se umesto signala E
na ulaz dekodera dovede promenljiva X, tada e, za kombinaciju ulaznih promenljivih dekodera i izlazni
signal Yi, biti jednak promenljivoj X.
S obzirom da ista komponenta moe biti i dekoder i demultiplekser, u katalozima se ove komponente
najee nazivaju dekoder/demultiplekser.
Korienjem multipleksera i demultipleksera moe se ostvariti prenos digitalnih informacija preko
redukovanog broja spojnih puteva. Ako je n=2m za prenos n jednobitnih digitalnih informacija dovoljno je
m+1 spojnih puteva, to je pokazano na slici:
Korienjem CMOS bilateralnih prekidaa izrauju se komponente koje mogu biti bilo multiplekseri,
bilo demultiplekseri. Funkcionalna ema n-kanalnog analognog multipleksera/demultipleksera prikazana
je na slici:
Selekcija kanala se obavlja dekoderom m/2m. Ako se komponenta koristi kao multiplekser, tada su
prikljuci Wi ulazni prikljuci, a prikljuak X izlazni. Kada obavlja demultipleksersku funkciju,
prikljuak X je ulaz, a izlazi su prikljuci Wi.
8. SEKVENCIJALNE MREE
Sekvencijalne mree, esto nazivane sekvencijalni automati ili sekvencijalne maine se razlikuju od
kombinacionih po tome to izlazni signali iz sekvencijalnih mrea zavise ne samo od tekuih vrednosti
ulaznih promenljivih, ve i od redosleda sekvence generisanja ulaznih signala. Za n memorijskih
elemenata postoji mogunost pamenja 2n razliitih stanja u kojima sekvencijalni automat moe da se
nae. Poto postoji konaan (2n) broj razliitih stanja, sekvencijalna mrea se esto naziva konani
automat ili automat konanih stanja (engl. finite-state machine). Memorijski element mree se naziva
128
promenljiva stanja (state variable), a stanje (state) je svaka kombinacija promenljivih koja nosi
informaciju o prethodnim dogaajima, kako bi naredno stanje moglo da bude definisano.
Osnovni model mree je prikazan na slici 8.1 (klasa A mree), ili kako se esto naziva Meli (Mealy) tip
automata. Izlazni signali mree su funkcije dva skupa promenljivih: (1) trenutnih ulaznih promenljivih i
(2) zateenog stanja mree .
U mreama klase B i C, izlazni signali zavise samo od zateenog stanja. Ovakve mree se nazivaju
Mur (Moore) automati. Na slici 8.2 je prikazan sekvencijalni automat klase B, dok je na slici 8.3
prikazana blok ema sekvencijalnog automata klase C.
Slika 8.1
Slika 8.2
Slika 8.3
Kao memorijski elementi u sekvencijalnim mreama koriste se sve vrste flip flopova ili le kola. Ako
mrea jednovremeno menja stanje onda je sinhrona a u suprotnom je asinhrona.
8.1 ANALIZA SINHRONIH SEKVENCIJALNIH MREA
Da bi se izvrila analiza sekvencijalne mree potrebno je za datu mreu definisati sve kombinacije
stanja koje memorijski elementi mogu da zauzmu, uzimajui u obzir sve dozvoljene kombinacije ulaznih
signala i sve kombinacije promenljivih stanja mree. Jedan od naina prikazivanja funkcije sekvencijalne
mree je dijagram stanja. Dijagram stanja za sekvencijalnu mreu predstavlja to i kombinaciona tabela
za kombinacionu mreu. Dijagram stanja za sinhronu sekvencijalnu mreu treba jednoznano da pokae
pod kojim uslovima, nakon delovanja taktnog impulsa, mrea prelazi u sledee stanje.
Slika 8.4.a
Slika 8.4.b
129
Uobiajeno je da se pored strelice upisuje uslov pod kojim automat prelazi iz jednog stanja u drugo.
Stanja mogu biti oznaena, pored naziva stanja, binarnim ili decimalnim brojem stanja. Oznake uz
strelice, U i /I z , predstavljaju (kombinaciju ulaznih signala u mreu)/(kombinaciiu izlaznih promenljivih
iz mree) za dato stanje i dati ulaz. Na slici 8.4.b, za automate klase B unutar vora se oznaava
(stanje)/(izlaz iz mree), dok se strelice obeleavaju samo kombinacijom ulaznih promenljivih koje
prevode automat u naredno stanje. Ovo je razumljivo, poto su u automatima klase B izlazni signali
definisani samo stanjem memorijskih elemenata, dok za automate klase A u formiranju izlaznih signala
uestvuju i ulazne promenljive.
Kao primer moe da se posmatra sekvencijalna mrea sa slike 5.a. Izlazna promenljiva Y treba da ima
vrednost 1 samo ako je nakon stanja ulaznih promenljivih BA=00 prvo sledee stanje BA=11. Dijagram
stanja za klasu A automataje na slici 5.b. Automat ostaje u stanju a za sve ostale kombinacijeizuzev 00 ,
kada prelazi u stanje b Ako je sledea kombinacija ulaznih promenljivih 11, zadata sekvenca je
zadovoljena, generie se izlazni signal i automat prelazi u stanje a. Dijagram stanja za mreu sa istim
zahtevima, realizovanu klasom B automata, prikazan je na slici 5.c. Automat, preko stanja b, dolazi u
stanje c, samo nakon sekvence 00 - 11. Kada je automat u stanju c postoji izlaz iz mree. U svim drugim
sluajevima ne postoji izlaz, a automat se vraa u stanje a.
Pored dijagrama stanja, sekvencijalna mrea moe biti opisana i/ili tabelom u koju se upisuju uslovi za
prelazak iz stanja u stanje
Prilikom analize mree neophodno je:
Utvrditi kojoj klasi mrea pripada.
Izvriti analizu ulazne kombinacione. Ulazna kombinaciona mrea se naziva dekoder sledeeg slanja
(next state decoder).
Izlazni signali dekodera sledeeg (narednog) stanja definiu uslove za upis koda narednog stanja u
memorijske elemente.
Sadanje
stanje
a(00)
b(01)
BA=
Sledee stanje
00
01
10
b
a
a
a
a
a
11
a
a
BA=
00
0
0
Izlaz Y
01
0
0
10
0
0
11
0
1
Tablica 1
Sadanje
stanje
a(00)
b(01)
c(10)
BA=
00
b
a
b
Sledee stanje
01
a
a
a
Izlaz Y
10
a
a
a
11
a
c
a
0
0
1
Tablica 2
130
Zavisno od tipa memorijskog elementa (flipflopa), na osnovu funkcionalne tabele za korieni
flipflop i funkcije ulazne kombinacione mree, definie se sledee stanje automata. Za klasu B automata,
ovim su odreene izlazne promenijive, dok ih za klasu A automata treba definisati uzimajui u obzir i
ulazne promenijive.
8.2 ANALIZA MREE SA IVINIM D FLiPFLOPOVIMA
Na slici 8.6 prikazana je logika ema jedne sekvencijalne mree. Poto izlazni signal Y zavisi od
prornenljive U, mrea je klase A. Kao memorijski elementi koriste se ivini D flipflopovi koji menjaju
stanje nakon uzlazne ivice taktnog signala. Postoje dva memorijska elementa, tako da mrea sadri
najvie 22 = 4 stanja.
Analizom ulazne kombinacione mree dobija se:
D0 = U Q 0
D1 = U (Q1Q0 + Q1 Q 0 )
(1)
Slika 8.6
Sadanje stanje
(Q1Q0)
a(00)
b(01)
c(10)
d(11)
Uslov prelaska
U=1
U=0
D1 D0
D1D0
00
01
00
10
00
11
00
00
Sledee stanje
U=0
U=1
a(00)
a(00)
a(00)
a(00)
b(01)
c(10)
d(11)
a(00)
Izlaz Y
01
00
00
00
01
Tablica 3
U tabeli 3 izlazni signal Y je dobijen analizom izlazne kombinacione mree, odnosno, prema slici
6, Y = UQ1Q2 . Na osnovu tabele 3 sainjen je dijagram stanja, dat na slici 8.7.
131
Slika 8.7
8.3 ANALIZA MREE SA JK FLIPFLOPOVIMA
Na slici 8.8 prikazana je sekvencijalna mrea u kojoj su memorijski elementi JK fiipflopovi. Mrea je
klase B, poto u formiranju izlaznog signala uestvuju samo promenljive stanja.
Analizom ulazne kombinacione mree dobijaju se funkcije kontrolnih J i K ulaza svih flipflopova:
K2 = J 2
J 2 = U Q 2 Q1Q0
J 1 = UQ2 Q0
J 1 = U Q1
K1 = U + U Q 2 Q0
K0 = 1
(2)
Slika 8.8
Sledee stanje u tabeli 4 je odreeno na osnovu funkcionalne tabele JK flipflopa, koja je data u tabeli
5. Mrea ne moe da zauzme stanja f do h, meutim, ako se prilikom ukljuenja automata sluajno
zatekne u nekom od tih stanja, nakon prvog takt impulsa e se vratiti u dozvoljeno stanje a ili c, kako je to
pokazano na dijagramu stanja na slici 8.9.
Sadanje
stanje
(Q2Q1Q0)
a(000)
b(001)
c(010)
d(011)
e(100)
f(101)
g(110)
h(111)
Uslovi prelaska
J2K2
01
01
01
01
01
01
01
01
U=0
J1K1
01
01
01
01
01
01
01
01
J0K0
01
01
01
01
01
01
01
01
J2K2
01
01
01
10
01
01
01
01
U=1
J1K1
00
11
00
11
00
00
00
00
Sledee stanje
U=0
U=1
J0K0
11
11
11
11
01
01
01
01
a
a
a
a
a
a
a
a
b(001)
c(010)
d(011)
e(100)
a(000)
a(000)
c(010)
c(010)
Izlaz
Y
0
0
0
0
1
0
0
0
Tabela 4
132
J
0
K
0
Qt
x
Qt+1
Qt
0
1
1
1
0
1
x
x
x
0
1
Qt
Tabela 5
Slika 8.9
8.4 SINTEZA SINHRONIH SEKVENCIJALNIH MREA
Sinteza sekvencijalnih mrea je inverzan proces analizi. Funkcije, koje mrea treba da zadovolji,
najee su zadate opisno, ili u vidu dijagrama stanja. Prilikom sinteze mree neophodno je potovati
sledee korake:
Ako je funkcija mree data opisno, formirati dijagram stanja.
Na osnovu dijagrama stanja formirati tabelu: izlaz mree u funkciji stanja i ulaznih promenljivih za
automate klase A, odnosno, izlaz mree u funkciji stanja, za automate klase B. (Stanja obeleiti
mnemoniki, slovima ili decimalnim brojevima.)
Dopuniti tabelu uslovima za prelazak iz stanja u stanje za sve kombinacije ulaznih promenljivih.
Izabrati skup promenljivih stanja, tako da svakom stanju u formiranoj tabeli odgovara posebna
kombinacija promenljivih stanja.
Ako je potreban broj stanja manji od 2n, gde je n broj promenljivih stanja, definisati ponaanje mree
u sluaju da se automat nade u nekom od neiskoritenih stanja. Dopunniti dijagram stanja uzimajui u
obzir i neiskoriena stanja.
U tabeli zameniti nazive stanja kombinacijama promenljivih stanja.
Na osnovu dobijene tabele sintetizovati izlaznu kombinacionu mreu.
Izabrati memorijske elemente, odnosno tip flipflopa (D ili JK).
Na osnovu eksitacione tabele izabranih fiipflopova formirati tabelu prelaska u sledece stanje za sve
kombinacije stanje/ulaz.
Na osnovu tabele prelaska sintetizovati ulaznu kombinacionu mreu.
Primer 1.
"Sintetizovati sekvencijalni automat za otvaranje vrata. Elektromagnet brave treba da se aktivira i
vrata da se otvore, ako je na tastaturi otkucana sekvenca brojeva: 3 -1 - 4. Ako jesekvenca pogrena,
treba upaliti signalnu sijalicu i zabraniti dalje registrovanje tastera. Tada se vrata mogu otvoriti samo
kljuem. Kada se vrata otvore (bilo elektromagnetom, bilo kljuem) brava generie kratkotrajan
elektrini impuls".
133
Sinteza poinje formiranjem dijagrama stanja. Automat se inicijalno nalazi u stanju a. Ako je aktiviran
taster T3 , automat prelazi u stanje B, a ako je aktiviran bilo koji drugi taster, prelazi u stanje s kada treba
generisati izlazni signal koji pali signalnu sijalicu. Iz stanja b automat, za ispravnu sekvencu, T1 , prelazi u
stanje c, odnosno za T 1 = 1 , takode u stanje s. Sledei signal sa tastature, ako je, T4 = 1 prevodi automat u
stanje d, dok ako je aktiviran bilo koji drugi taster odnosno T 4 = 1 , automat prelazi u stanje s i pali
signalnu sijalicu. Kada se automat nalazi u stanja d, sekvenca 3 - 1 - 4 je zadovoljena i treba generisati
izlazni signal koji e da aktivira elektromagnet brave. Kada se vrata otvore, prema uslovu zadatka,
generie se elektrini signal koji prevodi automat u stanje a. Poto se V OT = 1 generie i kada se vrata
otvore kljuem, treba obezbediti da se automat vrati u stanje a i kada se zatekao u bilo kom stanju.
Dijagram stanja koji zadovoljava navedene zahteve prikazan je na slici 8.10. Automat ima 5 razliitih
stanjato zahteva najmanje 3 memorijska elementa odnosno 3 promenljive stanja.
'
Slika 8.10
Izlaz
Stanje
S
0
0
0
0
1
a
b
c
d
s
M
0
0
0
1
0
Tabela 5.a
Sadanje
stanje
a
a
b
b
c
c
d
d
s
s
bilo koje
T1
x
x
1
0
x
x
x
x
x
x
x
Ulazni signali
T3
T4
1
x
0
x
x
x
x
x
x
1
x
0
x
0
x
0
x
0
x
0
x
0
Vot
0
0
0
0
0
0
0
1
0
1
1
Sledee
Stanje
b
s
c
s
d
s
d
a
s
a
a
Izlaz
S
0
0
0
0
0
0
0
0
1
1
0
M
0
0
0
0
0
0
1
1
0
0
0
Tabela 5.b
134
Kombinacije promenljivih stanja, koje odgovaraju pojedinim stanjima automata se mogu birati
proizvoljno, ali praksa je pokazala da se najee dobija mrea sa minimalnim brojem elemenata, ako se
za poetno stanje izabere stanje 000, a da se sukcesivna stanja, gde je to mogue, biraju tako da se
prilikom promene menja minimalan broj promenljivih stanja. Ako se potuju ove preporuke, za
posmatrani primer, stanja mogu biti definisana kombinacijama:
a=000, b=001,c=011, d=010, s=111
a neiskoriiena stanja: 100, 101 i 110.
Ako se za memorijske elemente izaberu ivini D flipflopovi ija je jednaina Qt +1 = D zamenom
vrednosti stanja kombinacijama promenljivih stanja i formiranjem uslova prelaska u sledee stanje, tabela
6.b se menja. U dopunjenoj tabeli 7, obuhvaena su i neiskoricena, stanja.
Sadanje stanje
a
a
b
b
c
c
d
d
s
s
e
e
f
f
g
g
Q2
0
0
0
0
0
0
0
0
1
0
0
0
0
0
0
0
Q1
0
0
0
0
1
1
1
1
1
1
0
0
0
0
1
1
Q0
0
0
0
1
1
1
0
0
1
1
0
0
1
1
0
0
Ulazni signali
T1
x
x
1
0
x
x
x
x
x
x
x
x
x
x
x
x
x
T3
1
0
x
x
x
x
x
x
x
x
1
0
1
0
1
0
x
T4
x
x
x
x
1
0
x
x
x
x
x
x
x
x
x
x
x
Vot
0
0
0
0
0
0
0
1
0
1
0
0
0
0
0
0
1
Uslovi
prelaska
D2 D1 D0
0
0
1
1
1
1
0
1
1
1
1
1
0
1
0
1
1
1
0
1
0
0
0
0
1
1
1
0
0
0
0
0
1
1
1
1
0
0
1
1
1
1
0
0
1
1
1
1
0
0
0
Sledee
stanje
Q2 Q1 Q0
0
0
1
1
1
1
0
1
1
1
1
1
0
1
0
1
1
1
0
1
0
0
0
0
1
1
1
0
0
0
0
0
1
1
1
1
0
0
1
1
1
1
0
0
1
1
1
1
0
0
0
Tabela 7
Na osnovu tabele 7 formirane su jednaine izlazne kombinacione mree:
M = Q2 Q1Q0
S = Q2 Q1Q0
Izlaz
S
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
M
0
0
0
0
0
0
1
1
0
0
0
0
0
0
0
0
0
(3)
a izlazi ulazne kombinacione mree, odnosno uslovi za prelazak u sledee stanje, nakon minimizacije, se
dobijaju u obliku:
D2 = (T 3 F + Q 2 Q1Q0 T 1 + Q 2 Q1Q0 T 4 + Q2 Q1Q0 )Vof
D1 = (T 3 F + F )V of
D0 = (Q2 + Q 1 + Q 2 Q1Q0 T 4 )V of
(4)
gde je:
F = Q2 Q1 + Q2 Q 0 + Q1 Q 0
F = Q 2 Q1 + Q 2 Q0 + Q1Q0
(5)
135
Na osnovu jednaina (3), (4) i (5) mogu se formirati izlazna i ulazna kombinaciona mrea za
automatsku bravu. Kompletna ema sekvencijalnog automata koji zadovoljava postavljene zahteve
prikazana je na slici 12.
Kada je bilo koji od tastera, ili signal otvorenih vrata, aktivan, generie se signal takt. Signal takt je
namerno zakanjen kroz dodatni lanac od S invertora (ukupno sedam logikih kola) kako bi prednja ivica
takta aktivirala flipflopove nakon stabilizacije nivoa na D ulazu, to je u najgorem sluaju ispunjeno
nakon kanjenja kroz lanac od S logikih kola (u sluaju aktiviranja tastera T 3 ili T 4 ).
8.5 SEKVENCIJALNE MREZE SA POVRATNOM SPREGOM
Analiza i sinteza sekvencijalnih mreza sa povratnom spregom upravo tretiraju prelazna stanja i daju
uvid, odnosno definiu ponaanje mree, za sve kombinacije ulaznih signala zateenih stanja. Prilikom
analize i sinteze sinhronih sekvencijalnih mreza nije se vodilo rauna o redosledu promena ulaznih
promenljivih, posto se sve promene u mrei dogaaju nakon delovanja taktnog impulsa. Za
funkcionisanje sinhrone mreze od znaaja je samo zateeno stanje ulaznih promenljivih i stanje u kome se
mrea nalazi u trenutku delovanja taktnog impulsa. Funkcionisanje sekvencijalnih mreza sa povratnom
spregom zavisi od redosleda promena ulaznih promenljivih, pa se iz tog razloga mreza mora analizirati,
ne samo za sve kombinacije promenljivih, ve i za svaki mogui redosled po kome promenljive
zauzimaju stabilna stanja.
Kao i sinhrone sekvencijalne mree, mree sa povratnom spregom se mogu svrstati u mreze klase A
(Mealy) i mree klase B (Moore), kako je to pokazano na slici 8.14. Mreza sa n povratnih petlji ima n
promenljivih stanja, odnosno 2 n stanja.
136
Slika 8.14.a
Slika 8.14.b
Da bi mogla da se sprovede analiza mree sa povratnom spregom, potrebno je u svaku povratnu petlju
ubaciti fiktivno kanjenje t a zatim analizirati mreu tako da se sledee stanje nakon vremena t , moe
predvideti na osnovu sadanjeg stanja i kombinacije ulaznih promenljivih.
Kao primer mree sa povratnom spregom moe da poslui D le sa slike 8.15, realizovan korienjem
NI logikih kola. Nain na koji je nacrtana mreza na slici 8.15 sugerie da postoje dve povratne petlje: AA' i B-B'. Da bi se proverilo koliko povratnih petlji mrea sadri, potrebno je raskidati jednu po jednu
povratnu vezu, a nakon svakog raskidanja proveriti da li se signal sa izlaza bilo kog logikog kola u mrei
moe, kroz lanac logikih kola, pojaviti na ulazu
Slika 8.15
tog istog kola. Naredno stanje A' je za datu mreu dato jednainom:
A' = CD + (C D + A) = CD + C A + DA
(6)
Za razliku od sinhronih mrea, koje zauzimaju sledee stanje u definisanom vremenskom trenutku
(nakon delovanja taktnog impulsa), mree sa povratnom spregom zauzimaju sledee stanje nakon
vremena t od trenutka promene ulaznih promenljivih, gde je
A
0
1
CD=
A=
00
0*
1*
01
0*
1*
10
1
1*
11
0*
0
Tabela 8
t vreme propagadje kroz lanac logikih kola. Kombinacija ulaznih promenljivih u mreu se naziva
ulazno stanje. Za mreu sa povratnom spregom, stabilno stanje je stanje u kome je sledee stanje jednako
trenutnom (A'=A), bez obzira na promenu ulaznih promenljivih, dok, u sluaju kada se sledee stanje
razlikuje, takvo stanje je nestabilno poto e mrea napustiti to stanje nakon vremena t .
137
Q = CD + C A + DA
Q = CD + A
Zvezdicama su oznaena stabilna stanja.
Stanje
CD
Sledee
a(0)
b(0)
stanje QQ
(7)
00
01
10
11
*a(01) *a(01) *b(10) *a(01)
*b(10) *b(10) *b(10) *a(01)
Tabela 9
Kako bi se lake analizirala mrea, u tabelama 8 i 9, redosled promena ulaznih promenljivih je pisan u
Grejovom kodu. Ovim je obezbedeno da se susedna sledeca stanja, za isto trenutno stanje, razlikuju samo
za jednu ulaznu promenljivu. Takoe, da bi se lake analizirala mrea, u tabeli 10 numerisana su sva
sledea stanja iz tabele 9.
Stanje
a(0)
b(0)
CD
Sledee
stanje QQ
00
(0)
*a(01)
*b(10)
(7)
01
(1)
*a(01)
*b(10)
(6)
10
(2)
*b(10)
*b(10)
(5)
11
(3)
*a(01)
*a(01)
(4)
Tabela 10
Ako se, na primer, mrea nalazi u stanju (0) ( Q = 0, Q = 1, C = 0, D = 0 ), pa se ulaz D promeni u D =1,
mrea e prei u sledede stabilno stanje (1). Stanje mree ostaje a i izlazi iz mree ostaju nepromenjeni.
Ako se sada i ulaz C promeni na C = 1, stanje mree postaje nestabilno stanje (2). U ovom stanju oba
izlaza iz mree, Q i Q , postaju jedinice, to na izlazu iz lea ne bi smelo da se dogodi. Medutim, analiza
pokazuje da je za vremenski period t , dok mreza ne prede u stanje (5), izlaz biti neregularan. Ako u
stanju (5) ( Q = 1, Q = 0 ) ulazna promenljiva D zauzme stanje D = 0, mrea e prei u nestabilno stanje
(4), a nakon vremena t , u stanje (3). Izlazi le kola postaju Q = 0, Q = 1 , odnosno le se vraa u poetno
stanje. Ako bi nakon stanja (5), redosled promena ulaznih promenljivih CD bio: 01-00, mrea e
zauzimati stanja (6) - (7) sukcesivno. U stanju (7) izlazi le kola su komplementarni u odnosu na poetno
stanje, pri istoj kombinaciji ulaznih signala.
Prethodna analiza je pokazala da za ispravan rad D le kola ulaz D mora da ostane nepromenjen za
vreme dok je C = 1. Poto ulazni signal D propagira kroz jedno kolo vie nego C, znai da D treba
postaviti na eljenu vrednost pre nego to C postane 1, najmanje za iznos vremena propagacije kroz
invertor. Ovo vreme je vreme poslavljanja (setup time) D le kola . Ulazne promenljive C i D moraju
zadrati stabilnu vrednost za vreme t (vreme propagacije kroz kola obuhvaena povratnom petljom),
to predstavlja minimalno vreme dranja (hold time) ulaznih signala D le kola. Takoe treba obezbediti
da C sigurno postane C = 0 pre nego to D promeni vrednost.
Prilikom analize mrea sa povratnom spregom nikad se ne pretpostavlja da ulazne promenljive
jednovremeno menjaju vrednost, ve se analiza obavlja za svaki mogu redosled promena ulaznih
promenljivih. Ovo je razumljivo, poto kod realnih mreza ne moze biti jednovremenih promena razliitih
digitalnih signala.
8.7 STACIONARNI REGISTRI
transparenta le kola. Da bi dva, ili vie bistabilnih kola predstavljala registar, uslov je da imaju
zajedniki taktni impuls.
8.8 STACIONARNI REGISTRI SA D FLEPFLOPOVIMA
Slika 8.16
Registar sa slike 8.16 ima i prikljuak za jednovremeno resetovanje svih flipflopova. Reset se dovodi
na asinhrone, RD, ulaze flipflopova preko neinvertujueg rasteretnog stepena (bafera). Aktivna ivica
taktnog signala mora biti zakanjena u odnosu na D ulaze za vreme tm. Pri tome se za integrisane registre
uzima u obzir i vreme propagacije takta kroz ulazni invertor. Minimalno trajanje taktnog impulsa je lh, a
izlaz flipflopa e zauzeti zadato stanje nakon vremena propagacije ( t d ) od aktivne ivice taktnog impulsa.
Ulazi D mogu da menjaju vrednost odmah nakon aktivne ivice takta, s obzirom da se radi o ivinim
flipflopovima. Signal reseta (CLR) je kod veine registara aktivan na niskom nivou i za vreme dok je CLR
aktivan, u registar se ne moe upisati nikakav sadraj.
Na slici 8.17 prikazani su standardni simboli stacionarnih registara. Simbol za registar sa slike 8.16,
prikazan je na slici 8.17
Slika 8.17(a,b,c)
Na slici 8.18.a prikazana je logika ema stacionarnog registra sa trostatikim izlazima, a na slici
8.18.b, simbol istog registra. (Prisustvo ulaznog prikljuka OE na emi simbola, oznaava da je registar sa
trostatikim izlazima). Kada je signal OEL (Output Enable) neaktivan, izlazi registra su u stanju visoke
impedanse.
Slika 8.18(a,b)
139
Na slici 8.19 prikazana je blok ema sistema u kome se, preko magistrale, u registar D moe upisati
informacija iz bilo kog od registara A, B ili C. Registri A, B i C moraju biti trostatiki, dok, s obzirom da
izlazi registra D nisu vezani na magistralu, registar D moe biti bilo kog tipa.
Slika 8.19
U sluaju kada digitalni ureaj treba ili da prima, ili da alje informacije sa/na magistralu, da se ne bi
koristila dva registra, koristi se samo jedan, bidirekcioni stacionarni registar. Kao bidirekcioni registar
moe da se koristi trostatiki registar, meutim, radi utede u broju prikljuaka, integrisana kola se
proizvode prema logikoj emi prikazanoj na slici.8.20.
Slika 8.20
Slika 8.21
8.9 STACIONARNI REGISTRI SA SR LE KOLIMA
140
Slika 8.22
Da bi se analizirala prelazna stanja registra prilikom promene ulaznih promenljivih C i Dn na slici 8.23
prikazana je detaljna logika ema jednog od SR le kola registra, ukljuujui ulazna NI kola.
Mrea na slici 8.23 je sekvencijalna mrea sa jednom povratnom petljom, pa se analizom mree mogu
formirati jednaine narednog stanja i izlaza:
A' = Q = CD + C A + DA
Q = CD + A
(8)
Slika 8.23
Poreenjem jednaina (8) sa jednamama (6) i (7) , vidi se da su jednaine identine, tako da se
analiza, koja je sprovedena za mreu sa slike 8.15, odnosi i na mreu sa slike 8.23, odnosno, svaka elija
stacionarnog registra predstavlja D le. Mrea sa slike 8.23 ima jedan invertor manje, tako da je
ekonominija za izradu.
Na osnovu analize sprovedene za mreu sa slike 8.15, stacionarni registar sa SR le kolima e ispravno
funkcionisati samo ako su logiki nivoi na D ulazima postavljeni za vreme t su pre taktnog impulsa i ako
su stabilni za vreme dok je takt C aktivan.
8.10 TRANSPARENTNI STACIONARNI REGISTRI
Karakteristika transparentnih registara je da, dok je kontrolni ulaz na aktivnom, visokom nivou, izlaz
registra prati promene ulaznih promenljiviih D, a pamti zateeno stanje na D ulazima kada kontrolni ulaz
postane neaktivan. Logika ema transparentuog registra je prikazana na slici 8.24
Slika 8.24
Na Karnoovoj mapi na slici 8.25.b, ucrtana je kontura koja sadri zajednika polja sa konturama sa
slike 8.25.a, tako da se formiranjem proizvoda DQ eliminie pojava lane nule. Jednaina (9) se proiruje
za jedan lan i postaje:
141
Q ' = LE D + LE Q + D Q
(9)
Mrea koja realizuje jednu eliju transparentnog registra lea je prikazana na slici 8.26.
Slika 8.26
8.11 POMERAKI REGISTRI
Pomeraki (Shift) registri su registri u kojima se zapamena informacija taktnim impulsom pomera za
jedno mesto. U pomerakim registrima se mogu koristiti JK ili D flipflopovi ivinog, ili MS tipa. Na slici
8.27.a prikazana je logika ema dvobitnog pomerakog registra sa mogunou paralelnog upisa,
realizovanog ivinim D flipflopovima, a na slici 8.27.b, vremenski dijagram stanja flipflopova
pomerakog registra u zavisnosti od ulaznih promenijivih.
Integrisani pomeraki registri uglavnom koriste ivine D flipflopove. Paralelni upis podataka moe da
se obavlja kao na slici 8.27, meutim, veina registara koristi taktovan, odnosno, sinhroni paralelni upis,
kako je to pokazano na slici 8.28.
142
Slika 8.28
Na slici 8.29 prikazana je logika ema integrisanog bidirekcionog pomerakog registra 74LS194. U
sklopu pomerakog registra je dekoder 2/4 koji, zavisno od kontrolnih signala S 0 i S1 dekoduje etiri
razliite funkcije registra:
Slika 8.29
Tabela 19 prikazuje sledea stanja flipflopova registra sa slike 8.29 u zavisnosti od kontrolnih signala
S1 i So.
143
Spajanjem izlaza poslednjeg flipflopa u n-bitnom pomerakom registru sa serijskim ulazom u isti
registar (SOUT sa SIN), dobija se sekvencijalna mrea sa n stanja, koja se naziva kruni broja, (Ring
coutler).
Na slici 8.30 prikazana je blok ema krunog brojaa realizovanog pomerakim registrom.
Slika 8.30
Kruni broja sa slike 8.30 ima stalno aktivne izlaze (OE= 1), nema mogunosti reseta (CLR = 1), a
prilikom inicijalizacije je omogueno da se u flipflop na poziciji 0 upie Q0 = 1 , a u sve ostale,
Q1 = Q2 = ... = Qn 1 = 0 . Inicijalizacija se obavlja tako to se za vreme dok je L/S=1 generie takt, ime se
informacija sa DAT ulaza upisuje u registar. Nakon inicijalizacije, signal L/S se postavlja na nivo L/S = 0,
tako da mrea prelazi u reim rada pomerakog registra. Upisana jedinica e sada da krui kroz registar.
Na slici 8.31 prikazan je vremenski dijagram krunog brojaa sa slike 8.30. Nakon n taktnih impulsa
(ne raunajui inicijalizaciju), postaje Qn 1 = SOUT = SIN = 1 , tako da se sledeim taktom logiko stanje
"1" ponovo upisuje u flipflop na poziciji 0.
Slika 8.31
8.14 SAMOPODEAVAJUI BROJAI
Na slici 8.32 prikazan je vremenski dijagram brojaa sa slike 8.32.a. Kada je bilo koji od
flipflopova u stanju Q1 = 1 tada je SIN=0, tako da se u registar upisuju nule, sve dok izlaz registra ne
postane "sve
Slika 8.32
144
nule", kada postaje SIN = ( Q4 ) = 1, tako da sledei takt impuls u flipflop Q0 , upisuje 1. Upisana jedinica
nastavlja da krui registrom. Kruni broja, formiran na ovaj nain, imae 5 razliitih stanja, odnosno, u
optem sluaju, samopodeavajui kruni broja od n flipflopova ima n+1 stanje, poto stanje SIN=1 traje
celu periodu taktnih impulsa. Ako tokom rada, usled smetnje, bilo koji od flipflopova promeni stanje,
nakon najvie n taktnih impulsa, broja e da zauzme ispravno stanje.
Slika 8.33
Kruni broja kod koga se na senjski ulaz dovodi komplement serijskog izlaza (poslednjeg flipflopa),
naziva se Donsonov (Johnson) broja. Na slici 8.34 prikazan je Donsonov broja realizovan
pomerakim registrom 74LS194 (prikazanim na slici 7.29). U tabeli 20 prikazana su sva stanja brojaa.
Slika 8.34
Stanje
Inic.
a
b
c
d
e
f
g
h
a
S1
0
0
0
0
0
0
0
0
0
0
S0
1
1
1
1
1
1
1
1
1
1
CLR
0
1
1
1
1
1
1
1
1
1
QA
0
0
1
1
1
1
0
0
0
0
QB
0
0
0
1
1
1
1
0
0
0
QC
0
0
0
0
1
1
1
1
0
0
QD
0
0
0
0
0
1
1
1
1
0
Tabela 20
Donsonov broja sa slike 8.34 e, slino kao i kruni broja sa slike 8.30, u sluaju da neki od
flipflopova neregularno promeni stanje, nastaviti da broji pogreno, sve do ponovne inicijalizacije. Da bi
se ostvario samopodeavajui Donsonov broja, dovoljno je jedno dvoulazno NILI kolo, bez obzira na
145
Slika 8.35
8.15 BROJAI
Brojai su sekvencijalne mree iji dijagram stanja predstavlja repetitivni ciklus. Broj razliitih
stanja u ciklusu se naziva moduo, ili osnova brojaa. Broja sa m stanja je broja modula m. Ako se svi
flipflopovi u brojau taktuju zajednikim taktnim impulsom, takvi brojai se nazivaju sinhroni. Ako
taktni impuls nije zajedniki za sve fiipflopove broja je asinhroni.
8.16 ASINHRONI BROJAI
Kada se na prvi u lancu ivinih T flipflopova, prikazanih na slici 8.36, prikljui povorka taktnih
impulsa (CLK), na izlaznim prikljucima flipflopova e se dobiti talasni oblici prikazani na slici 8.37.
Sa slike 8.37 se vidi da stanja flipflopova Q3 do Q0, u vremenskim intervalima oznaenim sa 0 do 15,
koduju binarni broj koji odgovara broju taktnih impulsa koji su do posmatranog intervala delovali na ulaz
flipflopa na poziciji 0. Prema tome, mrea prikazana na slici 8.35, obavlja funkciju brojanja taktnih
impulsa. Broj je kodovan prirodnim binarnim kodom, a flipflopovi u mrei se ne prebacuju zajednikim
taktnim impulsom. Naziv takve mree je asinhroni binarni broja.
Slika 8.36
Slika 8.37
146
Ista mrea se moe realizovati korienjem ivinih ili MS JK flipflopova, s tim da su J i K ulazi svih
flipflopova vezani za logiki nivo 1 i da se Q izlaz svakog flipflopa u lancu, kao na slici 8.36, prikljui na
taktni ulaz narednog flipflopa. Na slici 8.38 prikazan je vremenski dijagram
Slika 8.38
Sa slike se vidi da, kada se broja zatekao u stanju 7 i naie sledeci taktni impuls, nakon vremena t df
prebacie se flipfiop Q0 u stanje Q0=0 , tako da broja prelazi u stanje 6, zatim nakon vremena
propagacije kroz ostale flipflopove u lancu, broja prolazi kroz (privremena) stanja 4 i 0, da bi se tek
nakon vremena 4t df od aktivne ivice takta, naao u regularnom stanju 8.
8.17 SINHRONI BROJAI
Za razliku od asinhronih brojaa, kod sinhronih brojaa se svi flipflopovi sinhrono prebacuju
zajednikim taktnim impulsom. Logika ema sinhronog brojaa koji koristi ivine JK flipflopove
prikazana je naslici 8.39.
Slika 8.39
Nakon stanja brojaa 11... 10, sledee stanje je 00...01, odnosno, da bi se obezbedilo da flipflop na i-toj
poziciji promeni stanje, potrebno je da je ispunjen uslov:
J i = K i = Q0 Q1Qi 2 Qi 1 = 1
(10)
Mrea sa slike 8.39 ispunjava uslov iz jednaine (19), tako da e, poto su JK ulazi flipflopa Qo
prikljueni na logiki nivo 1, mrea obavljati funkciju binarnog brojaa. Iz razloga to se taktni impuls
dovodi paralelno na sve flipflopove, takav broja se jo naziva i paralelni broja.
Na slici 8.40 prikazan je vremenski dijagram prelaska brojaa iz stanja 7 u stanje 8. To je trenutak
kada svi flipflopovi u brojau menjaju stanje. Na dijagramu je vreme propagacije kroz logiko kolo
oznaeno sa tdL, a kroz flipflop sa tdF.
147
Slika 8.40
Tmin
1
t df + t dl
(11)
Slika 8.41
etvorobitni broja sa slike 8.41 se moe vezivati u lanac istih takvih brojaa na taj nain to e se
izlazni signal prenosa uslova brojanja (ili krae, prenosa), COUT (Carry out), prikljuiti na ulazni
prikljuak za prenos (CIN) narednog brojaa. Prikljuak CIN prvog brojaa u lancu treba prikljuiti na
nivo logike jedinice. Logika jednaina uslova brojanja, data izrazom (11) ostaje ista kao i za mreu sa
slike 8.39, a izbegnuta su I kola sa vie od dva ulaza.
Maksimalna uestanost na kojoj broja moe da radi zavisi, ne samo od vremena propagacije kroz
flipflop i koriene familije logikih kola, ve i od broja logikih kola u lancu za generisanje prenosa. Za
broja od n flipflopova, minimalna perioda taktnih impulsa je Tmin = t df + (n 1)t dl , a maksimalna
uestanost je data izrazom:
f max =
Tmin
1
t df + (n 1)t dl
(12)
Kao komponente digitalnih sistema koriste se i brojai koji koduju opadajui niz binarnih brojeva
(brojai unazad - down counters), i brojai koji, zavisno od izabranog reima rada, mogu da koduju
rastui ili opadajui niz binarnih brojeva. Ovi poslednji se nazivaju obostrani brojai (up-dovm counters).
Broja unazad treba nakon svakog taktnog impulsa da dekrementira sadraj, odnosno, sledee stanje
brojaa treba da bude binarni kod broja za 1 manji od zateenog stanja. U tabelu 22 su prikazani uslovi
prelaska u sledee stanje i sledea stanja trobitnog brojaa unazad realizovanog JK flipflopovima.
Na osnovu tabele 13 mogu se formirati jednaine za J i K ulaze svih flipflopova u mrei:
J 0 = K 0 = 1, J 1 = K1 = Q 0 , J 2 = K 2 = Q 0 Q1
(13)
148
Stanje
7
6
5
4
3
2
1
0
7
Zateeno stanje
Q2
Q1
1
1
1
1
1
0
1
0
0
1
0
1
0
0
0
0
1
1
Q0
1
0
1
0
1
0
1
0
1
Uslovi prelaska
J2K2
J1K1
J0K0
00
00
11
00
11
11
00
00
11
11
11
11
00
00
11
00
11
11
00
00
11
11
11
11
00
00
11
Q2
1
1
1
0
0
0
0
1
1
Sledee stanje
Q1
1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
0
Tabela 13
Jednaine (13) se mogu generalisati, tako da je:
J i = K i = Q 0 Q1 Q i 2 Q i 1
(14)
Na osnovu jednaina (13) i (14), formiran je sinhroni broja unazad sa paralelnim prenosom i
prikazanje na slici 8.42, dok je sinhroni broja unazad sa serijskim prenosom prikazan na slici 8.43.
Slika 8.42
Slika 8.43
Signali BIN i BOUT(borrov in, out) slue za kaskadno vezivanje brojaa.
Obostrani broja, kako je ve reeno, treba u zavisnosti od izabranog reima, da broji unapred ili
unazad. Obostrani broja se moe sintetizovati koriienjem jednaina (10) i (14).
J i = K i = SMER Q0 Q1 Qi 2 Qi 1 + SMER Q 0 Q1 Q i 2 Q i 1
(15)
Slika 8.44
149
Na osnovu izraza formirane su kombinacione mree za generisanje uslova brojanja za obostrani broja
sa paralelnim prenosom.
Minimalna perioda taktnih impulsa je, prema tome, Tmin = t df + 2t dl Maksimalna uestanost takta je
reciprona vrednost minimalne periode.
Logika ema obostranog brojaa sa serijskim prenosom je prikazana na slici 8.45.
Slika 8.45
Sinhroni brojai, ukljuujui obostrane, mogu biti sintetizovani i korienjem ivinih T flipflopova.
Logika ema jednog stepena obostranog brojaa sa T flipflopovima prikazana je na slici 7.47. Broja
Slika 8.46(a,b)
je sa paralelnim prenosom i koristi odvojene taktne impulse za brojanje unapred (CUP) i za brojanje
unazad (CDWN). Broja je sinhron iako se taktni impuls ne dovodi direktno na ulaz flipflopa, meutim,
za sve stepene brojaa taktni impuls propagira kroz isti broj logikih kola, tako da e se svi flipflopovi
prebacivati jednovremeno.
Slika 8.47
8.19 BROJAI SA PARALELNIM UPISOM
Paralelni upis omoguava da se u broja, pre poetka brojanja, asinhronim signalom LOAD, upie
inicijalni sadraj od kog e broja poeti da broji. Na slici 8.48 prikazana je dopunjena ema brojaa sa
slike 8.41, tako da je omoguen paralelni upis proizvoljnog sadraja u broja. Na slici 8.49 prikazani su
150
simboli za crtanje brojaa. Na slici (a) je prikazan simbol brojaa sa slike 8.48. Na slici (b) je simbol
obostranog brojaa sa slike 8.48, koji sadri etiri stepena brojanja sa dograenom mogunou
paralelnog upisa. Izlazni signali CARRY i BORROW su dati jednainama:
Slika 8.48
Slika 8.50
Broja sa slike 8.51 za L/C = 1 radi kao stacionarni registar. Kada je L/C=0, radi kao sinhroni broja.
Svi flipflopovi se mogu resetovati signalom CLR. Dok je CLR =0 onemogueno je i brojanje i upis novog
sadraja.
151
Brojai, pored sinhronog upisa sadraja, mogu imati i sinhroni reset. Da bi se ostvario sinhroni reset,
potrebno je na D ulazima flipflopova obezbediti logiku nulu, bez obzira na logiki nivo signala DAT.
Slika 8.51
-Logika ILI kola u integrisanim ROM memorijama se mogu realizovati kao diodna
152
NMOS tranzistori iji su drejn prikljuci spojeni na istu liniju podataka formiraju NILI kolo. Na
adresama gde se eli da izlazni podatak bude logika nula prikljuuje se NMOS, a gde se eli logika
jedinica, NMOS se izostavlja. Gejtovi NMOS tranzistora se vezuju na odgovarajuu adresnu liniju.
Programiranje opisanih ROM memorija se obavlja prilikom izrade integrisanog kola. Proizvoa na
osnovu zahtevanog sadraja formira masku za izradu integrisanog kola sa diodama, odnosno
tranzistorima. Zbog ovakvog naina programiranja ove memorije se nazivaju mask-ROM.
Programabilne ROM memorije ( PROM )
Diodne PROM memorije se proizvode sa ugraenim svim diodama, a redno sa svakom diodom je
ugraen topljivi osigura.
153
-kada memorija nije programirana na svim mestima su jedinice.Tamo gde elimo da sadraj bude nula
izazove se pregorevanje osiguraca, a na ostalim mestima ostaju jedinice.
154
EPROM memorija
Kada EPROM nije programiran, napon logike jedinice na adresnoj liniji je dovoljan da formira kanal
MOS tranzistora, tako da je sadraj svih lokacija u memoriji nula. Da bi se na odreenoj lokaciji upisala
logika jedinica, eljena linija podataka se prikljuuje na eljeni napon (25V).
Kada se iskljui povieni napon izolovani gejt ostaje negativno naelektrisan, odnosno na tom mestu je
upisana logika jedinica.
- izolacija obezbeuje da tovar na gejtu ostaje vie od 10 godina
- brisanje EPROM memorije, odnosno rastereivanje izolovanog gejta obavlja se osvetljavanjem
memorijske matrice UV- svetlou
Programabilna ROM memorija sa mogunou elektrinog
brisanja EEPROM
Upis logike jedinice u eliju EEPROM- a se obavlja dovoenjem povienog napona na gejt
memorijskog tranzistora.
Brisanje EEPROM-a se obavlja elektrino, tako to se za brisanje na gejt prikljuuje napon suprotnog
polariteta od napona za upis.
155
Pre brisanja sektora u sve tranzistore u sektoru mora se upisati logika jedinica.Sve vrste memorija koje
kao medijum za pamenje koriste tranzistore sa izolovanim gejtom imaju ogranien broj upisa i brisanja
sadraja (104- 106).
9.1 Dvodimenzionalno dekodovanje adresa memorije
- primenjuje se za izradu memorija veeg kapaciteta. Tako se smanjuje broj dekoderskih kola i fiziki
raspored komponenata memorije se pribliava kvadratnom obliku
156
157
Formiranje memorije veeg kapaciteta od ipova manjeg kapaciteta obavlja se tako to se na sve
ipove prikljue zajedniki adresni ulazi sa niim indeksima.
- izlazni Di prikljuci se prikljuuju na zajedniku magistralu
- signal OE je takoe zajedniki za sve memorijske ipove
- signal CS se generie za svaki ip posebno, korienjem viih adresnih bita
Da bi sadraj ROM memorija bio ispravno proitan neophodno je voditi rauna o vremenu
propagacije unutar memorijskog ipa.
Formiranje suma logikih proizvoda pomou ROM memorija je neekonomino. Iz tog razloga se
izrauju programabilni nizovi logikih kola pomou kojih se mogu programiranjem formirati samo
eljeni proizvodi i sume programski izabranih proizvoda.
Programabilni logiki nizovi ( PLA )
je kombinaciona programamabilna mrea pomou koje moe da se realizuje bilo koja funkcija
oblika sume logikih proizvoda ulaznih promenljivih
na svako od logikih I kola, koja formiraju proizvode ulaznih promenljivih, prikljueni su svi
ulazni signali i komplementi ulaznih signala.Pregorevanjem osiguraa u I matrici, mreom sa
slike mogu se formirati proizvoljnih 4 od moguih 8 razliitih logikih proizvoda.
Pregorevanjem osiguraa u ILI matrici u svakom od izlaznih ILI kola formira se eljena suma
logikih proizvoda.
Bipolarna PLA komponente se najee izrauju kao matrica diodnih NI kola.
Neprogramirana PLA
Programirana PLA
Standarni simbol za 3 x 2 PLA (4)
161
registarske PLD koriste programabilnu I i fiksnu ILI matricu, pa se nazivaju registarske PAL
komponente
Oznaavaju se sa PALnRm gde je :
- n maksimalan broj promenljivih za formiranje logikog proizvoda
- R oznaava da se radi o registarskom PAL-u
- m definie broj flipflopova
-
162
163
Zajedniko za sve kombinacione i sekvencijalne PAL komponente bilo koje familije je da imaju
programabilnu I i fiksnu ILI matricu.
Programabilne komponente sa vie logikih nivoa
to su komponente u kojima se kombinaciona mrea realizuje korienjem samo NI ili samo NILI
logikih kola.
Ovakve programabilne matrice se nazivaju savijeni NI (Folded NAND), odnosno savijeni NILI
(Folded NOR) nizovi. Naziv savijeni niz je proizaao iz konfiguracije matrice poto se izlaz
svakog logikog kola u matrici savija i vraa na programabilnu matricu kao ulazni signal za
druga kola.
Ova slika ilustruje segment programabilne sekvencijalne mree koja koristi savijenu NILI matricu.
Ova komponenta programira se i kao EEPROM memorije. Njen prikljuak IOj moe biti i izlazni i ulazni.
Savijenom NILI matricom se obezbeuje formiranje kombinacione mree za dekoder sledeeg stanja
za registarske ulaze. Njom se formiraju i kombinacione mree za generisanje izlaznih funkcija
kombinacionih izlaza i uslov za generisanje signala LE, ako postoji potreba za memorisanjem ulaznih
signala.
LCA (Logic cell array) nizovi logikih elija
166
Makroelije
10. MEMORIJE
Memorije u digitalnim sistemima predstavljaju sklopove u koje se moe upisati i iz kojih se moe
proitati informacija. Zavisno od medijuma na kome se informacija pamti, najee se koriste
poluprovodnike, magnetne i optike memorije. Magnetne i optike memorije se uglavnom koriste za
memorisanje velikog broja digitalnih informacija. Vreme upisa i itanja informacija je relativno dugako,
zbog neophodnih mehanikih pomeranja diska ili trake. Informacija u ovim memorijama ostaje
zapamena i kada je iskljueno elektrino napajanje, tako da ove memorije spadaju u klasu postojanih
memorija.
Poluprovodnika memorija, u koju se moe i upisati i proitati informacija u proizvoljnom trenutku,
naziva se RAM memorija. Naziv RAM dolazi od engleskog naziva random access memory (memorija
sa sluajnim pristupom), to na neki nain oznaava da je vreme za upis ili itanje, nezavisno od
adrese na kojoj se itanje ili upis obavlja. Poluprovodnike RAM memorije gube sadraj kada se
iskljui napon napajanja, tako da spadaju u klasu nepostojanih memorija.
Poluprovodnike memorije mogu biti statike i dinamike. Informacija upisana u statiku
memoriju ostaje zapamena sve dok je memorija prikljuena na napon napajanja. Da bi informacija ostala
zapamena u dinamikoj memoriji, neophodno je periodino obavljati "osveavanje" memorije.
10.1 STATIKE POLUPROVODNIKE MEMORIJE
Statika RAM memorija (SRAM) predstavlja skup stacionarnih registara sa zajednikim ulaznim i
izlaznim prikljucima. Selekcija registra u koji e se upisati, ili iz koga e se proitati informacija, obavlja
se adresnim dekoderom. Logika ema statike RAM memorije sa jednodimenzionalnim dekoderom
prikazana je na slici:
167
tDH - Vreme dranja podataka nakon kraja upisa (dala hold time after end of write). Za vreme tDH,
nakon to WE postane neaktivan, podaci moraju ostati stabilni.
U cilju smanjenja broja dekoderskih kola i u cilju formiranja kvadratne matrice memorijskih elija
RAM memorije se izrauju sa dvodimenzionalnim dekodovanjem. Radi vee gustine pakovanja, tei se
da memorijske elije imaju to je mogue manji broj tranzistora. Na slici je prikazana ema jedne kolone
RAM memorije u CMOS tehnologiji.
Svaka memorijska elija je SR le kolo formirano od dva CMOS invertora koje se, NMOS
tranzistorima Ts i Ts*, kada je selektovan red, prikljuuje na zajednike linije Q i Q . NILI kola na slici,
NMOS tranzistori T1 do T6 i selektovani SR le, formiraju D le. Tranzistor T7 slui za selekciju kolone.
Na ovaj nain je broj tranzistora memorijske elije sveden na 6, dok su NILI kola i tranzistori T1 do T7
zajedniki za celu kolonu. Zavisno od kapaciteta memorije, u jednoj koloni mogu biti od nekoliko stotina
do nekoliko hiljada memorijskih elija. Tranzistori T8 i T9, kao i trostatiki diferencijalni pojaava, su
zajedniki za sve kolone na koje su prikljuene memorijske elije u koje se upisuje podatak DINp.
Ako je u memorijsku eliju i na slici, upisana logika nula, u SR le kolu su provodni tranzistori
Tf2 i Tf4. Kada se, postavljanjem Yi=1, selektuje red, tranzistori Tsi i Tsi* postaju provodni i prikljuuju
eliju i na Q i Q linije. Naponski nivo linije Q bie VDD, a na liniji Q e biti napon V0, znatno nii od
VDD.
Da bi se proitao sadraj elije i, potrebno je selektovati kolonu postavljanjem wk=1. Tranzistor T7
postaje provodan, a tranzistori T5 i T6 ostaju neprovodni poto je, za vreme itanja, signal CLK.L na
neaktivnom, visokom nivou. Poto je gejt tranzistora T3 na naponu VDD, tranzistor T3 je provodan, a
tranzistor T4 e ostati neprovodan jer je napon V0 nii od praga provoenja tranzistora T4. Na
invertujuem ulazu diferencijalnog pojaavaa bie napon VDD, dok je na neinvertujuem nii napon,
odreen otpornostima kanala provodnih tranzistora T9, T3 i T7. Kada se postavi OE=1, na izlazu
pojaavaa bie DOUTp=0, to je sadraj elije i.
Ako u eliju i treba upisati sadraj 1, kada je elija selektovana (yi = 1, wk = 1), na ulaz DINp se
postavlja DINp=l i aktivira se upis postavljanjem CLK.L=0. Tranzistor T5 postaje provodan, obara
naponski nivo linije Q , to preko provodnog tranzistora Tsi prebacuje SR le elije i. Kada se upisuje 0,
DINp=0 i CLK.L=0 aktiviraju T6, to ima za posledicu obaranje naponskog nivoa linije Q.
Da bi u SR le mogao da se upisuje eljeni sadraj neophodno je da, prilikom upisa, napon na S,
odnosno R prikljuku bude nii od praga provoenja tranzistora Tf1, i Tf2. Iz tog razloga, otpornosti
kanala tranzistora Tf3 i Tf4, koji formiraju le kola, su nekoliko puta vee od otpornosti kanala selekcionih
tranzistora Ts odnosno Ts*, tranzistora za upis T5 i T6 i tranzistora za selekciju kolone T7. Takode,
otpornosti kanala tranzistora T1 i T2 moraju biti znatno vee od otpornosti kanala tranzistora u le kolima,
169
kako bi se obezbedilo da napon V0, prilikom itanja, bude nii od praga provoenja tranzistora T3,
odnosno T4.
Poto se upis i itanje iz memorije nikad ne obavlja jednovremeno, statike RAM memorije se
esto izrauju sa zajednikim, bidirekcionim prikljucima za podatke. Na slici je prikazana kontrolna
logika za RAM sa bidirekcionim prikljucima. Obezbeeno je da su prilikom upisa, kada je WE=1,
izlazni trostatiki pojaavai u stanju visoke impedanse.
Statike memorije se u CMOS tehnologiji izrauju sa jednim, 4 ili 8 bita podataka. Maksimalno se
prave do kapaciteta 64Kx8 i zavisno od tipa, vreme pristupa se kree u granicama od 12 ns do 150 ns.
Bipolarne memorije su po pravilu bre, ali znatno manjeg kapaciteta, a najbre se izrauju u ECL
tehnologiji gde vreme pristupa moe biti i manje od 10 ns.
Svaka memorijska elija u statikoj RAM memoriji se sastoji od najmanje etiri do est
tranzistora. Da bi se realizovala memorija sa veom gustinom pakovanja konstruisana je memorija sa
samo jednim tranzistorom i jednim kondenzatorom po memorijskoj eliji. Ovakva memorija bazira
pamenje informacije na elektrinom punjenju kondenzatora. Na slici je prikazana jedna elija memorije
kod koje se informacija pamti na taj nain to se, prilikom upisa, na liniju "selekcija kolone" dovede
napon VDD ili 0, a kada se selektuje red, MOSFET tranzistor postaje provodan tako da se kondenzator CM
napuni na napon VDD ili se isprazni na 0 V. Prilikom itanja memorijske elije, takoe se selektuje red,
tako da se, kroz provodni tranzistor, napon sa kondenzatora CM prenosi na liniju selekcije kolone i moe
se proitati.
170
Svaka elija memorije se sastoji od jednog MOS tranzistora i jednog memorijskog kondenzatora
CMi. Kod memorija velikog kapaciteta broj elija prikljuenih na jednu kolonu moe biti vie hiljada, tako
da je linija kolone relativno dugaka i sa podlogom ipa formira parazitnu kapacitivnost Cp, koja je 10 do
20 puta vea od kapacitivnosti CMi. Postojanje kapacitivnosti Cp prouzrokuje da je, prilikom itanja,
promena napona na liniji kolone svega 100-200 mV, poto selektovani CMi sa Cp formira kapacitivni
razdelnik napona. Iz tog razloga, za detekciju naponskog, odnosno logikog nivoa na liniji kolone, koristi
se osetljivi pojaava A sa pragom provoenja podeenim na napon VTA. Ako je naponski nivo Vul vei
od VTA, na izlazu pojaavaa e biti Vizl = VDD, a ako je ulazni nivo napona manji od praga provoenja,
na izlazu pojaavaa e biti nulti naponski, odnosno logiki nivo. Za vreme dok ni jedna od memorijskih
elija nije prikljuena na liniju kolone tranzistor T3 je provodan i ulaz pojaavaa (linija kolone) je
prikljuen na napon jednak pragu provoenja pojaavaa, odnosno, kondenzator Cp je napunjen na napon
VTA.
Vremenski dijagram upisa, itanja i osveavanja sadraja i-te memorijske elije u koloni memorije
prikazan je na slici.
U trenutku t2 ukida se signal za upis W i signal selekcije Yi, ime postaje SEL=0. Preko T3 se na ulaz
pojaavaa prikljuuje VTA. Izlazni napon pojaavaa postaje neodreen s obzirom da je napon VTA
napon praga provoenja. Napon VMi na memorijskom kondenzatoru CMi ostaje 0. Ovim je u memorijsku
eliju i upisana vrednost logike nule.
Da bi se proitao sadraj elije i, u trenutku t3 ponovo je selektovana elija i postavljanjem Yi=1.
Zbog SEL=1 iskljuuje se T3 i Cp se prazni u CMi tako da napon na liniji kolone postaje nii od VTA to
prouzrokuje da izlazni napon pojaavaa bude 0. U trenutku t4, generisanjem R=1, ukljuuje se T1 ime
se kondenzatori Cp i CMi prazne kroz malu izlaznu otpornost pojaavaa. Ovim je regenerisan nulti
naponski nivo na memorijskom kondenzatom CMi. Da bi prethodno zapamena informacija u eliji i bila
dostupna na izlaznom prikljuku DOUT, u vremenu izmeu t4 i t5, sinhrono sa signalom R, treba
generisati signal OE. U vremenu izmeu t5 i t6 na kondenzatoru CMi ostaje nulti napon, a Vizl je
neodreen, posto je Vul =VTA.
Upis logike jedinice u lokaciju i poinje u trenutku t6 selekcijom elije. Poto je CMi bio prazan,
napon Vul, pada ispod nivoa VTA, tako da postaje Vizl = 0. U trenutku t7 signalom upisa W otvara se T2,
tako da se napon sa DIN ulaza prenosi na liniju kolone, ime se CMi i Cp pune na napon VDD. U trenutku
t7, kada postaje Yi = 0, koi se tranzistor TMi i memorijski kondenzator ostaje napunjen na naponu VDD.
Provodan T3 obara napon linije kolone na VTA. Zbog konane otpornosti zakoenog tranzistora TMi,
kondenzator CMi se prazni i zapameni napon opada po eksponencijalnom zakonu. Ako itanje usledi pre
nego to napon VMi opadne do napona VTM, selekcijom i-te elije porast napona Vul e biti dovoljan da
izlazni pojaava detektuje visok logiki nivo. Ako napon kondenzatora opadne ispod napona VTM,
informacija e biti izgubljena. itanje zapamene jedinice poinje u trenutku t9, ponovnom selekcijom ite elije. Napon Vul se poveava tako da je na izlazu pojaavaa napon VDD. Ukljuivanjem tranzistora
T1, signalom R u trenutku t10 napon linije kolone postaje ponovo VDD, to ponovo dopunjava memorijski
kondenzator na napon VDD, tako daje prethodno zapameno stanje "osveeno". U trenutku t11 uklanjanjem
selekcije i signala itanja, napon na memorijskom kondenzatoru ponovo poinje da opada, a da bi
informacija ostala zapamena, odnosno da bi se osveilo zapameno stanje, neophodno je da se ciklus
itanja ponovi pre nego to VMi opadne na VTM. Kod realnih memorija vreme dranja napona na
memorijskom kondenzatoru iznosi nekoliko ms. Osveavanje sadraja elije i se ponavlja u vremenskom
periodu od t12 do tl4.
Kako digitalni sistemi u kojima se koriste memorije nemaju potrebu da itaju sve memorijske
lokacije u regularnim vremenskim intervalima, a ako je memorija velikog kapaciteta, adresiranje svih
lokacija bi trajalo due od vremena potrebnog za osveavanje, neophodno je da postoji lokalni kontroler
dinamike memorije koji e, nezavisno od zahteva za upis ili itanje, da osveava sadraje svih lokacija.
Osveavanje se obavlja adresiranjem svakog reda i postavljanjem R=l, s tim to je za vreme osveavanja
onemoguen izlaz (OE = 0), kako bi za vreme osveavanja DOUT izlaz bio u stanju visoke impedanse.
Savremene dinamike memorije su kapaciteta od 64Kx1 do 1Mx4. U okviru integrisanog kola se
nalazi i kontroler osveavanja, tako da korisnik, za razliku od starijih tipova dinamikih memorija, ne
mora da vodi rauna o redosledu generisanja adresa za osveavanje. Da bi memorija bila raspoloiva za
upis i itanje sadraja, proces osveavanja memorije treba da se obavi u to kraem vremenu. U tom cilju,
dinamike memorije uvek koriste dvodimenzionalno dekodovanje, a osveavanje se obavlja
jednovremeno u svim elijama u jednom redu. Takode, u cilju snienja cene memorijskog ipa, da bi broj
spoljnih prikljuaka bio to manji, memorije se izrauju sa zajednikim adresnim ulazima za selekciju
reda i selekciju kolone. Primer organizacije memorije DRAM 64Kx1 prikazan je na slici:
172
Memorija sadri 216= 65536 memorijskih elija rasporeenih u matricu od 256 redova i 256
kolona. Svaka od 256 kolona sadri izlazno-ulazna kola. Adresiranje memorijske elije se obavlja na taj
nain to se adresnim ulazima Ai koduje eljeni broj reda i signalom RAS.L (row address strobe) se broj
reda upisuje u registar reda. Zatim se istim adresnim linijama koduje broj kolone i signalom CAS.L
(column address strobe) se binarno kodovana adresa kolone upisuje u registar kolone. Kontrolnim
signalom WE.L se definie pristup memoriji radi upisa (WE.L = 0), ili radi itanja (WE.L = 1).
10.3 FRAM MEMORIJE
Centralni atom ima dva stabilna poloaja, A i B. Primenjeno (interno) elektrino polje e, u
zavisnosti od smera, pomerati centralni atom u jedan od stabilnih poloaja. Kada se primenjeno elektrino
polje ukine, centralni atom zadrava poloaj u kome se zatekao.
173
Poluprovodnike RAM memorije su sastavni deo svakog raunarskog sistema. Potreban kapacitet
RAM memorije se kree od nekoliko desetina Kb za specijalizovane mikroraunarske sisteme, do vie Gb
174
za velike super-raunare. Kapacitet RAM memorije personalnih raunara je najee u granicama od 0.5
do 16 Mb. Kako se integnsana memorijska kola komercijalno izrauju do kapaciteta 64 Kbyte (64Kx8),
ako su u pitanju statike memorije, odnosno, do 4Mbita (4Mxl), ako su memorije dinamike, za
realizaciju RAM memorije raunarskog sistema neophodno je koristiti vie ipova.
Statike memorije su manjeg kapaciteta po ipu, a koriste se u sistemima gde se zahteva vea
brzina pristupa memoriji i manja potronja struje iz izvora za napajanje. Takoe je verovatnoa greke
kod statikih memorija manja nego kod dinamikih, tako da se koriste u sistemima gde se zahteva visoka
pouzdanost.
Dinamike memorije zahtevaju manji broj integrisanih kola nego statike. Potronja struje
dinamikih memorija je znatno vea nego statikih, a prilikom svake selekcije reda, struja napajanja se
impulsno povea za nekoliko desetina mA po ipu. Ove impulsne promene struje mogu da generiu
elektrine smetnje, tako da prilikom korienja DRAM memorija treba posebno voditi rauna o filtraciji
napona napajanja. Dinamika memorija zahteva periodini impuls za osveavanje svakih nekoliko ms. I
pored ovih nedostataka, DRAM memorije se ee koriste, s obzirom da imaju veu gustinu pakovanja, a
time zauzimaju manje prostora na tampanoj ploi. Zbog manjeg broja ipova i jednostavnije tampane
ploe, cena DRAM memorije je nia od SRAM istog kapaciteta.
10.5 ORGANIZACIJA STATIKE MEMORIJE VEEG KAPACITETA
Memorija na slici b. ima zajednike ulaznoizlazne prikljuke za podatke. Selekcija ipa, upis i
itanje memorije se obavlja mreom sa slike a.
Ako je, na primer, potrebno da se realizuje memorija od 64Kbyte (64Kx8), a na raspolaganju su
memorijski ipovi kapaciteta 8Kx8, za formiranje takve memorije potrebno je 8 ipova. Na slici je
prikazan primer povezivanja memorije na sistem koji ima mogunost adresiranja 1M (220) memorijskih
rei. Izabrano je da se na segmentu memorijskih adresa od 20000h do 2FFFFh koristi statika RAM
memorija.
175
Poto za itanje i upis u memoriju treba zadovoljiti propisanu vremensku sinhronizaciju adresnih,
kontrolnih i signala podataka, kontrolnim signalom MSEL.L se definie trenutak aktiviranja CSi.L
signala. Za vreme dok je MSEL.L na neaktivnom, visokom nivou, izlazi dekodera su, takode, neaktivni.
Kada MSEL.L postane aktivan, adresirani memorijski ip se selektuje nakon vremena propagacije kroz
dekoder.
Ulazno-izlazni prikljuci memorijskih ipova su meusobno paralelno povezani i obrazuju
lokalnu memorijsku magistralu, koja je preko bidirekcionih bafera povezana na sistemsku magistralu
podataka. Upis u memoriju se obavlja postavljanjem signala UPIS.L na aktivan nivo, ime se aktiviraju
prijemni baferi sa sistemske magistrale. Jednovremeno su ulazi WE na svim memorijskim ipovima na
aktivnom nivou, meutim, podatak e se upisati samo na adresiranu lokaciju selektovanog ipa.
itanje podataka iz memorije se obavlja aktiviranjem signala IZL.L. Na lokalnu magistralu
memorije se prikljuuju trostatiki izlazi selektovanog ipa, dok e DIOi prikljuci svih ostalih ipova
ostati u stanju visoke impedanse. Istim, IZL.L signalom, se aktiviraju predajni baferi na sistemsku
magistralu, tako da je podatak, proitan sa adresirane lokacije selektovanog ipa prisutan na magistrali
podataka.
10.6 ORGANIZACIJA DINAMIKE MEMORIJE VEEG KAPACITETA
Sve dinamike memorije imaju adresne prikljuke zajednike za redove i kolone. Selekcija reda,
odnosno kolone, obavlja se signalima RAS.L i CAS.L, aktivnim na niskom logikom nivou. Pakovanja sa
jednim bitom podatka po adresi imaju razdvojeni prikljuak za ulaz i izlaz podatka (DIN i DOUT), dok
memorije sa etiri bita po adresi, po pravilu imaju bidirekcione ulazno-izlazne prikljuke (DIOi).
Noviji tipovi memorija, kako je ve reeno, imaju ugraen kontroler za osveavanje, a
osveavanje se inicira signalom CAS za vreme dok je signal RAS neaktivan. Dinamike memorije bez
ugraenog kontrolera zahtevaju eksterni broja za kodovanje adrese osveavanja. Osveavanje se inicira
signalom RAS.
176
Na slici je prikazana organizacija dinamike memorije kapaciteta 1Mx8. Memorija je bez internog
kontrolera osveavanja, a koristi se u sistemu sa 20 adresnih linija, odnosno, sa mogunou adresiranja
220 adresa. Memorija koristi ipove 1Mx1, tako da je za realizaciju zadatog kapaciteta potrebno 8 ipova.
U svakom od ipova se memorie odgovarajui bit podataka na svim adresama. Adresni i kontrolni
signali su zajedniki za sve ipove memorije.
Poto memorijski ipovi imaju zajednike adresne ulaze za kodovanje reda i kolone, trostatikim
kolima je formiran multiplekser adresnih linija. Kada je selekcioni signal RA=l, na ulaze ipova su
prikljuene adresne linije A10 do A19, sa adresne magistrale. Aktivnom, silaznom ivicom signala RAS.L
se u registre reda u svim ipovima upisuje kodovana adresa reda. Kada je aktivan selekcioni signal CA,
na adresne ulaze memorijskih ipova su prikljuene linije magistrale A0 do A9, koje koduju adresu
kolone. Aktivna ivica signala CAS.L u registre kolona svih ipova upisuje adresu kolone. Zavisno od
nivoa signala WE u trenutku generisanja signala CAS.L, u memoriju e se upisati, ili e se iz memorije
proitati, sadraj sa adresirane lokacije.
10.7 MEMORIJSKE KOMPONENTE ZA SPECIFINE PRIMENE
177
178
Le kolo koje sainjavaju ukrteni invertori i tranzistori za selekciju Ts i Ts* predstavljaju eliju
statike memorije. Kada je signal RC na nultom naponskom nivou elija EEPROM memorije je otkaena
od le kola, poto su tranzistori TE i TE* neprovodni.
Prepisivanje sadraja elije statike memorije u eliju EEPROM memorije obavlja se
prikljuivanjem napona +VE i -VE na visokonaponski invertor realizovan tranzistorima T0 i T1. Naponi
+VE i -VE se biraju tako da obezbeuju naelektrisanje i pranjenje izolovanog gejta memorijskog
tranzistora u EEPROM eliji. Probojni napon Zener diode D1 je VE-VDD, dok je probojni napon Zener
diode D0 jednak naponu VE.
Za vreme prepisivanja sadraja u EEPROM, postavlja se RC = 0, to obezbeduje da su tranzistori
TE, TE* i TR neprovodni. Takoe se, dok je prepisivanje sadraja u toku, statikoj memoriji zabranjuje
promena sadraja.
Kao primer organizacije postojane RAM memorije, na slici je prikazana blok ema 0,5Kx8
NVRAM memorije. Kontrolna kola memorije omoguavaju 4 reima rada: upis u RAM (write), itanje iz
RAM (read), prenos iz RAM u EEPROM (store) i prenos iz EEPROM u RAM (recall).
Takoe su, za vreme upisa sadraja u EEPROM, zabranjeni izlazi dekodera reda i kolone, tako da ni
jedna statika memorijska elija ne moe biti selektovana.
Prenos sadraja iz EEPROM-a u RAM se obavlja automatski, prilikom ukljuenja napona
napajanja, ili postavljanjem na aktivni nivo signala CS.L, NE.L i OE.L, dok je WR.L neaktivan. U oba
sluaja se generie signal RC, koji sadraj svih EEPROM elija jednovremeno prebacuje u statike elije.
Trajanje signala RC je dovoljno da bude nekoliko stotina ns, koliko je potrebno da se proita sadraj
EEPROM memorije.
Memorije za osveavanje video ekrana (Video memorije)
Da bi raunarski generisana slika ili tekst bio vidljiv na ekranu katodne cevi, neophodno je da se
slika, iji je digitalni ekvivalent upisan u memoriju, ponavlja (osveava) na ekranu najmanje 25 puta u
sekundi, kako se ne bi videlo treperenje slike. Ako je, na primer, rezolucija slike 512 linija, sa 512 taaka
po liniji i ako se predvia samo crno/belo prikazivanje (bez nijansi sivog), za svaku taku na ekranu treba
predvideti po jedan bit u memoriji. Da bi se slika osveavala 25 puta u sekundi, potrebno je za 40 ms
proitati 512x512 digitalnih vrednosti iz memorije, odnosno, svakih 150ns po jednu. Ako bi se za
memorisanje slike koristila dinamika memorija kapaciteta 256Kx1, trebalo bi memoriju itati svakih 150
ns, a poto je to red veliine pristupa dinamikim memorijama, za promenu sadraja memorije, odnosno
slike, ne bi ostalo vremena, tako da bi za vreme upisa u memoriju slika na ekranu treperila.
Na slici je prikazana organizacija dinamike video memorije VRAM, kod koje su ovi problemi
reeni.
Informacija iz memorije o osvetljenosti take na ekranu je potrebna svakih 150 ns. Ako je
memorijska matrica organizovana sa 512 redova i 512 kolona i ako svakom memorijskom redu odgovara
red na ekranu, dodavanjem pomerakog registra od 512 flipflopova moe se sadraj celog reda paralelno
upisali u registar, a zatim bit po bit itati svakih 150 ns.
Unutar ipa se nalazi pomeraki registar sa paralelnim upisom i serijskim izlazom. Poto je kod
dinamikih memorija, kada je adresiran red, memorisani podatak iz svih elija u redu prisutan na izlazima
internih pojaavaa kolona, kada je kontrolni ulaz SE.L aktivan, informacija iz selektovanog reda se
upisuje u pomeraki registar. Kada SE.L ponovo postane neaktivan, taktnim impulsom se informacija iz
pomerakog registra serijski dobija na SOUT izlazu. Flipflopovi u pomerakom registru su statiki, tako
da se moe koristiti proizvoljna uestanost takta, ili saekati sa generisanjem takta radi sinhronizacije sa
monitorom. Za vreme dok je signal SE.L neaktivan, u dinamiku memoriju se moe upisivati (ili itati)
podatak bez ometanja rada pomerakog registra. Kada se prikazana VRAM memorija koristi za
osveavanje slike rezolucije 512x512, potrebno je svakih 78s jednim RAS ciklusom upisati sadraj
narednog reda u pomeraki registar, a preostalo vreme je memorija raspoloiva za izmenu sadraja.
Za slike sa veom rezolucijom, slike u boji ili sa nijansama sivog, koriste se VRAM veeg
kapaciteta, ili se memorija organizuje korienjem vie ipova. Takoe su raspoloive VRAM memorije
sa dodatnim mogunostima, kao to su serijski ulaz u pomeraki registar, upis sadraja iz pomerakog
180
registra jednovremeno u ceo red memorije, poseban interni broja redova za osveavanje slike (pored
brojaa za osveavanje memorije).
Primer savremene video memorije je VDRAM TMS44C251 iji je logiki simbol prikazan na
slici:
Izlaz je predstavljen 2-bitnim brojem, koji broji koliko ulaza ima vrednost 1, tj. generie se bit prenosa
i bit sume.
C = P Q + P CI +Q CI
S=P Q CI
181
Kanjenja:
Od
Prema
Kanjenje
P, Q, ili CI
P, Q, ili CI
Moemo napraviti sabira proizvoljne veliine kaskadnim vezivanjem blokova potpunog sabiraa:
182
Broj bita potrebnih za realizaciju jednog sabiraa odreen je veliinom vrednosti koje moe imati
njegov izlaz.
Ako sabiramo dva 4-bitna broja, reenje moe biti:
0 do 30 za pozitivne brojeve
-16 do +14 za negativne brojeve
U oba sluaja potreban nam je 5-bitni sabira, kako bi izbegli bilo kakvu mogunost prekoraenja:
Pozitivne binarne brojeve proirujemo tako to dodajemo potreban broj nula na kraj bita najvee teine
(MSB):
5
0101
00000101
13
1101
00001101
Negativne binarne brojeve proirujemo tako to ponavljamo bit najvee teine odgovarajui broj puta:
5
0101
00000101
-3
1101
11111101
Ova metoda poznata je kao sign extension (znakovno proirenje).
183
Moemo brisati proizvoljan broj bita, koji se nalaze ispred bita najvee vrednosti (MSB), ali pod
uslovom da oni imaju vrednost nula.
Skraivanje negativnih binarnih brojeva
Moemo brisati proizvoljan broj bita, koji se nalaze ispred bita najvee vrednosti (MSB), ali pod
uslovom da oni imaju istu vrednost kao bit koji ih sledi (MSB).
11.5 Sabiranje pozitivnih brojeva
U MSB stepenu vri se sabiranje: 0 + 0 + C3. Na taj nain S4 je uvek jednako C3, dok je C4 uvek
jednako nuli.
Moe se primeniti i 4-bitni sabira sa izlazom C3, koji predstavlja bit rezultata.
184
Ovde imamo drugaiji sluaj od sabiranja pozitivnih brojeva jer P4 i Q4 vie nisu konstantne vrednosti.
Ovo sabirako kolo ne moe se uprostiti odstranjivanjem dela sabiranja (MSB stepena). Ako P i Q nisu istog
znaka, tada S4 nee biti jednako sa C3.
Mogua su neka manja uproavanja:
ako izlaz C4 nije potreban, ema kola koje ga generie moe se ukloniti
S4 moe biti generisan direktno iz P3, Q3 i C3, to dovodi do smanjenja eme kola koje je neophodno
za poslednji stepen.
11.7 Akumulacija kanjenja sabiraa
P, Q, Cl C = 2
185
Odgovor 1 (B=0):
prvo: A=0, B=0 => X=1, Y=0, Z=0, Q=0
potom: A => Y => Q
- kanjenje od 2T
Odgovor 2 (B=1):
prvo: A=0, B=1 => X=1, Y=0, Z=1, Q=1
potom: A => X => Z => Q
- kanjenje od 3T
Najgori sluaj kanjenja
Ispituje se kako promena bilo kog ulaza utie na promenu bilo kog izlaza, pri emu se identifikuje najgora
kombinacija.
Sluaj najgoreg kanjenja odreuje maksimalnu brzinu radnog takta jednog sinhronog kola.
CLOCK
tp + tg + ts < T
Poto brzina radnog takta mora biti tako izabrana da osigura da kolo uvek radi, za odreivanje ove brzine
najvanije je vreme najgoreg kanjenja logikog kola.
186
Pri ovom kanjenje prenosne linije unutar svakog potpunog sabiraa iznosi 2T. T odgovara propagacionom
kanjenju jednog logikog kola. Uslovno je uzeto da sva logika kola imaju propagaciono kanjenje od
1T. Prenosna linija sastoji se od tri 2-ulazna i jednog 3-ulaznog sabirakog NAND bloka.
Poto potpuni sabira realizuje self-dual-nu funkciju, on e raditi ispravno ako naizmenino invertujemo
kako ulazne tako i izlazne vrednosti:
Stepen 1
Stepen 2
Stepen 3
Spajanjem blokova koji su oseneni na slici, moemo smanjiti kanjenje od 1T (jednog bloka), i to do
poetka sledeeg stepena.
187
Ovde moemo spojiti 3-ulazni blok i invertor u finalni blok sa ulazima prikazanim na slici.
Stepen 1
Stepen 2
Stepen 3
Signali C1a, C1b, C1c iz AND-kola: C1 ima vrednost true samo ako su svi signali sa vrednou 1. Signal C1
nam nije neophodan direktno, tako da oseneni blok na slici moemo izostaviti.
Sabira sa parnim brojem stepena unosi kanjenje:
P,Q,CI S
P,Q,CI C
3
1
188
P,Q
P,Q
CI
CI
S
C
S
C
5
2
4
1
Za svaki bit jednog N-bitnog sabiraa moemo dobiti signal carry out (CO=1) ako dva ili vie signala
(P,Q,CI) imaju vrednost jedan.
Postoje tri mogunosti:
C=0 uvek ima vrednost nula - Signal je blokiran (Carry Inhibit)
P,Q=00:
P,Q=01or10: C=CI
- Signal se moe prenositi (Carry Propagate)
P,Q=11:
C=1 uvek ima vrednost jedan - Signal se generie (Carry Generate)
Definiemo tri signala:
CG = P Q
Carry Generate, ukazuje da e se na izlazu i- tog stepena generisati Cout
Carry Propagate, tada e se Ci u i- tom stepenu prostirati ka narednom
CP = P Q
CGP = P + Q Carry Generate or Propagate
189
Signal carry out moemo dobiti iz neke bitske pozicije-bilo da taj bit generie prenos (CG=1), bilo da taj
bit propagira prenos i iz carry in od prethodnog bita (CP-CI = 1):
C = CG + CP-CI
Poto je CGP = CG + CP, za prethodnu relaciju moemo pisati:
C = CG + CGP-CI
Ovaj izraz uglavnom koristimo kada je lake i bre generisati P + Q nego P Q.
Uzevi u obzir sve putanje kojima se moe dobiti carry out iz bitske pozicije 3 imaemo:
1. Bit 3 generie prenos
1???
+ 1???
11??
+ 01??
101?
+ 011?
1011
+ 0101
1011
+ 0100 +1
Tako imamo:
C3 = CG3 + CP3-CG2 + CP3-CP2-CG1 +
CP3-CP2-CP1-CGO+CP3-CP2-CP1 -CPO-C-1
Takoe kao i ranije moemo koristiti CGPn umesto CPn.
C0 = CG0 + CGP0C1
C1 = CG1 + CGP1CG0 + CGP1CGP0C1
190
za izraavanje Cn potrebno je n+2 simbola pri emu se svaki od njih sastoji od (n+3) ulaznih
signala
direktno generisanje svih N prenoenih signala, zahteva priblino oko N3/3 tranzistora (N = 64 =>
N3/3 = 90.000)
korienjem kompleksnih CMOS kola moe se generisati Cn korienjem samo 4n+6 tranzistora,
tako da svih N signala zahteva priblino 2N2 tranzistora (za N=64 =>
2N2 = 8.000)
Ovo poboljanje i nije tako dobro, jer u sluaju kada imamo veliku vrednost za n, izraz za Cn je
preveliki da bi se koristila prosta kola.
C-1, CGO i CGPO moraju pobuivati N-1 logikih kola. Za veliko N moramo koristiti lanac
bafera kako bi smo redukovali kanjenje.
191
Ako posmatramo potpuno sabirako kolo bez prenosa signala (sa upotrebom naizmenine bitske
inverzije):
Proraunajmo
prenos signala (CP = P Q) svakog bita. Moemo smatrati da kanjenje iznosi 2T poto je kolo XOR
suvie sporo. CSK=1 u sluaju da su svi bitovi za prenos.
Sluaj 1: Svi bitovi su bitovi za prenos
C-1 !C3X = kanjenje od 1T (pomou multipleksera)
Sluaj 2: Najmanje bar jedan bit spreava ili vri prenos
192
=> C1 ne utie na C3
Najdue kanjenje do !C3 i S3 iznosi:
PO !C3X = kanjenje od 5T (preko !C0 ili CSK)
PO S3 = kanjenje od 7T
Detaljan izgled multipleksera
193
Uz pomo velikog broja sabirakih kola i digitalnih filtara moemo sabirati vie brojeva istovremeno.
Predpostavimo da trebamo sabrati istovremeno pet 4-bitnih brojeva: V, W, X, Y i Z.
Upotrebimo sabirae tipa carry-lookahead. Svaka faza imae kanjenje od 6T (6 blokova). Ukupno
kanjenje pri sabiranju K vrednosti bie (K1) 6. Na primer, za K=16 imaemo vrednost kanjenja od
90T.
11.16 Stablo sabiranja
194
broj vrednosti, K
16 8 4 2 1
43 2 1 0
Svaka kolona sabiraa unosi kanjenje od 6T, i pri tom polovi broj vrednosti koje treba zajedno sabrati. Pri
ovome svaka kolona sabiraa smanjuje vrednost log2(K) za jedan. Prema tome ukupno kanjenje je log2K
6 to daje kanjenje od 24T za sabiranje 16 vrednosti.
Ukupan broj sabiraa potrebnih za sabiranje je K1.
11.17 Sabirai tipa Carry-Save
P + Q + R = 2C + S
Na primer: P = 9, Q = 12, R = 13 daje C = 13, S = 8
P:
1001
Q: 1100
R:
1101
S: 1000
C: 1101_
195
Napomena:
blok 2 ne zahteva nikakvu logiku: dovoljno je povezati njegove krajeve na odgovarajui nain
sabirake kolone koje imaju samo jedan ulaz, takoe ne zahtevaju nikakvu logiku
svi sabirai su veliine od 4 bita
finalno sabiranje M+2N zahteva posebni odgovarajui sabira
11.18 Stablo Sabiranja Carry-Save
broj vrednosti, K 16 13 9 6 4 3 2 1
log2(K)
3.7
kanjenje 0 3 6 9
kanjenja / log2(K)
3.17
12
10
2.58
15
5.65
5.13
1.582 1 0
18
24
5.13
7.23
5.13
u finalnom stepenu mora se nalaziti normalni sabira, jer nam je potrebno da dobijemo prost izlaz
kanjenje je isto kao kod obinog sabiraa, ali koristimo mnogo manje tranzistora
196
nepravilnosti u stablu prouzrokuju smanjenje efikasnosti, ali je ono relativno malo (i postaje sve manje za
velike vrednosti K)
naizmenino invertovanje pojedinih stepena ubrzava stablo sabiranja, ali dovodi do poveanja broja
potrebnih kola
Da bi digitalni broj mogao da se konvertuje u analognu velicinu, broj mora bili dekodovan, tako
da svakom broju odgovara unapred odredjena vrednosi napona ili struje.
Na slici je prikazana sema digitalno-analognog konvertora kod koga se
digitalno upravljanim analognim multiplekserom bira jedna od m vrednosti iz
niza raspolozivih napona.Oznake bilateralnih i NMOS prekidacia su
zamenjene simbolima obicnih prekidaca.
Kodovani digitalni broj D se dekoduje dekoderom. Za odredjenu
kodnu kombinaciju samo jedan di logicki signal je aktivan.Logicka jedinica sa
izlaza dekodera ukljucuje i-ti
Slika 12.1
prekidac, tako. da izlazni napon Viz postaje Viz =Vi. napon Viz imace vrednost:
Vref
i = K i
(1)
m 1
Posto je referentni napon Vref konstantan, a za datu mrezu je i m konstantno, velicina izlaznog
napona je direktno proporcionalna rednom broju dekodovanog signala
di.Mreza ce generisati napon proporcionalan velicini binarno kodovanog
broja.
Za D/A konverziju binarnog broja od n cifara mrezom sa slike 1
potrebno je koristiti dekoder n/2n, 2n prekidaca i 2n-l otpomika. Vidimo da je
broj prekidaca i otpornika veliki,tako da se D/A konvertori sa naponskim
nizom vrlo retko koriste.Ovaj broj se moze redukobati pomocu seme kao na
slici 12.2.
Viz=Vi=
Slika 12. 2
Izlazna struja it mreze Iiz je jednaka sumi struja u granama mreze. U i-toj grani mreze pestojace struja
samo ako je prekidac u i-toj grani ukljucen,odnosno:
Iiz=dn-1In-1+ dn-2In-2+ +d2I2+ d1I1+ d0I0
(2)
Vref
Ri
(3)
(4)
(5)
(6)
(7)
Iz jednacine (6) se dobijaju vrednosti otpornika vidi se daje svaka sledeia vrednost otpornika dvoslruko
manja od prethodne. Ovo je razumljivo, poSto dvostruko manjoj otpornosti odgpvara dvostruko veca
struja, a u binamom brojnom sisterau svaka sledeca cifra ima dvostruko vecu vrednost. Mreza se naziva
teiinska otporna mreza.Kao sto znamo prekidaci nisu idealni,kao ni otpornici,referentni U se takodje
menja,stoga je potrebno odrediti karkteristike komponenata koje ce se koristiti.
12.2 OSNOVKE KARAKTERISTIKE DIGITALNO-ANALOGNIH KONVERTORA
Da bi D/A konvertori sa slike 12.1 ili 12.2 imali prakticinu primenu, potrebno je obezbediti da,
pored same funkcije konverzije, digitalna informacija bude prisutna na ulazu D/A konvertora za vreme
dok je potrebno da izlazni napon (struja) zadrzi konvertovanu vrednosi i da izlazna analogna velicina
bude sto manje zavisna od ulaznih karakteristika potrosaca koji koristi konvertovanu analognu velicinu.
Da bi se zadovoljili svi do sada navedeni
zahtevi, D/A konvertor treba da sadrzi registar
za pamcenje digitalne informacije, izvor
referentnog
napona,
mrezu
pasivnih
komponenti
za
skaliranje
referentnog
napona,skup analognih prekidaca za izbor
konfiguracije pasivne mreze u zavisnosti od
ulazne
Slika 12.3
digilalne informacije i izlazni analogni pojajacavac za dovodjenje izlaznog signala na zeljeni nivo i
prilagodjenje izlazne impedanse.
Idealna karakteristikia prenosa za cetvorobitni D/A konvertor prikazana je na slici 12.3.
Na apscisi karakteristike prenosa je vreme t u kome se, u jednakim vremenskim intervaiima,
menja binarno kodovan broj od 0 (0000) do 15 (1111). Na ordinati je vrednost izlaznog napona,
normalizovana u odnosu na maksimalni izlazni napon, koji se cesto naziva napon pune skale (Vmax =Vps).
Za svaku kombinaciju ulaznih digitalnih signala postoji samo jedna vrednost izlaznog napona. Razlika
iziaznih napona koji odgovaraju susednim brojevima naziva se promena za jedan bit najmanje tezine, ili
198
skraceno LSB (least significant bit). Ukupan broj diskretnih vrednosti koje izlazni napon D/A konvertora
moze da zauzme se naziva rezolucija D/A konvertora. Ako se konvertuju binarni brojevi od n cifara, Va
teoretski, moze imati 2n razlicitih vrednosti. Ako je sum izlaznog napona D/A konvertora po apsolutnoj
vrednosti veci od LSB, stvarna rezolucija je manja od 2n.
Svako odstupanje u odnosu na idealnu karakteristiku prenosa pokazanu na slici 12.3, predstavlja
gresku konverzije.
Greske konverzije mogu biti statiticke i dinamicke.Statitcke
greske unose gresku u linearnost D/A konvertora. Linearnost se
definise kao maksimalno odstupanje izlaznog napona od prave linije
povucene od nultog, do proracunatog napona pune skale. Izrazava se u
procentima opsega pune skale ili u frakcijama LSB. Ovako definisana
linearnost se naziva apsolutna linearnost.
Apsolutna linearnost,iznosi 1/2 LSB. Odstupanje izlaznog
naponi od 0 za kod 000 naziva se greska nule ,a
Slika 12.4
Vlsb =
V ps
2n 1
(8)
Zbog tolerancija koriscenih komponenti, promena izlaznog napona V, moze biti veca ili manja od VLSB,
tako da je diferencijalna linearnost DL deftnisana kao:
Dl=
V Vlsb
Vlsb
(9)
time) i definse se, ili za maksimalnu promenu (od 0 do Vps,), ili za promenu ulazne informacije za jedan
LSB. Vreme postavljanja D/A konvertora se racuna od trenutka zadavanja nove digitalne vrednosti, do
trenutka kada se izlazni napon stabilisao na zadatu vrednost 1/2 LSB. Umesto vremena postavljanja
cesto se definse vreme prekidanja tsw (switching time) D/A konvertora.
Karakteristicno za dinamicku karakteristiku prenosa D/A konvertora je pojava glica na izlaznom
naponu prilikom promene ulaznog koda za 1 LSB. Do pojave glica dolazi zbog razlicite brzine prekidanja
analognih prekidaca u konvertoru.
Na slici 12. 6 prikazana je dinamicka karakteristika prenosa D/A konvenora za slucaj kada se pojavljuje
glic :
Slika 12.6
Pojava glica se moze objasniti analiziranjem slike 6. Ako je, na primer prekidac bita najvece
tezine brzi od ostalih prekidaca u mrezi, nakon stanja 01...11, umesto stanja 10...000, kratkotrajno ce
postojati stanje 11...11, Sto generise maksimalnu struju, da bi. kad se ostali prekidaci iskljuce, struja pala
na zadatu vrednost.
12.3 D/A KONVERTORI SA TEZINSKOM OTPORNOM MREZOM
Vref
R0
Q0 +
Vref
R1
Q1 + ... +
Vref
Rn1
Qn1 )
(10)
Slika 12. 7
Ako se u jednacinu (10) zameni vrednoist Ri iz jednacine (6),dobija se:
Viz=-RfVref(1/R)(20Q0+21Q1+22Q2++2n-1Qn-1)
(11)
200
Linearnost izlaznog napona zavisi od tezinskog odnosa struja, a stabilnost od stabilnosti struja.
Struja u i-toj grani data je izrazom:
Ii=Vref/Ri,(i=0,1,2,3,.,n-1)
(12)
Gde je Ri, ukupna otpornost u i-toj grani. Prekidaci cija otpornost, kad su ukljuceni, nije 0, vec konacna
otpornost r, vrednosti otpornika treba racunati tako da se uzimaju u obzir i otpornosti prekidaca r.Tacne
vrednosti otpornika za mrezu sa slike 12.7 treba da budu:
(13)
R0=R-r,Ri=R/2-r,R2=R/22-r,Rn-1=R/2n-1-r
otpornost sa kojom treba racunati ustvari r r, gde r obuhvata tolerancije i temperaturne promene
otpornosti prekidaca u radnom temperaturnom opsegu.A da D/A konvertor zadrzi diferencijajnu
linearnost bolju od 1/2LSB,potrebno je da izlazni napon ostane u zadatim granicama za promene
otpomosti prekidata u opsegu r- r do r + r. Ako je Vps1 napon pune skale kada je otpornost prekidaca
minimalna, a Vps2 kada je maksimalna, tada treba da bude zadovoljena nejednacina:
1
V ps1 V ps 2 Vlsb
(14)
2
dobija se:
2 Vref R f
Rn1 r
2 Vref R f 1 Vref R f
Rn1 + r 2 R0
(15)
2 n1
1
r
r 4
1 2 n1
1 + 2 n1
R
R
Kakoje r/R1 nakon zanemarivanja kvadrata ovog cana, dobija se:
R>22n+1 r
(16)
(17)
Tolerancije i temperaturni drift otpornosti ukljucenog prekidaca su reda nekoliko oma. Na primer,
za konvertor od l0 bita otpornost prekidaia r r = 83 otpornost otpornika u grani LSB treba da bude
R0 = R 3 2 21 6.3 M , a otpornost u grani MSB, 29 puta manja. Da bi izvedena analiza bila korektna,
pretpostavljeno je da su otpornici u tezinskoj mrezi tacni, odnosno, da su tolerancije otpornika Ri =(R/2i)r znatno manje od r.
U dosadasnjoj analizi pretpostavka je bila da je operacioni pojacavac idealan.Realan operacioni
pojacavac u D/A konvertor unosi gresiku pojacanja i ofset.Realni D/A konvertori se projektuju prema
semi na slici 12.8, gde je pokazan primer konvertora rezolucije 5 bita.
Slika 12.8
D/A konvertori sa tezinskom otpornom mrezom imaju niz nedostataka.Najveci nedostatak D/A
konvertora sa tezinskom otpornom mrezom je pojava izrazenih gliceva zbog razlicite brzine ukljucivanja i
iskljucivanja struja u pojedinim granama mreze. A to se sve desava zbog postojanja parazitnih
kapacitivnosti u mrezi.
201
Lestvicasta otporna mreza je prikazana na slici 12. 9, a dobila je naziv po svojoj slicinosti sa
lestvicaima.
Slika 12.9
Kao sto se sa slike vidi, u mrezi se koriste samo dve vrednosti otpornika,R i 2R. Mreza moze da
sadrzi proizvoljan broj celija. Mreza je zatvorena sa otpornicima 2R prema masi.Lestvicasta mreza ima
osobinu da ekvivalentna otpornost svake grane prema masi iz svakog cvor Ai iznosi 2R. Takode je iz
svake tacke Pi ekvivalentna otpornost mreie 3R. Ovo ima za posledicu, da kada se bilo koji prekjdac Pi
prikljuci na napon Vref , kroz granu Pi Ai ce teci struja istog intenziteta, Ij = Vref/3R. U svakom cvoru Ai,
s obzirom da je otpornost svih grana jednaka, struja se deli na dve jednake komponente.
Ako je, na primer, samo prekidat Pn-1, prikljucen na referentni napon, kroz granu Pn-1 An-1 teci ce
struja In-1, = Vref/3R, kroz grane An-1-M i An-1-An-2 struja ce biti In-1/2. Ako je prikljucen samo prekidai Pn2, struja In-2 se u cvoru An-2 deli na dve jednake komponente intenziteta In-2/2. Komponenta struje koja
tece kroz granu An-1-An-2 se u cvoru An-1 ponovo deli na dve jednake komponente intenziteta In-2/4, tako
da kroz granu An-1-M kao posledica ukljucivanja prekidaca Pn-2 protice struja In-2/4. Slicinim
razmatranjem se moze pokazati da ce ukljucivanjem narednog prekidaca, Pn=3, struja I u grani An-1-M biti
In-2/8, odnosno, ukljucivanje svakog slededeceg prekidaca generise upola manju struju u grani An-1-M.
Ako se primeni zakon superpozicije, struja I kroz granu An-1-M ima vrednost:
Vref
1
I=
n1 (2 n1 Qn1 + 2 n2 Qn 2 + ... + 2 2 Q2 + 21 Q1 + 2 0 Q0 )
(18)
6 R 2
gde Qi=1 oznacava da je i-ti prekidac prikljucen na referentni napon, a Qi=0, da je prikljucen na masu.
Jednacina (18) pokazuje da je struja I proporcionalna binarnom broju cije cifre odgovaraju
ukljucenom, odnosno, iskljucenom prekidacu.
Ako se tacka M, umesto na masu, prikljuci na virtuelnu masu operacionog pojacavaca, a
upravijacki signali prekidaca na izlaz stacionamog registra, dobija se D/A konvertor sa lestviccstom
otpornom mrezom.Primer takvog D/A konvertora rezolucije 4 bita prikazan je na slici 12.10.
Izlazni operacioni pojacavac struju i transformise u napon:
Slika 12.10
Za pozitivan referentni napon, izlazni napon je negativan. Korisceni operacioni pojacavac ima
posebne prikijucke za podesavanje nultog olseta. Na ove prikljucke je prikljucen potenciometar Po.
Promena pojacanja se obavlja poienciometrom Pp, redno vezanim sa otpomikom povratne sprege Rf. Ako
nije potrebno podesavanje pojacanja i ofseta potenciometri Po i Pp se izostavljaju. Otpornik za
eliminisanje uticaja struje ofseta je Rm.
Lestvicasta otporna mreza, vec doprinosi povecanju temperaturne stabilnosti.Odredivanje
vrednosti otpornika za lestvicastu mrezu se obavlja po istom kriterijumu kao i za teiznsku mrezu.Tezi se
da
vrednost
R
bude
sto
manja,
kako
bi
vremenske konstante (sa parazitnim kapacitivaostima) bile male.Minimalna vrednost za R se dobija iz
uslova:
202
Vref
6 R r
Vref
6 R + r
1 Vref
,a to je
4 2 n1 6 R
2
2R 2 n+1 r
3
(19)
Dinamicke karakterisutike konvertora sa lestvicastom mrezom su daleko bolje od
karakteristika D/A konvertora sa tezinskom mrezom. Pored smanjenih parazitnih kapacitivnosti i manjih
vrednosti otporaika u mrezi, kracem vremenu postavljanja doprinosi ujednadena brzina ukljucivanja i
iskljucivanja prekidaca, tako da su glicevi smanjeni. Vremenske konstante praznjenja i punjenja
parazitnih kapacitivnosti su priblizno jednake. Glicevi ipak postoje zbog razlike u brzini ffipflopova i
prekidaca.Poznato je da flipflopovi, povuku veliku struju prilikom prebacivanja. Ova promena struje, na
neizbeznoj, parazitnoj induktivnosti provodnika mase, indukuje napon koji bi mogao da prouzrokuje glic.
Iz tog razloga se kod D/A konvertora obavezno razdvajaju analogna i digitalna masa.Velika razlika struja
prouzrokuje razlicito zagrevanje otpornika i prekidaca, pa i pored cinjenice da su i otpornici i prekidaci
izradjeni na zajednickim podlogama, dolazi do promene odnosa R, 2R i Rf, jto kvari linearnost.
Delimicna kompenzacija temperaturne nestabilnosti se postiie rednom vezom MOSFET tranzistora sa
ugradjenim kanalom sa otpornikom Rf.
Poboljsana diferencialna linearnost, a time i veca rezolucija, moze se postici D/A konvertorima sa
strujnim izvorima. Mreza je sa strane MSB zatvorena otpornoscu R izmedju cvora A3 i virtuelne mase, a
sa strane LSB, takodje otpornoscu R, na analognu masu. D/A konvertor sadrzi poseban izvor referentne
struje za svaki bit. Struje Iri, koje generisu strujni izvori, su medjusobno jednake, odnosno:
Ir4= Ir3= Ir2= Ir1= Ir0= Ir
(20)
(21)
Do sada opisani D/A konvertori konvertuju neoznacen binarni broj u napon cija je apsolutna vrednost
proporcionalna velicini binarnog broja. Polariiet izlaznog napona zavisi od polariteta referentnog napona,
moze biti ili pozitivan, ili negativan, odnosno, samo jednog polariteta, tako da se takvi konvertori
nazivaju unipolarni D/A konvertori. Kada se konvertuju oznaceni binarni brojevi, neophodno je da
polaritel izlaznog napona odgovara znaku binarnog broja. D/A konvertori kod kojih znak konvertovajiog
napona odgovara znaku ulaznog, digitalno zadatog broja, nazivaju se bipolarni D/A konvrtori.
203
Slika 12.11
Ako se naponi Vi, rasporede ekvidistantno unutar naponskog opsega od 0 do Vps, na osnovu izlaza
komparatora k, moze da se odredi u kom se naponskom opsegu nalazi ulazni signal Vul. Koder na slici
12.11 digitalnu informaciju sa komparatora koduje u digitalni broj izabranog binarnog brojnog sistema.
Staticke karakterisuke A/D konvertora se definisu na isti naicn kao i staticke karakteristike D/A
konvertora, s tim sto su ulaz i izlaz zamenili mesta. Definise se apsolutna linearnost, greska (ofset) nule,
greska pune skale, greska pojacanja i diferencijalna linearnosi.
Posto je izlazna informacija ADK digitalni broj, dinamicke karakteristike A/D konvertora se
svode na specificiranje potrebnog vremena da se od trenutka pocetka konverzije na izlazu ADK postavi
digitalni ekvivalent ulaznog analognog signala. Ovo vreme se naziva vreme konverzije.
Rezolucija, odnosno, broj nivoa kvantizacije ulaznog signala se, kao i kod D/A konvertora,najcesce
definise brojem bita izlazne digitalne informacije, ako povecanje rezolucije A/D konvertora sa slike 12.11
se moze postici jedino povecanjem broja naponskih nivoa, odnosno, broja komparatora. Za konvertor
rezolucije 8 bita bilo potrebno 256 komparatora.Direktna konverzija pomocu 2n komparatora i kodne
mreze postaje neekonomicna zbog velikog broja komponenti.
12.7 A/D KONVERTORI SA PARALELNIM KOMPARATORIMA
Konvertori sa paralelnim komparatorima spadaju u klasu najbrzih A/D konvertora. Cesto se nazivaju
direktni ili FLASH A/D konvertori. Za realizaciju konvertora od n bita potrebno je m = 2n komparatora,
ako je potrebno da se generise signal prekoracenja, odnosno, 2n-l komparator, ako signal prekoracenja
nije potreban.
204
Slika 12.12
Kada se za konverziju koristi samo jedan konvertor sa slike 12.12, kraj lanca oznaden sa -REF se
prikljucuje na masu, a na prikljudak +REF se prikljucuje referentni napon. Da bi greska kvantizacije bila
0.5LSB, otporni lanac je sa obe strane zavrsen otpornicima R/2. Pad napona na svakom otporniku R
odgovara promeni ulaznog napona za 1 LSB.
Napon i-tog praga se racuna pod pretpostavkom da je ulazna otpornost komparatora beskonacno velika i
dat je izrazom:
Vi=Vref/m(i-1/2)
(22)
Slika 12.13
205
Slika 12.14
Maksimalni ulazni napon Vulmax, koji se moze prikljuciti na konvertor je Vulmax =Vps. Pojacanje D/A
konvertora je podeljeno tako da je maksimalni izlazni napon iz D/A konvertora Viz, za 1 LSB manji od
napona Vps. Pod navedenim uslovima D/A konvertor ce, kada je MSB bit postavljen na 1 (Qn-1, =l), a svi
ostali na 0, generisati napon Viz =VPS, sledeci bit, Qn-1, =l, ima tezinu Vps/4, odnosno, posto se radi o
binarnom D/A konvertoru, svaki sledeci bit ima tezinu upola manju od prethodnog.
Na slici 12.15 prikazana je logicka sema A/D konvertora sa sukcesivnim aproksimacijama:
Slika 12.15
Pocetak konverzije se za daje signalom START koji postavlja Qs =1. Pomeracki registar se prebacuje
u rezim pomeranja, a prati/pamti kolo u rezim "pamti", cime se zamrzava trenutna vrednost Vul. Sledeci
CLK impuls zadnjom ivicom pomera jedinicu sa pozicije Qpo na Qp1, a zbog SIN=0 upisuje se Qpo=0.
Kada je Qp1=l naredni CLK genersie impuls t0 koji u SAR upisuje 1 na poziciju MSB(Qn-1) bita, a sva
ostala lec kola resetuje. Zadnja ivica CLK pomera jedinicu u pomerackom registru na poziciju Qp2.
Izlazni napon D/A konvertora je postavljen na napon Vps/2. Iziaz komparatora je postavljen u stanje 1 ili
0, u zavisnosti da li je Vpp veci ili manji od Viz. Naredni CLK zbog Qp2 =1 generise t1, koji u SAR registru
postavlja Qn-2=1, a ako je konjugovano K = l, resetuje Qn-1. Zadnja ivica CLK pomera jedinicu u
pomerackom registru na sledccu poziciju - Qp3.
206
Sekvenca sukcesivnih aproksmacija se nastavija sve do generisanja tn koji resetuje Qs. U registru SAR
je ostao rezultat konverzije, prati/pamti kolo je postavljeno u rezim "prati", a u pomeracki registar, koji je
ponovo u rezimu paralelnog upisa, se sve do pocetka sledece konverzije svakim CLK impulsom, zbog Qs
= 1, potvrdjuje upis: Qp0=1 Qp1= Qp2= Qp3= Qp4.......=0
Izlazni signali is A/D konvertora sa slike 12.15 su pored binarnog ekvivalenta uiaznog napona, signali
BUSY i EOC. Signal BUSY (zauzet) se naziva statusni signal i oznacava da je konverzija u toku. Signal
EOC (end of conversion) oznacava da jc konverzija zavrsena.
Vreme konverzije ADK sa sukcesivnim aproksimacijama je dato izrazom:
tadk=(n+1)tc
(22)
gde je n - broj bita konvertora, a ic je perioda ponavljanja impulsa CLK. Minimalna perioda ponavljanja
CLK zavisi, od vremena postavljanja DAK, Tipicno vreme konverzije za, na primer, dvanaestobitne
integrisane SA ADK je od 1 s, za najbrze, do nekoliko desetina s, za sporije ADK .
12.9 PRATECI ANALOGNO-DIGITALNI KONVERTORI
Drugi tip konvertora koji koristi digitalno-analogni konvertor kao referencu za formiranje digitalnog
ekvivalenta anlognog signala je prateci A/D konvertor:
Slika 12.16
A/D konvertor je veoma jednostavne konstrukcije. Sastoji se od obostranog brojaca digitalnoanalognog konvertora i komparatora.Brojac se taktuje signalom TAKT, koji se moze zabraniti
postavljanjem signala GATE u stanje GATE =0. Komparator poredi ulazni napon Vul, sa izlaznim
naponom iz D/A konvertora Viz. Ako je Vul> Viz izlaz komparatora je k=1, brojac broji unapred,
povecava se sadrzaj obostranog brojaca, pa prema tome i napon Viz raste. Kada postane Viz >Vul
menja se stanje izlaza komparatora i brojac pocinje da broji unazad. Ako Vul ne menja
vrednosi i ako je histerezis komparatora manji od 1 LSB, vec nakon prvog taktnog impulsa napon Viz ce
ponovo postati manji od Vul, komparator ce da promeni stanje, brojac ce da promeni smer brojanja i
napon Viz ponovo raste.Sve dok Vul ne promeni vrednost,brojac broji pojedan impuls napred, pojedan
nazad, a napon Viz osciluje oko napona Vul za 1 LSB.
12.10 SERIJSKI A/D KONVERTORI
Serijski A/D konvertori obavljaju konverziju na taj nacin sto se napon V1, sa poznatim digitalnim
ekvivalentom povecava serijski, kvant po kvant, sve dok V1 ne dostigne vrednost napona Vul ciji se
digitalai ekvivaient trazi.
Pocetak konverzije se zadaje signalom START.L koji postavlja lec Qs u stanje Qs = 1 i resetuje
brojac.Resetovan brojac obezbeduje da je izlazni napon D/A konvertora V1 =0, take da je za Vul
>0 izlaz komparatora K>1.Postoje Qs =1 signal TAKT genersie CLK impulse brojaca, sadrzaj brojacia
se povecava, a napon sa D/A konvertora raste u kvantovima po 1 LSB. Kada napon V. dostigne
vrednost V1 =Vul + V ,( V < 1LSB) izlaz komparatora prelazi u stanje k=0 sto resetuje lec
207
Qs..Stanje Qs=0 zabranjuje dalje taktovanje brojaca, tako da je u brojacu zadrzan digitalni ekvivalent
napona Vul sa greskom kvantizacije manjom od 1 LSB.
Slika 12.17
Serijski A/D konvertori sa referentnim D/A konvertorom se vise ne koriste. Vreme konverzije
serijskog ADK za maksimalan Vul iznosi 2ntc, dok je vreme konverzije ADK sa sukcesivnim
aproksimacijama mnogostruko krace i iznosi samo (n+1)tc..Staticke karakteristike oba tipa
konvertora zavise od karakteristika D/A konvertora, koji je i najskuplja komponenta, a u integrisanoj
tehnologiji nije mnogo slozenije izraditi logicku mrezu za sukcesivne aproksimacije od mreze
konvertora sa slike 12.17.
A/D konvertor koji radi na istom principu kao ADK sa slike 12.17 se moze realizovati
ekonomicnije, ako se umesto D/A konvertora koristi generator rampe, odnosno, generator napona koji
linearno raste sa vremenom.
Logicka sema A/D konvertora sa generatorom rampe prikazana je na slici 12.18:
Slika 12.18
A/D konvertori sa dvojnim nagibom
Slika 12.19
208
Konvertor sa slike 12.19 konvertuje samao negativne ulazne napone. Izlaz je digitalni ekvivalent
apsolutne vrednosti ulaznog napona. Za vreme kada konverziia nije u toku, zatvoren je prekidac P2, tako
da je izlazni napon integratora V1 = 0. Pocetak konverzije se zadaje signalom START.L koji resetuje
brojac, a na osnovu aktivnog signala START.L, kontrolna logika (KL) poslavija PR2=0 i PR1=1,sto
otvara prekidac P2 i prebacuje prekidac P1 u polozaj u kome se na ulaz integratora prikljucuje napon
Vul. Posto je ulazni napon negativan, V1 linearno raste, izlaz komparatora postaje K =1 tako da brojac
pocinje da broji. Nakon 2n taktnih impulsa brojac je odbrojao do maksimalnog sadrzaja, tako da stanje
Qn-1= Qn-2= =Q2= Q1= Qn-1= 1 generise impuls CO=1. Na osnovu CO = 1 KL postavija PR1=0 i
na ulaz integratora, prekidadem P1, prikljucuje pozitivan referentni napon Vref. Izlazni napon
miegratora pocinje da opada, a brojac nastavlja da broji i to ponovo od stanja 0, posto je nakon stanja
brojaia "sve jedinice", sledece stanje "sve nule". Kada napon integratora opadne do 0, komparator
zaustavlja brojac, a KL zatvara prekidac P2 sto zabranjuje dalje prornene izlaznog napona integratora.
Nakon sto je na ulaz integratora bio prikljucen napon -Vul u trenutku t1 napon V1 ce imati vrednost:
t
1 1
V1(t1)=
(24)
Vul dt
RC t0
odnosno, kako je Vul konstantno u intervalu T1 = t1 -t0:
V1(t1)=VulTi/RC=Vul/RC(2ntc)
POSIO je
(25)
(26)
Gde je T2=t2-t2=itc vreme za koje je brojac izbrojao i taktnih impulsa. Izjednacuia (25) i (26) se
dobija:
Vref
Vul n
2 tc
it c = 0
(27)
RC
RC
odnosno:
2n
(28)
i=
Vul
Vref
Iz (28) se vidi da na tacnost konverzije utice jedino tacnost referentnog napona.
209
Za konvertovanje napona oba polariteia A/D konvertori treba da u zavisnosti od polariteta ulaznog
napona, generisu izlazni digitalni kod koji ce sadriati inforniaciju o znaku i o velicini ulaznog napona.
Kao sto bipolarni D/A konvertori kariste ulazne digitalne informacije oznacene na razlicite nacine, tako
bipolarni A/D konvertori mogu da generisu digitalni izlaz sa binarnim ofsetom, oznacien u brojnom
sistemu komplementa do dva, ili da formiraju digitalnu informaciju sa znakom i digitalnim ekvivalentom
aposolutne vrednosti ulaznog napona.
12.12 PRIMENA D/A I A/D KONVERTORA
Vecina mikroracunara u sistemima u kojima se ne zahteva velika brzina razmene i obrade podataka,
razmenjuje podatke sa perifemim jedinicama na nivou bajta (paralelno po 8 bita) Ako je periferna
jedinica D/A konvertor, tada se u konvertor rezolucije 0 do 16 bita, koliko je uobicajena rezolucija
za upravljacke i merne sisteme, digitalni podatak za konverziju mora upisati sa dva obracanja
racunara D/A konvertoru. S druge strane, u registar D/A konvertora se kompletna informacija mora
upisati u istom vremenskom trenutku, kako se ne bi parcijalnim upisom u registar na izlazu pojavila
neregularna vrednost napona. Da bi se obezbedili ovi oprezni zahitevi, D/A konvertori koji su
namenjeni prikljucivanju na osmobitne magistrale podataka se izraduju sa udvojenim registrima,
12.14 SPREGA A/D KONVERTORA SA R A CUNAREM
210
Jedna od prvih masovnijih primena A/D konvertora je u mernoj digitalnoj instrumentaciji, gde se
rezultat merenja analogne velicine prikazuje na cifarskom pokazivacu. Osnovna komponenta
digitalnog mernog uredjaja koji meri analognu velicinu je digitalni voltmetar. Ako se meri velicina
koja nije napon, pogodnim pretvaracem, u sluciaju merenja neelektricnih velicina, ili elektricnim
mrezama, u slucaju da se mere elektricne karakteristike, ta se velicina pretvara u napon, a zatim
konvertuje u digitalni oblik.
Ako je digitalni merni instrument namenjen samo za prikazivanje izmerene velicine na cifarskom
pokazivacu, brzina konverzije nije od znacaja, vec samo rezolucija, linearnost i tacnost. Za ovu primenu
su najpogodniji A/D konvertori sa dvojnim nagibom, s obzirom da tacnost konverzije zavisi samo od
tacnosti referentnog napona, a vreme konverzije od desetak ms je zanemarljivo u odnosu na vreme
potrebno da se procita rezultat sa pokazivaca.
211
LITERATURA
212