BU NOTLAR PROF. DR.

AYTEN KUNTMAN
TARAFINDAN
11.03.2009 TARHNDE
YAYINLANAN
NOTLARIN YENDEN
DZENLENM
HALDR.

1
TMDEVRE TASARIM LKELER

1.GR

2.TMDEVRE TASARIMI VE RETM AAMALARI

2.1. Maske retim Aamas
2.2. retilen Maskelerin Silisyuma Uygulanmas
2.3. Test ve Paketleme

3. SILISYUMUN ELEKTRIKSEL ZELLII

3.1. VLSI da temel yapta : Silisyum
3.2. Yariletken davran
3.3. Has Silisyum
3.4. Silisyumun Katklamas
3.5. Katklanm silisyumun iletkenlii

4. TMDEVRE RETMNDE KULLANILAN TEMEL PROSES

ADIMLARI
4.1. Difzyon
4.1.1. Difzyon Tabakasnn Elektriksel zellii
4.2. Termal Oksitleme
4.3. Polisilisyum Oluturma
4.4. yon Ekme(mplantasyon)
4.5. Epitaksi
4.6. Litografi

5. MOS TMDEVRELER
5.1. Temel MOS Yaplar
5.1.1. Temel MOS Tranzistrleri
5.1.1.1. Kanal Oluturmal N-MOS(E-NMOS)
5.1.1.2. Kanal Ayarlamal NMOS(D-NMOS)
5.1.1.3. Kanal Oluturmal PMOS(E-PMOS)
5.1.2. Kanal Oluturmal N-MOS Tranzistrn alma
Blgeleri
5.1.3. N-Kanall MOS Transistor retim Sreci(teknolojisi)
5.2. MOS Tmdevrelerin Temel Elektriksel zellikleri
5.2.1. N-Kanall MOS tranzistrn akm ifadesinin karl
5.2.2. N-Kanall tranzistrn akm-gerilim ilikisi
5.3. MOS Tranzistrlerde Model Parametreleri
5.3.1. Eik Gerilimi(VTO)

2
 5.3.2. Gvde Parametresi(Taban kutuplama says)
5.3.3. MOS Tranzistrn Etkin Kanal Boyu
5.3.4. MOS Tranzistrn Gei letkenlii(gm)
5.3.5. Anahtarlama Hz(Frekans cevab)
5.3.6. k letkenlii
5.4. MOS Kapasiteler
5.4.1. Oksit Kapasitesi
5.4.2. Jonksiyon Kapasiteleri
5.5. Parametrelerin llmesi
5.5.1. n kanall MOSFET de akm gerilim eitlilkleri
5.5.2. p kanall MOSFET de akm gerilim eitlilkleri
5.6. CMOS Teknolojisi
5.6.1. N-Kuyulu CMOS Prosesi

6. SERM TASARIM KURALLARI

6.1. Full-Custom Maske Serim Kurallar
6.2. Cmos Evirici Serim Tasarimi
6.3. MOS TMDEVRE TASARIMI
6.3.1. EVRCLER
6.3.2. NMOS Evirici
6.3.2.1.Eviricinin Elektriksel zellik-Yap likisini Veren
Byklkler
6.3.3. CMOS Eviriciler:

7. BPOLAR TMDEVRELER
7.1. Jonksiyon izolasyonlu bipolar tmdevreler
7.2. Jonksiyon zolasyonlu Bipolar npn Tranzistr Teknolojisi
7.3. Bipolar Anolog Tmdevrelerde Aktif Elemanlar
7.3.1. Tmletrilmi npn Transistor
7.3.2. Bipolar Yaplarda Tasarm Iin nemli Temel
Kavramlar
7.3.2.1. Jonksiyonun belverme gerilimi
7.3.2.2. Bipolar npn Tranzistrn Doyma Akm
7.3.2.3. Bipolar Yaplarda Oluan Parazitik Direnler
7.3.2.3.1. Seri Baz Direnci
7.3.2.3.2. Seri Kollektr Direnci(rc)
7.3.2.4. Kollektr-Baz jonksiyon Kapasitesi
7.4. Bipolar Entegre Devrelerde Pasif Elemanlar
7.4.1. Direnler
7.4.1.2. Difzyonlu Direnler
7.4.2. Kapasiteler

3
 7.4.2.1 Jonksiyonlu Kapasiteler
7.4.2.2. MOS Kapasiteler
7.4.3. Diyotlar
7.5. Lineer (Analog) Entegre Devre Tasarim lkeleri
7.6. Analog lem Bloklar
7.6.1. Alt Bloklar
7.6.1.1. Kutuplama Devreleri

Ekler
8.SPICE PROGRAMI
9. Serim rnekleri
10. Problemler
11. Kaynaklar

4
1. GR

Tmdevre teknolojisi kitab ierik olarak ok geni apta

tmletirilmi (VLSI)(Very Large Scale Integration) devre tasarm,
retimi ve piyasada kullanlacak hale gelmesini kapsar. Tmdevre
retiminde ana malzeme silisyumdur. Doada amorf olarak bolca
bulunan silisyum uzun metalurjik ilemler sonucunda yar iletken
devre yapmna uygun hale getirilir. Silisyum kristali uzun parlak
ubuklar halinde elde edilir. Bu ubuklar daha sonra ince
pul(Wafer) eklinde kesilerek kullanm iin hazr hale getirilir.
Kesilen pullarn kalnlklar 350-400m, aplar ise 3-5 in
civarndadr.

Mikroelektronik teknolojisi; bir seri ilemler dizisi(proses)

sonucunda ok sayda tmdevre retimini mmkn klmaktadr. Bir
pul zerinde 100-200 adet tmdevre oluturulabilir. Ayn anda 10
pulla allsa bir proses sonuunda 100X10=1000 adet tmdevre
retilmi olabilir. Tmdevreler temelde bipolar ve MOS teknolojileri
kullanlarak retilirler.

Bipolar teknoloji kullanlarak analog yaplar oluturulur. Kazanc

fazla grlts az, hassasiyeti iyidir. MOS teknolojisi kullanlarak
ise dijital yaplar oluturulur. Kullanm ve yerleim asndan daha
elverili ve leklemesi daha basit olduu iin tercih edilir.

Tmdevre retiminde en temel eleman tranzistrdr. Bipolar

teknoloji ile npn, pnp, MOS teknoloji ile ise N kanall MOS, P
kanall MOS tranzistrler oluturulur. VLSI devrelerde eleman
geometrisi olduka nemlidir ve genellikle CMOS lardan oluur.

2.TMDEVRE TASARIMI VE RETM AAMALARI

Tasarmc eleman geometrisini minimize etmeye alarak istenen

fonksiyonu gerekletirebilecek tmdevreyi tasarlar. Tasarm
retim balamadan sonulanan bir ilemdir. Tmdevre tasarm ve
retimi ana aamada gerekleir.

Maske retim Aamas

Maskelerin Silisyuma Uygulanmas
Test ve Paketleme

5
Tmdevre tasarm ve retim ile ilgili admlar ekil 2-1 de
verilmitir.

2.1. Maske retim Aamas

Maske retim aamas, istenen fonksiyonu gerekletirecek

devrenin seimi ve tasarm byklklerinin belirlenmesi,
tasarm(layout) ve maske retim aamalarn kapsamaktadr.
Devre seimi ve tasarm byklklerinin belirlenmesi arzu
edilecek ilemi gerekletirecek devrenin seimi ve istenen
elektriksel byklk-boyut ilikisinin uygun simlasyon
programlar kullanlarak belirlenmesini kapsar. Simlasyon iin
yaygn kullanlan program Spice dir.

Serim(layout): Devre seimi ve boyutlarn belirlenmesinden

sonra devrenin ip zerindeki yerleimi oluturulur. Devrenin
ip zerindeki yerleimi serim(layout) aamasdr. Bilgisayar
ortamnda L-EDIT, ORCAD gibi programlar yardmyla
gerekleir. Herhangi bir devrenin fiziksel maske serimi baz
geometrik kurallar veya snrlamalar salayan zel ilemlerle
yaplr. Bu kurallara genellikle serim(lay-out) tasarm kurallar
denir. leride tekrar ele alnacaktr.
Serim ileminden sonra ilgili maskeler hazrlanr.

Maske retimi: Layout iziminden sonra her bir retim

aamas ile ilgili maskeler hazrlanr. Bu maskeler temelde
izolasyon, difzyon, kontak, metalizasyon ve balant ularnn
alnmas admlarn ieren maskelerdir.

Tmdevre retim teknolojisindeki temel admlar ekil 2-1 de

ematik olarak verilmitir.

Tasarm Tmdevre Maske hazrlanmas

optimizasyonu tasarm ve oullama (CAD)

(spice) (a)

6
 (b)

(c)

ekil 2-1: Tmdevre retimi teknolojisinde temel admlar

a.maske retim ilemleri, b. pul fabrikasyonu c. test-
ayrma ve paketleme

2.2. retilen Maskelerin Silisyuma Uygulanmas

Gereklenecek devre ile ilgili hazrlanan maskelerin silisyum

zerine aktarlmas ilemidir. Tmdevre fabrikasyon aamasdr.
Tmdevre admlarnn pula aktarlmas iin gerekli ilem
parametrelerinin karlmas iin SUPREM, OSIS gibi simlasyon

7
programlarndan yararlanlr. ekil 2-1 den de grld gibi 5
ana maske ve maske adm vardr. Bunlar, izolasyon, difzyon,
kontak, metalizasyon ve balant ularnn alnmasdr. Be ana
adm olmasna ramen VLSI devrelerde verimi artrmak iin maske
says daha fazla olabilir.

2.3. Test ve Paketleme

Tm maskelerin pul zerine sra ile uygulanmas sonucunda

tmdevreler oluur. Bir pul zerinde ok sayda tmdevre
oluacaktr. Oluturulan tmdevrelerin test edilmesi ve
paketlenmesi ve kullanm iin hazr hale gelmesi 3. nemli
admdr. ncelikle tm krmklarn alp almad kontrol edilir.
Bu amala retim srasnda her bir ipe yerletirilmi olan test
tranzistrnden yararlanlr. lmler proper denilen l aleti ile
gerekleebilir. lm srasnda bozuk olanlar otomatik olarak
krmz mrekkeple iaratlenir. Test ve paketlemede ikinci adm
krmklarn ayrlmas-paralama ilemidir. Bunun iin nce elmas
bir kesici yardmyla pul zerindeki ayrm izgilerinden krmklar
izilir. n yz korunarak srt andrlr ve paralanr. Paralanan
krmklar arasnda bozuk olanlar ayrlr. Salam olanlar bir tayc
zerine yaptrlr. Krmk zerinden taycya balant
yaplr(bonding). Tmdevrenin d dnya ile balants tayc
zerindeki bacaklarla olur. Tekrar elektriksel lmleri yaplr.
Salam olanlarn zeri kapatlr. Kullanm iin hazrdr.

3. Silisyumun Elektriksel zellii

3.1. VLSI da temel yapta : Silisyum

Tmdevre retiminde en temel eleman tranzistrdr. Bipolar

teknoloji ile npn, pnp, MOS teknoloji ile ise N kanall MOS, P
kanall MOS tranzistrler oluturulur. VLSI devreler ise genellikle
CMOS lardan oluur. Gnmzde tmletirmeyle 1 cm2 ye 106 -
107 tane tranzistor yerletirilmektedir. rnein; bir megabitlik
DRAM ipi 1.000.000 dan ok tranzistr ve 1.000.000 dan ok
kapasite ierebilmektedir.
inde ok sayda krmk ieren pulun ematik grnts ekil 3-1
de verilmitir. Pul zerinde her bir birim krmk-yonga(chip) olarak
adlandrlmaktadr.

8
ekil 3-1: Silisyum pul zerinde birbirinin ayn tmdevrelerin
ematik grn

Minimum boyut: Minimum boyut bir tmdevre serimindeki iki izgi

arasndaki minimum uzaklk olarak tanmlanr. ekil 3-2 de
minimum boyutun yllara gre deiimi verilmitir.
ekil 3-2 de grld gibi 1978 ylnda entegre devre iindeki
minimum boyut 5m iken 1988 ylnda bu uzaklk 0.5m olmutur.
Bu 0.5m yaklak bir bakterinin boyutu kadardr. 2004 de gelinen
nokta ise 0.1 mikrondur.

9
ekil 3-2: Eleman geometrisinin geen yllardaki deiimi

Tmdevre yapmnda temel eleman silisyumdur ve yar iletkendir.

Dier yar iletkenler: Si, GaAs, Ge olarak saylabilir. Gnmzde
tmdevre-mikroelektronik teknolojisinde yaygn kullanlan
yariletken silisyumdur. Germanyum terkedilmitir. Galyum arsenit
ise ounlukla optik ve RF uygulamalar iin kullanlan bir
yariletkendir. Gnmzde GaAs RF-VLSI devre tasarmnda
kullanlmaktadr.

3.2. Yariletken davran

Yar iletken elektroniine gre iletim, enerji-band modeli ile

aklanmaktadr. Yar iletken elektroniine gore band
tanmlanmaktadr . Valans band, iletim band ve yasak band.
Elementlerin iletkenlikleri buna gre snflandrlmaktadr. Valans
bantta elementlerin deerlik elektronlar bulunmaktadr. Enerji-
Band modeline gre elementin iletkenliinin ematik gsterimi
ekil 3-3 te verilmitir.

Yasak band: Bir valans elektronunun serbest elektron haline

gemesi iin gerekli olan enerji, yasak band enerjisi(Eg) olarak

10
tanmlanr. Yasak band enerjisinin deeri, scakln
fonksiyonudur. Silisyum iin EG= (1.21-3.6x10-4)T.
Yar iletkenlerde yeterince enerji alan bir elektron valans banttan
iletim bandna geebilir.

letim letim letim

Band Band Band

Yasak Yasak
Band Band Valans
Enerji

Valans Band
Valans Band
Band
Yaltkan Yariletken letken

ekil 3-3 : Enerji Band Modeli

Yaltkan: Yaltkanlarda Eg (EG>5eV) deeri ok byk olduu iin

valans bandndaki valans elektronlar iletim bandna geemez ve
iletkenlik olumaz. rnein; Teflon, Kauuk.

Yariletken: Yariletkenler saf halde yaltkan olmalarna ramen

yapya katklama yolu ile tayc ilave edilip ek enerji seviyeleri
oluturularak iletken klnabilirler. Valans bandndan elektronlar
iletim bandna geebilir(EGsi=1.1eV).

letken: letkenlerde(metaller) valans band ve iletim band

birbirine gemi durumdadr. Valans band ile iletim band arasnda
yasak band aral yoktur. Yapda ok sayda elektron vardr.
Ynlendirilerek iletim salanr.

Yariletken bir malzeme olan silisyum dardan katk ilavesi ile

elektron veya delike zengin hale getirilerek iletkenlik zellii
deitirilir.

11
3.3. Has Silisyum

ntrinsik silisyum da denir. ine katk atomu ilave edilmemi

silisyumdur.
Oda scaklnda has silisyumun katk younluu ni=pi=1.5x1010
atom/cm3 dr. Burada n, elektronlar ve p de delikleri
gstermektedir. Katklanmam yariletkende delik ve elektron
says birbirine eittir. ekil 3-4 te katklanmam silisyum
kristalinin elektron dzeni grlmektedir. Deerlik elektronu +4
olan Si atomlar birbirine kovalent ba ile baldr.

ekil 3-4 : Katklanmam Silisyum kristali

3.4. Silisyumun Katklamas

Silisyumu iletken klmak iin yabanc atom ilavesi ilemine

katklama(doping), katk atomuna ise impurty denir. Katklama
sonucunda yariletken zerinde bir jonksiyon oluturulmu olur.

a) n-tipi Si oluturmak iin genelde +5 deerlikli atom ilave edilir.

rnein fosfor (P) ilavesi ile yap elektronca zengin hale getirilir.
ekil 3-5 de fosfor katkl Si kristalinin elektron yaps
grlmektedir. Deerlik elektronu +5 olan fosfor deerlik elektronu
+4 olan Si ile 4 kovalent ba yapar. 5. elektron serbest olarak
yapda dolar ve bir elektron fazlala sebep olur.

12
 ekil 3-5 : Fosfor katkl Si kristali

b) p-tipi katklama: +3 deerlikli atom Si iine katlarak deliklerce

zengin hale getirilir. Katklama ilemi sonucunda bir jonksiyon
oluur. Sekil 3-6 da ise bor katkl Si kristali grlmektedir. B ile Si
ortaklaa 3 kovalent ba yaparlar. 4. kovalent bada bir aklk
kalr. Bu da yapda delik fazlalna neden olur.

ekil 3-6 : Bor katkl Si kristali

13
3.5. Katklanm Silisyumun letkenlii

Katklanm silisyumun iletkenlii katk atomunun

konsantrasyonuna bal olarak deiecektir. Yap iindeki
konsantrasyonlar ;
n Si iindeki elektronlarn denge konsantrasyonu (1/cm3)
p Si iindeki deliklerin denge konsantasyonu (1/cm3)
ND n tipi katk atomlarnn konsantrasyonu
NA p tipi katk atomlarnn konsantrasyonu
olarak, ifade edilebilir. Yapdaki katk atomu says tayc saysna
e kabul edilirse n tipi katkl Si iin nND, p tipi katkl Si iin pNA
yazlabilir.
Si iinde delik ve elektronlarn arpm arasnda daima bir oran
vardr. R saniyedeki birleme says olmak zere
R = n.p. (3-1)
bants yazlabilir. Burada Orant katsaysdr. Yapda
elektron-delik iftlerinin oluumu scakln fonksiyonudur.
Dengede delik-elektron iftinin remesi(G) ve birlemesi birbirine
eittir.
G = R = n. p. = sbt (3-2)
katklama yokken, yapdaki yapdaki elektron ve delikler birbirine
eittir. Ve scakln fonksiyonudur.
n = p = ni (T ) (3-3)
Burada ni has katk younluudur.
Denklem (3-2) ve (3-3)ten
n. p = ni (T )
2
(3-4)
Delik ve elektron arpmnn sabit olduu ve has konsantrasyonun
karesine eit olduu nemli bir saptamadr. Katklama sonucunda
elde edilen zgl iletkenlik ise;
= q .( n n + p p) (3-5)
bantsyla verilmektedir.Burada,
Elektriksel iletkenlik (-cm)-1
n Elektronlarn hareket yetenei (cm2/V.sn)
p Deliklerin hareket yetenei (cm2/V.sn)
q Elektrik yk (1.6x10-19C) n gstermektedir.
3-4 bants ile birletirilirse n-tipi rnek iin;

14
 ni
= q ( n N D + p ) yazlabilir. ND yeterince byk olduundan
ND
2. terim ihmal edilebilir. Ve
= q n ND (3-6)
Yazlabilir. p-tipi rnek iin benzer ekilde;
ni2
= q ( n NA + p NA )
= q p NA (3-7)
yazlabilir. Bantlardan grld gibi iletkenlik katk younluu
art ve mobiliteyle artmaktadr. Fakat hareket yetenei katk
younluu ile ters orantldr. Katk younluunun belli deerleri
iin mobilite der. ekil 3-7 de katk younluklaryla elektron ve
delik mobilitelerinin deiimi grlmektedir. 1018 katk younluu
deerinin stnde mobilitenin olduka dt grlmektedir.
Has yariletkende = q.ni .( n + p ) dir.

ekil 3-7: Katk younluunun fonksiyonu olarak delik ve

elektron mobilitelerinin deiimi

15
Silisyuma ait baz elektriksel byklklerin oda scaklndaki
saysal deerleri Tablo 3-1 de grlmektedir.

Tablo 3-1: Silisyuma ait baz elektriksel deerler

Silisyuma ait baz elektriksel deerler(300oK iin)

r 11.7
EG 1.1eV
ni 1.5x1010 1/cm3
n 1300 cm2/V.sn
p 500 cm2/V.sn

4. TMDEVRE RETMNDE KULLANILAN TEMEL PROSES

ADIMLARI

4.1. Difzyon

Katklamay gerekletirmek iin yaplan bir ilemdir. Difzyon

ilemi sonucunda jonksiyon oluur. Temelde difzyon MOS
yaplarda kaynak-savak blgelerinin, bipolar yaplarda emetr-baz
yaplarnn oluturulmasnda kullanlr.

stenen derinlikte bir difzyon yapabilmek iin difzyon kayna,

scaklk ve sre belirleyici etkilerdir. Difzyon kayna kat, sv
veya gaz olabilir. Difzyon iin yksek scaklk gereklidir. 1000oC-
1200oC de gerekleir. Difzyon ilemi zel frnlarda
gerekletirilir.

Proses parametrelerini belirleyebilmek iin bantlar ieren baz

programlardan yararlanlr. Bunlardan SUPREM yaygn
kullanlandr. Suprem kullanlarak proses optimizasyonu yaplr.
Bir difzyon ileminin ematik grnts ekil 4-1 de verilmitir.
ekil 4-1 (a) da silisyum yzeyinde bor atomlar mevcut olup
balangtaki silisyumun katk profili grlmektedir. Henz difzyon
balamamtr. ekil 4-1.b de ise uygun scaklkta difzyon
frnnda difzyon gerekleerek katk profili olumutur.

16
ekil 4-1 : Silisyumun borla difuzyonu ve katk younluu
dalm

Katklama sonucu elde edilen maksimum derinlik 20mdir.

Difzyonda sre birka on dakikalardan birka saatler
mertebesindedir.

4.1.1. Difzyon Tabakasnn Elektriksel zellii

Difzyon tabakasnn elektriksel zellii tabaka direnci ile

tanmlanmaktadr.

17
Tabaka direnci: Katklanm blgenin elektriksel karakterizasyonu
iin belirlenmi bir byklktr. Birim kare bana diren olarak
tanmlanr.
ekil 4-2 de grld gibi dzgn difzyon yaplm uzunluu L,
genilii W ve derinlii T olan bir difzyon tabakasnn tabaka
direnci bants o blgenin toplam direnci gznne alnarak
kartlabilir.

ekil 4-2 : Direnci hesaplanan dikdrtgen tabaka

ekilde verilen tabakann direnci

L 1 L
R= = (4-1)
A W .T

bants ile bulunabilir. Eer zgl direnci aarak yazarsak bant

1 L
R= (4-2)
qN W .T

ekline dnr. Burada L/W ekildiinde tabaka direnci ortaya

kar ve

1
R = (4-3)
qNT

18
olarak yazlr. Birimi / ohmsdur. Burada mobilite, N ise katk
younluudur. Dier yandan tabaka direnci
R
olarak da ifade edilir. Katklama tipine bal olarak
=
T
p-tipi silisyum iin tabaka direnci,
1
R = (4-4)
q p N A T

N- tipi silisyum iin ise

1
R = (4-5)
q N N D T

olarak yazlabilir.

Bu yaklam sadeletirilmi bir yaklamdr. Gerekte tabaka

direnci katk younluunun fonksiyonudur. Aada verilen
bantlarla ifade edilir.

ekil 4-3: Katk younluu ile tabaka direnci deiimi

19


L 1
R = Xj (4-6)
W
qnND ( x )dx
0

1 1
Xj Xj

R= q n ND(x )dx = q n ND(x )dx (4-7)
0 0

Direncin terside bize iletkenlii verecektir.

4.2. Termal Oksitleme

Oksitleme ilemi silisyum zerinde SiO2 oluturma ilemidir.

Oksitleme ile silisyum zerinde dielektrik ve yaltkan filmler
oluturulur.

Oluturulan oksit katk difzyonuna kar maske olarak, MOS

yaplarda geit oluturmada, aktif blgelerin pasivasyonunda,
kapasite dielektrii oluturmak iin kullanlr.
Silisyum dioksitin kullanld yerler ve kalnlklar Tablo 4-1 de
toplanmtr.

ekil 4-4 de MOS yaplarda kullanlan ve alan oksiti olarak

isimlendirilen bir oksitleme ilemi grlmektedir.

20
 ekil 4-4 : Lokal oksitleme ilemi

Tablo 4-1: Silisyum dioksitin kullanld yerler

Oksitin Kullanld Yer Yaklak Kalnlk(Ao)

Katk difzyonuna kar maske olarak 4000-6000
MOS yaplarda geit oluturmada 50-200
Aktif blgelerin pasivasyonunda 7000-10000
Kapasite dielektrii yapm 600-800

Oksitleme sl bir ilemdir ve 1000-1200oC de yaplr. Kuru ve

nemli oksitleme diye ikiye ayrlr. Kuru oksitleme sadece oksijenli
ortamda, nemli oksitleme ise oksijen ve su buhar ieren ortamda
yaplr. Puldaki silisyumlar ortamdaki oksijenle birleerek oksit
olutururlar.

21
Kuru oksitleme: Si+O2 SiO2
Nemli oksitleme: Si+2H2O SiO2 +2H2

Nemli oksitleme daha hzldr.

Oksit kalnln; scaklk, oksijen kayna ve zaman belirler.
Oksitleme ilemi zel frnlarda yaplr. Oksijen silisyum iinde
difzyon ile oluur. Ortamdaki oksijen silisyum ile birleip SiO2
yapar.

4.3.Kimyasal Buhar Depolama(Chemical Vapor Deposition

CVD)

Kimyasal buhar depolama gaz bileiklerin ssal bozulmasyla pul

yzeyinde film oluturulmas yntemidir. Polisilisyum, SiO2,
silisyum nitrr ve metal depolama CVD ile yaplabilir.

SiO2 Depolama: Farkl bir SiO2 retme yntemidir. Termal silisyum

dioksitten farkl olarak SiO2 in Si zerine ylmas ile oluur,
kalitesi dktr, dk scaklklarda yaplr(400-600oC). retim
daha ksa srede gerekleir.
ok youn devrelerin ok katl metalizasyonunda metalleraras
yaltkan olarak kullanlr. Genelde silann(SiH4) oksijenle
yaklmasyla SiO2 elde edilir. Ve Si zerine youur.

SiH4+O2 SiO2+H2

Polisilisyum Oluturma: Kimyasal olarak Si depolama ilemidir.

En nemli kullanm alan MOS yaplarda geit elektrotu olarak
kullanlmasdr. Yksek deerli diren yapmnda ve Si kristali ile
omik kontak oluturmak iin kullanlr. Polisilisyum oluturmada da
silan kullanlr. Silann pirolizi ile gerekleir.

SiH4 Si+2H2

4.4. yon Ekme

Katklama yntemidir. Difzyona gre daha kk boyutlarn
katklanmasn salar. Yksek saflkta katklama yaplabilir. Dk
scaklkta alma, dk boyutlu yaplar oluturma gibi avantajlar

22
vardr. Bu tekniin temelinde elektronlarn hzlandrlp
gnderilmesi vardr.
S jonksiyon oluturmas ve pahal bir teknik olmas
dezavantajlardr.

4.5. Epitaksi

Silisyum zerinde kristal yapnn korunmas art ile tekrar Silisyum

bytlmesi ilemidir. Bipolar yaplarda devre elemanlarnn
birbirinden izole edilmesini salar. VLSI yaplarda devrede
oluabilecek hatalar minimize etmek iin n+ zerine n, p+ zerine
p katklamada kullanlr.

4.6. Litografi

Litografik ilem, hazrlanan devre desenlerinin Si pul zerine

aktarlmasn salar. Litografi ilemi iin maske, n kayna ve
uygun bir reziste ihtiya vardr. Tmdevre retiminde litografik
ilem iin spiner ve mask aligned gibi cihazlardan yararlanlr.
Ik kayna olarak UV nlar, elektron bombardman, x nlar
gibi k kaynaklarndan yararlanlr. Litografik ilem k kayna
UV ise fotolitografi, elektron bombardman ise elektrolitografi gibi
k kaynann ismi ile anlr.
Devre desenlerinin Si pul zerine aktarm maskelerden
yararlanlarak yaplr.
Maske; pul zerine belli bir aamada ilem yaplacak blgenin
dierlerinden ayrlmasn salayan yapdr.
Rezist a hassas bir kimyasal maddedir. Rezist kullanm ile Ik
gren ve grmeyen alanlarn znrlkleri deiecei iin
maskedeki ekil pula aktarlr.
Bir bipolar veya MOS tranzistr oluturmak iin minimum 5-8
maske gerekmektedir. Her blgenin maskesi ayr hazrlanr. Her
bir maske iin litografik ilem uygulanr.
Bir pn eklemi oluturmak iin uygulanan fotolitografik ilem ekil 4-
5 de grlmektedir. Burada n-tipi bir pul zerine p-tipi katklama
yaplacaktr.
ekil 4-5 de yaplan ilemler a. oksit bytme, b. fotorezist
serme, c. klandrma, d. oksit soyma(Pencereyi oluturma)
e. fotorezist soyma f. difzyon(alan pencereye) g. oksit
soyma(tm yzeyden)
olarak yazlabilir.

23
 ekil 4-5 : Bir pn eklemi oluturmak iin uygulanan
fotolitografik ilem dizisi

1. admda n-tipi pul zerine difzyona maske olmak zere

1000A civarnda termal oksit bytlr, 2. admda fotorezist
serilir. 3. admda maske uygulanarak mask aligner de
klandrma ilemi yaplr. 4. admda uygun bir zc ile
fotorezist zerinde pencere alr. 5. admda oksit zerinde
pencere alr. 6. admda tanmlanan blgeye difzyon
yaplr. Difzyon ileminden sonra silisyum dioksit soyulur.
P-n jonksiyonu elde edilmi olur.

ekil 4-6 da ise pozitif ve negatif fotorezist iin yaplan ilemler

grlmektedir.

24
ekil 4-6: SiO2 zerinde pencere oluturma

25
5. MOS TMDEVRELER

MOS tmdevre retiminde temel yapta MOSFET lerdir. Bu

sebeple bu blmde MOSFET retim aamalar ve devre
performans karakteristiklerlerine etkileri anlatlacaktr. MOS(Metal-
Oksit-Yariletken) yaplar dijital elektronik devre yapmnda ok
yaygn olarak kullanlmaktadr. Basitlii, lekleme kolayl, dk
g harcamas, yksek hz avantajlardr.

MOS lar:
N-kanall MOS tranzistrler
P-kanall MOS tranzistrler
CMOS lar olmak zere ana grupta toplanr.

CMOS lar ise kendi aralarnda n-kuyulu ve p-kuyulu olmak zere

iki ana gruba ayrlrlar.

5.1. Temel MOS Yaplar

N-kanall MOS tranzistrler kanal oluturmal(E-NMOS) ve kanal

ayarlamal (D-NMOS) olmak zere ikiye ayrlrlar.
E-NMOS un eik gerilimi sfrdan byk, D-NMOS un eik gerilimi
sfrdan kktr.

5.1.1. Temel MOS Tranzistrleri

5.1.1.1. Kanal Oluturmal N-MOS(E-NMOS):

E-NMOS ta p-tipi bir taban zerine n-tipi difzyonla kaynak(drain)

ve savak(source) blgeleri oluturulmutur. Geit zerinde SiO2 ve
polisilisyum geit elektrotu vardr. Kontak ve metal balantlaryla
transistor tamamlanr. Byle bir yapda;
Balangta; VD=VG=VGS durumunda kanal olumaz. Eer
geide(G), kaynaa gore daha pozitif bir gerilim uygulanrsa geit-
taban arasnda oluan elektrik alan sebebiyle elektronlar yukar
ekilir, delikler aa itilirler. Savak-kaynak arasnda bir n-kanal
oluur.

N-kanall kanal oluturmal MOS tranzistrn dey kesiti

ekil 5-1 de verilmitir.

26
 ekil 5-1: Kanal oluturmal N-MOS

5.1.1.2. Kanal Ayarlamal NMOS(D-NMOS)

N-kanall kanal ayarlamal (D-NMOS) MOS tranzistrlerde eik

gerilimi sfrdan kktr. E-NMOS lardan farkl olarak yapm
srasnda geit blgesi katklanmtr. D-NMOS yapnn dey
kesiti ekil 5-2de grlmektedir.

ekil 5-2: Kanal ayarlamal N-MOS

27
Kanal ayarlamal MOS tranzistrlerde geide gerilim uygulamadan
nce yapda bir kanal vardr. Yani VGS=0 durumunda da kanal
vardr. Bunun iin tmdevrenin yapm srasnda kaynak-savak
aras elektronca zenginletirilir(yon implantasyonu ile). alma
srasnda geite gerilim uygulanarak akm kontrol edilir.

5.1.1.3. Kanal Oluturmal PMOS(E-PMOS)

P-kanall MOS larda n-tipi taban zerinde p-tipi difzyon yaplarak

kaynak ve savak blgeleri oluturulmutur. Geite uygulanan
uygun byklkte negatif bir gerilimle delikler yukar ekilerek
kanal oluturulur. PMOS un dey kesiti ekil 5-3 de
grlmektedir.

ekil 5-3: Kanal oluturmal P-MOS

5.1.2. Kanal Oluturmal N-MOS Tranzistrn alma

Blgeleri

MOS tranzistrn doymasz blge, doymal alma blgesi,

kslma blgesi olmak zere alma blgesi vardr.
ekil 5-4 de bu alma blgelerinin oluumu tranzistrn dey
kesitinde ematik olarak gsterilmektedir. Her blge iin alma
koullar ve ilgili bantlar verilmektedir.

28
a)

b)

29
 c)

ekil 5-4: Kanal oluturmal transistrn alma blgeleri

a) Kanal oluumu art VGS VTO olduu durumdur.

Uygulanan VGS gerilimi eik gerilimine ulanca kanal oluur ve
akm akmaya balar.
b) Doymasz blgede alma
VDS VGS-VTO Doymasz blgede alma art
VDS gerilimi artrlrsa savak akm artar.
c) Doymal blgede alma
VDSVGS-VTO Doymal blgede alma art
Akmn geit gerilimi ile kontrol edildii alma blgesidir. VGS
gerilimi arttka savak akm artar. Belli bir deerden sonra
tranzistor kanalnda bir kslma oluur. Bu durum alma artlarn
deitirir.

5.1.3. N-Kanall MOS Transistor retim Sreci

Polisilisyum geitli n-kanall MOS tranzistrn retimi p-tipi

silisyum yzeyinde 1. maske kullanlarak silisyumdioksit byterek
balar. Buna alan oksiti denir. Alan oksitinin oluturulmaso
Alan oksiti zerinde oksit maskesi kullanlarak transistor yaplacak
alan belirlenir. Daha sonra MOS tranzistrn geitini oluturacak
yksek kalitede ince bir oksit bytlr.

30
nce oksitin zerine polisilisyum bytlr. Uygun maske(2.
maske) kullanlarak polisilisyum geit elektrodu oluturulur.
Geit elektrodunun iki yannda n-blgeleri katklama yntemi ile
oluturulur. Bunlar kaynak ve sava oluturacaktr. Daha sonra
3. maske kullanlarak kontak pencereleri alr. Tm yzeye metal
kaplanr ve 4. maske ile metal yollar oluturulur.
ekil 5-5 de MOS transistor retiminde kullanlan temel MOS
maskeleri(sol tarafta) ve her maske uygulamas sonucunda
tranzistrn dey kesiti(sada) grlmektedir. Uygulanan
maskeler;

1. Aktif blge ve ince oksit maskesi(transistor alan)

2. Polisilisyum maskesi
3. Kontak pencereleri maskesi
4. Metal maskesi olarak sralanr.
Her bir maskeleme adm litografik ilemle gerekletirilir.

31
ekil 5-5: Temel MOS Maskeleri ve her maske uygulamas
sonucunda tranzistrn dey kesiti

5.2. MOS Tmdevrelerin Temel Elektriksel zellikleri

N-kanall MOS tranzistrn boyutlu yerleimi ekil 5-6 da

verilmitir. Transistrn kanal boyu ve kanal genilii nemli iki
kavramdr. Kanal boyu ve kanal genilii tranzistrn krmk
zerinde kaplad alan ve savak akm deerini belirleyen nemli
byklklerdir.

32
Kanal Boyu: Kanaln kaynak-savak arasnda akan savak akm
dorultusundaki boyu, kanal boyu olarak tanmlanr ve L ile
gsterilir.

Kanal Genilii: Kanal boyuna dik uzunluk kanal geniliidir.

Kanal genilii ise W ile tanmlanr.
Kanal boyu ve kanal genilii (LXW) tranzistrn etkin kanal
alandr.

ekil 5-6: n-Kanall MOSFET

Akmn olumas geide uygulanan gerilim sonucu yklerin

indklenmesine baldr. Kanal boyu, elektrik alan iddeti,
elektronlarn gei sresi elemann hzn ve akmn etkileyen
parametredir. Akm birim zamanda kanalda indklenen yk miktar
olarak ifade edilir. Ilgili bantlar aada verilmitir.

Kanala _ endklenmi _ ykler(Q C )

I DS = (5-1)
elektronlar _ gei _ sresi()
L
= (5-2)
V

V = E DS (5-3)

33
 V DS
E DS = (5-4)
L

L2
= (5-5)
VDS

Burada V hz, L kanal boyu, EDS elektrik alan iddetini

gstermektedir.

5.2.1. N-Kanall MOS tranzistrn akm ifadesinin karl

Balangta elemandan akm akmad blge kesim blgesi olarak

adlandrlr. Bu durumda kaynak-savak blgesinde kanal
olumamtr. VGS-VTO<0 durumunda transistor kesimdedir.

Akmn kaynak-savak gerilimi tarafndan belirlendii doymasz

blge olarak tanmlanr. Doymasz alma blgesi VGSVTO,
VDS<VGS-VTO artlarnda oluur.

Akmn geit-kaynak gerilimi tarafndan belirlendii doyma

blgesidir. Doymal blge alma art: VDSVGS-VTO>0, Doyma
art: VDS=VGS-VTO .

Akm oluumu geitte indklenmi yklerle olduundan,

indklenmi ykler:
QC = E g r SiO2 0WL (5-6)
Bantsyla verilir.
Burada;
EgGeitteki elektrik alan
rSO2SiO2nin dielektrik geirgenlii
O Boluun dielektrik geirgenlii
WLEtkin tranzistr alan dr.
Doymasz blge elektrik alan iddeti ifadesi u byklklerine bal
olarak (5-7) bantsyla ifade edilir. (5-1)-(5-6) ve (5-7) bantlar
tekrar dzenlenirse doymasz blge iin akm ifadesi kartlr.

34
 VDS
(VGS VTO )
Eg = 2 (5-7)
t ox

WL r SiO 2 O VDS
QC = (VGS VTO ) 2 (5-8)
t ox

r SiO 2 O W V
I DS = (VGS VTO ) DS VDS (5-9)
t ox L 2

W VDS
2

I DS = K (VGS VTO )VDS (5-10)

L 2

(5-10) bants doymasz blge iin akm bantsdr. Burada K

Spice-proses parametresi olarak tanmlanr.

r (SiO 2 ) O
K= (5-11)
t ox
Ayn ifade geit blgesi kapasite iinde kartlabilir.

r (SiO 2) O WL
Cg = geit blgesi kapasitesi (5-12)
t ox

Cg VDS
2

I DS = GS
( V VTO ) VDS (5-13)
L2 2

W
= C ox (5-14)
L

ox r SiO 2 O
C ox = = birim alan bana geit kapasitesi (5-15)
t ox t ox

35
 1
I DS = VGS VTO VDS VDS (5-16)
2

Savak akm yukardaki 5-10, 5-12 ve 5-16 bantlarnda olduu

gibi srasyla Spice parametresi(K), geit baz kapasitesi(Cg) ve
proses parametresi() cinsinden de yazlabilir.

n-kanall MOS tranzistorde doymal blgede akm ifadeleri K, Cg

ve cinsinden srasyla 5-17, 5-18 ve 5-19 bantlarnda
verilmitir.

W (VGS VTO ) 2
I DS =K (5-17)
L 2
Cg
I DS = (VGS VTO ) 2 (5-18)
2L2

I DS = (VGS VTO ) 2 (5-19)
2

N-kanall tranzistrn akm-gerilim ilikisi iki ana deiimle ifade

edilir.
Bunlar;Kaynak-savak gerilimi ile savak akmnn deiimi
tranzistrn akm-gerilim karakteristii olarak tanmlanr.
Geit gerilimi ile savak akmnn deiimi ise tranzistrn transfer
karakteristii olarak tanmlanmaktadr. ekil 5-7 de n-kanall
tranzistrn akm-gerilim karakteristii, ekil 5-8 de ise n-kanall
MOS tranzistrde savak akm ile VGS geriliminin deiimini veren
transfer karakteristii grlmektedir.

36
 ekil 5-7: n-kanall MOS tranzistrn akm-gerilim
karakteristii

ekil 5-8: n-Kanall MOS transistrde savak akm ile

VGS geriliminin ilikisi

5.2.1. p-Kanall MOS tranzistrn akm ifadeleri

PMOS un alma blgeleri NMOS un alma blgelerine

benzer, ters iaretlisidir.

VDS<0; VTO<0

37
1.Kesimde: 0< VGS-VTO, ID=0.
2.Doymasz blgede: VDS>VGS-VTO
1
I DS = VGS VTO VDS VDS (5-20)
2

3. Doymal blgede: VDS<VGS-VTO<0

I DS = (VGS VTO ) 2 (5-21)
2

5.3. MOS Tranzistrlerde Model Parametreleri

MOS transistorde en temel model parametreleri,

Eik Gerilimi
Gvde Parametresi
Kanal boyu modlasyon parametresi
Etkin kanal boyu
Gei iletkenlii
Anahtarlama hz
k iletkenlii
MOS kapasiteler
Olarak saylabilir. Bu blmde model parametreleri tek tek ele
alnarak akm-gerilim ve boyut ilikileri vurgulanmtr.

5.3.1. Eik Gerilimi(VTO)

Eik gerilimi tranzistrden akm akmas iin geide uygulanmas

gereken minimum gerilimdir.
MOS yapsnda eik geriliminin fiziksel parametrelere etkisi (VTO)
nun fiziksel anlam ile incelenecektir. Eik gerilimi iin drt fiziksel
bileen bulunur.
a) Geit ile kanal arasndaki i-fonksiyonu,
b) Geit gerilimi bileeninin yzey potansiyeli ile deiimi
c) Geit gerilimi bileenine boaltlm blge yklerinin etkisi
d) Geit oksit ve silisyumdioksit arayzey ykleri

Tm bileenleriyle eik gerilimi aadaki bantyla verilir.

38
 QBO QOX
VTO = GC 2 F (5-22)
C OX C OX

Burada;
FTabann Fermi seviyesi(NMOS ta negatif, PMOS ta pozitif)
QBOgvdenin birim alan bana fakirlemi blge yk(NMOS ta
negatif, PMOS ta pozitif)
QoxSi-SiO2 arayzey ykleri
Coxbirim alan bana oksit kapasitesi olarak tanmlanr.

Burada yaplan analizler n-kanal iin yaplacaktr, ancak kk

deiimlerle p-kanal iin de bulunabilir. Eik gerilimi hesaplamalar
iin gereken lk bileen, MOS sistemin oluturduu geit ve kanal
arasndaki i fonksiyonudur. Geit metaline bal olarak aadaki
gibi ifade edilebilir. Altn gm gibi farkl bir metal veya
polisilisyum olabilir.

GC = F (katk) M metal geit iin

GC =F (katk) F (geit) polisilisyum geit iin

Eik gerilimine yzey potansiyelinin etkisi 2. bileendir. Yzey

potansiyeli 2F ile deiir ki bu fermi potansiyeli olarak anlr. p-
tipi ve n-tipi yaplar iin farkldr.

Fermi potansiyeli p-tipi yariletken iin ;

kT n
F = ln i (5-23)
q NA

Fermi potansiyeli n-tipi yariletken iin ;

kT N D
F = ln (5-24)
q ni
bulunur.
3. bileen olarak boaltlm blge yk younluu kaynak-taban
gerilimi sfr olduu durumda

Q BO = 2.qN A Si . 2 F (5-25)

39
bants ile hesaplanr.

Kaynak-taban gerilim VSB fonksiyonu olarak ifade ediliyorsa

boaltlm blge yk

Q B = 2.qN A Si . 2 F VSB (5-26)

Bants ile bulunur.

Birim alan bana oksit kapasitesi COX

OX
C OX = (5-27)
t OX

Bants ile bulunur.

Sfr olmayan gvde katks iin boaltlm blge yk younluu

bu yk iin VSB kaynak-taban gerilimi etkisini iermek zere
aadaki genelletirilmi eik gerilim ifadesi bulunur.

QB QOX
VT = GC 2 F (5-28)
C OX C OX

Qox = (1,5 8)10 8 c 2 / m 2

Genelletirilmi eik gerilim formu aadaki gibi deyazlabilir.

QB QOX QB QBO Q QBO
VT = GC 2 F = VTO B (5-29)
COX COX COX COX

Bu durumda eik gerilimi VTO dan sadece ek terimlerle farkldr. Bu

kaynak-katk gerilimi gvde etkisi terimi ile(VSB) basitletirilebilir.
QB Q BO
C OX
=
2qN A Si
C OX
( 2 F + VSB 2 F ) (5-30)

Bylelikle genel VT eik gerilim ifadesini elde ederiz.

40
VT = VTO + ( 2 F + V SB 2 F ) (5-31)

Burada parametresi gvde etkisi katsaysdr.

2qN A Si
= (5-32)
C OX

Yukardaki ifadede verilen eik gerilimi hem n-kanall hem de p-

kanall MOS transistorlerde kullanlabilir. Sadece p veya n kanall
transistorlerde oluan fark iin farkl kutuptan oluan terim ve
katsaylara dikkat etmek gerekir.
p tipi MOSFET ile n tipi MOSFET arasndaki belirgin farkllklar:F
fermi potansiyeli NMOS da negatif, pMOS da ise pozitif,
boaltlm blgesi yk younluu BO ve B nMOS da negatif,
pMOS da ise pozitif, gvde etkisi parametresi nMOS da pozitif,
pMOS da ise negatif, katk deiim gerilimi VSB nMOS da pozitif,
pMOS da ise negatiftir

5.3.2. Gvde Parametresi(Taban kutuplama says)

Gvde parametresi 5-33 bants ile verilmektedir.

2qN A Si
= (5-33)
C ox

Burada q yk, NA katk younluu, Si dielektrik geirgenlik, COX

birim alan bana oksit kapasitesidir.

5.3.3. MOS Tranzistrn Etkin Kanal Boyu

Tranzistrn doymal alma durumundaki kanal boyu etkin kanal

boyu (Leff)olarak tanmlanr.

41
MOS transistorn kanal boyunu L olarak tanmlamtk. stenen
devrenin tasarm yapldktan sonra izilen boyu L dir. Proses
srasnda kaynak-savak difzyonu srasnda bir miktar istenmeyen
yan difzyonlar olacandan kanal boyunda 2Lyan dif. kadar bir
kslma olacaktr. Bu durumdaki kanal boyu metalurjik kanal boyu
olarak tanmlanr. Lineer blgedeki hesaplarda Lmet kullanlr.

Metalurjik kanal uzunluu = Lmet = Polisilisyum geit uzunluu-

kaynak-savak yan difzyonlar eklinde yazlabilir.

Lmet=Ltasarlanan-2Lyan dif.

Doymal almada ise kanaln savak ucunda XD kadar fakirlemi

blge oluur. Kanaln boyu XD kadar daha ksalm olur. Bu
durumdaki kanal boyuna efektif kanal boyu denir.

Leff= Ltasarlanan-2Lyan dif.-XD (5-34)

Efektif kanal boyuna gre tranzsitrn kazanc deiir. Kanal

kslmas,

2 (VDS V DSsat )
XD = (5-35)
qN A

2I D
VDSAT = (5-36)

Bantlaryla hesaplanabilir.

42
5.3.4. MOS Tranzistrn Gei letkenlii(gm)

Tranzistrn gei iletkenlii giri gerilimi ile k akm arasndaki

ilikiyi verir.

I DS
gm = (VDS = sabit ) (5-37)
VGS
Ykler cinsinden ifade edilirse,
QC
=
I DS
QCkanalda indklenen ykler; gei sresi
Q C
I DS = (5-39)
SD
L2
SD = (5-40)
VDS

Q C VDS
I DS = yklerdeki deiim QC = C g VGS (5-41)
L2

C g VGS VDS
I DS = (5-42)
L2

I DS C g VDS
gm = = (5-43)
VGS L2

Cggeit kapasitesi

Doymal almada MOS tranzistrn gei iletkenliinin

r SiO 2 O W
gm = (VGS VTO ) (5-44)
t ox L eff

5.3.5. Anahtarlama Hz(alma frekans )

43
 gm
WO = = 2 (VGS VTO ) (5-45)
Cg L

5.3.6. k letkenlii

Kaynak-savak kk deiimler iin kanal kslmas sonucunda

akmdaki deiimi ifade eder. Tersi ise k direnci olarak
tanmlanr.

I D X D 1
O = = RO k direnci (5-46)
Leff V DS O

5.4. MOS Kapasiteler

MOSFETin zaman alan cevab iin kapasitelerin, tipi ve

bykl dijital devrelerde nemli olmaktadr. Yapda parazitik
olarak genelde oksit kapasitesi ve jonksiyon kapasitesi olmak
zere iki tr kapasite oluur. Yapda oluabilecek tm parazitik
kapasiteler ekil 5-9 da ematik olarak grlmektedir.

44
ekil 5-9: Kapasitelerin fiziksel gsterimi

ekil 5-10 da ise kk iaret edeeri verilmitir.

ekil 5-10: Kk iaret edeeri

5.4.1. Oksit Kapasitesi

Parazitik olarak oluan oksit kapasiteleri geit-taban(Cgb), geit-

savak(Cgd), geit-kaynak(Cgs) kapasiteleridir. Bu kapasiteler
bindirme kapasiteleri olarakta bilinirler. Parelel plakal kapasite
eklinde oluur.
Geit blgesinin birim alan bana oksit kapasitesi
OX O
COX = = rSiO 2 (5-47)
t OX t OX
eklinde ifade edilir.

Her birine ait ifadeler aadaki tabloda verilmitir. ekil 5-11de

ise oksit kapasitelerinin geit-kaynak gerilimlerinin fonksiyonu
olarak deiimleri grlmektedir.

Kapasite Kesim Lineer alma Doyma Blgesi

Blgesi

45
Cgb(toplam) 0 0
COXWL
1
Cgd(toplam) COX WL + COX WLD COXWLD
COXWLD 2
2
Cgs(toplam)
COXWLD
1
COX WL + COX WLD COXWL + COXWLD
2 3

ekil 5-11: Oksit kapasitelerinin geit-kaynak gerilimlerinin

fonksiyonu olarak deiimleri

5.4.2. Jonksiyon Kapasiteleri

Uygulanan gerilime bal olarak kaynak-taban, savak-taban

jonksiyonlarnda kapasite oluabilir. Her bir pn jonksiyonu bir
kapasite gibi davranabilir. Jonksiyonda oluan fakirlemi blge
dielektrik gibi davranarak kapasite oluturur. Bu kapasitenin hesab
paralel plakal kapasiteye gre biraz farkl olup bantlar aada
verilmitir.

Ters ngerilimli sert geili bir p-n jonksiyonun kapasitesini bulmak

iin ncelikle fakirlemi blge kalnln bulmamz gerekir.
Fakirlemi blge kalnl ,

46
 2. Si N A + N D
Xd = .( 0 VR ) (5-48)
q N A .N D

Bants ile verilmektedir. Burada VR ters ngerilimdir.

Gvde potansiyeli ise

kT N A. N D

0 = . ln 2 (5-49)
q ni

denklemi ile bulunur.

Boaltlm blgede depolanan ykler boaltlm blge kalnl

cinsinden aadaki denklemle bulunur.

N .N N .N
Q j = A.q. A D .xd = A 2. Si .q. A D .( 0 V ) (5-50)
NA + ND NA + ND

Burada A eklem alandr. Bu blgenin oluturduu jonksiyon

kapasitesi;

dQ j
Cj = (5-51)
dV
ile hesaplanr.

5-51 denleminin V ye gre trevini alrsak;

Si .q N A .N D 1
C j (V ) = A. . (5-52)
2 N A + N D 0 V
olur.

Daha genel halde aadaki gibi yazlr.

47
 A.C j 0
C j (V ) = m
(5-53)
V
1
0
Burada m derecelendirme katsaysdr. Keskin eklem iin 1/2;
lineer eklem iin 1/3 tr.

Birim alan bana ngerilimsiz jonksiyon kapasitesi

Si .q N A .N D 1
C j0 = . (5-54)
2 N A + N D 0
eklindedir.

5.5. Parametrelerin llmesi

NMOS ve PMOS tranzistrler iin daha nce verilen akm

bantlarndan(5-16, 5-19, 5-20, 5-21) yararlanlarak eik
gerilimi VTO ve gvde etkisi katsays ,kanal boyu
modulasyon katsays ve gei iletkenlii parametreleri
deneysel olarak kartlabilir.. Bu parametreler

W
n = n C OX (5-55)
L

W
p = p C OX (5-56)
L

Bantlaryla verilmektedir. n kanall MOSFET iin n , VTO ve

gibi parametrelerin karm ekil 5-13a ve ekil 5-13b de
grlmektedir. Burada, kaynak-katk gerilimi VSB sabit olmak
zere VGS nin alaca farkl deerler iin geit akm
llmtr. Tranzistrn savak ve geit gerilimleri ise ayn
potansiyeldedir, VDS = VGS ve VDS >VGS VT dir.
ekil 5-13 (a) daki nMOS doymal blgede almaktadr.
Basitletirmek iin modulasyon etkisini ihmal edilmitir.
Doymal almada akm ifadesi

48
 n
I D ( sat ) = (VGS VT ) 2 (5-57)
2

eklindedir. fadenin karekk alnrsa

n
ID = (VGS VT ) (5-58)
2

Bants elde edilir. Karekkn aldmz geit akm deerlerini

geitkaynak gerilimine kar izersek oluan eri n , VTO , ve
parametrelerini salar. ekil 5-13 de oluan geitakm ve geit
gerilim erilerini farkl taban-kaynak gerilimleri iin gstermektedir.
Buradan sfr geit akmnda her VSB gerilimi iin bir eik
geriliminin salandn grebiliriz. Gerilim ekseninin VSB = 0 erisi
ile kesitii nokta VTO sfr eik gerilimi deerini vermektedir.
Gerilim ekseninin VSB >0 erisi ile kesitii nokta ise VT eik
gerilimini vermektedir. Her bir erinin eimi n / 2 nin karekkne
eittir. Bylece gei iletkenlii parametresi n bu eimden kolayca
hesaplanabilir.

49
ekil 5-13: (a) test devresi (b) n, VTO , parametrelerinin
lmleri

VSB deerlerini kullanarak deerini bulabiliriz.

VT (VSB ) VTO
= (5-59)
2 F + VSB 2 F

(a)

50
 (b)
ekil 5-14: (a) test deveresi (b) kanal boyu modulasyon
katsays nn llmesi

ekil 5-14 de gsterildii gibi kanal boyu modulasyon katsays

deneysel lm farkl test devresiyle belirlenir. Geit kaynak
gerilimi (VGS), (VTO + 1) e ayarlanr. Savak kaynak gerilimi yeterli
byklkte seilir (VDS > VGS VTO). Burada transistor doyma
modunda alr. VDS1, VDS2 nin farkl iki deeri iin savak akm
llr. Savak akm doyma modunda aadaki gibi verilir.

n
I D (doyma) = (VGS VTO ) 2 (1 + V DS ) (5-
2
60)

VGS = VTO +1 olunca, ID1 ve ID2 arasndaki oran kanal boyu

modulasyon katsays y ierir.

I D 2 1 + VDS 2
= (5-61)
I D1 1 + VDS1

Bu durum doyma blgesindeki savak akm ile savak gerilimi erisi

arasndaki eitlie eittir. Burada eim = . n /2 dir.

51
Bylece, eik gerilimi, gvde parametresi, kanal boyu
modulasyonu parametresi, gei iletkenlii parametresi tranzistr
lmlerinden yararlanlarak bulunabilir.

5.6. CMOS Teknolojisi

5.6.1. N-Kuyulu CMOS Prosesi

n-kuyulu CMOS oluturulmas iin taban olarak katk younluu

1015 atom/cm3 civarnda p-tipi silisyum kullanlr. Ardndan
difzyona kar maske grevi grecek oksit bytlr.
n-kuyuyu oluturacak 1. maske uygulanr. Litografik ilemle n-kuyu
alr.

nMOS ve pMOS transistorlardaki aktif blgeler tanmlanr. ekil 5-

16 daki ekiller CMOS eviricinin retim aamalarnda kullanlan
maskeleri gstermektedir.

CMOS evirici en az 7 maskeden oluur.

1.n kuyu oluturulur.(p taban kullanld varsaylyor.)

2.n-kanall tranzistor alan almas
2. geitlerin oluturulmas
3.NMOS un aktif blgeleri oluturulmas.
4.PMOS un aktif blgeleri oluturulmas
5.Kontak alanlarnn belirlenmesi
6. Metal balantlar iin Al youturma ve ekillendirme
7. Balant pabularnn oluturulmas ve pasivasyon

CMOS evirici tasarm aamalar ekil 5-16 da verilmitir.

ekil 5-16.a.1 de Alan oksiti bytlr. 1. maske kullanlarak n-

kuyusu oluturulur. Geit oksiti bytlr.Geit oksidinin kalnlk ve
kalitesi iki nemli retim parametresidir ki bunlar MOS
transistorlerin karakteristiine ve mrne etki eder.

ekil 5-16.a.2 de 2. maske kullanlarak n-Kanall transistor alan

belirlenir.
ekil b de geitlerin oluturulmas adm grlmektedir.
Polisilisyum tabakas kimyasal buhar depolama ile depolanr ve
plazma andrma ile ekillendirilir. Bunun iin geit maskesi

52
kullanlr. Oluturulan polisilisyumlar nMOS ve pMOS
transistorlerin geidini olutururlar.

Geit oluturulduktan sonra ekil c de grld gibi p+ lar

oluturulur. Ayrca katk iindeki ve n-kuyusundaki omik balantlar
bu admda yaplr. Bir sonraki admda ekil d de ise n+ lar
oluturulur.

Kontaklar almas ekil 5-16 e de grlmektedir. Kontaklardan

nce oksit bytlr.Yaltkan silisyum dioksit tabakas CVD
kullanlarak oluturulur. Daha sonra kontaklar tanmlanp
andrlr, silisyum ya da polisilisyum pencereleri olarak ortaya
karlr. Daha sonra metal tabaka kullanlarak oluturulan bu
kontak pencereleri devre balantlar, devre ara balantlarn
tamamlamak iin gereklidir.

f: Devre balantlarn oluturmak zere krmk zerine metal

buharlatrlarak yaylr ve metal yollar maskesi ile ekillendirilir.

g: Krmn n-kuyusu iindeki nMOS ve pMOS tranzistorleri ile

polisilisyum ve metal balantlarnn gsterildii serim ve dey
kesit aada verilmitir. Son adm ise koruma iin olan
pasivasyon admdr. Pasivasyon admnda da metal yollar
maskesi kullanlr.

53
(a.1)

54
(a.2)

55
(b)

56
(c)

57
(d)

58
(e)

59
(f)

60
 (g)
ekil 5-16: CMOS evirici tasarm aamalar

61
6. SERM TASARIM KURALLARI

Herhangi bir devrenin fiziksel maske serimi baz geometrik

kurallar veya snrlamalar salayan zel ilemlerle yaplr. Bu
kurallara genellikle serim(lay-out) tasarm kurallar denir. Bu
kurallar genellikle, krmk zerindeki metal veya polisilisyum
balantlarn izin verilebilir minimum genilikte, minimum eleman
boyutlarnda ve iki elemann arasnn izin verilebilir minimum
uzaklkta olmasn salar. Minimum boyut devre gvenilirliini
salamak iin nemlidir. rnein dar bir metal yol uygun olmayan
bir teknoloji ile yaplrsa metal yol retim srasnda veya daha
sonrasnda krlabilir. Bu da devrede istenmeyen ak devreler
olutururabilir. Dier taraftan iki eleman arasndaki metal yol
birbirine ok yaknsa retim sranda veya sonrasnda istenmeyen
ksa devreler olabilir. Tasarm kurallarnn amac, en kk
silisyum alann kullanrken, yksek gvenilirlikli ve kaliteli devreler
yapmaktr.

Yksek kalite ve daha az alan kullanm iin optimizasyona gerek

vardr. Serim tasarm kurallar daha iyi bir retim iin kalite ve
devredeki eleman younluu arasndaki optimum noktay salar.
Ancak; tasarm kurallar doru tasarmla yanl tasarm arasnda
kesin bir snr vermez.

ki farkl devreye uygulanan ayn tasarm kurallar bir devrede

yksek kaliteye neden olurken dier devrede kalitesiz bir retime
ve hatta devrenin almamasna bile neden olabilir. zet olarak
serim tasarm kurallar retim baarsn ve kaliteyi genellikle
nemli lde artrr.

Tmdevre tasarmnda serim iin boyutlandrmada mikron ve

lambda kural kullanlr. Eleman boyutlar mikron ve lambda
parametresinin katlaryla belirlenir.

a. Mikron kural; Mikron kuralnda minimum eleman

boyutlar ve elemanlar arasndaki uzaklklar kesin mikron
deerleriyle belirtilir.

b. Lambda kural; Lambda kuralnda serim kurallar

parametresinin katsaylaryla belirlenir ve bylece lineer
orantl leklendirme yaplr.

62
Lambda-tabanl serim tasarm kurallar endstri standartlarnda
mikron-tabanl serim tasarm kurallarn basitletirmek iin
tasarlanmtr ve eitli uygulamalarda lekleme yeteneini artrr.
Ancak; baz mikronalt CMOS uygulamalarnda tasarm kurallar
lineer leklemeye uymaz. Bu nedenle mikronalt uygulamalarda
lambda tabanl tasarm kurallar byk bir dikkatle belirlenmelidir.
Kullanm iin eitli tasarm kurallar gelitirilmitir.

Tablo 6-1 de MOSIS(MOS Implementation System) CMOS

prosesi iin tasarlanan lambda tabanl tasarm kurallar verilmitir.
ekil 6-1 de ise MOSIS kurallarnn iki tranzistorlu bir uygulamas
grlmektedir.

Tablo 6-1: MOSIS Serim Tasarm Kurallar

MOSIS Serim Tasarm Kurallar

Kural Tanmlama -Kural

Numaras
Aktif Alan Kurallar

R1 Minimum aktif alan genilii 3

R2 Minimum aktif alan boluu 3
Polisilisyum Kurallar
R3 Minimum poli genilii 2
R4 Minimum poli boluu 2
R5 Aktif alandaki polinin minimum geit 2
akl
R6 Minimum poli-aktif kenar boluu( poli 1
aktif alann dnda)
R7 Minimum poli-aktif kenar boluu( poli 3
aktif alann iinde)
Metal Kurallar

R8 Minimum metal genilii 3

R9 Minimum metal boluu 3
Kontak Kurallar

R10 Poli kontak bykl 2

R11 Minimum poli kontak boluu 2
R12 Minimum poli kontak-poli kenar boluu 1
R13 Minimum poli kontak-metal kenar 1
boluu

63
R14 Minimum poli kontak-aktif kenar boluu 3
R15 Aktif kontak bykl 2
R16 Minimum aktif kontak boluu(ayn aktif 2
blgede)
R17 Minimum aktif kontak-aktif kenar boluu 1

R18 Minimum aktif kontak-metal kenar 1

boluu
R19 Minimum aktif kontak-poli kenar boluu 3
R20 Minimum poli kontak boluu(farkl aktif 6
blgelerde)

64
ekil 6-1: MOSIS tasarm kurallarnn bir evirici iin gsterimi

6.1. FULL-CUSTOM MASKE SERM KURALLARI

Maske serim kurallar, fiziksel serimle devrenin performans

birbirine sk skya bal olduundan olduka onemlidir. Fiziksel
yap direkt olarak tranzistrlerin gei iletkenliini, parazitik
kapasite ve direnleri ve kullanlan silisyum alan belirler. Dier
yandan; lojik kaplarn ayrntl maske serimi zaman harcamay
gerektirir. Fiziksel snrlamalara karar verebilmek iin tasarmclarn
fiziksel maske serimi ilemlerini ok iyi bilmeleri gerekir. CMOS
lojik kaplarn fiziksel(maske serimi) tasarm; devre
topolojisi(istenen lojik fonksiyonu gerekletirmek iin) ve
tranzistrlerin balang koullar(istenen performans
gerekletirmek iin) ile balayan yinelemeli ilemlerdir. Bu
noktada; tasarmc sadece k noktasndaki toplam parazitik yk
ktaki eleman says ve tahmini balantlarn uzunluuna bal
olarak kestirebilir. Lojik kaplar 4-6 tranzistrden fazlasn
ieriyorsa topolojik izim ve Euler-yol metodu tasarmcya
tranzistrlerin optimum sralasn belirlemede yardmc olur. Bu
admda basit stick diyagram ve kontak yerleri izilebilir.

Topolojik gereklenebilir serim bulunduktan sonra, maske

katmanlar (serim editr kullanlarak) serim tasarm kurallarna
gre izilir. Bu prosedr btn tasarm kurallarn yerletirebilmek
iin birka kez tekrarlanr ancak temel topoloji fazla deimez.
Biten serimde tranzistrlerin gerek boyutlarn belirlemek iin son
DRC(Design Rule Check) yaplr. Daha da nemlisi her noktadaki
parazitik kapasiteler belirlenir. Extraction admnn sonucu
ayrntl Spice dosyasdr. Bu dosta extraction adm tarafndan
otomatik olarak retilir. Gerek devre performans Spice ile
belirlenebilir. Benzetim sonular istenen devre performansna
uymazsa btn ilemler tekrarlanr. Serim deiiklikleri, W/L oran,

65
parazitik kaynak-savak kapasitelerini ve gei iletkenliini
belirledii iin W/L oran zerinden yaplr. Tasarmc parazitik
etkileri azaltmak iin devre topolojisini de deitirebilir.

6.2. CMOS EVRC SERM TASARIMI

Burada serim tasarmnda rnek olmak zere CMOS evirici maske

serim tasarm ele alnacaktr. rnekte n-kuyulu CMOS evirici
tasarm ele alnmaktadr.Tasarmda ncelikle n-Kanall MOS
tranzistr iin tasarm artlar belirlenecektir.

N-Kanall MOS tranzistr iin minimum boyut tasarm kurallar

ekil 6-2 de ematik olarak verilmitir. ekilden de grld gibi
tranzistrn minimum aktif alan genilii ve minimum aktif alan
uzunluu belirlenir. minimum difzyon kontak genilii ve aktif
alann her iki kenarna kontaklardan olan minimum uzaklkla
belirlenir. Aktif alan zerindeki polisilisyum genilii(geit) tipik
olarak minimum poli genilii olarak alnr.
Bylece minimum aktif alan uzunluunu : (minimum polisilisyum
genilii)+2x(minimum poli-kontak boluu)+2x(minimum kantak
genilii)+2x(minimum aktif blge kenar-kontak boluu) eklinde
hesaplanr.
Bylece minimum aktif alan genilii : (minimum kontak
genilii+2x(minimum kontak-aktif kenar uzakl eklinde
hesaplanr.

66
ekil 6-2 : Transistr iin minimum boyut tasarm kurallar

Sekil 6.2 de ;
1. Minimum kontak-aktif kenar uzakl
2. Minimum kontak genilii
3. Minimum kontak-aktif kenar uzakl
4. Minimum polisilisyum kenar-kontak uzakl
5. Minimum kontak uzunluu
6. Minimum kontak-aktif kenar uzakl
7. Mimimum polisilisyum uzunluu
8. Minimum aktif alan genilii
9. Minimum aktif alan uzunluu

olarak verilmektedir.

n-kuyulu CMOS iin minimum boyut tasarm kurallar ise ekil 6-3
te grlmektedir. Burada p-taban zerinde n-kanall MOS olduu
iin p-taban zerine n-kuyu yaplarak PMOS tranzistr n-kuyu
iinde oluturulur. PMOS tranzistr n-kuyu blgesinde olmaldr. N-
kuyunun minimum boyutu PMOS aktif alan ve minimum n-kuyu
ve n+ blgesi arasndaki alanla belirlenir. NMOS ve PMOS
tranzistrler arasndaki mesafe n+ aktif alan ve n-kuyu arasndaki

67
mesafeyle belirlenir. NMOS ve PMOS tranzistrn polisilisyum
geitleri genelde birleiktir. Bylece geit balants tek bir
polisilisyum yolla yaplr. Uzun polisilisyumdan kanlmasnn
nedeni polisilisyumun oluturduu byk deerli parazitik kapasite,
diren ve bunlardan oluan RC gecikmeleridir. Bu nedenle
balantlar mmkn olduunca metalle yaplr. Gerektiinde iki
katman arasndaki elektriksel balantlar salamak iin metal-
polisilisyum balantlar yaplr.

CMOS evirici maske serim tasarmnn incelenen ana admlarnda

sadece bir tanesi incelenmitir. Tasarm kurallar maske
geometrisine bir takm snrlamalar getirir. Full-custom serim
tasarm, eleman boyutlandrmada, elemanlar yerletirmede ve
balantlarnn yaplmasnda istediimiz baz deiiklikleri
yapmamza olanak salar. Zorlayc tasarm kriterlerine ve tasarm
artlarna (silisyum alan kkl, gecikme zaman kltlmesi,
giri/k ularnn yerletirilmesi) bal olarak tasarmc
alternatifler arasndan bir maske serimi seer. Olas serim says
devrenin karmaklna bal olarak artabilir.

68
ekil 6-3 : nMOS ve pMOS arasndaki minumum uzaklk iin
tasarm kurallar

ekil 6.3 te;

1,2. n-kuyu ile p+ aktif alan arasndaki minimum uzaklk

3. n+ aktif alan ile n-kuyu arasndaki minimum uzaklk
4. nMOS ve pMOS tranzistr arasndaki minimum uzaklk
olarak verilmektedir.

69
6.3. MOS TMDEVRE TASARIMI
Saysal tmdevrelerde tmletirme MOS ve CMOS teknolojileri
kullanlarak yaplr. Saysal tmdevre tasarmnda tranzistrn tipi,
kanal boyu ve kanal genilii nemli parametrelerdir.
Lojik kaplarda NMOS teknolojide E-NMOSlar src tranzistr,
D-NMOSlar yk tranzistr olarak kullanlr. CMOS teknolojisinde
ise E-NMOSlar src tranzistr, P-MOSlar yk tranzistr olarak
kullanlrlar.
Teknoloji seildikten sonra yaplacak temel iki ilem verilen
fonksiyonu gerekletirecek devrenin seimi ve tranzistrlerin
boyutlandrlmasdr. Proses parametreleri ise teknolojiye gre
belirlenir.

6.3.1. EVRCLER
Devre eleman olarak tranzistrlerden hareketle oluturulan lojik
kaplar NOT, OR, AND, NOR, NAND olarak saylabilir. lerinden
en temel olan Y = X NOT ilemini gerekletiren evirici lerdir.

6.3.2. NMOS Evirici:

Standart NMOS evirici ekil 6.4 de verilmektedir.

Vi giri gerilimi ve Vo k gerilimi arasndaki ilikiyi veren gei
zerisi ise ekil 6-5 te grlmektedir.

NMOS teknolojisinde ENMOS src tranzistr(TD), DNMOS yk

tranzistrdr(TL).

Tasarm iin gerekli olan ilem, verilen fonksiyonu gerekletirecek

devrenin seimi ve tranzistrlerin boyutlandrlmasdr.

Lojik kaplarn hepsi MOS tranzistrlerle gerekletirilebilirler.

70
ekil 6-4: Standart NMOS evirici devresi

Balangta Vi giri deeri TD tranzistrnn eiine gelene kadar

kesimde dolaysyla VO=VDD(Lojik 1) olur. Vi arttka belli bir k
gerilimine kadar en byk gerilim VL(Lojik 0) olur. 45olik eimle
geen dorunun eksenleri kestii nokta VINV (evirtim noktas)
olarak adlandrlr. VDD ve VL Lojik-1 ve Lojik-0 durumlarna kar
den nominal gerilim seviyeleridir.

71
ekil 6-5: NMOS eviricinin transfer karakteristii

6.3.2.1.Eviricinin Elektriksel zellik-Yap likisini Veren

Byklkler

Eviricinin elektriksel performansn yapsal parametrelere balayan

ilikiler evirici optimizasyonu iin gereklidir. Evirici performansn
birinci planda belirleyen be byklk vardr. Bunlar,
1.Lojik 0 Gerilimi
2. Lojik Eik
3.Aa Gecikme
4.Yukar Gecikme
5. G Harcamas

1.Lojik 0 Gerilimi(VL):
Girie VDD uyguladmzda elde edilen k Lojik-0 gerilimi VL
gerilimidir. Bu durumda TD doymasz, TL doymal blgede
alr(Lojik 0). ki tranzistrn akmlar eitlenirse,

72
 (VTL ) 2 1
VL = (6-1)
D / L VDD VTD

(VTL ) 2 1
VL = (6-2)
(WD / LD ) /(WL / LL ) V DD VTD
W
= C ox Tranzistre ait parametre (6-3)
L

2.Lojik Eik(VINV):

Girie uygulandnda k da ayn deere getiren gerilim olarak

tanmlanr. ekil 6-5 de orijinden 45o lik eimle izilen dorunun
zeriyi kestii noktann koordinatlar VNV dir.
Vi>Vinv iin Vo<Vinv
Vi<Vinv iin Vo>Vinv olur.
Bu sebeple Vinv deeri Lojik 0 ve Lojik 1 deerleri arasnda bir
snr deeri olarak kabul edilir. Yaklak olarak VDD/2 kadardr.

VTL VTL
Vinv = VTD + = VTD + (6-4)
D WD / LD
L WL / LL

3. Aa Gecikme(D):

k iaretinin 1 den 0 a deiene kadar geen sredir.

Devrenin hzn ve giriteki iaretin frekansn belirlemede gerekir.
Aa gecikmesi byk bir sistem hzl darbelere cevap veremez.

QL
D = (6-5)
ID

2C LVDD
D = (6-6)
D (VDD VTD ) 2

73
 2C LV DD
D = (6-7)
W
C ox D (VDD VTD ) 2
LD

2
CL 2 LD V DD
D = (6-8)
C oxWD LD (V DD VTD ) 2

4. Yukar Gecikme(U):
k iaretinin 0 dan 1 e deiene kadar geen sredir.

QL C L V DD
U = =
IL L (6-9)
( V TL ) 2
2
C LV DD
U = (6-10)
W
C ox L (VTL ) 2
2 LL

2
CL 2V DD LL
U = (6-11)
C oxWL LL (V DD VTL ) 2

5. G Harcamas

NMOS eviricilerde g k Lojik-0 a giderken harcanr.

L 1 W
P= ( VTL ) 2 .VDD = C OX L ( VTL ) 2 .VDD
2 2 LL
Tm bu parametreler optimize edilir.

6.3.3. CMOS Eviriciler:

CMOS teknolojisinde ise ENMOS src tranzistr PMOS yk

tranzistrdr.
ekil 6.6 da verilen CMOS evirici devresinde balangta Vi=0 da
TL iletimde TD kesimdedir v e VO=VDD olur(Lojik 1). Vi=VDD+VTL
olduunda TL kesimde TD iletimde olur. Bu durumda Vo=0dr(Lojik

74
0). CMOS eviricinin ekil 6.7 de verilen gei zerisinden
Vi=VDD iin Vo=0 ve Vi=0 iin Vo= VDD olduu grlmektedir.

ekil 6-6: CMOS evirici devre

D
VDD + VTL + VTD
L
Vinv = (6-12)
D
+1
L

CMOS eviricide tranzistrlerden biri iletimde iken dieri kesimde

kabul edilerek aa ve yukar gecikmeler hesaplanr. Bu sebeple
CMOS un g harcamas azdr. Ve gei dnda akm akmaz.

2
CL 2L D VDD
D = (6-13)
C ox WD L D n (VDD VTD ) 2

D (VDD VTD ) 2
2
CL 2VDD L L
U = . (6-14)
C ox WD L D n (VDD VTD ) 2 L (VDD + VTL ) 2

75
ekil 6-7: CMOS eviricinin gei zerisi

7. BPOLAR TMDEVRELER

Teknolojinin son yllarda geldii nokta MOS ve CMOS arlkl

olmasna ramen Bipolar tmdevreler jonksiyon izolasyonlu ve
dielektrik izolasyonlu olmak zere iki ana gruba ayrlrlar. Standart
retimde jonksiyon izolasyonlu bipolar tmdevreler daha yaygndr.
Bipolar tmdevre retimi iin en az 5-8 maske admndan
yararlanlr. Bu admlar epitaksi, p-difzyon, n-difzyon, oksitleme,
kontak, metal balant pabular, izolasyon saylabilir. Herbiri iin
uygun maske ile litografi ilemi yaplr.

76
7.1. Jonksiyon zolasyonlu Bipolar Tmdevre Teknolojisi

Yaygn olarak kullanlan jonksiyon izolasyonlu bipolar

tmdevre(JIBT) teknolojisidir. Tmdevrenin herbir eleman bir
izolasyon adasnda oluturulur. zolasyon adas epitaksi ilemi ile
gerekletirilir. zolasyon, izolasyon adas ile taban arasnda
oluan jonksiyonun tkama ynnde kutuplanmasyla gerekleir.

Jonksiyon izolasyonlu bipolar devrelerde en temel eleman npn

tranzistrdr. Npn tranzistrde n-tipi katkl emetr ve kollektr ile
p-tipi katkl baz balama blgeleri vardr.

Emetr blgesi, tranzistrn katk younluu en yksek blgesidir.

Gvde direnci birka ohm civarndadr. Kollektr blgesi ise katk
younluunun en dk olduu blgedir. Gvde direnci olduka
yksektir. Katk younluu emetr ve kollektr blgesinin arasnda
yer alan baz blgesinin katk younluu ise on ohmlar
mertebesindedir. Jonksiyon izolasyonlu bipolar npn transistrn
dey kesiti ve ilem basamaklar ekil 7-1 de verilmitir.
retiminde 400m kalnlnda 4 inlik Si pul(wafer) taban olarak
kullanlr. Taban p-tipidir ve katk younluu 1016 1/cm3tr.

Birinci Adm: 1.maskenin uygulanmas ve n+ difzyon admdr.

Kollektrn bir ksmdr. Tranzistrde iyi performans salamak ve
parazitik direnci azaltmak iin kullanlan bir admdr. N-tipi
difzyonda katk younluu yksektir. Difzyon derinlii yaklak
8mdir. Bu adm Gmk Tabaka Difzyonu olarak isimlendirilir.
ekil 7-1.a da grlmektedir.

kinci Adm : ekil 7-1.b den grld gibi birinci admdan sonra
oksit soyularak epitaksi bytlr. Epitaksiyel bytmeyle
oluturulan epi blgesi transistorn kollektrn oluturur. Ayrca
elemann iinde oluturulaca izolasyon adas da bu blgedir.N-
Epi blgesinin katk younluu 1015 1/cm3, difzyon derinlii 15-
20m dir. Tranzistrn kollektr baz blgesinin belverme
geriliminide epi blgesi kalnl ve direnci belirler. 36V besleme
geriliminde alan bir eleman iin epitaksi kalnl 17m
konsantrasyonu ise 1015 1/cm3 olmaldr. Xxx 36V besleme gerilimi
iin C-B belvermesi yaklak 90V olmaldr.

77
nc Adm: Epitaksiden sonra silisyum yzeyinde oksit
bytlr ve uygun maske kullanlarak epitaksideki izolasyon
adasn oluturacak p+ difzyonlar yaplr. zolasyon difzyonu
adm ekil 7-1.c de grlmektedir. Tranzistrn kollektr ile p+
difzyonunun oluturduu pn jonksiyonu ters ynde kutuplanarak
adann izolasyonu salanr. zolasyon difzyonu tabaka direnci 20-
40 / civarndadr.

Drdnc Adm: Drdnc maske baz difzyon maskesidir.

Yaplan bor difzyonunun tabaka direnci 100-300 / dur. Baz
blgesi difzyon sonras oluan yapnn kesiti ekil 7-1.d de
grlmektedir.

(a)

(b)

78
 (c)

(d)

(e)

(f)

ekil 7-1: Jonksiyon izolasyonlu bipolar npn transistrn

dey kesiti

Beinci Adm: 5. maske n+ difzyonu olup bu admda

tranzistrn emetr blgesi ve ayn anda kollektr konta
oluturulur. Bu blgenin derinlii 0.5-2.5m civarndadr. Kesiti
ekil 7-1.e de verilen difzyonun tabaka direnci 2-10 / dur.
Kollektr blgesini oluturan n-epinin katks dk olduundan iyi

79
kontak alabilmek iin yksek katkl emetr difzyon adm bu i
iinde kullanlr.

Altnc Adm: Kontak maskesi kullanlarak oksit zerinde

elektriksel kontak amak iin tranzistrn emetr, kollektr ve baz
blgelerinde pencere alr. Krmk zerindeki pasif elemanlar iin
de kontak penceresi alr. Metalizasyon iin ise tm pul 1m
metal kaplanr(Altn veya alminyum). Ve metal maskesi
kullanlarak devre elemanlar arasndaki balant yaplr.
Kontak maskesi ve metalizasyon sonucunda oluan yapnn kesiti
ekil 7-1 de verilmitir.

80
ekil 7-2: Standart JIBT de katk younluu ve difzyon
derinlikleri

Analog devreler iin tipik bir difzyon grafii ekil 7-2 de

grlmektedir. A-A dorultusunda alna kesit iin jonksiyonlarn
katk younluklar ve difzyon derinlikleri aada verilmitir.

Katk Younluklar: Difzyon Derinlikleri:

Taban ~1016 1/cm3 Emetr~2.5m
Epi ~1015 1/cm3 Baz~3m
Baz ~1019 1/cm3 Gmk tabaka~8m
Emetr ~1021 1/cm3 Epi~17m

81
7.3. Bipolar Anolog Tmdevrelerde Aktif Elemanlar

Tmdevre retiminde npn transistor temel yap tadr. ou

anolog devrelerde akm kazanlar ve frekans cevaplar dk
olmasna ramen standart bipolar prosesle birlikte oluturulabilen
pnp tranzistrlerde vardr. Burada ayn taban zerinde
gerekletirilen npn, enine pnp ve taban pnp olmak zere farkl
yap anlatlacaktr.

7.3.1. Tmletrilmi npn Transistor

Tmletrilmi npn transistorn serimi ve dey kesiti ekil 7-3 te
grlmektedir.

82
 ekil 7-3: npn transistrn dey kesiti ve serimi

Yukarda verilen standart tmletirilmi bipolar tranzistorde olas

boyutlar aada verilmitir.

Baz blgesi: 60mx45

Kollektr blgesi: 140mx95m
Kollektr konta: 18mx49m
Gmk tabaka: 41mx85m
Baz konta: 18mx30m
Emetr konta18mx25m

7.3.2. Bipolar Yaplarda Tasarm Iin nemli Temel Kavramlar

Jonksiyonun belverme gerilimi

Bipolar npn Tranzistrn Doyma Akm
Bipolar Yaplarda Oluan Parazitik Diren
Bipolar Yaplarda Oluan Parazitik Kapasiteler

7.3.2.1. Jonksiyonun belverme gerilimi:

Jonksiyonun bozulmadan dayanabilecei maksimum gerilimdir.

Belverme gerilimi (7-1) bantsndan grld gibi katk
younluklar ve elektrik alann fonksiyonudur.

83
 (N A + N D )
VB = E 2 kritik (7-1)
2qN A N D

Burada VB :jonksiyonun belverme gerilimi

: Siun dielektrik geirgenlii
NA:p-tipi katk younluu
ND:n-tipi katk younluu
q:elektrik yk(1,6x10-19C)
Ekritik: kritik alan iddetini gstermektedir. Kritik alan iddeti ise p-
tipi ve n-tipi jonksiyonlar iin (7-2) ve (7-3) bantlaryla ifade
edilmektedir.

NA
E max = E krit q W1 (p-tipi jonksiyon iin) (7-2)

ND
E max = E krit q W2 (n-tipi jonksiyon iin) (7-3)

Burada W 1p-tipi blge iin fakirlemi blge kalnl

W2n-tipi blge iin fakirlemi blge kalnln gstermektedir.
Fakirlemi blge kalnl iin katk younluuna bal olarak
aadaki bantlar kartlmtr.

1/ 2

2 ( + V )
W1 = 0 R
(7-4)
qN (1 + N A )
A N D

1/ 2

2 ( + V )
W2 = 0 R
(7-5)
N
qN (1 + D )
D N A

84
0:Jonksiyona dardan bir etki yaplmad halde jonksiyonda
oluan gerilim

NAND
0 = VT ln 2
(7-6)
ni
ni :katksz silisyumdaki tayc younluu

VT : Isl gerilim

kT
VT = 26mV (3000 K ) (7-7)
q
VR : Ters kutuplama gerilimi
1,04x10-12 F/cm(Si iin)

7.3.2.2. Bipolar npn Tranzistrn Doyma Akm:

npn tranzistrn drt alma blgesi vardr. Tranzistrn alma

blgeleri ekil 7-4 de grlmektedir.

VBC(npn),VCB(pnp)

II. Ters alma Blgesi I.Doyma

Blgesi

Anahtar alma Anahtar

alma (Akm Akar)

Tkama yn Geirme yn

VBE(npn),VEB(pnp)

III.Kesim Anahtar alma IV.leri Ynde

Aktif alma
Akm akmaz.
Kuvvetlendirici olarak alr.

ekil 7-4 : npn tranzistrn alma blgeleri

85
npn transistor aktif alma blgesinde iken yapda akm salayan
ksm emetr blgesi altndaki baz blgesidir. Bu sebeple emetr
blgesi alannn ve katksnn belirlenmesi nemlidir. Bunun iin
doyma akmndan yararlanlr. Tranzistrn doyma akmnn
saysal deeri ok kk olmasada modelleme asndan
nemlidir.

Tranzistrn doyma akm 7-8 bants ile verilmektedir.

2
qADn ni
Is = (7-8)
QB
Burada A: Emetr-baz jonksiyon alan, ni: has katk
konsantrasyonu, QB: bazn birim alandaki katk atomu says(cm2),
Dn: tranzistrn baz blgesindeki elektronlarn difzyon sabitidir.
Dier yandan tranzistrn doyma akm ile kollektr akm
arasndaki bant aadaki eitlikle verilmektedir.

VBE
I C = I S . exp (7-9)
VT
Burada IC: Kollektr akm, Vt: sl gerilim, Vbe: baz-emetr
gerilimidir.

Her iki bant birletirtilirse;

2
q.ni V
Q B = A.Dn . . exp BE (7-10)
IC VT
Q B = W B .N A (7-11)
Bantlar elde edilir. Burada WB: baz blgesi genilii, NA: baz
blgesindeki deliklerin katk younluudur.

7.3.2.3. Bipolar Yaplarda Oluan Parazitik Direnler

Baz blgesinde ve kollektr blgesinde farkl katklar sebebiyle

istenmeyen seri diren oluur. Bunlarn deerleri ve modelleri
tasarmda nemlidir.

7.3.2.3.1. Seri Baz Direnci

86
Sebebi baz kontann aktif baz blgesinden olduka uzak
olmasdr. Baz konta ile aktif baz blgesi arasnda seri omik
diren oluur. ekil 7-5 de rb1 ve rb2 gibi iki bileenden oluan seri
baz direnci grlmektedir. Tranzistrn grlt zelliklerini bozar.
Yksek frekans kazancn drr. Kollektr akmn snrlayc
etkisi vardr. Seri baz direncinin deeri iki direncin toplamndan
oluur.

ekil 7-5: npn tranzistr iin seri baz direnci bileenleri

87
ekil 7-6: npn transistor iin baz direnci bileenleri

ekil 7-6 da verilen rb1 , baz kontandan baz blgesi boyunca

oluan parazitik direntir. Diren deeri dzgn katklanm
tabakann direnci gibi aadaki forml yardmyla hesaplanr.

L
rb1= R (7-12)
W
Burada L ve W srasyla baz kontann kanal boyu ve kanal
geniliidir. R ise baz blgesinin tabaka direncidir.
rb2 nin hesab farkl katk younluu dalmndan dolay zordur.
Aktif alma durumunda rb2 zayflar. rb1 , rb ye yaklar.

Kollektr akmnn rb ile deiimi ekil 7-7 da grlmektedir.

ekilden de grld gibi seri baz direnci deeri 200 un
zerine knca kollektr akm deerine bir snrlama gelmektedir.
Tranzistrn dk grlt ve yksek frekans uygulamalar iin
dk baz direnci nemlidir. Tasarmda seri baz direnci deeri
200 civarnda tutulmaya allr.

88
ekil 7-7: npn transistor iin baz direnci ile kolektr akm
deiimi

7.3.2.3.2. Seri Kollektr Direnci(rc)

Seri kollektr direnci yksek frekans uygulamalarnda olduu

kadar dk frekans uygulamalarnda da nemlidir. Kollektr
blgesi karmak bir yapdadr ve aktif almada 3 farkl kollektr
direnci etkili olur. ekil 7-8 de yap iindeki bu farkl diren
grlmektedir.

ekil 7-8: Kolektr direnci bileenleri

89
Bu direnler, rc1 , rc2 , rc3 direnleridir. Burada;
rc1:gmk tabaka-baz blgesi arasndaki
rc2:gmk tabakann oluturduu diren
rc3:gmk tabaka-kollektr konta arasnda oluan direntir.
Toplam seri kollektr direnci bu direncin toplamndan oluur.

rc = rc1 +rc2 +rc3 (7-13)

rc1 ve rc3 direnlerinin oluumu ve hesab blgelerdeki katk

younluklar fark sebebi ile daha komplekstir. rc1 ve rc3 laplace
yaklamyla ve belli kabullerle zlr. Laplace yaklam iin
nerilen model ekil 7-9 da grlmektedir. Bu iki direncin deeri
ekildeki model gznne alnarak retilen (7-14) bants ile
zlr.

ekil 7-9 : Kollektr direnci modeli

.T ln(a / b)
R= . (7-14)
W .L ab

Burada;
:zdiren
a:model bloun taban geniliinin tepe geniliine oran
b: model bloun taban uzunluunun tepe uzunluuna oran

90
T:Blgenin kalnl

Bu modelin geree uygulanabilir olmas iin yan duvarlarn

dikeyle yapt ann 600 olmas gerekir. Bu kabulle taban
boyutlar;

Ltaban=Ltavan+2T; W taban=Wtavan+2T (7-15)

olur. Burada; tavan L ve W deerleri rc1 ve rc3 iin kollektr ve
emetr blgelerinin boyutlarn ierir.
rc2 hesaplanmas dzgn katklanm bir blgenin tabaka direnci
hesab eklinde olmaktadr. rc2=R.L/W bants ile
hesaplanabilir.

7.3.2.4. Kollektr-Baz jonksiyon Kapasitesi

Kollektr-baz jonksiyonunda oluan kapasitedir.

1/ 2
q N A N D 1
C j = A (7-16)
2( N A + N D ) 0 + VR

ND:epi blgesinin katk younluu(~1015 1/cm3)

NA:baz blgesinin katk younluu(~1019 1/cm3)

NA>> ND ise

Cj q N D
= (7-17)
A 2( 0 + VR )
olur.
Buna sert geili jonksiyon iin birim alan bana kapasite denir.
ekil 7-10 da pn jonksiyonuna uygulanan gerilimle birim alan
bana kapasite ve fakirlemi blge deiimi grlmektedir.

91
ekil 7-10: pn jonksiyonuna uygulanan gerilimle birim alan
bana kapasite ve fakirlemi blge deiimi

ekil 7-11 de taban pnp yapsnn serimi ve dey kesiti

grlmektedir.

92
93
ekil 7-11: Taban pnp yapsnn serimi ve dey kesiti

7.4. Bipolar Entegre Devrelerde Pasif Elemanlar

Bunlar, diren, kapasite ve diyottur.

7.4.1. Direnler

7.4.1.2. Difzyonlu Direnler

npn tranzistr yapm srasnda herhangi bir difzyon aamasnda

direnler yaplabilir. Baz difzyonu, emetr difzyonu ve epitaksi
tabakas ile yaplabilir.
Aktif baz blgesi kullanlarak difzyonlu direnler yaplabilir. Seim
direncin deerine, toleransna ve scaklk katsaysna gore
yaplabilir.

Bir rnek olmak zere; baz difzyonlu diren, npn tranzistrn baz
blgesi oluturulurken yaplan p-tipi difzyondan yararlanlr. ekil
7-12 de baz difzyonlu direncin dey kesidi ve devre gsterimi
grlmektedir.

94
ekil 7-12: Baz difzyonlu diren yaps serimi ve dey kesiti

Genelde difzyonla yaplan bir blgenin direnci:

R=R.L/W (7-18)

95
 1
R = (7-19)
qNT

Bants ile hesaplanr. Burada N: katk younluu; T:difzyon

derinliini gstermektedir.

Entegre Devrelerde Kullanlan Farkl Direnlerin zellikleri

Diren Tipi Tabaka Mutlak Scaklk Katsays

0
Direnci Tolerans (ppm/ C)
(Ohm/Kare)
Baz Difzyonu 100-200 20 1500-2000
Emetr Difzyonu 2-10 20 600
yon Ekme 100-1000 3 100
Epitaksi 2K-5K 30 3000
Baz Ayarl 2K-10K 50 2500
Epitaksi Kslma 4K-10K 50 3000

Bu tablodan farkl difzyonlara gore farkl direnlarin yaplabildiini

gryoruz.

7.4.2. Kapasiteler

Tmdevre iki tr kapasite vardr. Jonksiyonlu kapasiteler ve MOS

kapasiteler.

7.4.2.1 Jonksiyonlu Kapasiteler

C-B jonksiyonu, B-E jonksiyonu kullanlarak kapasite yaplabilir.
Jonksiyonlardan elde edilen kapasite deeri uygulanan gerilim ve
katk younluuna baldr.

Genelde jonksiyon kapasitesi:

1/ 2
q N A N D 1
C = A (7-20)
2( N A + N D ) 0 + VR
Bants ile verilir. Burada; ND: epi blgesinin katk younluu, NA:
baz blgesinin katk younluu, A: C-B jonksiyon alan;q:elektriksel
yk; : Si dielektrik geirgenlii; 0: potansiyel seti; VR: ters
kutuplama deeri

96
Jonksiyon olutuunda meydana gelen fakirlemi blge jonksiyon
kapasitesini oluturur. n ve p arasnda oluan xxxxxxxxx.

7.4.2.2. MOS Kapasiteler

Emetr difzyonu zerine ince bir SiO2 (dielektrik olarak) ve
zerine Al kaplanmasyla elde edilir. MOS kapasitelerle elde edilen
kapasite deeri 0.2-0.3 pF/mil2 dir. Belverme gerilimi 60-100V
arasndadr.

A
C = (7-21)
t
C:MOS tan oluan kapasite
:SiO2nin dielektrik geirgenlii
t:Dielektrik kalnlk
A:Alan

ekil 7-13 : MOS kapasite yaps

7.4.3. Diyotlar

Npn ve pnp tranzistrlerin farkl ekilde balanmasyla jonksiyonlu

diyotlar elde edilir. ekil 7-14 te balant ekilleri grlmektedir. a,
b ve d ekillerinde kollektr- baz blgesinin ileri kutuplanmasyla
tranzistrler diyot olarak altrlrlar. c eklinde ise emetr-baz
blgesinin ileri kutuplanmasyla tranzistrler diyot gibi kullanlrlar.

97
ekil 7-14: npn ve pnp tranzistrler iin diyot balama ekilleri

7.5. LNEER (ANALOG) ENTEGRE DEVRE TASARIM LKELERI

Genelde bipolar elemanlar kullanlarak yaplr. Balca tasarm
ilkeleri temelde 4 kural gznne alnr.
1. Mutlak deer toleranslarndan kanma: Ayrk
elemanlara gore toleranslar ok yksektir. rnein ,difzyonlu
direnler iin %30, npn transistor iin %50dir.

98
2. Eletirme: Eletirme gvenilirlii ve eleman deerlerinin
birbirini izlemesidir. Entegre devrelerde eletirme ve oranlara
bal kalma nemlidir. Eletirme ve scaklk izleme zellii ayrk
elemanlara gore ok yksektir. (bunun nedeni tm elemanlarn
ayn tr madde zerinde oluturulmasdr.) Difzyonlu direnler
%2lik farkla birbirini izler. Npn tranzistrler %5 lik farkla birbirini
izlerler. Isl deiimi ok dktr. Krmk yzeyinde iki nokta
arasnda oluacak s fark 0.5 tir. birbirini izleyen iki tranzistrn
VBE gerilimleri 10V/0C lik farkla deiir.

3. Fazladan masraf yapmadan daha ok elemann elde

edilmesi: Entegre devrelerde aktif eleman maliyeti ok daha
azdr. Pasif eleman eklenmesi maliyeti artrr. Yeni admlar gerekir
ve pasif elemanlar ok yer kaplarlar. Entegre devre tasarmnda
mmkn olduunca aktif elemanlar kullanlr. Pasif elemanlar da
bir ksm aktif elemanlarla gerekletirlebilirler.

4. Entegrasyona zor uyan elemanlarn kullanlmamas:

Kondansatrler,byk deerli direnler, yksek akm eken
tranzistrler entegre edilebilmelerine ramen yzeyi byttkleri
iin ounlukla entegrasyon dna alnr.

Entegre devre tasarmnn avantajlar; ok sayda elemann kk

maliyet farkyla gerekletirilebilmesi,,yakn sl balama, eleman
deerlerinin iyi eletirilebilmesi ve birbirini izlemesi, devrenin
yerleiminin ve geometrisinin kontrol olarak sralanabilir.
Dezavantajlar ise; byk toleranslar,pasif eleman deerlerinin
snrl olmas, byk deerli kapasite ve endktanslarn
bulunamamasdr.

7.6. Analog lem Bloklar

Analog tmdevreler analog ilem bloklarndan olumaktadr.
Analog ilem bloklar;

lemsel Kuvvetlendiriciler
G Kuvvetlendiricileri
Osilatrler
Analog arpma Devreleri
ADC,DAC
Gerilim Reglatrleri

99
 Ses ve Video le lgili devreler olarak sralanabilir.
Analog ilem bloklar alt bloklardan oluur.
7.6.1. Alt Bloklar
Kutuplama Devreleri(akm-gerilim kaynaklar, referans
reteleri)
Kazan Katlar(fark kuvvetlendiriciler, aktif ykl
kuvvetlendiriciler, k katlar) olarak sralanabilir.

Alt Bloklar Analog lem Sistemler

Bloklar

7.6.1.1. Kutuplama Devreleri

Bir yariletken elemann iletime girmesi iin gereken akm veya
gerilimin salanmasna kutuplama denir. Bunlar; akm kayna ve
gerilim kayna olmak zere ikiye ayrlrlar. Burada bir uygulama
olmak zere akm aynasnn dey kesiti ve lay-outu verilmektedir.

ekil 7-15: Akm aynas

100
 ekil 7-16: Akm aynas lay-outunun dey kesiti

ekil 7.17: Widlar Akm Kayna

Akm aynas elaman iletime sokmak iin gerekli akmn olumasn

salar. ekil 7-15 de iki tranzistr ve bir direnten oluan akm
aynas edeer devresi grlmektedir. Burada Q1 kutuplama
tranzistr, Q2 akm kayna tranzistrdr. ekil 7-16 da ekil 7-
15 deki akm aynasnn dey kesiti grlmektedir.

101
Tranzistrlerin baz akmlar ihmal edilir ve e kabul edilirlerse
IC1=IC2 olur.

Q1: Kutuplama tranzistr

Q2: Akm kayna tranzistr
A: Emetr Alan

I C1
I ref I C1 2 =0 (7.22)
F
V VBE
I C 2 I ref = CC (7.23)
R
Referans akm deerinin R direncine bal olduu grlmektedir.

1
I C1 = I ref = I C2 (7.24)
2
1+
F

ekil 7.17 de Widlar akm kayna ve dey kesiti grlmektedir.

102
8. SPICE PROGRAMI

GENEL YAPI

Spice (Simulation Program with Integrated Circuit Emphasis) genel

amal elektronik devre simlatrdr. University of California at
Berkeley EEC blm tarafndan gelitirilmitir. renilmesi ok
kolay bunun yannda olduka kullanl bir programdr. Buradaki
bilgiler gelitiricilerin web sitesinden alnm olup zgn analizler
ile desteklenmitir.
Genel yaps;

eklindedir. Program yazmaya balarken mutlaka * iareti koyulup

balk yazlmaldr. Aksi halde programn ilk satr balk olarak
alglanp ileme koyulmamaktadr. nnde * iareti olan satrlar
program tarafndan alglanmamaktadr. Bu yzden program
ierisinde aklama yaplacaksa nne * iareti koyulur. Program
her zaman .end komutu ile bitirilir. Analiz sonularn grmek iin
.end komutundan nce .probe komutu genelde kullanlr. .probe
komutu kullanlmazsa program alr ve kapanr. Sonular k

103
dosyalarndan takip edilmek zorunda kalnr. .probe komutu
program kapanmadan sonular grmemizi salar. Programda aktif
veya pasif her eleman bir harfle sembolize edilmitir. Devre
elemanlar programda yazlrken bal olduklar dmler dikkate
alnr. Byk-kk harf ayrm yaplmaz. Satr yeterli olmad
durumlarda bir alt satra + iareti koyularak devam edilir. Spice
program bir takm fiziksel ve elektriksel parametreleri ierir. Bunlar
model parametreleri olarak tanmlanmtr. Yar iletken devre
elemanlar iin kullanlan parametrelerden bazlarnn deerleri
Tablo 8.7, Tablo 8.8 ve Tablo 8.9 da grlmektedir. Model
parametreleri farkl prosesler iin yeniden tanmlanabilir ve bu
tanmlanan parametreler kullanlr. Model parametrelerinin en ileri
versiyonu BSIM parametreleri ok sayda parametre ierir.

ELEMAN MODELLER

Yariletken elemanlar programda model parametreleri ile

gsterilirler. Elemann devre iindeki balantlar yazldktan sonra
.model komutu ile model parametreleri yazlr.

Genel form:
.MODEL MNAME TYPE (PNAME1=PVAL1
PNAME2=PVAL2 ... )
rnek:
.MODEL MOD1 NPN (BF=50 IS=1E-13 VBF=50)
MNAME ifadesi kullancya bal olarak deiebilir. Kullanc
elemana istedii ismi verebilir. Ancak; elemann tipi iin belirli

104
harfler vardr. Tablo 8.1 de bu harfler ve sembolize ettikleri
elemanlar grlmektedir:

Tablo 8.1: Devre elemanlar ve sembolize edildikleri harfler

R Yariletken diren
C Yariletken kapasite
SW Gerilim kontroll anahtar
CSW Akm kontroll anahtar
URC Tekdze dalm RC modeli
LTRA Kaypl iletim hatt
D Diyot
NPN NPN BJT
PNP PNP BJT
NJF N kanall JFET
PJF P kanall JFET
NMOS N kanall MOSFET
PMOS P kanall MOSFET
NMF N kanall MESFET
PMF P kanall MESFET

ALTDEVRELER

Bir devre ayn yapdaki alt devrelerden oluabilir. Bu tip

durumlarda altdevrenin elemanlarn defalarca yazmak yerine
Spice programnda alt devre olarak tanmlamak ve kullanmak
mmkndr. Alt devreler .subckt komutu ile balar alt devrenin
ismi ve balant noktalar yazlr. Alt devrenin yazlmas bittikten
sonra .ends komutu ile alt devrenin ismi yazlr.

Genel form:
.SUBCKT subname N1 N2 N3 ...
.
.

105
 .ends subname
rnek:
.SUBCKT OPAMP 1 2 3 4
..
..
.ends opamp

Tanmlanan alt devreler, devre iinde X harfi ile sembolize

edilirler. X harfinin yanna say veya isim eklenir. Daha sonra
balant ular ve altdevrenin ismi yazlr.

Genel form:
XYYYYYYY N1 N2 N3 ... SUBNAME
rnek:
X1 2 4 17 3 1 OPAMP

DEVRE ELEMANLARI VE MODELLER

Diren: Diren R harfi ile gsterilir. Spice programnda yazlrken

R harfinin yanna say veya isim yazlarak, bal olduu noktalar
gsterildikten sonra, direncin deeri yazlr.

Genel form:
RXXXXXXX N1 N2 VALUE
Examples:
R1 1 2 100
RC1 12 17 1K
Yariletken Diren:
Genel form:

106
 RXXXXXXX N1 N2 <VALUE> <MNAME> <L=LENGTH>
<W=WIDTH> <TEMP=T>
rnek:
RLOAD 2 10 10K
RMOD 3 7 RMODEL L=10u W=1u
Direncin deeri belli deilse ismi ve uzunluu mutlaka
belirtilmelidir. Tablo 8.2 de yar iletken direncin model
parametreleri grlmektedir.

Tablo 8.2: Yariletken diren model parametreleri

Varsaylan
Sem parametre birim rnek
deer
bol
first order temperature
TC1 / C 0.0 -
coeff.
second order
TC2 / C2 0.0 -
temperature coeff.
RSH sheet resistance /q - 50
DEFW default width Metre 1.e-6 2.e-6
narrowing due to side
NARROW metre 0.0 1.e-7
etching
parameter measurement
TNOM C 27 50
temperature

Kondansatr:

Kapasite isminden sonra srasyla pozitif ve negatif noktalar yazlr.

Ardndan kapasitenin deeri yazlr.

Genel form:
CXXXXXXX N+ N- VALUE <IC=INCOND>

rnek:
CBYP 13 0 1UF

107
 COSC 17 23 10U IC=3V
Yariletken kondansatr:

Genel form:
CXXXXXXX N1 N2 <VALUE> <MNAME> <L=LENGTH>
<W=WIDTH> <IC=VAL>
rnek:
CLOAD 2 10 10P
CMOD 3 7 CMODEL L=10u W=1u
Kapasitenin deeri yazlmamsa ismi ve uzunluu mutlaka
belirtilmedlidir. Tablo 8.3 de yar iletken kondansatrn model
parametreleri grlmektedir.

Tablo 8.3: Yariletken kondansatr model parametreleri

Varsaylan
sembol parametre birim rnek
deer
junction bottom
CJ F/metre2 - 5.e-5
capacitance
junction sidewall
CJSW F/metre - 2.e-11
capacitance
DEFW default device width Metre 1.e-6 2.e-6
narrowing due to side
NARROW metre 0.0 1.e-7
etching

Bobin:
Bobin isminden sonra srasyla pozitif ve negatif noktalar yazlr.
Ardndan kapasitenin deeri yazlr.

Genel form:
LYYYYYYY N+ N- VALUE <IC=INCOND>
rnek:
LLINK 42 69 1UH

108
 LSHUNT 23 51 10U IC=15.7MA

GERLM VE AKIM KAYNAKLARI

Bamsz kaynaklar:

Bamsz gerilim kayna V, bamsz akm kayna I harfi ile

gsterilir. Kaynan bal olduu noktalar(nce pozitif u, sonra
negatif u) yazldktan sonra kaynan cinsi dc/ac belirtilir ve deeri
yazlr. zel kaynaklar daha ayrntl olarak aklanacaktr.

Genel form:

VXXXXXXX N+ N- <DC/AC< > VALUE>

IYYYYYYY N+ N- <DC/AC< > VALUE>

rnek:
VCC 10 0 DC 6

VIN 13 2 AC 5

Darbe Kayna:

Darbe kaynann programda yazl aada grlmektedir.

Tablo 8.4 te kayna oluturan byklkler tanmlanmtr.

Genel form:

PULSE(V1 V2 TD TR TF PW PER)

rnek:

VIN 3 0 PULSE(-1 1 2NS 2NS 2NS 50NS 100NS)

Tablo 8.4: Darbe kayna byklkleri

109
parametre Varsaylan deer Birim
V1 (initial value) Volt veya amper
V2 (pulsed value) Volt veya amper
TD (delay time) 0.0 saniye
TR (rise time) TSTEP saniye
TF (fall time) TSTEP saniye
PW (pulse width) TSTOP saniye
PER(period) TSTOP saniye

Sinzoidal Kaynak:

Sinzoidal kaynan programda yazl aada grlmektedir.

Tablo 8.5 te kayna oluturan byklkler tanmlanmtr.

Genel form:
SIN(VO VA FREQ TD THETA)
rnek:
VIN 3 0 SIN(0 1 100MEG 1NS 1E10)

Tablo 8.5: Sinzoidal kaynak byklkleri

Parametre Varsaylan deer birim
VO (offset) Volt veya amper
VA (amplitude) Volt veya amper
FREQ (frequency) 1/TSTOP Hz
TD (delay) 0.0 saniye
THETA (damping factor) 0.0 1/saniye

stel aret Kayna:

stel iaret kaynann programda yazl aada grlmektedir.

Tablo 8.6 da kayna oluturan byklkler tanmlanmtr.

Genel Form:
EXP(V1 V2 TD1 TAU1 TD2 TAU2)
rnek:
VIN 3 0 EXP(-4 -1 2NS 30NS 60NS 40NS)

Tablo 8.6: stel iaret kayna byklkleri

parametre Varsaylan deer birim

110
V1 (initial value) Volt veya amper
V2 (pulsed value) Volt veya amper
TD1 (rise delay time) 0.0 saniye
TAU1 (rise time constant) TSTEP saniye
TD2 (fall delay time) TD1+TSTEP saniye
TAU2 (fall time TSTEP saniye

YARILETKEN DEVRE ELEMANLARI

Yariletken devre elemanlar (Diyot, BJT, JFET, MOSFET,

MESFET) programda model parametreleri ile birlikte
tantlrlar. Elemann balantlar yazldktan sonra herbirine
bir isim verilir. Daha sonra model parametreleri yazlrken o
isim kullanlr ve eleman belirlemek iin de (Diyot(D),
BJT(npn/pnp) MOSFET(NMOS/PMOS)) elemann tipi
yazlr..

Diyot:
Diyot yazarken D harfi kullanlr. Srasyla Anot ve katot
ularnn balantlar yazlr. Diyotun model parametreleri Tablo
8.7 de grlmektedir.
Genel form:
DXXXXXXX N+ N- MNAME
.model MNAME D (..)
rnek:
DBRIDGE 2 10 DIODE1
.model diode1 D .
DCLMP 3 7 DMOD 3.0 IC=0.2

111
 Tablo 8.7: Diyot model parametreleri
Varsaylan
sembol parametre birim rnek
deer
1 IS saturation current A 1.0e-14 1.0e-14
2 RS ohmic resistance 0 10
3 N emission coefficient - 1 1.0
4 TT transit-time sn 0 0.1ns
zero-bias junction
5 CJO F 0 2pF
capacitance
6 VJ junction potential V 1 0.6
7 M grading coefficient - 0.5 0.5
1.11 Si
0.69
8 EG activation energy eV 1.11
Sbd
0.67Ge
3.0jn
9 XTI saturation-current temp. exp - 3.0
2.0Sbd
10 KF flicker noise coefficient - 0
11 AF flicker noise exponent - 1
coefficient for forward-bais
12 FC depletion capacitance - 0.5
formula
13 BV reverse breakdown voltage V infinite 40.0
14 IBV current at breakdown voltage A 1.0e-3
parameter measurement
15 TNOM C 27 50
temperature

Bipolar Jonksiyonlu Tranzistr(BJT):

BJT iin Q harfi kullanlr. Eleman tanmlanrken srasyla

Kollektr, Baz, Emetr ularnn balantlar yazlr. Model
parametreleri dire elemanlarda olduu gibi hemen
yannda verilebilecei gibi .model satrnda da yazlabilir.
Model parametrelerinden bazlar Tablo 8.8 de
grlmektedir.

General form:

112
QXXXXXXX NC NB NE MNAME <AREA> <OFF>
<IC=VBE, VCE> <TEMP=T>

rnek:
Q23 10 24 13 QMOD IC=0.6, 5.0
Q50A 11 26 4 MOD1
.model MOD1 npn ..

Tablo 8.8: BJT Model parametreleri

Varsaylan
sembol parametre birim rnek
deer
1 IS transport saturation current A 1.0e-16 1.0e-15
2 BF ideal maximum forward beta - 100 100
forward current emission
3 NF - 1.0 1
coefficient
4 VAF forward Early voltage V infinite 200
corner for forward beta high
5 IKF A infinite 0.01
current roll-off
B-E leakage saturation
6 ISE A 0 1.0e-13
current
B-E leakage emission
7 NE - 1.5 2
coefficient
8 BR ideal maximum reverse beta - 1 0.1
reverse current emission
9 NR - 1 1
coefficient
10 VAR reverse Early voltage V infinite 200
corner for reverse beta high
11 IKR A infinite 0.01
current roll-off
12 ISC leakage saturation current A 0
13 NC leakage emission coefficient - 2 1.5
14 RB zero bias base resistance 0 100
current where base
15 IRB resistance falls halfway to its A infinte 0.1
min value
minimum base resistance at
16 RBM RB 10
high currents
17 RE emitter resistance 0 1
18 RC collector resistance 0 10
19 CJE B-E zero-bias depletion F 0 2pF

113
 capacitance
20 VJE B-E built-in potential V 0.75 0.6
B-E junction exponential
21 MJE - 0.33 0.33
factor
22 TF ideal forward transit time sn 0 0.1ns
coefficient for bias
23 XTF - 0
dependence of TF
voltage describing VBC
24 VTF V infinite
dependence of TF
high-current parameter
25 ITF A 0
for effect on TF
excess phase at
26 PTF derece 0
freq=1.0/(TF*2PI) Hz
B-C zero-bias depletion
27 CJC F 0 2pF
capacitance
28 VJC B-C built-in potential V 0.75 0.5
B-C junction exponential
29 MJC - 0.33 0.5
factor
fraction of B-C depletion
capacitance
30 XCJC - 1
connected to internal base
node
31 TR ideal reverse transit time sn 0 10ns
zero-bias collector-substrate
32 CJS F 0 2pF
capacitance
substrate junction built-in
33 VJS V 0.75
potential
substrate junction
34 MJS - 0 0.5
exponential factor
forward and reverse beta
35 XTB - 0
temperature exponent
energy gap for temperature
36 EG eV 1.11
effect on IS
temperature exponent for
37 XTI - 3
effect on IS
38 KF flicker-noise coefficient - 0
39 AF flicker-noise exponent - 1
coefficient for forward-bias
40 FC depletion capacitance - 0.5
formula
Parameter measurement
41 TNOM C 27 50
temperature

114
 MOSFET:

Mosfet M harfi ile gsterilir. Srasyla Drain(savak), Gate(geit),

Source(kaynak) ve Bulk(taban) ularnn balants yazlr. Model
parametreleri ayn satrda yazlabilecei gibi .model komutu
kullanlarak da yazlabilir. MOSFET in model parametrelerinden
bazlar Tablo 8.9 da grlmektedir.

Genel form:
MXXXXXXX ND NG NS NB MNAME <L=VAL> <W=VAL>
<AD=VAL> <AS=VAL>
+ <PD=VAL> <PS=VAL> <NRD=VAL> <NRS=VAL>
<OFF>
+ <IC=VDS, VGS, VBS> <TEMP=T>
rnek:
M1 24 2 0 20 TYPE1
.model TYPE1 NMOS ..
M31 2 17 6 10 MODM L=5U W=2U
.model MODM PMOS
M1 2 9 3 0 MOD1 L=10U W=5U AD=100P AS=100P
PD=40U PS=40U

Tablo 8.9: MOSFET Model Parametreleri

sembol Parametre birim olas deer rnek
1 LEVEL model index - 1
2 VTO zero-bias threshold voltage (VT0) V 0.0 1.0
3 KP transconductance parameter A/V2 2.0e-5 3.1e-5
1/2
4 GAMMA bulk threshold parameter ( ) V 0.0 0.37
5 PHI surface potential ( ) V 0.6 0.65
channel-length modulation
6 LAMBDA 1/V 0.0 0.02
(MOS1 and MOS2 only) ( )

115
7 RD drain ohmic resistance 0.0 1.0
8 RS source ohmic resistance 0.0 1.0
9 CBD zero-bias B-D junction capacitance F 0.0 20fF
10 CBS zero-bias B-S junction capacitance F 0.0 20fF
11 IS bulk junction saturation current (IS) A 1.0e-14 1.0e-15
12 PB bulk junction potential V 0.8 0.87
gate-source overlap capacitance
13 CGSO F/m 0.0 4.0e-11
per meter channel width
gate-drain overlap capacitance
14 CGDO F/m 0.0 4.0e-11
per meter channel width
gate-bulk overlap capacitance
15 CGBO F/m 0.0 2.0e-10
per meter channel length
drain and source diffusion
16 RSH /q 0.0 10.0
sheet resistance
zero-bias bulk junction bottom cap.
17 CJ F/m2 0.0 2.0e-4
per sq-meter of junction area
18 MJ bulk junction bottom grading coeff. - 0.5 0.5
zero-bias bulk junction sidewall cap.
19 CJSW F/m 0.0 1.0e-9
per meter of junction perimeter
0.50(level1)
20 MJSW bulk junction sidewall grading coeff. -
0.33(level2,3)
bulk junction saturation current
21 JS A/m2 1.0e-8
per sq-meter of junction area
22 TOX oxide thickness metre 1.0e-7 1.0e-7
23 NSUB substrate doping 1/cm3 0.0 4.0e15
24 NSS surface state density 1/cm2 0.0 1.0e10
25 NFS fast surface state density 1/cm2 0.0 1.0e10
type of gate material:
+1 opp. to substrate
26 TPG - 1.0
-1 same as substrate
0 Al gate
27 XJ metallurgical junction depth Metre 0.0 1
28 LD lateral diffusion metre 0.0 0.8
2
29 UO surface mobility cm /Vs 600 700
critical field for mobility
30 UCRIT V/cm 1.0e4 1.0e4
degradation (MOS2 only)
critical field exponent in
31 UEXP - 0.0 0.1
mobility degradation (MOS2 only)
transverse field coeff. (mobility)
32 UTRA - 0.0 0.3
(deleted for MOS2)
33 VMAX maximum drift velocity of carriers m/s 0.0 5.0e4
total channel-charge (fixed and
34 NEFF - 1.0 5.0
mobile) coefficient (MOS2 only)
35 KF flicker noise coefficient - 0.0 1.0e-26

116
 36 AF flicker noise exponent - 1.0 1.2
coefficient for forward-bias
37 FC - 0.5
depletion capacitance formula
width effect on threshold voltage
38 DELTA - 0.0 1.0
(MOS2 and MOS3)
39 THETA mobility modulation (MOS3 only) 1/V 0.0 0.1
40 ETA static feedback (MOS3 only) - 0.0 1.0
41 KAPPA saturation field factor (MOS3 only) - 0.2 0.5
42 TNOM parameter measurement temperature C 27 50

ANALZLER:

AC analiz:

Ac analiz yaplrken nce .ac yazlr. Daha sonra taramann

dec/oct/lin deiimlerden hangisi ile yaplmak istendii
belirlenir. Daha sonra herbir dec/oct/lin deki nokta says
yazlr. Son olarak taramann yaplaca balang ve biti
frekans deerleri yazlr.

Genel form:
.AC DEC ND FSTART FSTOP
.AC OCT NO FSTART FSTOP
.AC LIN NP FSTART FSTOP

rnek:
.AC DEC 10 1 10K
.AC DEC 10 1K 100MEG
.AC LIN 100 1 100HZ

117
 ekil: Alak Geiren Szge

Spice Kodu:

**balk

*vs 1 0 sin(0 1 1k) * zaman analizi iin gerekli giri

vs 1 0 ac 5v

r1 1 2 1k
c1 2 0 1u

*.tran 1n 2m *zaman analizi

*.dc vs 0 5 0.1 *dc analiz
*.ac dec 101 10 10K *ac analiz
*.disto DEC 10 10 10k *distorsiyon analizi
*.NOISE V(2) Vs DEC 101 10 10K * grlt analizi

.probe
.end

118
ekil: Alak geiren szge devresinin kazan-frekans
erisi

DC Analiz:

Dc analiz yaplrken .dc komutu yazlr. Daha sonra

taramada kullanlacak kaynan ismi, balang deeri, biti
deeri ve tarama aral srasyla yazlr. Birden ok
kaynakla da dc analiz yaplabilir. Dier kaynak da ayn
satra yazlmaldr.

Genel form:
.DC SRCNAM VSTART VSTOP VINCR [SRC2 START2
STOP2 INCR2]

rnek:
.DC VIN 0.25 5.0 0.25
.DC VDS 0 10 .5 VGS 0 5 1

119
.DC VCE 0 10 .25 IB 0 10U 1U
MOS tranzistr akm-gerilim karakteristiinin karlmas:
Kod:
*n-MOS zeri
VGS 2 0 dc 0
VDS 3 0 dc 0
M1 3 2 0 0 NMOD L=1U W=2U

.MODEL NMOD NMOS ( bu rnekte BSIM3 model

parametreleri kullanlmtr. )
.dc Vds 0 3 0.1 vgs 0 3 1
.probe
.end

ekil: MOS tranzistrn akm-gerilim karakteristii

120
Zaman Blgesi Analizi:

Zaman blgesi analizi .tran komutu ile yaplr. Zamanlama

adm, biti sresi ve balang sresi srasyla yazlr.
Tstart belirtilmemise 0 alnr.

Genel form:
.TRAN TSTEP TSTOP TSTART

rnek:
.TRAN 1NS 100NS
.TRAN 1NS 1000NS 500NS
RLC devresinin darbe tepkisi
Kod:
*RLC analizi
Vin 1 0 pulse(-220 220 0 1ns 1ns 100us 200us)
R1 1 2 2
L1 2 3 50uH
C1 3 0 10uF
.tran 1u 400u
.probe
.end

121
ekil: RLC devresinde diren zerindeki akmn
zamanla deiimi

ekil: RLC devresinde kondansatr zerindeki

gerilimin zamanla deiimi

122
 Distorsiyon Analizi:

Distorsiyon analizinde devrelerin kk-iaret distorsiyon

analizi yaplr. Yazlm AC analize benzer. Ilk olarak .disto
komutu yazlr. Daha sonra taramann dec/oct/lin
deiimlerden hangisi ile yaplmak istendii belirlenir. Daha
sonra herbir dec/oct/lin deki nokta says yazlr. Son olarak
taramann yaplaca balang ve biti frekans deerleri
yazlr.

Genel form:
.DISTO DEC ND FSTART FSTOP
.DISTO OCT NO FSTART FSTOP
.DISTO LIN NP FSTART FSTOP

rnek:
.DISTO DEC 10 1kHz 100Mhz

Grlt Analizi:

Grlt analizi .noise komutu ile yaplr. Daha sonra k

grlts llmek istenen nokta yazlr. Giri kayna da
yazldktan sonra hesaplanmak istenen frekans aral ac
analizde olduu gibi yazlr.

Genel form:
.NOISE V(OUTPUT) V(INPUT) ( DEC | LIN | OCT )
PTS FSTART FSTOP

rnek:
.NOISE V(5) VIN DEC 10 1kHZ 100Mhz

123
.NOISE V(5,3) V1 OCT 8 100 10kHz

Simetrik CMOS OTA nn grlt analizi

Kod:
*Simetrik CMOS Ota
Vdd 1 0 dc 2.5V
Vss 3 0 dc -2.5V
Vn 5 0 dc 2v
Vp 9 0 dc 0v
M1 4 5 6 6 NMOD L=1U W=2U
M2 7 9 6 6 NMOD L=1U W=2U
M7 2 2 3 3 NMOD L=1U W=2U
M8 8 2 3 3 NMOD L=1U W=2U
M3 4 4 1 1 PMOD L=1U W=5U
M4 7 7 1 1 PMOD L=1U W=5U
M5 2 4 1 1 PMOD L=1U W=4U
M6 8 7 1 1 PMOD L=1U W=4U
IB 6 3 DC 100uA
*vx 8 0 dc 0V

.MODEL NMOD NMOS (bu rnekte TBTAK 3 model

parametreleri kullanlmtr. )

.MODEL PMOD PMOS (bu rnekte TBTAK 3 model

parametreleri kullanlmtr.)

*.dc vn -2 2 0.1 ib 10u 100u 20u

.NOISE V(8) VN OCT 8 100 1000000kHz
.probe
.end

124
 ekil: CMOS OTA nn grlt analizi

9. Lay-out editr kavram (vikipedia)

Tmdevre serimi, IC serim, IC maske serimi veya maske tasarm

olarak da bilinir. Tmdevrenin, metal, oksit, yariletken desenleri
ve yzeysel geometrik ekillerle ifade edilmesidir.

Standart bir proseste tmdevrenin almas geometrik ekillerin

pozisyonuna ve balantlarna baldr. Bir serim mhendisinin
grevi btn tasarm koullarn salayacak ekilde elemanlar
krma yerletirmek ve balantlarn yapmaktr. Dikkat edilmesi
gereken ana zelliklerden bazlar performans, byklk ve
retilebilirliktir.

Serim, dorulama denilen bir dizi testten geirilir. En nemli iki

dorulama adm Tasarm Kurallar Kontrol(Design Rule
Checking (DRC)) ve Serim ematik Karlatrmas(Layout Versus
Schematic (LVS)) dr. Dorulama yapldktan sonra veriler
endstride ilenmeye uygun hale getirilir ve tmdevre haline
getirme aamasna geilir.

Bilgisayar destekli tasarmlar kullanlmaya balanmadan nce,

serim opak filmler kullanlarak elle yaplrd. Gnmzde IC

125
serimler bilgisayar programlaryla(EDA tools, L-Edit, Lasi,
Electric..) yaplmaktadr.

126
Spice ve serime rnek uygulamalar

CMOS-NAND Kaps:

Doruluk Tablosu:

C k E girii
0 1
D 0 1 1
Girii 1 1 0

Spice_dosyas:
*nand
vdd 1 0 dc 5V

m1 2 4 1 1 pmod W=16u L=3u

m2 2 5 1 1 pmod W=16u L=3u
m3 2 4 3 0 nmod W=8u L=3u
m4 3 5 0 0 nmod W=8u L=3u

.MODEL NMOD NMOS ( bu rnekte LEVEL=3 Model

parametreleri kullanlmtr.)

127
.MODEL PMOD PMOS ( bu rnekte LEVEL=3 Model
parametreleri kullanlmtr.)

v1 4 0 pulse(0 5V 1n 0 0 10n 15n)

v2 5 0 pulse(0 5V 5n 0 0 15n 20n)

.tran 0.1n 25n

.probe
.end

Giri iaretleri:
Vd:

Ve:

128
k iareti:

RNEKLER:

CMOS-NOR Kaps:

129
Doruluk Tablosu:
F k H girii
0 1
G 0 1 0
Girii 1 0 0

Spice_dosyas:
*nor
vdd 1 0 dc 5V
m1 2 4 1 1 pmod W=10u L=2u
m2 3 5 2 1 pmod W=10u L=2u
m3 3 4 0 0 nmod W=5u L=2u
m4 3 5 0 0 nmod W=5u L=2u

.MODEL NMOD NMOS (LEVEL=3 model parametreleri)

.MODEL PMOD PMOS (LEVEL=3 model parametreleri)

v1 4 0 pulse(0 5V 2n 0 0 5n 10n)
v2 5 0 pulse(0 5V 3n 0 0 4n 15n)

.tran 0.1n 17n

.probe
.end

Giri aretleri:
Vg:

130
Vh:

k areti:

131
NAND Kaps Maskeleri:

ekil.1:CMOS NAND Kaps ve stick diyagram

MASKELER:

1.n-kuyu oluturulmas

132
2.Geit blgesinin oluturulmas

133
3.N+ difzyonu

134
4.P+ difzyonu

135
5.Kontaklar

136
6.Metalizasyon ve balantlar

137
ekil.3:CMOS NOR Kaps yaplar

ekil.4: Layoutu izilecek olan CMOS NOR Kaps ve stick

diyagram

MASKELER:

138
1.n-kuyu oluturulmas

139
2.Geit blgesinin oluturulmas

140
3. N+ difzyonu

141
4.P+ difzyonu

142
5.Kontaklar

143
6. Metalizasyon ve balantlar

TMDEVRE TEKNOLOJS DERS UYGULAMA PLANI

1. Spice programnn tantm. Temel yariletken devre

elemanlarnn(diyot, bjt, mosfet) akm-gerilim erilerinin
karlmas.

2. L-edit programnn tantlmas.

144
3. Spice programyla temel analog ilem bloklarnn(akm
aynas,
4. L-edit programyla Bipolar tranzistr ve akm aynas
layoutunun hazrlanmas

5. Spice programyla temel analog ilem bloklarnn(akm

aynas,
NMOS ve CMOS eviriciler, basit kuvvetlendirici yaplar)
incelemesi.

6. L-edit programyla MOS tranzistor ve CMOS Evirici

layoutunun hazrlanmas
7. Spice ve L-edit programlarnn kullanld uygulama.
(NOR Kaps)

145
10. SORULAR

1. Bir tmdevre direncin ularna 4Vluk gerilim uygulandnda

2mA lik akm aktmaktadr. Bu tmdevre direncin retim yntemini
L
belirleyerek orann bulunuz. Bu tmdevre direncin dey
W
kesitini iziniz.

2. Bir p-n jonksiyonunda katk younluklar N A = 5.1015 atom / cm 3

, N D = 1016 atom / cm 3 kritik alan iddeti
E Kritik = 3.10 V / cm olduuna gre ,
5 3

a. jonksiyonun belverme gerilimini bulunuz. = 1,04.10 12 F / cm

b) p tipi iin fakirlemi blge kalnlklarn bulunuz.

3. Katk younluklar N A = 2.1015 atom / cm 3 ve

N D = 5.10 atom / cm
16 3
olan sert geili bir p-n jonksiyonunun
belverme gerilimi 30 V olduuna gre, p tipi blge iin fakirlemi
blge kalnln hesaplaynz.
4. n tipi katk younluu 1018 atom / cm 3 olan 4 m kalnlndaki
difzyon blgesinin tabaka direncini hesaplaynz.

5. a) ekil 1 de serimi(layout) verilen yapnn A-A dorultusundaki

dey kesitini iziniz.

146
 ekil.1: Tmdevre yapnn layoutu

b) ekil 2 de dey kesiti verilen yapnn maskelerini izip

layoutunu oluturunuz.

ekil.2: Tmdevre yapnn dey kesiti

6.a) MOSFET retim aamalarndan haraketle serimi aada

verilen elemann A-A dorultusundaki dey kesitini iziniz.

147
 B

A A Active

Polysilic
on

Metal

b) Entegre devre retiminde metalizasyon prosesinin ana amac

nedir?
c) Entegre devre retiminde polisilisyum prosesinin ana amac
nedir?

7.a) MOSIS serim tasarm kurallarndan yararlanarak bir CMOS

eviricinin krmk zerindeki yerleim alann hesaplaynz.
Hesaplarda kullanlan minumum boyutlar izerek gsteriniz. ( =
0.5 m)

b) Kontak maskesini cizerek gsteriniz.

8. Bir p kanall MOS transistorn kaynak ve savak blgeleri

1019 1 / cm 3 younlukla katklanyor. Difzyon derinlii 3 m
olduuna gre;
a) Bu blgenin tabaka direncini hesaplaynz.
b) Blgenin direncinin 50 olmas iin L W oran ne olur?
p = 70 cm 3 / V.s

148
9. Bir P-kanall MOS tranzistrde proses parametreleri ND=1016
1/cm3 , ND= 1020 1/cm3, NOX= 4x1010 1/cm3, tox=0.1 m, q=1.6x10-
19
C, VSB=0, rsiO2=4, rsi=11.7, 0= 8.86x10-14 F/cm, GS=-
0.2014V, QBO=4.81x10-8 C/cm2 , ni=1.5x1010 1/cm3 dir. Bu
tranzistrn eik gerilimini hesaplaynz.

10. Bir MOS tranzistrde kaynak-savak difzyonu katk younluu

NA=1020 1/cm3, jonksiyon derinlii 3m ve direnci 100 olduuna
W
gre kaynak-savak blgesinin orann bulunuz.
L
(=500cm2/V.sn, q=1.6x10-19C).

11. ekil 1 ve ekil 2 de NMOS ve PMOS un Id-Vdserileri

grlmektedir. Bu tranzistrler kullanlarak bir CMOS evirici
tasarlanmak istenmektedir. Evirici 5V luk kaynakla beslenecek ve
10pF lk kapasitif yk srecektir. Eviricinin:
a) Lojik 0 gerilimini
b) Evirtim noktasn
c) Aa gecikmesini
d) Yukar gecikmesini
hesaplaynz. ( NCOX= 130A/V2 ,PCOX=10 A/V2 )

Vgs=3V

Vgs=2V

Vgs=1V

ekil.1: NMOS un Id-Vds erisi

149
 Vgs=3V

Vgs=2V

Vgs=1V

ekil. 2: PMOS un Id-Vds erisi

12. Bir NMOS tranzistor iin VGSnin D ile deiimi ekil de

grlmektedir. COX =60 A/V2 ve VBS =0 olarak verilmitir. Bu
tranzistrn;

a) Eik gerilimi nedir?

b) Hangi alma blgesinde almaktadr?

c) Tranzistorun ve W/L orann hesaplaynz.

0.8mA

0.4mA

2 3 VGS

150
13. ekildeki nMOS transistrn farkl kutuplama artlarnda oda
scaklndaki I-V karakteristii verilmitir. Buna gre;
a) Eik gerilimini VTO ,
b) Elektron mobilitesini n ,
c) Gvde etkisi katsays (gamma)y bulunuz.
W/L=1.0 , tox = 150 0A , |2F| = 0.64 V

VGS(V) VDS(V) VSB(V) ID(mA)

4 4 0.0 256
5 5 0.0 441
4 4 2.6 144
5 5 2.6 256

14. Bir N-kanall MOS tranzistore gerilim uygulanmad durumda

tranzistrde oluan kapasiteleri hesaplaynz ve aadaki ekil
zerinde gsteriniz. Tranzistorun izilen kanal genilii ve kanal
boyu srasyla 90, 6dr. Proses parametreleri: L(overlap)=0.3,
tox=100 0A , rsi=11.7, rsiO2=4, 0= 8.85x10-14 F/cm .

S G

151
15. Bir CMOS eviricide Kp=pCox=10A/V2, Kn=nCox=30A/V2,
VTD=1V, VTL= -2V olarak verilmitir. Vinv=VDD/2 olmas
istenmektedir.

a) (W/L)D ve (W/L)L oranlar oran ne olmaldr?

b) Gecikme srelerinin birbirine eit olmas iin (W/L)D/(W/L)L
oran ne olmaldr? CL=5pF

16.Bir akm aynasnda besleme gerilimi 5V, Iref =1mA , VT= 26mV
Is =10-15 A ve >> 1 olduuna gre ( IC1=Iref =IS e(VBE/VT) )
a) VBE = ?
b) R1 = ?
c) R1 direnci proses srasnda hangi admda
gerekletirilebilir?

17.a) Bir npn tranzistrde 400C scaklkta sfr kutuplamada 50m2

alanda oluacak maksimum kollektr-baz kapasitesini
hesaplaynz.
(Epi blgesinin katk younluu 5x1015 cm-3, baz blgesinin katk
younluu 8x1019 cm-3, 0=8.86x10-14 F/cm , rsi=11.8 ni=1.5 x1010
atom/cm , q = 1.6x10-19 C, k = 1.38 x 10-23 J/K. )

b) Ayn deerdeki kapasite MOS kapasite olarak oluturulursa ne

kadar krmk alan gerekir? rsio2=4, tox=1000A.

18. Bipolar npn tranzistorda izilen baz blgesi boyutlar W=40 m

L=30 m difzyon derinlii 4 m ve baz blgesi direnci 50 ohm
olduuna gre blgenin katk younluunu hesaplaynz?
=120 cm2 /V.s , q=1,6.10-19 C.

19 . Bir npn tranzistorun izilmi boyutlar

Emetr blgesi 20mx25m

Gmk tabaka 41mx65m
Epi blgesi 140mx75m
Kollektr konta 18mx49m
Baz blgesi 60mx45m
zolasyon difzyonu 10mx15m

152
Olduuna gre bu tranzistorun ip zerinde kaplad alan
hesaplaynz.

20. Bipolar npn tranzistrn baz-emetr gerilimi VBE = 550 mV ,

kolektr akm I c = 10 A , emetr alan, 4 milx4 mil olduuna
gre baz blgesi katk younluunu hesaplaynz B = ? D n = 13
1/cm2.sn (sabit) , VT = 26 mV (300 K).
4
1mil = 25.4m = 25.4 x10 cm

21. a) Bipolar tmdevre tasarm iin seri baz blgesi direncinin

200 ohm olmas isteniyor. Bunun sebebi nedir?
b) Baz blgesi iin L/W orann bulunuz. difzyon kalnl = 25 m
bu blgedeki katk younluu 5.1015 atom / cm 3
c) Baz blgesinin boyutlarn bulunuz.

22. Tipik bir npn transistorn sfr kutuplamada bir yzey bana
debilecek maksimum kolektr-baz kapasitesini bulunuz. (300 K)
Soru 6 : n tipi difzyon katmannda konsantrasyon younluu
6.10 20 atom / cm 3 kalnl 2 m dir. Tabaka direncini
hesaplaynz.

23. 45 C de npn transistrn max kolektr-baz kapasitesini

bulunuz.

A = 20 m 2 n i = 1,5.1010 cm 3 = 1,04.10 12 F / cm
k = 1,38.10 23 J / K q = 1,6.10 19 C

Baz blgesinin katk younluu = 8.1019 atom / cm 3 ( N A p tipi

katk younluu)
Epi blgesinin katk younluu = 5.1015 1 / cm 3 ( N D n tipi katk
younluu)

24. Klasik bir npn transistor de katk younluu 5.10 20 atom / cm 3

olan fosfor atomlaryla katklama yaplyor. Oluan tabakann

153
derinlii 2 m olduuna gre tabaka direncini hesaplaynz. Sz
konusu tabaka transistrn hangi blgesini oluturur? Neden?

25. VBE = 620 mV olan transistorn emetr alan 5x 5 mm , 300

Kde bazn birim alan bana katk younluu 8.1012 atom / cm 2
ise transistor n kollektr akmn hesaplaynz. ( D = 13 cm 2 .sn )

26. Tipik bir npn transistorn baz blgesi tabaka direncini 25x15
mlik bir alan iin direncini hesaplaynz. Kriterler nedir?
N A = 1019 1 / cm 3 N D = 1015 1 / cm 3 T = 3 m
p = 70 cm / V.s (p tipi iin ekilden)
3

27. Enine bir pnp transistor 0,5 .cm zgl direnli bir epi
tabakas oluturulmaktadr. Akm kazancnn dmeye balad
kolektr akm deerini bulunuz.

D p = 10 cm 2 / s , Baz genilii = 8 m , evre = 40 x 40 m ,

n = 0,14.10 4 cm 2 / V.s
Baz blgesinin difzyon derinlii 3 m

28. 300 K de VBE = 560 mV , I c = 11 A , B = 1012 atom / cm 2

D n = 13 cm2/sn npn transistorn emetr alann bulunuz.

29. Aadaki ekilde Widlar akm kaynann devresi

grlmektedir.
a) Tmletirilmi Widlar akm kaynann dey kesidini iziniz.
b) Tmdevrenin retiminde kullanlan maske saysn belirleyiniz
ve maskelerin adn yaznz.
c) Tmdevrenin emetr maskesini iziniz.
d) IC2=10A olmas iin R2 direncinin deerini hesaplaynz.
e) Bu tmdevre direnci hangi proses admnda oluturulabilir?
Aklaynz. W/L orann belirleyiniz.(VCC=15V, VBE=0.7V,
R1=14.3K, T=300 K)

154
 I C1
VT ln = I C 2 xR2
IC2

30. a) Standart bipolar yaplarda npn tranzistrn baz direnci 5K

L
olduuna gre baz blgesinin orann bulunuz.
W
n=1000cm2/V.s (Katk konsantrasyonlar ile ilgili grafikten
yararlanabilirsiniz.)
b)npn tranzistrn seri kollektr direnci neden oluur?
Tranzistrn rc1 seri kollektr direncini hesaplaynz. Emetr
boyutlar W=15m, L=34m, T=6m, kollektr blgesinin
zdirenci =5-cm, n=1000cm2/V.s.

31. a) Bir tmdevre tasarmnda kollektr-baz jonksiyonu

kullanlarak 300 Kde 10pF deerinde bir kapasite elde edilmek
isteniyor. Bu kapasite iin gerekli ip alann hesaplaynz.
ND=1015 1/cm3, NA=1019 1/cm3, VT=26mV, ni=1.5x1010 1/cm3,
q=1,6x10-19 C, =1,04x10-12 F/cm
b) p- blgesindeki fakirlemi blge geniliini hesaplaynz.

32. Bir CMOS eviricide Kp=pCox=10A/V2, Kn=nCox=30A/V2,

VTD=1V, VTL= -2V olarak verilmitir. Vinv=VDD/2 olmas
istenmektedir.

a) (W/L)D ve (W/L)L oranlar oran ne olmaldr?

b) Gecikme srelerinin birbirine eit olmas iin (W/L)D/(W/L)L oran
ne olmaldr? CL=5pF

33. Bipolar npn tranzistorda izilen baz blgesi boyutlar

W=40 m L=30 m difzyon derinlii 4 m ve baz blgesi

155
direnci 50 ohm olduuna gre blgenin katk younluunu
hesaplaynz? =120 cm2 /V.s , q=1,6.10-19 C.

34. Bir pn jonksiyonunun ND = 1015 1/cm3 NA=1016 1/cm3 olduuna

gre,
a) Jonksiyonun belverme gerilimini hesaplaynz. Ecrit=3x105 V/cm.
b) Jonksiyonun p tarafnda oluan fakirlemi blge kalnln
hesaplaynz.
(V=26 mV , ni=1,5x1010 1/cm3 , q=1,6x10-19 C =1,04x10-12
F/cm.)

35. Bir akm aynasnda besleme gerilimi 5V, Iref =1mA , VT= 26 mV
, Is =10-15 A ve >> 1 olduuna gre ( IC1=Iref =IS eVBE/VT )

a) VBE = ?
b) R1 = ?
c) R1 direnci proses srasnda hangi admda
gerekletirilebilir?

36. a) Bir npn tranzistorun izilmi boyutlar

Emetr blgesi 20mx25m
Gmk tabaka 41mx85m
Epi blgesi 140mx75m
Kollektr konta 18mx49m
Baz blgesi 60mx45m
zolasyon difzyonu 10mx15m

Olduuna gre bu tranzistorun ip zerinde kaplad alan

hesaplaynz.

36. Bir MOS tranzistrde kaynak-savak difzyonu katk younluu

NA=1019 1/cm3, jonksiyon derinlii 3m ve direnci 900 olduuna
W
gre kaynak-savak blgesinin orann bulunuz.
L
(=500cm2/V.sn, q=1.6x10-19C).

156
37. n- tipi katk younluu 6 x 1020 atom/cm3 olan 2 m
kalnlndaki difzyon blgesinin tabaka direncini hesaplaynz
Sz konusu difzyon bir tmdevrede enine pnp tranzistorun hangi
blgesini oluturur? aklaynz. q=1.6 x 10-19 C.

38. Doymal blgede alan bir MOS tranzistrn savak akm VGS
gerilimi 1.5V iken 100A, VGS gerilimi 0.8V iken 10A dir. Eik alt
iletimin ihmal ederek ve mobilitenin de deimediini kabul ederek,
tranzistrn eik gerilimini ve nCOX(W/L) arpmn belirleyiniz.

39. Bir MOS tranzistrde kaynak-savak difzyonu katk younluu

NA=1020 1/cm3, jonksiyon derinlii 3m ve direnci 100 olduuna
W
gre kaynak-savak blgesinin orann bulunuz.
L
(=500cm2/V.sn, q=1.6x10-19C).

40. a)MOSIS lay-out tasarm kurallarndan yararlanarak bir CMOS

eviricinin krmk zerindeki yerleim alann hesaplaynz.
Hesaplarda kullanlan minumum boyutlar izerek gsteriniz. ( =
0.5 m)

b) Kontak maskesini cizerek gsteriniz.

11. Kaynaklar:

1. SEGEM, Tubitak Seminer Notlar.

2. S. M. Kang, Y. Leblebici, CMOS Digital Integrated Circuits,
McGraw-Hill,1999.
3. W. Maly, Atlas of IC Technologies, Menlo Park, CA,
Benjamin/Cummings,1987.
4. R.L. Geiger, P. E. Allen, N. R. Strader, VLSI Design
Techniques for Analog and Digital Circuits, McGraw-Hill, 1996
5. P. R. Gray, R. G. Meyer , Analysis and Design of Analog
Integrated Circuits, John Wiley & Sons, 1997.
6. D.A. Pischnell, K. Eshraghair, Basic VLSI Design Systems
and Circuits,1988 Prentice Hall.

157
7. P.Antapnetti, Gossobrio, Semiconductor Device Modeling
with Spice, Mc Graw Hill 1998.A.B. Grebene Bipolar and MOS
Analog Integrated Circuits Design, John Wiley 1984.
8. R.Geige, P.Allen., VLSI Design Techniques for Analog and
Digital Circuits Mc Graw Hill, New York, 1990.

158