ElementiElektronike DigitalnaKola PDF

Univerzitet u Beogradu
Elektrotehniki fakultet
Dr Vujo Drndarevi
ELEMENTI ELEKTRONIKE
digitalna kola
Beograd, 2016.
Prof. dr Vujo Drndarevi
ELEMENTI ELEKTRONIKE
digitalna kola
Recenzenti
Doc. dr Vladimir Rajovi

Elektrotehniki fakultet, Beograd
Doc. dr Nenad Jovii
Elektrotehniki fakultet, Beograd
Odlukom Nastavno-naunog vea Elektrotehnikog fakulteta Univerziteta u

Beogradu br. 116/3, koja je doneta na 797. sednici od 22.03.2016. godine,
odobreno je tampanje ovog udbenika.
Izdaje i tampa
ELEKTROTEHNIKI FAKULTET
Bulevar kralja Aleksandra 73, Beograd
Tira
200 primeraka
ISBN 978-86-7225-056-5
Napomena: fotokopiranje ili umnoavanje na bilo koji nain ili ponovno

objavljivanje ove knjige - u celini ili u delovima - nije dozvoljeno bez prethodne
izriite saglasnosti i pismenog odobrenja autora i izdavaa.
Predgovor
U okviru predmeta Elementi elektronike, koji se dri na drugoj godini

osnovnih studija na Elektrotehnikom fakultetu Univerziteta u Beogradu na
modulima Energetika, Signali i sistemi, Telekomunikacije i informacione
tehnologije, gradivo je podeljeno u dve oblasti. Prvoj oblasti pripadaju
osnovi fizike poluprovodnika, diode, tranzistori i operacioni pojaavai, a
drugoj digitalna kola. Prva navedena oblast je pokrivena udbenikom istog
autora "Elementi elektronike - diode, tranzistori i operacioni pojaavai"
koji je objavljen 2014. godine. Ovaj drugi udbenik "Elementi elektronike -
digitalna kola" se bavi elementima digitalne elektronike i u njemu se
obrauju oblasti logikih i sekvencijalnih kola i kombinacionih i
sekvencijalnih mrea. Sadrajem ove dve knjige u potpunosti je pokriveno
gradivo koje se po aktuelnom studijskom programu izuava u okviru
predmeta Elementi elektronike.
Pri pisanju ove knjige prvenstveno se vodilo rauna o tome da se na
to jednostavniji nain, ali uz uvaavanje aktuelnog stanja u oblasti na koju
se tekst odnosi, studentima neelektronskih odseka omogui savladavanje
planiranog gradiva. Radi lakeg praenja i razumevanja izlagane materije u
tekst je ukljuen vei broj jednostavnih primera.
Autor se zahvaljuje doc. dr Vladimiru Rajoviu, doc. dr Nendu
Jevtiu i doc. dr Nenadu Joviiu na primedbama i korisnim sugestijama
tokom izrade ovog udbenika.
Beograd, april 2016. godine Autor

Sadraj
1 Uvod u digitalnu elektroniku 1

1.1 Analogni i digitalni signali 1
1.2 Brojni sistemi i kodovi 4

1.2.1 Binarni brojni sistem 5
1.2.2 Heksadecimalni brojni sistem 8
1.2.3 Binarno kodovani decimalni brojevi 9
1.2.4 Grejov kd 9
1.2.5 Alfanumeriki kodovi 11
1.3 Osnovi Bulove algebre 11

1.3.1 Osnovne logike operacije 12
1.3.2 Zakoni i teoreme Bulove algebre 13
1.3.3 Ostale logike operacije 15
1.4 Logike funkcije 17
1.4.1 Predstavljanje logikih funkcija 18
1.4.2 Minimizacija logikih funkcija 21
1.5 Osnovna logika kola 24
2 Logika kola 29
2.1 Uvod 29
2.2 Karakteristike logikih kola 32

2.2.1 Naponska karakteristika prenosa 33
2.2.2 Margine uma 34
2.2.3 Dinamike karakteristike 35
2.2.4 Disipacija i kanjenje logikih kola 36
2.2.5 Faktor grananja 37
2.3 CMOS logika kola 38
2.3.1 CMOS logiki invertor 38
2.3.2 Osnovna i sloena CMOS logika kola 50
2.4 Bipolarna logika kola 59
3 Sekvencijalna kola 66
3.1 Bistabilna kola 67
3.1.1 Le kola 68
3.1.2 Flipflopovi 79
3.1.3 Realizacija flipflopova korienjem D lea sa dozvolom 90
3.2 Monostabilni multivibratori 95
3.3 Astabilni multivibratori 97
4 Kombinacione i sekvencijalne mree 101

4.1 Kombinacione mree 101
4.1.1 Analiza kombinacionih mrea 101
4.1.2 Sinteza kombinacionih mrea 104
4.1.3 Minimizacija kombinacionih mrea 105
4.1.4 Koderi i dekoderi 107
4.1.5 Multiplekseri i demultiplekseri 110
4.1.6 Konvertori koda 115
4.1.7 Greke zbog kanjenja logikih kola 119
4.2 Sekvencijalne mree 122
4.2.1 Analiza sekvencijalnih mrea 122
4.3.2 Sinteza sekvencijalnih mrea 125
4.3.3 Stacionarni registri 129
4.3.4 Pomeraki registri 131
4.3.5 Brojai 135
Literatura 146
Indeks 148
glava 1
Uvod u digitalnu elektroniku
1.1 Analogni i digitalni signali
Signali koji se obrauju pomou elektronskih kola mogu se podeliti na analogne i

digitalne. Analogni signali su kontinualni u vremenu i po amplitudi, to znai da
amplituda analognog signala moe imati bilo koju vrednost u okviru ogranienog
opsega vrednosti.
Veliki broj fizikih veliina i pojava, kao to su npr. temperatura, vlanost,
pritisak, intenzitet svetlosti i dr., menja se kontinualno i mogu imati bilo koju
vrednost u odreenom opsegu vrednosti, tako da se mogu predstaviti analognim
signalima. Na slici 1.1 prikazan je primer vremenski promenljivog analognog
naponskog signala.
Slika 1.1 Analogni signal
Za obradu informacija sadranih u analognom signalu koriste se analogna

kola. Pomou analognih kola mogu se selektivno menjati amplituda, faza ili
frekvencijski sadraj signala. Pored toga, esto se zahteva znaajno pojaanje
napona i struje odnosno pojaanje snage signala. Navedene promene karakteristika
signala postiu se korienjem razliitih tipova pojaavaa, koji predstavljaju
najee koriena analogna elektronska kola.
Jednu klasu analognih signala ine impulsni signali. Impulsni signali su
kontinualni u vremenu, ali im se amplituda naglo menja. Do promene amplitude
2 Uvod u digitalnu elektroniku
impulsnog signala dolazi u veoma kratkom vremenu, koje je definisano procesom

generisanja impulsa ili brzinom kojom se odvijaju prelazne pojave u kolima za
obradu impulsnih signala. Primeri impulsnih signala su pojedinani impulsi ili
periodine povorke pravougaonih, testerastih ili trougaonih impulsa (sl. 1.2). Za
generisanje ili obradu impulsnih signala koriste se impulsna kola.
Slika 1.2 Impulsi pravougaonog

(a), testerastog (b) i trougaonog
(c) talasnog oblika.
Jednu uu klasu impulsnih signala ine digitalni signali. Digitalni signali su

kontinualni u vremenu i diskretni po vrednosti. Naziv potie od rei digit (cifra), u
smislu konanog broja vrednosti koje digitalni signali mogu imati u odreenom
opsegu. U digitalnoj elektronici se najee koriste binarni digitalni signali.
Binarni digitalni signali imaju samo dva razliita naponska nivoa. Ovi naponski
nivoi interpretiraju se kao binarne cifre 0 i 1. U digitalnim sistemima sa
pozitivnom logikom nizak naponski nivo se interpretira kao logika nula a visok
naponski nivo kao logika jedinica. Ako se visok nivo oznai logikom nulom a
nizak jedinicom, onda se u sistemu koristi negativna logika.
Na slici 1.3a dat je primer digitalnog binarnog signala. Isti signal, kome je
superponiran um, prikazan je na slici 1.3b. Sa slike 1.3b se vidi da se naponski
nivoi koji odgovaraju binarnim ciframa 0 i 1 lako mogu detektovati ak i u
prisustvu jakog uma.
Slika 1.3 (a) Idealan binarni

digitalni signal; (b) binarni
signal pomean sa umom.
Elementi elektronike - digitalna kola 3
Da bi se mogli tolerisati neizbena odstupanja u karakteristikama digitalnih

kola i uvek prisutan um, umesto da budu predstavljeni fiksnim naponskim
nivoima, logika nula i logika jedinica se predstavljaju opsezima napona, kao to
je prikazano na slici 1.4. Na ovaj nain dodatno je olakan rad sa digitalnim
signalima.
Sa slike 1.4 se vidi da su naponski opsezi koji odgovaraju logikoj nuli i
logikoj jedinici razdvojeni jednom prelaznom zonom. Naponski nivoi iz ove zone
ne predstavljaju binarne brojeve, te oni nisu dozvoljeni.
Slika 1.4 Naponski opsezi koji

odgovaraju binarnim brojevima
0 i 1.
Obrada digitalnih signala vri se pomou digitalnih kola. Digitalna kola se

dele na kombinaciona i sekvencijalna. Kod kombinacionih kola vrednost izlaznog
signala zavisi samo od trenutne vrednosti ulaznih signala. Kod sekvencijalnih
kola, koja sadre memorijske emenete, vrednost na izlazu zavisi od trenutnih
vrednosti ulaza, ali i od prethodnih vrednosti ulaza.
Brojni su razlozi zbog kojih digitalna obrada signala i digitalna kola
pokazuju prednosti i daju bolje rezultate u odnosu na analognu obradu signala i
analogna kola. Ovde e biti navedeni samo neki od njih.
Digitalna kola koja su pravilno projektovana uvek daju isti rezultat. Izlaz
analognih kola varira sa promenama temperature i napona napajanja, usled dejstva
smetnji i uma, zbog starenja komponenti i usled brojnih drugih razloga.
Projektovanje digitalnih kola, koje se naziva i logiko projektovanje,
jednostavnije je od projektovanja analognih kola, a u radu se najee ne zahteva
poznavanje i korienje sloenih modela elektronskih komponenti.
Pri reavanju problema koji je sveden na digitalnu formu, projektant ima
veliku fleksibilnost i mogunost ostvarenja brojnih dodatnih funkcija. Na primer,
digitalni ureaji i informacije se lako mogu zatititi od neovlaenog korienja,
to kod analognih sisteme nije sluaj.
Izmenom programa digitalnog ureaja mogue je menjati njegovu
funkcionalnost bez fizike intervencije i prepravke ureaja.
Sadanji digitalni ureaji rade veoma velikom brzinom, izvravajui preko
milijardu opearacija u sekundi.
Zahvaljujui primeni savremene integrisane tehnologije, digitalna kola koja
sadre brojne funkcije zauzimaju malo prostora, a usled masovne proizvodnje

imaju veoma nisku cenu.
1.2 Brojni sistemi i kodovi
Digitalni sistemi se realizuju pomou kola koja obrauju binarne digitalne signale.
Ovim signalima se predstavljaju binarne cifre 0 i 1. S obzirom na to da se veoma
mali broj veliina ili pojava moe predstaviti binarnim brojevima, mora se
napraviti odgovarajua korespodencija izmeu binarnih digitalnih signala, koji se
obrauju digitalnim kolima, i realnih veliina i pojava koje se predstavljaju ovim
signalima. U ovom poglavlju e biti pokazano kako se numerike ali i
nenumerike veliine mogu predstaviti i obraivati u digitalnim sistemima.
U digitalnoj obradi informacija podaci se predstavljaju pomou simbola
nekog brojnog sistema. U optem sluaju broj X (xn-1xn-2...x1x0.x-1x-2...x-m) se moe
predstaviti u obliku
n 1
X ci b i , (1.1)
i m
gde je b osnova brojnog sistema, ci cifre brojnog sistema, n broj cifara u
celobrojnom i m broj cifara u razlomljenom delu broja X. Ovakav nain
predstavljanja brojeva je pozicioni, jer doprinos svake cifre ci zavisi od njene
pozicije i.
Cifre brojnog sistema moraju zadovoljiti nejednakost
0 ci b 1 . (1.2)
Najvea brojna vrednost koja se moe predstaviti sa n cifara u sistemu koji
ima osnovu b je
X max b n 1 . (1.3)
Digitalni podaci standardno se predstavljaju pomou binarnog, oktalnog,
decimalnog ili heksadecimalnog brojnog sistema (tabela 1.1).
Tabela 1.1 Brojni sistemi za predstavljanje digitalnih podataka
Osnova Naziv sistema Cifre

2 Birarni 0,1
8 Oktalni 0,1,2,3,4,5,6,7
10 Decimalni 0,1,2,3,4,5,6,7,8,9
16 Heksadecimalni 0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F
U digitalnoj elektronici se najee koristi brojni sistem sa osnovom b=2,

koji se naziva binarni brojni sistem.
1.2.1 Binarni brojni sistem
Binarni brojni sistem ima osnovu b=2, to znai da se u ovom sistemu koriste
samo dva simbola za cifre, 0 i 1. Cifra binarnog sistema naziva se bit (eng. binary
digit). S obzirom na to da se biti mogu lako predstaviti naponskim signalima sa
dva nivoa, visokim za jedinicu i niskim za nulu, binarni sistem predstavlja
najprirodniji brojni sistem za primenu u digitalnim i raunarskim sistemima.
Zamenom b=2 u izraz (1.1) dolazi se do opteg oblika binarnog broja
n 1
X c 2
i m
i
i
. (1.4)
Za predstavljanje podataka koristi se grupa bita, koja obrazuje binarnu re.

Binarne rei mogu imati razliitu duinu. Najee se koristi grupa od osam bita
koja se naziva bajt (byte).
Binarne rei se koriste za predstavljanje numerikih podataka, ali i za
predstavljanje nenumerikih podataka kao to su slovni karakteri i znakovi. S
obzirom na to da je u svakodnevnoj upotrebi decimalni brojni sistem, pri unoenju
numerikih podataka u digitalni ili raunarski sistem potrebno je pretvoriti
decimalne brojeve u binarne. Takoe, na kraju obrade podataka, obino se zahteva
obrnuta konverzija, tj. prevoenje binarnih u decimalne brojeve.
Konverzija celobrojnog binarnog broja u decimalni moe se izvriti pomou
jednaine (1.4), tako to se saberu stepeni broja 2 koji odgovaraju jedinicama u
binarnom zapisu broja. Na primer, binarni broj 10010011 ekvivalentan je
decimalnom broju 147,
100100112= 127+026+025+124+023+022+121+120=128+16+2+1=14710,
pri emu broj u indeksu ukazuje na brojni sistem u kome je odgovarajui broj
predstavljen: 2 - binarni; 10 - decimalni.
Konverzija binarnog broja koji sadri celobrojni i razlomljeni deo vri se
tako to se svaki deo zasebno konvertuje, a binarna taka se zamenjuje
decimalnom takom. Na primer,
1101.012=123+122+021+120+02-1+12-2=13.2510.
Konverzija celog decimalnog broja N u binarni broj moe se izvriti
primenom algoritma iz tabele 1.2.
Primenom algoritma koji je dat u tabeli 1.2 prvo se dobija bit najmanje
teine ili LSB bit (Least Significant Bit). Poslednji izraunati bit je bit najvee
teine ili MSB bit (Most Significant Bit). U binarnoj predstavi broja bit najvee
teine (MSB) je prvi sleva a bit najmanje teine (LSB) je prvi zdesna.
Tabela 1.2 Algoritam za konverziju celog decimalnog broja N u binarni broj.
Korak Operacija
I Ispitati da li je N paran ili neparana broj
II a) ako je N neparan zapisati 1 u rezultat
i formirati novu vrednost N-1.
b) ako je N paran, zapisati 0 u rezultat;
III Nai novu vrednost N deljenjem N iz II koraka sa 2
IV a) Ako je N>1 vratiti se na I korak i
ponoviti postupak
b) Ako je N=1, upisati 1 u rezultat.
Primer 1.1 Proces konverzije decimalnog u binarni broj bie prikazan na primeru konverzije
decimalnog broja 157 u odgovarajui binarni.
Broj Aktinost Bit

157 Neparan, oduzeti 1, podeliti sa 2 1 LSB
78 Paran, podeliti sa 2 0
39 Neparan, oduzeti 1, podeliti sa 2 1
4 Paran, podeliti sa 2 0
2 Podeliti sa 2 0
1 Kraj 1 MSB
Na osnovu sprovedenog postupka, rezultat konverzije decimalnog broja 157 je binarni

broj 10011101.
Za predstavljanje negativnih brojnih vrednosti koristi se predznak. U

sistemu predstavljanja negativnih brojeva sa predznakom, broj se sastoji od
apsolutne vrednosti i predznaka koji pokazuje da li je broj pozitivan ili negativan,
npr. +76, -23.56, itd., s tim to se podrazumeva da je vrednost pozitivna i kada je
znak "+" izostavljen.
Predstavljanje negativnih brojnih vrednosti u binarnom brojnom sistemu se
moe vriti na nekoliko naina. Za oznaavanje znaka vrednosti binarnog broja
koristi se dodatni bit. Ovaj bit se dodaje na poetku binarnog niza i on zauzima
krajnje levu poziciju (MSB). Za obeleevanje znaka "+" koristi se 0 a za
obeleavanje znaka "-" koristi se 1. Tako je npr. 011111102=+12610, dok je
111111102=-12610. Nula se moe predstaviti na dva naina, "+0" ili "-0", pri emu
se u oba sluaja radi o istoj vrednosti.
Treba zapaziti da se sa n bita moe predstaviti 2n neoznaenih celih binarnih
brojeva u opsegu od 0 do 2n-1, dok se sa istim brojem bita moe predstaviti 2n-1-1
negativnih i isto toliko pozitivnih celih brojeva, tj. celi brojevi u opsegu od
-(2n-1) do +(2n-1-1), ukljuujui i nulu.
Premda efikasan u svakodnevnoj upotrebi, sistem predstavljanja brojeva sa
predznakom je nepogodan za mainsko izvoenje raunskih operacija. Ako bi
trebalo sabrati dva broja sa predznakom, prvo treba ispitati predznake ovih brojeva
da bi se znalo ta potom treba uraditi sa apsolutnim vrednostima. Ako oba broja
imaju iste predznake onda ih treba sabrati i zadrati isti predznak. Ako su im
predznaci razliiti, onda je potrebno porediti njihove apsolutne vrednosti, oduzeti
manju od vee i rezultatu dati predznak broja vee vrednosti.
Moe se zapaziti da operacija sabiranja dva broja sa predznakom sadri
nekoliko operacija, to utie na kompleksnost digitalnog sistema koji bi trebalo da
obavi ovu operaciju, kao i na vreme potrebno za njeno izvravanje. Zbog toga se
za predstavljanje negativnih brojeva u binarnom brojnom sistemu koristi
predstavljanje pomou prvog komplementa i drugog komplementa. Razlog
korienja komplementa za izraavanje negativne vrednosti lei u tome to se tada
sa bitom za predznak operie na isti nain kao i sa ostalim bitima broja, ime se
znatno olakava izvoenje raunskih operacija.
Prvi komplement (1's complement) binarnog broja dobija se oduzimanjem
svakog bita tog broja od 1. Oduzimanjem binarne cifre od 1 dobija se 1-0=1 ili 1-
1=0. U oba sluaja, binarna cifra dobijena oduzimanjem od 1 predstavlje
komplement originalne vrednosti, to znai da se prvi komplement binarnog broja
moe dobiti tako to e se originalni broj komplementirati bit po bit. Npr. prvi
komplement binarnog broja 1010 je 0101. Kada se negativni binarni broj
predstavlja pomou prvog komplementa, bit najvee teine predstavlja predznak.
Drugi komplement (2's complement) nekog n bitnog binarnog broja X dobija
se kao dopuna tog broja do 2n , tj. oduzimanjem apsolutne vrednosti tog broja od
binarnog broja 2n
X 2 2n X . (1.5)
Predstavljanje pozitivnog celog binarnog broja u sistemu drugog
komplementa vri se tako to se ispred neoznaenog binarnog broja doda 0.
Negativan ceo broj se drugim komplementom predstavlja na sledei nain:
i. ispred neoznaenog binarnog broja doda se 0;
ii. sve cifre se komplementiraju (jedinice zamene nulama a nule jedinicama);
iii. dobijenom broju se doda 1.
Primer 1.2 Predstavljanje negativnog decimalnog broja -99 drugim kompleme-

tom u binarnom brojnom sistemu
i 9910= 11000112
01100011
ii. 10011100
iii. 10011100
+1
10011101
U binarnom brojnom sistemu, kao to je prethodno reeno, bit najvee

teine predstavlja znak broja. Pozitivan binarni broj poinje nulom a negativan
jedinicom. Ako se nad binarnim brojevima sa znakom obavljaju raunske
operacije, onda oni moraju imati isti broj cifara kako bi se znalo koja cifra
predstavlja znak. Ako se, na primer, usvoje petocifreni brojevi, gde jedna cifra
predstavlja znak, mogue je predstaviti brojeve u opsegu od -16 do +15. Ako pri
obavljanju raunskih operacija doe do prekoraenja vrednosti broja koji se moe
izraziti usvojenim brojem cifara, greka je neminovna. Da do greke ne bi dolo,
potrebno je proiriti opseg brojeva, to se postie poveanjem broja cifara kojim se
predstavljaju brojevi. Pri tome, pozitivnim brojevima se mogu dodavati vodee
nule a negativnim brojevima vodee jedinice, a da se vrednosti brojeva ne
promene.
Primer 1.3 Izvriti sabiranje oznaenih binarnih brojeva u sistemu komplementa dvojke:
a) +4+3; b) +6 i -3.
a) b)
+4 0100 +6 0110
+ +3 + 0011 + -3 + 1101
+7 0111 +3 (1)0011
1.2.2 Heksadecimalni brojni sistem
U digitalnim, a posebno raunarskim sistemima, esto se koristi heksadecimalni

sistem predstavljanja brojeva. Osnovna prednost heksadecimalnog brojnog sistema
u odnosu na binarni sistem je to se odreeni broj predstavlja sa manjim brojem
cifara. Npr. jednocifreni heksadecimalni broj zamenjuje etvorocifreni binarni
broj, dok dvocifreni hekasdecimalni broj zamenjuje osmocifreni binarni broj.
Heksadecimalni sistem ima osnovu 16, te za predstavljanje brojeva koristi
16 simbola: 0, 1, ...., 9, A, B, C, D, E i F.
Konverzija binarnog u heksadecimalni broj se vri tako to se biti binarnog
broja grupiu u grupe po etiri bita, idui od bita najmanje teine prema bitu
najvee teine. Ovako dobijene grupe bita zamenjuju se odgovarajuim
heksadecimalnim ciframa od 0 do F. Na primer,
1000110111102=1000 1101 11102=8DE16.
Konverzija u suprotnom smeru, heksadecimalnog u binarni broj, je
jednostavna. Potrebno je svaki heksadecimalni broj zameniti odgovarajuim nizom
od etiri bita. Na primer,
5A16=0101 10102.
Heksadecimalni brojevi se esto koriste za izraavanje memorijskog
adresnog prostora kod raunara. Na primer, raunar kod koga se adresiranje vri sa
16 bita, raspolae adresnim prostorom 0-FFFF16.
1.2.3 Binarno kodovani decimalni brojevi

Kombinacijom decimalnog brojnog sistema, koji je najpogodniji za obavljanje
raunskih operacija, i binarnog sistema, ije prednosti su nesporne sa stanovita
obrade podataka pomou digitalnih ureaja, dolazi se do binarno kodovanog
decimalnog sistema (Binary Coded Decimal - BCD).
Decimalni brojevi se u digitalnim sistemima predstavljaju nizom bita, pri
emu razliite kombinacije bita u nizu predstavljaju razliite decimalne brojeve.
Ovako dobijen niz bita naziva se kd. S obzirom na to da decimalni brojni sistem
koristi deset cifara, za predstavljanje svake cifre potrebno je koristiti grupu od
etiri bita. BCD kd se formira na taj nain to se svaka decimalna cifra
konvertuje u odgovarajui binarni kd. Na primer,
945010=1001 0100 0101 0000BCD.
Ako se decimalni broj iz prethodnog primera pretvori u obian binarni, tj.
945010=100100111010102, moe se zapaziti da je ovde broj bita za dva manji nego
kod BCD koda. To znai da predstavljanje decimalnih brojeva u BCD sistemu
zahteva vie bita nego to je potrebno za obian binarni kd, to ga ini manje
efikasnim od obinog odnosno pravog binarnog koda.
Konverzija BCD broja u decimalni vri se jednostavno, potrebno je binarne
etvorke zameniti odgovarajuim decimalnim ciframa, na primer
0010 1001 0110BCD = 29610.
Kao to je naglaeno, BCD kod je manje efikasan od binarnog, te je
izvoenje raunskih operacija sa BCD brojevima znatno komplikovanije nego sa
pravim binarnim brojevima. Zbog toga se BCD predstavljanje brojeva koristi
jedino kod ureaja sa numerikom tastaturom i cifarskim displejom, kakav je npr.
depni kalkulator.
1.2.4 Grejov k d
U mnogim primena se za odreivanje pozicije obrtnih mainskih elemenata koristi

enkoder. Enkoder je elektromehaniki senzor koji vri konverziju ugaone pozicije
ili pomeraja osovine u binarno kodovanu vrednost. Na slici 1.5 ilustrovan je
mehanizam konverzije ugla u 3-bitni binarni broj.
Osnovni deo enkodera je kodni disk koji je privren na osovinu iji se
ugao pomeraja meri. Oitavanje poloaja diska vri se pomou kontakta koji
naleu na svetle i tamne povrine segmenata diska. Kontakt sa svetlom povrinom
generie logiku nulu dok kontakt sa tamnom povrinom generie jedinicu.
Kod oitavanja poloaja diska sa slike 1.5a dolazi do problema kada se disk
pozicionira na granicu izmeu dva segmenta. Npr. na granici izmeu segmenata
001 i 010, bitovi na dve pozicije menjaju svoje vrednosti. Ako se disk pozicionira
na samoj granici ova dva segmenta i jedna i druga vrednost su mogue, a zbog
nesavrenosti kontakta na izlazu enkodera u ovom poloaju se ak mogu oekivati

i vrednosti 011 odnosno 000. Do ovakvog problema moe doi i na granici izmeu
bilo koja dva susedna segmenta diska, a najgori sluaj nastupa na granicama
segmenata gde dolazi do promene vrednosti sva tri bita, kao to su 000-111 i 011-
100.
Slika 1.5 Mehaniki 3-bitni enkoder: (a) binarno kodovan; (b) sa Grejovim kodom.
Opisani problm, koji moe uneti znaajnu greku u oitavanju poloaja

enkodera, moe se reiti kodovanjem segmenata diska tako da se od jednog do
drugog segmenta menja vrednost samo jednog bita. Takav kd se naziva Grejov
(Gray) kd. U tabeli 1.3 dat je 3-bitni Grejov kd, a na slici 1.5b kodni disk
enkodera kod koga se koristi ovaj kd.
Dec. Binarni Grajov

broj kd kd
0 000 000
1 001 001
2 010 011
Tabela 1.3 3-bitni binarni i Grejov kd.
3 011 010
4 100 110
5 101 111
6 110 101
7 111 100
Binarni broj i broj u Grejovom kodu imaju isti broj cifara. Konverzija
binarnog u Grejov kd obavlja se na sledei nain. Bit najvee teine identian je
kod oba koda, te se on prepisuje. Sledea cifra Grejovog koda, idui u desno,
dobija se sabiranjem MSB bita i susednog (MSB-1) bita binarnog broja. Ako
rezultat zbira d jedinicu za prenos, odgovarajua cifra u Grejovom kodu je 0. U
svakom narednom koraku postupak se ponavlja, idui u desno za jedno mesto.
1.2.5 Alfanumeriki kodovi
Podaci se, u optem suaju, sastoje od numerikih i slovnih simbola. To znai da

je pored kodovanja numerikih podataka, potrebno kodovati i slovne simbole. Za
kodovanje alfanumerikih podataka na raspolaganju stoji vie standarda, ali je u
upotrebi najrasprostranjeniji ASCII standard (American Standard Code for
Information Interchange).
ASCII standard sadri 128 karaktera, te se za kodovanje svakog karaktera
koristi 7 bita. Standardom su obuhvaena mala i velika slova engleske abecede,
decimalne cifre, znaci interpunkcije i drugi znaci i kontrolni karakteri. U tabeli 1.4
prikazan je sedmobitni ASCII kd.
Da bi se omoguilo predstavljanje dodatnih slova i simbola uveden je
osmobitni ASCII kd, koji je proiren kodnim reima od 12810 do 25510.
Tabela 1.4 Sedmobitni ASCII kd.
(vrsta) b6b5b4 (kolona)

b3b2b1b0 000 001 010 011 100 101 110 111
0000 NUL DLE SP 0 @ P ` p
0001 SOH DC1 ! 1 A Q a q
0010 STX DC2 " 2 B R b r
0011 ETX DC3 # 3 C S c s
0100 EOT DC4 $ 4 D T d t
0101 ENQ NAK % 5 E U e u
0110 ACK SYN & 6 F V f v
0111 BEL ETB ' 7 G W g w
1000 BS CAN ( 8 H X h x
1001 HT EM ) 9 I Y i y
1010 LF SUB * : J Z j z
1011 VT ESC + ; K [ k {
1100 FF FS , < L \ l |
1101 CR GS - - M ] m }
1110 SO RS . > N ^ n ~
1111 SI US / ? O _ o DEL
1.3 Osnovi Bulove algebre
Na poetku ove glave definisani su digitalni signali i jedna klasa digitalnih signala
koji mogu imati samo dva naponska nivoa, visok i nizak naponski nivo. Ovakvi
signali mogu se predstavljati binarnim ciframa 0 i 1, te se nad njima mogu izvoditi
logike operacije i raunati logike funkcije.
Engleski matematiar Dord Bul (George Boole, 1854.) je formalizovao

zakone logikog rasuivanja i uveo tzv. Bulovu algebru. S obzirom na to da je
Bulova algebra pogodna za prouavanje prekidakih kola, ona se naziva i
prekidaka algebra.
Iskazi tano i pogreno, koji se koriste u logici, u Bulovoj algebri su
zamenjeni sa logikom jedinicom i logikom nulom, respektivno, odnosno
cifarskim simbolima 1 i 0.
1.3.1 Osnovne logike operacije
U Bulovoj algebri se definiu tri osnovne operacije nad logikim

promenljivama. To su
I operacija ili logiko mnoenje (eng. AND), za koju se koristi
simbol " ",
ILI operacija ili logiko sabiranje (eng. OR), za koju se koristi
sibmol " + ", i
NE operacija ili komplementiranje (eng. NOT), za koju se koristi
simbol "" koji se pie iznad simbola logike promenljive.
Za razliku od I i ILI operacija, koje se izvode nad najmanje dve
promenljive, NE operacija se izvodi nad jednom promenljivom. U nastavku e,
preko odgovarajuih postulata, biti prikazane osnovne logike operacije i grafiki
simboli koji se koriste za ove operacije. Isti grafiki simboli najee se koriste i
za predstavljanje logikih kola koja obavljaju logike operacije.
Logiko mnoenje
Za logiku I operaciju, ili logiko mnoenje, vae sledei postulati

0 0 = 0, (1.6)
0 1 = 0, (1.7)
1 0 = 0, (1.8)
1 1 = 1. (1.9)
Navedeni postulati mogu se prikazati tabelarno, pomou kombinacione
tablice, za koju se koristi i naziv tablica istinitosti. Kombinaciona tablica i grafiki
simbol za logiku I operaciju prikazani su na slici 1.6.
Slika 1.6 Kombinaciona

tablica (a) i grafiki simbol
(b) za logiku I operaciju.
Logiko sabiranje
Za logiku ILI operaciju, ili logiko sabiranje, vae sledei postulati

0 + 0 = 0, (1.10)
0 + 1 = 1, (1.11)
1 + 0 = 1, (1.12)
1 + 1 = 1. (1.13)
Rezultat logike ILI operacije nad dve promenljive jednak je jedinici ako
bar jedna promenljiva ima vrednost logike jedinice. Na slici 1.7 kombinacionom
tablicom je prikazana logika ILI operacija nad promenljivama A i B. Na istoj slici
dat je grafiki simbol kojim se predstavlja logika ILI operacija ili logiko
sabiranje.
Slika 1.7 Kombinaciona tablica (a) i

simbol (b) za logiku ILI operaciju.
Logiko komplementiranje
Logiko komplementiranje, ili logika NE operacija, se izvodi nad jednom

logikom promenljivom ili izrazom. Za ovu operaciju vai
1 0 i 0 1. (1.14)
Tablica istinitosti i grafiki simbol za logiku NE operaciju su prikazani na
slici 1.8.
Slika 1.8 Tablica istinitosti (a) i simbol (b)

za logiku NE operaciju.
1.3.2 Zakoni i teoreme Bulove algebre
Na osnovu postulata za tri osnovne logike operacije, moe se doi do veeg broja
pravila, identiteta, teorema i zakona Bulove algebre.
Pravila Bulove algebre
Logike operacije sa konstantnim vrednostima

A + 0 = A, (1.15)
A + 1 = 1, (1.16)
A 0 = 0, (1.17)
A1=A. (1.18)
Logike operacije sa ponovljenim vrednostima
A + A = A, (1.19)
A A = A. (1.20)
Logike operacije sa komplementarnim vrednostima
A + = 1, (1.21)
A = 0. (1.22)
Zakoni Bulove algebre
Najvaniji zakoni Bulove algebre su zakon komutacije, zakon asocijacije, zakon

distribucije i zakon absorpcije.
Zakon komutacije
A + B = B + A, (1.23)
A B = B A. (1.24)
Zakon asocijacije
A + (B+C) = (A+B) + C, (1.25)
A (BC) = (AB) C . (1.26)
Zakon distribucije
A (B+C) = A B + A C, (1.27)
A + B C = (A+B) (A+C). (1.28)
Zakon absorpcije
A + A B = A, (1.29)
A + B = A + B. (1.30)
Zakoni Bulove algebre mogu se dokazati ispisivanjem kombinacionih tabela
za obe strane jednakosti. Na primer, zakon absorpcije moe se dokazati preko
kombinacione tabele 1.5.
Tabela 1.5 Kombinaciona tabela kojom se dokazuje zakon absorpcije.
A+B A B A+B
0 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
Na osnovu tabele 1.5 se vidi da vai A + B = A + B.

Teoreme Bulove algebre
Najee koriene teoreme Bulove algebre su svakako DeMorganove teoreme.

Ove teoreme mogu se izraziti na sledei nain
A B A B , (1.31)
A B A B . (1.32)
Kao to se dokazuju zakoni, tako se i teoreme Bulove algebre dokazuju
ispisivanjem kombinacionih tablica za levu i desnu stranu jednakosti. Potrebno je
istai da se DeMorganove teoreme mogu generalizovati, odnosno primeniti na n
promenljivih, tako da vai
A B C ... A B C ... , (1.33)
A B C ... A B C ... . (1.34)
Identiteti Booleove algebre
Poznavanje identiteta Bulove algebre znaajno olakava i ubrzava postupak

minimizacije logikih izraza. Prema identitetu
A B A B A , (1.35)
koji se naziva i zakon saimanja, dva lana izraza koji se razlikuju po vrednosti
jedne promenljive saimaju se u jedan lan bez te promenljive.
Vani su i sledei identiteti
A (A B) A , (1.36)
A ( A B) A B , (1.37)
(A B) (A B ) A . (1.38)
1.3.3 Ostale logike operacije
Kombinovanjem osnovnih logikih operacija moe se doi do veoma korisnih

izvedenih logikih operacija. To su logike operacije NI, NILI, iskljuivo-ILI i
iskljuivo-NILI.
Logika NI operacija
NI operacija (eng. NAND) se dobija kombinovanjem I i NE operacije, tako to se

komplementira rezultat logike I operacije. Na slici 1.9 prikazana su
kombinaciona tablica i grafiki simbol za logiku NI operaciju.

tablica (a) i grafiki simbol (b)
za logiku NI operaciju.
Logika NILI operacija

Logika NILI operacija (NOR) se dobija kombinovanjem ILI i NE operacije, tako
to se komplementira rezultat ILI operacije. Na slici 1.10 prikazana je
kombinaciona tablica i grafiki simbol za logiku NILI operaciju.

tablica (a) i grafiki simbol (b)
za logiku NILI operaciju.
Iskljuivo-ILI operacija
Logika operacija iskljuivo-ILI (Exclusive-OR, EX-OR) nad dve logike
promenljive moe se predstaviti kombinacionom tablicom na slici 1.11. Kao to se
iz ove tablice vidi, rezultat iskljuivo-ILI operacije jednak je jedinici samo ako je
jedna od dve promenljive jednaka jedinici. Na istoj slici dat je i grafiki simbol za
logiku operaciju iskljuivo-ILI.

tablica i grafiki simbol za
iskljuivo-ILI operaciju.
Iskljuivo-NILI operacija
Iskljuivo-NILI operacija (Exculsive-NOR, EX-NOR), koja se naziva i operacija

koincidencije, kao rezultat daje logiku jedinicu ako obe promenljive imaju istu
vrednost, to je prikazano u kombinacionoj tablici sa slike 1.12. Na istoj slici dat je
i grafiki simbol za iskljuivo-NILI operaciju.
Slika 1.12 Kombinaciona tablica (a)

i grafiki simbol (b) za iskljuivo-
NILI operaciju.
1.4 Logike funkcije

U binarnom brojnom sistemu sve promenljive, zavisne i nezavisne, uzimaju
vrednost 0 ili 1. Ova injenica ukazuje na mogunost da se logike mree koje
sadre prekidae ili logika kola koja obrauju binarne digitalne signale, mogu
opisati funkcijama Bulove algebre. Funkcije Bulove algebre se nazivaju logike
funkcije ili prekidake funkcije.
U prekidakom kolu sa slike 1.13a sijalica S je upaljena ako je prekida P
zatvoren a ugaena ako je ovaj prekida otvoren. Kada je sijalica upaljena vrednost
istoimene logike promenljive je S=1, a kada je ugaena onda je S=0. Ako iskazu
da je prekida zatvoren odgovara logika jedinica a da je otvoren nula, onda se
veza promenljivih P i S moe prikazati tabelom sa slike 1.13b.
Slika 1.13 Jednostavno

prekidako kolo (a) i
tablica istinitosti (b).
Na osnovu tabele sa slike 1.13b, koja se naziva tabela istinitosti, moe se

pisati
S=P, (1.39)
pri emu je S zavisna promenljiva ili logika funkcija a P nezavisna promenljiva.
U kolu sa slike 1.14a sijalica e svetleti ako su oba prekidaa zatvorena.
Ako se iskaz da je sijalica upaljena zameni logikom jedinicom a kada je ugaena
nulom, za kolo sa slike 1.14a vai tablica istinitosti koja je data na slici 1.14b.
Tablici istinitosti sa slike 1.14b odgovara sledea logika funkcija
S = P1 P2, (1.40)
to znai da se rednom vezom prekidaa ostvaruje logika I operacija. Izraz (1.40)
predstavlja algebarsku formu logike funkcije S, koja je predstavljena tablicom
istinitosti sa slike 1.14b.
Slika 1.14 Kolo sa

dva prekidaa
povezana na red (a) i
tablica istinitosti (b).
U kolu sa paralelnom vezom prekidaa, koje je prikazano na slici 1.15a,

sijalica S e svetleti ili ako je zatvoren prekida P1 ili ako je zatvoren prekida P2
ili ako su zatvorena oba prekidaa, te se rad ovog kola moe predstaviti pomou
tablice istinitosti koja je data na slici 1.15b.
Slika 1.15 Kolo sa dva

paralelno povezana
prekidaa (a) i tablica
istinitosti (b)
Iz tabele istinitosti za kolo sa slike 1.15a vidi se da se paralelnim

povezivanjem prekidaa ostvaruje logika ILI operacija, te se moe pisati
S = P1 + P2 . (1.41)
1.4.1 Predstavljanje logikih funkcija
Kao to je do sada pokazano, logika funkcija se moe predstaviti tabelarno,

korienjem kombinacione tablice, ili analitiki, u vidu algebarskog izraza. Ako je
funkcija data analitiki, lako se iz analitike prelazi na tabelarnu formu
predstavljanja funkcije. Nezavisnim promenljivama se daju vrednosti iz skupa
{0,1} i nalaze se odgovarajue vrednosti funkcije. Ako je broj promenljivih n onda
e kombinaciona tablica imati 2n razliitih vrsta. Npr., logikoj funkciji dve
promenljive Z X Y X Y odgovara tablica istinitosti koja je data na slici 1.16.
X Y Z
0 0 1
Slika 1.16 Tabelica istinitosti za logiku funkciju
0 1 0
Z X Y X Y 1 0 0
1 1 1
Kada se raspolae tablicom istinitosti za odreenu logiku funkciju, iz nje se

moe doi do analitikog oblika ove funkcije. U optem sluaju, logika funkcija
se moe izraziti u obliku zbira logikih proizvoda, to predstavlja disjunktivnu
formu logike funkcije, ili u obliku proizvoda logikih suma, odnosno u
konjuktivnoj formi.
Na primer, logika funkcija tri promenljive predstavljena u disjunktivnoj
formi ima oblik
Z(A,B, C) A B C A B C ... , (1.42)
dok je funkcija Z(A,B,C) predstavljena u konjuktivnoj formi
Z(A,B, C) (A B C ) (A B C) ... . (1.43)
Tabelarno zadata logika funkcija predstavlja se analitiki u disjunktivnom
obliku tako to se napie logiki zbir onoliko elementarnih proizvoda koliko u
tabeli ima jedininih vrednosti funkcije. Zatim se u elementarnim proizvodima
negiraju one promenljive koje u odgovarajuoj vrsti imaju vrednost logike nule.
Npr., ako je logika funkcija zadata tablicom istinitosti koja je data u tabeli 1.6
Tabela 1.6 Logika funkcija tri promenljive zadata tablicom istinitosti.
Dec. A B C Z
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
2 0 1 1 1
4 1 0 0 1
5 1 0 1 0
6 1 1 0 1
7 1 1 1 1
onda je njena disjunktivna forma

Z A B C A B C A B C A B C . (1.44)
Na osnovu zadate tablice istinitosti, logika funkcija u konjuktivnoj formi se
dobija tako to se proizvod lanova zbira ponavlja onoliko puta koliko logika
funkcija uzima vrednost logike nule. Pri tom se, u elementarnim sumama negiraju
one promenljive na ijim mestima u odgovarajuoj vrsti tabele stoje logike
jedinice.
Konjuktivna forma logike funkcije koja je data tablicom 1.6 je
Z (A B C)(A B C )(A B C)( A B C ) . (1.45)
Pravilo je da se koristi ona forma za predstavljanje funkcije koja daje manje
elementarnih lanova, suma ili proizvoda, jer je ona pogodnija za upotrebu u
raunanju ili praktinoj realizaciji.
Logike funkcije su date u normalnoj formi ako sadre iskljuivo ili zbir
logikih proizvoda ili proizvod logikih zbirova. Ove normalne forme mogu da
budu potpune (savrene) ili nepotpune, u zavisnosti od toga da li su svi lanovi u
sloenoj funkciji potpuni ili ima i nepotpunih lanova. Na primer, funkcija (1.44)
je potpuna, dok je funkcija Z A B C A B A B C nepotpuna.
Za funkcije koje sadre samo potpune lanove kae se da su date u
konanom odnosu standardnom obliku, a ako to nije sluaj onda su date u
elementarnom obliku. Ako logika funkcija sadri istovremeno i lanove zbira i
lanove proizivoda, onda se za nju kae da je data u faktorizovanoj formi. Na
primer, funkcija etiri promenljive Z ( A B) C D B C D A ( B C D) je
data u faktorizovanoj formi.
Trei nain predstavljanja logikih funkcija je preko Karnoovih (Karnaugh)
tablica ili Karnoovih mapa. Ovaj nain predstavljanja logikih funkcija koristi se
kada je broj logikih promenljivih relativno mali i ne prelazi 4.
Za funkciju n promenljivih Karnoova mapa se sastoji iz 2n elementarnih
povrina. Na slici 1.17 prikazane su Karnoove mape za logike funkcije koje
sadre dve, tri i etiri promenljive.
Slika 1.17 Karnoove mape za logike funkcije koje sadre: (a) dve; (b) tri i
(c) etiri promenljive.
Kao to se vidi sa slike 1.17, kada se ide od jedne do druge elementarne

povrine (kvadratia) bilo horizontalno bilo vertikalno, samo jedna promenljiva
menja vrednost. Razmak izmeu susednih elementarnih povrina je jedan bit, to
je ostvareno korienjem Grejovog koda za kodovanje elementarnih povrina
mape. Svakoj elementarnoj povrini odgovara jedan potpuni proizvod ako je
funkcija data u disjunktivnoj formi, odnosno jedan potpuni zbir, kada je funkcija
data u konjuktivnoj formi.
Da bi se neka logika funkcija mogla uneti u Karnoovu mapu ona mora biti
data u potpunoj formi, tj. mora sadrati logike sume potpunih logikih proizvoda
ili logike proizvode potpunih logikih suma. Ako ovaj uslov nije ispunjen,
funkcija se mora proiriti do potpune forme.
Ako je logika funkcija data u disjunktivnoj formi, u polja Karnoove mape
koja odgovaraju potpunim logikim proizvodima upisuju se jedinice a u preostala
polja nule. Kada je funkcija data u konjuktivnoj formi, onda se u polja koja
odgovaraju potpunim zbirovima upisuju nule a u preostala polja jedinice.
Prikazivanje logikih funkcija preko Karnoovih mapa se koristi kada se eli

postii uproavanje logike funkcije, o emu e biti rei u narednom odeljku, u
kome e se razmatrati pitanje minimizacije logikih funkcija.
1.4.2 Minimizacija logikih funkcija
Logike funkcije se u elektronici realizuju pomou logikih kola. Da bi digitalni

sistem ili logika mrea kojim se realizuje odreena logika funkcija bio to
jednostavniji, potrebno je funkciju napisati u najjednostavnijem obliku.
Minimizacija logike funkcije preduzima se sa ciljem da se funkcija predstavi
najmanjim brojem logikih lanova. Na taj nain se dolazi do oblika funkcije koji
se moe realizovati korienjem najmanjeg broja logikih kola. Pri tome, treba
imati u vidu da mrea koja sadri minimalni broj logikih kola ne mora biti i
najekonominija za realizaciju poto i drugi faktori, kao to je na primer vrsta
korienih logikih kola, mogu uticati na ukupnu cenu.
U nekim primenama, posebno kada se zahtevaju velike brzine rada
digitalnog sistema, potrebno je voditi rauna i o tome da broj nivoa u strukturi
realizovane mree bude minimalan, jer svako logiko kolo unosi odreeno
kanjenje digitalnog signala te pri prolasku signala kroz viestepenu mreu dolazi
do akumuliranja kanjenja.
Ako se uzmu u obzir svi nabrojani faktori koji utiu na izbor oblika logike
funkcije, onda je lako zakljuiti da optimalni oblik logike funkcije sa stanovita
implementacije esto nije mogue jednoznano definisati. Meutim, minimizacija
logike funkcije predstavlja dobar poetni korak koji vodi ka jednostavnijem
reenju logike mree.
Za minimizaciju logikih funkcija kada se ona vri runo koriste se
algebarske metode i grafike metode na bazi Karnoovih mapa. Minimizacija
logikih funkcija moe se vriti i uz pomo raunara, a za raunarsku minimizaciju
logikih funkcija na raspolaganju stoji vei broj programa.
Algebarski metod minimizacije
Algebarsk metod minimizacije logikih funkcij oslanjaju se na primenu

pravila, zakona i teorema Bulove algebre, kao to e biti pokazano na sledeem
primeru
Y A BC BC ABC ABC . (1.46)
Funkcija (1.46) data je u vidu sume logikih proizvoda, a njeno uproenje
moe se postii primenom zakona distribucije i absorpcije
Y A B C BC BC( A A ) , (1.47)
Y A B C BC BC , (1.48)
Y A B C B( C C ) , (1.49)
Y A BC B , (1.50)
Y AC B . (1.51)
Dobijeni oblik funkcije (1.51) znatno je jednostavniji od poetnog. Na slici
1.18 minimizirana logika funkcija (1.51) je prikazana pomou logike eme u
kojoj su korieni grafiki simboli za logike operacije.
Slika 1.18 Uproena logika

mrea kojom se implementira
funkcija (1.50)
Grafiki metod minimizacije
Grafiki metod minimizacije logike funkcije zasniva se na saimanju lanova

logike funkcije koji se razlikuju po vrednosti jedne promenljive. To znai da u
osnovi grafikog metoda minimizacije lei identitet AB AB A .
Grafiki metod minimizacije bazira se na korienju Karnoovih mapa. Na
slici 1.17 prikazane su Karnoove mape za logike funkcije koje sadre dve, tri i
etiri promenljive.
Logiku funkciju koja se minimizira potrebno je najpre uneti u Karnoovu
mapu te funkcija mora biti predstavljena u potpunoj formi. Ako je funkcija data u
disjunktivnom obliku, onda se u polja Karnoove mape koja odgovaraju potpunim
logikim proizvodima upisuju jedinice, a u preostala polja nule. Saimanjem
susednih elementarnih polja u koja su upisane jedinice dolazi se do minimalne
forme logike funkcije. Ovde je potrebno definisati ta se podrazumeva pod
pojmom susednih elementarnih polja. Pod susednim poljima se podrazumevaju
ona polja koja imaju zajedniku stranicu. Susedna polja su i ona polja koja bi
imala zajedniku stranicu ako bi se savile naspramne stranice mape. Na kraju,
susedna su i etiri ugaona polja u Karnoovoj mapi sa slike 1.17c.
Nain korienja Karnoovih mapa u minimizaciji logikih funkcija bie
prikazan na jednom primeru. Neka je funkcija Y data u disjunktivnoj formi
Y CBA DC B CB A . (1.52)
S obzirom na to da funkcija (1.51) ima etiri promenljive, logiki proizvodi
nisu potpuni, te se ne mogu direktno unositi u Karnoovu mapu. Funkciju je
potrebno prevesti u potpunu disjunktivnu formu, to se postie proirivanjem
nepotpunih lanova
Y CBA(D D ) DC B(A A) CB A(D D ) , (1.53)
odnosno,
Y DCBA DCBA DC BA DC B A DCB A DCB A . (1.54)
Popunjena Karnoova mapa koja odgovara funkciji (1.54) data je na slici
1.19.
Slika 1.19 Karnoova mapa za

funkciju (1.51) sa uoenim poljima
koja obuhvataju logike jedinice.
Postupak minimizacije logike funkcije korienjem Karnoovih mapa

sprovodi se na sledei nain.
1. Nacrtati Karnoovu mapu za funkciju ija se minimizacija vri i u

odgovarajua polja mape upisati jedinice.
2. Uoiti susedna polja sa jedinicama. Formirati to je mogue vee povrine
od 2n polja, tako da budu obuhvaene sve jedinice. Potrebno je naglasiti da
su dozvoljene samo pravougaone ili kvadratne povrine koje sadre 2n
elementarnih polja (1, 2, 4, 8, 16...), tj. dimenzije grupisanih polja moraju
biti 1x1, 1x2, 2x1, 2x2, 1x4, 2x4, 4x4, itd.
3. Napisati rezultujui izraz za minimiziranu logiku funkciju u obliku sume
nepotpunih proizvoda, izostavljajui promenljive koje u istoj konturi imaju i
pravu i komplementarnu vrednost. To znai da lanovi zbira minimizirane
logike funkcije sadre samo promenljive koje imaju istu vrednost u svim
poljima jedne konture.
Primenom napred izloenog postupka dolazi se do minimalne forme
funkcije Y
Y DC B CB . (1.55)
Primer 1.4 Logiku funkciju etiri promenljive koja je predstavljena Karnoovom mapom sa slike
P1.4 napisati u uproenom obliku u vidu sume logikih proizvoda.
S obzirom na to da su etiri ugaona

elementarna polja u Karnoovoj mapi
susedna ona se saimaju u jedno etiri puta
vee polje kome odgovara proizvod C A .
Saimanjem etiri susedna polja koja se
nalaze uz ivicu tabele dobija se logiki
proizvod B A , te je
Y C A BA
Slika P1.4
Kontura koja obuhvata dva susedna polja predstavlja povrinu prvog reda
(21), kontura koja obuhvata etiri susedna polja predstavlja povrinu drugog reda
(22), itd. Moe se zapaziti da e broj promenljivih u lanu funkcije koji odgovara
zajednikoj povrini biti manji za vrednost reda ove povrine.
Moe se desiti, kao to je to sluaj sa funkcijom
Y DC BA DC B A DC BA DCB A DC B A DC BA DCBA DC B A (1.56)
koja je predstavljena Karnoovom mapom na slici 1.20, da su sve etiri jedinice
koje formiraju kvadratnu povrinu obuhvaene i povrinama koje sadre po dva
susedna elementarna polja. Ako se to ne bi imalo u vidu, uproena funkcija bi
imala pet lanova, jedan koji sadri proizvod dve promenljive i tri lana koji
sadre proizvode tri promenljive.
Slika 1.20 Karnoova mapa za

funkciju (1.55).
Meutim, poto je povrina koja sadri etiri susedna elementarna polja sa

jedinicama suvina, uproena funkcija e imati ne 5, ve etiri lana
Y D BA D B A DCA DC A . (1.57)
Minimizacija logikih funkcija pomou Karnoovih mapa moe se vriti i
kada su one date u konjuktivnoj formi. Kada je funkcija data u potpunoj
konjuktivnoj formi, tj. u vidu proizvoda potpunih suma, onda se u Karnoovu mapu
u odgovarajua polja upisuju logike nule. Potom se formiraju pravougaone ili
kvadratne povrine koje obuhvataju sve nule. Rezultujua logika funkcija se
predstavlja u obliku proizvoda nepotpunih suma izostavljajui promenljive koje u
istoj konturi imaju pravu i komplementarnu vrednost.
1.5 Osnovna logika kola

Logiko kolo se, bez ulaenja u detalje, moe predstaviti kao blok koji poseduje
odreeni broj ulaza i izlaza. Na slici 1.21 je pomou blok eme predstavljeno
logiko kolo sa tri ulaza A, B i C, i jednim izlazom Y.
Slika 1.21 Logiko kolo predstavljeno

pomou blok eme.
Iz blok eme logikog kola nije mogue sagledati zavisnost izlaznog od

ulaznih signala. Za opis elektrinih karakteristika kola u obzir treba uzeti brojne
parametre. Meutim, poto signali logikog kola mogu imati samo dve vrednosti,
nizak nivo i visok nivo kojima se pridruuju binarne cifre 0 ili 1, funkcija logikog
kola moe se predstaviti tabelarno bez ulaenja u detalje vezane za karakteristike i
princip funkcionisanja samog kola.
Logiko kolo iji izlazi zavise samo od trenutnih vrednosti ulaza naziva se
kombinaciono logiko kolo. Funkcija logikog kola u potpunosti je opisana
tabelom istinitosti koja sadri sve kombinacije ulaza i vrednosti funkcija za svaku
kombinaciju ulaza. Tablica istinitosti se naziva i kombinaciona tablica. U tabeli
1.7 dat je primer tablice istinitosti za logiko kolo sa tri ulaza i jednim izlazom.
Tabela 1.7 Tablica istinitosti za kombinaciono logiko kolo.
A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 1
Funkcija logikog kola koja je opisana tablicom istinitosti 1.7, data je u

algebarskoj formi jednainom (1.44), koja e ovde biti ponovo napisana
Z A B C A B C A B C A B C .
Rad logikog kola moe se predstaviti i pomou vremenskih dijagrama
ulaznih i izlaznih signala. Vremenski dijagrami signala pokazuju vremensku
zavisnost izlaza kada se ulazi menjaju u vremenu. Na slici 1.22 ilustrovan je rad
posmatranog kombinacionog logikog kola pomou vremenskih dijagrama
signala.
Slika 1.22 Vremenski dijagram signala kojim se ilustruje rad logikog kola.
Sa slike 1.22 se vidi da promena binarnih digitalnih signala izmeu

vrednosti koje odgovaraju 0 i 1 nije trenutna. Takoe, moe se zapaziti da postoji
izvesno kanjenje u promeni izlaza u odnosu na promenu ulaza. O specificiranju

ovih pojava bie rei u narednoj glavi.
Uoenim vremenskim nesavrenostima logikih kola moe se uspeno
rukovati, tako da se one mogu ignorisati u brojnim primenama digitalnih kola.
Zbog toga e se u opisima, zbog jednostavnosti, gde god je to opravdano, koristiti
idealizovani talasni oblici signala uz zanemarivanje kanjenja i vremena porasta i
opadanja signala.
U Bulovoj algebri su, kao to je reeno na poetku poglavlja 1.3, definisane
tri osnovne operacije nad logikim promenljivama. To su I operacija, ILI operacija
i NE operacija.
Za obavljanje osnovnih logikih operacija u digitalnoj elektronici se koriste
logika kola. Logika kola predstavljaju elektronske elemente na ije ulaze se
dovodi jedna ili vie logikih promenljivih u vidu binarnih signala, i koja na svom
izlazu generiu binarni signal ija vrednost zavisi od vrednosti ulaznih binarnih
signala.
Osnovne logike funkcije I, ILI i NE obavljaju odgovarajua osnovna
logika kola: I kolo, ILI kolo i NE kolo. S obzirom na to da NE kolo vri
komplementiranje logike promenljive, ono se ee naziva invertor. Na slici 1.23
prikazani su simboli i tablice istinitosti za osnovna logika kola. Broj ulaza I i ILI
kola moe biti vei od dva, koliko imaju ova kola prikazana na slici 1.23.
Y A B Y A B YA
A B Y A B Y A Y
0 0 0 0 0 0 0 1
0 1 0 0 1 1 1 0
1 0 0 1 0 1
1 1 1 1 1 1
(a) (b) (c)
Slika 1.23 Osnovna logika kola: (a) I kolo; (b) ILI kolo; (c) invertor.
U odeljku 1.3.5 je pokazano da se kombinacijom osnovnih logikih

operacija mogu dobiti jo neke korisne logike operacije. Kombinacijom I i NE
operacije dobija se NI operacija (eng. NAND). Ako se kombinuju ILI i NE
operacija dobija se NILI operacija (NOR). Pored ovih operacija, koriste se i
operacija iskljuivo-ILI (eng. Exclusive-OR, EX-OR) i operacija iskljuivo-NILI
(Exculsive-NOR, EX-NOR) ili koincidencija.
Za obavljanje napred navedenih NI, NILI, iskljuivo-ILI i iskljuivo-NILI
logikih operacija koriste se odgovarajua logika kola koja se nazivaju izvedena
ili ostala logika kola. U ovu grupu spadaju NI kolo, NILI kolo, iskljuivo-ILI kolo
i iskljuivo-NILI kolo. Na slici 1.24 dati su standardni grafiki simboli, funkcije i

teblice istinitosti za dvoulazno NI, NILI, iskljuivo-ILI i iskljuivo-NILI kolo.
Y A B Y A B Y A B Y A B
A B Y A B Y A B Y A B Y
0 0 1 0 0 1 0 0 0 0 0 1
0 1 1 0 1 0 0 1 1 0 1 0
1 0 1 1 0 0 1 0 1 1 0 0
1 1 0 1 1 0 1 1 0 1 1 1
(a) (b) (c) (d)
Slika 1.24 Grafiki simbol, funkcija, tablica istinitosti i izgled logikih kola: (a) NI; (b) NILI;
(c) iskljuivo-ILI; (d) iskljuivo-NILI.
Za I, ILI i NE kola u literaturi se koristi i termin elementarna logika kola,

dok skup osnovnih logikih kola pored elementarna sadri i NI, NILI, iskljuivo-
ILI i iskljuivo-NILI kolo.
Savremena logika kola proizvode se tehnikom integrisanih kola. Ona se
smetaju u odgovarajua kuita koja poseduju prikljuke za povezivanje
napajanja i za povezivanje ulaza i izlaza logikog kola. Za eksperimentisanja se
esto koriste logika kola smetena u DIP kuite koje ima dva reda prikljuaka
(eng. Dual In-line Package).
Na slici 1.25a prikazan je izgled DIP kuita sa 14 prikljuaka u koje se
moe smestiti vei broj logikih kola. Interna struktura integrisanog kola sa 4
dvoulazna I kola prikazana je na slici 1.25b.
(a) (b)
Slika 1.25 Izgled kuita integrisanog kola sa dva reda prikljuaka (a); interna struktura
integrisanog kola koje sadri etiri I kola.
Prvi prikljuak (eng. pin) je oznaen takom ili lebom, a preostali

zauzimaju poloaj kao to se vidi na slici 1.25b. Prikljuak za napajanje (VCC) i
masu (GND) je zajedniki za sva logika kola unutar jednog kuita. Za
integrisana kola iji je izgled predstavljen na slici 1.25a uobiajen naziv je ip
(chip).
glava 2
Logika kola
2.1 Uvod
Na poetku industrijske proizvodnje poluprovodnikih elektronskih komponenti,

sredinom 50-tih godina prolog veka, proizvoai su bili u stanju da ponude tritu
samo pojedinane, tzv. diskretne elektronske komponente - diode i tranzistore.
Usavravanjem tehnologije postalo je mogue izraditi vei broj elektronskih
komponenti na zajednikoj poluprovodnikoj osnovi i smestiti ih u isto kuite. Na
taj nain, poetkom 60-tih godina prolog veka, komercijalno su proizvedena prva
integrisana kola (eng. integrated circuits). U isto vreme na tritu su se pojavile i
prve familije integrisanih logikih kola.
Pod familijom logikih kola podrazumeva se skup logikih kola
proizvedenih istom tehnologijom ili istom kombinacijom tehnologija. Logika
kola iz iste familije imaju slinu strukturu i odlikuju se priblino istim
karakteristikama.
Kola iste familije se mogu direktno povezivati da bi se ostvarila eljena
funkcija. Kola koja pripadaju razliitim familijama ne moraju biti kompatibilna.
Ona esto koriste razliite napone napajanja i za predstavljanje logikih stanja
koriste razliite naponske nivoe. Integrisano kolo skraeno se oznaava sa IC, a za
integrisano kolo esto se koristi naziv ip (chip).
Integrisana kola se mogu klasifikovati na osnovu nivoa ili stepena
integracije. Kada je re o digitalnim kolima, onda se za ocenu stepena integracije
uzima broj osnovnih logikih kola ili gejtova (gate) koji se mogu smestiti na
silicijumsku podlogu standardnih dimenzija. Savremena tehnologija omoguava
proizvodnju preko 106 elementarnih logikih kola na povrini od 10 mm2. U tabeli
2.1 izvrena je kategorizacija digitalnih kola prema stepenu integracije.
Kola malog stepena integracije (Small Scale Integration - SSI) sadre od
nekoliko pa do nekoliko desetina osnovnih logikih kola. Osnovna logika kola i
30 Logika kola
flipflopovi, o kojima e biti rei u treoj glavi, pripadaju ovoj kategoriji

integrisanih kola.
Tabela 2.1 Stepen integracije digitalnih integrisanih kola.
Stepen integracije Broj gejtova

Mali stepen integracije (SSI) do 100
Srednji stepen integracije (MSI) 100-1000
Veliki stepen integracije (LSI) 1.000-10.000
Veoma veliki stepen integracije (VLSI) preko 10.000
Kola srednjeg stepena integracije (Medium Scale Integration - MSI) sadre

nekoliko stotina, najvie do hiljadu osnovnih logikih kola na jednoj silicijumskoj
podlozi. Ovoj grupi digitalnih kola pripadaju sloena kombinaciona i
sekvencijalna kola, kao i male memorije.
Kola velikog stepena integracije (Large Scale Integration - LSI) sadre od
1.000 do 10.000 logikih kola na istoj podlozi. Specijalizovani digitalni sistemi,
memorije i manji mikroprocesori pripadaju klasi LSI integrisanih kola.
Elektronske komponente vrlo velikog stepena integracije (Very Large Scale
Integration - VLSI) sadre preko 10.000 osnovnih logikih kola. Ovoj grupi
integrisanih kola pripadaju velike memorije, sloeni mikroprocesori i
programabilne FPGA (Field-Programmable Gate Array) i CPLD (Complex
Programmable Logic Device) elektronske komponente velikog kapaciteta.
Poveanje stepena integracije omogueno je smanjenjem dimenzija
osnovnih elemenata integrisanog kola. Smanjenje dimenzija elemenata dovelo je
ne samo do impozantnog poveanja stepena integracije, ve i do znaajnog
poveanja brzine rada kola. Naravno, poveanje stepena integracije, pored
ogranienja koja nameu tehnoloke mogunosti vezane za proizvodnju
integrisanih kola, ogranieno je i snagom disipacije tj. maksimalnom radnom
temperaturom ipa. Problemi disipacije reavaju se smanjenjem napona napajanja,
smanjenjem potronje ali i korienjem efikasnih hladnjaka za odvoenje toplote.
Premda savremene elektronske komponente predstavljaju rezultat
viegodinjeg razvoja i usavravanja, ne bi se moglo rei da postoji jedinstveno
tehnoloko reenje ijim korienjem bi se dolo do digitalnih integrisanih kola
najboljih karakteristika. Zbog toga su na tritu prisutne razliite familije
integrisanih kola, pri emu svaka od njih nudi odreene prednosti vezane za brzinu
rada, potronju, imunost na smetnje i dr. Dijagramom na slici 2.1 obuhvaene su
osnovne tehnologije izrade integrisanih kola koje su danas prisutne.
U osnovi dve familije logikih kola, tranzistor-tranzistor logikih kola
(Transistortransistor logic - TTL) i logikih kola sa emitorskom spregom
(Emitter-coupled logic - ECL), nalaze se bipolarni tranzistori.
Slika 2.1 Familije logikih kola.
TTL tehnologija je jedna od prvih tehnologija koja je omoguila

integraciju veeg broja komponenti u integralnom kolu. Logika kola koja
pripadaju ovoj familiji masovno su ula u upotrebu ezdesetih godina i dugi niz
godina su predstavljala oslonac razvoja elektronske industrje. Korienjem TTL
tehnologije data su dobra reenja SSI i MSI logikih kola, koja i danas nalaze
primenu u realizaciji manjih digitalnih sistema. Iz TTL je nastao niz familija
meusobno kompatibilnih logikih kola, koje su se razlikovale po brzini rada,
potronji i ceni.
Drugu veliku familiju logikih kola na bazi bipolarnih tranzistora
predstavljaju ECL logika kola. Kod ECL logikih kola, zahvaljujui radu
tranzistora u aktivnoj oblasti a ne u podruju saturacije, kao to je to sluaj sa
klasinim TTL kolima, ostvarene su veoma velike brzine rada. Meutim, velika
potronja i potreba da se koriste izvori napajanja razliitog polariteta, znaajno su
ograniili primenu ECL familije logikih kola.
Skoro deset godina pre nego to je pronaen bipolarni tranzistor, patentiran
je princip rada MOSFET tranzistora (metal-oxide-semiconductor field-effect
transistor). Meutim, zbog tekoa u proizvodnji MOSFET tranzistora, prva MOS
logika kola pojavila su se posle TTL kola, drugom polovinom ezdesetih godina.
Iako su po brzini u poetku zaostajala za TTL kolima, odmah su privukla panju
svojom malom potronjom i mogunou da se MOS tehnologijom postigne vea
gustina integracije nego kod bipolarnih kola.
Prvi, i ujedno najjednostavniji za proizvodnju, su bili MOS tranzistori sa
kanalom p tipa (PMOS). PMOS tranzistore su ubrzo zamenili superiorniji MOS
tranzistori sa kanalom n tipa (NMOS) koji su nali iroku primenu u proizvodnji
NMOS logikih kola. Daljim usavravanjem tehnologije omoguena je
proizvodnja PMOS i NMOS tranzistora na istoj osnovi i njihova primene u
realizaciji CMOS (Complementary MOS) integrisanih kola. Danas su skoro sva
novoproizvedena integrisana kola velikog stepena integracije, kao to su
mikroprocesori i memorije, CMOS kola.
Osnovni razlozi koji su doveli do prelaska sa bipolarne na CMOS
tehnologiju u oblasti digitalne elektronike su: mala disipacija CMOS logikih kola,
velika ulazna imapedansa MOS tranzistora koja je omoguila realizaciju koncepta
privremenog pamenja binarnog podatka pomou male kapacitivnosti, veoma
veliki stepen integracije elektronskih kola na bazi MOS tranzistora i niska cena.
32 Logika kola
Potpuno potiskivanje TTL logikih kola usporeno je modifikovanjem

osnovnih struktura i reima rada ovih kola i nuenjem varijanti TTL kola koje se
odlikuju malom disipacijom ili vrlo velikom brzinom rada.
BiCMOS logika kola su nastala kombinovanjem bipolarne i CMOS
tehnologije, sa ciljem da se iskoristi velika brzina rada bipolarnih tranzistora i
mala disipacija snage i druge dobre karakteristike CMOS tehnologije. Na bazi
BiMOS tehnologije izrauju se integrisana kola visokih performansi, mada po
cenu poveane kompleksnosti izrade koja se javlja kao posledica korienja dva
razliita tehnoloka procesa.
Zahvaljujui veoma velikoj pokretljivosti nosioca naelektrisanja u galijum
arsenidu (GaAs), ovaj materijal nudi velike mogunosti u realizaciji veoma brzih
integrisanih kola. Premda su ove mogunosti demonstrirane na brojnim primerima
digitalnih kola, potencijal GaAs jo uvek nije dovoljno komercijalno iskorien.
Pri izboru familije logikih kola za realizaciju odreenog digitalnog sistema
mora se voditi rauna o brojnim parametrima kao to su: izbor i kompleksnost
funkcija koje se nude u odreenoj tehnologiji, brzina rada, disipacija snage,
imunost na smetnje, temperaturni opseg, cena i dr. Ako se namerava istovremeno
korienje logikih kola koja pripadaju razliitim familijama, mora se reiti
problem meusobnog povezivanja ovih kola, ije brzine rada i naponski nivoi po
pravilu nisu kompatibilni.
Imajui u vidu dominantan uticaj koji danas CMOS tehnologija ima u
proizvodnji digitalnih kola, analiza koja sledi odnosie se uglavnom na CMOS
digitalna kola. Pre nego to se pree na izuavanje interne strukture, korisno je
sagledati opte karakteristike logikih kola i ustanoviti terminologiju koja e biti
koriena pri analizi i opisu ovih karakteristika.
2.2 Karakteristike logikih kola

Logiki invertor predstavlja osnovni gradivni element digitalnog kola. Moe se
rei da invertor ima onu ulogu u digitalnoj elektronici koja pripada pojaavau u
analognoj elektronici.
Kao to naziv kola sugerie, logiki invertor invertuje logiku vrednost
ulaznog signala. Kada je na ulazu invertora napon logike nule, izlaz je na nivou
logike jedinice, i obrnuto.
Za definisanje i analizu karakteristika logikih kola posluie logiki
invertor, koji je povezan kao to je prikazano pomou blok eme na slici 2.2.
Slika 2.2 Logiki invertor.
2.2.1 Naponska karakteristika prenosa
Ako je naponski nivo na ulazu invertora vU nizak (blizu 0 V) napon vI na

izlazu invertora bie visok (blizu napona napajanja VDD). Kada bi logiki invertor
bio idealan, logikoj nuli na izlazu odgovarao bi naponski nivo od 0 V a logikoj
jedinici napon VDD. Prelaz izlaznog napona sa jednog na drugi nivo kod idealnog
logikog invertora izvodio bi se naglo kada ulazni napon dostigne polovinu
napona napajanja. Na slici 2.3 prikazana je naponska karakteristika prenosa
idealnog logikog invertora.
Slika 2.3 Karakteristika prenosa idealnog

logikog invertora.
Karakteristika prenosa realnog logikog invertora znatno odstupa od

idealne. Na slici 2.4 prikazana je tipina karakteristika prenosa realnog invertora.
Slika 2.4 Karakteristika prenosa realnog

logikog invertora.
Kao to se vidi sa slike 2.4, kod realnog invertora prelaz sa jednog na drugi
logiki nivo nije jasno definisan, ve postoji prelazna zona izmeu dva logika
stanja. Pored toga, nivo logike nule nije 0 V, a nivo logike jedinice nije jednak
naponu napajanja.
34 Logika kola
Karakteristika prenosa realnog logikog invertora moe se podeliti u tri

oblasti. Prva oblast odgovara niskom ulaznom naponu. Kada je vU<VIL, onda je
izlazni napon vI=VOH. U drugoj, ili prelaznoj zoni je VIL<vI<VIH. Trea oblast
odgovara visokom ulaznom naponu. Kada je napon na ulazu invertora vU>VIH,
onda je izlazni napon invertora vI=VOL.
Na karakteristici prenosa logikog invertora sa slike 2.4 mogu se uoiti
granini naponi VIL i VIH. Vrednosti ovih napona odreene su koordinatama taaka
u kojima tangente na karakteristiku prenosa imaju koeficijent pravca -1, kao to je
prikazano na slici 2.4. Napon VIL predstavlja maksimalni dozvoljeni napon na
ulazu koji e se tretirati kao logika nula, te je to maksimalni dozvoljeni napon
logike nule na ulazu. Slino, napon VIH predstavlja minimalni dozvoljeni napon
logike jedinice na ulazu.
Naponski nivo VOL predstavlja maksimalni nivo logike nule na izlazu, dok
napon VOH predstavlja minimalni nivo logike jedinice na izlazu.
2.2.2 Margine uma
Kada se digitalna kola koriste za realizaciju sloenih digitalnih sistema,

onda izlaz jednog logikog kola pobuuje ulaze narednih logikih kola. Da bi
ovako povezana logika kola ispravno funkcionisala potrebno je da bude
zadovoljen uslov VOL < VIL i VOH > VIH. Na slici 2.5 prikazani su opsezi koji
odgovaraju naponskim nivoima logike nule i logike jedinice na izlazu i na ulazu
logikog invertora.
Neosetljivost izlaza logikog kola u odnosu na promene naponskog nivoa na
ulazu, ako su ove promene u izvesnim granicama, jedna je od kljunih
karakteristika logikih kola. Na osnovu ove karakteristike logikih kola, ostvarene
su velike prednosti digitalne u odnosu na analognu elektroniku.
Slika 2.5 Naponski nivoi

logikih stanja na izlazu (a) i
ulazu (b) realnog logikog
invertora.
(a) (b)
Neosetljivost izlaza na promene naponskog nivoa ulaza logikog kola moe

se kvantifikovati preko primera u kome je izlaz jednog invertora povezan sa
ulazom drugog invertora. Ako je izlazni napon prvog invertora visok, sa slike 2.5
se moe videti da postoji jedna oblast ili margina, koja je jednaka razlici napona
VOH i VIH, u kojoj se moe nalaziti napon na izlazu prvog invertora a da se izlaz
drugog invertora ne promeni. Dakle, ako se signalu na izlazu prvog invertora
superponira smetnja ili um, izlaz drugog invertora ostae u stanju logike nule
sve dok je napon na njegovom ulazu vei od VIH. Prema tome, moe se rei da
invertor ima marginu uma za logiku jedinicu
N M1 VOH VIH . (2.1)
Slino, ako je izlaz prvog invertora na niskom naponskom nivou, izlaz
drugog invertora ostae u stanju logike jedinice i ako doe do neeljene promene
naponskog nivoa na ulazu, sve dok ulazni napon ne pree granicu VIL. Margina
uma za logiku nulu je
N M 0 VIL VOL . (2.2)
Na osnovu napona logike jedinice VOH i napona logike nule VOL moe se
odrediti logika amplituda
LA VOH VOL . (2.3)
2.2.3 Dinamike karakteristike
Prelaz iz jednog u drugo logiko stanje kod realnog invertora, kao to se

vidi sa slike 2.4, vri se prolaskom kroz prelaznu zonu koja se nalazi izmeu stanja
logike nule i logike jedinice. Ovaj prelaz ne moe se obaviti trenutno. U svakom
kolu postoje kapacitivnosti na kojima se napon ne moe trenutno promeniti, ve se
takve promene vre po eksponencijalnom zakonu. Osim toga, struje kroz elemente
kola su konane, a esto se postavljaju i dodatna ogranienja za struje u granama
kola, koja su vezana za to manju potronju. Iz ovih razloga promena nivoa na
izlazu logikog kola traje odreeno vreme, i kasni za promenom na ulazu.
Na slici 2.6 prikazan je tipian talasni oblik izlaznog signala vI kada se
invertor pobuuje realnim pravougaonim impulsom vU koji ima konano vreme
rasta (rise time) tr i konano vreme opadanja (fall time) tf.
Sa slike 2.6 se mogu uoiti karakteristini intervali koji definiu talasni
oblik izlaznog signala i kanjenje odziva u odnosu na pobudu. Vreme kanjenja
opadajue ivice tpHL se definie kao vreme koje protekne od trenutka u kome
ulazni signal dostigne 50% svoje logike amplitude do momenta kada izlazni
signal opadne za 50% vrednosti logike amplitude. Vreme kanjenja rastue ivice
tpLH predstavlja vreme koje protekne od trenutka u kome ulazni signal dostigne
50% svoje logike amplitude do momenta u kome izlazni signal dostigne 50%
vrednosti logike amplitude. esto se definie i vreme kanjenja tp, koje
predstavlja aritmetiku sredinu vremena tpHL i tpLH
t pHL t pLH
tp . (2.4)
2
36 Logika kola
Slika 2.6 Definisanje

kanjenja i vremena
prelaza logikog
invertora.
Ako se uzme u obzir vreme kanjenja, onda se do maksimalne brzine rada

logikog invertora dolazi iz uslova
T
tp , (2.5)
2
te je maksimalna uestanost ulaznog signala
1 1
f max . (2.6)
Tmin 2t p
Signal na izlazu invertora ima konano vreme prelaza (transition time) sa
niskog na visok nivo tTLH, i konano vreme prelaza sa visokog na nizak nivo tTHL.
Vremena prelaza se specificiraju korienjem taaka 10% i 90% promene izlaza
(VOH-VOL).
2.2.4 Disipacija i kanjenje logikih kola
Potronja ili snaga disipacije logikog kola, definie se kao proizvod napona
napajanja i stuje napajanja. S obzirom na to da se struja napajanja menja pri
promeni uslova rada kola, definie se prosena potronja koja se dobija kao
proizvod napona napajanja VDD i srednje vrednosti struje napajanja Isr
PD VDD I sr , (2.7)
pri emu se srednja vrednost struje napajanja odreuje tako to se logiko kolo
pobuuje povorkom pravougaonih impulsa kod koje je trajanje impulsa jednako
trajanju pauze.
Pored male potronje, od logikih kola se zahteva da imaju to veu brzinu
rada odnosno to manje kanjenje tp, to nije jednostavno ostvariti imajui u vidu
da se radi o kontradiktornim zahtevima. Naime, smanjenje napona napajanja ili
struje napajanja, koje bi se moglo preduzeti u cilju smanjenja potronje, dovelo bi

do smanjenja brzine punjenja i pranjenja uvek prisutnih parazitnih kapacitivnosti
kola, ime bi se povealo kanjenje. Zbog toga je pri projektovanju logikih kola
potrebno praviti kompromis izmeu potronje i brzine. Samim tim, kao dobra
mera ostvarenih zahteva uzima se proizvod potronje i kanjenja, koji se skraeno
oznaava sa PDP (Power-Delay Product)
PDP PDt p , (2.8)
pri emu se pri projektovanju logikih kola tei da ovaj proizvod bude to je
mogue manji. Proizvod potronje i kanjenja PDP izraava se u jedinicama
energije J.
Primer 2.1 U ovom primeru bie navedene tipine karakteristike CMOS NI kola 74HC00 pri
naponu napajanja 5 V.
Statike karakteristike
VIH=3.15 V, minimalna vrednost
VIL=1.35 V, maksimalna vrednost
VOH=4.5 V,
VOL=0.01 V
Dinamike karakteristike
tp=9 ns
CI=3 pF, ulazna kapacitivnost
Cpd=22 pF, ekvivalentna unutranja dinamika kapacitivnost
2.2.5 Faktor grananja
Idealni invertor ima beskonano veliku ulaznu otpornost i izlaznu otpornost ravnu
nuli. Meutim, kod realnog invertora ove veliine ne uzimaju idealne vrednosti
koje se koriste u opisivanju idealnog logikog kola. Zbog toga se pri povezivanju
logikih kola, koje se sprovodi u cilju formiranja digitalnih sistema, pojavljuje
problem optereivanja izlaza.
Faktor grananja na izlazu (eng. fan-out) ili faktor opteretljivosti, definie se
kao maksimalni broj ulaznih prikljuaka logikih kola istog tipa koji se mogu
prikljuiti na izlaz posmatranog logikog kola, a da se ne izae iz opsega
dozvoljenih promena logikih nivoa. Ovaj faktor pokazuje koliko ulaza logikih
kola iz istog sistema moemo prikljuiti na jedan izlaz.
Pored faktora grananja na izlazu definie se i faktor grananja na ulazu.
Faktor grananja na ulazu predstavlja broj nezavisnih ulaznih prikljuaka logikog
kola. Faktor grananja na ulazu najee je ogranien samo veliinom kuita tj.
brojem prikljuaka mada, usled poveane parazitne kapacitivnosti na ulazu, koja je
posledica veeg broja prikljuaka, logika kola sa veim faktorom grananja na
ulazu imaju manju brzinu rada od onih sa manjim brojem prikljuaka.
Primer 2.2 U ovom primeru bie odreen faktor grananja na izlazu CMOS logikih kola serije
HC pri naponu napajanja 5 V.
38 Logika kola
Iz specifikacija karakteristika HC serije CMOS kola dolazi se do podataka da je

maksimalna vrednost izlazne struje kada je izlaz u stanju logike nule IOLmax=20 i
da je maksimalna vrednost struje na ulazu pri bilo kom stanju IImax=1 Na osnovu
ovih podataka moe se zakljuiti da je faktor grananja na izlazu kada je izlaz u stanju
logike nule 20.
Kada je na izlazu CMOS kola HC serije logika jedinica, onda je maksimalna
vrednost izlazne struje IOHmax=-20 To znai da je faktor grananja na izlazu 20 i
kada je izlaz u stanju logike jedinice.
2.3 CMOS logika kola
Premda se, kao to je u uvodu reeno, digitalna kola mogu proizvoditi korienjem
razliitih tehnologija, CMOS danas predstavlja dominantnu tehnologiju za
proizvodnju digitalnih kola. CMOS tehnologijom je u proizvodnji digitalnih kola u
potpunosti zamenjena dugo prisutna bipolarna tehnologija. Slian trend je uoljiv i
u zameni NMOS tehnologije CMOS tehnologijom. Osnovni razlozi zbog kojih je
CMOS zamenila bipolarnu tehnologiju u proizvodnji digitalnih kola su:
CMOS logika kola disipiraju manju snagu od bipolarnih, te se na
jedan ip moe smestiti vei broj CMOS kola nego bipolarnih.
Velika ulazna otpornost MOS tranzistora omoguuje da se za
privremeno pamenje podataka koristi naelektrisanje i odgovarajue
kapacitivnosti, kako kod digitalnih kola tako i kod memorija.
Zahvaljujui stalnom smanjivanju dimenzija MOS tranzistora, pri emu
se ve dolo do tranzistora koji imaju kanal duine reda 30 nm,
omoguen je veliki stepen integracije i proizvodnja mikroprocesora
koji sadre preko 5 milijardi tranzistora na jednom ipu.
Imajui u vidu dominantan uticaj koji CMOS tehnologija ima u proizvodnji
digitalnih kola, analiza koja sledi odnosie se uglavnom na CMOS digitalna kola.
S obzirom na to da logiki invertor predstavlja kljuni element i gradivni blok svih
digitalnih kola, analizi CMOS logikog invertora bie posveena posebna panja.
2.3.1 CMOS logiki invertor
Osnovna struktura CMOS logikog invertora prikazana je na slici 2.7a. Kao to se

sa ove slike vidi, za realizaciju kola upotrebljena su dva MOSFET tranzistora, po
jedan NMOS i PMOS tranzistor. Otuda i potie naziv komplementarno MOS
(Complementary MOS) ili CMOS kolo.
Slika 2.7 CMOS logiki invertor: (a) ema kola u kojoj su korieni grafiki simboli za MOS
tranzistore koji sadre i prikljuak za osnovu; (b) ema kola sa uproenim grafikim
simbolima tranzistora kada je osnova povezana sa sorsom.
Napon napajanja CMOS kola VDD moe se nalaziti u opsegu od 1 V do 6 V.

Najee se koristi VDD = 5 V, ime se obezbeuje kompatibilnost CMOS kola sa
prevazienom TTL familijom logikih kola.
S obzirom na to da su osnove PMOS i NMOS tranzistora povezane sa
prikljucima za sors u crtanju elektrine eme CMOS invertora mogu se koristiti
uproeni grafiki simoli za MOS tranzistore, kao to je uinjeno na slici 2.7b.
Kod crtanja CMOS logikih kola, umesto uobiajenih grafikih simbola za
NMOS i PMOS tranzistore veoma esto se koriste uproeni simboli, koji su
predstavljeni na slici 2.8a. Krui ispred gejta PMOS tranzistora ukazuje na to da
na gejt treba dovesti nizak napon da bi tranzistor bio provodan, te se kae da je na
ovom ulazu aktivan nizak naponski nivo ili da je aktivna logika nula. Slino, na
ulazu NMOS tranzistora aktivan je visok naponski nivo, odnosno aktivna je
logika jedinica.
Slika 2.8 Simbol za NMOS i PMOS tranzistore koji se uobiajeno koriste u digitalnoj
elektronici (a) i odgovarajua ema CMOS logikog invertor (b).
40 Logika kola
Na slici 2.8b je predstavljena je ema CMOS logikog invertora u kojoj su

korieni novouvedeni simboli za NMOS i PMOS tranzistore.
Ako se idealizuje struktura CMOS invertora i tranzistori zamene prekidaima,
onda se kolo moe predstaviti modelom sa slike 2.9.
Kada je vU = 0 V NMOS tranzistor ne provodi pa je odgovarajui prekida u
modelu sa slike 2.9a otvoren, a PMOS tranzistor provodi i prekida kojim je
modeliran ovaj tranzistor je zatvoren. Napon na izlazu je 5 V.
Kada je ulazni napon vU =5 V, PMOS tranzistor ne provodi dok NMOS
provodi i odgovarajui prekidaki model invertora predstavljen je na slici 2.9b. S
obzirom na to da je prekida kojim je zamenjen NMOS tranzistor zatvoren, izlazni
napon je 0 V.
Na osnovu analize kola sa slike 2.7, koja je izvrena preko uproenog
modela sa slike 2.9, jasno je da se ovo kolo ponaa kao logiki invertor. Za
realnije sagledavanje statikih i dinamikih karakteristika CMOS invertora
potrebno je koristiti preciznije modele tranzistora, kao to je uraeno u analizi koja
sledi.
Slika 2.9 Model CMOS invertora sa prekidaima kada je: (a) ulazni napon nizak; (b) ulazni
napon visok.
Kada se na ulaz logikog invertora sa slike 2.10a dovede visok napon,

PMOS tranzistor TP e biti neprovodan jer je vSGP Vt , te nee tei struja ni kroz
NMOS tranzistor TN. To znai da e se mirna radna taka nalaziti u koordinatnom
poetku strujno-naponske karakteristike iD = f(vDS), odnosno da e napon na izlazu
biti vI VOL 0. Na istoj slici predstavljeno je i ekvivalentno kolo CMOS
invertora kada je napon na ulazu visok. Poto je napon na izlazu vI = 0 V, onda je i
disipacija snage kola jednaka nuli.
Kada je ulazni napon visok, tranzistor TN radi u triodnoj oblasti te je
otpornost kanala mala i data je izrazom
1
rDSN . (2.9)
W
( nCox ) (vGS Vtn )
L n
Kada se na ulaz invertora dovede nizak napon, to je na slici 2.10b
ostvareno povezivanjem ulaza kola na masu, tranzistor TN e biti neprovodan te je
i = 0. Tranzistor TP, kod koga je vSGP VDD , e raditi u triodnoj oblasti, a njegova
otpornost, koja je data izrazom
1
rDSP ,

W
( pCox ) (vGS Vtp )
L p
bie mala. Na istoj slici predstavljeno je i ekvivalentno kolo CMOS invertora kada
je napon na ulazu nizak. Sa ove slike se vidi da je tada vI=VOH=VDD i da kroz kolo
ne tee stuja, te je disipacija snage, kao i kada je na izlazu napon bio nizak,
jednaka nuli.
Slika 2.10 Ilustracija rada CMOS logikog invertora i ekvivalentno kolo invertora kada je na
ulazu visok napon (a) i kada je na ulazu nizak napon (b).
Na osnovu dosadanje analize, moe se zakljuiti
da su naponi na izlazu CMOS logikog invertora VOL = 0 V i VOH=VDD

to znai da je logika amplituda izlaznog napona maksimalna
mogua,
da je statika disipacija snage invertora jednaka nuli u oba logika
stanja,
da postoji mala otpornost izmeu izlaza i mase kada je na izlazu
napon nizak, odnosno izmeu napajanja i izlaza kada je izlazni napon
visok,
42 Logika kola
mala izlazna otpornost kola obezbeuje veliki strujni kapacitet izlaza i

kolo ini manje osetljivim na um i smetnje,
ulazna otpornost invertora beskonano je velika, te se na izlaz jednog
invertora moe povezati veliki broj ulaza ovakvih invertora a da ne
doe do promene nivoa izlaznog signala. Meutim, poveanjem broja
prikljuenih invertora poveava se kapacitivno optereenje na izlazu,
to dovodi do smanjenja brzine rada kola.
Naponska funkcija prenosa
Prethodnom analizom odreene su vrednosti napona na izlazu za oba logika

stanja na ulazu kola. Da bi se dolo do kompletne naponske funkcije prenosa
invertora, mora se izvriti analiza kola i za vrednosti ulaznog napona vI koje se
nalaze izmeu minimalne i maksimalne vrednosti. Za to je potrebno poi od
stujno-naponskih zavisnosti tranzistora TN i TP koje odgovaraju reimima rada
tranzistora u pojedinim oblastima naponske funkcije prenosa. Kada je vI vU Vtn
tranzistor TN radi u triodnoj oblasti, te je1
W 1
iDN kn, (vU Vtn )vI v 2I , (2.10)
n
L 2
dok je za vI vU Vtn tranzistor TN u zasienju, i onda vai
1 , W
iDN kn (vU Vtn ) 2 . (2.11)
2 L n
Kada je vI vU Vtp , tranzistor TP radi u triodnoj oblasti, te je
W 1
iDP k ,p (VDD vU Vtp )(VDD vI ) (VDD vI ) 2 , (2.12)
p
L 2
a za vI vU Vtp ovaj tranzistor radi u reimu zasienja, te je
1 , W
iDP k p (VDD vU Vtp ) 2 . (2.13)
2 L p
CMOS logiki invertori se projektuju i proizvode tako da su im naponi
praga jednaki, Vtn Vtp Vt . Ako su tranzistori TN i TP upareni, emu se tei, onda
je
kn, (W / L) n k ,p (W / L) p . (2.14)
Imajui u vidu da je pokretljivost elektrona n oko dva puta vea od 2
pokretljivosti upljina p 3, da bi prethodna jednaina vaila potrebno je da odnos
1
Videti npr. V. Drndarevi, Elementi elektronike, jednaina (1.42), str. 145.
2
kn, nCox , Cox - jedinina kapacitivnost oksida NMOS tranzistora.
(W / L) p bude dva puta vei od odnosa (W / L) n . Ovaj uslov ostvaruje se tako to se

prilikom proizvodnje tranzistora obezbedi da su im kanali iste duine i da irina
kanala kod PMOS tranzistora bude dva puta vea od irine kanala NMOS
tranzistora.
Ako je uslov (2.14) ispunjen, to znai da su tranzistori TN i TP upareni,
onda e CMOS invertor imati simetrinu funkciju prenosa, i strujni kapacitet
izlaza u oba logika stanja bie isti.
Kada su tranzistori TN i TP upareni, CMOS invertor e imati naponsku
funkciju prenosa kao na slici 2.11. Kao to se sa ove slike vidi, karakteristika
prenosa se moe podeliti na pet segmenata, koji odgovaraju razliitim
kombinacijama rada tranzistora TN i TP.
Segment BC karakteristike prenosa aproksimira radnu oblast u kojoj oba
tranzistora rade u zasienju. Ako se uzme da su u oblasti zasienja izlazne
otpornosti tranzistora rDSN i rDSP beskonano velike, pojaanje invertora je
beskonano veliko te je segment BC vertikalan, kao to je prikazano na slici 2.11.
S obzirom na to da je kolo simetrino, ulazni napon za koji je karakteristika
prenosa vertikalna iznosi vU=VDD/2.
U graninim takama vertikalnog segmenta BC napon je vI ( B) VDD / 2 Vt ,
kada tranzistor TP radi na granici triodne oblasti i oblasti zasienja, odnosno
vI (C) VDD / 2 Vt , kada tranzistor TN radi na granici zasienja i triodne oblasti.
Za odreivanje margina uma CMOS logikog invertora potrebno je, osim
napona VOL i VOH, poznavati i napone VIL i VIH. Sa slike 2.11 se vidi da su vrednosti
ovih napona odreene koordinatama taaka u kojima tangenta na karakteristiku
prenosa ima koeficijent pravca -1. Kao to je ranije reeno, VIL predstavlja
maksimalni dozvoljeni napon logike nule na ulazu dok je VIH minimalni
dozvoljeni napon logike jedinice na ulazu.
Unutar oblasti izmeu taaka C i D karakteristike prenosa, tranzistor TN
radi u triodnoj oblasti i njegova struja data je izrazom (2.10), dok je tranzistor TP u
zasienju i kroz njega tee struja data izrazom (2.13). Izjednaavanjem izraza za
struje ova dva tranzistora, uz uslov da su tranzistori upareni, dobija se
1 1
(vU Vt )vI v 2I (VDD vU Vt ) 2 . (2.15)
2 2
Diferenciranje leve i desne strane jednaine (2.15) po vU dolazi se do
jednaine
dvI dv
(vU Vt ) vI vI I (VDD vU Vt ) . (2.16)
dvU dvU
Ako se u (2.16) zameni vU VIH i dvI / dvU 1 , dobija se
VDD
vI VIH . (2.17)
2
3
k ,p pCox , Cox - jedinina kapacitivnost oksida PMOS tranzistora.
44 Logika kola
Slika 2.11 Naponska funkcija prenosa CMOS logikog invertora kada su tranzistori upareni.
Zamenom vU VIH i vI VIH VDD / 2 u jednainu (2.15), dolazi se do

izraza za minimalni dozvoljeni napon logike jedinice na ulazu
1
VIH (5VDD 2Vt ) . (2.18)
8
Do izraza za napon VIL moe se doi postupkom koji je korien za
odreivanje VIH. Meutim, ako se iskoristi uoena simetrija karakteristike prenosa
kola, do istog rezultata se moe doi znatno jednostavnije. Sa slike 2.11 se vidi da
je
VDD VDD
VIH VIL . (2.19)
2 2
Zamenom (2.18) u (2.19) dobija se
1
VIL (3VDD 2Vt ) . (2.20)
8
Korienjem (2.18) i (2.20), uz ranije odreene izraze za napone logike
nule VOL=0 V i logike jedinice VOH=VDD, dolazi se do izraza za margine uma
CMOS logikog invertora
N M1 VOH VIH ,
1
N M1 (3VDD 2Vt ) , (2.21)
8
N M 0 VIL VOL ,
1
N M 0 (3VDD 2Vt ) . (2.22)
8
Izrazi (2.21) i (2.22) pokazuju da su margine uma logike nule i logike
jedinice jednake, to nee biti sluaj ako tranzistori TN i TP nisu upareni.
Dinamike karakteristike
Kao to je objanjeno u odeljku 2.2.3, maksimalna brzina rada jednog digitalnog

sistema odreena je kanjenjem logikih kola koja se koriste u realizaciji sistema.
S obzirom na to da se logiki invertor nalazi u osnovi svih logikih kola, vreme
kanjenja logikog invertora moe se uzeti kao osnovni parametar za sagledavanje
dinamikih karakteristika odreene tehnologije koja se koristi u proizvodnji
logikih kola.
Za odreivanje vremena kanjenja logikog invertora potrebno je odrediti
ukupno kapacitivno optereenje invertora. Ova kapacitivnost potie od
komplementarnih tranzistora samog invertora ali i od komplementarnih tranzistora
narednog invertora, koji je povezan na njegov izlaz. Tome treba dodati i
kapacitivnost koju unosi provodnik za vezu dva invertora. Jedna takva
konfiguracija predstavljena je na slici 2.12. Na ovoj slici predstavljene su
kapacitivnosti koje unose tranzistori T1 i T2 prvog invertora, kapacitivnosti koje
unose tranzistori T3 i T4 drugog invertora, kao i kapacitivnost Cw koju unosi
provodnik za povezivanje izlaza prvog sa ulazom drugog invertora.
Slika 2.12 Kolo za odreivanje ukupne kapacitivnosti na izlazu invertora realizovanog

pomou tranzistora T1 i T2 na iji izlaz je povezan invertor realizovan pomou tranzistora T3
i T4.
46 Logika kola
Sve nabrojane kapacitivnosti mogu se zameniti jednom, ekvivalentnom

kapacitivnou C, koja je povezana izmeu izlaza invertora i mase. Kapacitivnost
C predstavlja kapacitivno optereenje invertora, i kada je ona poznata mogu se
odrediti kanjenja tpLH i tpHL, odnosno srednja vrednost kanjenja tp.
Kao to se sa slike 2.12 vidi, ukupna kapacitivnost C na izlazu prvog
invertora jednaka je zbiru kapacitivnosti izmeu drejna i osnove prvog tranzistora
Cdb1, kapacitivnosti izmeu drejna i osnove drugog tranzistora Cdb2, kapacitivnosti
provodnika za vezu dva invertora Cw, kapacitivnosti gejta treeg tranzistora Cg3 i
kapacitivnosti gejta etvrtog tranzistora Cg4, te je
C Cdb1 Cdb2 Cw Cg 3 Cg 4 . (2.23)
Kapacitivnost gejta Cg jednaka je proizvodu kapacitivnosti oksida po
jedinici povrine Cox i povrine kanala WL, Cg Cox (WL) . Poduna kapacitivnost
provodnika za povezivanje kod 0.25 m CMOS procesa je reda 40 aF/m
(1 aF=10-18 F). Parazitna kapacitivnost izmeu drejna i osnove Cdb je manja od
kapacitivnosti gejta i ona, kao i kapacitivnost gejta, zavisi od fizikih dimenzija
tranzistora, odnosno od primenjenog CMOS procesa4.
Za odreivanje vremena kanjenja logikog invertora tp, potrebno je
odrediti kanjenja tpHL i tpLH. Vreme kanjenja tpHL bie odreeno primenom
modela sa slike 2.13a, dok e vreme kanjenja tpLH biti odreeno korienjem
modela sa slike 2.13b.
U trenutku promene ulaznog napona sa niskog na visok nivo, kondenzator C
je bio napunjen i napon na njemu je iznosio VDD. Kada tranzistor TN pree u
provodno stanje kondenzator se prazni preko otpornosti RN i napon na izlazu se
menja po eksponencijalnom zakonu
vI (t ) VDDet / RN C . (2.24)
U trenutku t = tpHL napon na izlazu je vI(tpHL)=VDD/2, te se iz (2.24) dobija
t pHL ln 2 RN C 0.69 RN C . (2.25)
Kada se ulazni napon promeni sa visokog na nizak naponski nivo
kondenzator C, koji je bio prazan, poinje da se puni preko otpornosti RP, kao to
je prikazano na slici 2.13b. Napon na izlazu menja se po eksponencijalnom zakonu
vI (t ) VDD (1 e t / RPC ). (2.26)
4
CMOS proces se karakterie duinom gejta ili prosenom veliinom elemenata
komponenti koje ine integrisano kolo (npr. 250 nm, 130 nm, 90 nm).
Slika 2.13 Ekvivalentno kolo logikog invertora za odreivanje vremena kanjenja tpHL (a) i
tpLH (b).
U trenutku t=tpLH napon na izlazu je vI(tpLH)=VDD/2, te se iz (2.26) dobija

t pLH ln 2 RPC 0.69 RPC . (2.27)
Kada se odrede kanjenja tpLH i tpHL moe se, prema ranije definisanom
izrazu (2.4), odrediti kanjenje logikog invertora
t pLH t pHL
tP .
2
Otpornosti RN i RP, koje figuriu u izrazima (2.25) i (2.27), odreene su
empirijski i za vei broj CMOS procesa one su date izrazima
12.5
RN (k), (2.28)
(W / L)n
30
RP (k), (2.29)
(W / L) p
Primer 2.3 Potrebno je odrediti vreme kanjenja CMOS logikog invertora ako je
Vtn=-Vtp=0.5 V, kn, 3.5k ,p 115 A/V 2 , (W/L)n=1.5, (W/L)p=3 i C=10 fF.
Zamenom brojnih vrednosti u (2.24) do (2.29) dobija se
12.5
RN 8.33 k,
1.5
t pHL 0.69 8.33 10 3 10 10 15 57.5 ps ,
30
RP 10 k,
3
t pLH 0.69 10 10 3 10 10 15 69 ps ,
48 Logika kola
te je
57.5 69
tp 63.2 ps.
2
Disipacija
Kod logikih kola mogu se odvojeno posmatrati statika i dinamika disipacija.

Statika disipacija dobija se kao proizvod napona napajanja i struje koja tee kroz
kolo. Ako se zanemari stuja curenja, kroz CMOS invertor ne tee stuja kada se on
nalazi u jednom logikom stanju, te je statika disipacija CMOS invertora
praktino jednaka nuli.
Meutim, kada CMOS invertor prelazi iz jednog stanja u drugo, kroz
tranzistore mora tei stuja punjenja ili pranjenja prisutnih internih i parazitnih
kapacitivnosti, koje su u prethodnoj analizi zamenjene ekvivalentnom
kapacitivnou C. Pojava proticanja struje kroz tranzistore kada invertor prelazi iz
jednog u drugo logiko stanje dovodi do pojave dinamike disipacije, koja se ne
moe zanemariti. Za odreivanje izraza za dinamiku disipaciju CMOS invertora
mogu posluiti ekvivalentna kola invertora kada je na ulazu napon nizak (sl.
2.14a) i kada je na ulazu visok napon (sl. 2.14b).
Slika 2.14 Ekvivalentno kolo

logikog invertora kada je na
ulazu nizak napon (a) i kada je
na ulazu visok napon (b).
Kada je na ulazu CMOS invertora nizak napon, on se moe predstaviti

ekvivalentnim kolom sa slike 2.14a. Kondenzator C ce se puniti preko otpornosti
RP, te je trenutna snaga koju daje napajanje
pDD (t ) VDD iD (t ) . (2.30)
Energija koju napajanje preda tokom punjenja kondenzatora dobija se
integraljenjem trenutne vrednosti snage pDD(t) tokom ciklusa punjenja
kondenzatora TC
TC

E DD VDD iD (t )dt ,
0
(2.31)
odakle je
EDD VDD Q , (2.32)
pri emu je sa Q oznaeno naelektrisanje kojim je napunjen kondenzator tokom

intervalla TC.
S obzirom na to da je u poetnom trenutku kondenzator bio prazan,
naelektrisanje kondenzatora na kraju intervala punjenja je
Q CVDD , (2.33)
te je
EDD CVDD 2
. (2.34)
Imajui u vidu to da je na kraju intervala punjenja kondenzatora energija
akumulirana u kondenzatoru
1
EC 2
CV DD , (2.35)
2
energija koja se disipira na otpornosti RP je
1
E DP E DD EC 2
CV DD . (2.36)
2
Kada je na ulazu CMOS invertora visok napon, on se moe predstaviti
ekvivalentnim kolom sa slike 2.14b. Kondenzator C e se prazni preko otpornosti
RN i napon na njemu opada od VDD do 0. Na kraju ciklusa pranjenja u
kondenzatoru nema akumulirane energije, to znai da je e energija akumulirana
1 2
u kondenzatoru, CV DD , biti disipirana na otpornosti RN i tako pretvorena u
2
toplotu
1
EDN 2
CVDD . (2.37)
2
Na osnovu dosadanje analize moe se zakljuiti da se tokom svakog
intervala u kome se logiki invertor nalazi tokom jedne prekidake periode disipira
1 2
energija CV DD , te je ukupna disipacija po jednoj prekidakoj periodi
2
ED1 CVDD2
. (2.38)
Kada logiki invertor menja logiko stanje sa uestanou f, onda je
dinamika disipacija snage invertora
PD fCVDD2
. (2.39)
Kao to se vidi iz (2.39), dinamika disipacija snage logikog invertora
linearna je funkcija prekidake uestanosti f i kapacitivnosti C, a od napona
napajanja zavisnost je kvadratna.
Moe se zakljuiti da se znaajno smanjenje dinamike disipacije moe
ostvariti smanjenjem napona napajanja VDD, a savremeni CMOS procesi
omoguuju sputanje napona napajanja na vrednosti od 1 V pa i nie.
Kapacitivnost C je u velikoj meri odreena geometrijom samih tranzistora
koji ine CMOS logiki invertor i ona se ne moe znaajno smanjiti. Na kraju,
smanjenje disipacije moe se ostvariri smanjenjem radne uestanosti f, to je u
suprotnosti sa stalno prisutnim zahtevom za to brim radom digitalnih sistema, a
to znai i za radom na to viim taktnim uestanostima.
50 Logika kola
Pored dinamike disipacije snage, koja je posledica protoka struje punjenja i

pranjenja kapacitivnosti, postoji i komponenta disipacije snage koja je povezana
sa prelaznim reimom kola u kome oba tranzistora provode u zasienju. Ova
komponenta dinamike disipacije snage zavisi od brzine promene ulaznog napona.
to je ta promena sporija, strujni impuls koji tee kroz oba tranzistora je iri te je
disipacija vea. Komponenta disipacije snage koja je povezana sa prolaskom kroz
prelaznu zonu kada oba tranzistora provode po pravilu je znatno manja od
dinamike disipacije snage PD.
Primer 2.4 Odrediti dinamiku disipaciju snage CMOS logikog invertora koji ima
napajanje 5 V i radi na 100 MHz. Smatrati da je ukupno kapacitivno
opterecenje 100 fF.
PD fCVDD
2
100 106 100 1015 52 250 W.
2.3.2 Osnovna i sloena CMOS logika kola
CMOS logiki invertor predstavlja najjednostavnije CMOS logiko kolo. U isto

vreme CMOS logiki invertor predstavlja osnovni element ijim proirivanjem se
dolazi do sloenijih CMOS logikih kola. Polazei od modela CMOS invertora
koji je dat na slici 2.15a, moe se doi do modela sloenijih CMOS logikih kola
sa veim brojem ulaza. Na slici 2.15b prikazan je model CMOS logikog kola sa
tri ulaza.
Slika 2.15 Model CMOS logikog invertora (a) i model troulaznog CMOS logikog kola (b).
Za razliku od CMOS logikog invertora, koji sadri jedan NMOS i jedan

PMOS tranzistor, sloenija CMOS logika kola moraju sadrati dve mree
tranzistora, jednu sa NMOS tranzistorima povezanu na masu i drugu, sa PMOS
tranzistorima, povezanu na napajanje. Ove dve mree rade komplementarno, kao
to je sluaj i sa NMOS i PMOS tranzistorima kod logikog invertora. To znai da
mrea sa NMOS tranzistorima treba da provodi, odnosno da obezbedi vezu izlaza
sa masom, za sve kombinacije promenljivih koje na izlazu daju logiku nulu, kako
bi napon na izlazu bio nizak. U isto vreme, mrea PMOS tranzistora treba da je
neprovodna, ime se spreava povezivanje napajanja sa masom. S druge strane, za
sve kombinacije ulaza koje daju jedinicu na izlazu PMOS mrea treba da provodi,
odnosno da obezbedi vezu izlaza i izvora napajanja, kako bi napon na izlazu bio
visok. Tada NMOS mrea treba da je neprovodna, to spreava povezivanje
napajanja i mase.
S obzirom na to da NMOS mrea sadri NMOS tranzistore koji provode
kada se na gejt dovede visok napon, da bi NMOS mrea provodila na ulaze treba
dovesti visok napon. Slino, da bi PMOS mrea provodila, napon na ulazima ove
mree napon mora biti nizak.
U poglavlju 1.4 je pokazano da se rednom vezom prekidakih elemenata
ostvaruje I operacija, dok se paralelnom vezom prekidaa dolazi do ILI operacije.
Na slici 2.16 dato je nekoliko primera realizacije NMOS prekidakih mrea.
Slika 2.16 Primeri NMOS prekidakih mrea.
Sa slike 2.16a se vidi da e tranzistor TA provoditi kada je na ulazu A visok

napon ili kada je na ulazu B visok napon. Tada e na izlazu Y biti nizak napon. To
znai da e izlaz Y biti u stanju logike nule kada je A jedinica ili B jedinica, to se
moe izraziti logikom funkcijom
Y A B , (2.40)
ili
52 Logika kola
Y A B . (2.41)
Mrea sa slike 2.16b e biti provodna samo ako je na ulazima A i B napon
jednovremeno visok i tada e napon na izlazu biti nizak, te je
Y A B , (2.42)
ili
Y A B . (2.43)
Mrea sa slike 2.16c e biti provodna ako je na ulazu A visok napon ili ako
je na ulazima B i C jednovremeno napon visok. Tada e na izlazu napon biti nizak,
i ovoj mrei odgovara logika funkcija
Y A B C , (2.44)
ili
Y A B C . (2.45)
Na slici 2.17 su dati primeri prekidakih mrea sa PMOS tranzistorima.
Slika 2.17 Primeri PMOS prekidakih mrea.
Mrea sa slike 2.17a e biti provodna ako je tranzistor TA provodan ili ako
je tranzistor TB provodan, odnosno ako je na ulazu A ili B napon nizak. Tada e na
izlazu Y napon biti visok, te je
Y A B . (2.46)
Na izlazu mree sa slike 2.17b napon e biti visok samo kada su
jednovremeno na ulazima A i B niski naponi
Y A B . (2.47)
Mrea sa slike 2.17c e biti provodna ako je napon na ulazu A nizak ili ako
je jednovremeno na ulazima B i C nizak napon. Tada e na izlazu napon biti visok
i jednak naponu napajanja, te je
Y A B C . (2.48)
Kada se raspolae NMOS i CMOS prekidakim mreama i razume njihovo

funkcionisanje, moe se prei na realizaciju osnovnih i ostalih CMOS logikih
kola. U crtanju ema logikih kola bie korieni tzv. "digitalni" simboli za
NMOS i PMOS tranzistore sa slike 2.8a, to se uobiajeno radi u slinoj literaturi.
CMOS NILI kolo
Na osnovu logike funkcije dvoulaznog NILI kola

Y A B A B , (2.49)
moe se zakljuiti da kada je na ulazu A ili na ulazu B visok napon, na izlazu Y je
nizak napon, te tada NMOS mrea mora biti provodna, tj. izlaz mora biti povezan
na masu. To znai da se kao NMOS mrea dvoulaznog NILI kola moe koristiti
mrea sa slike 2.16a.
Iz (2.49) se vidi da e na izlazu Y biti logika jedinica ako su i na ulazu A i
na ulazu B logike nule, tj. nizak napon. Na osnovu ovog zahteva moe se
zakljuiti da se PMOS mrea sastoji od dva redno povezana PMOS tranzistora iji
su ulazi A i B, kao to je prikazano na slici 2.17b. Na slici 2.18 je prikazano
dvoulazno CMOS NILI kolo koje je dobijeno povezivanjem odgovarajuih
dvoulaznih NMOS i PMOS mrea.
Slika 2.18 Dvoulazno CMOS

NILI kolo.
Dodavanjem logikog invertora sa slike 2.8b na izlaz NILI kola sa slike

2.18 dolazi se do dvoulaznog CMOS ILI kola.
CMOS NI kolo
Logika funkcija dvoulaznog NI kola data je jednainom

Y A B , (2.50)
54 Logika kola
koja se moe napisati i u obliku

Y A B . (2.51)
Iz (2.50) se vidi da e na izlazu kola Y biti nizak napon samo kada su na oba
ulaza, i na ulazu A i na ulazu B, visoki naponi. To znai da mreu NMOS
tranzistora ine dva redno povezana NMOS tranzistora, kao to je prikazano na
slici 2.16b.
Za realizaciju mree PMOS tranzistora moe se poi od (2.51). Napon na
izlazu kola Y e biti visok ako je napon na ulazu A nizak ili ako je napon na ulazu
B nizak. PMOS mrea koja obezbeuje opisanu funkciju sastoji se iz dva paralelno
povezana PMOS tranzistora sa ijim gejtovima su povezani ulazi A i B, kao to je
prikazano na slici 2.17a. Povezivanjem navedenih NMOS i PMOS mree dobija se
CMOS NI kolo koje je prikazano na slici 2.19.
Slika 2.19 Dvoulazno CMOS

NI kolo.
Na osnovu kola sa slike 2.19 lako je zakljuiti da se poveanje broja ulaza

logikog NI kola postie dodavanjem NMOS tranzistora na red sa tranzistorima
TNA i TNB, i PMOS tranzistora paralelno tranzistorima TPA i TPB.
Dodavanjem logikog invertora sa slike 2.8b na izlaz logikog NI kola
dolazi se do dvoulaznog CMOS I kola.
Sloena CMOS logika kola
Realizacija jednog sloenijeg CMOS logikog kola bie analizirana na primeru

kola koje vri logiku funkciju
Y A( B CD) . (2.52)
Komplementiranjem funkcije (2.52) dobija se
Y A( B CD) . (2.53)
Iz (2.53) se vidi da e na izlazu kola Y napon biti nizak ako je na ulazu A
visok napon i ako su u isto vreme ili ulaz B ili oba ulaza C i D na visokom
naponskom nivou, odakle se dolazi do strukture NMOS mree. NMOS mrea se

sastoji od redne veze tranzistora TNA i grane u kojoj su paralelno povezani
tranzistori TNB i redna veza tranzistora TNC i TND.
Da bi se dolo do PMOS mree potrebno je izlaz Y izraziti kao funkciju
komplementarnih vrednosti ulaznih promenljih. Primenom DeMorganove teoreme
na (2.52) dobija se
Y A B(C D) . (2.54)
Iz (2.54) se vidi da e na izlazu kola Y napon biti visok ako je na ulazu A
nizak napon ili ako je na ulazu B nizak napon i ako su u isto vreme ulazi C ili D na
niskom naponskom nivou. Ovakva funkcija PMOS mree ostvaruje se ako se
tranzistoru TPA paralelno povee grana u kojoj je tranzistor T PB povezan na red sa
paralelnom vezom tranzistora TPC i TPD. Kompletno CMOS logiko kolo kojim se
realizuje sloena funkcija (2.52) prikazano je na slici 2.20.
Slika 2.20 etvoroulazno CMOS

logiko kolo koim se realizuje
logika funkcija Y A( B CD) .
Na osnovu dosadanjih analiza moe se zakljuiti da je NMOS mreu

najjednostavnije realizovati ako se komplementirana funkcija Y izrazi kao
funkcija nekomplementarnih logikih promenljivih. Za realizaciju PMOS mree
funkciju Y treba izraziti kao funkciju komplementarnih promenljivih.
Ako se paljivije analizira kolo sa slike 2.20, moe se zapaziti da su mree
NMOS i PMOS tranzistora dualne mree. Ako u jednoj mrei postoji grana u kojoj
su tranzistori povezani na red, u drugoj mrei e postojati grana sa paralelno
povezanim tranzistorima. To znai da se jedna mrea moe dobiti iz druge, ime
se postupak realizacije logikog kola znaajno uproava.
56 Logika kola
Trostatika CMOS kola
Kao to se iz dosadanje analize moglo videti, CMOS logika kola imaju dva
mogua logika stanja na izlazu, logiku nulu ili logiku jedinicu. Ako je na izlazu
CMOS kola bilo koje od ova dva stanja, provodan je jedan tranzistor kod logikog
invertora ili je provodna jedna mrea tranzistora kod ostalih osnovnih ili sloenih
logikih kola, pa je izlazna otpornost kola mala. U digitalnim, a posebno u
raunarskim sistemima, redovno se javlja potreba za povezivanjem izlaza vie
logikih kola na jednu zajedniku liniju. Povezivanje dva ili vie niskoimpedansna
izlaza na zajedniku liniju dovelo bi do konflikta na toj liniji, a ako izlazni stepen
nema strujno ogranienje, i do pregorevanja kola.
Napred opisani problem moe se reiti modifikovanjem izlaza logikog
kola, tako da ono pored ranije definisanih stanja logike nule i logike jedinice
poseduje i tree stanje u kome je izlazna impedansa kola visoka. Kola koja
poseduju ovo tree stanje na izlazu nazivaju se trostatika. Na slici 2.21 dat je
primer trostatikog CMOS invertora.
Slika 2.21 Trostatiki

CMOS invertor:
(a) ema kola;
(b) kombinaciona tablica;
(c) grafiki simbol.
Kolo sa slike 2.21 vri funkciju logikog invertora kada je signal dozvole E
(eng. Enable) u stanju logike jedinice. Kada je upravljaki ulaz E=1 tranzistori
TN2 i TP2 provode, a stanje na izlazu kola zavisi od stanja na ulazu.
Kada je signal dozvole E=0, tranzistori TN2 i TP2 su neprovodni, izlaz kola je
odvojen od mase i od napajanja te je izlazna otpornost kola vrlo velika i ona iznosi
nekoliko hiljada M. Ovakvo stanje kola naziva se stanje visoke impedanse i
oznaava se sa Z. Na slici 2.21b prikazan je grafiki simbol za trostaiki invertor a
na slici 2.21c rad trostatikog invertora prikazan je pomou kombinacione tablice.
Kada se ispred trostatikog invertora doda jo jedan logiki invertor, dolazi
se do osnovnog kola trostatikog bafera. Trostatiki baferi se grade tako da u
odnosu na standardna logika kola imaju poveani izlazni faktor grananja, te se
nazivaju trostatiki drajveri.
Kola sa otvorenim drejnom
Ako se izostavi mrea PMOS tranzistora u modelu CMOS kola sa slike 2.15b,
dolazi se do jedne veoma korisne klase logikih kola kod kojih je izlaz otvoren, te
se ona nazivaju kola sa otvorenim drejnom. Na slici 2.22a data je ema NI kola sa
otvorenim drejnom.
(b)
(a) (c)
Slika 2.22 NI kolo sa otvorenim drejnom: (a) ema kola; (b) kombinaciona tablica; (c)
grafiki simbol.
U kolu sa slike 2.22a drejn tranzistora TA je ostavljen nepovezan. Ako

napon na izlazu nije nizak, izlaz kola je "otvoren", kao to je naznaeno u tablici
istinitosti za ovo kolo (slika 2.22b). Za oznaavanje izlaza kola sa otvorenim
drejnom koristi se simbol kao na slici 2.22c.
Da bi kolo sa otvorenim drejnom obavljalo svoju funkciju, potrebno je
izmeu izlaza kola i napajanja povezati otpornik. Ovaj otpornik obezbeuje struju
drejna kada je na izlazu nizak naponski nivo, odnosno povlai izlaz na visok
naponski nivo kada je na izlazu logika jedinica. Zbog toga se ovaj otpornik
naziva pull-up otpornik, od engleskog izraza povui.
Kolo sa otvorenim drejnom moe se koristiti za upravljanje LED diodom,
kao to je to prikazano na slici 2.23.
Ako je na bilo kom od dva ulaza kola sa slike 2.23 nizak napon,
odgovarajui NMOS tranzistor e biti neprovodan, kroz diodu nee tei struja i
ona nee svetleti. Ako su naponi na ulazu A i ulazu B visoki, oba tranzistora e
provoditi, izlaz e biti na nivou logike nule i LED dioda e svetleti.
Pri izboru vrednost pull-up otpornika treba voditi rauna o vie faktora.
Minimalna vrednost otpornosti limitirana je maksimalnom strujom drejna
tranzistora TA i TB. Izborom velike vrednosti pull-up otpornosti smanjuje se brzina
rada kola, koja je definisana proizvodom ove otpornosti i ukupne ekvivalentne
parazitne kapacitivnosti na izlazu kola.
58 Logika kola
Slika 2.23 Upravljanje LED diodom kolom sa otvorenim drejnom.
Transmisiono CMOS kolo
Transmisiono CMOS kolo (transmission gate) vri funkciju elektronskog

prekidaa i ono se koristi za formiranje sloenih logikih mrea u CMOS tehnici.
Transmisiono CMOS kolo, kao to se vidi sa slike 2.24, sastoji se od jednog
NMOS i jednog PMOS tranzistora, koji se pobuuju komplementarnim signalima.
Kada je signal dozvole E=0 tranzistori ne provode, te je veza izmeu taaka A i B
raskinuta. Kada je E=1 take A i B su kratkospojene.
Slika 2.24 Transmisiono CMOS kola: (a) uproena ema; (b) grafiki simbol.
S obzirom na to da MOS tranzistori provode struju u oba smera,

transmisiono CMOS kolo se ponaa kao bidirekcioni prekida, te se naziva i
bilateralni prekida.
Nekorieni ulazi logikih kola
U realizaciji digitalnih sistema est je sluaj da se ne iskoriste svi raspoloivi ulazi

logikog kola. Neiskorieni ulazi CMOS kola ne smeju se ostaviti nepovezani ili,
kako se esto kae, da budu plivajui (floating).
Ulazi CMOS kola imaju veoma veliku ulaznu otpornost tako da i mali um
moe plivajui ulaz prebaciti na nivo logike jedinice, unosei na taj nain greku
u rad sistema. Zbog toga se mora pri projektovanju digitalnog sistema definisati
stanje na naiskorienim ulazima logikih kola tako da kola obavljaju planiranu
funkciju. Na slici 2.25 prikazano je povezivanje neiskorienih ulaza kod CMOS
NI i NILI kola.
Slika 2.25 Povezivanje neiskorienih ulaza kod CMOS NI (a) i (b) i NILI kola (c).
Neiskorieni ulazi mogu se spojiti na masu, spojiti na napon napajanja ili

povezati sa korienim ulazima. Neiskorien ulaz NI kola moe se spojiti sa
korienim, kao to je prikazano na slici 2.25a. Neiskorien ulaz I ili NI kola
moe se spojiti sa napajanjem, ime se na ovaj ulaz dovodi logika jedinica (slika
2.25b). Neiskorieni ulazi NILI kola najee se vezuju na masu (slika 2.25c).
Povezivanje neiskorienih ulaza na napajanje vri se preko pull-up
otpornika. Povezivanje neiskorienih ulaza na masu vri se preko tzv. pull-down
otpornika, pomou kojih se ulazi "povlae" na nulti potencijal. Otpornosti ovih
otpornika kreu se u opsegu od 1 do 10 k, a jedan otpornik moe se koristiti za
povezivanje veeg broja neiskorienih ulaza.
2.4 Bipolarna logika kola
Osnovni elementi koji se koriste u realizaciji digitalnih kola u bipolarnoj

tehnologiji su diode i bipolarni tranzistori. Najjednostavnija digitalna kola
realizovana u bipolarnoj tehnici sadre diode i otpornike i ona se nazivaju diodna
logika kola. U standardnim tranzistor-tranzistor logikim kolima (TTL) bipolarni
tranzistori se koriste za obavljanje logikih funkcija ali i za realizaciju izlaznog
stepena. Kod mlaih familija TTL logikih kola, kao to je LS-TTL familija male
potronje sa otki tranzistorima (Low-power Schottky), za obavljanje prekidakih
60 Logika kola
funkcija koriste se diode a tranzistori slue da smanje izlaznu otpornost i poveaju

strujni kapacitet kola. Kod logikih kola sa emitorskom spregom (ECL - Emitter
Coupled Logic) tranzistori rade u aktivnoj oblasti ime se postiu veoma velike
brzine rada. Meutim, ova kola imaju i veoma veliku potronju, to je upravo
posledica rada tranzistora u aktivnoj oblasti. BiCMOS familija logikih kola je
nastala kao plod nastojanja da se kombinovanjem bipolarne i CMOS tehnologije
doe do logikih kola male potronje i velike brzine rada. Kod BiCMOS logikih
kola ulazna i prekidaka kola realizovana su pomou CMOS tranzistora, ime je
obezbeena mala potronja, dok je izlazni stepen realizovan korienjem
bipolarnih tranzistora, ime se ostvaruje velika brzina i veliki strujni kapacitet
kola.
Poznato je da su digitalna kola realizovana u bipolarnoj tehnologiji skoro u
potpunosti zamenjena CMOS logikim kolima. Meutim, poznavanje
funkcionisanja i osnovnih karakteristika bipolarnih logikih kola moe, pored
korisnog proirivanja znanja, imati i praktinu primenu, posebno kada se zahteva
povezivanje TTL i CMOS logikih kola. Iz navedenih razloga u nastavku e, u
kratkim crtama, biti prikazani tipini predstavnici logikih kola realizovanih u
bipolarnoj tehnologiji.
Diodna logika kola
Diodna logika kola su po formi vrlo jednostavna i ona sadre samo diode i
otpornike. Diode u logikim kolima slue kao prekidai. Direktno polarisana dioda
se moe posmatrati kao zatvoren prekida koji ima malu otpornost dok napon na
direktno polarisanoj silicijumskoj diodi iznosi oko 0.7 V. Kroz inverzno
polarisanu diodu tee vrlo mala struja, koja se praktino moe zanemariti, te se
inverzno polarisana stuja ponaa kao otvoren prekida. Na slici 2.26a prikazano je
dvoulazno diodno I kolo.
Ako se na oba ulaza kola sa slike 2.26a dovede visok napon vA=vB=VCC, obe
diode su neprovodne te kroz otpornost R ne tee struja i izlazni napon e biti visok
vY VOH VCC . (2.55)
Ako se na oba ulaza kola sa slike 2.26a dovede nizak napon vA=vB=0 V, obe
diode su direktno polarisane i napon na izlazu bie nizak i jednak naponu
provodne diode
vY VOL VD . (2.56)
Napon na izlazu e biti nizak i kada se na samo jedan ulaz kola sa slike
2.26a dovede napon logike nule, te se rad ovog kola moe predstaviti
kombinacionom tablicom koja je data na slici 2.26b.
Ako se pretpostavi da je na ulaz A diodnog kola sa slike 2.26a doveden sa
izlaza istog takvog diodnog kola napon logike nule VD, onda e napon na izlazu
biti vY=VOL=VD+VD=1.4 V, to znai da svako kaskadno povezano diodno I kolo
unosi poveanje nivoa logike nule za VD=0.7 V.
A B Y
0 0 0
0 1 0
1 0 0
1 1 1
(a) (b)
Slika 2.26 Dvoulazno diodno I kolo: elektrina ema; (b) kombinaciona tablica.
Ako se dve diode i otpornik poveu kao na slici 2.27a, dolazi se do

dvoulaznog diodnog ILI kola. Analizom rada kola, koja je ekvivalentna onoj ui-
njenoj za diodno I kolo, popunjava se kombinaciona tablica koja je data na slici
2.27b, ime se potvruje da ovo kolo obavlja logiku ILI funkciju.
A B Y
0 0 0
0 1 1
1 0 1
1 1 1
(a) (b)
Slika 2.27 Diodno ILI kolo: (a) ema kola; (b) kombinaciona tablica.
Napon logike nule na izlazu diodnog ILI kola je

vY VOL 0 V. (2.57)
Ako se na ulaz kola dovede napon logike jedinice VCC, onda je napon lo-
gike jedinice na izlazu
vY VOH VCC VD , (2.58)
pri emu je sa VD oznaen napon provodne diode koji iznosi 0.7 V.
Kada se kaskadno poveu dva diodna ILI kola i na ulaz prvog dovede napon
logike jedinice koji je jednak VCC, onda e na izlazu drugog logikog kola napon
logike jedinice iznositi VOH=VCC-2VD, to znai da kod kaskadne veze diodnih ILI
kola svako kolo unosi smanjenje nivoa logike jedinice za VD.
Kaskadnim povezivanjem diodnih I kola nivo logike nule se poveava za
VD dok se kaskadnim povezivanjem diodnih ILI kola nivo logike jedinice
62 Logika kola
smanjuje za VD. Da bi diodna logika kola mogla i praktino da se primene,

potrebno je izvriti vraanje visokog i niskog naponskog nivoa na izlazu kola na
poetne vrednosti, to se moe ostvariti korienjem tranzistorskog izlaznog
stepena. Primenom ovakvog koncepta dolazi se do TTL logikih kola.
Invertor sa bipolarnim tranzistorom
Osnovna konfiguracija logikog invertzora sa bipolarnim tranzistorom data je na

slici 2.28a. Za realizaciju logikog invertora koriste se otpornici RB i RC i jedan
npn tranzistor.
Slika 2.28 Inveror sa bipolarnim tranzistorom: (a) ema kola; (b) karakteristika prenosa.
Ako je ulazni napon vU manji od napona praga VBET, tranzistor je zakoen pa

je izlazni napon jednak vI VCC . Ako se ulazni napon povea i postane vei od
VBET tranzistor e iz neprovodnog stanja postati provodan i radie u aktivnom
reimu. Sa daljim poveanjem ulaznog napona izlazni napon e se smanjivati, sve
dok tranzistor ne ue u zasienje, kada je vI VCES . Na osnovu sprovedene analize
dolazi se do karakteristike prenosa invertora, koja je data na slici 2.28b.
Kada je ulazni napon nizak, napon na izlazu invertora je visok i iznosi
VOH VCC . (2.59)
Napon na ulazu pri kome tranzistor iz neprovodnog prelazi u provodno
stanje predstavlja maksimalnu vrednost napona logike nule na ulazu VIL i on
iznosi
VIL VBET 0.7 V. (2.60)
Nivo logike nule na izlazu VOL je napon izmeu kolektora i emitora
zasienog tranzistora
VOL VCES 0.2 V. (2.61)
Kada tranzistor radi u zasienju kolektorska struja je data izrazom
VCC VCES
I CS . (2.62)
RC
Da bi se osigurao rad tranzistora u zasienju potrebno je da bazna struja ne

bude manja od
I CS
. I BS (2.63)

S druge strane, minimalna vrednost bazne struje kada je na ulazu visok naponski
nivo, data je izrazom
VIH VBES
I BS . (2.64)
RB
te se iz (2.62) - (2.64) dobija
RB VCC VCES
VIH VBES . (2.65)
RC
Minimalna vrednost napona logike jedinice na ulazu VIH invertora sa
bipolarnim tranzistorom ima tipinu vrednost oko 2.0 V.
Kada je tranzistor u zasienju kada doe do promene stanja na ulazu
invertora, do promene na izlazu ne dolazi trenutno. Da bi tranzistor izaao iz
zasienja potrebno je odreeno vreme da se eliminie viak manjinskih nosilaca
nagomilanih u bazi. Ovo vreme se naziva vreme nagomilavanja (storage time) i
njime je u najveoj meri odreeno kanjenje logikog kola.
Vreme nagomilavanja, pa samim tim i kanjenje, moe se znaajno
redukovati ako se ne dozvoli da tranzistor radi u zasienju. Ovo se postie
dodavanjem otki diode (Schottky diode) izmeu baze i kolektora tranzistora, kao
to je prikazano na slici 2.29, a dobijena konfiguracija se naziva otki tranzistor.
Slika 2.29 otki tranzistor:

(a) kolo; (b) simbol.
otki diodu ini spoj metala i slabo dopiranog poluprovodnika n tipa. U

poreenju sa standardnim silicijumskim diodama otki diode imaju znatno manji
pad napona koji iznosi oko 0.4 V.
TTL logika kola
Postoji vei broj familija TTL logikih kola koje se razlikuju po potronji, brzini
rada i drugim karakteristikama. Dvoulazno NI kolo sa slike 2.30, koje e ovde biti
analizirano, pripada reprezentativnoj TTL familiji logikih kola male potronje sa
otki tranzistorima (TTL-LS).
64 Logika kola
Slika 2.30 Dvolulazno NI kolo iz TTL-LS familije.
Logika funkcija NI kola sa slike 2.30 ostvarena je kombinovanjem I

funkcije diodnog kola i invertorske funkcije realizovane pomou otki tranzistora.
Diode D1A i D1B i otpornik R1 obrazuju diodno I kolo. Diode D2A i D2B su zatitne i
one se koriste da ogranie nivo neeljenih negativnih impulsnih smetnji koje se
mogu javiti na ulazu. Pozitivni impulsi smetnji, koji bi se mogli javiti na ulazu,
inverzno polariu otki diode D1A i D1B. Bez obzira na to to ovi impulsi mogu biti
dovoljni da dovedu do proboja spoja, nee doi do nepoeljnog efekta jer im je
trajanje po pravilu kratko a otpornost R1 ograniava stuju proboja.
Tranzistor T2 i otpornosti R2-R4 formiraju obrta faze koji upravlja izlaznim
stepenom. Ovaj tranzistor je zakoen kada je napon VX na izlazu diodnog kola
nizak a provodan kada je VX visok. Izlazni stepen ine tranzistori T4 i T5, pri emu
tranzistor T4 predstavlja aktivno optereenje invertorskog tranzistora T5.
Tranzistori T4 i T5 ne provode istovremeno, ve naizmenino, zavisno od stanja
izlaza. Slino kao kod CMOS invertora, ovi tranzistori povlae izlaz u stanje
logike nule ili stanje logike jedinice, te se ovakav izlazni stepen naziva push-pull
ili totem-pole.
Za poveanje strujnog kapaciteta izlaza kola tranzistori T3 i T4 su povezani u
Darlingtonovu spregu. Poto je emitor tranzistora T3 direktno povezan na bazu
tranzistora T4, ukupno pojaanje Darlingtonove sprege koju obrazuju ova dva
tranzistora 34 jednako je proizvodu pojedinanih strujnih pojaanja tranzistora,
34=34. Diode D3 i D4 imaju ulogu da ubrzaju prelazne procese u izlaznom
stepenu kola. Pri prelasku tranzistora T4 u neprovodno stanje dioda D3 odvodi
baznu struju na kolektor tranzistora T2 koji radi u aktivnom reimu. To dovodi do
breg koenja tranzistora T4 i ubrzanog ukljuivanja tranzistora T5 jer se u njegovu
bazu ubacuje dodatna struja. Dioda D4 omoguuje bre pranjenje parazitnih

kapacitivnosti na izlazu kola. Uloga tranzistora T6 je da u procesu koenja T5
odvede viak naelektrisanja iz baze ovog tranzistora i tako ubrza njegovo koenje.
Rad dvoulaznog TTL-LS kola sa slike 2.30 sistematizovan je u tabeli sa
slike 2.31.
A B T2 T3 T4 T5 T6 Y
0 0 1
0 1 1
1 0 1
1 1 0
Slika 2.31 Rad dvoulaznog NI kola sa slike 2.30 (tranzistor: -zakoen; -provodan) .
Iz tabele sa slike 2.31 se vidi da kolo obavlja logiku NI funkciju.

Poveanje broja ulaza postie se dodavanjem dioda u ulaznom diodnom kolu.
TTL-LS logiki invertor se realizuje kao jednoulazno NI kolo, tako to se u kolu
sa slike 2.30 izostave diode D1B i D2B.
glava 3
Sekvencijalna kola
Kod kombinacionih kola, koja su analizirana u prethodnoj glavi, stanje na izlazu

kola zavisi samo od trenutnog stanja ulaza, to znai da kombinaciona kola nemaju
mogunost pamenja stanja, odnosno memorisanja.
Memorisanje logikog stanja je veoma vano u obradi digitalnih signala. Na
taj nain pamte se podaci i programi u raunaru, ali se memorisanje stanja moe
iskoristiti i za privremeno pamenje stanja na izlazu kombinacione mree, kako bi
se kasnije iskoristilo u radu digitalnog sistema.
Kola kod kojih stanje na izlazu zavisi od trenutnog stanja na ulazu i od
prethodnih stanja na ulazu, ili od sekvence ulaznih signala, nazivaju se
sekvencijalna kola. Sekvencijalna kola, koja se nazivaju i regenerativna kola,
mogu se podeliti na bistabilna, monostabilna i astabilna. esto se monostabilna i
astabilna kola svrstavaju i u grupu impulsnih kola, pri emu se monostabilna kola
nazivaju i monovibratori a astabilna multivibratori.
Bistabilna kola imaju dva stabilna stanja u kojima mogu ostati
neogranieno dugo. Do prelaza iz jednog u drugo stabilno stanje dolazi jedino pod
dejstvom pobudnog signala. Bistabilna kola mogu se koristiti za memorisanje
jednog bita, tako to e jedno stabilno stanje odgovarati logikoj nuli a drugo
jedinici. Postoje dve vrste bistabilnih kola, le kola i flipflopovi. Obe navedene
vrste bistabilnih kola bie analizirane u narednim poglavljima.
Monostabilna kola imaju samo jedno stabilno stanje. Ona ostaju u stabilnom
stanju sve dok pod dejstvom pobudnog signala ne preu u drugo, kvazistabilno
stanje. Po isteku odreenog vremena, koje je definisano parametrima kola,
monostabilno kolo se vraa u stabilno stanje. Monostabilno regenerativno kolo se
naziva monostabilni multivibrator.
Astabilna kola nemaju ni jedno stabilno stanje i kod njih su oba stanja
kvazistabilna. Kvazistabilna stanja se sukcesivno smenjuju i kolo osciluje izmeu
ovih stanja. Astabilna kola se nazivaju astabilni multivibratori ili relaksacioni
oscilatori.
3.1 Bistabilna kola

Za razumevanje principa funkcionisanja bistabilnih kola, korisno je
analizirati ponaanje kola sa slike 3.1a. Ovo kolo se sastoji od dva logika
invertora koji su povezani tako da je ostvarena pozitivna povratna sprega.
S obzirom na to da je ulazna otpornost logikih invertora beskonano
velika, raskidanje povratne sprege nee dovesti do promene prenosne
karakteristike kola sa slike 3.1a, te se ona moe odrediti pomou kola sa slike
3.1b.
Prenosna karakteristika dva na red povezana logika invertora sa slike 3.1b
ima oblik koji je dat na slici 3.1c. Na slici 3.1c ucrtana je i prava vW = vZ, koja se
dobija kada se taka Z povee sa takom W, odnosno kolo vrati u prvobitni oblik.
Slika 3.1 (a) Osnovno regenerativno kolo: (b) Regenerativno kolo kod koga je raskinuta
povratna sprega: (c) Odreivanje radnih taaka regenerativnog kola.
Kao to se vidi sa slike 3.1c, prava vW = vZ see karakteristiku prenosa kola

sa povratnom spregom u tri take: A, B i C. To znai da bi svaka od ove tri take
mogla da bude radna taka posmatranog kola. Lako se moe pokazati da su take
A i C stabilne radne take u kojima kolo moe ostati neogranieno dugo i da taka
B nije stabilna radna taka posmatranog kola.
Naime, ako iz bilo kog razloga, na primer zbog neizbeno prisutnog uma,
doe do malog porasta napona vW, promena napona vX e biti znatno vea jer u
okolini take B invertor I1 radi kao pojaava. Pojaani signal vX dodatno e
pojaati invertor I2, koji takoe u okolini take B radi kao pojaava. Kako je izlaz
invertora I2 povezan sa ulazom invertora I1, proces pojaanja ili regeneracija
izazvane promene e se nastaviti, te e doi do pomeranja radne take B prema
taki C, kao to je ilustrovano na slici 3.2.
Kako je u taki C pojaanje invertora jednako nuli, proces pojaanja signala
se zaustavlja i uspostavljeno stanje e biti stabilno. Da je u poetnom trenutku
dolo do pada napona vW, taka B bi se kretala nanie sve dok se ne zaustavi u
poloaju A, koji takoe predstavlja stabilno stanje posmatranog kola. S obzirom na
to da kolo ima dva stabilna stanja, ono se naziva bistabilno kolo.
68 Sekvencijalna kola
Slika 3.2 Ilustracija procesa

prelaska kola sa slike 3.1a iz
nestabilne u stabilnu radnu taku.
Taka B nije stabilna radna taka i
male promene napona vW
dovode do prelaza iz radne take
B u taku A ili taku C.
Ako se take X i Z smatraju izlazima kola sa slike 3.1a, onda je u stabilnom

stanju koje odgovara radnoj taki A napon vX visok (vX = VOH), dok je napon vZ u
taki Z nizak (vZ = VOL). U stabilnom stanju koje odgovara radnoj tai C, napon vX
je nizak (vX = VOL) a napon vZ visok (vZ = VOH ). Na osnovu prethodne analize
moe se zakljuiti da su izlazi posmatranog kola komplementarni.
Da bi bistabilno kolo prelo iz jednog stabilnog stanja u drugo mora se
dovesti spoljanja pobuda, koja kolo postavlja u jedno od dva stabilna stanja. Na
taj nain se pamti ili memorie spoljanja akcija koja je dovela do postavljanja
kola u odreeno stabilno stanje. Za uvoenje pobudnog signala u kolo povratne
sprege potrebno je umesto logikih invertora koristiti dvoulazna logika kola.
Zbog toga se za realizaciju bistabilnih kola koriste dvoulazna NILI i dvoulazna NI
kola.
Postoje dve vrste bistabilnih kola. Bistabilna kola kod kojih do promene
izlaza moe doi u bilo kom trenutku kada doe do promene ulaza, izuzev ako ova
promena nije onemoguena dodatnim signalom dozvole, nazivaju se le kola
(latch). Bistabilna kola kod kojih do promene stanja dolazi samo posle dovoenja
odgovarajue ivice pobudnog signala nazivaju se flipflopovi.
3.1.1 Le kola
Kod le kola, izlaz stalno prati promene na ulazu, te se za ova kola moe rei da su
transparentna. Le kola mogu posedovati i ulaz za signal dozvole, kada do
promene stanja izlaza moe doi samo ako je signal dozvole aktivan. Postoji vie
vrsta le kola, a ovde e biti analizirani SR le sa NILI i NI kolima, SR le sa
dozvolom i D le.
SR le sa NILI kolima
Ako se invertori u kolu sa slike 3.1a zamene NILI kolima sa dva ulaza, dolazi se
do SR lea sa NILI kolima koji je predstavljen na slici 3.3a.
Slika 3.3 (a) SR le sa NILI kolima; (b) uobiajena simetrina forma SR lea sa NILI kolima;
(c) grafiki simbol SR lea.
Ulazi logikog kola sa slike 3.3a oznaeni su sa S i R a izlazi sa Q i Q . Ako

je S = 0 i R = 0, izlazi Q i Q e ostati u zateenom stanju. To znai da kombinacija
na ulazu S = R = 0 ne dovodi do promene stanja izlaza lea.
Ako je na ulazu R logika jedinica a na ulazu S logika nula, izlaz Q e biti
postavljen u stanje logike nule a izlaz Q u stanje logike jedinice bez obzira na
prethodno stanje izlaza. Kada se na ulaz dovede kombinacija S = 0 i R = 1, izlaz
lea zauzima stanje Q = 0 i Q = 1, te se kae se da je le resetovan. Slino, ako je
na ulazu S logika jedinica a na ulazu R logika nula, izlaz Q e biti postavljen u
stanje logike jedinice a izlaz Q u stanju logike nule bez obzira na prethodno
stanje. Kada je na izlazu Q = 1 i Q = 0, onda se kae da je le setovan. Zbog toga
se ovo bistabilno kolo naziva set-reset le ili krae SR le.
Kao to se vidi iz sprovedene analize, setovanje lea vri se dovoenjem
logike jedinice na S ulaz, a resetovanje dovoenjem jedinice na R ulaz. Poto se
postavljanje stanja lea vri dovoenjem logike jedinice na odgovarajui ulaz
kola, kae se da je aktivni nivo visok.
Ako se na ulazu lea pojavi kombinacija S = R = 1, oba izlaza prelaze u
stenje logike nule. S obzirom na to da izlazi bistabilnog kola moraju biti
komplementarni, kolo ne radi kao bistabilno, te je kombinacija na ulazu S = R = 1
nedozvoljena. Na slici 3.3b SR le sa NILI kolim nacrtan je u uobiajenoj,
simetrinoj formi. Na slici 3.3c dat je grafiki simbol za SR le.
Rad SR lea koji je realizovan sa NILI kolima moe se predstaviti
funkcionalnom tablicom (tabela 3.1) koja sadri sve mogue kombinacije stanja na
ulazima i odgovarajua stanja na izlazima lea. U ovoj tabeli sa Qn je oznaeno
trenutno a sa Qn+1 naredno stanje.
U sintezi sekvencijalnih mrea se pored funkcionalne tabele koristi i
eksitaciona tabela ili tabela pobude. Eksitaciona tabela se moe izvesti iz
funkcionalne tabele i ona pokazuje stanje na ulazima koje prevode kolo u eljeno
stanje. Za pojedine prelaze nije vano da li je na nekom ulazu 0 ili 1 i takvo stanje
na ulazu oznaava se sa x. U tabeli 3.1b data je eksitaciona tabela SR lea sa NILI
kolima.
Tabela 3.1 (a) Funkcionalna i (b) eksitaciona tabela SR lea sa NILI kolima.
S R Qn+1 Q n1 Qn Qn+1 S R
0 0 Qn Qn 0 0 0 x
0 1 0 1 0 1 1 0
1 0 1 0 1 0 0 1
Nedozvoljeno
1 1 stanje 1 1 x 0
(a) (b)
Rad SR lea se moe opisati i pomou logike funkcije, koja se naziva

funkcionalna jednaina ili karakteristina jednaina. Na osnovu funkcionalne
tabele SR lea moe se napisati njegova funkcionalna jednaina
Qn1 S R S RQn , (3.1)
koja se moe predstaviti i u minimalnoj formi
Qn1 S RQn . (3.2)
Rad SR lea sa NILI kolima ilustrovan je vremenskim dijagramom signala
na slici 3.4.
Slika 3.4 Ilustracija rada SR lea sa NILI kolima.
Polazei od logike eme SR lea sa NILI kolima, koja je data na slici 3.3b,
dolazi se do realizacije ovog lea u CMOS tehnici. Na slici 3.5 data je elektrina
ema CMOS SR lea.
Slika 3.5 CMOS realizacija SR lea sa NILI kolima.
Sa slike 3.5 se vidi da su u realizaciji SR lea koriena dva CMOS NILI

kola, koja su analizirana u drugoj glavi i predstavljena na slici 2.18.
Za analizu dinamikih karakteristika SR lea mogu posluiti vremenski
dijagrami signala sa slike 3.6.
Slika 3.6 Vremenske karakteristike SR lea
Vreme kanjenja se definie kao interval vremena koji protekne od promene

signala na ulazu do promene signala na izlazu lea. Za SR le se mogu definisati
vremena kanjenja izmeu ulaza S i izlaza Q i Q i izmeu ulaza R i izlaza Q i Q .
Pored toga, vreme kanjenja se moe specificirati pri prelazu signala na ulazu sa
niskog na visok nivo i pri prelazu ulaznog signala sa visokog na nizak nivo. Prelaz
signala na S ulazu sa niskog na visok nivo, koji je na slici 3.6 oznaen sa (1),
dovodi do promene stanja na izlazu Q sa kanjenjem tpLH(SQ). Slino, prelaz signala
na R ulazu sa niskog na visok nivo, koji je na slici 3.6 oznaen sa (2), dovodi do
promene stanja na izlazu Q sa kanjenjem tpHL(RQ). Mogu se definisati i vremena
kanjenja t pHL( S Q) i t pLH ( RQ) , koja nisu prikazana na slici 3.6.
Vana vremenska karakteristika lea je i minimalna irina pobudnog
impulsa tpwmin (minimum pulse width). Da bi izlaz lea zauzeo stabilno stanje
trajanje pobudnog signala treba da bude due od ukupnog kanjenja u krunoj

petlji koja obuhvata oba NILI kola i koje iznosi tpHL+tpLH. Ako je irina impulsa na
S ili R ulazu manja od minimalne, le odlazi u nestabilno stanje (metastable state)
i u ovom stanju ostaje sve dok se na ulaz ne dovede impuls ije je trajanje due od
tpwmin.
SR le sa NI kolima
Za realizaciju SR lea mogu se umesto NILI kola koristiti NI kola, kao to

je prikazano na slici 3.7a. Na slici 3.7b predstavljen je grafiki simbol koji se
koristi za SR le sa NI kolima.
Slika 3.7 SR le NI kolima: (a)

logika ema; (b) grafiki simbol.
Analizom SR lea sa NI kolima dolazi se do funkcionalne tablice 3.2. Iz ove

tablice se vidi da se postavljanje izlaza Q u stanje logike jedinice vri
kombinacijom S 0 i R 1 , dok se postavljanje izlaza u stanje Q = 0 vri
kombinacijom S 1 i R 0 . Moe se zapaziti da se kod SR lea sa NI kolima
setovanje lea vri dovoenjem logike nule na S ulaz i da se resetovanje vri
dovoenjem nule na R ulaz, te se kae da je aktivan nizak nivo. Zbog toga su na
emi ovog bistabilnog kola ulazi oznaeni sa S i R , a na grafikom simbolu kola
na ulazima se nalaze kruii.
Izmeu SR lea sa NILI kolima i SR lea sa NI kolima postoji jo jedna
razlika. Ona se odnosi na nedozvoljenu kombinaciju na ulazu. Kod SR lea sa
NILI kolima nedozvoljena kombinacija na ulazu je S = 1 i R = 1, dok je kod SR
lea sa NI kolima nedozvoljena kombinacija na ulazu S 0 i R 0 .
Tabela 3.2 Funkcionalna tabela SR lea sa NI kolima.
S R Qn+1 Q n1
0 0 Nedozvoljeno stanje
0 1 1 0
1 0 0 1
1 1 Qn Qn
Realizacija SR lea sa NI kolima u CMOS tehnici izvodi se na slian nain

kao i realizacija SR lea sa NILI kolima. Za realizaciju SR lea sa NI kolima
potrebno je koristiti dva dvoulazna CMOS NI kola, ija je elektrina ema data na
slici 2.19.
Primer 3.1
U ovom primeru bie pokazano kako se korienjem SR lea mogu eliminisati smetnje
koje generie mehaniki prekida kada se ukljui odnosno iskljui.
injenica da ponovljeni impulsi na S ili R ulazu SR lea nemaju efekta nakon to
inicijalni impuls setuje ili resetuje le, moe se iskoristi za ukljanjanje smetnji koje se
javljaju kod mehanikih prekidaa usled poskakivanja odnosno viestrukog spajanja i
razdvajanja kontakta. Na slici P3.1 ilustrovano je kako se smetnje koje generie
mehaniki prekida mogu eliminisati pomou SR lea.
Slika P3.1
Kada se prekida P prebaci u gornji poloaj stanje na S ulazu se promeni sa 1 na 0

a na R ulaz se preko otpornika R1 dovodi logika jedinica. Dovoenjem logike nule na
S ulaz u trenutku t1 izlaz lea se postavlja u stanje Q=1 i naredni impulsi na S ulazu
koji su posledica poskakivanja kontakta ne dovode do promene stanja lea. Kada se
prekida vraa u donji poloaj u jednom kratkom intervalu od t1 do t2 na oba ulaza lea
bie S = R =1 te stanje lea ostaje nepromenjeno sve do trenutka t3 kada se preko
prekidaa P ulaz R spoji na 0 V to dovodi do resetovanja lea i kompletiranja impulsa
na izlazu Q.
SR le sa dozvolom
Prethodno analizirana SR le kola reaguju na promene ulaznih signala ako

do ovih promena doe u bilo kom trenutku. U nekim primenama zahteva se da se
promena stanja izlaza lea omogui samo u odreenim vremenskim intervalima,
kada je aktivan kontrolni signal C. Zbog toga se ovaj signal naziva signal dozvole.
Signal dozvole se esto oznaava i sa E ili EN (od eng. Enable). Le koji menja
stanje samo kada je aktivan signal dozvole naziva se SR le sa dozvolom. Na slici
3.8a. prikazana je ema SR lea sa dozvolom koji je realizovan pomou NI kola,
dok je na slici 3.8b dat grafiki simbol za ovaj tip SR lea.
Slika 3.8 SR le sa
dozvolom: (a) logika ema;
(b) i grafiki simbol.
Sa slike 3.8a se vidi da su za C = 0 izlazi NI kola S ' R' 1 , te eventualna

promena stanja na S i R ulazima nema uticaja i SR le e zadrati prethodno
stanje. Kada je C = 1, invertovane vrednosti logikih nivo sa S i R ulaza su
prisutne na S ' i R ' ulazima SR lea sa NI kolima. Setovanje SR lea vri se kada
je S ' 0 i R' 1 , dok se resetovanje vri kada je S ' 1 i R' 0 . Treba napomenuti
da je za pouzdan rad kola potrebno da signal dozvole ne bude krai od minimalne
dozvoljene vrednosti.
Funkcionalna tablica SR lea sa dozvolom data je u tabeli 3.3. Kada je
signal dozvole aktivan, tj. C = 1, onda na ulazu nije dozvoljena kombinacija
S=R=1, jer bi tada oba izlaza lea bila u stanju logike jedinice, to nije
dozvoljeno.
Tabela 3.3 Funkcionalna tabela SR lea sa dozvolom.
S R C Qn+1 Q n1
0 0 1 Qn Qn
0 1 1 0 1
1 0 1 1 0
1 1 1 Nedozvoljeno stanje
X X 0 Qn Qn
Ako je kontrolni signal C periodian taktni signal, onda se za SR le sa

dozvolom kae da je taktovan, a za ovakav le se koristi i naziv sinhroni SR le.
Rad SR lea sa dozvolom ilustrovan je pomou vremenskih dijagrama
signala na slici 3.9.
Sa slike 3.9 se vidi da je le osetljiv na nivo signala na S i R ulazima kada je
C = 1, te i neeljeni impuls smetnje ili gli (eng. glitch) koji bi se tada pojavio na
ulazu moe setovati ili resetovati le.
Slika 3.9 Ilustracija rada SR

lea sa dozvolom.
D le
Ako se bistabilno kolo koristi za pamenje jednog bita, onda ono moe imati samo
jedan ulaz na koji se dovodi logiko stanje koje odgovara bitu koji se memorie.
Stanje na izlazu ovakvog bistabilnog kola bie odreeno stanjem koje je prisutno
na ulazu. Bistabilno le kolo za pamenje jednog bita naziva se D le.
D le se moe dobiti povezivanjem jednog logikog invertora izmeu S i R
ulaza SR lea. Ulazni signal kod D lea vodi se direktno na S ulaz a njegova
invertovana verzija na R ulaz, kao to je predstavljeno na slici 3.10a. Na slici
3.10b dat je grafiki simbol za D le.
Slika 3.10 D le: (a) logika ema;

(b) grafiki simbol.
Dovoenjem invertovanog ulaznog signala na reset ulaz SR lea

onemoguena je nedozvoljena kombinacija stanja na ulazu koja je mogla biti
prisutna kod SR lea. U tabeli 3.4 prikazana je funkcionalna tabela D lea.
Tabela 3.4 Funkcionalna tabela D lea
D Q Q
0 0 1
1 1 0
D le sa dozvolom
Za realizaciju D lea sa dozvolom koristi se SR le sa dozvolom, kome se na ulaz

doda logiki invertor, kao to je pokazano na slici 3.11a. Na slici 3.11b prikazan je
grafiki simbol za D le sa dozvolom.
Slika 3.11 D le sa dozvolom: (a) logika ema; (b) grafiki simbol.
Kada je u kolu sa slike 3.11a kontrolni signal C = 0, tada je S' = R' =1 i

promena stanja izlaza je onemoguena. Kada je C = 1, onda su stanja S' i R'
odreena stanjem na ulazu D. Kada je D = 1, bie S' 0 i R' 1 , te e izlaz Q biti
u stanju logike jedinice. Ako je D = 0, onda je S' = 1 i R' = 0, te e izlaz lea
biti u stanju logike nule. Dakle, kada je C = 1 izlaz Q uzima trenutnu vrednost
koja je prisutna na ulazu D, a kada je C = 0, izlaz Q ostaje u prethodnom stanju.
Funkcionalna tabela D lea sa dozvolom data je u tabeli 3.5.
Tabela 3.5 Funkcionalna tabela D lea sa dozvolom.
D C Qn+1 Q n1
0 1 0 0
1 1 1 1
X 0 Qn Qn
Na slici 3.12 ilustrovan je rad D lea sa dozvolom pomou vremenskih

dijagrama ulaznih i izlaznih signala. Kada je signal C aktivan, stanje izlaza Q prati
stanje na ulazu D i le je transparentan. Kada se C vrati na nivo logike nule
stanje na izlazu se zamrzava i ne menja se sve dok je C = 0.
Slika 3.12 Ilustracija rada D lea sa dozvolom.

Za analizu dinamikih karakteristika SR lea mogu posluiti vremenski

dijagrami signala sa slike 3.13. Na ovoj slici su oznaena vremena kanjenja
signala od C ili D ulaza do izlaza Q i ona se odnose na prelaze (1)-(5).
Slika 3.13 Vremenske karakteristike D lea sa dozvolom
Premda je kod D lea eliminisana nedozvoljena kombinacija S = R = 1 koja

je dovodila do metastabilnog stanja kod SR lea, ovim nije u potpunosti otklonjen
problem nestabilnosti izlaza. Za ispravan rad kola potrebno je da podatak na D
ulazu bude stabilan za vreme tsu (setup time) pre i za vreme th (hold time) posle
promene stanja na C ulaza sa 1 na 0. Ako u ovom intervalu vremena, koji je na
slici 3.13 osenen, doe do promene stanja na D ulazu, stanje izlaza bie
nepredvidivo ili nestabilno, kao to je sluaj kod poslednjeg prelaza signala C sa 1
na 0.
Primer 3.2
U ovom primeru bie pokazano kako se realizuje memorijska elija statike RAM
memorije za pamenje jednog bita.
D le se koristi za realizaciju osnovne memorijske elije statike RAM memorije

(SRAM cell) u kojoj se pamti jedan bit. ema memorijske elije sa D leom je
predstavljena na slici P3.2a. U emi sa ove slike koriene su uobiajene oznake za
ulaze i izlaze kod memorijske elije. Sa IN je obeleen ulaz za podatak a sa OUT
izlaz. Za selektovanje elije koristi se ulaz SEL, dok se ulaz WR (od eng. write) koristi
da se omogui upis podatka u D le.
Slika P3.2 elija SRAM memorije realizovana pomou D lea: (a) ema kola;
(b) grafiki simbol memorijske elije.
Kada je na ulazu SEL logika nula, sadraj memorisan u leu je prisutan na

izlazu OUT trostatikog bafera. Kada su na ulazima SEL i WR jednovremeno logike
nule, omoguen je upis bita u D le. Opisana memorijska elija bie iskoriena za
realizaciju SRAM memorije, koja e biti izvrena u etvrtoj glavi u primeru 4.4.
D le realizovan pomou multipleksera
U cilju smanjenja broja tranzistora, u CMOS integrisanoj tehnici se za realizaciju

logikih i bistabilnih kola koriste tranzistorske prekidake strukture, kao to je npr.
ranije opisano transmisiono kolo. Jedno takvo reenje D lea, koje e ovde biti
opisano, zasniva se na korienju dvoulaznog multipleksera. Multiplekseri e biti
detaljno analizirani u poglavlju 4.1.5, a u analizi koja sledi bie koriena
funkcionalna jednaina dvoulaznog multipleksera
X D0 S 0 D1S 0 (3.3)
pri emu su D0 i D1 ulazi za podatke, S0 upravljaki ulaz, dok je X izlaz
multipleksera.
Ako se uporede funkcionalne jednaine dvoulaznog multipleksera (3.3)
i D lea sa dozvolom
Qn1 Qn C DC (3.4)
jasno je da se D le moe realizovati korienjem jednog dvoulaznog
multipleksera, kao to je prikazano blok emom na slici 3.14a. Na ovoj slici ulazi
za podatke dvoulaznog multipleksera su oznaeni sa 0 i 1, dok se na selekcioni
ulaz dovodi taktni signal CLK. Na slici 3.14b data je funkcionalna tabela D lea.
D CLK Qn+1
X 0 Qn
0 1 0
1 1 1
(a) (b) (c)
Slika 3.14 (a) Dvoulazni multiplekser; D le realizovan pomou dvoulaznog multipleksera:

(b) blok ema; (c) funkcionalna tabela.
Kada je CLK = 1 selektovan je ulaz 1 koji je povezan sa izlazom i podatak

sa D ulaza se prosleuje na izlaz Q. Za vreme dok je CLK = 1 kolo je
transparentno i izlaz prati promene na ulazu. Kada je CLK = 0 stanje sa izlaza se
preko povratne sprege dovodi na ulaz 0 i ponovo pojavljuje na izlazu, te tako
ostaje zapameno sve dok je na ulazu za takt logika nula.
Primer implementacije D lea korienjem invertora i transmisionih kola
koja se koriste kao prekidai prikazan je na slici 3.15.
Slika 3.15 Realizacija D lea

pomou transmisionih kola.
Kada je CLK = 1 donji bidirekcioni prekida sa slike 3.15 je zatvoren i

podatak sa D ulaza je prisutan na Q izlazu. Tokom ove faze raskinuta je povratna
sprega jer je gornji bidirekcioni prekida otvoren. Kada je CLK = 0 zatvara se
povratna sprega a raskida veza sa ulazom D i podatak ostaje zapamen. Moe se
zakljuiti da e podatak prisutan na D ulazu neposredno pre prelaza CLK signala
sa 1 na 0 biti memorisan i prisutan na izlazu Q.
Da bi kolo ispravno radilo potrebno je da stanje na D ulazu bude stabilno
kratko vreme pre i posle promene stanja CLK signala. To je vreme postavljanja tsu
(setup time) i vreme dranja th (hold time). Ako ovaj uslov nije ispunjen onda
moe doi do pojave nedefinisanog stanja kola.
Za realizaciju D lea sa slike 3.15 potrebno je koristiti po par CMOS
tranzistora za svaki invertor i po par CMOS tranzistora za svako transmisiono
kolo, odnosno ukupno 10 MOS tranzistora. Valja napomenuti da se umesto
transmisionih kola kao prekidai mogu koristiti MOS tranzistori, ime se dodatno
tede dva tranzistora. Pored toga, ovakvim reenjem prekidaa manje se
kapacitivno optereuje signal takta, koji je zajedniki za vei broj sekvencijalnih
kola. Za realizaciju D lea sa slike 3.11 potrebno je koristiti 4 dvoulazna NI kola i
jedan invertor. NI kola imaju onoliko parova CMOS tranzistora koliko imaju
ulaza, tako da je za jedno NI kolo potrebno koristiti 4 MOS tranzistora. To znai
da le sa slike 3.11 sadri 16 MOS tranzistora kojim se realizuju NI kola i 2
tranzistora koriena za realizaciju invertora, odnosno ukupno 18 tranzistora, to je
znatno vie od broja tranzistora upotrebljenih za realizaciju D lea pomou
transmisionih kola.
3.1.2 Flipflopovi
Flipflop je bistabilno kolo koje se, kao i le, koristi za pamenje logikog stanja.
Osnovna razlika izmeu lea i flipflopa je to se stanje na izlazu lea menja u
trenutku promene stanja ulaza, dok kod flipflopa do promene stanja izlaza moe
doi samo u trenutku usponske ili silazne ivice odgovarajueg kontrolnog signala.
Zbog toga se kae da su le kola osetljiva na nivo a flipflopovi na ivicu signala.
Posle usponske ili silazne ivice kontrolnog signala stanje flipflopa ostaje
nepromenjeno ak i ako doe do promene stanja na ulazima. Kao kontrolni signal
najee se koristi periodina povorka pravougaonih impulsa, pa se ovaj signal

naziva i taktni signal ili signal takta (clock signal).
Taktni signal se dobija iz generatora takta i on je po pravilu pravougaonog
talasnog oblika sa podjednakim trajanjem visokog i niskog nivoa. Potrebno je
naglasiti da se signal takta koristi za sinhronizaciju rada kola sa ostatkom
digitalnog sistema i da on ne vri logiku transformaciju signala koji se obrauju.
S obzirom na to da je rad flipflopova sinhronizovan taktnim signalom, brzina rada
itavog digitalnog sistema odreena je uestanou takta.
Postoje raznovrsne konstrukcije flipflopova i mnotvo komercijalnih
reenja, a kao osnovni element u realizaciji flipflopa koristi se le. Flipflopovi
mogu biti tako konstruisani da sadre generator kratkog pozitivnog ili negativnog
okidnog impulsa kojim se vri okidanje kola. U realizaciji flipflopova esto se
koristi master-slejv (master-slave) struktura koja sadri dva lea povezana
kaskadno, od kojih je jedan aktivan kada je takt na niskom nivou a drugi kada je
takt visok. Pored navedenih, postoje i druge specijalizovane strukture flipflopova.
Zahvaljujui svojoj jednostavnosti, D le predstavlja osnovno bistabilno
kolo koje se realizuje u CMOS tehnici. Sinteza D flipflopa i ostalih vrsta
flipflopova se moe ostvariti pogodnom konfiguracijom kola sa D leom i
transformacijom D flipflopa u druge tipove flipflopova. Zahtevana transformacija
se svodi na sintezu dodatne kombinacione mree koja realizuje logiku funkciju
novog flipflopa.
SR flipflop sa ivinim okidanjem
Postoji vei broj varijanti SR flipflopa sa ivinim okidanjem i na slici 3.16a je

prikazan uproen model ovog kola u kome se okidanje vri pomou kratkih
impulsa koji se dobijaju na izlazu detektora ivice.
Slika 3.16 SR flipflop sa ivinim okidanjem: (a) model kola; (b) grafiki simbol SR flipflopa
sa okidanjem na rastuu ivicu; (c) grafiki simbol SR flipflopa sa okidanjem na opadajuu
ivicu.
Za predstavljanje SR flipflopa sa ivinim okidanjem koristi se simbol slian

onom koji je korien za bistabilno le kolo sa dozvolom, s tim to se ulaz za
dozvolu zamenjuje ulazom za takt. Pored toga, ulaz takta je obeleen trouglom, to
treba da ukae na ivino ili dinamiko okidanje kola. Na slici 3.16b dat je grafiki
simbol SR flipflopa sa okidanjem na rastuu ivicu takta. Ako se okidanje vri
opadajuom ivicom, onda je ispred trougla ucrtan krui, kao to je prikazano na
slici 3.16c.
Flipflop sa slike 3.16a ima strukturu koja je slina strukturi SR lea sa
dozvolom (slika 3.8) i osim to sadri SR le sa dozvolom, sadri i kolo za
detekciju ivice. Kada doe do prelaza signala CLK sa niskog na visok nivo
odnosno do pojave rastue ivice takta, detektor ivice generie kratak impuls koji
omogui postavljanje SR lea u stanje koje je definisano preko S i R ulaza. U
odsustvu ivice taktnog signala flipflop ostaje u zateenom stanju, odnosno stanje
izlaza se ne menja. Da bi izlaz flipflopa zauzeo stabilno stanje trajanje okidnog
impulsa na izlazu detektora ivice mora biti due od ukupnog kanjenja od ulaza do
izlaza flipflopa.
Kao i kod SR lea, kombinacija S = R = 1 na ulazu flipflopa je zabranjena
jer dovodi oba izlaza Q i Q u stanje logike jedinice, to nije dozvoljeno. Do
funkcionalne tablice SR flipflopa sa slike 3.16a, koja je prikazana u tabeli 3.6, lako
se dolazi ako se poznaje rad SR lea sa dozvolom. Do promene stanja izlaza moe
doi samo pri pojavi usponske (rastua) ivice takta, koja je u tabeli 3.6 obeleena
simbolom ( ).
Tabela 3.6 Funkcionalna tablica SR flipflopa sa ivinim okidanjem.
S R CLK Qn+1 Q n1
0 0 Qn Q n-1
0 1 0 1
1 0 1 0
X X 0 Qn Qn
X X 1 Qn Qn
Rad SR flipflopa ilustrovan je pomou vremenskih oblika signala na slici

3.17. Kao to se vidi sa slike 3.17, u odreenom vremenskom intervalu oba ulaza
flipflopa su u stanju logike jedinice. Ovakva situacija nije bila doputena kod SR
lea jer je dovodila do neodreenog stanja izlaza. Meutim, kod SR flipflopa ova
kombinacija ulaza nema efekta na izlaz jer do promene stanja izlaza dolazi jedino
u trenutku pojave okidnog impulsa.
Slika 3.17 Ilustracija rada SR flipflopa sa okidanjem na usponsku ivicu.
Funkcionisanje kola osetljivog na opadajuu ivicu okidnog signala odvija se

na nain koji je identian funkcionisanju prethodno opisanog flipflopa. Kada do
okidanja dolazi pri opadajuoj (silaznoj) ivici takta, u funkcionalnoj tablici se
koristi simbol ( ).
Za generisanje kratkotrajnog pozitivnog okidnog impulsa u trenutku rastue
ivice takta moe posluiti kolo sa slike 3.18a. Rad ovog kola se zasniva na
kanjenju ulaznog signala kroz logiki invertor.
Kada u kolu sa slike 3.18a doe do promene stanja na CLK liniji sa 0 na 1,
izlaz invertora e prei sa 1 na 0 ali sa kanjenjem tp=tpHL koliko iznosi kanjenje
opadajue ivice logikog invertora. Na izlazu I kola bie generisan impuls irine
tpHL, kao to je ilustrovano preko vremenskih dijagrama signala sa slike 3.18a. Na
istom principu radi i detektor ivice koji generie kratak negativan impuls, a
elektrina ema i ilustracija rada ovog kola preko vremenskog dijagrama data je na
slici 3.18b.
Slika 3.18 Detektor ivice taktnog signala: (a) generisanje okidnog signala na rastuu ivicu;
(b) generisanje okidnog signala na opadajuu ivicu.
Pored S i R ulaza, SR flipflop moe raspolagati dodatnim kontrolnim

ulazima koji utiu na rad flipflopa nezavisno od takta. Takvi ulazi se nazivaju
asinhroni ulazi jer njihov rad nije sinhronizovan sa taktom. Asinhroni ulazi se
koriste za postavljanje flipflopa u poznato stanje. Ulaz PR (preset, sinonim za set)

se koristi za setovanje a ulaz CLR (clear) za resetovanje flipflopa. Ulaz PR se
esto oznaava SD a ulaz CLR kao RD. Na slici 3.19a prikazana je uproena ema
SR flipflopa sa okidanjem na rastuu ivicu i prikljucima za direktno setovanje i
resetovanje, koji su aktivni na niskom nivou. Grafiki simbol SR flipflopa sa
ulazima za setovanje i resetovanje prikazan je na slici 3.19b.
Ulazi PR i CLR se najee koriste tokom inicijalizacije digitalnog sistema,
za postavljanje flipflopova u eljeno poetno stanje. Ove ulaze osim SR flipflopa
poseduju i drugi tipovi flipflopova, koji e biti opisani u nastavku ovog poglavlja,
i oni se izvode na slian nain kao to je to uraeno u kolu sa slike 3.19a.
Slika 3.19 SR flipflop

sa ulazima za
direktno setovanje i
resetovanje:
(a) ema kola;
(b) grafiki simbol.
JK Flipflop
Analiza SR flipflopa pokazuje da je na izlazu ovog kola nedozvoljeno stanje kada

je na ulazu S = R = 1. Ovaj problem moe se reiti tako to se SR flipflopu na
ulazu dodaju dva I kola i uvedu nove povratne sprege sa izlaza na ulaz, koje
obuhvataju SR flipflop i I kola, kao to je prikazano na slici 3.20.
Slika 3.20 JK flipflop: (a) logika ema kola; (b) grafiki simbol za JK flipflop sa okidanjem
opadajuom ivicom.
Kada su ulazi J = K = 0 onda je S = R = 0 bez obzira na stanja izlaza Q i Q

. Ako tokom ovakvog stanja ulaza doe do pojave opadajue ivice takta, izlazi
flipflopa Q i Q e zadrati prethodno stanje.
Ako su J = 1 i K = 0 u trenutku pojavljivanja opadajue ivice takta, promena

do koje e doi zavisi od zateenog stanja izlaza. Kada je Q = 0 i Q 1 na oba
ulaza kola I1 bie logike jedinice, te e i ulaz S biti u stanju logike jedinice,
odnosno flipflop e biti setovan. Ako je Q = 1, onda je Q = 0, te je i S = 0. S
obzirom na to da je i K = 0, pod dejstvom okidnog impulsa nee doi do promene
stanja izlaza.
Kada je J = 0 i K = 1 u trenutku pojavljivanja opadajue ivice takta flipflop
e biti resetovan.
Ako su stanja ulaza J = 1 i K = 1 u trenutku pojavljivanja okidnog impulsa,
pod dejstvom povratnih veza doi e do promene stanja flipflopa. Kada je
J = K = 1 i na izlazu Q = 1, onda je S = 0 i R = 1, te e pod dejstvom okidnog
impulsa flipflop biti resetovan. Ako je pak Q = 0 onda je S = 1 i R = 0 te e pod
dejstvom okidnog impulsa flipflop biti setovan. Dakle, ako je J = K = 1 u trenutku
pojavljivanja opadajue ivice okidnog impulsa, doi e do promene logikog
stanja izlaza bez obzira na tekue stanje, odnosno izlazi e kad god se pojavi
odgovarajua ivica taktnog signala prelaziti iz jednog u drugo stanje. Funkcionalna
tabela JK flipflopa sa okidanjem na opadajuu ivicu data je u tabeli 3.7. Na slici
3.21 rad JK flipflopa je ilustrovan vremenskim dijagramima.
Tabela 3.7 Funkcionalna tabela JK flipflopa sa okidanjem na opadajuu ivicu.
J K CLK Qn+1 Q n1
0 0 Qn Qn
0 1 0 1
1 0 1 0
1 1 Qn Qn
X X 0 Qn Qn
X X 1 Qn Qn
Slika 3.21 Ilustracija rada JK flipflopa sa okidanjem na opadajuu ivicu takta.

Pored raznovrsnih primena u sekvencijalnim mreama, JK flipflop slui i

kao osnova za realizaciju drugih tipova flipflopova sa ivinim okidanjem, kao to
su D flipflop i T flipflop.
JK flipflop se moe koristiti kao direktna zamena za SR flipflop, dok
obrnuto ne vai jer je kod SR flipflopa kombinacija na ulazu S = R = 1 zabranjena
a kod JK flipflopa kada je na ulazu J = K = 1 flipflop pod dejstvom okidne ivice
menja stanje.
Spajanjem J i K ulaza kod JK flipflopa, ime se formira zajedniki ulaz T,
dolazi se do T flipflopa. Kada je T = 0 kolo ne menja stanje. Ako je T = 1 onda je
J = K = 1 i flipflop e menjati stanje (eng. toggle, otuda oznaka T) na svaki okidni
impuls. Na slici 3.22a prikazana je logika ema a na slici 3.22b grafiki simbol T
flipflopa koji se okida opadajuom ivicom.
Slika 3.22 T flipflop: (a) logika ema kola;

(b) grafiki simbol za T flipflop sa okidanjem
opadajuom ivicom.
D flipflop
Ako se flipflop koristi za memorisanje jednog bita onda on, pored ulaza za takt,
moe imati samo jedan ulaz za podatak. Podatak doveden na ulaz bie upisan u
flipflop u trenutku pojavljivanja odgovarajue ivice takta. Flipflop koji pamti
jedan bit naziva se D flipflop. Na slici 3.23a prikazana je ema D flipflopa koji je
realizovan korienjem SR flipflopa sa okidanjem na rastuu ivicu.
Od SR flipflopa se do D flipflopa dolazi tako to se ulaz za podatak D
direktno povee na S ulaz a njegova invertovana verzija na R ulaz, kao to je
predstavljeno na slici 3.23a. Na slici 3.23b dat je grafiki simbol za D flipflop koji
se okida rastuom ivicom.
Slika 3.23 (a) D flipflop realizovan pomou SR flipflopa; (b) grafiki simbol D flipflopa; (c)
konverzija D u T flipflop; (d) grafiki simbol T flipflopa sa okidanjem rastuom ivicom.
Dovoenjem komplementarnih stanja na ulaze SR flipflopa pomou koga je

realizovan D flipflop onemoguena je nedozvoljena kombinacija stanja na ulazu.
U tabeli 3.8 prikazana je funkcionalna tabela D flipflopa. Rad D flipflopa je
ilustrovan pomou vremenskog dijagrama na slici 3.24.
Tabela 3.8 Funkcionalna tabela D flipflopa
D CLK Qn+1 Q n1
0 0 1
1 1 0
X 0 Qn Qn
X 1 Qn Qn
Slika 3.24 Ilustracija rada D flipflopa sa okidanjem na rastuu ivicu takta.
Ako se kod D flipflopa uvede povratna sprega sa Q izlaza na D ulaz, kao

to je predstavljeno na slici 3.23c, dolazi se do T flipflopa. Funkcija ovako
dobijenog T flipflopa identiana je funkciji T flipflopa koji je realizovan
korienjem JK flipflopa i iji rad je opisan u prethodnom odeljku. Do T flipflopa
se moe doi i korienjem SR flipflopa, kome se dodaju povratne sprege sa Q
izlaza na R ulaz i sa Q izlaza na S ulaz.
Master-slejv SR flipflop
U sekvencijalnim mreama sa flipflopovima moe doi do nepravilnosti u radu

zbog nesinhronizovane promene nivoa i neusklaenosti upravljakih signala ili
kanjenja u kolima. Zbog toga se mogu javiti neeljeni impulsi tokom prelaznog
reima prekidakog kola ili moe doi do pojave nekontrolisanog "protravanja"
signala kroz mreu. Primenom flipflopa sa zadrkom ili master-slejv (eng. master-
slave) flipflopa ove nepoeljne pojave mogu se eliminisati. Kod master-slejv (MS)
flipflopova okidanje je sinhronizovano sa taktnim impulsom, te se ovi flipflopovi
nazivaju i flipflopovi sa impulsnim okidanjem.
Sam naziv MS flipflopa ukazuje na to da se on sastoji iz dva bistabilna
kola koja su kaskadno povezana. Za realizaciju master-slev flipflopa mogu se
koristiti SR leevi sa dozvolom ili D leevi sa dozvolom. Na slici 3.25a data je
logika ema MS flipflopa realizovanog korienjem SR leeva sa dozvolom.
Grafiki simbol ovog kola prikazan je na slici 3.25b. U grafikom simbolu master-
slejv SR flipflopa za oznaavanje kontrolnog ulaza nije korien simbol u vidu

trougla kao kod flipflopa sa ivinim okidanjem jer se za ovo kolo, to e biti jasno
posle analize rada, ne moe se rei da do okidanja dolazi iskljuivo ivicom takta.
Slika 3.25 Master-slejv SR

flipflop: (a) ema kola; (b)
grafiki simbol.
Stanje prvog le kola, koji se naziva master (master), odreeno je stanjem

na S i R ulazima posle rastue ivice takta, jer tada signal dozvole master lea ide
na nivo jedinice. Stanje master lea se moe promeniti ako doe do promene na S i
R ulazu u bilo kom trenutku dok je C = 1, to znai da je master transparentan dok
je signal takta na visokom nivou. Informacija sa izlaza master lea bie upisana u
slejv (slave) le neposredno po okonanju zadnje ivice signala takta kada signal C
pree sa 1 na 0. Imajui u vidu to da je za rad kola bitan itav impuls, opisani
flipflop se naziva flipflop sa impulsnim okidanjem. Funkcionalna tabela master-
slejv SR flipflopa prikazana je u tabeli 3.9. U ovoj tabeli je za taktni signal
korien simbol ( ) da ukae na to da se radi o flipflopu sa impulsnim
okidanjem.
Tabela 3.9 Funkcionalna tabela master-slejv SR flipflopa.
S R C Qn+1 Q n1
0 0 Qn Qn
0 1 0 1
1 0 1 0
X X 0 Qn Qn
Na osnovu izvrene analize vidi se da e master-slejv SR flipflop menjati

stanje samo na opadajuu ivicu taktnog signala. Meutim, novo stanje izlaza zavisi
od stanja ulaza ne samo u trenutku opadajue ivice, ve tokom itavog perioda
koji prethodi opadajuoj ivici takta u kome je C = 1. Ako se u ovom periodu
pojavi kratak impuls na S ulazu on e setovati master le, dok e ga impuls na R
ulazu resetovati. Na slici 3.26, na kojoj je rad master-slejv SR flipflopa ilustrovan
pomou vremenskih dijagrama signala, vidi se da e kratak impuls na R ulazu
kada je C = 1 resetovati master le, a na opadajuu ivicu, koja potom sledi, bie
resetovan i slejv le.
Slika 3.26 Ilustracija rada

master-slejv SR flipflopa.
Kada su na ulazima SR flipflopa S = R = 1 u trenutku okidne ivice takta, na

oba izlaza master lea e biti jedinice, te kolo ulazi u nestabilno stanje. Zbog toga
kombinacija S = R = 1 u trenutku okidne ivice predstavlja zabranjeno stanje na
ulazu.
Master-slejv JK flipflop
Analiza rada master-slejv SR flipflopa pokazuje da se na izlazu ovog kola

javlja nedozvoljeno stanje kada su ulazi S = 1 i R = 1. Problem nedozvoljenog
stanja izlaza kod SR flipflopa moe se reiti dodavanjem dva I kola i uvoenjem
povratnih sprega koje obuhvataju master-slejv SR flipflop i I kola, kao to je to
uraeno pri realizaciji JK flipflopa sa ivinim okidanjem. Navedenom
modifikacijom master-slejv SR flipflopa dolazi se do master-slejv JK flipflopa,
ija je logika ema prikazana na slici 3.27a. Na slici 3.27b dat je grafiki simbol
ovog flipflopa. Kod master-slejv JK flipflopa, kao to e biti pokazano, ne dolazi
do nedozvoljenog stanja izlaza i kada su S = R = 1 i tada, pod dejstvom ivice takta,
dolazi do promene zateenog stanja izlaza.
Slika 3.27 Master-slejv

JK flipflop: (a) logika
ema; (b) grafiki simbol.
Stanje master lea se postavlja rastuom ivicom takta C. Kada doe do

prelaza sa C = 1 na C = 0, master le e biti blokiran a stanje sa njegovog ulaza
bie upisano u slejv le. Ako su J = 1 i K = 1 u trenutku pojavljivanja opadajue
ivice okidnog impulsa, promene su uslovljene logikim stanjem izlaza. Ako je
Q = 1 i Q 0 , onda je S = 0 i R = 1, te e pod dejstvom opadajue ivice izlazi

slejv flipflopa prei u komplementarno stanje, Q = 0 i Q 1 . S druge strane, ako su
za J = 1 i K = 1 izlazi Q = 0 i Q 1 , onda je S = 1 i R = 0, te e pod dejstvom
opadajue ivice taktnog signala izlaz slejv flipflopa prei u komplementarno stanje
Q = 1 i Q 0 . Dakle, ako je J = 1 i K = 1 u trenutku pojavljivanja opadajue ivice
okidnog impulsa, doi e do promene logikog stanja izlaza bez obzira na tekue
stanje, odnosno izlazi e, kad god se pojavi opadajua ivica takta, menjati svoje
stanje. Rad master-slejv JK flipflopa prikazan je funkcionalnom tablicom koja je
data u tabeli 3.10.
Tabela 3.10 Funkcionalna tabela master-slejv JK flipflopa.
J K C Qn+1 Q n1
0 0 Qn Qn
0 1 0 1
1 0 1 0
1 1 Qn Qn
X X 0 Qn Qn
Rad master-slejv JK flipflopa ilustrovan je vremenskim dijagramima signala

na slici 3.28.
Slika 3.28 Ilustracija rada master-slejv JK flipflopa.
Premda je problem neodreenog stanja izlaza koji se javlja kod master-slejv

SR flipflopa kada je S = R = 1 uvoenjem JK flipflopa otklonjen, ni JK flipflopovi
nisu bez nedostataka. Naime, kada je flipflop resetovan tada je aktivno kolo I1 a
kolo I2 je blokirano. Ako se za vreme dok je C = 1 na J ulazu pojavi kratkotrajan

impuls on e setovati master le. Poto je Q = 0, master le ne moe biti resetovan
i na opadajuu ivicu takta ovo stanje e biti preneto u slejv le. Ova pojava, koja je
ilustrovana preko vremenskih dijagrama na slici 3.28 gde se kratak impuls
pojavljuje posle drugog taktnog intervala, naziva se hvatanje jedinice (1s
catching). Do sline pojave moe doi kada je flipflop setovan a na K ulazu se
pojavi kratkotrajna nula, kada se kae da dolazi do hvatanja nule (0's catching).
3.1.3 Realizacija flipflopova korienjem D lea sa dozvolom
Kao to je na poetku prethodnog poglavlja reeno, osnovno bistabilno kolo u

CMOS tehnologiji je D le. Ovo bistabilno kolo se kao gradivni element koristi u
sintezi D flipflopa i ostalih vrsta flipflopova, te e u ovom poglavlju detaljnije biti
analizirani flipflopovi sa ivinim okidanjem koji su nastali korienjem D lea.
D flipflop
D flipflop sa okidanjem opadajuom ivicom sastoji se od dva kaskadno

povezana D lea sa dozvolom i jednog logikog invertora, kao to je predstavljeno
na slici 3.29a. Ovakve konfiguracije flipflopova analizirane su u prethodnom
poglavlju, kada je za prvo bistabilno kolo korien naziv master a za drugo slejv,
te e i ovde biti zadrana ista terminologija.
Slika 3.29 D flipflop sa okidanjem na opadajuu ivicu: (a) kolo realizovano korienjem D
leeva sa dozvolom; (b) grafiki simbol D flipflopa.
Kada je signal takta CLK na visokom nivou omoguen je upis u master le.
Kada CLK signal sa nivoa logike jedinice pree na nivo logike nule, stanje
master lea se zamrzava. U istom trenutku, ako se zanemari kanjenje koje unosi
logiki invertor, signal na C ulazu slejv lea prelazi sa niskog na visok nivo, ime
se omoguuje upis stanja sa izlaza master lea u slejv le. Na osnovu sprovedene
analize moe se zakljuiti da stanje na izlazu D flipflopa odgovara stanju na ulazu,
ali se ono uspostavlja sa odreenom zadrkom (kanjenjem). Funkcionalna tablica
D flipflopa sa okidanjem na opadajuu ivicu data je u tabeli 3.11.
Tabela 3.11 Funkcionalna tabela D flipflopa
D C Qn+1 Q n1
0 0 1
1 1 0
X 0 Qn Qn
X 1 Qn Qn
Na slici 3.30 rad D flipflopa je ilustrovan pomou vremenskog dijagrama

signala.
Slika 3.30 Ilustracija rada D flipflopa pomou vremenskog dijagrama signala.
Ako se D flipflopu sa slike 3.29a doda jo jedan invertor, kao to je

prikazano na slici 3.31a, dolazi se do D flipflopa sa okidanjem na rastuu ivicu.
Slika 3.31 D flipflop sa okidanjem na rastuu ivicu takta: (a) ema kola; (b) grafiki simbol.
Kolo sa slike 3.31a ima isti princip rada kao i kolo sa slike 3.29a. Master le
je omoguen i prati stanje ulaza D kada je CLK = 0. Kada CLK linija pree u
stanje logike jedinice, master le se blokira i njegov izlaz se prenosi u slejv le
pri pojavi rastue ivice takta. Slejv le je omoguen sve vreme dok je CLK = 1, ali
se njegov sadraj ne menja jer je master le za ovo vreme blokiran. Na slici 3.31c
dat je grafiki simbol D flipflopa koji poseduje asinhroni ulaz PR za setovanje i
asinhroni ulaz CLR za resetovanje.
Za analizu dinamikih karakteristika D flipflopa mogu posluiti vremenski

dijagrami signala sa slike 3.32. Sva vremena kanjenja su merena u odnosu na
aktivnu ivicu takta koja dovodi do promene stanja izlaza.
Slika 3.32 Vremenske karakteristike D flipflopa
Kod D flipflopa se, kao i kod D lea, definie vreme postavljanja tsu (setup
time) i vreme dranja th (hold time). Tokom intervala tsu koji prethodi i intervala th
koji sledi aktivnu ivicu takta ne sme doi do promene stanja na D ulazu da bi kolo
ispravno radilo. Posmatrani vremenski interval je na slici 3.32 osenen. Ako
navedeni uslov nije ispunjen stanje na izlazu e biti nedefinisano ili nestabilno,
kao u sluaju dejstva poslednjeg CLK impulsa sa slike 3.32.
D flipflop sa dozvolom
U kolima sa D flipflopom vrlo esto se javlja potreba da se zadri poslednja

memorisana vrednost i da se ne dozvoli upis nove vrednosti pri pojavi ivice takta.
To se postie modifikacijom kola i dodavanjem ulaza za signal dozvole, koji se
oznaava sa EN (enable). Na slici 3.33a prikazana je realizacija D flipflopa sa
dozvolom a na slici 3.33b grafiki simbol kola.
Slika 3.33 D flipflop sa dozvolom: (a) ema kola; (b) grafiki simbol.
Kao to se vidi sa slike 3.33a, ulaz na interni D flipflop se dovodi preko

dvoulaznog multipleksera. Kada je signal dozvole EN aktivan ulaz internog
flipflopa je povezan sa D ulazom kola. Kada je EN = 0, na D ulaz internog
flipflopa se dovodi stanje sa izlaza, ime se zadrava tekue stanje flipflopa.
Na osnovu opisa principa funkcionisanja D flipflopa sa dozvolom, lako se

izvodi funkcionalna tabela, koja je prikazana u tabeli 3.12.
Tabela 3.12 Funkcionalna tabela D flipflopa sa dozvolom
D EN C Qn+1 Q n1
0 1 0 1
1 1 1 0
X 0 Qn Qn
X X 0 Qn Qn
X X 1 Qn Qn
JK flipflop sa ivinim okidanjem
Kod prethodno analiziranih master-slejv JK i RS flipflopova do promene stanja

izlaza master lea moe doi u bilo kom trenutku kada je C=1 i ovo stanje se
prenosi na slejv u trenutku opadajue ivice takta, to znai da i impuls smetnje
moe promeniti stanje flipflopa.
JK flipflop sa ivinim okidanjem, kod koga ne dolazi do problema hvatanja
kratkotrajnih impulsa uma, moe se realizovati uz pomo D flipflopa sa ivinim
okidanjem sa slike 3.31a i odgovarajue kombinacione mree, kao to je
predstavljeno emom na slici 3.34. O samoj transformaciji D flipflopa u JK
flipflop sa ivinim okidanjem i sintezi kombinacione mree koja realizuje funkciju
novog flipflopa, vie rei e biti u poglavlju o sintezi sekvencijalnih mrea u
etvrtoj glavi.
Slika 3.34 JK flipflop sa ivinim okidanjem: (a) ema kola; (b) grafiki simbol.
S obzirom na to da je sinteza kola sa slike 3.34 izvrena sa zahtevom da ono

obavlja funkciju JK flipflopa, koja je detaljno analizirana pri opisu master-slejv JK
flipflopa, ovde nee biti ponavljan prethodni opis koji, uz oigledne razlike u
strukturama kola, vai i za kolo sa slike 3.34.
Rad JK flipflopa sa ivinim okidanjem prikazan je funkcionalnom tablicom
koja je data u tabeli 3.13.
Tabela 3.13 Funkcionalna tabela JK flipflopa sa ivinim okidanjem.
J K CLK Qn+1 Q n1
0 0 Qn Qn
0 1 0 1
1 0 1 0
1 1 Qn Qn
X X 0 Qn Qn
X X 1 Qn Qn
Rad JK flipflopa sa ivinim okidanjem ilustrovan je vremenskim

dijagramima signala na slici 3.35.
Slika 3.35 Ilustracija rada JK flipflopa sa ivinim okidanjem.
Moe se rei da je JK flipflop sa ivinim okidanjem najee korieno

bistabilno kolo. Pored raznovrsnih primena u sekvencijlnim mreama, ovo kolo
slui i kao osnova za realizaciju drugih tipova bistabilnih kola.
U prethodnom poglavlju je pokazano kako se od JK flipflopa sa ivinim
okidanjem dolazi do T flipflopa (slika 3.22a) i kako se od D flipflopa sa ivinim
okidanjem dolazi do T flipflopa (slika 3.23c). Iste konfiguracije se mogu primeniti
i za realizaciju T flipflopa polazei od JK i D flipflopova opisanih u ovom
poglavlju, te ih nema potrebe ponavljati.
U mnogim primenama T flipflopa zahteva se da se ne dozvoli promena
stanja flipflopa na svaki taktni impuls. U takvim primenama umesto da se ulazi J i
K postave u stanje logike jedinice, na ove ulaze se moe povezati signal dozvole
EN kojim e se dozvoliti ili blokirati promena stanja flipflopa. Ako je EN = 0
flipflop zadrava prethodno stanje, a ako je EN = 1 logiko stanje izlaza e se
menjati na okidnu ivicu svakog taktnog impulsa. Na slici 3.36a prikazana je ema
T flipflopa sa dozvolom, a na slici 3.36b grafiki simbol kola. Rad T flipflopa sa
dozvolom ilustrovan je preko vremenskog dijagrama sa slike 3.37.
Slika 3.36 T flipflop sa dozvolom: (a) logika ema; (b) grafiki simbol.
Slika 3.37 Ilustracija rada T flipflopa sa dozvolom.
Primer 3.3
U ovom primeru bie navedene tipine vrednosti karakteristinih vremenskih
parametara D flipflopa realizovanog u razliitim tehnologijama integrisanih kola.
Tabela P3.3
Parametar TTL CMOS ECL

tsu (ns) 20 2 0.10
th (ns) 5 0 0.15
tpCQ (ns) 20 14 0.34
fmax (MHz) 25 75 500
PD (mW) na 1 Mhz 10 0.5 60
U poslednjoj vrsti tabele P3.3 navedena je potronja kola kada je uestanost takta
1 MHz.
3.2 Monostabilni multivibratori
Monostabilni multivibrator je impulsno regenerativno kolo koje ima samo jedno

stabilno stanje. Ovo kolo ostaje u stabilnom stanju sve dok pod dejstvom
spoljanjeg komandnog signala ne pree u drugo, kvazistabilno stanje. Kolo ostaje
u kvazistabilnom stanju odreeno vreme, koje je definisano parametrima kola, a
potom se ponovo vraa u stabilno stanje.
Rad bistabilnog kola bio je analiziran na primeru redne veze dva NILI kola
obuhvaena pozitivnom povratnom spregom, koje je prikazano na slici 3.3a. Ako
se kolu sa slike 3.3a dodaju otpornik R i kondenzator C, kao to je prikazano na
slici 3.34a, dobie se monostabilni multivibrator.
U kolu sa slike 3.38a za realizaciju monostabilnog multivibratora
upotrebljena su CMOS NILI kogika kola. Ulazi ovih kola zatieni su od
prenapona pomou dve diode, koje su povezane kao to je prikazano na slici
3.38b. Ove diode ne provode kada se na ulaz logikog kola dovede napon u
opsegu od 0 V do VDD. Meutim, u radu monostabilnog multivibratora dolazi do
pojave napona na ulazu drugog NILI logikog kola koji je vei od VDD i tada dioda
povezana izmeu ulaznog prikljuka i napajanja VDD provodi, limitirajui napon na
ulazu kola na vrednost VDD+0.7 V. Grafiki simbol monostabilnog multivibratora
prikazan je na slici 3.38c.
Slika 3.38 Monostabilni multivibrator sa NILI kolima (a), zatitne diode na ulazima CMOS
logikog kola (b) i grafiki simbol monostabilnog multivibratora (c).
Kada se kolo sa slike 3.38a nalazi u stabilnom stanju, nakon dovoljno dugog
vremena kroz otpornik R nee tei struja, te je napon vX na ulazu drugog NILI
kola jednak naponu VDD. Napon na izlazu drugog NILI kola vI2 bie nizak a na
izlazu prvog NILI kola napon vI1 bie visok. Kada se na T ulaz dovede okidni
impuls vU, izlaz Q prelazi iz stanja logike jedinice u stanje logike nule. S
obzirom na to da se napon na kondenzatoru C ne moe promeniti trenutno,
promena naponskog nivoa na izlazu Q prenee se na ulaz drugog NILI kola, te e
se u trenutku promene logikog stanja na izlazu Q sa 1 na 0 promeniti napon vX
sa VDD na 0 V. U isto vreme izlaz Q e prei u stanje logike jedinice.
Za vreme dok je Q = 1, izlaz prvog NILI kola bie u stanju logike nule ak
i ako se stanje na T ulazu vrati na prethodno, tj. ponovo postane nula.
Uspostavljeno stanje Q = 1, Q = 0 nije stabilno. Kroz otpornost R e tei struja
koja e puniti kondenzator C i na njemu e se napon poveavati eksponencijalno,
brzinom koja je definisana vremenskom konstantom RC kola
t

v X (t ) VDD (1 e RC ). (3.5)
Kada napon vX dostigne napon prelaza logikog kola, vX = Vp, izlaz Q

drugog NILI kola prei e u stanje logike nule, zbog ega izlaz Q prvog NILI
kola prelazi sa niskog u visok naponski nivo. Ovim se zavrava kvazistabilno
stanje i kolo ponovo prelazi u stabilno stanje. Na slici 3.39 je ilustrovan rad
monostabilnog multivibratora pomou vremenskih dijagrama karakteristinih
signala.
Trajanje kvazistabilnog stanja t = T odreuje se iz (3.5) kada se u tu
jednainu zameni vX(T) = Vp, odakle se dobija
VDD
T RC ln( ). (3.6)
VDD V p
Ako se uzme da do promene stanja logikog kola dolazi kada je napon na
ulazu jednak polovini vrednosti napona napajanja Vp = VDD/2, iz (3.5) sledi
T RC ln 2 0.69 RC , (3.7)
odakle se vidi da je trajanje impulsa vI2, koji je generisan na izlazu drugog NILI
kola, odreeno vrednostima otpornika i kondenzatora, pod uslovom da je
Vp = VDD/2.
Slika 3.39 Ilustracija rada monostabilnog multivibratora pomou vremenskih dijagrama

signala.
Monostabilni multivibratori se koriste za generisanje impulsa odreenog

trajanja. Ovakvi impulsi su u digitalnoj elektronici esto potrebni za usklaivanje
rada pojedinih kola ili sloenih sistema.
3.3 Astabilni multivibratori

Poreenjem osnovne eme bistabilnog kola (slika 3.3a) i monostabilnog
multivibratora (slika 3.38a) vidi se da je pogodnim dodavanjem RC lana stabilno
stanje bistabilnog kola pretvoreno u kvazistabilno stanje. Ako se, po analogiji,
doda jo jedan RC lan izmeu drugog i prvog NILI kola, dolazi se do kola sa dva
kvazistabilna stanja, koje se naziva astabilni multivibrator. Ovo kolo za svoj rad
ne zahteva okidni signal na ulazu, te se NILI kola mogu zameniti logikim
invertorima, kao to je uraeno u emi sa slike 3.40.
Slika 3.40 Astabilni multivibrator
U analizi kola sa slike 3.40 moe se poi od pretpostavke da su u poetnom

trenutku kondenzatori C1 i C2 prazni i da je Q = 0, Q = 1. Ako je napon na
kondenzatoru C1 jednak nuli, napon v1 na ulazu drugog invertora bie nizak, te e
izlaz drugog invertora biti u stanju logike jedinice, Q = 1. S obzirom na to da je i
kondenzator C2 prazan, napon v2 bie jednak naponu na izlazu Q , te je na ulazu
prvog logikog invertora prisutan visok naponski nivo. Ovo stanje je kvazistabilno
jer se napon v1 poveava kao posledica punjenja kondenzatora C1, i ovo stanje e
trajati sve dok napon v1 ne dostigne napon prelaza drugog invertora. Kada napon
v1 dostigne napon prelaza drugog invertora izlaz Q e prei u stanje logike nule,
to izaziva nagli pad napona v2, te e izlaz Q prei u stanje logike jedinice. Nakon
promene stanja izlaza oba invertora, kondenzator C1 se prazni a kondenzator C2
puni sve dok napon v2 ne dostigne napon prelaza prvog invertora, kada ponovo
dolazi do promene stanja izlaza invertora i zapoinjanja novog ciklusa.
Kao to se vidi, kolo naizmenino menja stanja tj. osciluje. Vreme
provedeno u svakom od dva kvazistabilna stanja odreeno je vrednostima
kapacitivnosti C1 i otpornosti R1, odnosno kapacitivnosti C2 i otpornosti R2, a ono
zavisi i od vrednosti napona napajanja VDD i napona prelaza Vp.
U praksi se mnogo ee od kola sa slike 3.40 koristi jednostavniji astabilni
multivibrator do koga se dolazi modifikacijom monostabilnog multivibratora sa
slike 3.38a, tako to se otpornik R povee na izlaz drugog NILI kola i ulazi prvog
NILI kola kratko spoje. Posle ovakve modifikacije kola sa slike 3.38a, umesto
NILI kola u realizaciji astabilnog multivibratora mogu se koristiti logiki invertori.
Na slici 3.41 data je ema astabilnog multivibratora koji je realizovan sa
CMOS invertorima. U analizi ovog kola bie pretpostavljeno da su zatitne diode
na ulazu idealne, da invertori imaju idealnu karakteristiku prenosa i da je izlazna

otpornost invertora zanemarljivo mala.
Slika 3.41 Modifikovani astabilni

multivibrator sa CMOS invertorima
Pod navedenim pretpostavkama da se na ulazima invertora nalaze idealne

zatitne diode, tako da ulazni napon ne premauje napon napajanja niti moe pasti
ispod 0 V, i da invertori imaju idealnu karakteristiku prenosa, tj. da je Vp = VDD/2,
vremenski dijagrami napona u karakteristinim takama kola sa slike 3.41 imaju
oblik kao na slici 3.42.
Slika 3.42 Ilustracija rada

astabilnog multivibratora sa
slike 3.41 pomou vremenskih
dijagrama signala.
U analizi kola sa slike 3.41 moe se poi od pretpostavke da je u poetnom

trenutku napon vX manji od napona prelaza invertora Vp. Tada je vI2 = VDD i
vI1 = 0 V te se kondenzator C puni strujom koja tee kroz otpornik R.
Kada napon vX dostigne napon prelaza drugog invertora Vp, stanje izlaza oba
invertora se menja te je vI2 =0 V i vI1 = VDD. Nakon promene stanja izlaza invertora
napon vX bi trebalo da iznosi VDD+Vp, ali on raste samo do VDD jer pri tom naponu
provede zatitna dioda koja se nalazi na ulazu invertora i koja je povezana izmeu
ulaza i napajanja VDD. To dovodi do brzog pranjenja kondenzatora te vX, uz ranije
uinjenu pretpostavku da je zatitna dioda idealna, ne prelazi vrednost VDD.
Napon vX, posle naglog skoka prouzrokovanog promenom stanja kola kada
je iznosio vX=VDD, poinje da opada jer se kondenzator C puni preko otpornosti R,
te je
t

v X (t ) VDDe RC . (3.8)
Kvazistabilno stanje se zavrava kada napon vX opadne do vrednosti napona

prelaza invertora Vp. Ako se trajanje ovog kvazistabilnog stanja oznai sa T1 onda
je vX(T1) = Vp, te se iz (3.8) dobija
VDD
T1 RC ln . (3.9)
Vp
Na poetku narednog kvazistabilnog stanja napon vX naglo opadne do nule
zbog toga to provede zatitna dioda povezana izmeu ulaza i mase, a potom raste
po eksponencijalnom zakonu
t

v X (t ) VDD (1 e RC ), (3.10)
pri emu je, zbog jednostavnosti, pri pisanju izraza (3.10) koortinatni poetak
pomeren du vremenske ose udesno za t=T1.
Napon vX(t) e se poveavati eksponencijalno sve dok ne dostigne vrednost
napona prelaza Vp kada se zavrava drugo kvazistabilno stanje i zapoinjanje
novog ciklusa. Trajanje drugog kvazistabilnog stanja dobija se zamenom
vX(T2) = Vp u (3.10) i ono je dato izrazom
VDD
T2 RC ln( ). (3.11)
VDD V p
Sabiranjem trajanja kvazistabilnih stanja T1 i T2 dobija se trajanje periode
oscilacija
V VDD
T T1 T2 RC ln( DD ). (3.12)
V p VDD V p
Iz izraza (3.9) i (3.11) se vidi da, pod ranije uinjenom pretpostavkom da je
Vp = VDD/2, kvazistabilna stanja imaju isto trajanje, T1 = T2.
Kada je napon prelaza Vp = VDD/2, perioda signala na izlazu multivibratora
je
T ln 4 RC 1.4 RC . (3.13)
Astabilni multivibratori na svom izlazu generiu povorku pravougaonih
impulsa i on radi kao oscilator, a za ovo kolo esto se koristi naziv relaksacioni
oscilator. Svoju najveu primenu astabilni multivibratori nalaze u digitalnim i
raunarskim sistemima za generisanje signala takta.
glava 4
Kombinacione
i sekvencijalne mree
4.1 Kombinacione mree
Osnovna logika kola, koja su prouavana u drugoj glavi, mogu se nazvati

kombinacionim logikim kolima. Signal na izlazu ovakvih kola zavisi samo od
tekuih vrednosti ulaznih signala. Pogodnim povezivanjem osnovnih logikih kola
mogu se realizovati raznovrsne logike funkcije. Na taj nain nastaju digitalne
kombinacione mree. Osnovna karakteristika kombinacionih mrea je da trenutno
logiko stanje na izlazu mree zavisi samo od trenutne kombinacije stanja na
ulazu.
Kombinacione mree se koriste u gotovo svim digitalnim sistemima, poev
od najprostijih digitalnih ureaja do sloenih raunarskih sistema. Kombinacione
mree, pored toga to slue za realizovanje raznovrsnih logikih funkcija, koriste
se i za obavljanje razliitih standardizovanih operacija kao to su kodovanje i
dekodovanje digitalnih podataka, konverzija kodova, aritmetike operacije,
ukazivanje na adresiranu lokaciju u memoriji, itd. Zbog toga se kombinacione
mree esto nazivaju po funkciji koju obavljaju, kao to su: koder, dekoder,
konvertor, sabira, mnoa, multiplekser, demultiplekser itd.
4.1.1 Analiza kombinacione mree
Analiza kombinacione mree vri se u cilju dobijanja formalnog opisa logike

fiunkcije koju mrea obavlja. Kada se doe do opisa logike funkcije mree,
mogue je:
Odrediti ponaanje mree za razliite kombinacije ulaznih promenljivih;
102 Kombinacione i sekvencijalne mree
Transformisati algebarski izraz logike funkcije, pa samim tim promeniti

strukturu mree;
Transformisati algebarski izraz logike funkcije u cilju realizacije
kombinacione mree kolima odreenog tipa.
Kada je kombinaciona mrea predstavljena logikim dijagramom, kao na
slici 4.1, onda se funkcija mree formalno moe opisati na vie naina: logikom
jednainom, kombinacionom tablicom, Karnoovom mapom ili logikom emom.

A Y mrea sa tri ulaza i jednim
izlazom.
Kombinaciona tabela kojom se opisuje mrea sa n ulaza sadrae 2n

kombinacija ulaznih promenljivih. Za svaku kombinaciju na ulazu potrebno je
odrediti stanje na izlazu svakog logikog kola idui od ulaza do izlaza mree.
Kombinaciona tabela za mreu sa slike 4.1 prikazana je u tabeli 4.1.
Tabela 4.1 Kombinaciona tabela za mreu sa slike 4.1.
A B C Y
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Kada je poznata kombinaciona tabela logike funkcije, iz nje se lako dolazi

do algebarske jednaine logike funkcije, kao to je to pokazano u poglavlju 1.4.1
u prvoj glavi. S obzirom na to da broj kombinacija ulaznih promenljivih
eksponencijalno raste sa poveanjem broja promenljivih, tabelarno predstavljanje
logikih funkcija postaje nepraktino kada broj promenljivih pree etiri. Za
predstavljanje funkcija koje sadre vei broj promenljivih koristi se algebarska
metoda, pri emu sloenost forme logike funkcije skoro linearno zavisi od
sloenosti mree.
Kada je kombinaciona mrea predstavljena logikim dijagramom odnosno

emom, tada se do algebarske forme logike funkcije dolazi tako to se, poevi od
ulaznih promenljivih, za izlaz svakog logikog kola napie odgovarajui
algebarski izraz i ovakav postupak sprovede do izlaza mree. Na slici 4.2 izvrena
je analiza mree sa slike 4.1 i odreen je algebarski oblik izlazne funkcije
Y ABC BC AC . (4.1)
B
B ABC
A BC Y ABC BC AC
AC
C
C
Slika 4.2 Ilustracija algebarske metode analize kombinacione mree sa slike 4.1.
Jednaina (4.1) se moe transformisati u druge oblike primenom pravila i

teorema Bulove algebre. Transformacije se izvode da bi se uprostio algebarski
izraz pa samim tim i mrea koju treba realizovati, da bi se smanjio broj nivoa a
time i kanjenje koje unosi mrea, ili da bi se mrea realizovala odreenom vrstom
logikih kola.
Kombinaciona mrea prikazana na slici 4.2 moe se realizovati korienjem
samo NI kola. Dvostrukim komplementiranjem funkcije Y ABC BC AC
dobija se
Y ABC BC AC . (4.2)
Primenom DeMorganove teoreme A B A B na negaciju logike sume
tri lana, dobija se
Y ABC BC AC . (4.3)
Sprovedenim transformacijama poetne funkcije dolo se do njenog
algebarskog oblika koji se moe realizovati korienjem samo NI kola. Za
komplementiranje promenljivih takoe se koriste NI kola kod kojih su ulazi
meusobno spojeni. Logika ema mree kojom se realizuje zadata funkcija Y
prikazana je na slici 4.3.
B Slika 4.3 Realizacija

logike funkcije (4.1)
korienjem samo NI
kola.
A Y
4.1.2 Sinteza kombinacionih mrea
Pri projektovanju kombinacione mree kojom se realizuje odreena logika

funkcija najee se polazi od opisa problema koji je potrebno reiti. Na osnovu
opisa funkcije mree nekada je mogue direktno napisati logiku funkciju koju
mrea treba da obavlja. Za dolaenje do algebarske forme logike funkcije
pogodno je koristi kombinacionu tabelu, koja pokazuje vrednost funkcije za sve
mogue kombinacije ulaznih promenljivih. Projektovanje digitalnih sistema moe
se vriti i pomou raunara. Tada se za opis funkcije sistema koristi HDL
programski jezik (Hardware Description Language).
Kada se problem koji se reava definie opisno, onda se u opisu koriste
veznici i, ili i ne. Na primer, funkcionisanje jednog alarmnog sistema moe se
opisati na sledei nain. Izlaz alarmnog sistema (Y=ALARM) se aktivira ako je
aktivirano dugme za uzbunu (A=UZBUNA) ili ako je dozvoljen alarm
(B=DOZVOLA) i vrata nisu zakljuana (C=ZAKLJUANO) i ako je naruena
bezbednost (F=BEZBEDNOST). Bezbednost nije naruena ako su zatvoreni prozori
(D=PROZOR) i zatvorena vrata (E=VRATA). Iz opisa se moe primetiti da je ovde
definisana pomona promenljiva BEZBEDNOST, ime se olakava pisanje logike
funkcije i predstavljanje logike funkcije pomou logike eme. Na osnovu opisa
alarmnog sistema, moe se pisati
Y A BC F , (4.4)
F D E . (4.5)
odakle se dolazi do konanog oblika logike funkcije
Y A BC D E . (4.6)
Na osnovu (4.6) dolazi se do kombinacione mree kojom se pomou I, ILI i
NE kola realizuje funkcija Y. Na slici 4.4 predstavljena je kombinaciona mrea
kojom se realizuje funkcija opisanog alarmnog sistema.
A
Slika 4.4 Kombinaciona mrea B Y
alarmnog sistema realizovana na C
osnovu funkcije (4.6) D
E
Prethodnim primerom je pokazano da kada je poznata logika funkcija onda

se lako dolazi do kombinacione mree pomou koje se ona realizuje. Naravno,
mrea se ne mora realizovati direktno korienjem algebarske forme logike
funkcije, ve se ova funkcija moe prethodno transformisati kako bi se dolo do
najjednostavnije realizacije u kojoj je upotrebljen minimalan broj logikih kola, ili
do mree koja ispunjava neki drugi konkretan zahtev.
4.1.3 Minimizacija kombinacionih mrea
Kao to je u prethodnom poglavlju objanjeno, kombinaciona mrea predstavlja

realizaciju logike funkcije pomou logikih kola. Da bi kombinaciona mrea
kojom se realizuje odreena logika funkcija bila to jednostavnija, potrebno je
funkciju napisati u najjednostavnijem obliku. Na taj nain se dolazi do oblika
funkcije koji se moe realizovati korienjem najmanjeg broja logikih kola.
Za minimizaciju logikih funkcija kada se ona vri runo koriste se
algebarske metode minimizacije ili grafike metode minimizacije na bazi
Karnoovih mapa. Minimizacija logikih funkcija moe se vriti i pomou
raunara, koji mora biti opremljen odgovarajuim programom.
Na primer, logika funkcija
Y DCBA DCBA DC BA DC B A DCB A DCB A (4.7)
se moe minimizirati pomou Karnoove mape sa slike 4.5a i predstaviti u obliku
zbira logikih proizvoda
Y DC B CB . (4.8)
Ista funkcija se, korienjem Karnoove mape sa slike 4.5b, moe predstaviti u
obliku proizvoda logikih suma
Y ( D C )(C B)(C B) . (4.9)
Slika 4.5 Karnoova mapa

za funkciju (4.7) kada se
rezultujua funkcija
izraava u vidu zbira
proizvoda (a) i u obliku
proizvoda suma (b).
Premda su funkcije (4.8) i (4.9) identine, to se lako pokazuje primenom

pravila logike algebre ili preko kombinacione tabele popunjene za jednu i za
drugu funkciju, strukture mrea kojima se realizuju ove funkcije nisu identine. S
obzirom na to da funkcija (4.8) ima samo dva lana a funkcija (4.9) tri, jasno je da
mrea kojom se realizuje logika funkcija (4.8) sadri manji broj logikih kola od
mree kojom se realizuje funkcija (4.9).
Ovde treba napomenuti da minimizacija logikih funkcija pomou
Karnoovih mapa ne vodi uvek ka jednoznanom reenju i tada postoji vie
razliitih minimalnih formi logike funkcije.
Primer 4.1 Potrebno je izvriti sintezu sabiraa binarnih brojeva.
Sabiranje binarnih brojeva vri se po razredima, na isti nain kao i sabiranje

decimalnih cifara. Prvo se saberu cifre najmanje teine ili cifre najnieg razreda.
Rezultat je cifra najmanje teine i prenos (carry) COUT koji se koristi pri sabiranju
sledeih cifara. Sabiranje se nastavlja idui s desna u levo, s tim to se bitima koji se
sabiraju dodaje i prenos iz prethodnog razreda CIN. Sabira koji sabira dva jednobitna
binarna broja i ima ulaz za prenos iz prethodnog razreda i izlaz za prenos u naredni
razred naziva se potpun sabira.
Na osnovu opisa sabiraa dva bita moe se zakljuiti da on ima tri ulaza, ulaz za
bite koji se sabiraju X i Y i ulaz za prenos iz prethodnog razreda CIN, i dva izlaza od
kojih je jedan zbir bita a drugi prenos COUT za vii razred. Funkcionalna tabela
potpunog sabiraa data je u tabeli P4.1.
Posle minimizacije dolazi se do logikih
Tabela P4.1 funkcija
S X Y CIN ,
CIN X Y COUT S
0 0 0 0 0 COUT X CIN Y CIN X Y .
0 0 1 0 1 koje se realizuju kombinacionom mreom sa
0 1 0 0 1 slike P4.1.
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1
X
Y S
CIN
X Y
COUT CIN
COUT S
(a) (b)
Slika P4.1
Povezivanjem potpunih sabiraa na red omoguava se sabiranje viecifrenih

binarnih brojeva. Pri tome, ulaz za prenos u sabira bita najmanje teine mora biti 0.
4.1.4 Koderi i dekoderi
Koderi se koriste za prevoenje informacije iz jednog oblika (npr. slovo, re, broj)
u niz bita, a navedena operacija se naziva kodovanje. Na primer, kada se aktivira
taster na tastaturi raunara, posredstvom odgovarajue koderske mree generie se
kombinacija nula i jedinica koja odgovara pritisnutom tasteru. Dekoderi vre
obrnuti proces, pretvaranje niza binarnih cifara u informaciju razumljivu za
korisnika.
Kada koder ima n izlaza, to znai da se kodovanje vri sa n bita, onda je
maksimalan broj ulaza kodera 2n. Jedan ovakav koder predstavljen je blok emom
na slici 4.6.
A0
Y0
A1
Y1
Slika 4.6 Blok ema kodera sa Koder
n
n izlaza i 2 ulaza.
Yn-1
A2n-1
Ako se kod kodera koji ima n izlaza koristi svih 2n ulaza, onda se za koder
kae da je potpun. Kod nepotpunih kodera sa n izlaza broj ulaza je manji od 2n.
Logika mrea kodera moe se realizovati na osnovu kombinacione tabele
ulaznih i izlaznih promenljivih. Kombinaciona tabela za koder koji decimalne
cifare koduje u etvorocifrene binarne brojeve data je u tabeli 4.2.
Tabela 4.2 Kombinaciona tabela kodera decimalnih u binarno kodovane decimalne cifre.
Ulaz Izlaz
dcimalni broj binarni kd
A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 0 0 1 0 0 0 0 1
0 0 0 0 0 0 0 1 0 0 0 0 1 0
0 0 0 0 0 0 1 0 0 0 0 0 1 1
0 0 0 0 0 1 0 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0 0 0 0 1 0 1
0 0 0 1 0 0 0 0 0 0 0 1 1 0
0 0 1 0 0 0 0 0 0 0 0 1 1 1
0 1 0 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 0 1 0 0 1
Za kodovanje 10 decimalnih cifara potrebno je koristiti kodne kombinacije

od po etiri bita, te ovaj koder mora imati etiri izlaza. S obzirom na to da je broj
ulaza 10, koder je nepotpun.
Iz tabele 4.2 se odreuju izlazne funkcije kodera:
Y0 A1 A3 A5 A7 A9 , (4.10)
Y1 A2 A3 A6 A7 , (4.11)
Y2 A4 A5 A6 A7 , (4.12)
Y3 A8 A9 . (4.13)
Kao to se vidi iz izraza (4.10) do (4.13), za realizaciju logike mree
kodera potrebno je koristiti 4 ILI kola. Mrea kojom se realizuju ove logike
funkcije prikazana je na slici 4.7.
A0
A1
A2 Y0
A3
A4 Y1 Slika 4.7 Koder decimalnih cifara u
A5 binarno kodovane decimalne cifre.
A6
Y2
A7
A8
Y3
A9
Tokom digitalne obrade informacije su binarno kodovane. Za prezentaciju

rezultata najpogodnije je koristi slova abecede i decimalne cifre. Za prevoenje
binarno kodovanog podatka u oblik pogodniji za optu upotrebu koriste se
dekoderi.
Na ulaz dekodera dovode se kodovani podaci koji sadre n bita. Ovakvih
podataka moe biti najvie 2n. Za svaki podatak na ulazu predvia se jedan izlaz,
te dekoder moe imati najvie 2n izlaza. Na slici 4.8a prikazana je blok ema
dekodera.
Y0 2/4
A0 dekoder
A1 Y1 A0 Y0
Slika 4.8 (a) Blok ema Dekoder A1 Y1
dekodera; (b) Grafiki simbol Y2
za dekoder 2/4.
An-1 Y3
Y2n-1 EN
(a) (b)
Pored ulaza za podatke dekoder najee raspolae i ulazom za signal

dozvole EN. Kada je EN=0 svi izlazi dekodera su u stanju logike nule. Kada je
EN=1 aktivan je samo izlaz Yi, gde i odgovara binarno kodovanom broju
dovedenom na ulaz dekodera, dok su ostali izlazi neaktivni. Na slici 4.8b prikazan
je grafiki simbol dekodera 2/4.
Broj izlaznih signala dekodera se smanjuje ako se neke kombinacije ulaznih

signala ne koriste. Ako se vri dekodovanje brojeva datih u BCD kodu, broj izlaza
dekoderske mree je 10. Ovakav dekoder je nepotpun. Ako za n ulaznih
promenljivih postoji svih 2n izlaznih funkcija, dekoder je potpun.
Kao primer dekoderske mree bie analiziran dekoder sa 4 ulaza i 16 izlaza
ili dekoder 4/16. S obzirom na to da je za odreenu kombinaciju ulaznih signala
samo jedan izlaz aktivan, ovakva mrea se naziva i dekoder 1 od 16. U tabeli 4.3,
koja predstavlja funkcionalnu tabelu dekodera 4/16, prikazane su sve kombinacije
ulaznih i izlaznih promenljivih.
Tabela 4.3 Funkcionalna tabela dekodera 4/16
Ulaz Izlaz
binarni broj decimalni broj
D C B A Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0
0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0
0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0
0 1 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0
0 1 1 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
1 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0
1 0 1 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
1 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
1 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
Na osnovu tabele 4.3 mogu se napisati izlazne logike funkcije dekodera sa

4 ulaza i 16 izlaza
Y0 A3 A2 A1 A0 , (4.14)
Y1 A3 A2 A1 A0 , (4.15)
Y2 A3 A2 A1 A0 , (4.16)
.......
Y15 A3 A2 A1 A0 . (4.17)
Izlazne funkcije dekodera Y0 do Y15 sadre samo po jedan lan koji je dat u
vidu logikog proizvoda promenljivih, te dekoderska mrea moe biti realizovana
korienjem I kola i logikih invertora. S obzirom na to da minimizacija gornjih

funkcija nije mogua, za realizaciju dekodera potrebno je 16 I kola sa po 4 ulaza.
Za dobijanje komplementarnih vrednosti ulaza potrebno je koristiti invertore. Deo
eme dekodera 4/16 prikazana je na slici 4.9.
Slika 4.9 Deo dekodera

4/16.
4.1.5 Multiplekseri i demultiplekseri
Multiplekser je kombinaciona mrea sa vie ulaza i jednim izlazom. Pomou ove

mree ostvaruje se povezivanje selektovanog ulaza i zajednikog izlaza.
Multiplekser obavlja funkciju digitalnog viepozicionog prekidaa. Na slici 4.10a
prikazana je ekvivalentna funkcionalna ema, a na slici 4.10b grafiki simbol
multipleksera.
Slika 4.10 Multiplekser sa n ulaza: (a) ekvivalentna funkcionalna ema; (b) grafiki simbol
multipleksera.
Na ulaze multipleksera se dovode podaci te se oni nazivaju i informacioni

ulazi ili kanali. Multiplekser sa slike 4.10b ima n ulaza, D0, D1, ..., Dn-1. Izbor
ulaza koji e biti povezan sa izlazom multipleksera Y vri se preko selekcionog ili
kontrolnog ulaza. Na ulaz E dovodi se signal dozvole. Ako je signal dozvole
neaktivan izlaz e biti u stanju logike nule bez obzira na stanje selektovanog
ulaza. Selekcija ulaza vri se dovoenjem odgovarajueg binarnog koda na ulaze
S0, S1, ..., Sm-1.
Multiplekser ima m selekcionih ulaza koji omoguaju izbor jednog od n=2m
ulaza. Selektovani ulaz povezuje se sa izlazom posredstvom logikih elemenata.
Postupak sinteze logike mree multipleksera bie sproveden na primeru
multipleksera sa etiri ulaza. Izbor jedne od etiri ulazne linije D0 do D3 ovog
multipleksera vri se preko upravljakih linija S1 i S0. Logiko stanje izlaza
multipleksera odgovara logikom stanju na selektovanoj ulaznoj liniji. Rad
multipleksera sa etiri ulaza moe se opisati kombinacionom tabelom koja je
prikazana u tabeli 4.4.
Tabela 4.4 Kombinaciona tabela multipleksera sa etiri ulaza.
E S0 S1 Y
1 0 0 D0
1 0 1 D1
1 1 0 D2
1 1 1 D3
0 X X 0
Logika funkcija multipleksera sa etiri ulaza ima oblik

Y ED0 S1 S0 ED1 S1S0 ED2 S1 S0 ED3 S1S0 . (4.18)
Pri realizaciji logike mree multiplekser se moe posmatrati kao
kombinaciona mrea koja ima est ulaza (D0, D1, D2, D3, S0 i S1) i jedan izlaz Y.
Ako bi se napisala kombinaciona tablica za ovakvu mreu, ona bi sadrala 64 reda,
te bi posao minimizacije logike mree bio prilino obiman. Alternativni pristup
bio bi da se kombinaciona mrea podeli na dva dela, upravljaku i prekidaku, i da
se izvri sinteza ovih delova multipleksera.
Ako se posmatra dvoulazno I kolo na iji jedan ulaz je dovedena logika
jedinica, signal na izlazu ovog kola bie identian signalu na preostalom ulazu.
Ova injenica moe se iskoristiti za realizaciju prekidake mree multipleksera.
Do upravljake mree multipleksera moe se doi na osnovu sledee
analize. Ulaz D0 bie selektovan ako su na kontrolnim linijama S1 i S0 logike
nule. Dakle, linija D0 bie selektovana ako se na ulaz I kola pored linije D0 dovedu
i invertovani kontrolni signali S 1 i S 0 . Slino, selektovanje linije D1 moe se
postii ako se na ulaz I kola pored ulazne linije D1 dovedu kontrolne linije S 1 i
S 0 . Uz pomo tabele 4.4 mogu se lako odrediti i kombinacije kontrolnih signala
preko kojih se selektuju ulazne linije D2 i D3. Povezivanjem izlaza I kola na ulaze
etvoroulaznog ILI kola dolazi se do kompletne logike eme multipleksera sa

etiri ulaza, koja je prikazana na slici 4.11. Ulaz oznaen sa E je signal dozvole.
Kada je E=0 izlaz e biti u stanju logike nule bez obzira na stanje selektovanog
ulaza.
Slika 4.11 Logika

ema multipleksera
sa etiri ulaza.
Demultiplekser je kombinaciona mrea pomou koje se podatak sa jednog

ulaza prosleuje na jedan od vie izlaza, te se moe rei da demultiplekser obavlja
funkciju koja je komplementarna funkciji multipleksera. Imajui u vidu funkciju
demultipleksera, ovakva kombinaciona mrea se naziva i distributor.
Na slici 4.12a prikazana je ekvivalentna funkcionalna ema, a na slici 4.12b
simbol demultipleksera.
Slika 4.12 Demultiplekser sa n izlaza: (a) ekvivalentna funkcionalna ema; (b) grafiki
simbol.
Za selektovanje jednog od n izlaza demultipleksera potrebno je koristiti m

selekcionih signala, pri emu je n=2m.
Rad demultipleksera sa etiri izlaza moe se opisati kombinacionom
tabelom koja je prikazana u tabeli 4.5.
Tabela 4.5 Kombinaciona tabela demultipleksera sa etiri izlaza.
E S0 S1 Y3 Y2 Y1 Y0
1 0 0 0 0 0 X
1 0 1 0 0 X 0
1 1 0 0 X 0 0
1 1 1 X 0 0 0
0 - - 0 0 0 0
Postupkom ekvivalentnim onom koji je korien pri sintezi multipleksera sa

etiri ulaza, lako se dolazi do logike mree demultipleksera sa etiri izlaza.
Upravljake mree dva analizirana kola su iste dok se prekidaka mrea
demultipleksera sastoji samo od I kola, iji izlazi su u isto vreme i izlazi
demultipleksera, kao to je prikazano emom sa slike 4.13.
Slika 4.13 Demultiplekser sa

etiri izlaza.
Multiplekseri i demultiplekseri se koriste u telekomunikacijama, pri

prenosu digitalnih podataka iz vie izvora preko samo jedne linije za vezu.
Potrebno je napomenuti da se multiplekser moe koristiti za realizaciju logikih
funkcija, koje su izraene u vidu zbira logikih proizvoda, to e biti i pokazano na
sledeem primeru.
Primer 4.2 Funkcija Y C BA C B CB A e biti realizovana pomou mltipleksera sa

proizvoljnim brojem ulaza, a potom pomou etvoroulaznog multipleksera i osnovnih
logikih kola.
Pomou multipleksera se mogu realizovati logike funkcije koje su date u vidu

zbira logikih proizvoda nezavisnih promenljivih. Ako se usvoji da su na selekcione
ulaze S0, S1 do Sm dovedene ulazne promenljive, tada e izlaz multipleksera za
odreenu kombinaciju ulaznih promenljivih zavisiti od logikog stanja u kom se nalazi

selektovani ulaz podataka.
Prema izloenom konceptu, za realizaciju funkcije od m promenljivih potrebno je
koristiti multiplekser koji ima n=2m ulaza. Za kombinacije ulaznih promenljivih za koje
funkcija ima vrednost 1 na odgovarajue ulaze multipleksera Di (i=0, 1,...n) treba
dovesti logike jedinice a na ostale ulaze nule. S obzirom na to da zadata funkcija ima
tri promenljive, za njenu realizaciju koristi se osmoulazni multiplekser.
Funkciju Y C BA C B CB A je potrebno dopuniti do potpune normalne
forme. Posle mnoenja nepotpunog lana sa ( A A) dobija se
Y C BA C BA C B A CB A .
Funkcija Y treba da ima vrednost Y = 1 za kombinacije ulaznih promenljivih CBA:
001, 101, 100 i 110. Ako se promenljive A, B i C prikljue na selekcione ulaze S0, S1 i
S2, na ulaze za podatke D1, D4, D5 i D6 dovede 1, a na ostale ulaze za podatke 0, kao
to je prikazano na slici P4.2.1, multiplekser e na svom izlazu generisati funkciju Y.
Kada se logika funkcija 1

realizuje pomou etvoroulaznog D0
multipleksera, na selekcione ulaze D1
treba prikljuiti promenljive koje su u D2
logikoj funkciji zastupljene sa najvie D3
razliitih logikih kombinacija. U
MUX X Y
D4
funkciji D5
Y C BA C B CB A , D6
se promenljive C i B pojavljuju u sva D7
tri logika proizvoda te e one biti S2 S1 S0
povezane na selekcione ulaze. Zadatak
e biti reen povezivanjem promenljive C B A
B na ulaz S0 i promenljive C na ulaz S1.
Slika P4.2.1
Uzimajui da je S1=C, S0=B,
poreenjem izraza za funkciju Y sa
logikom funkcijom multipleksera A D0
(4.18) odreuju se vrednosti koje treba 0 D1
prikljuiti na ulaze Di (i = 0, 1, 2, 3) MUX X Y
D0=A, 1 D2
D1=0, D3
D2=1, S1 S0
D 3= A .
Za dobijanje komplementarne C B
vrednosti ulazne promenljive A, koja se Slika P4.2.2
prikljuuje na ulaz D3, koristi se logiki
invertor.
U ovom, kao i u prethodnom primeru, smatrano je da je prikljuak za signal
dozvole E povezan na nivo logike jedinice te je izostavljen. Logika ema
kombinacione mree kojom se realizuje zadata funkcija sa multiplekserom 4/1
prikazana je na slici P4.2.2.
Kao to se moe videti iz prethodnog primera, pomou multipleksera koji ima m=2
selekciona ulaza realizovana je logika funkcija tri promenljive. U optem sluaju,
pomou multipleksera sa n=2m ulaza moe se realizovati funkcija koja ima m + 1
promenljivih.
4.1.6 Konvertori koda
Konvertori koda su kombinacione mree koje se koriste za konverziju jednog koda

u drugi. U prinicpu, konverzija koda se sastoji iz dekodovanja i kodovanja, te bi se
moglo rei da se konvertor koda dobija povezivanjem dekodera i kodera.
Meutim, esto je mogue izvriti minimizaciju funkcije konverzije koda, tako da
logika mrea postaje jednostavnija.
Kao primer konvertora koda bie analiziran konvertor binarnog u Grejov
kd. Ulazni podatak u konvertor je binarno kodovan broj B2B1B0, a izlaz je broj
kodovan u Grejovom kodu G2G1G0. Konverzija 3-bitnih binarnih brojeva u 3-bitne
brojeve kodovane u Grejovom kodu data je u tabeli 4.6.
Tabela 4.6 Konverzija binarnog u Grejov kd.
Dec. broj Binarni kod Grejov kod

B2 B1 B0 G2 G1 G0
0 0 0 0 0 0 0
1 0 0 1 0 0 1
2 0 1 0 0 1 1
3 0 1 1 0 1 0
4 1 0 0 1 1 0
5 1 0 1 1 1 1
6 1 1 0 1 0 1
7 1 1 1 1 0 0
Konverzija 3-bitnih binarnih brojeva u 3-bitne brojeve u Grejovom kodu

moe se izvriti tako to e se najpre dekodovati binarni broj, pa potom izvriti
kodovanje izlaza dekodera u Grejov kod. Ovim postupkom dolazi se do
konvertora 3-bitnog binarnog koda u 3-bitni Grejov kd koji je prikazan na slici
4.14. Kao to se vidi sa slike 4.14 konvertorska mrea se sastoji od potpunog
dekodera 3/8 i potpunog kodera 8/3.
Slika 4.14 Konvertor binarnog

u Grejov kd realizovan
pomou dekodera 3/8 i kodera
8/3.
Mrea koja obavlja konverziju binarnog u Grejov kd prikazana je na slici

4.14. U emi sa slike 4.14 dekoder 3/8 je predstavljen grafikim simbolom, a
realizacija kodera vri se na nain koji je opisan u odeljku 4.1.4. Izlazni signali
dekodera su ulazni signali kodera koji se sastoji od tri etvoroulazna ILI kola.
Konvertor sa istom funkcijom moe se ostvariti korienjem jednostavnije
kombinacione mree, s tim da se prethodno izvri minimizacija izlaznih logikih
funkcija zadatih tabelom 4.6. Izlazne logike funkcije konvertora koda sa slike
14.14 date su jednainama
G2 B2 B1 B0 B2 B1B0 B2 B1 B0 B2 B1B0 , (4.19)

G1 B 2 B1 B0 B 2 B1B0 B2 B1 B0 B2 B1B0 , (4.20)
G0 B 2 B1B0 B 2 B1 B0 B2 B1B0 B2 B1 B0 .
(4.21)
Nakon minimizacije funkcija (4.19) do (4.21), dolazi se do sledeih
jednaina
G2 B2 , (4.22)
G1 B 2 B1 B2 B1 B2 B1 , (4.23)
G0 B1B0 B1 B0 B1 B0 . (4.24)
Logika ema konvertora binarnog u Grejov kd, realizovana sa
minimalnim brojem logikih kola, prikazana je na slici 4.15.
Slika 4.15 Konvertor binarnog u

Grejov kd realizovan sa minimalnim
brojem logikih kola.
Veoma esto se u digitalnim sistemima za prikaz cifara koriste sedmo-

segmentni indikatori. Da bi binarno kodovane decimalne cifre mogle da se prikau
pomou ovakvih indikatora, potrebno je BCD kd pretvoriti u kd 7 segmenata. U
praksi se mrea sa navedenom funkcijom naziva i dekoder BCD u kd 7
segmenata, premda kolo obavlja funkciju konvertora koda. Segmenti sedmo-
segmentne cifre se oznaavaju slovima a, b, c, d, e, f i g, kao to je prikazano na
slikama 4.16a i 4.16b.
Segmenti sedmo-segmentnog displeja se najee realizuju upotrebom LED
dioda (Light Emmiting Diode). Kod sedmo-segmentnog displeja sa zajednikom
katodom (sl. 4.16a) katode LED segmenata spojene su u jednu taku koja se
povezuje sa masom. Paljenje odgovarajue LED diode vri se dovoenjem
visokog naponskog nivoa na anodu te diode, pri emu se na red sa diodom
povezuje otpornik koji slui da ogranii struju koja tee kroz ukljuenu diodu.
Slika 4.16 Sedmosegmentni displej: (a) sa zajednikom katodom; (b) sa zajednikom

anodom; (b) prikaz decimalnih cifara pomou sedam segmenata.
Kod sedmo-segmentnog displeja sa zajednikom anodom (sl. 4.16b) anode

LED segmenata spojene su u jednu taku koja se povezuje na visok naponski nivo.
Paljenje odgovarajue LED diode vri se dovoenjem niskog naponskog nivoa na
katodu te diode, pri emu se na red sa diodom povezuje otpornik koji slui da
ogranii struju koja tee kroz ukljuenu diodu.
Za prikaz odreene decimalne cifre potrebno je aktivirati odgovarajue
segmente, kao to je prikazano na slici 4.16c. Na osnovu podataka sa slike 4.16
moe se sainiti kombinaciona tabela konvertora koda BCD u kd 7 segmenata
(tabela 4.7)
Tabela 4.7 Kombinaciona tabela konvertora BCD koda u kd 7 segmenata
Cifra BCD kd Kd 7 segmenata

ni D C B A a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 1 0 1 1
Do konvertorske mree koja obavlja funkciju definisanu tabelom 4.6 moe

se doi postupkom minimizacije, to je najjednostavnije uraditi primenom
Karnoovih mapa. Potrebno je za svaki izlaz koji aktivira segment segmosegmentne
cifre formirati odgovarajuu Karnoovu mapu. Karnoova mapa za minimizaciju
funkcije a data je na slici 4.17.
Slika 4.17 Karnoova mapa koja odgovara izlaznoj funkciji a konvertora BCD u kd 7
segmenata.
Kao to se moe videti iz mape sa slike 4.17, u minimizaciji se koriste i

stanja na ulazu koja nemaju efekta na izlaz. Uoavanjem grupa polja koja sadre
logike jedinice dolazi se do minimizirane forme logike funkcije za izlaz a
a B D AC A C . (4.25)
Minimizacijom preostalih logikih funkcija dolazi se do sledeih jednaina
b C AB A B , (4.26)
c A B C , (4.27)
d D A B AB C A C BC , (4.28)
e AB AC , (4.29)
f D AB AC BC , (4.30)
g D A B B C BC . (4.31)
Na osnovu logikih funkcija (4.25) - (4.31) koje opisuju izlaze konvertora,

moe se zakljuiti da se konvertor BCD u kd 7 segmenata moe realizovati
korienjem I kola sa dva i tri ulaza i ILI kola sa dva, tri, etiri i pet ulaza.
Komplementiranje ulaznih promenljivih vri se korienjem invertora. Potpuna
logika ema konvertora BCD u kd sedam segmenata data je na slici 4.18.
Slika 4.18 Logika ema konvertora BCD koda u kd 7 segmenata.
4.1.7 Greke zbog kanjenja logikih kola
U dosadanjoj analizi kombinacionih mrea cilj je bio da se odreena logika

funkcija realizuje korienjem to manjeg broja logikih kola. Meutim, ovakav
pristup u projektovanju logikih mrea moe dovesti do pojave lane nule, lane
jedinice ili do viestrukuh promena nivoa na izlazu mree. Tada se kae da se na
izlazu mree javio gli (eng. glitch). Navedene pojave posledica su pre svega
kanjenja logikih kola. Problem o kome je re ilustrovan je na slici 4.19.
Slika 4.19 Ilustracija pojave

greke usled kanjenja logikih
kola.
Pomou logikog kola sa slike 4.19a realizuje se funkcija

Y AB , (4.32)
koja, s obzirom na to da je B A , uvek ima vrednost Y=0. Meutim, kao to se

vidi iz vremenskog dijagrama sa slike 4.19b, zbog kanjenja logikog invertora, na
oba ulaza I kola su u jednom kratkom intervalu, koji je jednak kanjenju invertora,
prisutne logike jedinice. Tada se na izlazu kola sa slike 4.19a dobija logika
jedinica, uprkos pretpostavci da bi izlaz ovog kola uvek trebalo da bude u stanju
logike nule.
Na osnovu izvrene analize vidi se da postoji rizik (hazard) od pojave lane
jedinice na izlazu posmatranog kombinacionog kola, a ova pojava se manifestuje
kao kratkotrajan impuls ili gli visokog logikog nivoa.
Postupak otklanjanja hazarda kod kombinacionih mrea bie pokazan na
primeru mree sa slike 4.20a. Izlazna funkcija ove mree data je izrazom
Y AB BC . (4.33)
Na osnovu izraza (4.33) jasno je da za A=C=1 izlazna funkcija Y treba da
ima vrednost 1 bez obzira na vrednost promenljive B. Meutim, zbog kanjenja
kroz logika kola, kao to se vidi sa vremenskog dijagrama sa slike 4.20b, u
jednom intervalu oba logika proizvoda u izrazu (4.33) su nule, te e se tada
pojaviti lana nula na izlazu logike mree.
Slika 4.20 Primer kombinacione mree kod koje postoji rizik od pojave lane nule (a) i
vremenski dijagrami koji ilustruje rad mree (b).
Kombinacione mree koje vre sabiranje logikih proizvoda ili mnoenje

logikih suma mogu se modifikovati tako da se sprei generisanje lane nule,
odnosno lane jedinice. Ovde e biti pokazano kako se otklanja rizik od
generisanja lane nule kod mree sa slike 4.20a.
Mogunost pojavljivanja lane nule kod kombinacione mree koja vri
sumiranje logikih proizvoda moe se ustanoviti primenom Karnoovih mapa. Za
mreu sa slike 4.20a Karnoova mapa je prikazana na slici 4.21a. Sa ove slike se
vidi da su u mapi konturama obuhvaena po dva susedna polja koja sadre
jedinice. Do problema u radu mree e doi ako jedan od uoenih logikih
proizvoda, zbog kanjenja, postane nula pre nego sto drugi postane jedinica. Tada
e se na izlazu mree javiti lana nula.
Slika 4.21 Karnoova mapa za mreu sa slike 4.20a (a) i Karnoova mapa za istu mreu sa
dodatom konturom za spreavanje pojave lane nule (b).
Da bi kratak interval u kome se moe javiti lana nula na izlazu mree bio
premoen, potrebno je modifikovati posmatranu mreu. Ova modifikacija se
obavlja dodavanjem konture koja obuhvata po jedno polje iz ve postojeih
kontura, kao to je pokazano na slici 4.21b. Dodavanjem ove konture ne menja se
logika funkcija mree, ali se spreava pojava lane nule kada doe do promene
ulaza koja dovodi do prelaska iz jedne u drugu konturu. Modifikovana mrea, u
kojoj ne postoji opasnost od pojave lane nule, prikazana je na slici 4.22.
Slika 4.22 Modifikovana mrea sa

slike 4.20a kod koje nema
mogunosti generisanja lane
nule.
Imajui u vidu put kojim se dolo do mree sa slike 4.22, jasno je da ona
nije minimalna. Meutim, dodavanjem jednog I kola spreena je pojava lane
nule, a ukupno kanjenje mree nije poveano.
Znaaj prisustva hazarda kod kombinacionih mrea povezan je sa
primenom. U nekim primenama, npr. kada se radi o upravljanju sporim sistemima,
tada pojava kratkih impulsa na izlazu kombinacione mree nema posebnog
znaaja. Meutim, u mnogim primenama pitanje otklanjanja hazarda je od
prvorazrednog znaaja. Posebno u sluajevima kada kolo reaguje na promenu
logikog stanja a ne na logiko stanje, to je sluaj kod itave klase sekvencijalnih
kola, o kojima e vie rei biti u nastavku.
4.2 Sekvencijalne mree

Izlaz kombinacione mree, koja je bila predmet analize prethodnog poglavlja,
zavisi samo od tekue kombinacije ulaznih signala. Sekvencijalne mree se
razlikuju od kombinacionih po tome to izlazni signal iz sekvencijalne mree,
pored toga to zavisi od tekuih vrednosti ulaznih signala, zavisi i od redosleda tj.
sekvence generisanja ulaznih signala. Da bi izlaz mree bio funkcija tekueg ali i
prethodnog stanja ulaza, sekvencijalna mrea mora sadrati memorijske elemente.
Pored toga, sekvencijalna mrea esto sadri povratnu spregu. Na taj nain stanje
izlaza, osim to zavisi od tekuih vrednosti ulaznih promenljivih i prethodnih
stanja koja su se formirala u mrei, zavisi i od prethodnog stanja izlaza. Osnovni
model sekvencijalne mree prikazan je blok emom na slici 4.23.
Slika 4.23 Model sekvencijalne mree.
Sekvencijalne mree se mogu podeliti na sinhrone i asinhrone. Kod

sinhronih sekvencijalnih mrea sve operacije se vre u koincidenciji sa
sinhronizacionim ili takt impulsima. Sinhronizacioni impulsi se dovode iz
generatora taktnog signala. Taktni impulsi definiu referentne trenutke u kojima se
interpretiraju logika stanja. Kod asinhronih sekvencijalnih mrea do promene
stanja izlaza dolazi kada doe do promene stanja ulaza, te rad ovih kola nije
sinhronizovan odgovarajuim taktnim impulsima.
4.2.1 Analiza sekvencijalne mree
Postupak analize sekvencijalne mree bie dat preko jednog jednostavnog

primera. Na slici 4.24 prikazana je sinhrona sekvencijalna mrea koja se sastoji iz
dva SR flipflopa i kombinacione mree. Kombinaciona mrea realizovana je
korienjem osnovnih logikih kola. U principu, kao memorijski elementi u
sekvencijalnim mreama mogu se koristiti sve vrste flipflopova i le kola.
Slika 4.24 Blok ema jedne jednostavne sinhrone sekvencijalne mree.
U primeru sa slike 4.24 sekvencijalna mrea sadri jednu ulaznu

promenljivu X i jednu izlaznu funkciju Y. Memorijski deo mree ine dva sinhrona
SR flipflopa, dok se kombinacioni deo mree sastoji od I kola i logikog invertora.
Na ulaze logikih kola dovodi se ulazna logika promenljiva X i logike
promenljive sa izlaza flipflopova. Izlazi logikih kola koriste se kao ulazi
flipflopova i kao izlazi sekvencijalne mree. Na taj nain ostvarena je zavisnost
izlaza mree kako od trenutnih stanja ulaza tako i od prethodnog stanja
flipflopova.
Na osnovu analize mree sa slike 4.24 mogu se pisati izrazi za funkcije
kontrolnih ulaza S i R flipflopova
RA QB X , (4.34)
S A QB X , (4.35)
RB QA X , (4.36)
S B QA X . (4.37)
Izlaz mree je funkcija ulaza i stanja flipflopova. Logika funkcija izlaza
mree sa slike 4.24 ima oblik
Y QA X . (4.38)
Funkcija sekvencijalne mree definisana je stanjem ulaza, stanjem izlaza i
stanjem flipflopova. Izlazi mree i sledee stanje mree zavise od stanja ulaza i
sadanjeg stanja mree. Funkcionisanje sekvencijalne mree moe se opisati
tabelom stanja, u koju se unose stanja izlaza i sledee stanje mree koje zavisi od
stanja ulaza i sadanjeg stanja mree.
Do tabele stanja mree dolazi se na osnovu ulaznih funkcija flipflopova
(jednaine 4.34 do 4.37). Iz ovih jednaina se vidi da se flipflop A resetuje pri
kombinaciji {QB, X}={0, 1}, da se setuje pri kombinaciji {QB, X}={1, 0} i da za
ostale kombinacije {QB, X} izlaz flipflopa A ostaje nepromenjen. Flipflop B se
resetuje kada je {QA, X}={1, 0}. Flipflop B je setovan za {QA, X}={0, 1}, i ostaje u
prethodnom stanju za ostale kombinacije {QA, X}. Na osnovu izloene analize,
znajui sadanje stanje mree i stanje ulazne promenljive, dolazi se do sledeeg
stanja mree.
Stanje izlaza mree funkcija je sadanjeg stanja mree i stanja ulazne
promenljive. Iz jednaine (4.38) se vidi da je izlaz 1 kada je sadanje stanje izlaza
flipflopa A jednako 0 i kada je ulaz X=1. U ostalim sluajevim izlaz Y jednak je
nuli. Sledee stanje mree i stanje izlaza su funkcija sadanjeg stanja i stanja
ulaza, i oni se dobijaju analizom logike eme mree.
Na osnovu napred iznete procedure dolazi se do tabele stanja proizvoljne
sekvencijalne mree. U optem sluaju, sekvencijalna mrea koja sadri m
flipflopova, n ulaznih i p izlaznih promenljivih imae m kolona za sadanje stanje
n kolona za ulaze, m kolona za sledee stanje i p kolona za izlaze. Ukupan broj
kombinacija sadanjeg stanja i stanja ulaza je 2m+n, tako da tabela stanja ima 2m+n
vrsta. Tabela stanja za sekvencijalnu mreu sa slike 4.24 data je u tabeli 4.8.
Tabela 4.8 Tabela stanja za mreu sa slike 4.24.
Sadanje Sledee Izlaz

stanje stanje
QA QB X QA QB Y
0 0 0 0 0 0
0 0 1 0 1 1
0 1 0 1 1 0
0 1 1 0 1 1
1 0 0 1 0 0
1 0 1 0 0 0
1 1 0 1 0 0
1 1 1 1 1 0
Sadanje stanje pokazuje stanje flipflopova pre nego to se pojavio taktni

impuls. Kao to se vidi iz tabele 4.8 ukupno postoji osam moguih kombinacija
ulaza i stanja flipflopova. Sledee stanje pokazuje stanje izlaza flipflopova nakon
dejstva taktnog impulsa.
Rad sekvencijalne mree moe se na pregledan nain prikazati pomou
dijagrama stanja. Stanje sekvencijalne mree se u dijagramu stanja predstavlja
krugom ili vorom, a prelaz iz jednog stanja u drugo stanje linijom koja povezuje
dva kruga. Dijagram stanja sekvencijalne mree sa slike 4.24 predstavljen je na
slici 4.25.
Binarni brojevi koji se upisuju u krugove pokazuju stanja flipflopova A i B.
Usmerene linije koje povezuju krugove oznaavaju se brojevima odvojenim
kosom crtom. Prvi binarni broj predstavlja vrednost ulazne promenljive; broj iza
kose crte oznaava stanje na izlazu tokom sadanjeg stanja. Npr. linija koja
povezuje stanja 00 i 01 obeleena je sa 1/1, to znai da je sadanje stanje mree
00 i da je X=1 i Y=1. Pri pojavi narednog taktnog impulsa mrea e prei u stanje
01. Linija koja polazi i zavrava se na istom krugu pokazuje da nije dolo do
promene stanja mree.
Slika 4.25 Dijagram stanja

sekvencijalne mree sa slike
4.24.
Do dijagrama stanja dolazi se iz tabele stanja, te dijagram stanja sadri iste

podatke koje sadri i tabela stanja. Premda izmeu tabele stanja i dijagrama stanja
nema sutinske razlike po pitanju informacija koje nose, dijagram stanja na
slikovitiji nain opisuje rad sekvencijalne mree.
4.2.2 Sinteza sekvencijalne mree
Procedura sinteze sinhrone sekvencijalne mree bie sprovedena na jednom

jednostavnom primeru. Prvi korak ovog postupka odnosi se na formiranje
dijagrama stanja. Dijagram stanja se potom konvertuje u tabelu stanja, a na osnovu
tabele stanja moe se pristupiti crtanju logikog dijagrama mree.
Neka se od konkretne sekvencijalne mree zahteva da sukcesivno prolazi
kroz stanja 00, 01, 10 i 11 kada je ulaz X=1, a da stanje mree ostaje
nepromenjeno kada je na ulazu X=0. S obzirom na to da ova mrea na svom izlazu
generie binarne kombinacije signala u jednom odreenom redosledu koji se moe
interpretirati kao kodovani niz sukcesivnih brojeva, ona se naziva binarni broja.
O binarnim brojaima e vie rei biti u odeljku 4.2.5.
Imajui u vidu da je svako stanje posmatrane mree specificirano sa dva
bita, u njenoj realizaciji potrebno je koristiti dva flipflopa. Na osnovu specificirane
funkcije dolazi se do dijagrama stanja mree, koji je dat na slici 4.26.

2-bitnog binarnog brojaa.
Kada je X=1, mrea prelazi iz jednog u drugo stanje koje odgovara

sukcesivnim binarnim brojevima. Iz stanja 11 mrea prelazi u stanje 00, odakle se
brojanje nastavlja. Kada je X=0, stanje mree ostaje nepromenjeno. S obzirom na
to da mrea nema spoljanje izlaze, na dijagramu je oznaen samo ulaz X. Kao
izlazi ove mree mogu se smatrati stanja flipflopova A i B. Ova stanja bie
oznaena sa QA i QB, respektivno.
Na osnovu dijagrama stanja formirana je tabela 4.9. Prvih pet kolona ove
tabele formiraju tabelu stanja. Vrednosti date u ovoj tabeli direktno su uzete iz
dijagrama stanja. Tabela stanja proirena je uslovima prelaska na ulazima
flipflopova. Svakako da uslovi prelaska na ulazima flipflopova zavise od tipa
korienog flipflopa. Ako se u realizaciji mree kao memorijski elementi koriste
JK flipflopovi, onda je potrebno tabeli stanja dodati po dve kolone za svaki
flipflop, jednu za ulaz J a drugu za ulaz K. U tabeli 4.9 ulazi flipflopa A oznaeni
su sa JA i KA, a ulazi flipflopa B sa JB i KB.
Tabela 4.9 Tabela stanja i uslova prelaska sekvencijalne mree koja vri funkciju 2-bitnog
binarnog brojaa.
Tabela stanja
Sadanje Sledee Uslovi prelaska
stanje Ulaz stanje Stanja na ulazima flipflopova
QA QB X QA QB JA KA JB KB
0 0 0 0 0 0 x 0 x
0 0 1 0 1 0 x 1 x
0 1 0 0 1 0 x x 0
0 1 1 1 0 1 x x 1
1 0 0 1 0 x 0 0 x
1 0 1 1 1 x 0 1 x
1 1 0 1 1 x 0 x 0
1 1 1 0 0 x 1 x 1
Ulaz kombinac. mree Izlaz kombinacione mree
Na osnovu funkcionalne tabele JK flipflopa (tabela 3.10) formira se tabela

uslova za prelazak u sledee stanje. Na primer, iz prve vrste tabele 4.9 se vidi da
flipflop A iz sadanjeg stanja 0 prelazi u sledee stanje koje je takoe 0. S druge
strana, iz tabele 4.9 se vidi da JK flipflop ostaje u stanju 0 ako je J=0, bez obzira
na stanje K ulaza, to se moe oznaiti sa K=x. Na taj nain su odreene vrednosti
ulaza flipflopa A, JA=0 i KA=x u prvoj vrsti tabele 4.9. U isto vreme, iz prve vrste
tabele 4.9 se vidi da flipflop B takoe iz stanja 0 prelazi u stanje 0, to je
omogueno ako je JB=0 i KB=x. Identinom analizom odreuju se uslovi prelaska i
za preostala stanja mree.
Blok ema sekvencijalne mree koja vri funkciju 2-bitnog binarnog brojaa
data je na slici 4.27.
Slika 4.27 Blok-ema sekvencijalne mree koja vri funkciju 2-bitnog binarnog brojaa.
Ulazi u kombinacionu mreu su QA, QB i X. Izlazi su logike promenljive

JA, KA, JB i KB. Na osnovu tabele 4.9 popunjavaju se Karnoove mape (slika 4.28),
preko kojih se dolazi do minimiziranih formi izlaza kombinacione mree.
Slika 4.28 Karnoove mape izlaza kombinacione mree 2-bitnog binarnog brojaa.
Minimizirane funkcije izlaza kombinacione mree binarnog brojaa imaju

sledei oblik
J A QB X , (4.39)
K A QB X , (4.40)
JB X , (4.41)
KB X . (4.42)
Na osnovu jednaina (4.39)-(4.42) lako se formira kombinaciona mrea
brojaa. Kompletna logika ema sekvencijalne mree 2-bitnog binarnog brojaa
data je na slici 4.29.
Slika 4.29 Logika ema

binarnog brojaa.
Izloeni postupak sinteze jednostavne sekvencijalne mree koja vri

funkciju binarnog brojaa kapaciteta dva bita moe posluiti za sistematizovanje
postupka projektovanja sekvencijalnih mrea.
Najpre, na osnovu opisa funkcionisanja mree formira se dijagram stanja.
Na osnovu dijagrama stanja formira se tabela stanja, koja sadri stanja izlaza
mree u funkciji ulaznih promenljivih i stanja mree.
Ako mrea sadri m flipflopova i n ulaza, tabela stanja e imati m kolona
za sadanje stanje, n kolona za ulaze i m kolona za sledee stanje. Broj vrsta u
tabeli je 2m+n, po jedna vrsta za svaku binarnu kombinaciju sadanjeg stanja i
ulaza.
Nakon izbora tipa flipflopova koji e se koristiti u realizaciji mree, tabelu
stanja potrebno je dopuniti uslovima za prelazak iz jednog u drugo stanje za sve
kombinacije ulaznih promenljivih. Na taj nain dolazi se do tabele istinitosti
kombinacione mree koja predstavlja deo sekvencijalne mree. Ulazne
promenljive ove tabele su ulazi i sadanje stanje mree, dok su izlazne promenljive
ulazi flipflopova.
Na osnovu tabele istinitosti dolazi se do izlaznih logikih funkcija
kombinacione mree. Nakon minimizacije izlaznih funkcija moe se nacrtati
logiki dijagram kombinacione mree, a potom i logiki dijagram kompletne
sekvencijalne mree.
U prethodnom primeru izlazi flipflopova su u isto vreme i izlazi
sekvencijalne mree. Meutim, kombinaciona mrea moe posedovati posebne
izlaze. U tom sluaju, do izlaznih funkcija dolazi se direktno iz tabele stanja,

prema uobiajenoj proceduri koja se za to primenjuje kod kombinacionih mrea.
Primer 4.3 U ovom primeru bie izvrena sinteza sekvencijalne mree kojom se D flipflop
transformie u JK flipflop.
Da bi D flipflop bio transformisan u JK flipflop, D flipflopu je potrebno dodati

kombinacionu mreu koja realizuje logiku funkciju JK flipflopa. Diagram stanja
JK flipflopa prikazan je na slici P4.3.1, dok je tabela stanja JK flipflopa
realizovanog sa D flipflopom prikazani u tabeli P4.3.1.
Tabela P4.3.1
JK Qn Qn+1 D
00 0 0 0
00 1 1 1
01 0 0 0
01 1 0 0
10 0 1 1
Slika P4.3.1 10 1 1 1
11 0 1 1
11 1 0 0
Ulazi u kombinacionu mreu su J, K i Qn a izlaz D. Na osnovu tabele P4.3.1
popunjava se Karnoova mapa (slika P4.3.2) preko koje se dolazi do minimizirane
forme kombinacione mree D J Qn KQn . Na slici P4.3.3 prikazan je JK
flipflop dobijen od D flipflopa.
Slika P4.3.2
Slika P4.3.3
U nastavku e biti analizirani stacionarni i pomeraki registri i brojai, kao

primeri esto korienih sekvencijalnih mrea.
4.2.3 Stacionarni registri
Stacionarni registri se koriste za privremeno memorisanje digitalnih informacija.

Podatak zapamen u stacionarnom registru ostaje u njemu u neizmenjenom obliku,
po emu je registar i dobio naziv. Najee se koriste registri kapaciteta 8 bita koji
memoriu podatak duine jednog bajta. Vei broj bajtova moe se memorisati
korienjem veeg broja registara.
Za realizaciju registara najee se koriste D flipflopovi, ali se registri mogu

realizovati i pomou D leeva. Broj flipflopova zavisi od predvienog kapaciteta
registra. Na slici 4.30 prikazan je stacionarni registar kapaciteta 4 bita realizovan
sa D flipflopovima.
Kao to se vidi sa slike 4.30, stacionarni registar predstavlja skup
meusobno nepovezanih flipflopova. Upis podataka u registar vri se pod
dejstvom taktnog signala, jednovremeno u sve flipflopove. Registar sa slike 4.30
poseduje prikljuak CLR za jednovremeno resetovanje svih flipflopova, ime se
brie prethodni sadraj.
Slika 4.30 Logika ema 4-bitnog stacionarnog registra sa D flipflopovima (a) i grafiki
simbol za stacionarni registar (b).
Pored stacionarnih registara sa paralelnim upisom podataka, postoje i

registri sa serijskim upisom podataka.
Primer 4.4 Potrebno je realizovati statiku RAM memoriju (SRAM) kapaciteta 8x4 bita. U
realizaciji memorije koristiti poznata digitalna kola: memorijsku eliju realizovanu
pomou D lea, dekoder, logika kola i trostatike bafere.
Memorija kapaciteta 8x4 bita se sastoji iz 8 statikih registara kapaciteta 4 bita. Za

realizaciju jednog statikog registra potrebno je koristiti 4 memorijske elije. U
realizaciji memorije bie koriena memorijska elija prikazana je na slici 3.2a.
Memorija je organizovana u vidu matrice koja ima osam redova i etiri vrste.
Redove memorije ine statiki registri u koje se pamte binarne rei duine 4 bita.
Vrstama memorije pripadaju elije za memorisanje bita iste teine. Za selektovanje
registra u koji se upisuje ili iz koga se ita 4-bitni podatak koristi se adresni dekoder
3/8. S obzirom na to da se na izlazu memorijskih elija nalaze trostatiki baferi, izlazi
memorijskih elija mogu se spojiti na zajedniu izlaznu liniju. Na slici P4.4 data je
blok ema statike memorije kapaciteta 8x4 bita.
Upis podatka koji je prisutan na ulaznim linijama DIN3-DIN0 u selektovani registar
vri se postavljanjem CS=0 i WE=0, ime se selektuje ip (chip select, CS) i
omoguava upis (write enable, WE).
itanje 4-bitnog sadraja selektovanog registra vri se postavljanjem CS=0 i
OE=0, ime se selektule ip i aktiviraju izlazni trostatiki baferi (output enable, OE),
tako da su podaci koji su memorisani u registru prisutni na izlaznim linijama
podataka DOUT3-DOUT0.
Slika P4.4
4.2.4 Pomeraki registri
Pomeraki registar (eng. shift register) sadri skup meusobno povezanih

flipflopova sa zajednikim taktom. Izlaz prethodnog flipflopa povezan je sa
ulazom za podatak narednog, tako da se memorisani podatak pod dejstvom
zajednikog taktnog signala pomera bit po bit od jednog do drugog flipflopa.
Pomeranje moe da bude udesno ili ulevo. Realizuju se i bidirekcioni pomeraki
registri ili dvosmerni pomeraki registri kod kojih se, u zavisnosti od nivoa
kontrolnog signala, pomeranje vri ulevo ili udesno.
Pomeraki registri mogu imati paralelni ulaz i serijski izlaz ili serijski ulaz i
paralelni izlaz. Na slici 4.31 preko odgovarajuih blok ema prikazani su navedeni
tipovi pomerakih registara. Pored navedenih, proizvode se i pomeraki registri
koji raspolau i paralelnim i serijskim ulazom i izlazom.
Slika 4.31 Blok ema pomerakog registra sa paralelnim ulazom i serijskim izlazom (a) i
pomerakog registra sa serijskim ulazom i paralelnim izlazom (b).
Pomeraki registar sa serijskim ulazom i paralelnim izlazom
Za realizaciju pomerakih registara koriste se JK ili D flipflopovi. Ako se u

realizaciji pomerakog registra koriste D flipflopovi, onda je za prenos podataka iz
jednog u drugi flipflop potrebno ostvariti vezu izlaza Q prethodnog flipflopa i
ulaza D narednog flipflopa. Analiza rada pomerakog registra sa serijskim ulazom
i paralelnim izlazom bie izvrena preko mree koja se sastoji od etiri master-
slejv D flipflopa, kao to je prikazano na slici 4.31a.
Rad pomerakog registra ilustrovan je pomou vremenskih dijagrama
signala (slika 4.32b) na primeru upisa binarnog niza 1000. Ako se pretpostavi da je
u poetnom trenutku t0 na ulazu prvog flipflopa bila logika nula i da su izlazi svih
flipflopova u stanju logike nule, pod dejstvom poetnog taktnog impulsa nee
doi do promene logikog stanja na izlazima flipflopova. Ako se, potom, na ulazu
prvog flipflopa pojavi logika jedinica i zadri tokom jednog taktnog intervala,
izlaz Q0 prvog flipflopa pod dejstvom prvog taktnog impulsa prei e sa logike
nule na logiku jedinicu. Izlazi preostalih flipflopova ostae nepromenjeni. Pri
pojavi usponske ivice taktnog impulsa 2 izlaz Q0 je u stanju logike jedinice, te je
na ulazu drugog flipflopa prisutna logika jedinica, dok je na ulazima preostalih
flipflopova logika nula. Posle rastue ivice ovog taktnog impulsa bie Q1=1 a
izlazi preostalih flipflopova su u stanju logike nule. Proces se ponavlja, pri pojavi
narednog taktnog impulsa stanje izlaza prethodnog flipflopa prenosi se na izlaz
narednog, tako da e nakon etvrtog taktnog impulsa sadraj 1000 sa serijskog

ulaza SIN biti memorisan u pomerakom registru i prisutan u paralelnom formatu
na izlazu Q3-Q0. Zbog toga se analizirani pomeraki registar naziva konvertor
podataka iz serijskog u paralelni format.
Slika 4.32 etvorobitni pomeraki registar sa serijskim ulazom i paralelnim izlazom:

(a) logika ema; (b) vremenski dijagram signala.
Spajanjem izlaza Q3 poslednjeg flipflopa sa serijskim ulazom SIN dobija se

tzv. kruni broja. Informacija upisana u registar e se, pod dejstvom taktnih
impulsa, bit po bit, ponovo upisivati u isti registar tj. kruie kroz pomeraki
registar. O ovom i drugim brojaima vie rei e biti u narednom odeljku.
Pomeraki registar sa paralelnim ulazom i serijskim izlazom
Mrea sa slike 4.32 moe, uz odreenu modifikaciju, posluiti za konverziju

podataka iz paralelnog formata u serijski tj. u povorku bita. Ve je pokazano kako
se dolazi do stacionarnog registra u koji se upisuje podatak u paralelnom formatu.
Jedna ovakva mrea realizovana uz pomo D flipflopova prikazana je na slici
4.30. Mreu sa ove slike potebno je modifikovati tako da se omogui grupi
flipflopova da iz paralelne preu u serijsku vezu, ime bi se omoguilo da grupa
bita, koji su prethodno upisani u paralelnom formatu u posmatranu grupu
flipflopova, budu pomerana za jedno mesto udesno pod dejstvom svakog taktnog
impulsa. Na taj nain paralelno upisani podatak se prenosi na serijski izlaz SOUT
pomerakog registra. Na slici 4.33 data je ema pomerakog registra koji vri
konverziju 4-bitnog podatka iz paralelnog u serijski format.
Slika 4.33 Pomeraki registar sa paralelnim ulazom i serijskim izlazom.
Za povezivanje flipflopova koristi se dvoulazni multiplekser, koji se esto

naziva i selektor podataka. Do eme dvoulaznog multipleksera lako se dolazi iz
eme multipleksera sa etiri ulaza sa slike 4.11. Na jedan ulaz dvoulaznog
multipleksera dovodi se bit Di (i=0, 1, 2, 3) koji se upisuje u flipflop u fazi upisa
podataka. Drugi ulaz multipleksera povezan je sa izlazom flipflopa tako da se u
fazi pomeranja podataka preko multipleksera ostvaruje redna veza flipflopova.
Selekcija ulaza multipleksera vri se pomou kontrolne linije P / U .
U fazi upisa linija P / U je u stanju logike nule i tada se podatak sa ulaza
D3D2D1D0 memorie u flipflopove. U fazi pomeranja, kontrolna linija P / U je u
stanju logike jedinice, to dovodi do veze izlaza prethodnog i ulaza narednog
flipflopa, odnosno do redne veze flipflopova. Kada su flipflopovi povezani redno,
onda se sadraj registra pomera za jedan bit u desno za svaki taktni impuls, to
dovodi do generisanja povorke bita na serijskom izlazu SOUT.
Ulaz prvog multipleksera SIN se koristi za rednu vezu etvorobitnih
pomerakih registara kako bi se dobio pomeraki registar veeg kapaciteta.
Povezivanje se vri tako to se izlazni prikljuak SOUT povee sa ulazom SIN
narednog pomerakog registra. Na taj nain moe se formirati pomeraki registar
proizvoljne duine.
Pored navedenih primena pomerakih registara koje se odnose na
konverziju podataka iz paralelnog u serijski format i iz serijskog u paralelni format
i realizaciju krunog brojaa, pomeraki registri se koriste za binarno mnoenje i
deljenje sa 2, kao digitalne linije za kanjenje, za sinhronizaciju u sistemima koji
rade razliitim brzinama, dok sa kombinacionom mreom mogu obavljati i druge

funkcije.
4.2.5 Brojai
Brojai su sekvencijalne mree koje na svom izlazu generiu kombinacije binarne

signala u jednom odreenom redosledu, koji se moe interpretirati kao kodovani
niz sukcesivnih brojeva. Do promene stanja brojaa dolazi pod dejstvom takta, te
stanje na izlazu brojaa predstavlja binarni kd koji odgovara rednom broju
taktnog impulsa. Stanje brojaa se sekvencijalno menja od poetnog do krajnjeg
stanja, krajnje stanje prelazi u poetno i pojava se ciklino ponavlja. Dijagram
stanja brojaa je prstenast, kao to je prikazano na slici 4.34. Za broja sa m stanja
kae se da je broja do m ili broja modula m. Broj m se naziva i osnova brojanja.

brojaa.
Brojai se konstruiu tako da broje unapred, da broje unazad, ili da broje u

oba smera. Kod brojaa unapred odbrojani impuls se dodaje na prethodno
odbrojane impulse, dok se kod brojaa unazad odbrojani impuls oduzima od
prethodnog sadraja brojaa. U zavisnosti od smera brojanja, poetno ili
resetovano stanje brojaa odgovara najmanjoj ili najveoj vrednosti u opsegu
brojanja.
Osnovni element koji se koristi za realizaciju brojaa je flipflop.
Korienjem n flipflopova moe se realizovati broja sa 2n stanja ili binarni broja
modula m=2n. U nekim sluajevima moe se zahtevati da ciklus brojanja bude
manji od punog opsega brojaa. Zahtevana osnova brojanja ostvaruje se posebnim
spregama flipflopova, najee primenom odgovarajue povratne sprege.
Za realizaciju binarnog brojaa proizvoljne osnove brojanja X potrebno je
koristiti n flipflopova, pri emu se broj flipflopova odreuje iz nejednakosti
2n 1 X 2n . (4.43)
Podela brojaa moe se izvriti i prema nainu taktovanja. Ako se svi
flipflopovi u brojau taktuju zajednikim taktnim signalom, takvi brojai se
nazivaju sinhroni. Ako taktni signal nije zajedniki za sve flipflopove, broja je
asinhroni.
Asinhroni brojai
Kao osnovni elementi asinhrone brojake mree najee se koriste T flipflopovi.

Na slici 4.35 je data ema asinhronog binarnog brojaa sa etiri T flipflopa.
Slika 4.35 etvorobitni asinhroni broja.
Kod T flipflopova do promene stanja dolazi na svaki impuls doveden na

ulaz. Stanja izlaza T flipflopova koji su korieni za realizaciju asinhronog brojaa
sa slike 4.34 menjaju se pri pojavi opadajue ivice okidnog signala dovedenog na
CLK ulaz. Za prvi flipflop to je signal takta, a za ostale flipflopove signal doveden
sa izlaza Q prethodnog flipflopa. Na slici 4.36 pomou vremenskih dijagrama
signala ilustrovan je rad etvorobitnog asinhronog brojaa sa slike 4.35.
Preko vremenskog dijagrama sa slike 4.36 vidi se da broja broji od 0 do 15
i da se potom vraa na nulu, to predstavlja poetno stanje. Ukupan broj stanja
brojaa je 16, te je moduo ovog brojaa m=16.
Slika 4.36 Vremenski dijagram signala 4-bitnog asinhronog brojaa.
Stanje izlaza Q0 prvog flipflopa menja se pri svakoj silaznoj ivici takta. Na
izlazu prvog flipflopa dobijaju se pravougaoni impulsi dvostruko manje
uestanosti od uestanosti takta. Slino, svaki naredni flipflop deli uestanost takta
sa 2, te se ovo kolo moe posmatrati i kao delitelj uestanosti.
Stanje izlaza asinhronog brojaa sa slike 4.35 nakon svakog taktnog impulsa
dato je u tabeli 4.10.
Tabela 4.10 Tabela stanja 4-bitnog brojaa sa slike 4.34.
Takt Q3 Q2 Q1 Q0
Po. stanje 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
16 0 0 0 0
Iz tabele 4.10 moe se zapaziti da binarni kd koji odgovara stanju izlaza

flipflopova odgovara rednom broju impulsa dovedenog na ulaz brojaa, ime se
potvruje da analizirana mrea radi kao broja.
Asinhroni broja koji broji unapred moe se realizovati i sa T flipflopovima
sa okidanjem na rastuu ivicu taktnog signala. Tada je potrebno invertujui izlaz
Q prethodnog povezati sa T ulazom narednog flipflopa.
Jednostavnom modifikacijom brojaa sa slike 4.35 koji broji unapred, moe
se doi do asinhronog brojaa koji broji unazad. Broja sa slike 4.35 e brojati
unazad ako se na ulaz prvog flipflopa dovede taktni signal a ulaz svakog narednog
flipflopa povee sa komplementarnim izlazom flipflopa koji mu prethodi.
Korienjem n flipflopova moe se realizovati asinhroni broja modula
m=2n, koji broji od 0 do 2n-1. Kod brojaa koji broji unapred, za poetno stanje se
uzima ono u kome su svi flipflopovi resetovani. Resetovanje brojaa sa slike 4.35
vri se logikom nulom to se postie kratkotrajnim prebacivanjem linije CLR sa
visokog na nizak logiki nivo.
Prethodnim primerom pokazano je kako se realizuje asinhroni broja
modula brojanja m=2n, gde je n broj upotrebljenih flipflopova. U nekim
primenama se zahteva da osnova brojanja bude razliita od 2n, te je potrebno
realizovati brojae koji imaju i druge, proizvoljne vrednosti osnove brojanja.
Broja modula m, koji koduje binarni niz brojeva od 0 do (m-1), moe se
realizovati korienjem osnovne konfiguracije asinhronog brojaa uz dodavanje
kola za dekodovanjem stanja (m) i trenutno vraanje brojaa u poetno stanje.
Primenom ovakvog koncepta moe se doi do brojaa koji ima osnovu 10 i koji se
naziva dekadni broja. Dekadni broja koji broji od 0 do 9 esto se naziva
binarno kodovani decimalni broja ili skraeno BCD broja. Na slici 4.37
prikazana je uproena logika ema asinhronog dekadnog brojaa.
Dekadni broja u osnovi sadri broja modula m=24 sa slike 4.35, s tim to
mu je dodato dvoulazno NI kolo za detekciju nedozvoljenog jedanaestog stanja i
resetovanje brojaa. Broja broji od poetnog stanja Q3Q2Q1Q0=0000 do
poslednjeg Q3Q2Q1Q0=1001, i kada pree u naredno, nedozvoljeno stanje
Q3Q2Q1Q0=1010 izlaz NI kola pree sa visokog na nizak naponski nivo, to
trenutno dovodi do resetovanja brojaa odnosno njegovog vraanja u poetno
stanje, odakle se ciklus brojanja nastavlja. Na slici 4.38 pomou vremenskih
dijagrama signala ilustrovan je rad asinhronog dekadnog brojaa.
Slika 4.37 Uproena ema asinhronog dekadnog brojaa
Slika 4.38 Vremenski dijagram signala asinhronog dekadnog brojaa.
Napred opisani pristup moe dovesti do reenja brojaa proizvoljnog

modula brojanja m. Za realizaciju brojaa potrebno je koristiti n flip-flopova tako
da je ispunjen uslov 2n>m, a kolo za resetovanje treba da se aktivira pri dostizanju
osnove brojanja.
Nedostatak brojaa sa slike 4.37 je pojava kratkotrajnog impulsa (glia) na
izlazu Q1 posle desetog taktnog impulsa. Gli je posledica injenice da izlaz Q1
mora prei u stanje logike jedinice pre nego to se detektuje stanje brojaa
Q3Q2Q1Q0=1010. Pored toga, kao posledica nejednakih propagacionih kanjenja
kroz drugi i etvrti flipflop, kod brojaa sa slike 4.37 moe doi do nesigurnog
reseta.
Za pravilan rad ovog brojaa potrebno je da svi flipflopovi imaju isto
kanjenje. Ako bi, na primer, drugi flipflop imao manje kanjenje od etvrtog,
moglo bi se desiti da se usled breg resetovanja prvog flipflopa promeni stanje
izlaza NI logikog kola pre nego to se resetuje etvrti flipflop. Navedeni problem
moe se reiti tako to se posle dostizanja stanja (m-1) ne vri resetovanje brojaa
za vraanje u poetno stanje, ve se poetno stanje Q3Q2Q1Q0=0000 upisuje
paralelno u broja, to se ostvaruje dodatnom kombinacionom mreom.
Realizacija brojaa sa paralelnim upisom bie predstavljena na kraju ovog odeljka.
Sinhroni brojai
Asinhroni brojai, premda veoma jednostavni za realizaciju, imaju ozbiljan

nedostatak koji posebno dolazi do izraaja pri velikim brzinama rada. Naime, ako
je vreme kanjenja koje unosi jedan flipflop tTQ, za broja od n flipflopova ukupno
kanjenje iznosi ntTD. To znai da e, u sluaju promene stanja poslednjeg
flipflopa, rezultat biti vaei tek posle vremena ntTQ. Za ispravan rad asinhronog
brojaa potrebno je da perioda taktnog signala bude vea od ukupnog kanjenja,
Tc >ntTQ. Zbog toga se za uestanost taktnog signala za asinhroni broja koji ima n
flipflopova mora uvesti ogranienje
1 1
fc , (4.44)
T c n tTQ
zbog ega se asinhroni brojai koriste samo kada je broj flipflopova mali.
Kod sinhronih brojaa ulazi za taktni signal CLK svih flipflopova povezani
su na zajedniku liniju takta, tako da izlazi svih flipflopova menjaju stanje u istom
trenutku, a ukupno kanjenje brojaa jednako je kanjenju jednog flipflopa. Da bi
se ostvario ispravan rad brojaa, tj. da se stanje izlaza prvog flipflopa menja pri
svakom taktnom impulsu, drugog pri svakom drugom taktnom impulsu, treeg pri
svakom etvrtom taktnom impulsu i tako redom, flipflopovi koji ine sinhroni
broja ne mogu se povezati direktno, ve posredstvom logikih kola koja treba da
obezbede zahtevani rad. Reenje za etvorostepeni sinhroni broja bie potraeno
kroz analizu stanja izlaza flipflopova koja su data u tabeli 4.11.
Za realizaciju 4-bitnog sinhronog brojaa bie korieni JK flipflopovi sa
okidanjem na opadajuu ivicu. Iz tabele 4.11 se vidi da se stanje izlaza Q0 prvog
flipflopa menja na svaki taktni impuls. Postavljanjem J i K ulaza prvog flipflopa u
stanje logike jedinice bie ostvaren ovaj zahtev.
Izlaz Q1 menja stanje kada se pojavi opadajua ivica taktnog impulsa ako je
Q0=1. Ovaj zahtev moe se ostvariti ako se ulazi J i K drugog flipflopa meusobno
spoje i poveu na Q izlaz prvog flipflopa.
Izlaz Q2 menja stanje kada se pojavi opadajua ivica taktnog impulsa ako su
oba izlaza Q0 i Q1 logike jedinice. Ovaj uslov moe se ostvariti tako to e izlazi
Q0 i Q1 povezati na ulaze dvoulaznog I kola i izlaz I kola povezati sa J i K ulazima

treeg flipflopa.
Tabela 4.11 Tablica stanja izlaza etvorostepenog binarnog brojaa.
Takt Q3 Q2 Q1 Q0
Poetno stanje 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1
Poetno stanje 0 0 0 0
Izlaz Q3 menja stanje kada se pojavi opadajua ivica taktnog impulsa i ako u
tom trenutku vai Q2=Q1=Q0=1. Ovaj uslov moe se zadovoljiti povezivanjem
izlaza Q2, Q1 i Q0 na ulaz jednog troulaznog I kola i izlaz ovog kola povee sa J i
K ulazima etvrtog flipflopa.
S obzirom na to da se okidanje svih flipflopova vri jednovremeno, stanja
na izlazima flipflopova bie postavljena u skladu sa stanjima zateenim na ulazima
u trenutku pojavljivanja opadajue ivice taktnog signala. Na slici 4.39 data je ema
sinhronog brojaa do koje se dolo prethodnom analizom.
Slika 4.39 Logika ema sinhronog etvorobitnog brojaa.

Primenom napred opisanog postupka moe se ostvariti sinhroni binarni

broja proizvoljnog kapaciteta. Meutim, kao to se vidi sa slike 4.39, poveanjem
broja flipflopova poveava se i broj signala koji se dovode na ulaze I kola, pa
samim tim i zahtevani broj ulaza ovih kola. Problem se lako prevazilazi
korienjem samo dvoulaznih I kola, kao to je prikazano na slici 4.40, pri emu
se na jedan ulaz I kola dovodi izlaz Q prethodnog flipflopa a na drugi ulaz se
povezuje izlaz prethodnog dvoulaznog I kola. Ovim se realizacija brojaa znatno
pojednostavljuje, kao to se vidi sa slike 4.40.
Treba napomenuti da uproenje koje je uvedeno kod sinhronog brojaa sa
slike 4.40 ima svoju cenu. Naime, zbog kanjenja koje unosi svako I kolo,
potrebno je odreeno vreme da se promena stanja sa izlaza prvog flipflopa prenese
do ulaza poslednjeg flipflopa, ime se limitira maksimalna uestanost taktnog
signala. Navedeni problem se ne javlja kod brojaa sa slike 4.39 kod koga se
kanjenje I kola ne akumulira.
Slika 4.40 Modifikovani etvorostepeni sinhroni broja.
U realizaciji sinhronih brojaa sa paralelnim upisom poetnog sadraja, koji

e biti analizirani u sledeem odeljku, pogodno je koristiti D flipflopove. Sinteza
sinhronog brojaa sa D flipflopovima se moe obaviti korienjem postupka
sinteze sekvencijalnih mrea koji je opisan u poglavlju 4.2.2. Za 4-bitni sinhroni
broja sa signalom dozvole iz tabele stanja i uslova prelaska u sledee stanje, koji
je za D flipflopove jednak sledeem stanju, posle izvrene minimizacije dobijaju
se jednaine za D ulaze flipflopova
D0 Q0 E , (4.45)
D1 Q1 Q0 E , (4.46)
D2 Q2 Q1Q0 E , (4.47)
D3 Q3 Q2Q1Q0 E . (4.48)
Na osnovu jednaina (4.45)-(4.48) nacrtana je logika ema etvorobitnog
sinhronog brojaa koja je data na slici 4.41.
Kaskadnim povezivanjem n brojaa sa slike 4.41, tako to se CO izlaz
prethodnog brojaa spoji sa E ulazom narednog, dobija se sinhroni broja
kapaciteta 4n. Pri tome, prikljuak E prvog brojaa u lancu treba spojiti na nivo
logike jedinice.
Slika 4.41 Sinhroni 4-bitni binarni broja sa D flipflopovima
Brojai sa paralelnim upisom
U mnogim primenama se zahteva da broja otpone brojanje od odreenog

poetnog stanja. Da bi ovaj zahtev bio ispunjen potrebno je omoguiti upis
poetnog sadraja u flipflopove brojaa. Ova funkcija se ostvaruje preko
asinhronih ulaza PR i CLR za direktno setovanje odnosno resetovanje flipflopova.
Primer flipflopa koji poseduje takve ulaze dat je na slici 3.19. Na slici 4.42
prikazan je sinhroni binarni broja modula 8 sa paralelnim upisom poetnog
sadraja.
Binarni sadraj koji treba upisati u broja dovede se na ulaze D2D1D0 i na
kontrolni ulaz LD (od eng. load) postavi logika jedinica. Ako su za vreme dok je
LD bio aktivan ulazi za podatke bili npr. u stanju D0=1, D1=0 i D2=1, u flipflopove
Q0, Q1 i Q2 e se upisati 1, 0 i 1, respektivno. Upisani poetni sadraj bie
inkrementiran za 1 na aktivnu ivicu prvog CLK impulsa.
Slika 4.42 Sinhroni broja modula 8 sa paralelnim upisom.
Upis poetnog sadraja u broja sa slike 4.42 je asinhron, to znai da

broja prilikom upisa menja stanje nezavisno od takta. Da bi se obezbedio upis
poetnog sadraja sinhronizovan sa taktom, to je neophodan uslov za pouzdan rad
brojaa u sloenim sekvencijalnim mreama, potrebno je razdvojiti fazu upisa od
faze brojanja to se postie uvoenjem kontrolnog signala L/C (eng. Load/Count).
Kada je kontrolni signal L/C aktivan onda se taktnim impulsom vri paralelni upis
u broja, a kada je on neaktivan broja broji taktne impulse. Prelazak iz jednog u
drugi reim rada ostvaruje se preko dvoulaznih multipleksera, na slian nain na
koji su ostvarene faze upisa i pomeranja kod pomerakog registra sa paralelnim
upisom. Na slici 4.43 prikazana je ema 4-bitnog binarnog brojaa sa sinhronim
paralelnim upisom realizovanog sa D flipflopovima.
Slika 4.43 Trobitni binarni broja sa sinhronim paralelnim upisom.
Kada je L/C=1 broja radi kao stacionarni registar pa se podaci sa ulaza

D3D2D1D0 pod dejstvom takta prenose na izlaz Q3Q2Q1Q0. Ako je L/C=0
konfiguracija sa slike 4.43 se transformie u standardni sinhroni broja koji broji
taktne impulse poevi od upisanog poetnog sadraja. Resetovanje svih
flipflopova se vri signalom CLR a brojanje je omogueno ako je signal dozvole
E=1.
Prikljuci E i CO se koriste za kaskadno povezivanje brojaa, tako to se
prikljuak za signal dozvole E narednog prikljui na prikljuak za prenos CO (eng.
Carry Out) prethodnog brojaa.
Primer 4.5
Jedna od najpopularnijih primena brojaa je u realizaciji digitalnog asovnika. U ovom
primeru bie analiziran digitalni asovnik koji pokazuje sekunde, minute i sate u formatu
12h. Uproena blok ema asovnika prikazana je na slici P4.5.
Za rad asovnika potrebno je obezbediti taktni signal uestanosti 1 Hz. Signal zahtevane
taktne uestanosti moe se dobiti pomou relaksacionog oscilatora, koji je opisan u odeljku
3.3. Digitalni asovnik se sastoji iz sekcija za sekunde, minute i sate, koje su povezane kao
na slici P4.5.
Slika P4.5
Taktni signal se vodi na ulaz sekcije za sekunde. Sekcija za sekunde broji i prikazuje
sekunde od 0 do 59. Ova sekcija sadri jedan dekadni broja (BCD) i jedan broja modula 6
(MOD-6), koji su kaskadno povezani. Na ulaz BCD brojaa dovodi se taktni signal
uestanosti 1 imp./s. Ovaj broja broji impulse od 0 do 9. Deseti impuls dovodi do
resetovanja dekadnog brojaa, okidanja brojaa modula 6 i inkrementranja njegovog
sadraja za 1. Proces se ponavlja tokom 59 sekundi i kada je sadraj MOD-6 brojaa 101
(5dec) i BCD brojaa 1001 (9dec), displej pokazuje 59 sekundi. Naredni impuls dovodi do
resetovanja oba brojaa sekcije za sekunde i okidanja BCD brojaa sekcije za minute, a
ciklus brojanja sekcije za sekunde zapoinje od 0.
Izlaz iz sekcije za sekunde je taktni signal za sekciju za minute. Ovaj taktni signal ima
uestanost 1 impuls po minuti i on se dovodi na taktni ulaz BCD brojaa sekcije za minute.
Sekcija za minute broji i prikazuje minute od 0 do 59. Sekcija za minute je identina sekciji
za sekunde i radi na identian nain kao i sekcija za sekunde.
Na izlazu sekcije za minute dobija se taktni signal uestanosti 1 impuls na sat. Ovaj
taktni signal dovodi se na ulaz sekcije za sate koja broji i prikazuje sate od 1 do 12. Sekcija
za sate realizovana je pomou jednog BCD brojaa i jednog brojaa modula 2 (MOD-2).
Broja modula 2 ima samo dva stanja i on je realizovan pomou JK flipflopa.
Da bi se na displeju prikazivali sati od 1 do 12 a ne od 0 do 11, dekadni broja
zapoinje brojanje od 1 a ne od 0. Za to je potrebno koristiti dekadni broja sa paralelnim
upisom inicijalnog sadraja od koga zapoinje brojanje. Kada je na displeju za sate ispisano
12, pri narednom impulsu treba omoguiti da se u broja upie poetni sadraj
D3D2D1D0=0001 i da se u isto vreme resetuje flipflop kojim je realizovan MOD-2 broja.
Na taj nain e se ispis na displeju za sate sa 12 promeniti na 1.
U analizi sekcije za sate sa slike P4.5 moe se poi od poetnog stanja u kome su BCD
broja i JK flipflop resetovani i izlazi oba I kola u stanju logike nule. Impulsi koji na ulaz
dekadnog brojaa stiu na svaki sat inkrementiraju sadraj ovog brojaa od 0 do 9. JK
flipflop ostaje u resetovanom stanju jer je J=K=0. Naredni, deseti impuls resetuje BCD
broja te se na mestu jedinica sata ispisuje 0. U isto vreme deseti impuls setuje JK flipflop
jer je J=1 i K=0 i na displeju na poziciji desetica prikazuje se 1. Ukupan odbroj je 10 i on je
prikazan na sekciji za sate. Brojanje se nastavlja do 12. Pri ovom odbroju izlaz QB
dekadnog brojaa je u stanju logike jedinice, QB=1, JK flipflop je setovan, Q=1, te je na
izlazu I kola kojim se dekoduje stanje 12 logika jedinica. Ovim se aktivira LD ulaz za
paralelni upis inicijalne vrednosti D3D2D1D0=0001 u dekadni broja i pri narednom

impulsu u dekadnom brojau je sadraj 1, a flipflop se resetuje jer je J=0 i K=1. Na ovaj
nain je, uz pomo logike strukture sa slike P4.5, omoguen prelazak sekcije za sate iz
stanja u kome ona pokazuje 12 u stanje u kome prikazuje 1.
Podeavanje vremena vri se direktnim dovoenjem taktnog signala na ulaze sekcija
asovnika, kao to je prikazano na slici P4.5. Pritiskom na taster Set sek. pokazivanje
sekundi se zadrava na eljenoj vrednosti. Pritiskom na taster Set min. ili Set sat. raskida se
kaskadna veza sekcija i na ulaz odgovarajue sekcije direktno dovodi taktni signal
uestanosti 1 Hz pomou koga se postavi eljeni odbroj. Otputanjem ovih tastera
omoguuje se nastavak normalnog rada asovnika.
146
Literatura
Chirlian P. M., Analysis and Design of Integrated Electronic Circuits, 2nd edition,
John Wiley and Sons, New Jersey, 1987.
Doki B., Digitalna elektronika, Akademska misao, Beograd, 2012.
Drndarevi V., Elektronika, Univerzitet u Beogradu, Saobraajni fakultet,
Beograd, 2005.
Drndarevi V., Elementi elektronike - diode, tranzistrori i operacioni pojaavai,
Drugo izdanje, Univerzitet u Beogradu, Elektrotehniki fakultet,
Akademska misao, Beograd, 2015.
Drndarevi V., Jovii N., Rajovi V., Elementi elektronike - zbirka zadataka,
Univerzitet u Beogradu, Elektrotehniki fakultet, Akademska misao,
Beograd, 2014.
Givone D.D, Digital Principles and Design, McGraw-Hill Inc., New York, 2003.
Hodges D., Jackson H., (Author), Saleh R., Analysis and Design of Digital
Integrated Circuits, 3rd Edition, McGraw-Hill Science/Engineering/,
2003.
Jaeger C. J. , Microelectronic Circuit Design, McGraw-Hill Inc., New York, 1997.
Leach D.P., Malvino A.P., Saha G., Digital Principles and Applications,
Seventh Edition, Tata McGraw-Hill, New Delhi, New York, 2011.
Millman J., Grabel A., Microelectronics, 2nd edition, McGraw-Hill Inc., New
York, 1988.
Rabaey J., Chandrakasan A., Nikolic B., Digital Integrated Circuits - A Design
Perspective, 2nd Edition, Pearson, 2003.
Sedra A. S., Smith K. C., Microelectronic Circuits, 6th edition, Oxford University
Press, New York, 2010.
Storey N., Electronics A System Approach, 2nd edition, Addison-Wesley, New
York, 1998.
Tei Lj. S, Vasiljevi M. D, Osnovi elektronike, Nauna knjiga, Beograd, 1990.
Wakerly John F., Digital Design - Principles and Practices, Fourth Edition,
Pearson Prentice Hall, 2006.
Weste N., Harris D., CMOS VLSI Design: A Circuits and Systems Perspective,
Addison Wesley, 2011.
ivkovi B. D., Popovi V. M., Impulsna i digitalna elektronika, etvrto izdanje,
Elektrotehniki fakultet, Nauka, Beograd, 1997.
Indeks
A 2-bitni 127
Bulova algebra 12
Alfanumeriki kod 11
Aktivan nivo 39, 69, 72 C
Analiza
kombinacione mree 101 Cifre brojnog sistema 4
sekvencijalne mree 122 CMOS 31, 38
ASCII 11 I kolo 54
Asinhroni ulaz 82 ILI kolo 53
Astabilna kola 66 NI kolo 53
Astabilni multivibrator 66 SR le 81
transmisiono kolo 58
B trostatiko kolo 56
CMOS familija 31
Bajt 5 CMOS invertor 38
BCD 9 dinamike karakteristike 45
BiCMOS 32 disipacija 48
Bidirekcioni prekida 58 funkcija prenosa 42
Bidirekcioni pomeraki registar 131 kapacitivno optereenje 46
Bilateralni prekida 58 kapacitivnost 46, 49
Binarni brojni sistem 5 napon logike jedinice 44
Binarni broja 125 napon logike nule 44
Binarno kodovani decimalni broj 9 NILI kolo 53
Bistabilna kola 66 kanjenje 46, 47
Bit najmanje teine 5 CPLD 30
Bit najvee teine 5
Broja 135
asinhroni 135
BCD 138 asovnik 144
binarni 125 ip 28
dekadni 137 itanje 130
dijagram stanja 135
kruni 133 D
sa paralelnim upisom 139, 142
sinhroni 135, 139 D flipflop 85
unapred 135 dinamike karakteristike 92
unazad 135 sa dozvolom 92
Indeks 149
transformacija u JK flipflop 93 Enkoder 9

D le 75
dinamike karakteristike 77 F
sa dozvolom 75
sa multiplekserom 78 Faktor
sa transmisionim kolom 79 grananja na izlazu 37
Digitalni grananja na ulazu 37
asovnik 143 opteretljivosti 37
signali 2
Faktorizovana forma 20
ureaji 3
Familija logikih kola 29
Dinamika disipacija 48
Flipflop 66, 67, 79
Dinamiko okidanje 81
D 85, 90
Diodno
JK 83
I kolo 60
master-slejv JK 88
ILI kolo 61
master-slejv SR 86
Disipacija 37, 48
sa impulsnim okidanjem 87
dinamika 48
T 85, 86, 136
statika 48
FPGA 30
u prelaznom rezimu 50
Funkcionalna jednaina 70
Diskretne komponente 29
Dekoder 108
nepotpun 109 G
potpun 109
1 od 16 109 GaAs 32
3/8 115 Generisanje kratkog impulsa 82
4/16 109 Gli 74, 119, 139
DeMerganove teoreme 15 Grejov kod 9, 10, 115
Dekadni broja 137
Demultiplekser 112 H
Detektor ivice 80
Dijagram stanja 124 Hazard 120
DIP 27 HDL 104
Disjunktivna forma 19 Heksadecimalni broj 8
Distributor 112 Hvatanje nule 90
Drugi komplement 7 Hvatanje jedinice 90
Dvosmerni pomeraki registar 131
Dvoulazni multiplekser 78 I
E I kolo
CMOS 54
ECL 30 diodno 60
Eksitaciona tabela 69 I operacija 12
Elementarna ILI kolo
logika kola 27 CMOS 53
povrina 20 diodno 61
Elementarno polje 20, 22 ILI operacija 13
150 Elementi elektronike - digitalna kola
Impuls smetnje 74 Kontrolni ulaz 111

Informacioni ulaz 110 Kruni broja 133
Integrisano kolo 29 Kvazistabilno
Iskljuivo-ILI 16 stanje 95
Iskljuivo-NILI 16 trajanje 97
Ivino okidanje 81
L
J
Lana jedinica 119, 120
JK flipflop 83 Lana nula 119, 120, 121
sa ivinim okidanjem 93 LED 116
transformacija u T flipflop 95 Le 66, 67
D 75
K Linija
za kanjenje 134
Kanal 110 za upis 134
Karakteristina jednaina 70 Logika amplituda 35
Karakteristika prenosa 33 Logika jedinica i nula 3, 5, 12
Karnoova mapa 20 Logika funkcija 17
Kanjenje 26, 35, 120 Logika ema 22
Koder 107 Logiko
decimalnih u BCD cifre 108 kolo 24
nepotpun 107 komplementiranje 12
potpun 107 mnoenje 12
8/3 115 sabiranje 12, 13
Kd Logiko kolo
BCD 9 BiCMOS 60
7 segmenata 116 diodno 59, 61
Kodni disk 9 I 26
Kodovanje 107 ILI 26
Kolo iskljuivo -ILI 27
integrisano 29 iskljuivo-NILI 27
sa otvorenim drejnom 57 LS-TTL 59
transmisiono CMOS 58 NE 26
trostatiko 56 NI 27
Kombinaciona mrea 101 NILI 27
analiza 102 osnovno 26
minimizacija 105 elementarno 29
sinteza 104 sa emitorskom spregom 60
Kombinaciona tablica 12, 102 TTL 63
Kombinaciono logiko kolo 25 Logiki invertor 26
Konvertor CMOS 38
BCD u kd 7 segmenata 118 karakteristika prenosa 33
koda 115 prelazba zona 33
podataka 133 trostatiki 56
Konjuktivna forma 19 sa bipolarnim tranzistorima 62
Indeks 151
LSI 30 NI kolo
LSB 5 CMOS 53
sa otvorenim drejnom 57
M TTL 63
NI operacija 15
Maksimalna uestanost 36 NILI operacija 16
Master-slejv JK flipflop 88 NILI kolo
Master-slejv SR flipflop 86 CMOS 53
Margina uma 34 NMOS 31
logike jedinice 35 prekidaka mrea 51
logike nule 35 Normalna forma 19
Memorijska elija 77
Minimizacija O
kombinacione mree 105
logike funkcije 21 Opadajua ivica 82
Moduo brojanja 135 Opteretljivost 37
Monovibrator 66 Osnova brojnog sistema 4
Monostabilni multivibrator 95 Osnova brojanja 135, 137
MOSFET 31 Osnovna logika kola 26
otpornost kanala 40 Ostala logika kola 27
izlazna otpornost 42
napon praga 42 P
Mrea
kombinaciona 101 PDP 37
konvertorska 115 Pin 28
sekvencijalna 122 PMOS 31
MSB 5 prekidaka mrea 51
MSI 30 Poetni sadraj 142
Multiplekser 111 Pojaava 67
dvoulazni 143 Pomeraki registar
Multivibrator 66 bidirekcioni 131
astabilni 98 dvosmerni 131
monostabilni 95 sa paralelnim ulazom 132
sa serijskim izlazom 132
N sa serijskim ulazom 132
Poskakivanje kontakta 72
Napon logike jedinice 34 Potpuna forma 19, 20
Napon logike nule 34 Potronja 36
NE operacija 13 Pozitivna logika 2
Negativna logika 2 Predznak 6
Nekorieni ulazi 59 Prekida
Neoznaen broj 7 bidirekcioni 58
Nepotpuna forma 19 bilateralni 58
Nestabilno stanje 72 Prekidaka algebra 12
Nezavisna promenljiva 17 Prekidaka funkcija 17
Prelazna zona 33
152 Elementi elektronike - digitalna kola
Prenos 106 Snaga disipacije 36

Prethodno stanje 122 SRAM 77, 131
Preset 83 SR le 68
Prvi komplement 7 CMOS 71
sa NI kolima 72
R sa dozvolom 73
sa NILI kolima 69
RAM 77, 130 sinhroni 74
Rastua ivica 81 SSI 29
Registar Stacionarni registar 129
pomeraki 131 Statika disipacija 48
sa paralelnim upisom 129 Statika RAM memorija 77
stacionarni 129 Stepen integracije 29
Red povrine 24 Susedna polja 22
Regenerativno kolo 66, 67
Relaksacioni oscilator 66
Reset 69, 83
Rizik 120 irina pobudnog impulsa 71
Snaga disipacije 36
S otki
dioda 63
Sabira 106 tranzistor 63
potpuni 106
Sedmo-segmentni displej 116 T
Sekvencijalna mrea 122
analiza 122 T flipflop 85, 86, 136
asinhrona 122 Takt 80
model 122 Tabela
sinhrona 122 pobude 69
Selekcija ipa 130 stanja 123
Selekcioni ulaz 111 Tablica istinitosti 12
Selektor podataka 134 Transmisiono CMOS kolo 58
Signal Trostatiko CMOS kolo 56
analogni 1 Trostatiki bafer 57
binarni 2 TTL 30, 63
digitalni 1, 2
dozvole 73, 92 U
impulsni 1
perioda 100 Upareni tranzistori 42
taktni 74, 80 Upis 130
Silazna ivica 82 Uslov prelaska 127
Sinhroni broja 139 Usponska ivica 81
SR flipflop 80
asinhroni ulazi 82 V
kanjenje 82
sa ivinim okidanjem 80 VLSI 29
Indeks 153
Vreme Z
dranja 79
kanjenja 35 Zakon saimanja 15
nagomilavanja 63 Zavisna promenljiva 17
opadanja 35 Zatita od prenapona 96
postavljanja 79
prelaza 36
rasta 34
Vremenska konstanta 96
Vremenski dijagram 25
Izdava
ELEKTROTEHNIKI FAKULTET
Bulevar kralja Aleksandra 73, Beograd
_______________________________________
CIP -
,
004.312(075.8)
621.37/.38(075.8)
, , 1953-
Elementi elektronike : digitalna kola / Vujo
Drndarevi. - Beograd : Elektrotehniki fakultet, 2016
(Beograd: Elektrotehniki fakultet). - 153 str. : ilustr. ;
24 cm
Dostupno i na:
http://www.etf.bg.ac.rs/etf_files/udzbenici/ElementiElek
tronike_DigitalnaKola.pdf
Tira 200. - Bibliografija: str. 146-147. - Registar.
ISBN 978-86-7225-056-5
a) b)
COBISS.SR-ID 222731532
_______________________________________________________

ElementiElektronike DigitalnaKola PDF

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

ElementiElektronike DigitalnaKola PDF

Uploaded by

Copyright:

Available Formats

Univerzitet u Beogradu

Doc. dr Vladimir Rajovi

Odlukom Nastavno-naunog vea Elektrotehnikog fakulteta Univerziteta u

Napomena: fotokopiranje ili umnoavanje na bilo koji nain ili ponovno

U okviru predmeta Elementi elektronike, koji se dri na drugoj godini

Beograd, april 2016. godine Autor

1 Uvod u digitalnu elektroniku 1

1.2 Brojni sistemi i kodovi 4

1.3 Osnovi Bulove algebre 11

2.2 Karakteristike logikih kola 32

3.3 Astabilni multivibratori 97

4 Kombinacione i sekvencijalne mree 101

1.1 Analogni i digitalni signali

Signali koji se obrauju pomou elektronskih kola mogu se podeliti na analogne i

Slika 1.1 Analogni signal

Za obradu informacija sadranih u analognom signalu koriste se analogna

impulsnog signala dolazi u veoma kratkom vremenu, koje je definisano procesom

Slika 1.2 Impulsi pravougaonog

Jednu uu klasu impulsnih signala ine digitalni signali. Digitalni signali su

Slika 1.3 (a) Idealan binarni

Da bi se mogli tolerisati neizbena odstupanja u karakteristikama digitalnih

Slika 1.4 Naponski opsezi koji

Obrada digitalnih signala vri se pomou digitalnih kola. Digitalna kola se

sadre brojne funkcije zauzimaju malo prostora, a usled masovne proizvodnje

1.2 Brojni sistemi i kodovi

Tabela 1.1 Brojni sistemi za predstavljanje digitalnih podataka

Osnova Naziv sistema Cifre

U digitalnoj elektronici se najee koristi brojni sistem sa osnovom b=2,

1.2.1 Binarni brojni sistem

Za predstavljanje podataka koristi se grupa bita, koja obrazuje binarnu re.

Tabela 1.2 Algoritam za konverziju celog decimalnog broja N u binarni broj.

Broj Aktinost Bit

Na osnovu sprovedenog postupka, rezultat konverzije decimalnog broja 157 je binarni

Za predstavljanje negativnih brojnih vrednosti koristi se predznak. U

Primer 1.2 Predstavljanje negativnog decimalnog broja -99 drugim kompleme-

U binarnom brojnom sistemu, kao to je prethodno reeno, bit najvee

1.2.2 Heksadecimalni brojni sistem

U digitalnim, a posebno raunarskim sistemima, esto se koristi heksadecimalni

1.2.3 Binarno kodovani decimalni brojevi

U mnogim primena se za odreivanje pozicije obrtnih mainskih elemenata koristi

nesavrenosti kontakta na izlazu enkodera u ovom poloaju se ak mogu oekivati

Opisani problm, koji moe uneti znaajnu greku u oitavanju poloaja

Dec. Binarni Grajov

1.2.5 Alfanumeriki kodovi

Podaci se, u optem suaju, sastoje od numerikih i slovnih simbola. To znai da

Tabela 1.4 Sedmobitni ASCII kd.

(vrsta) b6b5b4 (kolona)

1.3 Osnovi Bulove algebre

Engleski matematiar Dord Bul (George Boole, 1854.) je formalizovao

1.3.1 Osnovne logike operacije

U Bulovoj algebri se definiu tri osnovne operacije nad logikim

Za logiku I operaciju, ili logiko mnoenje, vae sledei postulati

Slika 1.6 Kombinaciona

Za logiku ILI operaciju, ili logiko sabiranje, vae sledei postulati

Slika 1.7 Kombinaciona tablica (a) i

Logiko komplementiranje, ili logika NE operacija, se izvodi nad jednom

Slika 1.8 Tablica istinitosti (a) i simbol (b)

1.3.2 Zakoni i teoreme Bulove algebre

Pravila Bulove algebre

Logike operacije sa konstantnim vrednostima

Zakoni Bulove algebre

Najvaniji zakoni Bulove algebre su zakon komutacije, zakon asocijacije, zakon

Tabela 1.5 Kombinaciona tabela kojom se dokazuje zakon absorpcije.