Professional Documents
Culture Documents
Teknologi SONOS apabila diterpakan pada embedded flash akan lebih murah jika dibandingkan dengan menggunakan teknologi floating gate [9].
Pada tahun 1990an tegangan tresshold SONOS membutuhkan tegangan yang cukup besar untuk operasi write dan erase , programming voltage
pada floating gate sebesar 2.4V dan erasing voltage sebesar 1.4V[6], sedangkan programming voltage pada SONOS sebesar 10V dan erasing
voltage sebesar - 10V[7]. Namun pada saat ini programming voltage dan erasing voltage pada teknologi SONOS telah berkurang seiring dengan
peningkatan pada teknologi thin-film deposition. Scalling limit pada floating gate adalah 30 nm [8], hal ini dikarenakan cell yang berdekatan yang
disebabkan oleh medan elektrik dari electron yang tersimpan pada lapisan poly silicon hal tersebut tidak berlaku pada SONOS sehingga ukuran
sonos dapat lebih kecil dari 30 nm. Media penyimpan electron pada SONOS merupakan sebuah insulator sehingga data yang disimpan akan
lebih kuat untuk menyimpan data. Namun pada saat suhu tinggi, kemampuan SONOS untuk menyiman data berkurang, selain itu erase
saturation akan menyebabkan cell berada pada kondisi “1” secara terus menerus, hal ini menyebabkan cell tersebut tidak berguna [10].
1. "A Flash Storage Technical and Economic Primer". flashstorage.com. 30 March 2015. Archived from the original on 20 July 2015.
2. Basinger, Matt (18 January 2007), “PSoC Designer Device Selection Guide”, AN2209, archived from the original (PDF) on 31 October
2009, The PSoC ... utilizes a unique Flash process: SONOS
4. Zitlaw, Cliff. "The Future of NOR Flash Memory". Memory Designline. UBM Media. Retrieved 3 May 2011.
5. Masuoka, F.; Momodomi, M.; Iwata, Y.; Shirota, R. New ultra high density EPROM and flash EEPROM with NAND structure cell,
Electron Devices Meeting, 1987 International, vol. 33, pp. 552– 555, 1987
6. Chai, Y.-Y., & Johnson, L. (1994). Floating gate MOSFET with reduced programming voltage. Electronics Letters , 1536 - 1537.
7. Hu, Y., & White, M. (1992). A New Buried Channel EEPROM Device. Device Research Conference, 1992. Digest. 50th Annual .
8. Kim, K. (2005). Technology for Sub-50nm DRAM and NAND Flash Manufacturing. IEEE Proc. Intl. Electron Devices Meeting , 323-326.
9. Ramkumar, K., Prabhakar, V., Kouznetsov, I., & Geha, S. (2016, August). cypress.com. Retrieved March 6, 2018, from
www.cypress.com/file/123341