KOLEJ VOKASIONAL NIBONG TEBAL

ETN 6042 DIGITAL ELECTRONIC AND APPLICATION

INTERPRET COUNTER AND REGISTER

NO. NAMA AHLI KUMPULAN NO. KAD PENGENALAN

1. NUR ISMA SYAHIDA BINTI RAHMAT 981124O75794
2. NUR HANISAH BINTI MOHAMAD NAYAN 980419-13-5382
3. NOOR SABIHA SYUHAIDAH BINTI NOOR AMAN 980527-08-6784
NAMA PENSYARAH : EN. SHAH MINAWAR BIN AHMAD
 Isi Kandungan

Bil. Perkara Muka surat

1 Isi Kandungan 1
2 Simbol Blok bagi setiap flip-flop 2
3 Litar logik 3
4 Jadual Kebenaran 4-5
5 Kendalian flip-flop 6-8
6 Pemasaan 8

1
1.0 Simbol Blok bagi setiap flip-flop

Flip-flop SR

Flip-Flop D

Flip-Flop JK

Flip-Flop T

2
2.0 Litar Logik

Flip-flop SR

Flip-flop D

Flip-flop JK

Flip- flop T

3
3.0 Jadual Kebenaran

Flip-flop SR

Flip-flop D

4
Flip-flop JK

Flip-flop T

5
4.0 Kendalian Flip-flop
a) Flip-flop SR
Flip-flop ialah suatu litar logik berjujukan yang berupaya menyimpan satu bit data. Ia
boleh menyimpan samada binari 1 atau binari 0 kerana litar ini mempunyai dua
keadaan stabil iaitu SET dan RESET. Apabila sesuatu flip-flop itu di ‘flip’ ke keadaan
set (dimana ia menyimpan binari 1) atau di ‘flop’ ke keadaan reset (dimana ia
menyimpan binari 0), keluaran litar tersebut akan kekal (latched/locked) selagi ia
diberikan bekalan kuasa. Kendalian bagi litar flip-flop SR ialah:
 Litar flip-flop yang paling asas ialah jenis R-S yang dibina dengan dua get Tak
Atau.
 Dua masukan flip-flop ini dilabel R (Reset) dan S (Set) dan pada keluaran
dilabel Q dan Q.
 Keluaran Q akan menjadi logik 1 apabila masukan S=1 dan R=0. Pada masa ini
flip-flop dikatakan dalam keadaan Set.
 Keluaran Q akan menjadi logik 0 apabila masukan S=0 dan R=1. Pada masa ini
pula flip-flop dikatakan berada dalam keadaan Reset atau bersih.
 Apabila masukan S=0 dan R=0, keluaran Q tidak akan berubah. Pada masa ini
flip-flop dikatakan memegang data.
 Bagaimanapun, masukan logik dimana kedua-dua masukan S dan R diberi
logic adalah tidak dibenarkan. Ini kerana pada masa ini kedua-dua keluaran
akan berada pada logic 0 dan ini merupakan satu keadaan yang tidak sah.
b) Flip-flop D
Flip-flop D dikenali sebagai flip-flop ‘Delay’ atau flip-flop ‘Data’ kerana keupayaannya
menyimpan data dan memindahkan maklumat tersebut selepas menerima denyutan
jam. Ia biasanya digunakan didalam pembinaan alat daftar. Flip-flop ini boleh dibina
menggunakan flip-flop SR dan JK jika diantara masukan S dan R atau J dan K
disambungkan dengan inverter. Kendalian bagi litar flip-flop D ialah:
 Sesuatu isyarat digital boleh dilambat selama satu denyutan jam dengan
menggunakan flip-flop D.

6
  Flip-flop D boleh dihasilkan dengan menambah penyongsang pada masukan K
seperti dalam rajah.
 Flip-flop juga dikenali sebagai flip-flop data dimana keluaran Q sentiasa
mengambil nilai D denyut jam dikenakan.

c) Flip-flop JK
Flip-flop JK adalah flip-flop universal kerana flip-flop JK boleh dibinakan menjadi flip-
flop D dan T. Kegunaan flip-flop JK adalah sebagai pembilang dan pendaftar apabila
beberapa flip-flop digabungkan. Kendalian bagi litar flip-flop JK ialah:
 Flip-flop jenis R-S menghadapi masalah apabila R dan S diberi logik 1 dan oleh
itu keadaan ini tidak dibenarkan.
 Untuk mengatasi masalah ini, keluaran Q dan Q dimasukkan kembali kepada
masukan R dan S seperti dalam rajah.
 Kedua-dua masukan yang baru ini diberi label J dan K. Selepas diubahsuai
sedemikian, keluaran Q akan mengambil nilai pelengkap kepada keluaran
sebelumnya jika masukan J=K=1.
 Dengan ini masalah keadaan tidak sah yang berlaku pada flip-flop jenis R- S
telah dapat diatasi.

d) Flip-flop T
Flip-flop T sering digunakan didalam rekabentuk litar pembilang. Jika D maksudnya
data, T pula untuk togol. Keadaan togol umpama operasi get NOT, iaitu apabila
masukan T tinggi keluaran selepas (Qn+1) akan berlawanan dengan keadaan
keluaran sebelum (Qn). Flip-flop T boleh dibina menggunakan flip-flop JK jika
masukan J dan K dipintaskan. Kendalian bagi litar flip-flop T ialah:
 Dalam penggunaan litar digital, frekuensi sesuatu isyarat digital boleh
dibahagi untuk dikecilkan. Denagn menggunakan flip-flop T seperti dalam
rajah, frekuensi isyarat digital yang dikenakan pada masukan jam akan
dibahagikan kepada dua keluaran Q.

7
  Flip-flop T oleh dibina dengan menggunakan flip-flop J-K dengan
mencantumkan masukan J dan K dan dinamakan sebagai T.
 Perlu diketahui bahawa proses membahagi frekuensi ini boleh berlaku jika
masukan T=1. Sekiranya nilai T=0, keluaran tidak akan berubah.

5.0 Gambarajah Pemasaan (Timer 555)

 Digunakan untuk menghasilkan rantaian denyut yang serupa @ sama.

 Menggunakan flip-flop jenis RS.
 Dapat memberi picuan yang sama kepada penghitung (Counter), pengeluar bunyi,
penguji keterusan dan pembilang getar (multivibrator)