Fujitsu Siemens Lifebook S4542 Vb67ax - Anise-E2

1 2 3 4 5 6 7 8 9
ANISE-E2 Main 04 (VB67Ax) w/TQFP Card Controller

A A
PCI REQ#/GNT# Revision history
REQ0 PCIC Rev Date
PAGE CONTENTS PAGE CONTENTS
REQ1 LAN/MODEM 2nd 01-00 '99/12/24 Initial
01 MENU 41 DACVCC LCDVCC
REQ2 LAN/MODEM 1st 01-01 '99/12/24
02 EMI RC 42 LCD FILTER
REQ3 VGA
03 DOCKING/LAN CN 43 ZV-BUF
04 Connector Board I/F 44 CARDBUS CTRL -1
05 FDD,PRINTER PULL UP 45 CARDBUS CTRL -2
PCI (ID) SEL ALLOCATION
B 06 HDD,Pointing CN 46 CARDBUS POWER B
AD11 BANISTER
07 Bay CN 47 CLOCK GENERATOR
AD12
08 BLANK 48 BLANK
AD13
09 INTR KB CN 49 IDSEL-QSW / SMBUS SELCTOR
AD14
10 USB POW AUSB CN 50 BLANK
AD15
11 RESET/3VIR/IrDA 51 SUPER I/O
12 DIMM SLOT 52 AC97CODEC(YMF743 / STAC9721T)
AD18 BANISTER
13 AUDIO CN,Volume 53 AUDIO AMP
AD24
C 14 LAN/MODEM CN,PDCA CN 54 AVCC/ AUDIO MISC 特記事項 C
AD26 １）電源用ﾀﾞｲｵｰﾄﾞ RB151L-40Fは通常許可されている、原点方向に1pin(ｶｿｰﾄﾞ方向）
15 PCMCIA SLOT 55 BLANK 　　以外に任意の１角度方向追加を追加許可するٛB
AD27 LAN/MODEM 　　追加１角度あ、RB151L-40Fで共通である必要がある。（RB151-40Fは３角度選択可能）
16 DEBUG CN 56 RING -1
AD28 LAN/MODEM ２）L11(1),L12(1),L13(1),L14(1)に接続されているノードの配線直下層
17 BLANK 57 RING -2 　　～電源層までの間には電源部以外のパターンは配線禁止とする。
AD29 　但し、直下層にGND1層を入れた場合は、この限りではないٛB
18 Coppermine-1 58 KBC
AD30 PCIC ３）L11(1),L12(1),L13(1),L14(1)の接続されるSOPのﾄﾗﾝｼﾞｽﾀおよび
19 Coppermine-2 59 BIOS ROM,MISK RB151L-40Fﾀﾞｲｵｰﾄﾞは可能な限り同一面にて表層を使用し配ٛ
AD31 VGA 　を実施すること。　このような配線により、制約のあるノードを集約できる。
20 PASSCON for Coppermine 60 RS232C DRV
21 BLANK 61 3VSTD,RSMRST#,RTCVCC,LLB#
PCIINT#
22 SideBand Signals Pullup 62 BLANK
D PCIINT0 PCIC-A D
23 BANISTER -1 63 BLANK
PCIINT1 PCIC-B
24 BANISTER -2 64 BLANK
PCIINT2 LAN/MODEM
25 BANISTER -3 65 TEMP SENSOR,FAN CONTROL
PCIINT3 VGA
26 BANISTER Strap Options 66 POW INDEX
27 SPEED STEP (Geyserville SCL) 67 DC-IN TP0610T RB415D HSM2838
28 VID CONTROL 68 BATTx CN D/3 D/3 3
29 BLANK 69 POW1,BTxDCHG
配線幅条件 (Page1-Page66分抜粋ٛj
30 BLANK 70 BTxVOL -USBVCC0,USBVCC1 1.5mm
E E
31 SDRAM DUMPING 71 ACON,BTxALM -EXDCIN,DCIN1A(PC1,PC2)端子配線 3mm
-LCDVCC 1.5mm
32 CLOCK BUFFER 72 5VSTB,PMUVCC,VREF -BAYVCC 2mm
33 BLANK 73 SCONTx -PCMVCC0,PCMVCC1 1.5mm
-PCMVPP0,PCMVPP1 1mm
34 PULL UP for PCI/ISA 74 PMU -M3(10)端子配線,M4(1)端子配線 1mm
G/1 S/2 G/1 S/2 1 2 -VREF_GTL　1mm
35 BAY Q-SW, IDE PULL-UP 75 BUS SW -CPUBUSVCCT M6～M8間　1mm
36 BLANK 76 5VSUS,3VSUS それ以外は、内層分割指定
-DACVCC 1mm
37 BAY ID 77 CPUVCC 1SS226 -AVCC,M31(1)端子配線,Q9(4)端子配線 1.5mm
LM45C
38 VGA(Trident 9525DVD) Config 78 CHARGER -3VSTD
F 3 3 ,M87(5)端子配線,Q15(4)端子配線　1.5mm F
39 VGA(Trident 9525DVD) -1 79 PLLVCC -FANVCC,Q23(4)端子配線 0.5mm
40 VGA(Trident 9525DVD) -2 80 5VMAIN,3VMAIN,BAYVCC 指定以外の配線は、最低でも1A
1mm幅とする。　ﾐﾆﾊﾞｲｱは1個0.3Aが限界とするٛB
81 BUSVCC
部品実装に関する緩和条件
－部品搭載が困難な場合、以下ファンクションは一括削除を許可する。
削除部品：M29,C450,R322,R323,M18,D57,R762 (ZV Audio機ٛ\)
1 2 1 2 名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
版年月設計調査承認変更内
MENU 日
設計 00.05.04 小中調査
容
渡部承認福田
富士通株式会社ｼﾞ
|
1 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
Configration List
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
2 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
本部品は電波対策用の部品であり、基板の周囲で電源とグランドٛﾔに挿入するフィルタである。
特に電源の種別は未接続状態にしているので、適宜、配置するٛ齒鰍ﾉより電源を設定すること
3VSUS 3VSUS 3VSUS 3VSUS
C 5VSUS 3VMAIN 3VMAIN 3VMAIN C
2
100pF 25V
100pF 25V
100pF 25V
100pF 25V
C23
C24
C25
C27
1
1
D D
5VMAIN AVCC AVCC AVCC 5VMAIN 5VMAIN 3VSUS 3VMAIN
5VSUS 5VMAIN 5VMAIN 5VMAIN 3VSUS 3VSUS 5VMAIN 3VSUS
2
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
C34 C36
C28
C29
C31
C32
C37
C30
100pF 25V 100pF 25V
1
本コンデンサは電源/グランド層にして発生する島プレーン同士ٛ凰ﾚ続するためにものである。
そのため、上記のような島構成であれば、ポイントとなる個所にコンデンサを配置するようにする
また、クロックを、島をまたいで引く場合には、クロック信号の近くにコンデンサを配置すること CPUCOREVCC 3VSUS CPUBUSVCC CPUBUSVCC 5VSUS 5VSUS 3VMAIN 3VMAIN 5VSUS 3VSUS
E E
また、レイアウトに関連するので、未接ٛｱ状態にしている。 3VMAIN 3VMAIN 3VMAIN CPUCOREVCC CPUCOREVCC 3VMAIN 3VSUS 3VSUS 5VMAIN 3VMAIN
2
2
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
CLK信ٛ C43
C39
C40
C41
C42
C44
C45
C46
C47
C48
100pF 25V
1
100pF 25V
100pF 25V
r100pF 25V
r100pF 25V
r100pF 25V
r100pF 25V
100pF 25V
2
1
C51
C54
C55
C56
C57
C58
C59
1
2
F F
AUDIOGND AUDIOGND AUDIOGND GND1 GND1 GNDA GND1
3VSUS GND1 GND1 GND1 AUDIOGND GNDA GND1 GNDA

Reserve
2
2
100pF 25V
100pF 25V
100pF 25V
100pF 25V
100pF 25V
C38
C33
C35
C49
C50
C53
100pF 25V
1
名
GND1
ANISE-E2-04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
EMI RC 設計
日
調査
容
承認
|
3 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
EXDCIN
※MAX 3A
FL1
<FILTER>
2 1
A A
BLM41P600S
5VMAIN USBVCC0 5VMAIN

5VMAIN
CN1A CN1B
PC1 DCIN DCIN PC3 26 PINIT# PRD2 76 PRD2 5,51

5,51 PINIT#
27 PSLIN# PRD3 77 PRD3 5,51
5,51 PSLIN#
1 GND1 GND1 51 28 PRD4 PRD5 78 PRD5 5,51
5,51 PRD4
B B
2 SYSDET1 PRPATCH#2 52 29 PRD6 PRD7 79 PRD7 5,51
PRCD1# 56 5,51 PRD6
3 GND1 GND1 53 30 PACK# PBUSY 80 PBUSY 5,51
5,51 PACK#
4 N.C N.C 54 31 PPE PSLCT 81 PSLCT 5,51
5,51 PPE
5 N.C N.C 55 32 VGAGND VGAGND 82
6 FSIDE# FDATCH# 56 33 VGAB DDCCLK 83 DDCCLK 4,41

5,51 FSIDE# FDATCH# 57 4,40 VGAB
7 GND1 GND1 57 34 VGAG DDCDATA 84 DDCDATA 4,41
4,40 VGAG
8 FRDDT# FWD# 58 FWD# 5,51 35 VGAR VGAVS 85 VGAVS 4,41
5,51 FRDDT# 4,40 VGAR
9 GND1 GND1 59 36 VGAGND VGAHS 86
VGAHS 4,41
C 10 60 37 87 C
56 FMODE# FMODE# FDSELO# FDSELO# 57 USBVCC0 USBVCC0
11 FINDEX# FWP# 61 38 USB0- USB0+ 88
5,51 FINDEX# FWP# 5,51 10 DKUSBP0- DKUSBP0+ 10
12 5VMAIN 5VMAIN 62 39 USBGND USBGND 89
13 FTRK0# FWG# 63 FWG# 5,51 40 KDATA MDATA 90 KMDATA 58

5,51 FTRK0# 58 KDATA
14 GND1 GND1 64 41 KCLOCK MCLK 91 KMCLOCK 58
58 KCLOCK
15 FSTEP# FDIR# 65 FDIR# 5,51 42 5VMAIN 5VMAIN 92
5,51 FSTEP#
16 FMOTOR# FDCHG# 66 FDCHG# 5,51 43 N.C N.C 93
5,51 FMOTOR#
17 GND1 GND1 67 44 N.C N.C 94
D 18 RIA DTRA 68 DTRA 14,60 45 LANRXD- LANTXD- 95 LANTXD-

D
14,60 RIA LANRXD-
19 CTSA SOUTA# 69 46 LANRXD+ LANTXD+ 96 LANTXD+
14,60 CTSA SOUTA# 14,60 LANRXD+
20 RTSA SINA# 70 SINA# 14,60 47 N.C N.C 97
14,60 RTSA
21 DSRA DCDA 71 DCDA 14,60 48 N.C N.C 98
14,60 DSRA
22 GND1 GND1 72 49 PRPATCH#1 SYSDET#2 99
56 PRCD2#
23 GND1 PSTB# 73 PSTB# 5,51 50 GND1 GND1 100
24 PAFD# PRD0 74 PRD0 5,51

5,51 PAFD#
25 PPERR# PRD1 75 PRD1 5,51 PC2 DCIN1RTN DCIN1RTN PC4
5,51 PPERR# ※MAX 3A ※MAX 3A
E E
P-R_CN_AN P-R_CN_AN
GND1 GND1 GND1 GND1

CN2
TX+ 1
注）LAN信号線(LANTXD+,LANTXD-,LANRXD+,LANRXD-)はٛA LANTXD+
LANTXD+ - LANTXD- , LANRXD+ - LANRXD- をそれぞٛ TX- 2
LANTXD-
　　対で配線し、対の距離は、最低配線距離、TXD,RXD間はその 3
RX+
　　５倍の距離を離すこと。 LANRXD+
F 　　また、この４本を通している上下２層は配線領域から横方向に TIP 4
LANRXD- F
　　３ｍｍを内層ｸﾘｱとする。 5
RING
　　上下３層目は、GND1にて、配線の上をGND1でガードすること。
　　但し、ｶﾞｰﾄﾞも含め、本信号線のｽﾙﾎｰﾙおよび、配線から3mm RX- 6
　　以内は、絶縁距離として確保し、いかなる信号線も3mm以下の 7
　　距離になってはならない。 RJ45-7
　　但し、例外条件として、上下３層目は本信号と完全に直行する RJ45-8 8
　　場合のみ他の信号線の布線を許可する。（必要最低限に抑える
　　こと） LAN-RJ
注）FIL1 - P-R_CONN間は、ｺﾈｸﾀ引出し部　ｽﾙﾎｰﾙ各３ٛﾂ名
　　計６個で引き出し、3mm以上のﾊﾟﾀｰﾝ幅、最短距離でFIL1ٛﾖ ANISE-E2 04
　　接続すること。称
G 　　EXDCINは3mm以上のﾊﾟﾀｰﾝ幅で布線することが要求されるٛB 図提出先
G
C1CP051300-X4
番
ﾍﾟ
DOCKING/LAN CONNECTOR 設計
日
調査
容
承認
|
4 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
5VMAIN
LCDVCC
CN4A CN4B
B B
13 INTMICIN 1 MIC GNDA 51 INTMICRTN 13 42 P4 26 P4 P5 76 P5 42
2 USBG USBG 52 42 P6 27 P6 P7 77 P7 42
3 USBP0- USBP0+ 53 28 GND1 GND1 78
4 USBVCC0 USBVCC0 54 42 P8 29 P8 P9 79 P9 42
5 USBP1- USBP1+ 55 42 P10 30 P10 P11 80 P11 42
6 5VMAIN 5VMAIN 56 42 P12 31 P12 P13 81 P13 42
3,41 VGAHS 7 VGAHS VGAVS 57 VGAVS 3,41 42 P14 32 P14 P15 82 P15 42
8 GND1 GND1 58 42 P16 33 P16 GND1 83
C C
3,40 VGAR 9 VGAR VGAGND 59 42 P17 34 P17 SHFCLK 84 SHFCLK 42
3,40 VGAG 10 VGAG DDCDATA 60 DDCDATA 3,41 42 FLM 35 FLM GND1 85
3,40 VGAB 11 VAGB DDCCLK 61 DDCCLK 3,41 42 LP 36 LP M./DE 86 M/DE 42

12 GND1 GND1 62 37 LCDVCC LCDVCC 87
74 SLCDC0 13 SLCDC0 SLCDC1 63 SLCDC1 74 56 EBLEN 38 EBLEN LCDEN 88 LCDEN 40,41
74 SLCDC2 14 SLCDC2 SLCDS0 64 SLCDS0 74 56 BKLVOL 39 BKVOL TPNLDAT 89
74 SLCDS1 15 SLCDS1 SLSDS2 65 SLCDS2 74 40 TPNCLK LCDIDSYS1 90

POW2
74 SLCDS3 16 LCDS3 LCDS4 66 SLCDS4 74 41 POW2 POW2 91
D D
74 SLCDS5 17 LCDS5 LCDS6 67 SLCDS6 74 38,56 VGAID1 42 VGAID2 VGAID1 92 VGAID0 38
74 SLCDS7 18 LCDS7 LCDS8 68 SLCDS8 74 43 DCIN DCINRTN 93
56,59 LCDCL# 19 LCDCL# MAINON# 69 MAINON# 57,74 44 DCIN DCINRTN 94
57,59 SUSSW# 20 SUSSW# SMBALERT# 70 SMBALERT# 24 45 DCIN DCINRTN 95

3VSTD
24,61 RSMRST# 21 RSMRST# 3VSTD 71 46 DCIN DCINRTN 96
41 OZSMBCLK 22 OZSMBCLK OZSMBDATA 72 OZSMBDATA 41 47 DCIN DCINRTN 97
23 GND1 GND1 73 48 DCIN DCINRTN 98

DCIN
42 P0 24 P0 P1 74 P1 42 49 DCIN DCINRTN 99
E E
42 P2 25 P2 P3 75 P3 42 50 DCIN DCINRTN 100
Connector_BD2 Connector_BD2
GND1 GND1 GND1 GND1
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
Connector Board I/F 設計
日
調査
容
承認
|
5 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
5VMAIN
RM1 5V669
A ARRAY A
FLOPPY関連信号のPULL UP
上記の集合抵抗および抵抗はSUPER 1 8 FRDDT# 3,51
2 7
I/O(FDC37N769) 3 6 RM2
の近くに配置配線すること。 FTRK0# 3,51
FLOPPY control signals 4 5 ARRAY PRD[0:7] 3,51
Above register array and register must be placed near FDCHG# 3,51 9 10
1Kx4 1/32W 5%
super I/O chip (FDC37N769) and routed with short trace from it. 1 PRD0
FWP# 3,51
R26 2 PRD1
FINDEX# 3,51
3 PRD2
10K 1/16W 5%
4 PRD3
5 PRD4
B B
6 PRD5
7 PRD6
8 PRD7
10Kx8 1/20W 5%
RM3
ARRAY
9 10
C 5VMAIN 1 C
RM4 3
ARRAY 4 PACK# 3,51

9 10
5 PBUSY 3,51
1 FSIDE# 3,51
6 PPE 3,51
2 FSTEP# 3,51
7 PSLCT 3,51
3 FDIR# 3,51
8 PPERR# 3,51
4 FMOTOR# 3,51
D D
5
FWD# 3,51 10Kx8 1/20W 5%
6
7 FWG# 3,51
RM5
8 ARRAY
8 1 PSTB# 3,51
7 2 PAFD# 3,51
680x8 1/20W 5% 6 3 PINIT# 3,51
5 4 PSLIN# 3,51
4.7Kx4 1/32W 5%
E E
PARARELL関連信号のPULL
UP
5VMAIN 5V669 TP1
D1
F 2 1 5V669 F
RB521S-30
名
ANISE-E2 04
称
G 図提出先
G
C1CP051300-X4
番
ﾍﾟ
FDD,PRINTER PULL UP 6 81
|
日容富士通株式会社ｼﾞ
設計調査承認
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
CN5
このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可
RM7 25
23,35 PDD[0:15] BPDD[0:15] 35 35,57 IDERST# RSTDRV#
PDD[0:15] ARRAY
50
PDD3 BPDD3 GND1
1 8
PDD2 2 7 BPDD2 24
PDD1 3 6 BPDD1
35 BPDD[0:15]
BPDD[0:15] GND1
A PDD0 4 5 BPDD0 BPDD7 49 A
BPDD7
22x4 1/32W 5% BPDD8 23 BPDD8
RM8 BPDD6 48
CN6 BPDD6
ARRAY 1 1
2 BPDD9 22
PDD4 BPDD4 2 BPDD9
1 8 3 3
PDD5 2 7 BPDD5 4 BPDD5 47
PDD6 BPDD6 4 BPDD5
3 6 5 5 KGPDATA 58
PDD7 4 5 BPDD7 6 BPDD10 21
6 KGPCLOCK 58 BPDD10
22x4 1/32W 5% 5VMAIN BPDD4 46
POINTING CN BPDD4
FL2 BPDD11 20 BPDD11
<FILTER>
RM9 1 2 BPDD3 45
B PDD15 BPDD15 BPDD3 B
4 5
PDD8 3 6 BPDD8 BLM11A121S BPDD12 19
PDD10 BPDD10 BPDD12
2 7
PDD9 1 8 BPDD9 BPDD2 44 BPDD2
BPDD13 18
ARRAY
C64 BPDD13
22x4 1/32W 5% BPDD1 43
0.1uF 10V BPDD1
BPDD14 17 BPDD14
RM10 BPDD0 42
PDD11 BPDD11 BPDD0
4 5
PDD12 3 6 BPDD12 GND1 BPDD15 16
PDD13 BPDD13 BPDD15
2 7
PDD14 1 8 BPDD14 41
C GND1 C
ARRAY 15 GND1
22x4 1/32W 5% 40
35 BPDDREQ BPDDREQ
23 PDA[0:2]
PDA[0:2] RM11 BPDA[0:2]
BPDA[0:2] 35 14 GND1
このﾓｼﾞｭｰﾙ間でのﾋﾟﾝｽﾜｯﾌﾟ可 5VMAIN
5.6K 1/16W 5%
R27
ARRAY 39 GND1
23 PDCS3# 8 1 BPDCS3# BPDIOW# 13 BPDIOW#

PDA2 7 2 BPDA2
10K 1/16W 5%
23 PDCS1# 6 3 BPDCS1# 38 GND1
PDA0 BPDA0
10K 1/16W 5%
10K 1/16W 5%
5 4
12 GND1
10x4 1/32W 5% 37
BPDIOR# BPDIOR#
D GND1 D
11 GND1
R28
R29
R30
36 GND1
RM12 10
BPDIORDY PIORDY
ARRAY 23,35 PDDACK# 35 PDDACK#
PDA1 8 1 BPDA1 9 GND1
7 2 SPDCS3# 35
6 3 SPDCS1# 35 24,35,60 IRQ14 34 IRQ14
23 PDDREQ 5 4 BPDDREQ 35 35 BPDIAG#
35 BPDA[0:2] 8 IOCS16#
r 0.1uF 10V
r 0.1uF 10V
r 0.1uF 10V
r 0.1uF 10V
10x4 1/32W 5% Q1 BPDA[0:2] BPDA1 33 BPDA1

E 5VMAIN D2 2SK3019 E
35,57 BAYLMP1# 1 2 2 3 7 PDIAG#
BPDA0 32
1SS400 BPDA0
C71
C72
C75
C76
M8 GND1 BPDA2 6
1
R743 BPDA2
Banisterの元端子直裏面に搭載すること
R744 1K 1/16W 5%
DASPON BPDCS1# 31 BPDCS1#
23 PDIOR# BPDIOR#
BPDCS3# 5 BPDCS3#
R745 22 1/16W 5%
SPDIOR# 35 57 HDDLED# 30 HDDLED#
R746 22 1/16W 5% 5VMAIN 4 GND1
23 PDIOW# BPDIOW# 29 5VMAIN
3 GND1
1
R747 22 1/16W 5%
r 2200pF 25V
C65
F 28 5VMAIN F
5VMAIN 2
SPDIOW# 35 GND1
R32 27
22 1/16W 5% 1K 1/16W 5% 5VMAIN
1
C73 2K 1/16W 5%
r 0.1uF 10V
r 0.1uF 10V
r 0.1uF 10V
2
GND1
1
10uF 10V
10uF 10V
C66
C67
26 5VMAIN
C68
R31
1K 1/16W 5% Reserve 0.1uF 10V GND1 HDD CN_ANISE_R1
2
R748 GND1
C74
C69
C70
23 PIORDY BPDIORDY
R749 22 1/16W 5% GND1
SPDIORDY 35 名
R750 33 1/16W 5% M26D
ANISE-E2 04
2K 1/16W 5% 称
12
r 0.1uF 10V
G 57 DASPON# G
11 DASPON 図提出先
C69,C70はCN5直ぐ横に実装すること。 13 C1CP051300-X4
LV00A 番
GND1 C770,R743,C73,C74は、Page35
HDD,POINTING CN 3VMAIN 版年月設計調査承認変更内
ﾍﾟ
C770
GND1
M76直横に実装すること。日容富士通株式会社ｼﾞ
|
7 81
設計調査承認
RESERVE
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
BATT2
5VMAIN
PCMVCC1 PCMVCC1
A CN7A CN7B A
80 GND1 GND1 160 40 USBP1+ USBP1- 120

10 DKUSBP1+ DKUSBP1- 10
79 PCMVCC1 PCMVCC1 159 39 USBVCC1 USBVCC1 119
78 PCMVCC1 PCMVCC1 158 38 GND1 GND1 118
44,45 JWPB 77 JWPA JCD2B# 157 JCD2B# 45 37 GND1 GND1 117
45 JDB2 76 JDB2 JDB10 156 JDB10 45 70,73 VSENSE2 36 VSENSE SCONT2 116 SCONT2 73
45 JDB1 75 JDB1 JDB9 155 JDB9 45 35 BATT2 BATT2 115
45 JDB0 74 JDB0 JDB8 154 JDB8 45 34 BATT2 BATT2 114

B B
45 JAB0 73 JAB0 JBVD1B 153 JBVD1B 45 33 BATT2 BATT2 113
45 JAB1 72 JAB1 JBVD2B 152 32 BATT2 BATT2 112

JBVD2B 45
45 JAB2 71 JAB2 JREGB# 151 JREGB# 45 31 BATT2 BATT2 111
70 150 30 110 BayUnit BayConnectorBoard

45 JAB3 JAB3 JINPACKB# JINPACKB# 45 68 BATTM2+ BATTM2 BT2IN BT2IN 68,74
45 JAB4 69 JAB4 JWAITB# 149 JWAITB# 45 68 BATTC7 29 CINT1 BT2CLK 109 BT2CLK 75
45 JAB5 68 JAB5 JRTSB 148 JRSTB 45 75 BT2DAT 28 BT2DAT GNDA 108

CD-ROM 1 2 B1 A1 81 1
67 GND1 GND1 147 56 DKBAYCD2# 27 BAYATCH N.C 107 BAY2ON 57 DRIVE
IDE/USB/BATT
45 JAB6 66 JAB6 JVS2B# 146 26 GND1 GND1 106
JVS2B# 45 GNDA
C 65 145 25 105 C
45 JAB7 JAB7 JAB25 JAB25 45 35 DKBAYLMP1# DASP# BPDCS3# DKSPDCS3# 35
BAYVCC BAYVCC
45 JAB12 64 JAB12 JAB24 144 JAB24 45 24 5VBAY 5VBAY 104
Lower Side
Upper Side
63 143 PCMVPP1 23 103
45 JAB15 JAB15 JAB23 JAB23 45 5VBAY 5VBAY
PCMVPP1
45 JAB16 62 JAB16 JAB22 142 JAB22 45 35 DKSPDCS1# 22 BPDCS1# 5VBAY 102
61 141 21 101 49 50 B34 A34

PCMVPP1 PCMVPP1 BPDA0 BPDA2 DKBPDA2 35
35 DKBPDA0
60 GND1 GND1 140 20 BPDA1 PDIAG 100 DKBPDIAG# 35
35 DKBPDA1
59 139 19 99 PC-Card Slot 1 B1 A1
45,57 JBSYB# JBSYB# JAB21 JAB21 45 35 DKIRQ14 IRQ14 N.C BAYRI# 56
35
45 JWEB# 58 JWEB# JAB20 138 JAB20 45 35 DKSPDIOR# 18 SPDIOR# PDDACK# 98 DKPDDACK# 35
D 57 137 17 97 D
CARD/USB
45 JAB14 JAB14 JAB19 JAB19 45 35 DKSPDIOW# SPDIOW# PIORDY DKPIORDY 35
45 JAB13 56 JAB13 JAB18 136 16 GND1 GND1 96

JAB18 45
55 135 15 95
Lower Side
Upper Side
45 JAB8 JAB8 JAB17 JAB17 45 35 DKPDD0 BPDD0 BPDDREQ DKBPDDREQ 35
54 GND1 GND1 134 35 DKPDD1 14 BPDD1 BPDD15 94 DKPDD15 35
53 133 13 93 34
45 JAB9 JAB9 JIOWRB# JIOWRB# 45 BPDD2 BPDD14
35 DKPDD2 DKPDD14 35 69 B44 A44 160 80
45 JAB11 52 JAB11 JIORDB# 132 JIORDB# 45 35 DKPDD3 12 BPDD3 BPDD13 92
DKPDD13 35
45 JOEB# 51 JOEB# JVS1B# 131 JVS1B# 45 35 DKPDD4 11 BPDD4 BPDD12 91 DKPDD12 35
45 JAB10 50 JAB10 JCE2B# 130 JCE2B# 44,45 35 DKPDD5 10 BPDD5 BPDD11 90 DKPDD11 35
E 44,45 JCE1B# 49 JCE1B JDB15 129 JDB15 45 35 DKPDD6 9 BPDD6 BPDD10 89 E

DKPDD10 35
45 JDB7 48 JDB7 JDB14 128 JDB14 45 35 DKPDD7 8 BPDD7 BPDD9 88 DKPDD9 35
45 JDB6 47 JDB6 JDB13 127 JDB13 45 35 DKRSTDRV# 7 RSTDRV# BPDD8 87 DKPDD8 35
45 JDB5 46 JDB5 JDB12 126 6 GND1 GND1 86

JDB12 45
45 JDB4 45 JDB4 JDB11 125 JDB11 45 52 CDL 5 CDL CDR 85 CDR 52
45 JDB3 44 JDB3 JCD1B# 124 JCD1B# 45 4 CDRTN CDRTN 84

52 CDRTN
43 GND1 GND1 123 56 DKBAYCD1# 3 BAYATCH GND1 83
37 DKBAYID2 42 BAYID2 GND1 122 2 GND1 GND1 82
F 37 DKBAYID0 41 BAYID0 BAYID1 121 DKBAYID1 37 1 GND1 GND1 81 F
DOCK_INT_CN_R6 DOCK_INT_CN_R6
GND1 GND1 GND1 GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BAY CN 設計
日
調査
容
承認
|
8 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
CN8
ROW#[0:7] 58
28 ROW#0
ROW#0 ROW#1
ROW#1 17
16 ROW#2
ROW#2 ROW#3
ROW#3A 13
ROW#3B 9
12 ROW#4
ROW#4 ROW#5
ROW#5 11
8 ROW#6
ROW#6 ROW#7
E ROW#7 7 CLM#[0:15] 58 E
27 CLM#0
CLM#0 CLM#1
CLM#1 26
25 CLM#2
CLM#2 CLM#3
CLM#3 24
23 CLM#4
CLM#4 CLM#5
CLM#5 22 SHIPID
21 CLM#6
CLM#6 CLM#7
CLM#7 20 ID0 ID1
19 CLM#8
CLM#8 CLM#9
CLM#9 18
15 CLM#10 US 1 0
CLM#10 CLM#11
CLM#11 14
10 CLM#12
CLM#12 CLM#13
CLM#13 6 JP 0 0
5 CLM#14
F CLM#14 CLM#15 F
CLM#15 4
UK 0 1
ID-C 3
ID0 2 KSHIPID1 58
ID1 1 KSHIPID0 58
INT_KBD
Keyboard Strap (N86C-7664-0203-E)

名
GND1 ID1:ID0 (KBC Side) ANISE-E2 04
JP 0 0 称
G US 0 1 図提出先
G
UK 1 0 C1CP051300-X4
JP 1 1 ('00 Summer model) 番
ﾍﾟ
INTR KB CN 設計
日
調査
容
承認
|
9 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
R37
24 USBP0-
◆ ◆ DKUSBP0- 3
R38
27 1/16W 5%
C78
47pF 25V 15K 1/16W 5%
A A
R638
3 DKUSBP0-
GND1 GND1 R639 0 1/16W
3 DKUSBP0+
R39 FL24 0 1/16W
24 USBP0+
◆ ◆ DKUSBP0+ 3
USBVCC0 <FILTER> CN22
2 1 1 VCC
27 1/16W 5% R40
C79 BLM41P600S 2
47pF 25V 15K 1/16W 5% C689 -DATA
1
10uF 10V 3 +DATA
B 4 GND B
2
5VMAIN PS1 5
GND1 GND1 FG1
1 2
6 FG2
MINISMDC100(1.00A)
USB_CON_STD
R41
24 USBP1-
◆ ◆ DKUSBP1- 7
R42 GND1
27 1/16W 5%
C80
47pF 25V 15K 1/16W 5%
C GND1 GND1 C
R43
24 USBP1+
◆ ◆ DKUSBP1+ 7
27 1/16W 5% R44
C81
47pF 25V 15K 1/16W 5%
USBVCC0
GND1 GND1 3VMAIN
D R48 D
OVERCRNT1# 24
100K 1/16W 5%
r100K 1/16W 5%
1K 1/16W 5%
R932
R47
本項中◆印のついたパターンは、通常の信号線の0.2mmの太さで配線すること。 Reserved
OVERCRNT0# 24
また、本信号はGND1でガードし、その上下はGND1のベタパターンで覆うこと。
10K 1/16W 5%
E E
R933
[NOTE] : CTL is control(input) function : Noninverting TTL control input.
High(>1.8V typical)=On, Low(<1.6V typical)=Off.
GND1
The following guideline is applied to USB signal traces.

F F
This trace must be guarded along with
Less than Less than
USBG traces on both sides.
1 inch 1 inch
USBn-,+
R R USB CN
27ohm The length of this stub mest be 0ohm
C R as short as possible.
47pF 15kohm
This point must be appeared on
surficial layer to be cuttable. 名
Docking CN ANISE-E2 04
Those three components must be located as 称
G BANISTER near to BANISTER as possible. 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
USB POW 設計
日
調査
容
承認
|
10 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
MAX 1A
5VMAIN M3
R51 PMUVCC 3VSUS
5.6 1/2W 5%
2 1 10 LEDA TXD 9 IRTX 51
A A
1
C86 C87 ↓70mA
2
4.7uF 10V 0.1uF 10V RXD 8 IRRXA# 51
5VMAIN R407
2
TP3 6 NC 47 1/4W 5%
M4 3VIR 7 GND
2
3VIR 3 1
1
FIR_SEL IRMODE 51 26,59,74,76 SUSC#
5 1 GND1 1 Q18
VIN VOUT VCC
TP0610T
3
4 Q21
3
MD0
1
1 2SK3019
+ C88 C89
15uF 16V
100K 1/16W 5%
2
0.47uF 16V 2
3 4 (TA) 5
2
B CD VOR MD1 B
VSS
2
2
0.1uF 10V
2
AGND
S-873325BUP-ALA-T2
R408
C92
Td(Typ)=190ms
0.033uF 25V
1
1
1
QSDL-M137#00
C788
2
3VMAIN GND1 GND1

GND1 GND1
10K 1/16W 5%
・C87,C89はM3pin直横に配置
2
・M4はM3の近くに配置し、C88はM4の近くに配置すること。
C ・C759はRing(M34の接続pin)直横に配置すること。 C
R402
1
VR_ON 27,41
M88A Reserved
1
4 SYSPWR 57
27 VRPWRGD 2
rTC7SZ08FU
R763
2 1
M45A
1 0 1/16W 5%
27 CPUPWRGD
4 PWGDCPU 18
D 24,44,57 PCIRST# 2 D
1
r 2200pF 25V
TC7SZ08FU
1
(CPUIOVCC) R404
C516
4.7K 1/16W 5%
2
2
M46
PMUVCC RESERVED
2 VDD GND1 GND1
5 CD OUT 1 POWERGOOD2 57
3 GND
E E
2200pF 25V
S-80927AL
Td(Typ)=57ms
2
3VSUS PLLVCC
0.01uF 16V
C517
C518
1
5
M88B M45B
2
GND1
5VSUS C926 C519
3VSUS 0.1uF 10V 0.1uF 10V
1
rTC7SZ08FU TC7SZ08FU
F F
3
1
10K 1/16W 5%
R409
1
2200pF 25V
C520
M47
2
2 GND1 GND1
2
VDD
5 CD OUT 1 ISAPWR 44,57
Td(Typ)=125ms
3 GND
1
0.033uF 16V
名
2
C521
S-80942ANMP
C522 ANISE-E2 04
2
称
G 2200pF 25V G
1
図提出先
C1CP051300-X4
番
GND1 GND1 ﾍﾟ
RESET/3VIR/IRDA 設計
日
調査
容
承認
|
11 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
SO-DIMM SLOT (FOR EXPANSION MEMORY)

A 3VSUS 3VSUS A
3VSUS 3VSUS
31 MD[0:63]
CN9A CN9B CN9C CN9D
31 MD[0:63]
1 73 2 32 SDCLK1B 74
MD0 3 75 MD32 4 76
MD1 5 77 MD33 6 78
31 CS#2 31 MD[0:63]
MD2 7 79 MD34 8 80
31 CS#3
MD3 31 MD[0:63] MD35
9 81 10 82
B MD16 MD48
B
11 83 12 84
MD4 13 MD17 85 MD36 14 MD49 86
MD5 15 MD18 87 MD37 16 MD50 88
MD6 17 MD19 89 MD38 18 MD51 90

MD7 19 91 MD39 20 92
21 MD20 93 22 MD52 94
23 MD21 95 24 MD53 96
31 DQM0 31 DQM4
25 MD22 97 26 MD54 98
31 DQM1 31 DQM5
C 31 MA[0:13] C
27 MD23 99 28 MD55 100
31 MA[0:13] 31 MA[0:13] 31 MA[0:13]
MA0 29 101 MA3 30 102
MA1 31 MA6 103 MA4 32 MA7 104
MA2 33 MA8 105 MA5 34 MA11 106
35 107 36 108
MD8 37 MA9 109 MD40 38 MA12 110

MD9 39 MA10 111 MD41 40 MA13 112
MD10 41 113 MD42 42 114
D MD11 43 31 DQM2 115 MD43 44 31 DQM6 116 D

45 31 DQM3 117 46 31 DQM7 118
MD12 47 119 MD44 48 120

MD13 49 MD24 121 MD45 50 MD56 122
MD14 51 MD25 123 MD46 52 MD57 124
MD15 53 MD26 125 MD47 54 MD58 126
55 MD27 127 56 MD59 128
32 SDCLK2B 57 129 31 CKE3 58 130
E 59 MD28 131 60 MD60 132 E

32 SDCLK2A 31 CKE2
61 MD29 133 62 MD61 134
32 SDCLK1A 31 CKE0
63 MD30 135 64 MD62 136
65 MD31 137 66 MD63 138

31 SRASB# 31 SCASB#
31 WEB# 67 139 31 CKE1 68 140

31 MA[0:13]
69 141 MA12 70 142
31 CS#0 24,32,41,49 BSMBDATA 24,32,41,49,59 BSMBCLK
71 143 MA13 72 144
31 CS#1
DIMM SOCKET DIMM SOCKET DIMM SOCKET DIMM SOCKET

F GND1 F
GND1 GND1 GND1
3VSUS
1
C93 名
C94 C95 C96 C97
10uF 10V 0.1uF 10V 0.1uF 10V 0.1uF 10V 0.1uF 10V
ANISE-E2 04
称
2
G 図
G
提出先
GND1
C1CP051300-X4
番
上記のコンデンサはDIMMスロットの電源端子の近くに配置・配線することٛB
ﾍﾟ
Dimm Slot 設計
日
調査
容
承認
|
12 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
FL5
CN10
TP78 <FILTER>
2 1
53 SPOUT1L ※ 1 SPL1
A CN11A LINER BLM11A121S A
Line-OPT 5 ※ FL6 2
53 SPOUT2L SPL2
<FILTER>
2 1 3 SPR1
4 FL7
<FILTER> ※ BLM11A121S 4
FL8 SPR2
3 2 1 LINEINR 52
<FILTER>
BLM11B102S ※ 2 1 SPK CN
FL9 53 SPOUT1R
2
<FILTER> BLM11A121S
1 2 1 ※ FL10
LINEINL 52
<FILTER>
BLM11B102S ※ 2 1
FL29 53 SPOUT2R
BLM11A121S
r1800pF 25V
r1800pF 25V
<FILTER>
8
7
6
5
B 2 1 B
1
1
CM3
BLM11B102S
C102
C103
0.1uFx4 16V
2
1
2
3
4
Reserve
上記のフィルタ、コンデンサ、抵抗ٛﾍ GND1
LINE IN JACKの近くに配置することٛB AUDIOGND 5VSUS
AUDIOGND
R61 100K 1/16W 5%

CN11B
Line-OPT R936 3VMAIN
VCC 8 1 2
R943
C 7 0 1005 1 2 C
Vin SPDIFO 52
2
0 1005
0.1u 16V
GND 9
C9
1
FHPIN 57
4 INTMICRTN
GND1
4 INTMICIN
FL30 AVCC
1K 1/16W 5%
<FILTER>
2 1
D BLM11B102S D
FL13 0 1/16W 5% C114
R62
<FILTER> R63 1uF 10V
CN12 2 1 ※ 2 1 ※ HPOUTR 53 2 1
5
2.2K 1/16W 5%
4 BLM11B102S
3 ※ FL14 0 1/16W 5% AUDIOGND
6 <FILTER> R65
2 ※ 2 1 ※ 2 1 ※ FL15 BLM11B102S
HPOUTL 53
R66
1 <FILTER>
BLM11B102S 2 1
FL31 FL33
HP JACK <FILTER> <FILTER> FL17 BLM11B102S
r1000pF 25V
r1000pF 25V
2 1 CN13 2 1 <FILTER>
5 2 1 ※ MICIN 54 Placement location of audio connectors
BLM11B102S 4 BLM11B102S
C115
C116
E 3 E
4700pF 25V
1000pF 25V
6
2
1
Reserve 1
C742
C118
MIC IN JACK
2
1000pF 25V
AUDIOGND AUDIOGND
BLM11B102S
CN13
C790
<FILTER>
MIC
上記のフィルタ、コンデンサ、抵抗ٛﾍ
2
R764
CN11
HP JACKの近くに配置すること。
FL32
LINE IN
本ページ中に記載されているフィルタ(FLxx)はそれぞれ接ٛｱ
2
0 1/16W 5% CN12
F されているコネクタの近くに配置し、フィルターコネクタ間のٛz PHONE F
線は非常に短く配線すること。
VR1 RK10J12RK1 The filters in this page (refered with FLxx) have to
5 3 be placed near each connector connecting to respective
4 2 filters. The traces between connector and filter have R937 AUDIOGND
53 EVRCTRL
to be short as much as possible. 1 2 FL15,FL17～FL19,C118はMIC IN
0 1005 JACKの近くに配置すること。
FG FG 本項中※印のついたパターンは、AUDIOGNDٛﾅガードし、その上 R62,R66,R68,R69,C114,C117はSTAC9721の近くに実装しٛA
下はAUDIOGNDのベタパターンで覆うこと。ٛﾜた、Mxの下の基板
AVCC
面およびその下の層には、ディジタル系の信号線を配線しないこ基板の端面をとおして配線することٛB
GND1
1
と。
名
The traces marked with ※ have to be guarded both side and
both adjacent layer with AUDIOGND. Underneath Mx on ANISE-E2 04
称
G
surface layer and in one more internal layer don't allow G
AUDIOGND
digital traces to be run. 図提出先
C1CP051300-X4
番
ﾍﾟ
AUDIO CN 設計
日
調査
容
承認
|
13 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSUS 3VMAIN
CN14A CN14B R70
1
10K 1/16W 5%
2
注意：モジュール間でのピンスワップ禁止
1 51 Reserved for overseas model
AD[0:31] RM120 0x4 1/32W 5%
AD[0:31] 24,39,44,49 MDMATCH# 24
2 AD12 52 RM121 0x4 1/32W 5%
A AD[0:31] CM1 CM2 A
AD[0:31] 24,39,44,49
3 AD13 53 AD0 ARRAY 47pFx4 50V 47pFx4 50V
4 AD14 54 AD1 1 8
3,60 DCDA
3,60 DTRA 2 7
5 AD15 55 AD2 3 6
3,60 RIA
3,60 CTSA 4 5
6 56 AD3
7 57 AD4 ARRAY
C/BE#1 24,39,44
4
8 58 AD5 1 8
PAR 24,39,44 3,60 SOUTA#
3,60 DSRA 2 7
9 59 AD6 3 6
SERR# 24,34,44 3,60 SINA#
4 5 GND1
3,60 RTSA
10 60 AD7
PERR# 34,44
5
B B
11 STOP# 24,34,39,44 61 C/BE#0 24,39,44
RM122 0x4 1/32W 5% CN15
12 62 AD8 24 PDC[1:15] RM123 0x4 1/32W 5%
DEVSEL# 24,34,39,44
ARRAY 1
13 63 AD9
TRDY# 24,34,39,44
PDC1 1 8 2
14 64 AD10 PDC2 2 7
IRDY# 24,34,39,44
PDC3 3 6 3
15 65 AD11 PDC4 4 5
FRAME# 24,34,39,44
4
16 C/BE#2 24,39,44 66 PME# 24,44,56
ARRAY 5
17 67
PDC5 1 8 6
18 68 PDC6 2 7
R86 r 0 1005 3 6 7
C PDC[1:15] 24 C
19 AD16 69 PDC1 PDC10 2 1 4 5
8
20 AD17 70 PDC2 Reserve
9
21 AD18 71 PDC3 R89 0 1005 Reserved for JP model
2 1
22 AD19 72 PDC4 FG1
Reserved for JP model
23 AD20 73 PDC5 FG2
24 AD21 74 PDC6
GND1 GND1
25 AD22 75 GND1 PDC CN
MDMSTBY# 56
26 AD23 76 PDC8
D 27 77 PDC9 D
28 78 PDC10
CIDSEL0 49
29 C/BE#3 24,39,44 79 PCIINT#2 24,34,39,57
AD24
PDC1:TCH-T
30 80 CPCIRST#1 56 PDC2:TCH-F
AD25
31 81 BPCIREQ#1 41 PDC3:TCH-CLK
32 AD26 82 PDC4:UPMS
PCIGNT#1 24,34
33 AD27 83
PDC5:DWMS
MDMAVSL 56
PDC6:TCH-R
34 AD28 84
PDC10:ADP
E 35 AD29 85 E
CLKRUN# 24,34,39,44
36 AD30 86
37 AD31 87 PCLKMDM 47
38 88 ※ R92 27K 1/16W 5% ※
1 2 MICAMP 52
39 BPCIREQ#2 41 89 LANMDRST# 57
40 90 PCIINT#2 24,34,39,57
PCIGNT#2 24,34
41 91
42 FL27 3VSUS 92 R94

SPKTEL 54
<FILTER> 5.6K 1/16W 5%
F 43 1 2 93 F
5VSUS
2
44 BLM11A121S 94
C691
45 95 AUDIOGND
10uF 10V 5VMAIN
1
46 5VMAIN 96
GND1 R95
47 97 1K 1/16W 5%
48 PME# 24,44,56 98 ※MICAMP,SPKTELはAUDIOGNDでガードし、なおかつAUDIOGNDのベٛ^パターンで上下を覆うこと
49 LANATCH# 24 99 CIDSEL1 49
名
50 100
3VMAIN ANISE-E2 04
R919 10K 1/16W 5% 称
G 1 2 図
G
GND1 GND1 AUDIOGND 提出先
C1CP051300-X4
ACMDMINST# 24 番
ﾍﾟ
LAN/MODEM CN R93はLAN/MODEMコネクタの近くに配置・配線すること。
設計
日
調査
容
承認
|
14 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
PCMVPP0 PCMVCC0
PCMVPP0 PCMVCC0
A A
CN16-1 JDA[0:15] 45 CN16-2 JDA[0:15] 45
1 35
JAA[0:25] 43,45
2 JDA3 36 JCD1A# 45
3 JDA4 37 JDA11
4 JDA5 38 JDA12
5 JDA6 39 JDA13
6 JDA7 40 JDA14
JAA[0:25] 43,45
B JDA15
B
7 JCE1A# 44,45 41
8 JAA10 42 JCE2A# 44,45

9 JOEA# 45 43 JVS1A# 45
10 JAA11 44 JIORDA# 45
11 JAA9 45 JIOWRA# 45
12 JAA8 46 JAA17
13 JAA13 47 JAA18
14 JAA14 48 JAA19
C 15 49 JAA20 C
JWEA# 45
16 50 JAA21
JBSYA# 45,57
17 51
18 52
19 JAA16 53 JAA22
20 JAA15 54 JAA23
21 JAA12 55 JAA24
22 JAA7 56 JAA25
D 23 JAA6 57 JVS2A# 45 D
24 JAA5 58 JRSTA 45
25 JAA4 59 JWAITA# 45
26 JAA3 60 JINPACKA# 43,45
27 JAA2 61 JREGA# 45
28 JAA1 62 JBVD2A 43,45
29 JAA0 63 JBVD1A 45
30 JDA0 64 JDA8
E 31 JDA1 65 JDA9 E
32 JDA2 66 JDA10
33 JWPA 43,44,45 67 JCD2A# 45

34 68
FG1
C121 2.2uF 16V
PCMCIA CN
0.1uF 10V
0.1uF 10V
1
FG2
C119
C120
2
PCMCIA CN
F F
GND1
GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
PCMCIA SLOT 設計
日
調査
容
承認
|
15 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
**TP5-TP14はCeleron CPU M6 接続先PAD直裏付近、実装のこと。

A A
TP5
TDO
TP7 TP8
TDI PREQ#
TP9
TRST#
5VMAIN TP11 TP12

TMS CPURSTITP#
100K 1/16W 5%
B TP13 TP14
B
TCK PRDY#
PRDY# 18
R97 5VMAIN
CPURST# 18,23,27
CN17
24,51,56,58,59 SA[0:18] 1
SA4
SA5 2
3 PREQ# 18,22
SA6
SA7 4
SA8 5
C SA9 6 C
7 TCK 18,22
24,51,56,58,59,60 SD[0:7] SD0 8
9 TMS 18,22
SD1
SD2 10
11 TRST# 18,22
SD3
12 TDI 18,22
SD4
13 TDO 18
SD5
SD6 14
SD7 15
16
56 008XIN# 17
56 0080W# 18
19
20
DEBUG CN
D D
GND1
E E
本ページ記載のコネクタはデバッグの為のものである。
なるべくコネクタの配置は、基板端にすること。
もし実装上困難であれば、上記コネクタの形状変更を検討しま
すので、別途相談願います。
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
DEBUG CN 設計
日
調査
容
承認
|
16 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CPU TEMP. MONITOR 設計
日
調査
容
承認
|
17 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
1 2
C753 100pF 25V

1 2
C754 100pF 25V

A M6A 1 2 A
C755 100pF 25V M6B
23 HD#[0:63] HA#[3:35] 23
HD#0 D10 L3 HA#3 1 2
HD#1 D0# A3# HA#4 CPUBUSVCC
D11 D1# A4# K3
HD#2 C7 J2 HA#5 C756 100pF 25V
HD#3 D2# A5# HA#6
C8 D3# A6# L4 1 2
HD#4 B9 L1 HA#7 M3 TP15 IERR#
56ohm 1/16W 0.5%

HD#5 D4# A7# HA#8 C757 100pF 25V 47 HCLKCPU BCLK
A9 D5# A8# K5
HD#6 C10 K1 HA#9 TP52
D6# A9#
1
HD#7 B11 J1 HA#10 AD9 AERR#
HD#8 D7# A10# HA#11 GND1 IERR# TP53
C12 D8# A11# J3 AERR# AA1
HD#9 B13 K4 HA#12 AD10 E6 BERR#
HD#10 D9# A12# HA#13 22,23 A20M# A20M# BERR# TP54
R726
A14 D10# A13# G1 22,27 GINTR AB18 INTR/LINT0 BINIT# V21
HD#11 B12 H1 HA#14 AC19 T4 BINIT#
HD#12 D11# A14# HA#15 22,27 GNMI NMI/LINT1 BNR# BNR# 23
E12 E4 AC13
2
HD#13 D12# A15# HA#16 22,23 IGNNE# IGNNE#
B B16 D13# A16# F1 22 FLUSH# AC9 FLUSH# B
HD#14 A13 F4 HA#17 A6 W21
HD#15 D14# A17# HA#18 16,23,27 CPURST# RESET# BPM0# BPM#0
D13 D15# A18# F2 22,27 GINIT# AA10 INIT# BPM1# W19 BPM#1
HD#16 D15 E1 HA#19 AB10 AA21
HD#17 D16# A19# HA#20 22,27 GSMI# SMI# BP2# BP#2
D12 D17# A20# C4 BP3# Y21 BP#3
HD#18 B14 D3 HA#21 RESERVE U1
HD#19 D18# A21# HA#22 23 RS#0 RS0#
100pF 25V
100pF 25V
100pF 25V
E14 D19# A22# D1 23 RS#1 AA2 RS1# DBSY# AA3 DBSY# 23
HD#20 C13 E2 HA#23 W1 T1
D20# A23# 23 RS#2 RS2# DRDY# DRDY# 23
1
HD#21 A19 D5 HA#24 Y1
HD#22 D21# A24# HA#25 TP55 RSP# HREQ#0 HREQ#[0:4] 23
C127
C128
C129
B17 D22# A25# D4 REQ0# T2
HD#23 A18 C3 HA#26 RSP# AC11 V4 HREQ#1
HD#24 D23# A26# HA#27 22,27 GSTPCLK# STPCLK# REQ1# HREQ#2
C17 C1 U3 V2
2
HD#25 D24# A27# HA#28 23 DEFER# DEFER# REQ2# HREQ#3
D17 D25# A28# B3 22 PICCLK AA18 PICCLK REQ3# W3
HD#26 C18 A3 HA#29 U4 W5 HREQ#4
HD#27 D26# A29# HA#30 23 BPRI# BPRI# REQ4# TP56
B19 D27# A30# B2 16,22 PREQ# AB20 PREQ#
HD#28 D18 C2 HA#31 GND1 GND1 GND1 V5 W2
HD#29 D28# A31# 11 PWGDCPU PWRGOOD RP# RP#
B20 D29# A32# A4 22 SLP# AB12 SLP#
C HD#30 A20 A5 CPUBUSVCC C
HD#31 D30# A33# TP58
B21 D31# A34# B4 TP57
HD#32 D19 C5 AA15 AB16
HD#33 D32# A35# THERMDA THERMDC
C21 D33#
HD#34 E18 THERMDA THERMDC
HD#35 D34#
C20
1K 1/16W 5%
D35# DEP#[0:7]
1
HD#36 F19 V20 DEP#0 AA14
HD#37 D36# DEP0# DEP#1 16,22 TRST# TRST#
D20 D37# DEP1# T21 23 HTRDY# U2 TRDY#
HD#38 D21 U21 DEP#2 AA11
HD#39 D38# DEP2# DEP#3 16,22 TCK TCK
H18 D39# DEP3# R21 16,22 TMS AD14 TMS
HD#40 F18 V18 DEP#4 AD13 AC15
D40# DEP4# 16,22 TDI TDI TDO TDO 16
HD#41 J18 P21 DEP#5
2
HD#42 D41# DEP5# DEP#6
R105
F21 D42# DEP6# P20 NC A15
HD#43 E20 U19 DEP#7 A16
HD#44 D43# DEP7# NC
H19 D44# AA16 EDGECTRLP NC A17
HD#45 E21 AC12 C14
D45# FERR# FERR# 22 NC
D HD#46 J20 D46# AA12 BSEL0 NC D8 D
HD#47 H21 C6 AB15 D14
PLLVCC HD#48 D47# BREQ0# BREQ#0 23 TP59 AP0 BSEL1 NC
L18 D48# HITM# Y4 HITM# 23 NC D16
HD#49 G20 E15
110 1/16W 0.5%

D49# NC
2
HD#50 P18 V1 AD17 G2
D50# HIT# HIT# 23 22 TESTHI TESTHI NC
1
HD#51
0 1005
r 0 1005
G21 D51# 22 TESTLO1 Y5 TESTLO1 NC G5
HD#52 TP60 AP1
R107
K18 D52# AP0# AB1 22 TESTLO2 N5 TESTLO2 NC G18
HD#53
R705
K21 D53# AP1# Y2 AD20 TESTP NC H3
HD#54
R106
M18 R1 H4 H5
R706 1.5K 1/16W 0.5%
HD#55 D54# LOCK# HLOCK# 23 TP61 TESTP NC

L21 W20 AA17 J5
1
1.5K 1/16W 0.5%
HD#56 D55# PRDY# PRDY# 16 TP_AD20 TESTP NC

R19 AB21 G4 M4
2
HD#57 D56# PICD0 PICD0 22 TP62 TESTP NC
K19 D57# PICD1 Y20 PICD1 22 NC M5
HD#58 T20 AB2 TP_H4 P3
D58# ADS# ADS# 23 NC
1
HD#59 J21 GND1 TP63 P4

D59# NC
1
HD#60 L20 TP_AA17 AA5

HD#61 D60# TP64 NC
M19 D61# NC AA19
HD#62 TP_G4
R707
E U18 D62# NC AC3 E

HD#63 R18 AC17
D63# NC
AC20
2
NC
P2 AD15
2
CLKREF NC
*CPU
AA9 CMOSREF PAD裏面に最短距離で配置、配線のこと。
AD18 CMOSREF Mobile Pentium III
1K 1/16W 0.5%
1.5K 1/16W 0.5%

1
R2
0.1uF 10V
0.1uF 10V
GHI#
1
AB19 RSVD
C728
C729
56ohm 1/16W 0.5%
AD19
2
RTTIMPEDP
2
AD2 VID0
R708
AD3 VID1
R709
F AD4 VID2 F
AC4 VID3
AB4 VID4
2
下図はGTL+系信号の配線トポロジーである。
R710
Mobile Pentium III
GND1 CPU(Coppermine) CHIPSET

M6 50.8-110mm M8
(BANISTER)
22,27 GLO/HI# CPU(Coppermine)からCHIPSET(Banister)への信号線は上記の条件名
を厳守すること。 ANISE-E2 04
称
G VIDC0 注意：最低50.8mmの基準は厳しい為、不可能な場合は設計元に連絡のこと。図提出先
G
VIDC1
VIDC2 ・50.8mmを実施する為にﾗｰﾒﾝﾊﾟﾀｰﾝになるのは避けること。 C1CP051300-X4
VIDC3
VIDC4
・CPU-ﾁｯﾌﾟｾｯﾄ間は、非貫通ｽﾙﾎｰﾙ領域で配線のこと。（内層は番
基本的に避ける）版年月設計調査承認変更内ﾍﾟ
Coppermine 18 81
|
設計調査承認
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
CPUBUSVCC
M6D
CPUCOREVCC
1K 1/16W 0.5%
R711 L3
A VREF_GTL 1 2 1 2 A2 N2 A
M6C VSS VSS
1
A7 VSS VSS N3
0 1/16W 5% 4.7uH(NLC322522T-4R7M) A8 N4
VSS VSS
R108
A12 VSS VSS N8
L2 PLL1 VCC H8 A21 VSS VSS N10
VCC H10 B1 VSS VSS N12
E5 H12 B5 N14
2
VREF VCC VSS VSS
E16 VREF VCC H14 B6 VSS VSS N16
E17 VREF VCC H16 B7 VSS VSS N18
1
F5 J7 B8 N19
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
2K 1/16W 0.5%
VREF VCC VSS VSS
2
+ F17 J9 B10 N20
VREF VCC VSS VSS
U5 VREF VCC J11 B15 VSS VSS P5
1
Y17 VREF VCC J13 B18 VSS VSS P7
2
Y18 J15 C9 P9
1
VREF VCC VSS VSS
VCC K8 C11 VSS VSS P11
C927
C928
C130
C131
M2 PLL2 VCC K10 C15 VSS VSS P13
C132 C943 K12 C16 P15
1
B 47uF 6.3V 0.1uF 10V VCC VSS VSS B
R109
G6 K14 C19 P19
2
VCCT VCC VSS VSS
G7 VCCT VCC K16 D2 VSS VSS R3
G8 VCCT VCC L7 D6 VSS VSS R4
注意：CPUの４隅に近い部分のVREF端子よりｽﾙﾎｰﾙにてｺﾝﾃﾞﾝｻに G11 VCCT VCC L13 E3 VSS VSS R10
接続する。 G12 VCCT VCC L15 E7 VSS VSS R12
G13 M8 E8 R14
GND1側にもｽﾙﾎｰﾙ必須 G14
VCCT VCC
M10 E9
VSS VSS
R16
VCCT VCC VSS VSS
G15 VCCT VCC M12 E10 VSS VSS R20
G16 VCCT VCC M14 E11 VSS VSS T3
GND1 G17 M16 E13 T5
VCCT VCC VSS VSS
H6 VCCT VCC N7 E19 VSS VSS T7
H17 VCCT VCC N9 F3 VSS VSS T9
J6 VCCT VCC N11 F6 VSS VSS T11
CPUCOREVCC CPUBUSVCC J17 N13 F7 T13
C VCCT VCC VSS VSS C
K6 VCCT VCC N15 F8 VSS VSS T15
K17 VCCT VCC P8 F9 VSS VSS T18
L6 VCCT VCC P10 F10 VSS VSS T19
L17 VCCT VCC P12 F11 VSS VSS U8
M6 VCCT VCC P14 F12 VSS VSS U10
M17 VCCT VCC P16 F13 VSS VSS U12
N6 VCCT VCC R7 F14 VSS VSS U14
N17 VCCT VCC R9 F15 VSS VSS U16
P1 VCCT VCC R11 F16 VSS VSS U20
P6 VCCT VCC R13 F20 VSS VSS V3
注意：CPU.(P1)端子は、0.4mm幅にてCPUCOREVCC電源ﾌﾟﾚｰﾝ
r0.1uF 10V
P17 VCCT VCC R15 G3 VSS VSS V19

に接続すること。 R6 VCCT VCC T8 G19 VSS VSS W4
R17 T10 H2 W18
CPU(P1)端子の直裏にC999を搭載することٛB T6
VCCT VCC
T12 H7
VSS VSS
Y3
※本信号は、CPU内部Core CLKﾊﾞｯﾌｧ電源の為、重ٛv VCCT VCC VSS VSS
2
T17 VCCT VCC T14 H9 VSS VSS Y9

U6 VCCT VCC T16 H11 VSS VSS Y10
D D
C999
U17 VCCT VCC U7 H13 VSS VSS Y11

V6 U9 H15 Y12
1
VCCT VCC VSS VSS

V7 VCCT VCC U11 H20 VSS VSS Y13
V8 VCCT VCC U13 J4 VSS VSS Y14
V9 VCCT VCC U15 J8 VSS VSS Y15
GND1 V10 J10 Y16
VCCT VSS VSS
V11 VCCT J12 VSS VSS Y19
V12 VCCT J14 VSS VSS AA4
V15 VCCT K2 VSS VSS AB3
W6 VCCT K11 VSS VSS AB11
注）・C132,L1は、CPUに最短距離で、通常の信号線の3倍の太さにて W7
W8
VCCT K13
K15
VSS VSS AB13
AB14
E 接続すること。（C132,L1の下にはｸﾛｽﾄｰｸ防止の為、他信号線を W9
VCCT
VCCT K20
VSS
VSS
VSS
VSS AB17 E
　　配置しないこと） W10
W11
VCCT L5
L8
VSS VSS AC1
AC2
VCCT VSS VSS
　　・C130,C131,R108,R109は、CPUに最短距離で配線すること。 W12 VCCT L10 VSS VSS AC5
W13 L12 AC10
VREF_GTLは、アナログ信号の為、Banisterまでの配線は W14
VCCT
VCCT L14
VSS
VSS
VSS
VSS AC14
　　　GND1によるガードパターンを両サイドﾞ、上下層にて必要とする。 W15
W16
VCCT L16
L19
VSS VSS AC16
AC18
VCCT VSS VSS
W17 VCCT M7 VSS VSS AC21
Y6 VCCT M9 VSS VSS AD1
AA6 VCCT M15 VSS VSS AD21
AA7 VCCT M20 VSS
AA8 VCCT
AB6 VCCT
F AB7 VCCT F
AB8 Mobile Pentium III
VCCT GND1 GND1
AC6 VCCT
AC7 VCCT
AC8 VCCT
AD6 VCCT
AD7 VCCT
AD8 VCCT
Mobile Pentium III
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
Coppermine 設計
日
調査
容
承認
|
19 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
が必須。
電源と接続のこと。　各ﾓｼﾞｭｰﾙの端子は２端子に１個は貫通ｽﾙﾎｰﾙ
注意：これらのﾊﾟｽｺﾝはCPUの直下に搭載し、ｽﾙﾎｰﾙでCPUのٛe
A A
CPUCOREVCC
Cuppermine
C147
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
2
10uF 10V
10uF 10V
C162
2
1
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V
CM4 CM5 CM6 CM7 CM8 CM9 CM10 CM11
CPUCOREVCC GND1
B 1 B
4
3
2
1
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
C791
C792
C793
C794
2
5
6
7
8
0.1uFx4 16V
CM12
GND1
C C
注意：CPUBUSVCCは電源の為、貫通にてCPU裏面のｺﾝﾃﾞﾝｻﾓｼﾞｭｰﾙと接続すること。
各ﾓｼﾞｭｰﾙの端子は２端子に２個は貫通ｽﾙﾎｰﾙが必ٛv
CPUBUVCCはCPU搭載面層での表層でもPAD-PAD間を接ٛｱ CPUBUSVCC
することによる強化を実施CM13については、CPU横　表層にて
CPUVCCT強化ﾊﾟﾀｰﾝとｽﾙﾎｰﾙ無しで直接接続することٛB
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
4
3
2
1
1
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
C795
C796
C797
C783
D D
2
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
5
6
7
8
0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V 0.1uFx4 16V
CM13 CM14 CM15 CM16 CM17
GND1
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
PassCon for Celeron 設計
日
調査
容
承認
|
20 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
HOST Signals Pullups 設計
日
調査
容
承認
|
21 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
R114 CPUBUSVCC
18,23 A20M# 1 2
1.5K 1/16W 5%
R115
18 FERR# 2 1
1.5K 1/16W 5%
R117
18 FLUSH# 2 1
1.5K 1/16W 5%
B R118
B
18,23 IGNNE# 2 1
1.5K 1/16W 5%
R120
18,27 GINTR 2 1
1.5K 1/16W 5%
R121
18,27 GNMI 1 2
1.5K 1/16W 5%
R122
18 SLP# 2 1
1.5K 1/16W 5%
C R123 C
2 1 CPUBUSVCC 3VMAIN
18,27 GSMI#
2
220 1/16W 5%
R124
R125 1.5K 1/16W 5%
18,27 GSTPCLK# 2 1
680 1/16W 5%
1
R126
BFERR# 23
R127
2 1 1K 1/16W 5%
18,27 GINIT#
3
1K 1/16W 5%
2
1 Q4
R129 2SC2412K
D 16,18 PREQ# 2 1 D
2
1.5K 1/16W 5%
R765
2 1 18 FERR#
18,27 GLO/HI#
r1.5K 1/16W 5%
Reserved
E E
R133 R134
18 PICD0 1 2 16,18 TCK 1 2
1K 1/16W 5% 1K 1/16W 5%
R136 R137
18 PICD1 1 2 16,18 TMS 1 2
CPUBUSVCC
1K 1/16W 5% 1K 1/16W 5%
F R138 F
R139 16,18 TDI 1 2
18 PICCLK 1 2
1K 1/16W 5%
R140 1K 1/16W 5% R141
18 TESTHI 2 1 16,18 TRST# 2 1
1.5K 1/16W 5% 1K 1/16W 5%

GND1
R142
18 TESTLO1 2 1
GND1
1K 1/16W 5% 重要:
R135 本ページ記載の抵抗については、特に記載が無い限り、CPUの名
18 TESTLO2 1 2 間近に配置・配線すること。 ANISE-E2 04
1K 1/16W 5% 称
G 図
G
提出先
C1CP051300-X4
GND1 番
ﾍﾟ
SideBand Signals Pull Up 設計
日
調査
容
承認
|
22 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
M8A 32 DCLKIN
M8B R712 22 1/16W 5%
BANISTER 1 2 DCLKO 32
47 HCLKBANI J24 HCLKIN CPURST# J26 CPURST# 16,18,27 BANISTER
A AB25 DCLK DCLKO AC24 A
31 BMD[0:63] BMD0 BCS#0 BCS#[0:3] 31
HD#[0:63] 18 AE9 MD0 CS#0 AF19
G24 HD#0 BMD1 AF9 AE17 BCS#1
18 HA#[3:35] HA#3 HD#0 HD#1 BMD2 MD1 CS#1 BCS#2
P25 A#3 HD#1 G26 AF10 MD2 CS#2 AD19
HA#4 R23 E26 HD#2 BMD3 AE10 AC16 BCS#3
HA#5 A#4 HD#2 HD#3 BMD4 MD3 CS#3
N22 A#5 HD#3 D24 AD9 MD4 BDQM[0:7] 31
HA#6 R25 H26 HD#4 BMD5 AC10 AD16 BDQM0
HA#7 A#6 HD#4 HD#5 BMD6 MD5 DQM0 BDQM1
P22 A#7 HD#5 F25 AE11 MD6 DQM1 AF16
HA#8 N24 J25 HD#6 BMD7 AF11 AD25 BDQM2
T25 A#9 HD#7 E25 AF12 MD8 DQM3 AC25
HA#10 P23 H21 HD#8 BMD9 AF13 AE15 BDQM4
M24 A#11 HD#9 J22 AE12 MD10 DQM5 AF17
HA#12 M23 G25 HD#10 BMD11 AD15 AD26 BDQM6
M22 A#13 HD#11 F23 AE13 MD12 DQM7 AC26 BCKE[0:3] 31
HA#14 P26 G23 HD#12 BMD13 AF14
HA#15 A#14 HD#12 HD#13 BMD14 MD13 BCKE0
B N26 A#15 HD#13 C25 AF15 MD14 CKE#0 AA18 B
HA#16 L22 F26 HD#14 BMD15 AE14 AB17 BCKE1
HA#17 A#16 HD#14 HD#15 BMD16 MD15 CKE#1 BCKE2
L26 A#17 HD#15 H25 AB20 MD16 CKE#2 AB19
HA#18 J21 B25 HD#16 BMD17 AC21 AC20 BCKE3
HA#19 A#18 HD#16 HD#17 BMD18 MD17 CKE#3
N25 A#19 HD#17 F24 AB22 MD18
HA#20 K23 D25 HD#18 BMD19 AB21 AE16
HA#21 A#20 HD#18 HD#19 BMD20 MD19 SRAS# BSRAS# 31
L23 A#21 HD#19 D26 Y21 MD20 SCAS# AF18 BSCAS# 31
HA#22 M25 D23 HD#20 BMD21 AA22
HA#23 A#22 HD#20 HD#21 BMD22 MD21 BMA0 BMA[0:13] 26,31
K22 A#23 HD#21 C24 AC23 MD22 MA#0 AE18
HA#24 L25 G22 HD#22 BMD23 AC22 AC17 BMA1
HA#25 A#24 HD#22 HD#23 BMD24 MD23 MA#1 BMA2
M26 A#25 HD#23 H22 AB23 MD24 MA#2 AC19
HA#26 J23 B24 HD#24 BMD25 AA23 AE19 BMA3
H23 A#27 HD#25 E22 Y22 MD26 MA#4 AC18
HA#28 N23 C26 HD#26 BMD27 W22 AB18 BMA5
L24 A#29 HD#27 C23 W21 MD28 MA#6 AD20
HA#30 K26 A23 HD#28 BMD29 W23 AE20 BMA7
K25 A#31 HD#29 A25 Y23 MD30 MA#8 AF20
C E23 HD#30 BMD31 W24 AE21 BMA9 C
HD#30 HD#31 BMD32 MD31 MA#9 BMA10
HD#31 B26 AC9 MD32 MA10 AE22
E21 HD#32 BMD33 AB10 AD21 BMA11
HD#32 HD#33 BMD34 MD33 MA#11 BMA12
HD#33 B23 AC11 MD34 MA#12 AF21
C21 HD#34 BMD35 AB11 AF22 BMA13
HD#34 HD#35 BMD36 MD35 MA13
HD#35 A24 AC12 MD36
B22 HD#36 BMD37 AD11 AA19
HD#36 HD#37 BMD38 MD37 WE# BWE# 31
HD#37 D21 AB12 MD38
F19 HD#38 BMD39 AD13
18 HREQ#[0:4] HREQ#0 HD#38 HD#39 BMD40 MD39
T26 HREQ#0 HD#39 D22 AB14 MD40
HREQ#1 T23 C17 HD#40 BMD41 AC13
HREQ#2 HREQ#1 HD#40 HD#41 BMD42 MD41
T22 HREQ#2 HD#41 B20 AD12 MD42
HREQ#3 V25 A21 HD#42 BMD43 AC14
HREQ#4 HREQ#3 HD#42 HD#43 BMD44 MD43
U25 HREQ#4 HD#43 B21 AB15 MD44
D20 HD#44 BMD45 AB16
HD#44 HD#45 BMD46 MD45
HD#45 D19 AC15 MD46
D HD#46 E20 HD#46 BMD47 AD17 MD47
D
F18 HD#47 BMD48 AE23
HD#48 E19 AE24 MD49
C20 HD#49 BMD50 AF23
HD#50 E16 AF24 MD51
V26 A22 HD#51 BMD52 AE25
18 ADS# ADS# HD#51 HD#52 BMD53 MD52
18 DRDY# U22 DRDY# HD#52 C18 AD23 MD53
U21 A20 HD#53 BMD54 AE26
18 DBSY# DBSY# HD#53 HD#54 BMD55 MD54
18 HIT# V23 HIT# HD#54 E17 AF25 MD55
U26 D18 HD#55 BMD56 AB26
18 HITM# HITM# HD#55 HD#56 BMD57 MD56
HD#56 D17 AA26 MD57
B19 HD#57 BMD58 AA25
HD#58 A19 AB24 MD59
E18 HD#59 BMD60 Y24
18 RS#0 W26 RS#0 HD#60 B18 Y25 MD61
V24 F17 HD#61 BMD62 Y26
18 RS#1 RS#1 HD#61 HD#62 BMD63 MD62
E 18 RS#2 V21 RS#2 HD#62 A18 V22 MD63 E
D16 HD#63
HD#63 6,35 PDD[0:15] PDD0
18 HLOCK# U23 HLOCK# AA7 PDD0
T24 R26 PDD1 AE6 AB6
18 HTRDY# HTRDY# BNR# BNR# 18 PDD2 PDD1 PDCS1# PDCS1# 6
DEFER# R22 DEFER# 18 AD5 PDD2 PDCS3# AC5 PDCS3# 6 PDA[0:2] 6
R24 PDD3 AD8
BPRI# BPRI# 18 PDD4 PDD3 PDA0
BREQ0# W25 BREQ#0 18 AE5 PDD4 PDA0 AF8
PDD5 AC7 AA6 PDA1
PDD6 PDD5 PDA1 PDA2
AB8 PDD6 PDA2 AD7
B1 A2 PDD7 AA8
22 BFERR# FERR# IGNNE# IGNNE# 18,22 PDD8 PDD7
58 KBINIT# D4 RCIN# INIT# B2 CPUINIT# 27 AB9 PDD8 PDDACK# AB5 PDDACK# 6,35
C4 B3 PDD9 AA10 AF6
58 KBA20G A20GATE INTR INTR 27 PDD10 PDD9 PDIOR# PDIOR# 6
NMI A3 NMI 27 AC8 PDD10 PDIOW# AB7 PDIOW# 6
B4 PDD11 AE7
A20M# A20M# 18,22 PDD12 PDD11
SMI# C2 SMI# 27 AA9 PDD12
E3 PDD13 AF7
STPCLK# STPCLK# 27 PDD14 PDD13
F AE8 PDD14 SPKR/GPIO14 P1 SPKSYS 56 F
PDD15 AC6 PDD15
6 PDDREQ AF5 PDDRQ

6 PIORDY AA5 PIORDY
BANISTER
1
BANISTER
C758
2
r 100pF 25V
RESERVE
名
GND1
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BANISTER -1 設計
日
調査
容
承認
|
23 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
M8C
M8D
BANISTER AD0 AD[0:31] 14,39,44,49

47 PCLKBANI A15 PCICLK AD0 D7
A5 AD1 L1
BANISTER J1
AD1 AD2 10 OVERCRNT0# OC#0 USBP0+ USBP0+ 10
14,39,44 C/BE#[0:3] AD2 B8 USBP0- L4 USBP0- 10
A C/BE#0 B6 E7 AD3 M4 K2 A
C/BE#1 C/BE#0 AD3 AD4 10 OVERCRNT1# OC#1 USBP1+ USBP1+ 10
B10 C/BE#1 AD4 B7 USBP1- L2 USBP1- 10
C/BE#2 A13 A9 AD5 3VSTD
C/BE#3 C/BE#2 AD5 AD6
D13 C/BE#3 AD6 A6
A7 AD7 J2
AD7 AD8 SMBDATA BSMBDATA 12,32,41,49
AD8 A8 SMBCLK J3 BSMBCLK 12,32,41,49,59
B9 AD9 56 EXTSMI# E2
AD9 AD10 59,65 BKBCSCI2 EXTSMI#/GPIO24
AD10 C8 H6 THRM#/GPIO8 SUSA# G3 BSUSA# 26
AD11
10K 1/16W 5%
AD11 D10 61 LLB# H3 BATLOW#/GPIO11 SUSB# G2 BSUSB# 26
2
E8 E9 AD12 M5 G1
14,34,39,44 DEVSEL# DEVSEL# AD12 AD13 4,61 RSMRST# RSMRST# SUSC# BSUSC# 26
14,34,39,44 FRAME# A12 FRAME# AD13 A11 59 BSRBTN# H2 PWRBTN# PCI_STP# E4 PCLKSTP# 47
D9 A10 AD14 M2 D3
14,34,39,44 IRDY# IRDY# AD14 AD15 57,65 PWROK PWROK CPU_STP# CCLKSTP# 27
R145
14,34,39,44 TRDY# F10 TRDY# AD15 B11 59 BLID H4 LID/GPIO10 SUSCLK H1 32KCLK 44,46,57,65
F9 C9 AD16 J4 L3
14,34,39,44 STOP# STOP# AD16 AD17 59 BRIOUT# RI#/GPIO12 SUS_STAT# SUSTAT#
2200pF 25V
B12 D11
1
14,39,44 PAR PAR AD17 AD18
2200pF 25V
34 PCILOCK# F8 PLOCK# AD18 E10 GPIO1 F4 EXTSCI# 56
2
D8 C10 AD19 J5 TP79
1M 1/16W 5%
1M 1/16W 5%
B 14,34,44 SERR# SERR# AD19 GPIO4 SMBALERT# 4 B
2
F1 B14 AD20 AF4 SUSTAT
14,44,56 PME# PME#/GPIO0 AD20 AD21 GPIO5 LO/HI# 27
C199
C200
14,34,39,44 CLKRUN# B17 CLKRUN# AD21 C12 GPIO9 J6
AD22
R147
AD22 E13 GPIO13 R3 LANATCH# 14
AD23
R146
D12 N5
1
AD23 AD24 GPIO15 SMBCNT2 59
C11 K4
1
14,34,39,44,57 PCIINT#[0:3] AD24 AD25 GPIO17 BANIGPIO17
PCIINT#0 D5 A16 G4
PIRQ#A AD25 AD26 GPIO18 KBCSCI 58,59
PCIINT#1 E5 B15 K3
PIRQ#B AD26 AD27 GPIO20 ACMDMINST# 14
PCIINT#2 C6 C13 P2
PIRQ#C/GPIO22 AD27 AD28 ZEROWS#/GPIO21 PCICACT# 57
PCIINT#3 E6 A17
PIRQ#D/GPIO23 AD28 AD29 GND1
AD29 B16 34,51 IOCHRDY R1 IOCHRDY IOR# Y4 IOR# 34,51,56,58
B13 AD30 U3
AD30 AD31 IOW# IOW# 34,51,56,58
AD31 C15 16,51,56,58,59,60 SD[0:7] MEMR# U1 MEMR# 34,59
34,39,41,44 PCIREQ#[0:3] MEMW# U2 MEMW# 34,59
PCIRST# E12 RSTDRV T4 RSTDRV 34,51,56
PCIREQ#0 PCIGNT#0 PCIGNT#[0:3] 14,34,39,44 SD0 SA0 SA[0:18] 16,51,56,58,59
D15 PREQ#0 PGNT#0 E15 V5 SD0 SA0 AC1
C PCIREQ#1 A14 C16 PCIGNT#1 SD1 V2 AE1 SA1 C
PCIREQ#2 PREQ#1 PGNT#1 PCIGNT#2 SD2 SD1 SA1 SA2
E14 PREQ#2 PGNT#2 D14 T2 SD2 SA2 AD1
SD3 R2 AE2 SA3
PCIREQ#3 PCIGNT#3 SD4 SD3 SA3 SA4
A4 PREQ3#/GPIO29 PGNT3#/GPIO30 B5 V6 SD4 SA4 AA2
SD5 V4 AB2 SA5
SD6 SD5 SA5 SA6
49 SMBCNT0 D6 REQA#/GPIO2 GNTA#/GPIO3 C5 SMBCNT1 T3 SD6 SA6 AA3
SD7 T1 AC4 SA7
SD7 SA7 SA8
SA8 AB3
W1 SA9
PCIRST# 11,44,57 SA9 SA10
C1 F2 AA1
r 0.1uF 10V
BAC_BCLK AC_BIT_CLK AC_RST# AC_RST# 52 SA10 SA11
SA11 AC2
1
SA12
10K 1/16W 5%
BAC_SDIN D2 AC_DATA_IN0 AC_SYNC D1 BAC_SYNC SA12 W5
E1 G5 AC3 SA13
BAC_SDIN2 AC_DATA_IN1 AC_SDATA_OUT BAC_SDOUT0 SA13
1
W2 SA14
SA14 SA15
SA15 Y1
SA16
C201
R148
SA16 U6
D F6 W4 SA17 D
2
34,44 SERIRQ SERIRQ/GPIO7 SA17 SA18
SA18 U5
F5 RESERVE TP19
6,35,60 IRQ14 IRQ14
SYSCLK V3
SYSCLK
GND1 GND1
34,51 DREQ[0:3] DREQ0 DACK#0 DACK#[0:3] 34,51

47 14MBANI AB4 OSC AE4 DREQ0 DACK#0 AA4
DREQ1 V1 Y5 DACK#1
DREQ2 DREQ1 DACK#1 DACK#2
U4 DREQ2 DACK#2 AB1
N1 DREQ3 P5 P4 DACK#3
47 USBCLK CLK48 DREQ3/GPIO27 DACK#3/GPIO28
TC AD4 TC 51
6,35,51,58,60 IRQ[0:15] IRQ1
R151 AD2 IRQ1(KBC IRQ) KBCCS#/GPIO26 R5 KBCCS# 58
E 2 1 IRQ3 Y3 R4 E
BAC_SDIN2 IRQ4 IRQ3 BIOSCS# BIOSCS# 59
M1 RTCX1 AF3 IRQ4 MCCS#/GPIO25 T5 MCCS# 58
10K 1/16W 5% IRQ5 W6 N4
IRQ6 IRQ5 PCS#0/GPIO19 SIN1 51,60
Y2 IRQ6 PCS#1/GPIO16 P3 ASICCS# 56
1
IRQ7 AE3
10M 1/16W 5%
32.768kHz
IRQ7
4
H5 IRQ8#/GPIO6
X1 GND1 IRQ12 AF2 IRQ12(MOUSE IRQ)
R150
R930
2 1 PDC5 14 14 MDMATCH#
52 AC_RST#
1
R149 10 1/16W 5%
2 1 M3 RM135
RTCX2
ARRAY
0 1005
1
1 8 PDC1 14
C202 C203 2 7
8pF 25V PDC2 14
F 10pF 25V 3 6 PDC3 14 F
X2 BAC_SDIN2 4 5
2
PDC4 14
R929
r22x4 1/32W 5% 2 1
BANISTER
GND1 GND1 r10 1/16W 5% BANISTER
Reserved for AC-Link MODEM
RM34
3VSTD ARRAY
BAC_BCLK 1 8 AC_BCLK 52
RM35 2 7
BAC_SYNC AC_SYNC 52
BAC_SDIN 3 6 AC_SDIN 52
8 ARRAY 1 4 5 名
SMBALERT# 4BAC_SDOUT0 AC_SDOUT 52
7
6
2
3
BANIGPIO17
22x4 1/32W 5% ANISE-E2 04
ACMDMINST# 14 称
5 4 LO/HI# 27
G G
1
図提出先
10Kx4 1/32W 5%
C204
r 22pF 25V
C1CP051300-X4
GND1 番
2
RESERVE ﾍﾟ
BANISTER -2 GND1
設計
日
調査
容
承認
|
24 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSTD
2
CPUBUSVCC
1K 1/16W 5%
R152
A M8E A
0.1uF 10V
1
1
BANISTER C784
1
VREF_GTL
C785
4.7uF 10V
K5
2
TEST#
GND1
GTLREF F22
VTTA K21
F20 RTCVCCのパスコンはBANISTERの近くに配置すること。
0.1uF 10V
VTTB
1
B B
C205
RTCVCC
1
N2
2
VCCRTC C206 C207
0.1uF 10V 1000pF 25V
2
K1 L5 GND1
VSSUSB VCCUSB GND1
3VSUS
R153
2 1
C A1 C3 C
VSS1 VCC1
C208
A26 E11
2.2uF 10V
VSS2 VCC2
2
0 1005
C209
C7 G6
0.1uF 10V
VSS3 VCC3
C14 VSS4 VCC4 G21
C19 L11
1
VSS5 VCC5
C22 L13
1
VSS6 VCC6
E24 VSS7 VCC7 L14
F3 VSS8 VCC8 L16
F21 N11 3VSUS
VSS9 VCC9 USBG
H24 VSS10 VCC10 N16
K24 VSS11 VCC11 P11
L12 VSS12 VCC12 P16
L15 VSS13 VCC13 T11
M11 VSS14 VCC14 T13
M12 VSS15 VCC15 T14
M13 VSS16 VCC16 T16
D M14 VSS17 VCC17 Y6 D
M15 VSS18 VCC18 AA17
M16 VSS19 VCC19 AA21
N3 VSS20 VCC20 AB13
N12 VSS21 VCC21 AD3
N13 VSS22 VCC22 AD24
N14 VSS23
N15 VSS24
P12 VSS25
P13 VSS26
P14 VSS27
P15 3VSTD
VSS28
P24 VSS29 VCCSUS K6
R11 VSS30
1
1
R12 VSS31
R13 C213 C211
VSS32 0.1uF 10V
E R14 VSS33 E
R15
2
2
VSS34 1000pF 25V
R16 VSS35
T12 VSS36
T15 GND1 5VSUS 3VSUS
VSS37
U24 VSS38
W3 VSS39
AA20 VSS40
2
AA24 VSS41
AD6 R155 D5
VSS42
AD10 VSS43 1K 1/16W 5% r RB521S-30
AD14 VSS44
AD18 VSS45
AD22
1
VSS46
AF1 VSS47 REFVCC F7
AF26 VSS48
F F
2
2
1000pF 25V
C214
GND1
1uF 10V
C217
1
GND1
BANISTER
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BANISTER -3 設計
日
調査
容
承認
|
25 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSTD
M86A
A
M8 1 A
24 BSUSA#
3 SUSA# 47,60,74
2 14
1
3VSUS LV32A C786
VCC
M86E
M86B
4 LV32A
4.7uF 10V
2
24 BSUSB#
6 SUSB# 32,41,43,54,57,77,80 GND
5
7
LV32A
C219 C220 C221 C222 C223 C224 C225 C226 M86C
1
C787 9
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
24 BSUSC#
0.1uF 10V
0.1uF 10V
8 SUSC# 11,59,74,76
10 GND1
B 56 SUSXMASK B
4.7uF 10V
1
2
M86D
LV32A
12
11
13
LV32A
C235 C236 C237 C238 C239 C240 C241 C242 GND1

1
1
1000pF 25V
1000pF 25V
1000pF 25V
1000pF 25V
1000pF 25V
1000pF 25V
1000pF 25V
1000pF 25V
2
2
C C
GND1
上記のコンデンサはBANISTERの各電源ピンの近くに均等に配置すること
BANISTER
D D
3VSUS STRAPPING OPTIONS

SIGNAL DESCRIPTION DEFAULT
MA10 Quick Start/Deep Sleep PULL UP
2
R721
10K 1/16W 5% MA11 IOQ depth =8 PULL UP
PULL
MA12 Host Frequenct Select Strap to High = 100MHz
1
23,31 BMA[0:13]
BMA12
DOWN
E E
BMA10
BMA11
r 10K 1/16W 5%
r 10K 1/16W 5%
1
1
R162
R161
2
RESERVE
F F
GND1
上記の抵抗はCHIPSET(BANISTER)の近傍に配置しٛﾄください
MA13,9,7,1にはBANISTER内で内部PULL DOWNあり。
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
Banister Strap Options 設計
日
調査
容
承認
|
26 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
RM124 0x4 1/32W 5%

ARRAY
8 1
7 2
6 3
5 4
A A
RM125 0x4 1/32W 5%
ARRAY
8 1
7 2
6 3
3VMAIN 5 4
2
R766
4.7K 1/16W 5%
Geyserville
1
3VSUS M90 Geyserville SCL 3VMAIN

B B
23 NMI 20 NMI G_NMI 1 GNMI 18,22
23 INTR 16 INTR G_INTR 4 GINTR 18,22
1
23 CPUINIT# 22 INIT# G_INIT# 8 GINIT# 18,22
24 48 R767
A20M# G_A20M#
21 IGNNE# G_IGNNE# 2 4.7K 1/16W 5%
23 SMI# 17 SMI# G_SMI# 5 GSMI# 18,22 Geyserville
2
23 STPCLK# 23 STP_CLK# G_STPCLK# 3 GSTPCLK# 18,22
19 SUSSTAT1# G_SUSSTAT1# 11
24 CCLKSTP# 13 CPU_STP_IN# CPU_STP_OUT# 47 STP_CPU# 47
R768 0 1/16W
24 LO/HI# 14 G_LO_HI# 2 1 GLO/HI# 18,22
C Geyserville C
3
11,41 VR_ON 15 VR_ON LO/HI# 10
29 R769 r1K 1/16W 5% Q72
D59 VGATE
43 IGN_VGATE# 2 1 1
1 2 9 Reserve r2SK3019
3VSUS CPUPWRGD Geyserville Geyserville
32
2
R770 r0 1/16W 1SS400 R771 VRPWRGD Reserve
28 VR100/50#
2 1 R772 0 1/16W 2 1 44 GND1
77 VGATE PLL30/60#
2 1 VRCHGNG# 12 VRCHGNG# 56
Geyserville 47 14MGEY 10k 1/16W 5% 33
VR_HI/LO# VR_HI/LO# 28,57
Geyserville Geyserville 41 34
R931 CRESET# LP_TRANS#
CPUBUSVCC 3VMAIN X5 r1M 1/16W 5% 3VMAIN
2 1 26 35
CLK_IN_A RSVD0
2
1
2 1 25 CLK_IN_B RSVD1 39
r14.31818MHz(RIVER) 45 40 R774
CLKEN# RSVD2
2
2
D R773 Reserve D
2200pF 25V
2 1 RSVD3 46 10k 1/16W 5%

4.7K 1/16W 5% Reserve Reserve R776 R777
Non Geyserville
2
C798 C799 38 4.7K 1/16W 5% 4.7K 1/16W 5%

STB#
1
C944
VCC3_1
VCC3_2
37
1
2
GND_1
GND_2
GND_3
GND_4
GND_5
R778 r33pF 25V r27pF 25V R775 DIN Geyserville Geyserville
36 DOUT
r100 1/16W 5%
1
1
Reserve Reserve
1K 1/16W 5% Reserve Reserve GND1
GND1 GND1
18
31
42
27
30
3
2
7
1 Q73
CPUPWRGD 11
2SC2412K GND1
2
VRPWRGD 11
C800
2 1
16,18,23
E CPURST# E
0.01uF 16V
Geyserville 3VSUS
C801
2 1
0.01uF 16V
Geyserville
GND1 GND1
F F
3VMAIN
Geyserville R779 1.5K 1/16W 5%

23 NMI 1 2
Geyserville R780 1.5K 1/16W 5%

23 INTR 1 2 名
Geyserville R781 1K 1/16W 5% ANISE-E2 04
称
23 CPUINIT# 1 2
G 図
G
Geyserville R782 1.5K 1/16W 5% 提出先
23 SMI# 1 2 C1CP051300-X4
番
Geyserville R783 680 1/16W 5% ﾍﾟ
23 STPCLK# 1 2 日容 |
27 81
設計調査承認
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
VID4 VID3 VID2 VID1 VID0 V

0 0 0 0 0 2.000
【このページの部品について】
0 0 0 0 1 1.950
CPUCoreVccの電源に比較的近いところにおくこと(そんなに近くおく必要はない)
B 0 0 0 1 0 1.900 B
0 0 0 1 1 1.850
0 0 1 0 0 1.800
0 0 1 0 1 1.750
M91 0 0 1 1 0 1.700
R920 r0 1/16W
18 VIDC0 1 2 3 1A1 1B1 2 VID0 77 0 0 1 1 1 1.650
4 1A2 1B2 5
R921 r0 1/16W 0 1 0 0 0 1.600
18 VIDC1 1 2 7 2A1 2B1 6 VID1 77
8 2A2 2B2 9 0 1 0 0 1 1.550
R922 r0 1/16W
18 VIDC2 1 2 11 3A1 3B1 10 VID2 77 0 1 0 1 0 1.500
C 14 15 C
3A2 3B2
R923 0 1/16W 0 1 0 1 1 1.450
18 VIDC3 1 2 17 4A1 4B1 16 VID3 77
18 4A2 4B2 19 0 1 1 0 0 1.400
R924 r0 1/16W
18 VIDC4 1 2 21 5A1 5B1 20 VID4 77 → 0 1 1 0 1 1.350
22 5A2 5B2 23
0 1 1 1 0 1.300
5VSUS
0 1 1 1 1 0(OFF)
VCC 24
1
27,57 VR_HI/LO# 13 BX 1 0 0 0 0 1.275
1
C802
r0 1/16W
r0 1/16W
r0 1/16W
r0 1/16W
r0 1/16W
1 12 0.1uF 16V 1 0 0 0 1 1.250
Reserve
Reserve
Reserve
Reserve
Reserve
R789 r0 1/16W Reserve BE# GND Geyserville
2
1 2 1 0 0 1 0 1.225
D CBT3383PW D
R790 0 1/16W Geyserville GND1 Geyserville GND1 1 0 0 1 1 1.200
R784
R785
R786
R787
R788
2
2
1 2
1 0 1 0 0 1.175
R791 r0 1/16W Reserve Reserved for non geyserville
2 1 1 0 1 0 1 1.150
R792 r0 1/16W Reserve 1 0 1 1 0 1.125
2 1 GND1
→ 1 0 1 1 1 1.100
R793 0 1/16W Geyserville
1 2 1 1 0 0 0 1.075
1 1 0 0 1 1.050
1 1 0 1 0 1.025
E GND1 E
1 1 0 1 1 1.000
1 1 1 0 0 0.975
1 1 1 0 1 0.950
1 1 1 1 0 0.925
1 1 1 1 1 0(OFF)
Celeron450 1.60V
PIII600LGV 1.35V - 1.10V
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
VID CONTROL 設計
日
調査
容
承認
|
28 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
29 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
30 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可ٛ\ このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
・MA(BMA),MD(BMD),DQM(BDQM),CS(BCS),CKE(BCKE)
23 BMD[0:63]
　SRAS#,SCAS#は他と平行にﾊﾟﾀｰﾝを走らせないこと。
A
　やむをえず走らせる場合は,間をGND1でｶﾞｰﾄﾞすること。 A
BDQM[0:7] 23
MD[0:63] 12
RM38
RM104 RM105 ARRAY
ARRAY ARRAY
BANISTER DIMM SDRAM BMD1 1 8 MD1 BMD35 8 1 MD35 12 DQM7 8
7
1
2
BDQM7
BDQM2
SLOT BMD0 2 7 MD0 BMD34 7 2 MD34 12
12
DQM2
DQM6 6 3 BDQM6
BMD3 3 6 MD3 BMD33 6 3 MD33 5 4 BDQM3
BMD2 MD2 BMD32 MD32 12 DQM3
4 5 5 4
22x4 1/32W 5% 33x4 1/32W 5%

22x4 1/32W 5%
ダンピング RM41
RM106 RM107
B ARRAY ARRAY ARRAY B
BMA BMD5
BMD4
1
2
8
7
MD5
MD4
BMD39
BMD38
8
7
1
2
MD39
MD38 12 DQM0 8
7
1
2
BDQM0
BDQM1
BMD7 MD7 BMD37 MD37 12 DQM1 BDQM5
3 6 6 3 12 DQM5 6 3
BMD6 4 5 MD6 BMD36 5 4 MD36 5 4 BDQM4
12 DQM4
20mm以内 50mm以内 22x4 1/32W 5%
22x4 1/32W 5% 33x4 1/32W 5%
・MA,DQM,CS#,CKE,SRAS#,SCAS#,WE#のﾀﾞﾝﾋﾟﾝｸﾞ抵抗は RM109 このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
RM108
BANISTER側に配置すること。 ARRAY ARRAY
BCS#[0:3] 23
BMD11 8 1 MD11 BMD43 8 1 MD43 RM44

BMD10 7 2 MD10 BMD42 7 2 MD42 4 5 BCS#1
BMD9 MD9 BMD41 MD41 12 CS#1 BCS#0
6 3 6 3 12 CS#0 3 6
BMD8 5 4 MD8 BMD40 5 4 MD40 2 7 BCS#3
C 12 CS#3 BCS#2 C
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能 1 8
22x4 1/32W 5%
RM45 22x4 1/32W 5% ARRAY
ARRAY
RM110 RM111
23,26 BMA[0:13] MA[0:13] 12
BMA1 1 8 MA1 ARRAY ARRAY 33x4 1/32W 5%
BMA5 2 7 MA5
BMA4 MA4 BMD15 MD15 BMD47 MD47 12 CS#2
3 6 1 8 8 1
BMA0 4 5 MA0 BMD14 2 7 MD14 BMD46 7 2 MD46
BMD13 3 6 MD13 BMD45 6 3 MD45
BMD12 4 5 MD12 BMD44 5 4 MD44 RM48
BCKE[0:3] 23
33x4 1/32W 5% 4 5 BCKE0
22x4 1/32W 5% 22x4 1/32W 5% 12 CKE0 BCKE1
12 CKE1 3 6
2 7 BCKE3
12 CKE3 BCKE2
RM51 12 CKE2 1 8
ARRAY RM112 RM113
D ARRAY ARRAY ARRAY D
BMA7 1 8 MA7
BMA3 2 7 MA3 BMD31 8 1 MD31 BMD51 8 1 MD51 33x4 1/32W 5%
BMD16 5 4 MD16 BMD48 5 4 MD48
33x4 1/32W 5%
22x4 1/32W 5% 22x4 1/32W 5%
R166 10 1/16W 5%
12 SRASB# 2 1 BSRAS# 23
RM114 RM115
RM54 ARRAY ARRAY
ARRAY
BMD21 8 1 MD21 BMD55 8 1 MD55
BMA8 2 7 MA8 BMD19 6 3 MD19 BMD53 6 3 MD53 R168 10 1/16W 5%
E BMA12 3 6 MA12 BMD30 5 4 MD30 BMD52 5 4 MD52 2 1 E
12 SCASB# BSCAS# 23
BMA11 4 5 MA11
22x4 1/32W 5%
33x4 1/32W 5% 22x4 1/32W 5%
RM116 RM117
R170 ARRAY ARRAY
BMA10 1 2 MA10 R171 10 1/16W 5%
33 1/16W 5% BMD25 8 1 MD25 BMD61 8 1 MD61 2 1
12 WEB# BWE# 23
BMD24 7 2 MD24 BMD56 7 2 MD56
R172 BMD23 6 3 MD23 BMD57 6 3 MD57
33 1/16W 5%
22x4 1/32W 5%
22x4 1/32W 5%
F RM118 RM119 F
ARRAY ARRAY
BANISTER DIMM
BMD27
BMD29
8
7
1
2
MD27
MD29
MD63
BMD60
8
7
1
2
BMD63
MD60
上記の縦列に書かれている集合抵抗4ケ及び抵抗3ケは、BANISTER
の間近に配置・配線すること。
SLOT BMD28 6 3 MD28 BMD59 6 3 MD59
BMD26 5 4 MD26 BMD58 5 4 MD58
22x4 1/32W 5% 22x4 1/32W 5%
ダンピング
名
ANISE-E2 04
称
G BMD 図
G
提出先
20mm以内 C1CP051300-X4
番
ﾍﾟ
SDRAM DUMPING 設計
日
調査
容
承認
|
31 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
3VSUS
10K 1/16W 5%
B B
R752
M74
R629 22 1/16W 5%
1
3VSUS D56 9 2 1 2
23 DCLKO BUFIN SDRAM0 SDCLK1A 12
SDRAM1 3 1 2 SDCLK1B 12
1 2 20 R630
26,41,43,54,57,77,80 SUSB# OE R631 22 1/16W 5% 22 1/16W 5%
12,24,41,49 BSMBDATA 14 SDATA SDRAM2 6 1 2 SDCLK2A 12
RB521S-30 15 7 1 2
12,24,41,49,59 BSMBCLK SCLOCK SDRAM3 SDCLK2B 12
R632
R633 22 1/16W 5% 22 1/16W 5%
L10
SDRAM12 22 1 2 DCLKIN 23
C <FILTER> MAX 155mA(100MHz) SDRAM13 23
C
2 1 1 VDD0
5 VDD1
BLM21P300S 10 VDD4 SDRAM14 26
19 VDD5 SDRAM15 27
24 VDD8
28 VDD9
13 VDDIIC SDRAM16 11
1000pF 25V
1000pF 25V
SDRAM17 18
10uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
1
r 10pF 25V
r 10pF 25V
r 10pF 25V
r 10pF 25V
r 10pF 25V
4 VSS0
C663
C664
C677
C673
C660
C657
C681
C658
8 VSS1
12 VSS4
17
2
2
VSS5
21 VSS8
25 VSS9
16 VSSIIC
D D
C669
C676
C670
C671
C672
W40S11-02
GND1 GND1
Reserve
GND1
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CLOCK BUFFER 設計
日
調査
容
承認
|
32 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
33 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
PULL-UPs for PCI 3VMAIN

PULL-UPs for E-I/O 5VMAIN
A A
RM59
14,24,39,44,57 PCIINT#[0:3] RM60 ARRAY
ARRAY 06 01
PCIINT#2 8 1 02
PCIINT#3 24,51 IOCHRDY
7 2
PCIINT#0 6 3 03
PCIINT#1 5 4
04
B 2.7Kx4 1/32W 5%
B
r 1000pF 25V
r 1000pF 25V
r 1000pF 25V
r 1000pF 25V
24,51,56,58 IOR# 05
2
24,51,56,58 IOW# 07
C306
C307
C308
C309
24,51,56 RSTDRV 08
1
24,59 MEMW# 09
RESERVE
24,59 MEMR# 10
RM61
GND1 ARRAY
1Kx8 1/20W 5%
14,24,39,44 DEVSEL# 8 1
24,44 SERIRQ 7 2
24 PCILOCK# 6 3
C 5 4 C
14,24,39,44 STOP# 24,51 DACK#[0:3]
2.7Kx4 1/32W 5% RM62

ARRAY
RM63 DACK#1 8 1
24,39,41,44 PCIREQ#[0:3]
ARRAY DACK#2 7 2
DACK#0 6 3
PCIGNT#2 8 1 DREQ0 5 4
PCIREQ#0 7 2
PCIREQ#2 6 3
PCIGNT#0 5 4 10Kx4 1/32W 5%
2.7Kx4 1/32W 5%
D D
RM64
ARRAY
PCIREQ#3 1 8
PCIGNT#3 2 7
3 6 5VMAIN
14,24,39,44 IRDY#
14,24,39,44 PCIGNT#[0:3] 14,24,44 SERR# 4 5
2.7Kx4 1/32W 5% 24,51 DREQ[0:3]

RM65
ARRAY
DREQ3 8 1
7 2 DACK#3
DREQ1 6 3
E E
DREQ2 5 4
RM66 10Kx4 1/32W 5%

ARRAY
GND1
14,24,39,44 TRDY# 8 1
14,44 PERR# 7 2
6 3
5 4
2.7Kx4 1/32W 5%
RM67
F F
ARRAY
14,24,39,44 CLKRUN# 1 8
PCIGNT#1 2 7
PCIREQ#1 3 6
4 5
14,24,39,44 FRAME#
2.7Kx4 1/32W 5%
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
PULL UP 設計
日
調査
容
承認
|
34 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A
Pull ups for IDE(P) A
5VMAIN
RM68
6,23 PDD[0:15] ARRAY
10 9
PDD4 1
PDD1 2
PDD2 3
B B
5VMAIN PDD0 4
0.1uF 10V
0.1uF 10V
C686 PDD3
C687
5
5VMAIN
57 DKQBUFEN# PDD6 6
M75
PDD7
0.1uF 10V
7
C688
41 GND VCC 15
BPDD[0:15] GND1 PDD5 8
6 BPDD[0:15] BPDD0 2 48
1A1 1OE# DKPDD[0:15]
BPDD1 3 46 DKPDD0 DKPDD[0:15] 7 10Kx8 1/20W 5%
1A2 1B1
BPDD2 DKPDD1 M76
4 1A3 1B2 45
GND1
C BPDD3 DKPDD2 57 DKQBUFEN# C
5 1A4 1B3 44 1 1OE# VCC 24
BPDD4 6 43 DKPDD3 3 2
1A5 1B4 6,57 BAYLMP1# 1A1 1B1 DKBAYLMP1# 7
1A6 1B5 6,57 IDERST# 1A2 1B2 DKRSTDRV# 7
1A7 1B6 6,24,60 IRQ14 1A3 1B3 DKIRQ14 7
1A8 1B7 6 SPDIORDY 1A4 1B4 DKPIORDY 7
BPDD8 11 38 DKPDD7 11 10
1A9 1B8 6 BPDDREQ 1A5 1B5 DKBPDDREQ 7
BPDD9 12 37 DKPDD8 13
1A10 1B9 2OE#
8 36 DKPDD9 14 15
GND 1B10 6,23 PDDACK# 2A1 2B1 DKPDDACK# 7
D 17 GND NC 1 6 SPDIOR# 17 2A2 2B2 16 DKSPDIOR# 7 D
BPDD10 13 47 18 19
2A1 2OE# 6 SPDIOW# 2A3 2B3 DKSPDIOW# 7
BPDD11 14 35 DKPDD10 21 20
2A2 2B1 6 SPDCS1# 2A4 2B4 DKSPDCS1# 7
BPDD12 16 34 DKPDD11 22 23
2A3 2B2 6 SPDCS3# 2A5 2B5 DKSPDCS3# 7
BPDD13 18 33 DKPDD12 12
2A4 2B3 GND
BPDD14 19 31 DKPDD13
2A5 2B4 GND1
SN74CBT3384APW
BPDD15 20 30 DKPDD14
BPDA[0:2] 2A6 2B5
6 BPDA[0:2]
BPDA0 21 29 DKPDD15
2A7 2B6
E BPDA1 22 28 E
2A8 2B7 DKBPDA0 7
BPDA2 23 27
2A9 2B8 DKBPDA1 7
6 BPDIAG# 24 2A10 2B9 26 DKBPDA2 7

32 GND 2B10 25 DKBPDIAG# 7
GND1
SN74CBT16210DGV
F F
M75,M76はCN7直裏付近に搭載のこと。　　
BPDDx,DKPDDxは左右の関係を保てばﾋﾟﾝｽﾜｯﾌﾟ可ٛ\
注意：ﾋﾟﾝｽﾜｯﾌﾟした場合は、設計元に書面通知することٛB
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
IDE PULL UP 設計
日
調査
容
承認
|
35 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
称
ANISE-E2 04
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
36 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
R182 1K 1/16W 5%
7 DKBAYID0 1 2 BAYID0 57
1
C313
1000pF 25V
2
GND1
C C
R183
1K 1/16W 5%
2
C314
1000pF 25V
1
GND1
R184
D 1K 1/16W 5% D
1
C315
1000pF 25V
2
GND1
E E
F F
名
ANISE-E2 04
称
G 図 G
提出先
C1CP051300-X4
番
ﾍﾟ
BAY ID 37 81
|
設計調査承認
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
39 VMA[0:8]
R645
VMA0 2 1 VGAID0 4
VMA[3:0] Panel Type Select
10K 1/16W 5% TFT
0000=6x4-18
0001=8x6-18 (SVGA)
R647 0010=10x7-18 (XGA)
VMA1 2 1 VGAID1 4,56
0011=10x7-18+18
10K 1/16W 5% 0100=12x10-18+18
0101=10x6-18+18
B DSTN B
R649 1000=6x4-16
VMA2 1 2
1001=8x6-16
4.7K 1/16W 5% 1010=10x7-16
1011=10x7-24
1100=12x10-24
R651 1101=10x6-24
VMA3 1 2
4.7K 1/16W 5%
GND1
C RM128 3VSUS C
ARRAY
1 8 VCAS0# Linear/Bank Addressing

39 VCLKE
39 VCAS0# 2 7 0=linear only
39 VWE0# 3 6 1=linear/bank
4 5 VWE0# Clock source control
39 VRAS1#
0=external
1=internal
2.7Kx4 1/32W 5% VRAS1# Memory Mapped I/O Control
0=enable
3VSUS RM129 1=disable
ARRAY
39 VRAS0# 1 8
2 7 VRAS0# BIOS control
39 VCAS1#
D 3 6 0=disabled D
4 5 1=enabled
VCAS1# Host Bus Control
0=PCI
2.7Kx4 1/32W 5% 1=AGP
VWE1# IDSEL in AGP bus
39 VWE1#
0=AD17
1=AD16
39 VMD[0:7]
R644
VMD0 1 2
E 4.7K 1/16W 5% E
VMD[1:0] Memory Clock Select
R646 00=66MHz
VMD1 1 2 01=75MHz
r 4.7K 1/16W 5% 10=83MHz
11=100MHz
RESERVE
GND1
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
VGA Config 設計
日
調査
容
承認
|
38 81
1 2 3 4 5 6 7 8 9
F
E
B
A
D
C
G
DACVCC
2 1
1
1
GND1
0.1uF 10V
C697
GND1
2 1
GND1
1
0.1uF 10V
C698
GND1
FL28
1 2
GND1
C699
<FILTER>
VGA(Cyber9525DVD) -1
0.1uF 10V
BLM21P300S
2
GND1
1 2
GND1
0.1uF 10V
C700
2
2
GND1
1 2
C703
C702
C704
1
2
2
0.1uF 10V
14,24,44 C/BE#[0:3]
14,24,44,49 AD[0:31]
C701
560pF 25V
1 R666
2
1
1
2
360 1/16W 5%
560pF 25V
560pF 25V
GND1
194
197
200
240
236
242
241
243
199
201
198
196
193
195
MLF
VLF1
VLF2
3
3
IRSET
COMP
AVSS5
AVSS4
AVSS3
AVSS2
AVSS1
AVDD4
AVDD3
AVDD2
AVDD1
GND1
AD0 63
AD1 AD0
62 AD1
AD2 61 1
AD3 AD2 VSS
60 AD3 VSS 11
AD4 59 23
AD5 AD4 VSS
58 AD5 VSS 35
AD6 57 55
AD7 AD6 VSS
56 AD7 VSS 66
AD8 52 84
AD9 AD8 VSS
51 AD9 VSS 96
AD10 50 106
AD11 AD10 VSS
49 AD11 VSS 127
AD12 48 133
24,34,44 PCIINT#1
14,24,34,57 PCIINT#2
AD13 AD12 VSS
47 AD13 VSS 142
AD14 46 153
AD14 VSS
14,24,34,44
14,24,34,44
14,24,34,44
14,24,44
47
AD15 45 162
AD31
AD16 AD15 VSS
33 AD16 VSS 173
4
4
AD17 32 187
PAR
AD18 AD17 VSS
IRDY#
31 206
14,24,34,44 TRDY#
1
STOP#
AD19 AD18 VSS
FRAME#
30 217
14,24,34,44 DEVSEL#
14,24,34,44 CLKRUN#
57 VGARST#
AD19 VSS
PCLKVGA
AD20 29 230
AD21 AD20 VSS
R944
28 AD21 VSS 248
AD22 27 74
AD23 AD22 VSSA2
26 75
2
AD23 VSSQ1
r10 1/16W 5%
AD24 20 77
AD25 AD24 VSSP1
19 AD25 VSSP2 78
AD26 18 102
AD27 AD26 VSSQ2
17 AD27 VSSA4 103
24,34 PCIREQ#3
24,34 PCIGNT#3
Reseve
AD28 16
1
AD29 AD28
15 AD29
AD30 14
AD31 AD30
1 R668
R667
13 AD31
VDDM 83
C/BE#0 53 95
2
2
10 1/16W 5% C/BE0# VDDM

100 1/16W 5%
3VSUS
C/BE#1 44
1
2
C/BE1#
5
5
C/BE#2 34 105
C/BE#3 C/BE2# VCCA4
22 C/BE3# VCCA2 73
D58
VCCP1 76
25 IDSEL VCCP2 101
247 100
2
1
R669 0 1608
PCICLK VCCPW1
rRB521S-30
246 RST# VCCPW2 104
Reserved
43 PAR
38 FRAME#
42 STOP#
39 IRDY#
245 INTA#
244 CLKRUN#
41 DEVSEL#
40 TRDY#
68 ROMCS#
251 REQ#
250 GNT#
6
6
2
R670
Reserved
67 69 VMD0
1
V5SF MD0 VMD1

12 70
r4.7K 1/16W 5%
VDDH MD1 VMD2

37 VDDH MD2 71
64 72 VMD3
VDDH MD3 VMD4
249 VDDH MD4 79
24 80 VMD5
版 VDDC MD5 VMD6
65 VDDC MD6 81
設計 85 82 VMD7
5VSUS
VDDC MD7
日
107
3VSUS
VDDC VMA0
129 86
年月
VDDC MA0 VMA1

163 VDDC MA1 87
192 88 VMA2
VDDC MA2
7
7
1 2 216 89 VMA3
VDDC MA3 VMA4
256 90
GND1
VDDC MA4
設計
0.1uF 10V 91 VMA5

MA5 VMA6
C705 36 VREF MA6 92
93 VMA7
MA7
調査
MA8 94
2 1 CLKE 99
RAS0# 108
調査
承認
0.1uF 10V
CAS0# 109
C706
WE0# 110
RAS1# 111
CAS1# 112
1 2 113
SGMCLK
XTLI
DQM0
XTLO
WE1#
C707
容
変
98
97
203
202
0.1uF 10V
M79A
8
8
2 1
内
C708
Cyber9525DVD
承認
0.1uF 10V
2 1 1 2
GND1
VCLKE 38
VWE1# 38
VWE0# 38
VCAS1# 38
VRAS1# 38
VCAS0# 38
VRAS0# 38
14MVGA 47
0.1uF 10V
VMA[0:8] 38
VMD[0:7] 38
C768 C709
番
称
図
名
0.1uF 10V
2 1 2 1
3VSUS
C769 C710
0.1uF 10V 0.1uF 10V
9
9
|
ﾍﾟ
ANISE-E2 04
39
C1CP051300-X4
81
提出先
F
E
B
A
D
C
G
1 2 3 4 5 6 7 8 9
A A
EP[0:17] 42
B B
EP10
EP12
EP13
EP14
EP15
EP17
EP11
EP16
EP0
EP2
EP3
EP4
EP5
EP7
EP8
EP9
EP1
EP6
BLEN 56
BIASON 56
LCDEN 4,41
FLM1 42
LP1 42
SHFCLK1 42
EM 42
VGASTBY# 56
VGASLP
PVCLKI
PMCLKI
181
180
179
178
177
176
175
174
171
170
169
168
167
166
165
164
161
160
159
158
157
156
155
154
151
150
149
148
147
146
145
144
141
140
139
138
132
131
130
137
136
134
135
116
117
126
125
M79B
C C
FLM
PD10
PD11
PD12
PD13
PD14
PD15
PD16
PD17
PD18
PD19
PD20
PD21
PD22
PD23
PD24
PD25
PD26
PD27
PD28
PD29
PD30
PD31
PD32
PD33
PD34
PD35
ENPVEE
ENPVDD
LP
SFCLK
DE
SUSP
STDBY
N/C
PD0
PD1
PD2
PD3
PD4
PD5
PD6
PD7
PD8
PD9
ENBLT
GPIO7
PCLK 215 VCLK 43
2 SBA0 EDCLK# 204 VREF 43
3 SBA1 BLANK# 205 HREF 43
4 SBA2 HSYNC 233 VGAHSI 41
5 SBA3 VSYNC 232 VGAVSI 41
7 SBA4
8 SBA5
RM130 9
3VSUS SBA6
ARRAY 10 SBA7 DTV0 225
DTV1 224
1 8 252 ST0 DTV2 223
2 7 253 ST1 DTV3 222
D 3 6 254 ST2 DTV4 221 D
4 5 DTV5 220
255 RBF# DTV6 219
54 AD_STB0 DTV7 218
22Kx4 1/32W 5% 21 AD_STB1
6 SB_STB DHS 227
DVS 228
118 GPIO0 DCLK 229
119 GPIO1 CFC 226
120 GPIO2
121 GPIO3
122 GPIO4 R 237 VGAR 3,4
123 GPIO5
124 GPIO6 G 238 VGAG 3,4
239
114 ENTEST#
B VGAB 3,4
E 115 MTEST# E
VDDP
VDDP
VDDP
VDDP
186 VDDZ
231 VDDZ
234 SDA
235 SCL
P10
P11
P12
P13
P14
P15
P0
P1
P2
P3
P4
P5
P6
P7
P8
P9
Cyber9525DVD
182
183
184
185
188
189
190
191
207
208
209
210
211
212
213
214
128
143
152
172
3VSUS
41 DDCCLKB
41 DDCDATAB
Y1
Y2
Y3
Y4
Y6
Y7
Y0
Y5
43 Y[0:7]
UV0
UV1
UV2
UV3
UV4
UV5
UV6
UV7
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
43 UV[0:7]
F F
C712
C711
C713
GND1 C714
RM131 名
ARRAY 3VSUS
称
ANISE-E2 04
1 8
G 2 7 図
G
提出先
VGASTBY# 3
4
6
5
C1CP051300-X4
VGASLP 番
ﾍﾟ
VGA(Cyber9525DVD) -2 4.7Kx4 1/32W 5%
設計
日
調査
容
承認
|
40 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSUS
A A
FL22
BLM11A121S TP20
DACVCC DACVCC 3VSUS Q5
5VSUS LCDVCC
uPA1815
M16
2 TP21
3 1
6 4 6 S D 5 LCDVCC
VIN VOUT
2
r0.1uF 10V
7 8
1
1
470K 1/16W
B CONT B
r0.1uF 10V
4
r100K 1/16W 5%
G
C334
3 N.BYPASS
R225
R224
2
C335
10uF 10V
r0.1uF 10V
2
1
GND
1
2
C337
5 FIN
C336
2
Reserved
2
rTK11233AM
2
R226
47K 1/16W 5%
GND1 GND1
Reserved
1
C C
注）入出力のコンデンサは極力TK11233AMの近くに配置すること。
3
各端子につながるパターンはできるだけ大きくとること。（5ピンは放熱用） Q6
4,40 LCDEN 1 2SK3019
TK11233AMはM14の近くに配ٛuすること。
2
3VSUS GND1
5VMAIN
D D
1
2
3
4
D93
ARRAY
1SS400
RM91
33Kx4 1/32W 5%
3VSTD
8
7
6
5
2.2K 1/16W 5%
2.2K 1/16W 5%
M17
E CBT3345 E
R227
R228
40 VGAHSI 2 A1 B1 18 VGAHS 3,4

40 VGAVSI 3 A2 B0 17 VGAVS 3,4
40 DDCDATAB 4 A3 B0 16 DDCDATA 3,4
40 DDCCLKB 5 A4 B0 15 DDCCLK 3,4
12,24,32,49,59 BSMBCLK 6 A5 B0 14 OZSMBCLK 4
7 13 5VSUS
12,24,32,49 BSMBDATA A6 B0 OZSMBDATA 4
24,34 PCIREQ#1 8 A7 B0 12 BPCIREQ#1 14
24,34 PCIREQ#2 9 A8 B0 11 BPCIREQ#2 14
D6
R949
26,32,43,54,57,77,80 SUSB# 1 2 1 OE VCC 20
1K 1/16W 5%
r0 1005 19
0.1uF 10V
F OE# 1SS400 F
C339
R950 Reserve
R229
11,27 VR_ON 1 2
GND 10
0 1005
CBT3345
GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
DACVCC,LCDVCC 設計
日
調査
容
承認
|
41 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
L17
40 FLM1 L18 FLM 4
A L19 BLM10B750B A
40 LP1 BLM10B750B LP 4
40 EM BLM10B750B M/DE 4
FL23
<FILTER>
40 SHFCLK1 1 3 SHFCLK 4
G
NFM39R02C470
2
C340
r 10pF 25V
B B
GND1 GND1
40 EP[0:17] P[0:17] 4
C L20 C
EP0 L21 P0
EP1 L22 BLM10B750B P1
EP3 BLM10B750B P3
BLM10B750B
L24
EP4 L25 P4
EP7 BLM10B750B P7
D BLM10B750B D
L28
EP8 L29 P8
EP10 L31 BLM10B750B P10
EP11 BLM10B750B P11
BLM10B750B
E E
L32
EP12 L33 P12
EP13 L34 BLM10B750B P13
EP14 L35 BLM10B750B P14
EP15 BLM10B750B P15
BLM10B750B
L36
EP16 L37 P16
F EP17 BLM10B750B P17 F
BLM10B750B
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
LCD Dumping 設計
日
調査
容
承認
|
42 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
このｸﾞﾙｰﾌﾟ内での自由なﾋﾟﾝｽﾜｯﾌﾟ可能
RM99
ARRAY
A 15,45 JAA[0:25] Y[0:7] 40 A
JAA9 8 1 Y0
JAA17 7 2 Y1
JAA8 6 3 Y2
JAA18 5 4 Y3
22x4 1/32W 5%
RM100
ARRAY
JAA13 8 1 Y4
JAA19 7 2 Y5
JAA14 Y6
JAA20
6
5
3
4 Y7 重要
22x4 1/32W 5%
RM101 PCMCIA コントローラ
ARRAY
B JAA23 UV3
UV[0:7] 40 B
8 1 この間の配線長は極力短くすることٛB
JAA22 7 2 UV1 Mx
JAA21 6 3 UV0
JAA16 5 4 UV2
22x4 1/32W 5%
SN74LV245A VGA
RM102
ARRAY
JAA15 UV4
Mx
8 1
JAA24 7 2 UV5
JAA12 6 3 UV6
JAA25 5 4 UV7 PCMCIA SLOT
C 22x4 1/32W 5% C
RM103
ARRAY
上記の絵の如く、PCMCIAコントローラーからBUFFER
JAA11 1 8 (LV245A)
VREF 40
JAA10 2 7 までの信号線長は、極力短く配線する必要があるٛB
HREF 40
40 VCLK 3 6 JWPA 15,44,45 よって、これらのBUFFERは極力PCMCIAコントローラーの近ٛｭ
4 5 に配置する必要がる。
0.1uF 10V
1
22x4 1/32W 5%
C765
2
6,32,41,54,57,77,80 SUSB#
2
D GND1 D
R762
M18A
10K 1/16W 5% JAA6 1
D57 3 ZV1_MCLK 54
2
1
44 ZVEN LV08A
1SS400 M18B
R925 r0 1/16W 4
15,45 JBVD2A
1 2 6 ZV1_SDATA 52,54
5
LV08A
Reserve
M18C
E E
15,45 JINPACKA# 9
8 ZV1_LRCLK 52,54
10
LV08A
M18D
JAA7 12
11 ZV1_SCLK 52,54
13
LV08A
F F
3VSUS
14
VCC
本ページ中の抵抗はPCI1420の間近に配ٛu・配線のこと。
M18E
LV08A 名
GND ANISE-E2 04
0.1uF 10V
称
1
G 7 G
図提出先
C341
C1CP051300-X4
2
番
ﾍﾟ
ZV-BUF GND1
設計
日
調査
容
承認
|
43 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
PCMVCC0 PCMVCC1
A A
RM75
ARRAY
15,45 JCE2A# 1 8
M19A 15,45 JCE1A# 2 7
7,45 JCE1B# 3 6
7,45 JCE2B# 4 5
10Kx4 1/32W 5%
47 PCLKPCIC A10 PCLK
E19 CLOCK DATA F14 SDATA 46
24,46,57,65 32KCLK
LATCH F17 SLATCH 46
A14 PCMVCC0
11,24,57 PCIRST# PRST#
B 11,57 ISAPWR A11 G_RST# SPKROUT G15 SPKPCM 56 B

R636
14,24,39,49 AD[0:31]
AD0 H5 F15 1 2
AD0 MFUNC0 PCIINT#0 24,34 15,43,45 JWPA
AD1 G1 E17
AD1 MFUNC1 PCIINT#1 24,34,39 100K 1/16W 5%
AD2 G3 A16
AD2 MFUNC2 PCICLED2 57
AD3 H6 C15 PCMVCC1
AD3 MFUNC3 SERIRQ 24,34
AD4 F1 E14
AD4 MFUNC4 ZVEN 43
AD5 G5 F13
AD5 MFUNC5 PCICLED1 57
AD6 F2 B15
AD6 MFUNC6 CLKRUN# 14,24,34,39 R637
AD7 E1
AD8 AD7
G6 AD8 7,45 JWPB 1 2
AD9 F5 AD9 100K 1/16W 5%
AD10 E3
AD11 AD10
C12 AD11
AD12 A4
AD13 AD12
E6 AD13
C AD14 B5 C7 C
AD14 DEVSEL# DEVSEL# 14,24,34,39
AD15 F6 B7
AD15 TRDY# TRDY# 14,24,34,39
AD16 B8 C6
AD16 PAR PAR 14,24,39
AD17 A8 A6
AD17 PERR# PERR# 14,34
AD18 E9 B6
AD18 SERR# SERR# 14,24,34
AD19 F9 F7
AD19 STOP# STOP# 14,24,34,39
AD20 B9 B13
AD20 REQ# PCIREQ#0 24,34
AD21 A9 C14
AD21 RI_OUT#/PME# PME# 14,24,56
AD22 F10
AD23 AD22
E10 AD23
AD24 F11
AD25 AD24
E13 AD25
AD26 C11
AD27 AD26
B11 AD27 VCCI F18
AD28 A12
AD29 AD28
B12 AD29
D AD30 E12 AD30
D
AD31 A13 AD31
VCCP D1
14,24,39 C/BE#[0:3] VCCP E11
C/BE#0 E2
C/BE#1 C/BE#0
A5 C/BE#1
C/BE#2 C8
C/BE#3 C/BE#2
A15 C/BE#3
R256
14,24,39,49 AD[0:31] VCC B14
AD30 1 2 C9
VCC
100 1/16W 5% VCC E7
C10 IDSEL VCC F3
14,24,34,39 FRAME# F8 FRAME# VCC G19
14,24,34,39 IRDY# A7 IRDY# VCC L3
C13 N15 3VSUS
24,34 PCIGNT#0 GNT# VCC
E VCC U7 E
VCC W12
57 PCICSTBY# D19 SUSPEND#

1
B10 C345 C346 C347

GND
GND C5 0.1uF 10V 0.1uF 10V 0.1uF 10V
E8
2
GND
GND E18
3VSUS F12
R727 GND
GND G2
2
1 2 GND J5
K18 C343
4.7K 1/16W 5% GND
GND P2 0.1uF 10V
P9
1
GND
GND V14
F F
PCI1420 GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CARDBUS CTRL -1 設計
日
調査
容
承認
|
44 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
JAA[0:25] 15,43
M19B M19C
15 JDA[0:15] 7 JDB[0:15] JAB[0:25] 7
JDA0 H14 J19 JAA0 JDB0 W10 R8 JAB0

JDA1 A_AD27/A_D0 A_AD26/A_A0 JAA1 JDB1 B_AD27/B_D0 B_AD26/B_A0 JAB1
G18 A_AD29/A_D1 A_AD25/A_A1 K14 U10 B_AD29/B_D1 B_AD25/B_A1 W7
JDA2 G14 K15 JAA2 JDB2 P10 V7 JAB2
JDA3 A_RSVD/A_D2 A_AD24/A_A2 JAA3 JDB3 B_RSVD/B_D2 B_AD24/B_A2 JAB3
U11 A_AD0/A_D3 A_AD23/A_A3 K19 H2 B_AD0/B_D3 B_AD23/B_A3 W6
JDA4 R11 L15 JAA4 JDB4 J1 V6 JAB4
U12 A_AD3/A_D5 A_AD21/A_A5 L17 J3 B_AD3/B_D5 B_AD21/B_A5 U6
JDA6 R12 L19 JAA6 JDB6 K1 V5 JAB6
B V13 A_AD7/A_D7 A_AD18/A_A7 M15 K3 B_AD7/B_D7 B_AD18/B_A7 U5 B
JDA8 H15 W16 JAA8 JDB8 V10 N1 JAB8
JDA9 A_AD28/A_D8 A_C/BE1#/A_A8 JAA9 JDB9 B_AD28/B_D8 B_C/BE1#/B_A8 JAB9
G17 A_AD30/A_D9 A_AD14/A_A9 R14 R10 B_AD30/B_D9 B_AD14/B_A9 M3
JDA10 F19 W14 JAA10 JDB10 W11 L1 JAB10
P11 A_AD2/A_D11 A_AD12/A_A11 P14 H1 B_AD2/B_D11 B_AD12/B_A11 M1
JDA12 V12 N18 JAA12 JAA16 JDB12 J2 T1 JAB12 JAB16
JDA13 A_AD4/A_D12 A_C/BE2#/A_A12 JAA13 JDB13 B_AD4/B_D12 B_C/BE2#/B_A12 JAB13
P12 A_AD6/A_D13 A_PAR/A_A13 R17 J6 B_AD6/B_D13 B_PAR/B_A13 N3
JDA14 W13 N14 JAA14 JDB14 K2 P1 JAB14
JDA15 A_RSVD/A_D14 A_PERR#/A_A14 JAA15 JDB15 B_RSVD/B_D14 B_PERR#/B_A14 JAB15
U13 M14 R257 K5 P5 R258
A_AD8/A_D15 A_IRDY#/A_A15 B_AD8/B_D15 B_IRDY#/B_A15
A_CLK/A_A16 P18 2 1 B_CLK/B_A16 P6 1 2
U15 JAA17 M6 JAB17
A_AD16/A_A17 JAA18 B_AD16/B_A17 JAB18 22 1/16W 5%
A_RSVD/A_A18 T19 B_RSVD/B_A18 N2
H19 P15 JAA19 22 1/16W 5% V9 N6 JAB19
15 JBVD1A A_STSCHG/A_BVD1 A_BLOCK#/A_A19 7 JBVD1B B_STSCHG/B_BVD1 B_BLOCK#/B_A19
J15 R18 JAA20 本抵抗はICに近接して実装すること。 W9 N5 JAB20 本抵抗はICに近接して実装すること。
15,43 JBVD2A A_AUDIO/A_BVD2 A_STOP#/A_A20 JAA21 7 JBVD2B B_AUDIO/B_BVD2 B_STOP#/B_A20 JAB21
A_DEVSEL#/A_A21 P17 B_DEVSEL#/B_A21 R1
P19 JAA22 R2 JAB22
A_TRDY#/A_A22 JAA23 B_TRDY#/B_A22 JAB23
A_FRAME#/A_A23 N17 B_FRAME#/B_A23 R3
C V11 N19 JAA24 H3 W4 JAB24 C
15 JCD1A# A_CD1#/A_CD1# A_AD17/A_A24 7 JCD1B# B_CD1#/B_CD1# B_AD17/B_A24
H17 M18 JAA25 R9 R6 JAB25
15 JCD2A# A_CD2#/A_CD2# A_AD19/A_A25 7 JCD2B# B_CD2#/B_CD2# B_AD19/B_A25
15,43 JINPACKA# L14 A_REQ#/A_INPACK# A_C/BE0#/A_CE1# P13 JCE1A# 15,44 7 JINPACKB# R7 B_REQ#/B_INPACK# B_C/BE0#/B_CE1# K6 JCE1B# 7,44
15,57 JBSYA# J17 A_INT#/A_READY A_AD10/A_CE2# R13 JCE2A# 15,44 7,57 JBSYB# V8 B_INT#/B_READY B_AD10/B_CE2# L2 JCE2B# 7,44
15 JWAITA# J14 A_SERR#/A_WAIT# 7 JWAITB# W8 B_SERR#/B_WAIT#
15,43,44 JWPA H18 A_CLKRUN#/A_WP 7,44 JWPB U9 B_CLKRUN#/B_WP
15 JVS1A# J18 A_CVS1/A_VS1# A_AD13/A_IORD# W15 JIORDA# 15 7 JVS1B# U8 B_CVS1/B_VS1# B_AD13/B_IORD# L5 JIORDB# 7
15 JVS2A# M19 A_CVS2/A_VS2# A_AD15/A_IOWR# V15 JIOWRA# 15 7 JVS2B# P7 B_CVS2/B_VS2# B_AD15/B_IOWR# M2 JIOWRB# 7
A_AD11/A_OE# U14 JOEA# 15 B_AD11/B_OE# L6 JOEB# 7
A_C/BE3#/A_REG# K17 JREGA# 15 B_C/BE3#/B_REG# P8 JREGB# 7
D L18 W5 D
0.033uF 16V
A_RST#/A_RESET JRSTA 15 B_RST#/B_RESET JRSTB 7

2
2
R19 P3
0.033uF 16V
0.033uF 16V
0.033uF 16V
A_GNT#/A_WE# JWEA# 15 B_GNT#/B_WE# JWEB# 7
C353
C351
C352
C354
1
1
GND1 GND1
PCMVCC0 PCMVCC1
VCCA M17 VCCB M5

2
1
E E
C355 C356 C357 C358
1000pF 25V 0.1uF 10V 1000pF 25V 0.1uF 10V
1
2
GND1
GND1
F F
PCI1420 PCI1420
注名
JAA16,JAB16はCardBus時クロック信号になるのでGND1にてガードを行うこと。 ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CARDBUS CTRL -2 設計
日
調査
容
承認
|
45 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
5VSUS
M20 PCMVCC0
B B
18 VPPIN AVCCOUT 2
19 VPPIN AVCCOUT 22
AVCCOUT 24
PCMVCC1
1 VCC5IN
3 VCC5IN BVCCOUT 11
10 VCC5IN BVCCOUT 13
12 VCC5IN BVCCOUT 15
2
3VSUS C360
C359 PCMVPP0
C 0.1uF 10V 10uF 10V
C
1
AVPPOUT 20
GND1 GND1 14 VCC3IN

23 VCC3IN
PCMVPP1
2
2
C362 C361
0.1uF 10V 10uF 10V BVPPOUT 17
1
GND1 GND1
D D
44 SDATA 5 SDA
24,44,57,65 32KCLK 6 SCL AFLAG 4

BFLAG 9
44 SLATCH 8 SLA
22pF 25V
C760
57 PGOOD 7 RST#
GND 16
E GND 21 E
GND1
MIC2564 GND1
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CARDBUS POWER 設計
日
調査
容
承認
|
46 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VMAIN
2
A R719 A
r 10K 1/16W 5%
M21
22 1/16W 5% Reserve
1
R264
2 1 14MBANI 24
RESERVE R265
R266 REF0/SEL48# 27 2 1 22 1/16W 5% 14MSIO 51
2 1 2 X1 R267 22 1/16W 5%
REF1/SPREAD# 26 2 1 14MVGA 39
X3 r 10M 1/16W 5% R794 22 1/16W 5%
R713 10K 1/16W 5%

3VMAIN 14.31818MHz 2 1 14MGEY 27
R720 10K 1/16W 5%

R268
1 2 3 R269 33 1/16W 5%
X2
r 10pF 25V
1 2 HCLKCPU 18
2
220 1/16W 5%
r 10pF 25V
10K 1/16W 5%
B B
1
2
1
C365 C366 C367
C363
C364
R271 0 1005 R272 33 1/16W 5%
24 1 2 1 2 r 33pF 25V
1
RESERVE CPUCLK0 HCLKBANI 23
X4
R270
2
D7 23
1
GND1 GND1 CPUCLK1
1
1 2 17 RESERVE
26,60,74 SUSA# PWRDWN#
r 33pF 25V
r 33pF 25V
27 STP_CPU# 18 CPU_STOP#
RB521S-30 GND1 GND1
C369
C370
20 RESERVE
24 PCLKSTP# PCI_STOP#
GND1
3VMAIN
C C
16 SEL 100/66#
3VMAIN
R278 22 1/16W 5%
PCICLK_F 4 2 1 PCLKBANI 24
L16 R279 22 1/16W 5%
<FILTER> PCICLK1 5 2 1 PCLKVGA 39
2 1 8 R280 22 1/16W 5%
VDDq3
D 12 VDDq3 PCICLK2 6 2 1 PCLKPCIC 44 D
R281 22 1/16W 5%
10uF 10V
BLM21P300S 28 VDDq3
1
19 VDDq3 PCICLK3 9 2 1 PCLKMDM 14

C375
10 3VMAIN
PCICLK4
1
C378 C379 C380 C381

2
2
PCICLK5 11
R714 C383 C384 C385 C386 C387
0.1uF 10V
0.1uF 10V
0.1uF 10V
0.1uF 10V
r 33pF 25V
2
10K 1/16W 5%
1
GND1 GND1 GND1 GND1 GND1 RESERVE
1
R282 22 1/16W 5%
48/24MHz 13 2 1
R283 GND1
48/24MHz/OE 14 2 1
E PLLVCC E
22 1/16W 5%
USBCLK 24
R795 1 CLK48M 56
VSS
25 VDDq2 VSS 7
VSS 15
0 1/16W 21
VSS
22
2.2uF 16V
VSS
1
C395
C392
2
0.1uF 10V
C397 C398
2
r 33pF 25V
r 33pF 25V
1
W137 RESERVE RESERVE
F GND1 GND1 GND1 F
GND1
X3,C363,C364は、M21の4,5ピン付近に配置，配線すること。 Very Important: See clocking guidelines for tracing clock line
and must follow that requirement.
また、パターン下にバス等の高速な信号は走らせないこと。
（別紙3）
すべてのクロックは、極力4,5層を走らせること。
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CLOCK GENERATOR 設計
日
調査
容
承認
|
47 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
48 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
1
2
3
4
GND1
ARRAY
RM76
33Kx4 1/32W 5%
8
7
6
5
D 3VMAIN D
M24
R296
14,24,39,44 AD27 1 2 02 1A 1B 03
R297 CIDSEL0 14
1 2 100 1/16W 5% 05 06
14,24,39,44 AD28 2A 2B CIDSEL1 14
100 1/16W 5% 09 08
4,32,41,59 BSMBCLK 3A 3B SMBCLK 58,65
E E
2,24,32,41 BSMBDATA 12 4A 4B 11 SMBDATA 58,65
5VMAIN
57 CIDSEL0EN# 01 1OE# VCC 14

1
57 CIDSEL1EN# 04 2OE# C407

10 0.1uF 10V
24 SMBCNT0 3OE#
2
13 4OE# GND 07
F F
CBT3125
GND1
注）M24 はモデム/LANコネクタの近くに配置し、
AD27,AD28,CIDSEL0,CIDSEL1は最短配線を実施すること。
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
IDSEL Q-SW 設計
日
調査
容
承認
|
49 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
50 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VMAIN
M26A
A 24,34 DACK#1 1 M26B A
3 4 M26C
24,34 DACK#2 2 6 9
5 8 AEN 56
LV00A 10
LV00A
LV00A
24,34 DACK#3
M27
47 14MSIO 18 CLK14 IOCHRDY 98 IOCHRDY 24,34
24,34,56 RSTDRV 55 RST IRQA 17 IRQ[0:15] 6,24,35,58,60

44 35 IRQ3
56 AEN AEN IRQC IRQ4
24,34,56,58 IOR# 42 IOR# IRQD 36
43 37 IRQ5
B 24,34,56,58 IOW# IOW# IRQE IRQ6
B
24 TC 33 TC IRQF 38
DRV2/ADRX/IRQB 92
20 22 IRQ7
24,34 DACK#1 DACKA# IRQH DREQ[0:3] 24,34
24,34 DACK#2 34 DACKB#
94 19 DREQ1
16,24,56,58,59 SA[0:19]
SA[0:19] 24,34 DACK#3 DACKC# DRQA
DRQB 50 DREQ2
5VMAIN SA0
SA1
26 A0 DRQC 97 DREQ3 SD[0:15]
27 A1 SD[0:15] 16,24,56,58,59,60
SA2 28 46 SD0
SA3 A2 D0 SD1
29 A3 D1 47
SA4 30 48 SD2
5VMAIN SA5 A4 D2 SD3
31 A5 D3 49
8
7
6
5
SA6 32 51 SD4
A6 D4
10Kx4 1/32W 5%
RM83
SA7 39 52 SD5
SA8 A7 D5 SD6
40 A8 D6 53
SA9 41 54 SD7
A9 D7
ARRAY
C 9 C
RM82
SA10 95 A10 PRD[0:7]
PRD0 PRD[0:7] 3,5
10Kx8 1/20W 5% 25 CS# PD0/INDEX# 69
68 PRD1
PD1/TRK0#
ARRAY
67 PRD2
1
2
3
4
PD2/WRTPRT# PRD3
3,5 PACK# 60 ACK#/DS1# PD3/RDATA# 66
GND1 73 64 PRD4
3,5 PPERR# ERR#/HDSEL# PD4/DSKCHG# PRD5
3,5 PSLCT 57 SLCT/WGATE# PD5 63
10
58 62 PRD6 3VMAIN
1
8
GND1 3,5 PPE PE/WRDATA# PD6/MTR0# PRD7
3,5 PBUSY 59 BUSY/MTR1# PD7 61
24,60 SIN1 76 RXD1 SLCTIN#/STEP# 71 PSLIN# 3,5

60 CTS1# 80 CTS1# STROBE#/DS0# 75 PSTB# 3,5
60 DSR1# 78 DSR1# AUTOFD#/DENSEL# 74 PAFD# 3,5
60 DCD1# 83 DCD1# INIT#/DIR# 72 PINIT# 3,5
82 R299
56,60 RI232# RI1# 20K 1/16W 5%
D TXD1 77 SOUT1 60
D
86 RXD2/IRRX RTS1# 79 RTS1# 60
90 CTS2# DTR1# 81 DTR1# 60
88 DSR2#
85 DCD2# TXD2/IRTX 87
84 RI2# RTS2# 89
DTR2# 91
3,5 FRDDT# 14 RDATA#
3,5 FTRK0# 11 TRK0#
3,5 FINDEX# 10 INDEX# WDATA# 7 FWD# 3,5
3,5 FDCHG# 15 DSKCHG# WGATE# 8 FWG# 3,5
3,5 FWP# 12 WRTPRT# HDSEL# 9 FSIDE# 3,5
DIR# 5 FDIR# 3,5
STEP# 6 FSTEP# 3,5
56 PWRGD/GAMECS MTR0# 100 FMOTOR# 3,5
MTR1# 3
E 11 IRMODE 21 IRMODE/IRR3 DS0# 2 FDSEL# 56,57 E
DS1# 1
3VMAIN 99
3VMAIN DRVDEN0
DRVDEN1 16
3VMAIN 96 IRQIN
IRRX2 23 IRRXA# 11
IRTX2 24 IRTX 11
13 VCC
70 VCC
14 4 GND
45 GND
1
2
0.1uF 10V
100pF 25V
C409
C410
VCC 65 GND
M26E C411 93
F C412 GND F
LV00A 0.1uF 10V 1000pF 25V
2
GND
FDC37N769
7
GND1
GND1 名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
SUPER I/O 設計
日
調査
容
承認
|
51 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
24 AC_SYNC
R305 0 1005 24 AC_SDOUT

A 24 AC_RST# 1 2 A
R309 10K 1/16W 5%
R310 10K 1/16W 5%

1
1
100pF 25V
C413
M28
2
YM473-S
11
2
R311 RESET#
X4 1 2
GND1
24.576MHz 1M 1/16W 5% 2 XTL_IN
R312 620 1/16W
1 2 3 XTL_OUT GND1
R291はSTAC9721の近くに配置すること C414 C415 10 6

B 24 AC_SYNC SYNC BIT_CLK AC_BCLK 24 B
33pF 25V 33pF 25V
24 AC_SDOUT 5 SDATA_OUT SDATA_IN 8 AC_SDIN 24
GND1 GND1
R350 4.7K 5% 1/16W R352 27K 1/16W 5% C480 1uF 10V
R948 4.7K 5% 1/16W R946 27K 1/16W 5% C481 1uF 10V TERM1 TERM1 12
R351 4.7K 5% 1/16W R353 27K 1/16W 5% PC_BEEP
7 CDL 2 1 1 2 ※
7 CDRTN 2 1
C482 1uF 10V
7 CDR 2 1 1 2 1 2 ※ 18 CD_L LINE_OUT_L 35 ※ ※ ※ AOUTL 53
※ 19 CD_GND LINE_OUT_R 36 ※ ※ ※ AOUTR 53
C419 1uF 10V
※ ※ 20 CD_R MONO_OUT 37 ※ 1 2 MICAMP 14
R313 12K 1/16W 5% C420 1uF 10V CM18
R314 12K 1/16W 5% C421 1uF 10V AUDIOGND 330pFx4 50V
C ※ 1 2 ※ 2 1 ※ 23 39 C
13 LINEINL LINE_IN_L LNLV_OUT_L
※ 24 LINE_IN_R LNLV_OUT_R 41
※ 1 2 ※ 2 1 C422 0 1/16W
13 LINEINR 4
3
2
1
1 2 ※ 14 27
r10K 1/16W 5%
r10K 1/16W 5%
AUX_L VREF
2
54 ZV_L
※
R315
R316
1 2 15 AUX_R VREFOUT 28
54 ZV_R
C423 0 1/16W 29
5
6
7
8
TERM2 TERM2 AFILT1

16 VIDEO_L
30
1
TERM3 TERM3 AFILT2

17 VIDEO_R
Reserve AUDIOGND 32
AUDIOGND C803 1uF 10V CM19 CAP2
※ 2 1 ※ 330pFx4 50V ※ 13 31
54 AUXL PHONE CAP1
D D
C804 1uF 10V
r22uF 10V
C427
CAP3 33
※ ※ ※
0.01uF 10V
2 1 21
r0.01uF 10V
54 BMICIN MIC1
C428
0.01uF 10V
4
3
2
1
1
TERM4 TERM4
0.015uF 25V
C805
r10uF 16V
C429
2200pF 10V
C430
r10uF 16V
C431
0.015uF 25V
C432
2200pF 25V
C433
0.1uF 10V
C434
10uF 10V
C930
+
C435
22 MIC2
C656
45 47
2
AUDIOGND CID0 EAPD
46
5
6
7
8
CID1
AC97MSEL 40 34 AUDIOGND
CM20 0.1uFx4 16V NC NC
43,54 ZV1_LRCLK 43 NC NC 48 SPDIFO 13
AVCC 44
43,54 ZV1_SDATA NC ZV1_SCLK 43,54
TERM1 1 8 3VMAIN
TERM2 2 7 25 1 AUDIOGND
TERM3 AVDD1 DVDD1
E 3 6 E
TERM4
C443
C444
1000pF 25V
4 5 38 9
0.1uF 10V
0.1uF 10V
0.1uF 10V
C449
AVDD2 DVDD2
10uF 10V
2
2
C441
2
1uF 10V
C446
C447
AUDIOGND 26 4
1
1
AVSS1 DVSS1
1
R796 AVCC AUDIOGND 42 7

AVSS2 DVSS2
AC97MSEL 1 2
0 1005 AUDIOGND
GND1
Reserved
R341
1 2
F NOTE r0 1005 F
DEVICE TYPE CONFIGRATION
Reserve
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。
注)CDL,CDRは、基板端面より、CDRTN,CDL,CDR,CDRTNの順ٛﾉ
ｶﾞｰﾄﾞして布線し、その上下層はCDRTNにてCDL,CDR,CDRTNٛ
ｶﾊﾞｰする幅にて布線必ず実施のことٛB
CDLIN,CDRIN,CDRTNについても同様の布線処理が必要ٛB
-NOTE
M29未搭載ﾓﾃﾞﾙは、C422,C423 0 1/16W 名
CA53003-0452を搭載 ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
AC97CODEC 設計
日
調査
容
承認
|
52 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A
全項AUDIO AREA A
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと．
AVCC
B 注）R423-R425,C364はM44-7PINに近接配置すること B
2
C453
R326
1uF 10V
10K 1/16W 5% R327
1 2 ※ ※ HPOUTR 13
18K 1/16W 5%
1
C454
1uF 10V
R328
1 2 ※ ※ HPOUTL 13
Q8 18K 1/16W 5%
r 15K 1/16W 5%
r 15K 1/16W 5%
56 GSPKOUT DTC144EEA ※ ※
R329
R330
C C
RESERVE
AUDIOGND AUDIOGND
2
AUDIOGND M30 + C455 + C456
100uF 10V 100uF 10V
13 EVRCTRL 1 EVRCTRL LCHOUT 9
3 (TA) (TA)
1
57 MUTE# MUTECTRL#
D R331 C457 SPOUT1L 11 ※ SPOUT1L 13
D
52 AOUTL ※ 1 2 ※ 2 LINEINL
※ 4 LINEINR SPOUT2L 12 ※ SPOUT2L 13
20K 1/16W 5%
1uF 10V 23 SPINL SPOUT1R 18 ※ SPOUT1R 13
22 SPINR
R332 C458 SPOUT2R 17 ※ SPOUT2R 13
52 AOUTR
※ 1 2 ※
※ 5 BIAS HPOUTL 26
20K 1/16W 5% 6
1uF 10V SYSTEMBEEPIN
8 BEEPLEVEL HPOUTR 25
10 PMBEEPIN
R335 C459 5VMAIN
※ 1 2 ※ 2 1 ※ 13 HPSUSPEND SPVCC 20
14 SPSUSPEND
E 0.47uF 16V 15 E
SPGND
47uF 10V
39K 1/16W 5%
C461
0.47uF 16V
16 MONO/ST AGND 7
0.1uF 10V
AVCC
C460
1
1
21 +
AGND
C462
57 AMPEN5V# 19 LINEMIX_ON/OFF
HPVCC 27
2
2
24 (POS)
r 10K 1/16W 5%
AVCC HPGND
47uF 10V
C463
R336
C464
0.1uF 10V
2
2
+
10K 1/16W 5%
4.7K 1/16W 5%
39pF 25V
39pF 25V
390K 1/16W 5%
2
1
C465
C466
15uF 10V
BH7821BFP-Y
C467
R947
r2.2K 1/16W 5%
4.7K 1/16W 5%
R338
GND1
R742
R945
R337
+
1
1
(TA)
2
2
Reserve
RESERVE (TA)
1
AUDIOGND
F F
AUDIOGND AUDIOGND
AUDIOGND
本項中※印のついたパターンは、AUDIOGNDでガードし、その上下はAUDIOGNDのベタパターンで覆うこと。
BH7821BFP-Y付近はAUDIOGNDベタパٛ^ーンで覆うこと
57 INTMUTE#
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
AUDIO AMP 設計
日
調査
容
承認
|
53 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
AVCC
POW1
Q9
M31
TP24 全項AUDIO AREA
A 4 1 1 IN AMPVCC A
S D 2 OUT 3
5 2 C450
GND AVCC r1uF 10V
1000pF 25V
r4.7uF 25V
6
3 1 2 AUDIOGND
G
0.1uF 10V
NJM7805DLA
1
0.1uF 25V
SI3457DV
C468
C471
390K 1/16W 5%
7
M29 AUDIOGND
C472
2
VA+
2
R322 r18K 1/16W 5%
2
C473
R339
2 8 1 2
1
43,52 ZV1_SCLK SCLK AOUTL ZV_L 52
1
1
1
43,52 ZV1_SDATA SDATA
1
43,52 ZV1_LRCLK 3 LRCK R323 r18K 1/16W 5%
B 43 ZV1_MCLK 4 MCLK AOUTR 5 1 2 ZV_R 52 B
Reserve
AGND
AUDIOGND AUDIOGND AUDIOGND AUDIOGND
0.1uF 16V
0.1uF 16V
100K 1/16W 5%
2
R324
R325
rCS4334-KS
R340
1
2
3
Q10 AUDIOGND AUDIOGND AUDIOGND
26,32,41,43,57,77,80 SUSB# 1 2SK3019
Reserved
2
-NOTE
M29未搭載ﾓﾃﾞﾙは、R324,R325 0,1uF 16V
C GND1 C806 CAF85-F1C1003Zを搭載 C
18pF 50V
1 2
R24
1 2
470K 1/16W 5%
AVCC
AVCC RM126 M92A

47Kx4 1/32W 5%
D ARRAY NJM3404 D
8
C764 1 8 3
1uF 10V +
2 7 1 BMICIN 52
13 MICIN 1 2 3 6 2 -
4 5
0.1u 16V
R759
1
1 2 C477
4
14 SPKTEL
0.1uF 10V
C807
1
100K 1/16W 5%
C11 は M1 の間近に配置すること
2
C942
1
0.1u 16V
00.1uF 10V R760

C808
1K 1/16W 5% AUDIOGND
2
2
3
E AUDIOGND E
R761 Q71
56 SPKTELATTEN 1 2 1 2SK3019
AVCC
10K 1/16W 5% C777
2
0.1uF 10V AUDIOGND

M92B
NJM3404
8
AUDIOGND AUDIOGND 5
+
7 AUXL 52
6
-
4
F F
AUDIOGND
R349
1 2
68K 1/16W 5%
R797 C809
1 2
0 1/16W 5% 100pF 25V 名

ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
AVCC 各信号パターンをGNDAUDで両側をガードすること。
設計
日
調査
容
承認
|
54 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
55 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSUS
M34A
47 CLK48M 117 CLK48M CLK4M 85 CLK4M 58

16,24,51,58,59 SA[0:19] SD[0:15] 16,24,51,58,59,60
A SA0 87 11 SD0 A
SA1 SA0 SD0 SD1
88 SA1 SD1 29
8
7
6
5
SA2 89 49 SD2
10Kx4 1/32W 5%
SA3 SA2 SD2 SD3
90 SA3 SD3 84
ARRAY
86 93 SD4
51 AEN AEN SD4
91 128 SD5
24,34,51,58 IOW# #IOW SD5
92 137 SD6
RM84
24,34,51,58 IOR# #IOR SD6
172 SD7 5VSUS
SD7 M34B
70
1
2
3
4
4,59 LCDCL# #LCDCL
40 BIASON 95 LCDEN DISPON 107 113 #TEST
40 BLEN 96 BLEN EBLENO 97 EBLEN 4
148 PCICLK
98 ESMIBE0 #EXTSMI 108 EXTSMI# 24 114 #FRAME
27 VRCHGNG# 99 ESMIBE1 #EXTSCI 109 EXTSCI# 24 118 #IRDY
101 ESMIBE2
B 102 ESMIBE3 141 #DOCKREQ #DOCKGNT 142 B
58 HTKYSMI 119 ESMIBE4 167 #PCIGNT1 #PCIREQ1 143
120 ESMIBE5 #QPCIEN 144
122 ESMIBE6 #UNDKSMI 145
24 ASICCS# 123 #CSIN 168 LANVCC

RESERVE 169 146
#LANREQ #LANGNT
51,60 RI232# #FMODE 124 FMODE# 3 170 #PCIGNT2 #PCIREQ2 147
#BUFEN 151
R355 r 0 1005 125 110
#RI1 #RIOUT RIOUT# 59
LANPME# 1 2 126 #RI2 152 GPLDSEL
14,24,44 PME# 129 #RI3
130 #RI4 37 BAYID1 173 #UNDKSW(GPIO4)
14 MDMAVSL 1 2 23 SPKSYS 131 SPK1 SPKOUT 103 GSPKOUT 53 #DKSTSMI(G3PIO8) 153 CPCIRST#1 14
44 SPKPCM 132 SPK2 #LEDON(GPIO5) 174 MSLCT2
R356 0 1005 133 154
C SPK3 #UNDKREQ(G3PIO9) MDMSTBY# 14 C
134 112 GND1 175
7 BAYRI# 16 008XIN# #008XIN #0080W 0080W# 16 GPIO6 BAYID2 37
GPIO7 176 KBFANON 65
LCDCONT 135
3VSUS 136 155
VOLUME G3PIO10 BAYCD1#
BLO 140 BKLVOL 4 G3PIO11 156 BAYCD2#
G3PIO12 157 SUSXMASK 26
VDD1 12 G3PIO13 158 SPKTELATTEN 54
5VSUS
8
7
6
5
8
7
6
5
51 159
10Kx4 1/32W 5%
10Kx4 1/32W 5%
VDD1 G3PIO14 PRCD1# 3
VDD1 100 G3PIO15 160 PRCD2# 3
ARRAY
ARRAY
121 PMUVCC 161

VDD1 G3PIO16 VGAID1 4,38
VDD1 139 G3PIO17 162 LCDID1
163
RM85
RM86
G3PIO18 VGASTBY# 40
VDD2 23 G3PIO19 164
VDD2 77 G3PIO20 166 SUBON 67
111
1
2
3
4
1
2
3
4
VDD2
1
D 165 D
0.1uF 10V
0.1uF 10V
0.1uF 10V
VDD2
C483
C484
C485
RING
VSS 17
28
2
VSS
2
50
0.1uF 10V
VSS 5VMAIN
VSS 61
GND1
C486
83
0.1uF 10V
VSS
94
1
VSS
C487
VSS 116
VSS 127
138 R357
VSS 10K 1/16W 5%
VSS 149
VSS 171
RING RSTDRV# 58,59

E GND1 E
3
Q11
24,34,51 RSTDRV 1 2SK3019
3VMAIN
2
RM87
R358
5 4 GND1
BAYID1 37 SUSXMASK 26
6 3 BAYID2 37
7 2 100K 1/16W 5%
65 KBFANON
3VMAIN 8 ARRAY 1
FDSEL# 51,57 GND1
R640
F VGAID1 4,38 F
LCDID1
1K 1/16W 5% R362 0 1005 100Kx4 1/32W 5% GND1
*6/18
R927 1K 1/16W 5%
MODEAE2 57
*6/18 R737 本ページの集合抵抗のプルアップ、プルダウンは
PMUVCC 7 DKBAYCD1# パターンカットできるように線を引き出してから
=NOTE 1K 1/16W 5% 電源、GNDに落とすこと。
UNIT TYPE CONFIGRATIONS RM89
R738
ANISE-E ANISE-E2 ANISE-E2(Geyserville) 7 DKBAYCD2#

R362 mount mount Not Popurated 1 ARRAY 8 1K 1/16W 5%
BAYCD1# 名
R927 Not Popurated mount mount 2 7
3 6 PRCD1# 3
BAYCD2# ANISE-E2 04
称
2
4 5 PRCD2# 3
G 図
G
提出先
C1CP051300-X4
0.22uF 10V
0.22uF 10V
1
100Kx4 1/32W 5% 番
C761
C762
ﾍﾟ
RING -1 設計
日
調査
容
承認
|
56 81
GND1
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
R363
0 1005
74 BT1SWRQ
R364
0 1005 5VMAIN 5VMAIN
74 BT2SWRQ
A A
r22pF 25V
r22pF 25V
M34C PMUVCC M34D
C810
C811
71,74 ACON 15 ACON 3 FDATCH# 43 #FDATCH1 #FDSELO 48 FDSELO# 3
16 BT1SWR BT1SWO 20 BT1SWON 73 44 #FDATCH2
Reserve 19 21 45
BT2SWR BT2SWO BT2SWON 73 #FDATCH3
46 #FDATCH4
6,35 BAYLMP1# 1 #BAYLMP0 51,56 FDSEL# 47 #FDSELI
GND1 2 #BAYLMP1
3 #CDLMP 4,74 MAINON# 59 #MAINSW #PMURST 67 PCURST# 74
6 HDDLED# 4 #HDLMP 74 PCURDY# 60 #PMURDY PWRGOOD 52 PGOOD 46
11 POWERGOOD2 63 PMUVCCOK PWRON 68 POWERON 61
22 GPSBSEL 64 #RSTSW
11,44 ISAPWR 65 SUSOK
6 DASPON# 24 BT1ALM(G3PIO0) 4,59 SUSSW# 66 #SUSSW
B 25 BT2ALM(G3PIO1) B
27,28 VR_HI/LO# 26 SPSEL(G3PIO2) 11 SYSPWR 53 MAINOK PWROK 69 PWROK 24,65
BT1CID(G3PIO3) 27 LANMDRST# 14 74 PARST# 71 #PARST PD0 18 PMUD0 74

5VMAIN 30 72 62
BT1ON(G3PIO4) PCICSTBY# 44 74 PE# #PE PD1 PMUD1 74
BT2CID(G3PIO5) 54 IDERST# 6,35 74 PRM# 73 #PRM PD2 115 PMUD2 74
BT2ON(G3PIO6) 55 CIDSEL0EN# 49 PD3 150 PMUD3 74
VSNA(G3PIO7) 56 CIDSEL1EN# 49
11,24,44 PCIRST# 80 #PCIRST #VGASTBY 74
53 AMPEN5V# 5 BT1CHG(GPIO0) #VGARST 75 VGARST# 39
56 MODEAE2 6 BT1PWR(GPIO1)
53 MUTE# 7 BT2CHG(GPIO2) 44 PCICLED1 81 PCMLMP0
37 BAYID0 8 BT2PWR(GPIO3) 44 PCICLED2 82 PCMLMP1
58 CAPS 9 #CAPS 74 PLB 76 #PLB

58 NUM 10 #NUM 61,74 PLLB 78 #PLLB
58 SCRL 13 #SCR
C 79 C
74 PMUSMI #PMUSMII
24,44,46,65 32KCLK 14 CLK32IN
26,32,41,43,54,77,80 SUSB# 104 #SUSB BAY1ON 105 BAYPOWON 80
31 #DKAMPEN #DKMUTE 33 BAY2ON 106 BAY2ON 7
13 FHPIN 32 HPIN #INTMUTE 34 INTMUTE# 53
10K 1/16W 5%
R366
80 BAYPOWON 35 DKPWROK #QBEN 57 DKQBUFEN# 35 RING
36 QVCC0
22pF 25V
PCMVCC0 PCMVCC1 37 58
14,24,34,39 PCIINT#2 #EXACT0 #ACTOUT PCICACT# 24
C763
38
2
#EXACT1
39 JAVCC
42 JBVCC
40 GND1
15,45 JBSYA# #JBSYA
7,45 JBSYB# 41 #JBSYB
1
D GND1 D
10K 1/16W 5%
10K 1/16W 5%
R367
R368
RING
GND1
2
GND1 GND1
3VMAIN
上記抵抗は、本ICの近傍に配置することٛB R369 2.4K 1/16W 5%

E BAYID0 37 E
5VMAIN
R370 100K 1/16W 5%

FDATCH# 3
PMUVCC
1
R372
F F
61 POWERON 100K 1/16W 5%
11 SYSPWR
11 POWERGOOD2
2
MAINON# 4,74
2200pF 25V
2200pF 25V
2200pF 25V
C490
C492
1
1
C491
ESD対策用
2
名
GND1
ANISE-E2 04
称
本コンデンサはRINGのピンのすぐそばに配置すること
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
RING -2 設計
日
調査
容
承認
|
57 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VMAIN
A KATFINT# A
1
M35
56,59 RSTDRV# R928
24,34,51,56 IOR# 10K 1/16W 5%
24,34,51,56 IOW# SD0 SD[0:15] 16,24,51,56,59,60
24 KBCCS# 56 CLK4M 28 XIN DQ0 70
3
29 69 SD1
2
XOUT DQ1 SD2 Q115
DQ2 68 1
67 SD3 2SC2412K
DQ3 SD4
25 RESET DQ4 66
15 65 SD5
2
RD# DQ5 SD6
14 WR# DQ6 64
63 SD7
DQ7 65 ATFINT#
CLM#0 CLM#[0:15] 9
16,24,51,56,59 SA[0:19] 16 S0 P00 54
SA2 17 53 CLM#1
B A0 P01 CLM#2
B
P02 52
51 CLM#3
P03 CLM#4
FANON 27 P40 P04 50
R471,R472,R474,R684は実装/リザーブにかかわらずシルク必要ٛB 26 49 CLM#5
P41 P05 CLM#6
13 P54 P06 48
12 47 CLM#7
KATFINT# P55 P07
11 46 CLM#8
9 KSHIPID0 P56 P10
10 45 CLM#9
9 KSHIPID1 P57 P11
1 44 CLM#10
P60 P12 CLM#11
80 P61 P13 43
79 42 CLM#12
P62 P14 CLM#13
78 P63 P15 41
SYSID4 77 40 CLM#14
SYSID4 SYSID5 P64 P16 CLM#15
SYSID5 76 P65 P17 39
SYSID6 75
SYSID6 P66
74 P67
C C
P20 38 HTKYSMI 56
P21 37
36 KSMBALT#
P22 KSMBALT#
24 CNVSS P23 35
P24 34
P25 33 CAPS 57
GND1 32
P26 NUM 57 5VMAIN
72 VREF P27 31 SCRL 57
73 RM98
AVSS ROW#0 ROW#[0:7] 9
P30 62
61 ROW#1 8 ARRAY 1
P31 ROW#2 3 KDATA
TP25 P32 60 3 KCLOCK 7 2
59 ROW#3 6 3
HCL2 P33 ROW#4 KSMBALT#
P34 58 KATFINT# 5 4
D P35 57 ROW#5 D
56 ROW#6
P36 ROW#7 10Kx4 1/32W 5%
P37 55
TP26 5VMAIN
HCL1 IRQ1 IRQ[0:15] 6,24,35,51,60
P42 23
22 IRQ12
P43 RM90
P44 21 KBINIT# 23
P45 20 KBA20G 23 ARRAY
71 VCC P46 19 KBCSCI 24,59
GND1 18 1 8
P47 MCCS# 24 9 KSHIPID1
1000pF 25V
1000pF 25V
P70 9 KGPDATA 6 23 KBA20G 2 7
1
1
0.1uF 10V
C496
C497
C495
P71 8 KMDATA 3 9 KSHIPID0 3 6

P72 7 KDATA 3 23 KBINIT# 4 5
P73 6 KGPCLOCK 6
TP41, 5
2
2
P74 KMCLOCK 3
E TP42は下図のように隣接して配置することٛD 4 100Kx4 1/32W 5% E
P75 KCLOCK 3
10mm以下 30 VSS P76 3 SMBDATA 49,65
P77 2
SMBCLK 49,65
HCL1 HCL2 GND1
RM97
GND1 1 ARRAY 8
5VMAIN 3 KMDATA
3 KMCLOCK 2 7
6 KGPDATA 3 6
6 KGPCLOCK 4 5
M38867 5VMAIN 3VMAIN
10K 1/16W 5%
10K 1/16W 5%
10K 1/16W 5%
2
R382 1
RM132 10Kx4 1/32W 5%

R381
R383
F ARRAY F
1 8
2 7
3 6
1
SYSID4 65 ATFINT# 4 5
SYSID5
RESERVE
SYSID6
100Kx4 1/32W 5%
GND1
1
左記の抵抗は実装/リザーブにかかわらずシルク必要ٛB 74AHCT245 and M38867 P76,P77 is 5V tolerant.

r 10K 1/16W 5%
r 10K 1/16W 5%
r 10K 1/16W 5%
R384
R385
R386
名
ANISE-E2 04
2
称
G 図
G
提出先
C1CP051300-X4
番
GND1 ﾍﾟ
KBC 設計
日
調査
容
承認
|
58 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
M37
16,24,51,56,58 SA[0:19] SD[0:15] 16,24,51,56,58,60
SA0 45 29 SD0
SA1 A0 D0 SD1
25 A1 D1 31
SA2 24 33 SD2
SA3 A2 D2 SD3
23 A3 D3 35
A SA4 22 38 SD4 A
SA5 A4 D4 SD5
21 A5 D5 40
SA6 20 42 SD6
SA7 A6 D6 SD7
19 A7 D7 44
SA8 18 30
SA9 A8 D8
8 A9 D9 32
SA10 7 34
SA11 A10 D10
6 A11 D11 36
SA12 5 39
SA13 A12 D12
4 A13 D13 41
SA14 3 43
SA15 A14 D14
2 A15
SA16 1 9
SA17 A16 N.C
48 A17 N.C 10
24 SA18 17 A18 N.C 13
N.C 14 5VMAIN
B 56,58 RSTDRV# 12 RST# N.C 16 B
24 BIOSCS# 26 CE# RY/BY# 15
24,34 MEMR# 28 OE#
24,34 MEMW# 11 WE# VCC 37
47 BYTE#
1
0.1uF 10V
C498
27
2
VSS
VSS 46
MBM29F400TA-12PFTN
GND1 GND1
C C
PMUVCC
1
2
3
4
RM134
ARRAY
100Kx4 1/32W 5%
D D
3VSTD
8
7
6
5
3VSTD
D94 1SS400
10K 1/16W 5%
4,56 LCDCL# BLID 24

1
D95 1SS400
R389
4,57 SUSSW# BSRBTN# 24

2
E 3VSUS E
10K 1/16W 5%
Q114
12,24,32,41,49 BSMBCLK
2SK3019
1
56 RIOUT# 2 3 BRIOUT# 24
R926
R391
1
11,26,74,76 SUSC# KBCSCI 24,58
2
r0 1005
Reserve
BKBCSCI2 24,65
Q113
rDTC144EEA
F F
24 SMBCNT2
RESERVE
名
GND1 ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BIOS ROM,MISC 設計
日
調査
容
承認
|
59 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
3VSUS
A A
R392
10K 1/16W 5%
M41
[RS-232]
23 5VMAIN
STBY
3
5 EN#
Q14
1 2SK3019 RM94
26,47,74 SUSA# 7 22 ARRAY
51 RTS1# DIN1 DOUT1 RTSA 3,14 6,24,35,51,58 IRQ[0:15]
8 21
2
B 51 DTR1# DIN2 DOUT2 DTRA 3,14 IRQ5
B
51 SOUT1 9 DIN3 ROUT3 20 SOUTA# 3,14 1 8
IRQ3 2 7
19 10 IRQ7 3 6
3,14 CTSA RIN1 DOUT1 CTS1# 51 IRQ4
3,14 DSRA 18 RIN2 DOUT2 11 DSR1# 51 4 5
GND1 17 12
3,14 SINA# RIN3 DOUT3 SIN1 24,51
16 13 10Kx4 1/32W 5%
3,14 DCDA RIN4 DOUT4 DCD1# 51
15 RIN5 DOUT5 14 RI232# 51,56
RM95
R393 ARRAY
6 C1+
3,14 RIA 2K 1/16W 5% 24 IRQ6 1 8
C929 C1- IRQ14 2 7
1 2 IRQ12 3 6
3VSUS 2 IRQ1 4 5
0.1uF 10V C2+
4 C2-
CM21 10Kx4 1/32W 5%
C 0.1uFx4 16V 3VSUS C
1 8 28 C3+
2 7 26 C3-
3 6
4 5
1 VDD VCC 3
1
0.1uF 10V
C505
25 27
2
VSS GND
1
D8 RM96 5VMAIN
16,24,51,56,58,59 SD[0:15]
r RB521S-30 GND1 SN75LV4737ADB
ARRAY
10 9
2
D D
Reserve SD7 1
SD3 2
GND1 GND1 GND1
SD5 3
SD1 4
SD0 5
SD4 6
SD2 7
SD6 8
E E
10Kx8 1/20W 5%
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
RS232C DRV 設計
日
調査
容
承認
|
60 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A 3VSTD A
POW1 3VSTD
D9
R395
10K 1/16W 5%
1SS400
LLB# 24
TP27
M87
1
Q15
100K 1/16W 5%
4 1 5 VIN VOUT 1 3VSTD
B 3 S D 2 B
Q16 5
R397
57,74 PLLB 1 2SK3019 R396 6
3
2
G
2
470K 1/16W SI3457DV C507

0.1uF 25V 3 4
CD VOR RSMRST# 4,24
VSS
0.01uF 16V
(Td=57ms)
1
GND1 C509 R398 S-873325BUP-ALA-T2
1
4.7uF 25V + C508 C513
2
47K 1/16W 5%
C510
15uF 10V r2200pF 25V
2
2
2
RESERVE
3
Q17
C 1 2SK3019
C
57 POWERON
2
GND1
GND1
D13 1SS400
57 POWERON 1 2
PMUVCC RTCVCC
2
D10
D 1SS400
D
R399
TP28
1
RTC-BATT
1K 1/16W 5%
D11 R400
2 1 1 2
1SS400 2.4K 1/16W 5%

CN18
TP29
1 CL1
2
RTCBATCN
E TP30 E
CL2
GND1 GND1
CL1,CL2は近接させて、部品実装後も接触可能な場所に、配置すること。
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
3VSTD,RTCVCC,LLB# 設計
日
調査
容
承認
|
61 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
RESET 設計
日
調査
容
承認
|
62 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
63 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BLANK 設計
日
調査
容
承認
|
64 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
M77 3VMAIN
BU9816FV
A 8 A
100K 1/16W 5%
24,44,46,57 32KCLK CLK
R642
13 STOPB(RST)
24,57 PWROK
12 AD1 OD1 3 ATFINT# 58
11 AD2 OD2 4
B 5VSUS M78 B
10 AD3 OD3 5
1 +Vs R736 r 0 1005
R643
1
C693 2 1 2 09 6 1 2
Vo AD4 OD4 BKBCSCI2 24,59
2.2K 1/16W 5%
0.1uF 10V
2
3 GND
3VSUS
GND1 LM45CIM3 14 2
VDD SCL SMBCLK 49,58
1
C695 C696
7 GND SDA 1 SMBDATA 49,58
0.1uF 10V 0.1uF 16V
2
C C
GND1 SSOP-14pin
GND1
BU9817FV
Adress : 1001 111x TP31

D D
FANVCC
5VMAIN
Q23 CN19
4 1 01 +
S D 2
5
10K 1/16W 5%
6 02 -
2
3
G
0.1uF 10V
FAN CN
SI3457DV
R417
C529
E E
2
1
R418
1 2
1K 1/16W 5%
Q61 Q24
2SK3019 2SK3019
56 KBFANON
GND1
F F
GND1 GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
FAN 設計
日
調査
容
承認
|
65 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
Anise-E2 POWER
A A
PAGE CONTENTS DCIN 16V 3VSUS 3.3V
4000 mA 5000 mA
(内層分割) (内層分割)
66 POW INDEX
POW1 16V 3VMAIN 3.3V
67 DC-IN 5000 mA 3000 mA
68 BATTx_CN BATT1 12V 5VSUS 5V
5000 mA 8000 mA
B 69 POW1,BTxDCHG B
70 BTxVOL BATT2 12V

5000 mA
5VMAIN 5V
4000 mA
71 ACON,BTxALM
CHARGE1 12V CPUVCC 1.35V
72 5VSTB,PMUVCC,VREF 5000 mA
(内層分割)
12000 mA
(内層分割)
73 SCONTx CHARGE2 12V CPUBUSVCC 1.5V

5000 mA 2500 mA
74 PMU
C C
75 BUS SW PMUVCC 5V PLLVCC 2.5V
1000 mA
10 mA (3mm)
(1mm)
76 5VSUS,3VSUS
VAVR 3.3V
77 CPUVCC 10 mA
(1mm)
78 CHARGER VREF1.2 3.3V
GND1 0V
5 mA
(0.5mm)
79 CPUVCCP,PLLVCC
D 80 5VMAIN,3VMAIN,BAYVCC D
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
POW INDEX 設計
日
調査
容
承認
|
66 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
TP65
DCIN
D60 DCIN
RB053L-30
EXDCIN 2 1
2 1
1
D61
RB053L-30 + C812
47uF 25V
B B
2
GND1
CN23
- 02
C C
POW1
+ 01
GND1
SUB BAT CN
R798
2 1
TP66
6.8K 1/10W 5%
SUBBATT SUBBAT TP
D Q74 D
4 1 2 1
S D 2
5 D62
470K 1/16W 5%
2
6 RB053L-30
3
G
SI3457DV
R799
1
M93
3
2 VDD Q116
5 CD OUT 1 1 2SK3019
E E
3
2
GND
S-80761SL
GND1
3
Q76
56 SUBON 1 2SK3019
2
3
Q77
F F
77,81 SUSB 1 2 2SK3019
GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
DC-IN 設計
日
調査
容
承認
|
67 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A CN24 A
BATT1
VAVR
01 1
02 2 VSENSE1 70,73
1
03 3 SCONT1 73
R801
PMUVCC
04 4 BATTM1+ 10K 1/16W 0.5%
5 Q78
05 BT1IN 74 TP0610T
2
R802
06 6 1 2 3 2 R803
BATTM1+ 1 2 BT1TEMP 74
07 7 BT1CLK 75 100 1/16W 5% 100 1/16W 5%
B R804 B
8 1 2
1
08 BT1DAT 75
2
C813
2
9 470K 1/16W C815
09 2
1
220pF 25V C814
10 C816 C817 220pF 25V
1
10 BT1ID 74,75 0.1uF 25V
1
4.7uF 25V 0.1uF 25V
1
2
GND1
BAT CN
2
1st BATTERY R805
1K 1/16W 5%
GND1 GNDA GND1
GNDA
1
Q79
C C
3
2SK3019
※C537のﾊﾟﾀｰﾝは内層で接続せずに表面層ٛﾉて CN20 1
と接続すること。
2
GND1
VAVR
D D
BATT2
1
R806
10K 1/16W 0.5%
PMUVCC
2
Q80
7,74 BT2IN BT2IN 7,74 R807
R808 TP0610T 1 2
7 BATTM2+ BT2TEMP 74
7 BATTC7 2 1 3 2
100 1/16W 5%
E 100 1/16W 5% E
R809
2
1 2 C819
1
2
C820 C818
470K 1/16W 220pF 25V
0.1uF 25V
1
220pF 25V
1
C821
C822
1
4.7uF 25V BT2ID 74,75

0.1uF 25V
2
GND1
2
2ND BATTERY R810

1K 1/16W 5% GNDA
GND1
1
F Q81 F
3
2SK3019
※C542のﾊﾟﾀｰﾝは内層で接続せずに表面層にて CN7 1
と接続すること。
2
GND1
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BATTx_CN 設計
日
調査
容
承認
|
68 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
TP67 TP68
GND1 GNDA
R811
A TP69 A
1 2
POW1
DCIN POW1
0 1/8W
POW2
2 1
GND1 GNDA
D63
RB053L-30
TP70 F1
2 1 1 2
BATT1
D64 1.6A 24V
RB053L-30
B B
BATT1 CHARGE1
R812 D65
1 2 2 1
PMUVCC
1
1
15m 1W 1% D1FH3
R813 R814
D66
150 1/16W 0.1% M95MAX472CSA 150 1/16W 0.1% 2 1
D1FH3
2
2
1 *SHDN OUT 8 BT1DCHG 74
2 NC VCC 7
C C
3 RS+ RS- 6
4 GND SIGN 5 BT1SIGN 74
D67
1
2
C823 R816 1
6.8K 1/16W 0.1% C824
0.1uF 25V
3
2
4.7uF 10V
1
2
1
TP71
GNDA
BATT2 DAP202K
GNDA
D D
BATT2
D69
CHARGE2
DAN222
R817 D68
1 2 2 1 01
15m 1W 1% D1FH3 03
2
R818 D70 02
R819 2 1
150 1/16W 0.1%
M96 MAX472CSA 150 1/16W 0.1% D1FH3
1
1 8
1
*SHDN OUT BT2DCHG 74

E E
2 NC VCC 7
3 RS+ RS- 6
4 GND SIGN 5 BT2SIGN 74

2
C825
0.1uF 25V
1
1
R821
C826
6.8K 1/16W 0.1%
4.7uF 10V
1
GNDA
※
2
F F
GNDA
M53,R430～R432は極力近くに配置し、最多距離でパターンをひくこと。
※
M54,R435～R437は極力近くに配置し、最短距離でパターンをひくこと。
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
POW1,BTxDCHG 設計
日
調査
容
承認
|
69 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
R822
68,73 VSENSE1 2 1
A 1K 1/16W 5% A
VAVR
130K 1/16W 0.1%

1
POW1
2
R823 R825
R824
470K 1/10W 0.1% R826 2 1
1 2
2
300K 1/16W 0.1%
2
R827 220K 1/16W 5%
1
M97A
100K 1/16W 5%
M97B
3
2 2
Q82 -
1
B B
1 2SK3019 6 6 1 1 BT1VOL 74
-
R828
7 1 2 3 +
2
7 3
2
5 + 130K 1/16W 0.1% R829
5 TLC27L4CPW
200 1/16W 5%
330K 1/16W 0.1%

1
TLC27L4CPW
1
C827 R831
R830
470pF 25V 300K 1/16W 0.1%
1
C828
2
2
VS1ALMIN 71 4.7uF 10V
2
C POW-OP C
GNDA GNDA GNDA
4
4
R832
1
1 2 M97E
7,73 VSENSE2 VAVR C829
TLC27L4CPW
1K 1/16W 5%
11
0.1uF 25V
D D
2
11
1
R833
130K 1/16W 0.1%
1
POW1
R835
R834 2 1
2
470K 1/10W 0.1% R836
1 2 300K 1/16W 0.1%
2
GNDA
2
R837 220K 1/16W 5%

M97D
100K 1/16W 5%
M97C
3
13 13 -
Q83
1
E 1 2SK3019 9 9 14 14 BT2VOL 74 E
-
R838
8 1 2 12 +
2
8 12
1
10 + 130K 1/16W 0.1% R839
10
TLC27L4CPW 200 1/16W 5%
2
TLC27L4CPW
2
R840
2
C830
1
330K 1/16W 0.1%

470pF 25V R841
1
1
C831
1
VS2ALMIN 71 300K 1/16W 0.1%

4.7uF 10V
2
2
F F
GNDA GNDA GNDA
称
ANISE-E2 04
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BTxVOL 設計
日
調査
容
承認
|
70 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
DCIN VREF1.2 PMUVCC
B M98B B
M98D
6 -
3
1 ACON 57,74 11 + VCC
R842
2 1 7 + 13
1
12K 1/16W 0.5%
10 -
1
C832
TS3704IP GND
12
2
R843 0.1uF 10V
C833
2
TS3704IP
1.2K 1/16W 0.5% R844
0.01uF 25V 1 2
1
2
51K 1/16W 5%
C C
GNDA
GNDA
VREF1.2
VREF1.2
D D
R845
M98A 2 1
3.3M 1/16W 5%
4 -
2 BT1ALM 74,78
R846
70 VS1ALMIN 2 1 5 +
390K 1/10W 0.5% M98C
200K 1/16W 0.5%
TS3704IP R847
1
70 VS2ALMIN 2 1 9 +
2
C834 R849 390K 1/10W 0.5%

R848
E 14 BT2ALM 74,78 E
2 1
200K 1/16W 0.5%

0.01uF 25V
1
8 -
1
3.3M 1/16W 5%
0.01uF 25V
C835
2
TS3704IP
R850
2
1
GNDA
GNDA
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
ACON,BTxALM 設計
日
調査
容
承認
|
71 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
TP72
PMUVCC
POW1 POW-OP PMUVCC 3.5V / 10mA
M99 S-81235SG-QI
VREF1.2
1.225V / 50uA
3
R851
1 2 2 VIN VOUT 3 1 2
B 27K 1/16W 5%
B
2
4
2
D71
0.1uF 25V
C837
GND
2
5 + C838
1SS226 C839
C836
47uF 6.3V 1 0.1uF 10V
1
0.1uF 10V
1
M100
LM4041DIM3-1.2
3
一点アース
GND1 GND1 GND1
一点アース
GNDA
C C
※C557,C560はS-81235SG-QIの近傍に配置し最短でパターンٛ凰ﾐくこと。
※C558のGND1とS-81235SG-QIのGND1を一点アースٛﾉすること。
※LM4041DIM3-1.2,R469,C559はM56(TLC3704CPW)の近傍に配置すること。
D 3.3V / 5mA D
POW-OP
VAVR
M101
8 INPUT OUTPUT 1
SENSE 2
2
0.1uF 25V
2
10uF B 16V
1 R852
C840
TAP 6
1
3 r 1.8K 1/16W 5%
SHUTDOWN
C841
7
2
FB
E E
1
4 GND
ERROR 5
LP2951CMM-3.3
GNDA
GNDA
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
5VSTB,PMUVCC,VREF 設計
日
調査
容
承認
|
72 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
POW1 POW1
D72 D73
DAN222 DAN222
01 01
Q84 03 Q85 03
R853 TP0610T R854 TP0610T
68,70 VSENSE1 2 1 2 3 02 7,70 VSENSE2 2 1 2 3 02
2.4K 1/16W 5% 2.4K 1/16W 5%

1
1
C842 C843
1
1
C C
2
4700pF 25V POW1 R855 4700pF 25V POW1 R856
2
2
10K 1/16W 5% 10K 1/16W 5%
GND1 GND1
1
SCONT1 68 SCONT2 7
1
3
470K 1/16W
2
R857 Q86 Q87
1 2SK3019 1 2SK3019
470K 1/16W
R858
2
2
1
1
2
R859 R860
1
10K 1/16W 5% 10K 1/16W 5%
D GND1 D
GND1
2
2
57 BT1SWON 57 BT2SWON
GND1
GND1
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
SCONTx 設計
日
調査
容
承認
|
73 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
X6 4MHz
PMUVCC
FAR101 X1 01
M102
X2 03
A MB89567 A
7.5K 1/16W 5%
7.5K 1/16W 5%
X
2
02 MB89P568
1
R861
R863
3.3M 1/16W 5%
43 X0 P00/AN0 28 BT1VOL 70
GND1
R862
P01/AN1 27 BT2VOL 70
26
1
P02/AN2 BT1TEMP 68
32.768kHz 25
2
X7 P03/AN3 BT2TEMP 68
44 X1 P04/AN4 24 BT1DCHG 69
23 R864 1K 1/16W 5%
P05/AN5 BT2DCHG 69
X24001 P06/AN6 22 2 1 BT1IN 68
X2 01 40 X0A P07/AN7 21 2 1 BT2IN 7,68
1
04 C844 R865 1K 1/16W 5%
X X1
38 C845
R866 P10/INT10 BT1ALM 71,78
2 1 41 36 0.47uF 10V 0.47uF 10V
X1A P11/INT11 BT2ALM 71,78
35
2
B P12/INT12 SUSC# 11,26,59,76 B
1
P13/INT13 34 MAINON# 4,57
C846 C847 0 1005 33
P14/INT14 SUSA# 26,47,60
32 GND1
10pF 25V 10pF 25V P15/INT15 ACON 57,71
31
2
2
P16/INT16
P17/INT17 30
GND1 GND1
R867 PMUVCC
PMUD[0:3] 57
2 1 39 45 PMUD0
57 PCURST# RST P20/SI
46 PMUD1
1K 1/16W 5% P21/SO PMUD2
65 C0 P22/SCK 47
64 48 PMUD3
r 100K 1/16W 5%
C1 P23/PPG1
2
P24/INT20 49 PMUSMI 57
P25/INT21 50 PRM# 57
P26/INT22 51 PARST# 57
P27/INT23 52 PE# 57
R868
42 MODA
C C
1
P40/WTO/TO11 56 BT1SIGN 69
P41/HCK/TO12 57 BT2SIGN 69
P42/PTO1/EC1 58
GND1 59
P43/PTO2/PPG2
P44/UCK/SCK2 60 PCURDY# 57
1
66 V0 P45/UO/SO2 61
R869 62
P46/UI/SI2 BT1ID 68,75
51K 1/16W P47/PWC 63 BT2ID 68,75
SLCDC[0:2] 4
1
67 70 SLCDC0
2
V1 COM0 SLCDC1 R870

COM1 71
1
72 SLCDC2
R871 COM2 0 1005
COM3 73
51K 1/16W SLCDS[0:8] 4
D PMUVCC D
22K 1/16W 5%
68
2
V2 SLCDS0
SEG0 74
2
75 SLCDS1
2
SEG1 SLCDS2
SEG2 76
2
SLCDS3 GND1 PMUVCC

R872
SEG3 77
R873 69 78 SLCDS4
V3 SEG4 SLCDS5 RM133
51K 1/16W SEG5 79
80 SLCDS6
1
SEG6 ARRAY
1 SLCDS7
VAVR SEG7
1 8
1
2 7
19 2 SLCDS8 3 6
AVR P50/SEG8
1
C848 3 4 5
P51/SEG9
P52/SEG10 4
4.7uF 10V 5
P53/SEG11 100Kx4 1/32W 5%
6
2
P54/SEG12
E P55/SEG13 7 PLB 57 E
PMUVCC GNDA 8 RM127
P56/SEG14 PLLB 57,61
10K 1/16W 5%
20 AVcc P57/SEG15(LLB) 9 8 1
1
1
C849 7 2
6 3
4.7uF 10V 29 10 5 4
AVss P60/SEG16
11
2
P61/SEG17
R876
P62/SEG18 12
PMUVCC 14 100kX4 1/32W 5%
2
GNDA P63/SEG19
P64/SEG20 15 BT1SWRQ 57
37 C P65/SEG21 16 BT2SWRQ 57
P66/SEG22 17 MAINCHG 78
PMUVCC 18
P67/SEG23 CHGHMD 78
53 Vcc
1
C850 C851
P30/SCL 54 ESCL 75
0.1uF 10V 0.1uF 10V 13 55
F Vss P31/SDA ESDA 75 F
2
GND1 GND1
SQFP-80pin
MB89567
※ X5,X6,C568,C569,R478,R483はMB89567の近くに配置し、最短のパターンで引くこと。
名
ANISE-E2 04
※ MB89567の40,41,43,44ピンはGND1でｶﾞｰﾄﾞすること。称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
PMU 設計
日
調査
容
承認
|
74 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
PMUVCC
03
03
D74 D75 M103
B B
DAN222 DAN222 SN74CBT3253
01
02
01
02
6 1B1 1A 7 ESCL 74
7 BT2CLK 5 1B2
68 BT1CLK 4 1B3
3 1B4
10 2B1 2A 9 ESDA 74
7 BT2DAT 11 2B2
C C
68 BT1DAT 12 2B3
13 2B4
5VSTB
2
1
D76 D77 14 16
S0 VCC
DAP202K DAP202K
2 S1
1
C852
1 OE1# 0.1uF 10V
3
2
15 OE2# GND 8
D D
GND1
CBT3253
GND1
68,74 BT1ID
GND1
68,74 BT2ID
E E
F F
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
BUS SW 設計
日
調査
容
承認
|
75 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
5.0V / 7.5A TP73

L11 5VSUS
Q88 CEP125-4R0MH R877
5VSUS
8 1 1 2 2 1
A 7 D S 2 A
6 3 20m 1W 1%
5VSTB
5
R878 4 R879
POW1 G
2 1 2 1
uPA1707G
0 1005 20m 1W 1%
Q89
1
F2 C855
1
2 1 8 1 + +
7 2 C853 C854
4.7uF 10V
D S
5
6
7
8
6.3A 60V 6 3 Q90
1
C856 5
4.7uF 10V
2
D
C857 + + 4
uPA1707G
0.1uF 25V G 150uF 6.3V 150uF 6.3V
C858
G
0.1uF 25V
S
C859
2
1
uPA1707G
M104
C860
2
2
23
22
2
GND1
3
2
1
B GND1 D78
B
VCC
VL
GND1 GND1 GND1
00.03.03 RB521S-30
22uF 20V
22uF 20V
12 GND1
SHDN D79 D80
C861,C864変更:0.1uF 16V 1005
5
6
7
8
1
18 Q91
(CAF85-F1C1003Z)
RB151L-40F
RB151L-40F
BST5
D
16
uPA1707G
DH5
S
2
C861
13 0.1uF 16V
2
ON5
17
3
2
1
LX5
1
11,26,59,74 SUSC# 3 ON3
DL5 19
一点アース
C GND1 C
MAX786
15
100K 1/16W 5%
CS5
2
FB5 21
L12 TP74
Q92
2
CEP125-6R0M R881
R880
4 D1 F3 3VSUS
D81 1 2 8
7
1
2
1 2 1 2
3.3V / 5A
1
RB521S-30 D S 3VSUS
5 4A 24V 6 3 16m 1W 1%
D2
1
22uF 20V
5
2
GND1 25 + 4
0.1uF 25V
1
BST3 G
GND1
C863
C862
uPA1707G
2
2 SS3
2
D C864 D
5
6
7
8
1
0.1uF 16V GND1 GND1 Q93
1
14 D82 + + C867
RB151L-40F
SS5
D
C865 C866
1
uPA1707G
150uF 6.3V 150uF 6.3V
G
27
S
DH3
2
2
0.01uF 25V
0.01uF 25V
4.7uF 10V
2
2
LX3 26
3
2
1
2
C868
C869
1
DL3 24
一点アース
GND1
1 GND1
CS3
FD3 28
PGND
GND1
SYNC
E E
GND
REF
※C575,C576はR512,R514の近傍に配置し、最短でパターンをひくこと。
20
11
10
9
※C586,R587はR517の近傍に配置し、最短でパターンをひくこと。
2
※C580,C581はQ35,Q36の近傍に配置し、最短でパターンをひくこと。
0.22uF 10V
GND1
C870
※C583,C584はQ41の近傍に配置し、最短でパターンをひくこと。
1
GND1 ※Q37,Q38とD32,D33のGND1は一点アースにすること。
F F
00.03.03 ※Q42とD36のGND1は一点アースにすること。
C870変更:0.22uF 10V
1608(CAF70-F1A2203Z) ※R512,R514からSB3052Pの15,21ピンは最短で等長/等太さでパターンをひくこと。
(C761,C762と同じ部品)
※R517からSB3052Pの1,28ピンは最短で等長/等太さでパターンをひくこと。
※SB3052Pの16,19,24,27ピンからQ35～Q38,Q41,Q42の4ピンへは最短でパターンをひくこと。
名
ANISE-E2 04
称
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
5VSUS,3VSUS 設計
日
調査
容
承認
|
76 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
5VSUS COREVCCIN
F4
2 1
5
6
7
8
5
6
7
8
6.3A 60V
1
C871 C872 C873
A
A A
uPA1707
uPA1707
4.7uF 25V
0.1uF 25V
D
TP75
P3=1.35V 11.7A C
+ + +
CPUCOREVCC
C874
C875
150uF 6.3V
150uF 6.3V
150uF 6.3V
G
S
S
CPUCOREVCC
Q94
Q95
2
2
2
2
Ce=1.60V 9.6A
3
2
1
3
2
1
L13 R882
CEP125-1R0MH
1 2
5m 1W 1%
1 2
H
GND1
R883
10m 1W 1%
220pF 25V
220uF 2.5V(POS)
220uF 2.5V(POS)
1 2
5
6
7
8
5
6
7
8
1
RB151L-40
RB151L-40
220uF 2.5V(POS)
220uF 2.5V(POS)
220uF 2.5V(POS)
220uF 2.5V(POS)
4.7uF 10V
C877
+ + + + + +
uPA1707
uPA1707
D
C876
B B
D83
D84
2
S
C878
C879
C880
C881
C882
C883
Q96
Q97
2
g1
3
2
1
3
2
1
B GND1
GND1
COREVCCIN
d1 d2 【Hにある部品の配置について】
CPUの周辺にバラして配置すること
100K 1/16W 5%
SUSB 67,81
1
M105 【A,B,Cにある部品の配置について】
D85 D86
C 00.03.03 互いに近傍に配置し、電源制御IC近傍に置くこと C
R884
1 2 1 2
かつ、VIAのことを考慮して部品間隔は広いめにとること
3
C885変更:0.1uF 16V
5600pF 50V
2SK3019
2 RUN/SS TG 24
2
RB521S-30 RB521S-30 1005 (CAF85-F1C1003Z)

【Bにある部品の配置について】
C884
Q98
1 SW 22
2
3
同一面上に配置すること
2SK3019
19
2
BG
【Cにある部品の配置について】
Q99
26,32,41,43,54,57,80 SUSB# 1
2
C885
0.1uF 16V
LTC1736と同一面上に配置すること
2
GND1
【Eの部品の配置について】
1
1
10 1/16W 5%
10 1/16W 5%
28 VID0 11 VID0 BOOST 23
電源制御ICの接続端子近傍に置くこと
1
12 D87
28 VID1 VID1 RB521S-30
D 【Fにある部品の配置について】 D
R942
R941
28 VID2 13 VID2 1736IntVcc
電源制御ICの接続端子近傍に置くこと
2
28 VID3 14 VID3
20
【Aの配線について】
2
INTVcc
28 VID4 15 VID4
16
電源ラインで3Aのパターン幅、ビア数で配線すること
4.7uF 10V
VIDVCC
1
LTC1736 【Bの配線について】
C886
27 VGATE 1 2 6 PGOOD
COREVCCIN R885 0 1/16W
00.03.03 電源ライン、平滑コンデンサ±端子で20Aのパターン幅、ビア数で
g2
2
PGND 18
17 EXTVCC 抵抗追加:10 1/16W 5% 配線すること
(CAA30-Q1J10R0J)
1736IntVcc
SENSE+ 8 【Cの配線について】
電源ライン、平滑コンデンサ±端子で15Aのパターン幅、ビア数でE
1000pF 25V
1 2 4 FCB
1
E
1736IntVcc R886 0 1/16W
配線すること
C887
Reserve
1 2 7
【dのパワーMosFETのゲート信号の配線について】
2
160K 1/16W 0.5% res
SENSE-
1
R887 r0 1/16W
電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ
330pF 25V
Vosens 10
0.5～1.0mmで同一かつ均一で、最短で配線すること
1
GND1
Reserve
C888
F 【Eの部品の配線について】
R888
21 VIN
9
2
VFB
1 Cosc 最短でパターンを引くこと
3 ITH グランドは制御ICの5pinと一点アースすること
1
33K 1/16W 5% 330pF 25V
100pF 25V
1
5 SGND 【gの下側パワーMosFETとパワーダイオードのグランドへの配線について
C890
C889
F F
g1,g2はそれぞれ一点アースにてグランドに配線すること
68K 1/16W 0.5% res
2
1
56pF 25V
0.1uF 25V
12
1
LTC1736
できればg1,g2,g3で一点アースすることが望ましい
100pF 25V
C891
C892
Reserve
また、g1,g2,g3には他のグランドを接続せず直接グランド層に落とすこと
C893
R889
補強のグランドにも接続しないこと
R890
2
GND1
E 名
ANISE-E2 04
称
G 【他回路の配線とBの部品・配線について】図提出先
G
パターン・部品下の全層に対し、周波数の早い信号、インピーダンス C1CP051300-X4
の高い信号、重要な信号のパターンをを配線しないこと番
ﾍﾟ
CPUVCC 設計
日
調査
容
承認
|
77 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
DCIN
CHARGE1
Q100
TPC8102
L14 R891
1 8 1 2 2 1 1 2
2 S D 7
1
C894 3 6 CDRH104R-33uH D88 75m 1W 1%
2
+ RB053L-30
0.1uF 25V 20%

5
22uF 20V
4 G
B B
1
C896 C897
C895
1
2
+ +
M106 D89
100uF 16V 20%
100uF 16V 20%

MBRS130LT3
2
1 24 CHARGE2
IN2 IN1
74 MAINCHG 10 CTL VCC 20
4.7uF 25V
C898 C899
R892 R893
C900
2 1 1 2 5 -IN5 -IN2 23 2 1 1 2
10K 1/16W 5% 0.033uF 50V 10K 1/16W 5%

0.033uF 50V
6 22 GND1 GND1
1
FB3 FB1
0.1uF 25V 20%
C R894 C
C901 R895 2 1 1 2
2 VB1 -IN1 21 2 1 1 2
D90 75m 1W 1%
2
0.033uF 50V 10K 1/16W 5% RB053L-30

C902
8 VB2 GND 19
GND1
2
MB3814
1
C903 7 18
VB3 OUT
0.1uF 25V 20%
1
11 VREF CS 17
68K 1/16W 0.5%
1
C904 R899
24K 1/16W 0.5% 56K 1/16W 0.5%
24K 1/16W 0.5% 56K 1/16W 0.5%
2
9 SEL -IN3 16 2 1 1 2
C905
0.033uF 50V 10K 1/16W 5%
0.1uF 25V 20%
D D
R896
R897
0.1uF 25V 20%
3 15
1
CT FB2
1
C906
R898
2
C907
R900
1
4 14 1 2 2 1 GND1
270pF 25V 5%
RT -IN4
2
2
15K 1/16W 0.5%
R901 10K 1/16W 5%

R902
R904
15K 1/16W 5%
0.033uF 50V
C908
12 13
2
68K 1/16W 0.5% IN4 IN3

R905
R903
1
GND1
GND1
R906
3
1 2
E Q101 PMUVCC E
74 CHGHMD 1 R907
2SK3019 1 2 24K 1/16W 0.5% R908
2 1
2
24K 1/16W 0.5% Q103

3
2SK3019 100K 1/16W 5%

GND1 Q102
1 1 Q104
3
2SK3019 PMUVCC 2SK3019

2
R909 1 BT2ALM 71,74

3
2 1
GND1 Q105
2
3
Q106 100K 1/16W 5%

1
2SK3019 2SK3019 注：・M55、ｾﾝｽ抵抗(R475,R480),ﾒｲﾝFET(Q22)は同じ面に配置すること。
1 Q107 GND1
2
・M55の20ﾋﾟﾝにあるC570はﾊﾟｽｺﾝであり、その近傍に配置すること。
3
F 2SK3019 F
2
GND1
1 BT1ALM 71,74 ・MB55からｾﾝｽ抵抗(R475,R480)へは同長さ、同太さ、最短になるようにひくこと。
2
・Q22のｿｰｽにあるｺﾝﾃﾞﾝｻ(C562,C563)はその近傍に配置すること。
GND1
・M55の18ﾋﾟﾝからQ22のｹﾞｰﾄまでは最短になるように引くこと。
・M55の19ﾋﾟﾝはC57のGND側と一点ｱｰｽ後GND1へ落とすこと。
名
ANISE-E2 04
称
G G
図提出先
C1CP051300-X4
番
ﾍﾟ
|
78 81
設計調査承認
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
A A
B B
C C
D D
D91
2.5V / 100mA
TP76
PLLVCC
3VMAIN 1SS400 PLLVCC
M107
NJM2370R05
8 VIN VOUT 5
2
E E
R910
100K 1/16W 5% 3
NC
1
2
C910 1 6
CONTROL NC C911
7
1
NC
10uF 16V B
0.1uF 10V
1
0.1uF 10V
2
1
2 GND NB 4
C909
2
VSP-8pin
2
GND1
0.01uF 25V
NJM2370R25
C941
F F
GND1
00.03.03
C909変更:10uF 16V B(CAF81-R1C1005K)
セラコン追加:0.01uF
25V(CAF34-F1E1002Z) 名
称
ANISE-E2 04
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
CPUVCCP,PLLVCC 設計
日
調査
容
承認
|
79 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
5VSUS 3VSTD 5VMAIN 3VSUS 3VSTD 3VMAIN

A A
M108 M109
26,32,41,43,54,57,77 SUSB# 1 VIN PWRGOOD 8 26,32,41,43,54,57,77 SUSB# 1 VIN PWRGOOD 8
2 DLY GND 7 2 DLY GND 7

B B
3 CURRENT VCC 6 3 CURRENT VCC 6
4 SWIN SWOUT 5 4 SWIN SWOUT 5
MB3841 MB3841
1
C913 C915
C912 C914
0.1uF 10V 0.1uF 10V
330pF 25V 470pF 25V
2
C C
GND1 GND1 GND1 GND1
5VSUS Q108
D uPA1815
BAYVCC D
2
3 1
6 S D 5
2
7 8
470K 1/16W
4.7uF 10V
2
C916
4 G
R911
1
E E
2
R912
2.2K 1/16W 5%
1
3
Q109
57 BAYPOWON 1 2SK3019
2
GND1
F F
称
ANISE-E2 04
G 図
G
提出先
C1CP051300-X4
番
ﾍﾟ
5VMAIN,3VMAIN 設計
日
調査
容
承認
|
80 81
1 2 3 4 5 6 7 8 9
1 2 3 4 5 6 7 8 9
1.5V/2.5A
A TP77 A
3VSUS
CPUBUSVCC
BUSVCC
Q110
uPA1815 TyP.=1.502V
F5 R913 2 L15 CDRH104-4R7MC
1 2 1 2 3 1 1 2
6 S D 5
30m 1W 1% 7 8
220uF 2.5V(POS)
1
2
4A 24V D92
10uF 16V B
1
2
4 + C918 C920
G
1
A
RB151L-40
4.7uF 10V 220PF 25V
0.1uF 10V
1
C919
C921
C917
2
1
2
2
B B
GND1 GND1 GND1 GND1

C
B
00.03.03
C917変更:220uF 2.5V (CAG91-D0E2200M)
C C
2
C922
0.01uF 25V
1
1
M110 R914
1 Ith/Run Pgate 6
d Q111
10K 1/16W 5%
2
2SC2412K
220pF 25V 5% 39K 1/16W 5%
1
1
D 2 GND Vin 5 D
1
2
R916
R915
Sns 4
3
3 Vfb
2
Q112 100K 1/16W 5%
2
1 2SK3019 R917
67,77 SUSB
0.1uF 10V
2
LTC1772 24K 1/16W 0.1%
1
1
e1 e2
2
C923
C924
1
GND1
2
E GND1 E
2
1
R918
C925
100pF 25V 27K 1/16W 0.1%
F3
1
【Aの配線について】
電源ライン、平滑コンデンサ±端子で1Aのパターン幅、ビア数で配線すること GND1
【Bの配線について】
F 電源ライン、平滑コンデンサ±端子で3.5Aのパターン幅、ビア数で配線すること F
【Cの配線について】
電源ライン、平滑コンデンサ±端子で2.5Aのパターン幅、ビア数で配線すること
【dのパワーMosFETのゲート信号の配線について】
電源制御ICに接続する各ゲート信号のパターン幅をそれぞれ0.5～1.0mmで同一かつ均一で、最短で配線すること
【eの部品の配線について】
最短でパターンを引くこと【A,B,Cにある部品の配置について】名
グランドは制御ICの2pinと一点アースすること互いに近傍に配置し、電源制御IC近傍に置くこと ANISE-E2 04
称
G 【Eの部品の配置について】 G
【他回路の配線とBの部品・配線について】図提出先
電源制御ICの接続端子近傍に置くこと C1CP051300-X4
パターン・部品下の全層に対し、周波数の早い信号、インピーダンス番
の高い信号、重要な信号のパターンをを配線しないこと【Fにある部品の配置について】版年月設計調査承認変更内ﾍﾟ
電源制御ICの接続端子近傍に置くこと設計
日
調査
容
承認
|
81 81
1 2 3 4 5 6 7 8 9

Fujitsu Siemens Lifebook S4542 Vb67ax - Anise-E2

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ANISE-E2 Main 04 (VB67Ax) w/TQFP Card Controller

3VSUS 3VSUS 3VSUS 3VSUS

C 5VSUS 3VMAIN 3VMAIN 3VMAIN C

5VMAIN AVCC AVCC AVCC 5VMAIN 5VMAIN 3VSUS 3VMAIN

5VSUS 5VMAIN 5VMAIN 5VMAIN 3VSUS 3VSUS 5VMAIN 3VSUS

3VSUS GND1 GND1 GND1 AUDIOGND GNDA GND1 GNDA

5VMAIN USBVCC0 5VMAIN

PC1 DCIN DCIN PC3 26 PINIT# PRD2 76 PRD2 5,51

6 FSIDE# FDATCH# 56 33 VGAB DDCCLK 83 DDCCLK 4,41

13 FTRK0# FWG# 63 FWG# 5,51 40 KDATA MDATA 90 KMDATA 58

D 18 RIA DTRA 68 DTRA 14,60 45 LANRXD- LANTXD- 95 LANTXD-

24 PAFD# PRD0 74 PRD0 5,51

GND1 GND1 GND1 GND1

3,40 VGAG 10 VGAG DDCDATA 60 DDCDATA 3,41 42 FLM 35 FLM GND1 85

3,40 VGAB 11 VAGB DDCCLK 61 DDCCLK 3,41 42 LP 36 LP M./DE 86 M/DE 42

74 SLCDC0 13 SLCDC0 SLCDC1 63 SLCDC1 74 56 EBLEN 38 EBLEN LCDEN 88 LCDEN 40,41

74 SLCDC2 14 SLCDC2 SLCDS0 64 SLCDS0 74 56 BKLVOL 39 BKVOL TPNLDAT 89

74 SLCDS1 15 SLCDS1 SLSDS2 65 SLCDS2 74 40 TPNCLK LCDIDSYS1 90

74 SLCDS7 18 LCDS7 LCDS8 68 SLCDS8 74 43 DCIN DCINRTN 93

56,59 LCDCL# 19 LCDCL# MAINON# 69 MAINON# 57,74 44 DCIN DCINRTN 94

57,59 SUSSW# 20 SUSSW# SMBALERT# 70 SMBALERT# 24 45 DCIN DCINRTN 95

41 OZSMBCLK 22 OZSMBCLK OZSMBDATA 72 OZSMBDATA 41 47 DCIN DCINRTN 97

23 GND1 GND1 73 48 DCIN DCINRTN 98

GND1 GND1 GND1 GND1

ARRAY 4 PACK# 3,51

5VMAIN 5V669 TP1

23 PDCS3# 8 1 BPDCS3# BPDIOW# 13 BPDIOW#

10x4 1/32W 5% Q1 BPDA[0:2] BPDA1 33 BPDA1

80 GND1 GND1 160 40 USBP1+ USBP1- 120

78 PCMVCC1 PCMVCC1 158 38 GND1 GND1 118

44,45 JWPB 77 JWPA JCD2B# 157 JCD2B# 45 37 GND1 GND1 117

45 JDB1 75 JDB1 JDB9 155 JDB9 45 35 BATT2 BATT2 115

45 JDB0 74 JDB0 JDB8 154 JDB8 45 34 BATT2 BATT2 114

45 JAB1 72 JAB1 JBVD2B 152 32 BATT2 BATT2 112

70 150 30 110 BayUnit BayConnectorBoard

45 JAB5 68 JAB5 JRTSB 148 JRSTB 45 75 BT2DAT 28 BT2DAT GNDA 108

61 141 21 101 49 50 B34 A34

45 JAB13 56 JAB13 JAB18 136 16 GND1 GND1 96

E 44,45 JCE1B# 49 JCE1B JDB15 129 JDB15 45 35 DKPDD6 9 BPDD6 BPDD10 89 E

45 JDB6 47 JDB6 JDB13 127 JDB13 45 35 DKRSTDRV# 7 RSTDRV# BPDD8 87 DKPDD8 35

45 JDB5 46 JDB5 JDB12 126 6 GND1 GND1 86

45 JDB3 44 JDB3 JCD1B# 124 JCD1B# 45 4 CDRTN CDRTN 84

37 DKBAYID2 42 BAYID2 GND1 122 2 GND1 GND1 82

F 37 DKBAYID0 41 BAYID0 BAYID1 121 DKBAYID1 37 1 GND1 GND1 81 F

GND1 GND1 GND1 GND1

Keyboard Strap (N86C-7664-0203-E)

The following guideline is applied to USB signal traces.

3VMAIN GND1 GND1

3VSUS 0.1uF 10V 0.1uF 10V

SO-DIMM SLOT (FOR EXPANSION MEMORY)

MD4 13 MD17 85 MD36 14 MD49 86

MD5 15 MD18 87 MD37 16 MD50 88

MD6 17 MD19 89 MD38 18 MD51 90

MA1 31 MA6 103 MA4 32 MA7 104

MA2 33 MA8 105 MA5 34 MA11 106

MD8 37 MA9 109 MD40 38 MA12 110

MD10 41 113 MD42 42 114

D MD11 43 31 DQM2 115 MD43 44 31 DQM6 116 D

MD12 47 119 MD44 48 120

MD14 51 MD25 123 MD46 52 MD57 124

MD15 53 MD26 125 MD47 54 MD58 126

55 MD27 127 56 MD59 128

22,27 GLO/HI# CPU(Coppermine)からCHIPSET(Banister)への信号線は上記の条件名