Professional Documents
Culture Documents
SAM RAM
(Sequential Access Memory) (Random Access Memory)
Chọn chip
Technology PMOS NMO NMO NMO NMO NMOS CMOS CMOS BICMO BICMO
S S S S S S
Clock Rate 0.5-
0.5- 2-3 3-8 5-10 5-8 10-
10- 16-
16-40 66 60-
60- 150
0.8 16? 66+
Number of Pins 18 40 40 40 40 132 168 273 387
Number of 3000 4500 6500 29K 29K 130K 275K 1.2M 3M 5.5M
transistors
Number of 66 111 113 133 133
instructions
Physical Memory 16K 64K 64K 1M 1M 16M 16M4GB 4GB 4GB 64G
Virtual Memory none none none none none 1G 64T 64T 64T 64T
A16 / S3
A17 / S4
A18 / S5
A19 / S6
SSO
DEN
DT / R
IO / M
RD
WR
ALE
INTR INTA
Tín hiệu ở các chân của 8088
MN / MX AD0
AD1
READY AD2
CLK AD3
RESET AD4
Các chân Địa chỉ/Dữ liệu
AD5
TEST AD6
AD7
HLDA
A8
HOLD A9
NMI A10
A11
A12
Các chân địa chỉ
A13
A14
8088 A15
A16 / S3
A17 / S4 Các chân Địa chỉ/Trạng thái
A18 / S5
A19 / S6
SSO
DEN
DT / R
IO / M
RD
WR
ALE Cho phép chốt Địa chỉ
INTR INTA
Các chân Địa chỉ/Dữ liệu
Các chân AD7 đến AD0
Kỹ thuật Multiplexing: Tín hiệu ở các
chân này lúc này là tín hiệu địa chỉ,
lúc khác là tín hiệu dữ liệu phụ thuộc
vào tín hiệu điều khiển ALE (Address
Latch Enable):
ALE = 1: AD7 đến AD0 = A7 đến A0
ALE = 0: AD7 đến AD0 = D7 đến D0
Các chân Địa chỉ
và Các chân Địa chỉ/Trạng thái
Các chân địa chỉ: A15 đến A8
Tín hiệu ở các chân này luôn là tín
hiệu địa chỉ
Các chân địa chỉ/trạng thái: A19/S6
đến A16/S3:
ALE = 1: A19 đến A16
ALE = 0: S6 đến S3
Processor Timing Diagram of 8088 (Minimum Mode)
for Memory or I/O Read (with 74245)
T1 T2 T3 T4
CLOCK
__
DT/R
ALE
D7 - D0 D7 - D0 (from memory)
from memory to 74LS245
D7 - D0 from
AD7 - AD0 A7 - A0 garbage
74LS245
A15 - A8 A15 - A8
____
RD
______
DEN
Mô tả chân
BHE
Bus High Enable
Phân biệt byte thấp và
byte cao của một từ
(chỉ với 8086)
Mô tả chân
NMI
Non Maskable
Interrupt
Đầu vào ngắt
không che được
Mô tả chân
INTR
Interrupt Request
Đầu vào ngắt che
được
NốI với chip điều
khiển ngắt 8259
INTA: chấp nhận
ngắt
Mô tả chân
CLK
Clock
Đầu vào đồng hồ
Nối với chip 8284
Mô tả chân
RESET
Kết thúc hoạt động hiện
thời và huy bỏ mọi thứ
Sau khi reset
• CS=FFFFH
• DS=0000H
• SS=0000H
• ES=0000H
• IP=0000H
• Các cờ bị xoá
• Hàng đợI lệnh rỗng
Mô tả chân
READY
Chèn thêm một trạng
thái đợi (wait state)
Mô tả chân
TEST
Đến từ 8087 (Bộ đồng
xử lý)
Đồng bộ 8088 và
8087
Mô tả chân
MN/MX
Minimum mode = +5V
Maximum mode =
Gnd
Mô tả chân – Max
QS0, QS1
Queue status
Trạng thái của hàng
đợi lệnh:
• 00 – No operation
• 01 – first byte of
opcode from queue
• 10 – empty the queue
• 11 – subsequent byte
from queue
Mô tả chân – Max
S0, S1, S2
Status Signal Pins (S2-
S0)
• 000 – INTA – interrupt
acknowledge
• 001 – IORC – read I/O port
• 010 – IOWC – write I/O port
• 011 – none - halt
• 100 – MRDC – code access
• 101 – MRDC – read memory
• 110 – MWTC – write
memory
• 111 – none - passive
Mô tả chân – Max
LOCK
Locks processor to
system bus
Gain the lock by using
LOCK prefix on an
assembly instruction
Used with status
signals to prevent
DMA from gaining
control of the buses
Mô tả chân – Max
RQ/GT0, RQ/GT1
Request/Grant
Bi-directional
Gain control of local
bus
RQ/GT0 normally
permanently high
(disabled)
RQ/GT1 is connected
to the 8087
Mô tả chân – Min
INTA
Interrupt acknowledge
Chấp nhận ngắt
Mô tả chân – Min
ALE
Address Latch
Enable
Tín hiệu ở các chân
Địa chỉ/Dữ liệu và
các chân Địa
chỉ/Trạng thái lúc
ALE = 1 là các tín
hiệu địa chỉ
Mô tả chân
AD0-AD7
Các chân Địa
chỉ/Dữ liệu
Tín hiệu ở các chân
này là 8 bit địa chỉ
thấp A0 đến A7 khi
ALE =1, là 8 bit dữ
liệu D0 đến D7 khi
ALE = 0
74LS373
D0 Q0
D1 Q1
D2 Q2
D3 Q3
D4 Q4
D5 74LS373 Q5
D6 Q6
D7 Q7
OE
LE
74LS373
Dùng 74LS373 để tách và chốt địa
chỉ
Mô tả chân – Min
DEN
Data Enable
Dữ liệu có nghĩa
Mô tả chân – Min
DT/R
Điều khiển hướng của
tín hiệu dữ liệu:
1: Tín hiệu dữ liệu đi
ra từ 8088
0: Tín hiệu dữ liệu đi
vào 8088
Mô tả chân – Min
IO/M
Phân biệt: truy cập
I/O hay Bộ nhớ
• 1: 8088 truy cập
I/O
• 0: 8088 truy cập bộ
nhớ
Mô tả chân – Min
WR
0: Tín hiệu trên bus
dữ liệu được ghi vào
bộ nhớ hoặc I/O
Ghi bộ nhớ: ?
Xuất dữ liệu ra cổng:
?
Mô tả chân – Min
HLDA
Hold Acknowledge
0: Chấp nhận yêu cầu
DMA ở HOLD
• Báo cho Bộ điều khiển
DMA được phép sử
dụng bus hệ thống
Mô tả chân – Min
HOLD
Nhận tín hiệu yêu cầu
DMA từ Bộ điều khiển
DMA (DMAC)
DMAC muốn sử dụng
bus hệ thống
Mô tả chân – Min
SSO
8088
Dùng với IO/M và
DT/R để xác định
trạng thái của chu kỳ
bus hiện thời
Các tín hiệu điều khiển
Có thể sử dụng các cổng logic để tạo
ra các tín hiệu điều khiển khác từ các
tín hiệu điều khiển sẵn có
• 3 Tín hiệu:
RD, WR and IO/M RD W IO/M Signal
0 R
1 0 MEMR
1 0 0 MEMW
0 1 1 IOR
1 0 1 IOW
0 0 X Never
happens
Tạo ra các tín hiêụ điều khiển
(Min Mode)
Tạo ra các tín hiêụ điều khiển
(Min Mode)
8088 Bus – Min Mode
74LS245
A0 B0
A1 B1
A2 B2
A3 B3
A4 B4
A5
74LS245 B5
A6 B6
A7 B7
E DIR
Bus hệ thống của hệ 8088 ở Mode Minimum
A7 - A0 B7 - B0 D7 - D0
AD7 - AD0 D7 - D0 Q7 - Q0 A7 - A0
A15 - A8
GND OE A19 - A16
LE 74LS373
A15 - A8 D7 - D0 Q7 - Q0
GND OE MEMORY
8088 LE 74LS373
A19/S6 - A16/
D7 - D4 Q7 - Q4
S3
D3 - D0 Q3 - Q0
GND OE
ALE LE 74LS373
RD
RD
MEMR
IO / M
WR
WR
MEMW
Minimum Mode 8088
D7 - D0 D7 - D0
A19 - A0 A19 - A0
MEMR RD
MEMW WR
Minimum Mode
8088
220 ô nhớ (1MB)
D7 - D0 D7 - D0
A19 - A0 A19 - A0
MEMORY
8088 Minimum
Mode
MEMR RD
MEMW WR
CS
Không gian địa chỉ bộ nhớ 1M
A19 AAAA AAAA AAAA AAAA AAAA
đến 1111 1111 1198 7654 3210
A0 9876 5432 1000
(HEX)
00000 0000 0000 0000 0000 0000
FFFFF 1111 1111 1111 1111 1111
AX 3F1C FFFFF 36
BX 0023 FFFFE 25
CX 0000 FFFFD 19
DX FCA1 : :
A19 A19
: :
: :
CS XXXX 20023 13
A0 A0
SS XXXX 20022 7D
DS 2000 20021 12
ES XXXX 20020 29
: :
D7 D7
BP XXXX : :
: :
SP XXXX 10008 8A
D0 D0
10007 F4
SI XXXX 10006 07
DI XXXX 10005 88
10004 42
MEMR RD
IP XXXX 10003 39
10002 27
10001 98
10000 45
: :
MEMW WR
: :
00001 95
CS 00000 23
Nếu chỉ cần bộ nhớ có
dung lượng nhỏ hơn 1MB
thì giải quyết như thế nào?
Phụ thuộc vào các chip nhớ sẵn có
Phụ thuộc yêu cầu phân bố địa chỉ
cho các loại bộ nhớ vật lý khác nhau
…
512K đầu tiên của không gian địa chỉ bộ nhớ
(Các địa chỉ có bit cao nhất A19 = 0)
AX 3F1C
BX 0023 Làm gì với A19?
CX 0000
A19
DX FCA1
A18 A18 7FFFF 36
: : 7FFFE 25
CS XXXX
A0 A0 7FFFD 19
SS XXXX
: :
DS 2000
D7 D7 : :
ES XXXX
: : 20023 13
D0 D0 20022 7D
BP XXXX
20021 12
SP XXXX
MEMR RD 20020 29
: :
SI XXXX MEMW WR
: :
DI XXXX
00001 95
CS 00000 23
IP XXXX
Điều gì xảy ra nếu 8088 đọc ô nhớ A0023h?
AX 3F1C
BX 0023
CX 0000
A19
DX FCA1
A18 A18 7FFFF 36
: : 7FFFE 25
CS XXXX
A0 A0 7FFFD 19
SS XXXX
: :
DS A000
D7 D7 : :
ES XXXX
: : 20023 13
D0 D0 20022 7D
BP XXXX
20021 12
SP XXXX
MEMR RD 20020 29
: :
SI XXXX MEMW WR
: :
DI XXXX
00001 95
CS 00000 23
IP XXXX
SI XXXX 7FFFF 12
DI XXXX A18 7FFFE 98
: 7FFFD 2C
IP XXXX A0 : :
20023 33
D7
20022 45
:
20021 92
D0
20020 A3
RD : :
WR 00001 D4
CS 00000 97
Có vấn đề !!!
Vấn đề là: Xung đột Bus. Hai khối
nhớ sẽ cung cấp dữ liệu cùng một lúc
khi 8088 đọc bộ nhớ
Giải pháp: Dùng A19 làm “người
phân xử” để giải quyết xung đột trên
bus. Nếu A19 ở mức logic “1” thì
khối nhớ trên hoạt động (khối nhớ
dưới bị cấm) và ngược lại
Bộ nhớ gồm hai khối nhớ 512KB
AX 3F1C A19 7FFFF 36
BX 0023 A18 A18 7FFFE 25
CX 0000 : : 7FFFD 19
DX FCA1 A0 A0 : :
20023 13
D7 D7
CS XXXX 20022 7D
: :
SS XXXX 20021 12
D0 D0
DS 2000 20020 29
ES XXXX MEMR RD : :
MEMW WR 00001 95
BP XXXX CS 00000 23
SP XXXX
SI XXXX 7FFFF 12
DI XXXX A18 7FFFE 98
: 7FFFD 2C
IP XXXX A0 : :
20023 33
D7
20022 45
:
20021 92
D0
20020 A3
RD : :
WR 00001 D4
CS 00000 97
Không gian địa chỉ bộ nhớ 1M
SI XXXX 7FFFF 12
DI XXXX A18 7FFFE 98
: 7FFFD 2C
IP XXXX A0 : :
20023 33
D7
20022 45
:
20021 92
D0
20020 A3
RD : :
WR 00001 D4
CS 00000 97
Interfacing two 512KB Memory to the 8088 Microprocessor
SI XXXX 7FFFF 12
DI XXXX A18 7FFFE 98
: 7FFFD 2C
IP XXXX A0 : :
20023 33
D7
20022 45
:
20021 92
D0
20020 A3
RD : :
WR 00001 D4
CS 00000 97
What if we remove the lower memory?
AX 3F1C A19 7FFFF 36
BX 0023 A18 A18 7FFFE 25
CX 0000 : : 7FFFD 19
DX FCA1 A0 A0 : :
20023 13
D7 D7
CS XXXX 20022 7D
: :
SS XXXX 20021 12
D0 D0
DS 2000 20020 29
ES XXXX MEMR RD : :
MEMW WR 00001 95
BP XXXX CS 00000 23
SP XXXX
SI XXXX 7FFFF 12
DI XXXX A18 7FFFE 98
: 7FFFD 2C
IP XXXX A0 : :
20023 33
D7
20022 45
:
20021 92
D0
20020 A3
RD : :
WR 00001 D4
CS 00000 97
What if we remove the lower memory?
AX 3F1C A19 7FFFF 36
BX 0023 A18 A18 7FFFE 25
CX 0000 : : 7FFFD 19
DX FCA1 A0 A0 : :
20023 13
D7 D7
CS XXXX 20022 7D
: :
SS XXXX 20021 12
D0 D0
DS 2000 20020 29
ES XXXX MEMR RD : :
!
Full and Partial Decoding
Full Decoding
• When all of the “useful” address lines
are connected the memory/device to
perform selection
Partial Decoding
• When some of the “useful” address lines
are connected the memory/device to
perform selection
• Using this type of decoding results into
roll-over addresses
Full Decoding
AX 3F1C A19 7FFFF 36
BX 0023 A18 A18 7FFFE 25
CX 0000 : : 7FFFD 19
DX FCA1 A0 A0 : :
20023 13
D7 D7
CS XXXX 20022 7D
: :
SS XXXX 20021 12
D0 D0
DS 2000 20020 29
ES XXXX MEMR RD : :
MEMW WR 00001 95
BP XXXX CS 00000 23
SP XXXX
SI XXXX
DI XXXX
IP XXXX
Full Decoding
A19 AAAA AAAA AAAA AAAA AAAA
to A0 1111 1111 1198 7654 3210
(HEX) 9876 5432 1000
80000 1000 0000 0000 0000 0000
FFFFF 1111 1111 1111 1111 1111
A19 should be a logic “1” for the
memory chip to be enabled
Full Decoding
A19 AAAA AAAA AAAA AAAA AAAA
to A0 1111 1111 1198 7654 3210
(HEX) 9876 5432 1000
00000 0000 0000 0000 0000 0000
7FFFF 0111 1111 1111 1111 1111
Therefore if the microprocessor
outputs an address between 00000 to
7FFFF, whose A19 is a logic “0”, the
memory chip will not be selected
Partial Decoding
AX 3F1C
BX 0023
CX 0000
A19
DX FCA1
A18 A18 7FFFF 36
: : 7FFFE 25
CS XXXX
A0 A0 7FFFD 19
SS XXXX
: :
DS 2000
D7 D7 : :
ES XXXX
: : 20023 13
D0 D0 20022 7D
BP XXXX
20021 12
SP XXXX
MEMR RD 20020 29
: :
SI XXXX MEMW WR
: :
DI XXXX
00001 95
CS 00000 23
IP XXXX
Partial Decoding
A19 AAAA AAAA AAAA AAAA AAAA
to A0 1111 1111 1198 7654 3210
(HEX) 9876 5432 1000
00000 0000 0000 0000 0000 0000
7FFFF 0111 1111 1111 1111 1111
80000 1000 0000 0000 0000 0000
FFFFF 1111 1111 1111 1111 1111
The value of A19 is INSIGNIFICANT to the
memory chip, therefore A19 has no bearing
whether the memory chip will be enabled or not
Partial Decoding
A19 AAAA AAAA AAAA AAAA AAAA
to A0 1111 1111 1198 7654 3210
(HEX) 9876 5432 1000
00000 0000 0000 0000 0000 0000
7FFFF 0111 1111 1111 1111 1111
80000 1000 0000 0000 0000 0000
FFFFF 1111 1111 1111 1111 1111
ACTUAL ADDRESS
Partial Decoding
A19 AAAA AAAA AAAA AAAA AAAA
to A0 1111 1111 1198 7654 3210
(HEX) 9876 5432 1000
00000 0000 0000 0000 0000 0000
7FFFF 0111 1111 1111 1111 1111
80000 1000 0000 0000 0000 0000
FFFFF 1111 1111 1111 1111 1111
ACTUAL ADDRESS
Interfacing two 512K Memory Chips to
the 8088 Microprocessor
A19
A18 A18
: :
A0 A0
D7 D7 512KB
: : #2
D0 D0
MEMR RD
MEMW WR
CS
8088
Minimum
Mode
A18
:
A0
D7 512KB
: #1
D0
RD
WR
CS
Interfacing one 512K Memory Chips to
the 8088 Microprocessor
A19
A18 A18
: :
A0 A0
D7 D7
: :
512KB
D0 D0
MEMR RD
MEMW WR
CS
8088
Minimum
Mode
Interfacing one 512K Memory Chips to
the 8088 Microprocessor (version 2)
A19
A18 A18
: :
A0 A0
D7 D7
: :
512KB
D0 D0
MEMR RD
MEMW WR
CS
8088
Minimum
Mode
Interfacing one 512K Memory Chips to
the 8088 Microprocessor (version 3)
A19
A18 A18
: :
A0 A0
D7 D7
: :
512KB
D0 D0
MEMR RD
MEMW WR
CS
8088
Minimum
Mode
Interfacing four 256K A17
:
Memory Chips to A0
D7
256KB
:
the 8088 Microprocessor D0
RD
#4
WR
A19
CS
A18
A17 A17
: :
A0 A0
D7 D7
: :
256KB
D0 D0 #3
MEMR RD
MEMW WR
8088 CS
Minimum
A17
Mode :
A0
D7
:
256KB
D0 #2
RD
WR
CS
A17
:
A0
D7
:
256KB
D0 #1
RD
WR
CS
Interfacing four 256K A17
:
Memory Chips to A0
D7
256KB
:
the 8088 Microprocessor D0
RD
#4
WR
A19
CS
A18
A17 A17
: :
A0 A0
D7 D7
256KB
: :
D0 D0 #3
MEMR RD
MEMW WR
8088 CS
Minimum
A17
Mode :
A0
D7
256KB
:
D0 #2
RD
WR
CS
A17
:
A0
D7
256KB
:
D0 #1
RD
WR
CS
Memory chip#__ is mapped to:
Memory Chips to A0
D7
256KB
:
the 8088 Microprocessor D0
RD
#4
WR
A19
CS
A18
A17 A17
: :
A0 A0
D7 D7
256KB
: :
D0 D0 #3
MEMR RD
MEMW WR
8088 CS
Minimum
A17
Mode :
A0
D7
256KB
:
D0 #2
RD
WR
CS
A17
:
A0
D7
256KB
:
D0 #1
RD
WR
CS
Interfacing four 256K A17
:
Memory Chips to A0
D7
256KB
:
the 8088 Microprocessor D0
RD
#4
WR
A19
CS
A18
A17 A17
: :
A0 A0
D7 D7
256KB
: :
D0 D0 #3
MEMR RD
MEMW WR
8088 CS
Minimum
A17
Mode :
A0
D7
256KB
:
D0 #2
RD
WR
CS
A17
:
A0
D7
256KB
:
D0 #1
RD
WR
CS
Interfacing four 256K A17
:
Memory Chips to A0
D7
256KB
:
the 8088 Microprocessor D0
RD
#4
WR
A19 I1
O3 CS
A18 I0
A17 A17
: :
A0 A0
D7 D7
256KB
: :
D0 D0 #3
MEMR RD
MEMW WR
8088 O2 CS
Minimum
A17
Mode :
A0
D7
256KB
:
D0 #2
RD
WR
O1 CS
A17
:
A0
D7
256KB
:
D0 #1
RD
WR
O0 CS
A12
:
to the 8088 µP
A16 RD
A15 WR
A14
CS
A13
A12
:
:
A0
D7
:
:
D0
MEMR
MEMW
8088
Minimum
Mode
A12
:
A0
D7
8KB
:
D0 #2
RD
WR
CS
A12
:
A0
D7
8KB
:
D0 #1
RD
WR
CS
A12
:
to the 8088 µP
A16 RD
A15 WR
A14
CS
A13
A12
:
:
A0
D7
:
:
D0
MEMR
MEMW
8088
Minimum
Mode
A12
:
A0
D7
8KB
:
D0 #2
RD
WR
CS
A12
:
A0
D7
8KB
:
D0 #1
RD
WR
CS
A12
:
to the 8088 µP
A16 RD
A15 WR
A14
CS
A13
A12
:
:
A0
D7
:
:
D0
MEMR
MEMW
8088
Minimum
Mode
A12
:
A0
D7
:
8KB
D0 #2
RD
WR
CS
A12
:
A0
D7
8KB
:
D0 #1
RD
WR
CS
Memory chip#__ is mapped to:
to the 8088 µP
A16 RD
A15 WR
A14
CS
A13
A12
:
:
A0
D7
:
:
D0
MEMR
MEMW
8088
Minimum
Mode
A12
:
A0
D7
:
8KB
D0 #2
RD
WR
CS
A12
:
A0
D7
8KB
:
D0 #1
RD
WR
CS