CHƯƠNG 3 : BỘ NHỚ BÁN DẪN

Nội dung : Chương này trình bày về cấu tạo, tổ chức và hoạt động của bộ nhớ
bán dẫn, phân biệt các loại bộ nhớ ROM và RAM. Đồng thời hướng dẫn
phương pháp thiết kế bộ nhớ (ROM và RAM) cho hệ vi xử lý bao gồmghép nối
bộ nhớ và thiết kế mạch giải mã

3.1. Khái niệm về bộ nhớ bán dẫn

3.1.1. Thanh ghi 1 bít
Là 1 linh kiện điện tử có khả năng lưu trữ được 1 bit số liệu
DFF là 1 thanh ghi 1 bit
Có 2 mode hoạt động
Mode đồng bộ : ( có sự tham gia của xung đồng hồ)
Khi tín hiệu mức 0 Æ D và có xuất hiện xung CLK thì ngõ ra Q = 0
Khí tín hiệu mức 1 Æ D và có xuất hiện xung CLK thì ngõ ra Q=1

Mode không đồng bộ : ( không có sự tham gia của xung đồng hồ )

Khi CL=0 thì Q=0
Khi PR=0 thì Q=1

Đầu Q có thể tồn tại ở mức 0 hoặc 1 và có thể chuyển đổi qua lại giữa hai trạng
thái đó bằng cách đưa các tín hiệu thích hợp vào các đầu thích hợp

3.1.2. Thanh ghi m bít

Là linh kiện điện tử có khả năng lưu trữ m bit số liệu
Bằng cách ghép m DFF ta có được thanh ghi m bit. Giá trị nhị phân sẽ được đưa
vào các ngõ vàp của các DFF. Khi có tác động của tín hiệu CLK thì ngõ ra của các DFF
sẽ lưu trữ giá trị nhị phân cho đến khi một giá trị nhị phân khác được đưa vào và tác
động của tín hiệu CLK.

Trang 44
3.1.3. Bộ nhớ :
Là tập hợp n thanh ghi m bit. Thường thì m=4,8,16 ; n khá lớn
Trong các chip nhớ người ta thường sử dụng kỹ thuật I/O chung
- Các đầu vào và đầu ra chung
- Tất cả các thanh ghi đều dùng chung đầu vào và đầu ra

Các chân địa chỉ P

Các chân dữ liệu
Tập hợp Dm-1 – D0
Đầu vào chọn Mạch n thanh
chip CE, SE giải mã ghi m bit
trong
Điều khiển đọc RD
Điều khiển ghi WR
Hoạt động đọc :
- Đưa các tín hiệu địa chỉ thích hợp vào các chân địa chỉ
- Đưa tín hiệu 0 vào chân điều khiển đọc (RD)
- Đưa tin hiệu 0 vào chân chọn chíp
Khi đó m bit số liệu của thanh ghi có địa chỉ tương ứng xuất hiện ở các chân dữ liệu

Hoạt động ghi :

- Đưa các tín hiệu địa chỉ thích hợp vào các chân địa chỉ
- Đưa các số liệu cần ghi vào các chân dữ liệu
- Đưa tín hiệu 0 vào chân điều khiển ghi (RW)
- Đưa tin hiệu 0 vào chân chọn chíp
Khi đó m bit số liệu được lưu ở thanh ghi có địa chỉ tương ứng

3.2. Phân loại bộ nhớ bán dẫn

Bộ nhớ bán dẫn

Cơ sở truy cập
SAM RAM
(Sequentical Access Memory) (Random Access Memory)
Bộ nhớ truy cập tuần tự Bộ nhớ truy cập ngẫu nhiên

khả năng truy cập

RWM
ROM Read Write Memory
Read Only Memory

SRAM DRAM
EPROM EEPROM PROM

Trang 45
3.3. Các chip EPROM
Các chip EPROM phổ biến hiện nay là chip họ 27x
Có thể xóa bằng tia cực tím và có thể ghi số liệu vào bằng bộ nạp EPROM

STT 27x Dung lượng

1 2708 1K x 8
2 2716 2K x 8
3 2732 4K x 8
4 2764 8K x 8
5 27128 16K x 8
6 27256 32K x 8

a. Hoạt động đọc

Các chân Ap-1 – A0 Các chân
địa chỉ số liệu
Dm-1 – D0

EPROM
nxm
Các chân CE
điều khiển OE

CE( Chip Enable) : Chân chọn chip

OE ( Output Enable) : Chân điều khiển đọc
N : số lượng ô nhớ
M : kích cỡ ô nhớ
N x m : dung lượng của chíp nhớ

Muốn đọc số liệu từ 1 ô nhớ của EPROM

- Đưa tin hiệu 0 vào chân CE
- Đưa các tín hiệu địa chỉ thích hợp vào các chân địa chỉ Ap-1 – A0 .
- Đưa tín hiệu 0 vào chân OE
Khi đó m bit số liệu của ô nhớ có địa chỉ tương ứng xuất hiện ở các chân dữ liệu
Dm-1 – D0 .

b. Lập trình cho EPROM (Hoạt động ghi )

Muốn ghi m bit số liệu vào 1 ô nhớ của EPROM

- Đưa m bit số liệu cần ghi vào các chân số liệu
- Đưa địa chỉ của ô nhớ cần ghi vào các chân địa chỉ
- Vpp được nối với 1 mức điện áp lập trình
- Tác động vào 1 xung PGM ( gọi là xung lập trình)

Trang 46
3.4. Các chip SRAM
Các chip SRAM phổ biến hiện nay là ho 61x

STT 61x Dung lượng

1 6108 1K x 8
2 6116 2K x 8
3 6132 4K x 8
4 6164 8K x 8
5 61128 16K x 8
6 61256 32K x 8

Các chân Ap-1 – A0 Các chân

địa chỉ số liệu
Dm-1 – D0

SRAM
CS
Các chân nxm
điều khiển OE

WE

a. Hoạt động đọc :

Muốn đọc số liệu từ 1 ô nhớ
- Đưa tin hiệu 0 vào chân chọn chíp CS
- Đưa các tín hiệu địa chỉ thích hợp vào các chân địa chỉ
- Đưa tín hiệu 0 vào chân điều khiển đọc (OE)
Khi đó m bit số liệu của thanh ghi có địa chỉ tương ứng xuất hiện ở các chân dữ liệu

b. Hoạt động ghi:

Muốn ghi số liệu vào 1 ô nhớ
- Đưa tin hiệu 0 vào chân chọn chíp CS
- Đưa các tín hiệu địa chỉ thích hợp vào các chân địa chỉ
- Đưa các số liệu vào các chân số liệu
- Đưa tín hiệu 0 vào chân điều khiển ghi (WE)
Khi đó m bit số liệu được lưu ở ô nhớ có địa chỉ tương ứng

3.5. Thiết kế bộ nhớ

3.5.1. Khái niệm
Xét các ví dụ sau:
Ta đã biết rằng không gian bộ nhớ của 8088 là 1MB, tuy nhiên nếu chỉ cần dung
lượng nhỏ hơn 1MB thì sẽ giải quyết như thế nào ? Ví dụ bộ nhớ chỉ gồm 1 khối nhớ
512KB.

Trang 47
 Bộ nhớ gồm 1 khối nhớ 512K
A19
AX
A18 A18
BX 0023 7FFFF
: :
CX A0 A0 7FFFE
DX .
.

D7 D7
.
.

: : 20023
CS D0 D0 .
.

SS .
.

MEMR RD
DS A000 00001
ES MEMW
WR
00000
CS
BP

SP

SI

DI
MOV AH , [BX]

Điều gì xảy ra khi vi xử lý đọc ô nhớ A00023h ?

Điều gì xảy ra khi vi xử lý đọc ô nhớ 200023h ?
Nếu chân A19 để trống thì việc đọc ô nhớ A00023h không có gì khác với việc đọc ô nhớ
20023h.
Kết luận : Không gian địa chỉ vật lý vét kiệt bộ nhớ mặc dù dung lượng bộ nhớ 1 MB vì
1 ô nhớ chiếm 2 địa chỉ vật lý

Xét ví dụ 2 : Bộ nhớ gồm 2 khối nhớ 512KB

Trang 48
 Bộ nhớ gồm 2 khối nhớ 512K
A19
AX
A18 A18
BX 0023 7FFFF
: :
CX A0 A0 7FFFE
DX .
.

D7 D7
.
.

: : 20023
CS D0 D0 .
.

SS .
.

MEMR RD
DS A000 00001
ES MEMW
WR
00000
CS
BP
A18
SP 7FFFF
:
A0 7FFFE
SI .
.

D7
.
DI .

: 20023
D0 .
.
.
.

RD
00001
WR
00000
CS

Nếu chân A19 để trống thì 2 chíp nhớ cùng hoạt động.
Nếu 8088 xuất 1 địa chỉ để đọc ô nhớ thì cả 2 chíp nhớ đều xuất số liệu ra cùng 1 lượt
Æ xung đột bus
Giải pháp : Nếu A19 ở mức logic 1 thì chip trên hoạt động
Nếu A19 ở mức logic 0 thì chíp dưới hoạt động

Æ mạch giải mã

Trang 49
 Bộ nhớ gồm 2 khối nhớ 512K
A19
AX
A18 A18
BX 0023 FFFFF
: :
CX A0 A0 FFFFE
DX .
.

D7 D7
.
.

: : A0023
CS D0 D0 .
.

SS .
.

MEMR RD
DS A000 00001
ES MEMW
WR
80000
CS
BP
A18
SP 7FFFF
:
A0 7FFFE
SI .
.

D7
.
DI .

: 20023
D0 .
.
.
.

RD
00001
WR
00000
CS
Mạch giải mã ngoài

Không gian địa chỉ bộ nhớ

A19A18A17A16 A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0

00000h 0000 0000 0000 0000 0000
7FFFFh 0111 1111 1111 1111 1111
80000h 1000 0000 0000 0000 0000
FFFFFh 1111 1111 1111 1111 1111

Khái niệm : Thiết kế bộ nhớ cho hệ vi xử lý là ghép nối một số chíp nhớ có sẵn vào Bus
hệ thống của hệ vi xử lý đó sao cho đảm bảo được dung lượng cần thiết và không có
đụng độ xảy ra.

Trang 50
3.5.2. Bài toán :
Bài toán : Hãy thiết kế bộ nhớ cho μP8088 với các yêu cầu sau :
- Bộ nhớ gồm có RWM và ROM
- RWM có dung lượng 2kX8 và có địa chỉ từ 00000h
- ROM có dung lượng 2kX8 và có địa chỉ tiếp theo ngay sau phần RWM
- Sử dụng các chip nhớ EPROM 2716 , SRAM 6216 ; các cổng logic và chip giải
mã 74138

Bước 1 : Vẽ bản đồ bộ nhớ vùng cần thiết kế : chỉ ra bộ nhớ cần thiết kế sẽ nằm ở vị
trí nào trong không gian bộ nhớ .

00000h
RWM
2K x 8
007FFh
00800h
RWM
2K x 8
00FFFh

Chưa sử dụng

FFFFFh

Bước 2 : Triển khai các địa chỉ biên từ Hex sang Bin

RWM A19A18A17A16 A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0

00000h 0000 0000 0000 0000 0000
007FFh 0000 0000 0111 1111 1111

ROM A19A18A17A16 A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0

00800h 0000 0000 1000 0000 0000
00FFFh 0000 0000 1111 1111 1111

Nhận xét :
Các địa chỉ dành cho RWM được phát lên A-bus : A11 – A19 = 0
Các địa chỉ dành cho ROM được phát lên A-Bus : A12 – A19 = 0 và A11 = 1

Trang 51
Bước 3 : Vẽ mạch giải mã ngoài.
Yêu cầu của mạch giải mã :

Các tín hiệu

địa chỉ của Các tín hiệu dùng làm
Mạch giải mã tín hiệu chọn chíp cho
A-Bus
các chíp nhớ

Các tín hiệu

điều khiển
của C-Bus

D-BUS
A10-A0
A10-A0
A12 C Y0
A11 B Y1 CS 6116
A10 A Y2 OE 2Kx8
Y3 WE D7-D0
IO/M 74138 Y4
G1 Y5
Y6 A10-A0
G2 A10-A0
Y7
A19 G3 CE 2716
A18
A17 2Kx8
A16 OE D7-D0
A15
A14

Bước 4 : Thử lại

Trang 52