18. NGHIÊN CỨU VÀ THỰC HIỆN MÁY TỔNG HỢP TẦN SỐ DẢI TẦN FM

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
CƠ SỞ TẠI THÀNH PHỐ HỒ CHÍ MINH

KHOA VIỄN THÔNG II
_____________
ĐỒ ÁN
TỐT NGHIỆP ĐẠI HỌC
CHUYÊN NGÀNH: ĐIỆN TỬ - TRUYỀN THÔNG
HỆ ĐẠI HỌC CHÍNH QUY
NIÊN KHÓA: 2013-2018
Đề tài:
NGHIÊN CỨU VÀ THỰC HIỆN MÁY TỔNG HỢP TẦN
SỐ DẢI TẦN FM
Mã Số Đề Tài: 17 – N13DCVT119
Sinh viên thực hiện: ĐỖ NGỌC TIỆN

MSSV: N13DCVT119
Lớp: D13CQVT02-N
Giáo viên hướng dẫn: Th.S NGUYỄN TẤN NHÂN
Tháng 12 Năm 2017

TP.HCM – 2017
HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
CƠ SỞ TẠI THÀNH PHỐ HỒ CHÍ MINH
KHOA VIỄN THÔNG II
_____________
ĐỒ ÁN
TỐT NGHIỆP ĐẠI HỌC
CHUYÊN NGÀNH: ĐIỆN TỬ - TRUYỀN THÔNG
HỆ ĐẠI HỌC CHÍNH QUY
NIÊN KHÓA: 2013-2018
Đề tài:
NGHIÊN CỨU VÀ THỰC HIỆN MÁY TỔNG HỢP TẦN
SỐ DẢI TẦN FM
Mã Số Đề Tài: 17 – N13DCVT119
NỘI DUNG:
- CHƯƠNG I: Tổng Hợp Tần Số
- CHƯƠNG II: Tổng Hợp Tần số PLL
- CHƯƠNG III: Thiết Kế, Thực Hiện Và Đo Đạc
Sinh viên thực hiện: ĐỖ NGỌC TIỆN

MSSV: N13DCVT119
Lớp: D13CQVT02-N
Giáo viên hướng dẫn: Th.S NGUYỄN TẤN NHÂN
MỤC LỤC
LỜI MỞ ĐẦU ............................................................................................................ 1

CHƯƠNG I. TỔNG HỢP TẦN SỐ .......................................................................... 2
1.1. Phương pháp tổng hợp tần số ............................................................................. 3
1.1.1. Tổng hợp tần số PLL. .................................................................................. 3
1.1.2. Tổng hợp tương tự trực tiếp. ........................................................................ 3
1.1.3. Tổng hợp số trực tiếp. ................................................................................. 3
1.2. Thông số của bộ tổng hợp tần số ......................................................................... 4
1.3. Phân tích và so sánh ............................................................................................ 7
CHƯƠNG II. TỔNG HỢP TẦN SỐ PLL ................................................................ 8
2.1. Vòng khóa pha .................................................................................................. 8
2.2. Ứng dụng của vòng khóa pha ............................................................................ 8
2.3. Tổng hợp tần số PLL ......................................................................................... 9
2.3.1. Bộ so pha và nạp điện tích ......................................................................... 10
2.3.2. Dao động thạch anh và VCO ..................................................................... 13
2.3.3. Lọc vòng ................................................................................................... 13
2.3.4. Bộ chia ...................................................................................................... 14
2.4. Các thông số chủ yếu của tổng hợp tần số PLL ................................................ 14
2.5. Tổng hợp N nguyên ......................................................................................... 15
CHƯƠNG III. THIẾT KẾ, THỰC HIỆN VÀ ĐO ĐẠC ....................................... 20
3.1. Thiết kế ........................................................................................................ 20
3.1.1. Khối tổng hợp tần số PLL ...................................................................... 20
3.1.1.1. VCO ................................................................................................ 20
3.1.1.2. Lọc vòng ......................................................................................... 21
3.1.1.3. Thiết kế PCB cho PLL..................................................................... 23
3.1.2. Khối Điều Khiển MCU .......................................................................... 24
3.1.3. PCB cho khối nguồn 12VDC ................................................................. 25
3.1.4. Thuật toán lập trình điều khiển PLL MC145170 .................................... 26
3.1.5. Lập trình PIC 16F877A điều khiển MC145170 ...................................... 27
3.2. Lắp ráp và hoàn thiện ................................................................................... 36
3.3. Đo Đạc ......................................................................................................... 37
i
KẾT LUẬN .............................................................................................................. 40
PHỤ LỤC
DANH MỤC CÁC TỪ VIẾT TẮT
TÀI LIỆU THAM KHẢO
ii
DANH MỤC HÌNH ẢNH
Hình 1.1: Tổng hợp tần số PLL.................................................................................... 2

Hình 2.1: vòng khóa pha .............................................................................................. 8
Hình 2.2: vòng khóa pha có lọc vòng ........................................................................... 8
Hình 2.3: Tổng hợp tần số PLL cơ bản ........................................................................ 9
Hình 2.4: PFD dựa trên DFF (flip-flop) ..................................................................... 11
Hình 2.5: Sơ đồ pha của PFD..................................................................................... 11
Hình 2.6: Dò pha EXOR ............................................................................................ 12
Hình 2.7: Dò pha JK flip-flop cơ bản ......................................................................... 12
Hình 2.8: Tổng hợp N nguyên đơn............................................................................. 15
Hình 2.9: PLL N nguyên với một bộ chia tham chiếu ................................................ 16
Hình 2.10: PLL N nguyên với một bộ chia trước ....................................................... 16
Hình 2.11: PLL N nguyên với một bộ chia trước kép................................................. 17
Hình 2.12: PLL N nguyên với một bộ chia trước 4 modulus ...................................... 18
Hình 3.1: VCO colpitts .............................................................................................. 20
Hình 3.2: Tổng hợp tần số PLL MC145170 sử dụng lọc vòng opamp NE5532 .......... 21
Hình 3.3: PCB của PLL ............................................................................................. 23
Hình 3.4: sơ đồ nguyên lý MCU ................................................................................ 24
Hình 3.5: PCB của khối điều khiển ............................................................................ 25
Hình 3.6: PCB khối nguồn 12VDC ............................................................................ 25
Hình 3.7: Thuật toán lập trình điểu khiển MC145170 ................................................ 26
Hình 3.8: Bên Trong sản phẩm sau khi lắp ráp........................................................... 36
Hình 3.9: Mặt trước của sản phẩm ............................................................................. 36
Hình 3.10: Máy đếm tần số U2000A.......................................................................... 37
Hình 3.11: Máy phân tích phổ R4131D ..................................................................... 37
Hình 3.12: Thực hiện đo với máy đếm tần số ............................................................. 38
Hình 3.13: Phổ ngõ ra ở 88Mhz ................................................................................. 38
Hình 3.14: Phổ ngõ ra ở 108Mhz ............................................................................... 39
iii
LỜI MỞ ĐẦU
LỜI MỞ ĐẦU
Ngày nay cùng với sự phát triển mạnh mẽ của thông tin vô tuyến thì thiết bị vô
tuyến điện đã đóng một vai trò rất quan trọng trong việc truyền tải tin tức đi xa. Thiết
bị thu phát được sử dụng rất rộng rãi trong nhiều lĩnh vực thông tin như phát thanh
truyền hình, thông tin di động, thông tin quân sự…
Do chi phí thấp, tiêu thụ năng lượng thấp và ổn định PLL đã trở thành một thiết bị
phổ biến trong các hệ thống truyền thông hiện đại đặc biệt là trong truyền dẫn không
dây.
Để nghiên cứu kĩ hơn và thiết kế bộ tổng hợp tần số. Vì lí do này, em đã chọn
nghiên cứu đề tài “Nghiên cứu và thực hiện máy tổng hợp tần số dải tần FM”.
Nội dung bài báo cáo gồm có 3 chương:
 Chương I. Tổng Hợp Tần Số
 Chương II. Tổng Hợp Tần số PLL
 Chương III. Thiết Kế, Thực Hiện Và Đo Đạc
Em xin gửi lời cảm ơn đến các thầy trong khoa Viễn Thông II đã tạo điều kiện giúp
đỡ em trong quá trình học tập. Và đăc biệt, em xin bày tỏ sự biết ơn sâu sắc đến thầy
Nguyễn Tấn Nhân, người đã tận tình hướng dẫn em trong quá trình nghiên cứu, xây
dựng và hoàn thành đồ án.
Dù đã có nhiều cố gắng nhưng đề tài không thể tránh khỏi nhiều thiếu xót. Vì vậy,
em mong nhận được sự phản hồi, đóng góp từ các Thầy. Em xin chân thành cảm ơn!
Ngày 09, tháng 12, năm 2017

Sinh Viên Thực Hiện
Đỗ Ngọc Tiện
SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 1

CHƯƠNG I. TỔNG HỢP TẦN SỐ

Tổng hợp tần số là kỹ thuật tạo ra nhiều tần số tín hiệu, tất cả đều bắt nguồn từ một
tín hiệu tham chiếu hoặc thời gian gốc. Nói chung, sóng sin được áp dụng cho tất cả
các ứng dụng vô tuyến, truyền thông, hình ảnh điện tử. Có hai cách để tạo ra một dạng
sóng: kỹ thuật số tạo ra tất cả các thông số như pha, tần số và biên độ (tổng hợp trực
tiếp) hoặc sử dụng một tín hiệu hiện có để tổng hợp gián tiếp.
Tổng hợp tần số là phương pháp phổ biến nhất được sử dụng để tạo ra dao động tần
số cao trong các thiết bị truyền thông hiện đại. Được thực hiện thông qua việc sử dụng
một bộ PLL bao gồm:
 Dao động điều khiển bằng điện áp (VCO).
 Bộ so pha (PD).
 Bộ chia.
 Lọc vòng (LF).
Tín hiệu Bộ so pha Lọc vòng

VCO
tham chiếu (PD) (LF)
Bộ chia
Hình 1.1: Tổng hợp tần số PLL

Tổng hợp tần số PLL kiễm soát Đầu ra và đầu vào bằng cách so sánh và điều chỉnh
khi có sai lệch về pha và tần số. Điều này cần thiết trong nhiều thiết bị liên lạc mà nó
đòi hỏi phải tạo ra một tần số nhất định.
Nếu tín hiệu đầu vào tham chiếu là từ một bộ dao động thạch anh thạch anh, tín
hiệu đầu ra rất ổn định vì dao động thạch anh rất ổn định về tần số.
Tổng hợp tần số Lợi thế ở đây là nó có thể sản xuất một số tần số ổn định, do đó nó
Sử dụng rộng rãi trong hầu hết các thiết bị truyền thông hiện đại, đặc biệt là các thiết
bị không dây.

1.1. Phương pháp tổng hợp tần số

Ba phương pháp hiện đang được sử dụng cho bộ tổng hợp tần số (FS). Đó là:
1. Tổng hợp tần số PLL.
2. Tổng hợp tương tự trực tiếp. (DA)
3. Tổng hợp số trực tiếp. (DDS)
1.1.1. Tổng hợp tần số PLL.
Tổng hợp tần số PLL là phương pháp phổ biến nhất. Ứng dụng trong các hệ thống
radar tinh vi nhất hoặc thiết bị đầu cuối truyền thông vệ tinh cũng như radio trên xe
hơi và hệ thống âm thanh stereo cho giải trí gia đình.
Về cơ bản nó là một hệ thống thông tin hồi tiếp khóa tần số đầu ra của nó đến một
tần số tham chiếu. Sự phổ biến của nó là do sự đơn giản và giá thành thấp.
1.1.2. Tổng hợp tương tự trực tiếp.
Một nhóm các tần số được bắt nguồn từ tần số chính và các tần số này được trộn
lẫn và được lọc, thêm vào, trừ đi, hoặc chia theo đầu ra yêu cầu.
Chúng ta không có cơ chế hồi tiếp trong phương pháp này. Phương pháp này có ưu
điểm là cung cấp độ tinh khiết quang phổ tuyệt vời, đặc biệt là gần với tốc độ chuyển
đổi tuyệt vời là một tham số quan trọng trong nhiều thiết kế xác định tốc độ tổng hợp
có thể nhảy từ tần số này sang tần số khác.
Nhưng phương pháp DA phức tạp hơn PLL do đó nó đắt hơn. Nó có các ứng dụng
trong hình ảnh và quang phổ y học, truyền thông phản quang nhanh và mô phỏng
radar, mô phỏng điện tử (EW), thiết bị kiểm tra tự động (ATE), đo RCS.
1.1.3. Tổng hợp số trực tiếp.
Trong phương pháp này mạch kỹ thuật số và công nghệ được sử dụng để tạo, thao
tác và điều chỉnh tín hiệu số và cuối cùng chuyển đổi tín hiệu số sang dạng tương tự
của nó bằng cách sử dụng một bộ chuyển đổi tương tự số (digital analogue converter -
DAC).
Mặc dù bộ tổng hợp kỹ thuật số trực tiếp đã được phát minh gần 40 năm trước, nó
đã bắt đầu thu hút sự chú ý trong 20 năm qua vì sự tiến triển to lớn của công nghệ số
bắt đầu. Các kỹ thuật và công cụ trong lĩnh vực này phát triển, và nó đã phát triển
thành công cụ kinh tế, hiệu năng cao và bây giờ là một phương pháp tổng hợp tần số
chủ yếu được sử dụng trong hầu hết các nhà thiết kế tổng hợp từ các nhà sản xuất dụng

cụ đến các ứng dụng như truyền thông vệ tinh, radar, hình ảnh y tế và điện thoại di
động Và đài phát thanh nghiệp dư.
Nó cung cấp tốc độ chuyển đổi nhanh, độ phân giải cao (bước nhảy của bộ tổng
hợp), kích thước nhỏ và điện năng thấp, kinh tế tốt, và độ tin cậy và producibilty thiết
kế kỹ thuật số. Cũng vì tín hiệu được điều khiển bằng phương pháp số, nên dễ dàng
thao tác và đạt được các tính không đạt được bằng các kỹ thuật tương tự và thường
giao tiếp với các máy tính để kiểm soát bộ tổng hợp.
Một hạn chế lớn trong phương pháp này là không có khả năng mở rộng phạm vi
tần số tổng hợp GHz; Hy vọng điều này sẽ đạt được trong tương lai. Fractional-N PLL
tương tự như DDS ở hầu hết các khía cạnh và hoạt động như một 'DDS' bên trong kiến
trúc PLL.
1.2. Thông số của bộ tổng hợp tần số
Giống như bất kỳ sản phẩm kỹ thuật nào khác, một bộ tổng hợp tần số (FS) cần đáp
ứng các thông số nhất định.
Tầm quan trọng của thông số kỹ thuật sẽ phụ thuộc vào khu vực mà bộ tổng hợp
được áp dụng như Đối với đài phát thanh thì phải chính xác vừa phải, cực kỳ đáng tin
cậy, rất nhỏ và không tốn kém, trong khi FS được sử dụng trong chụp cộng hưởng từ
(MRI) phải rất chính xác, phải có độ tinh khiết phổ rất cao, phải có khả năng nhảy tần
số rất nhanh và cần các khả năng điều chế khác nhau.
Cũng phải xem xét đến môi trường nơi sử dụng thiết bị. Tất cả điều này làm cho nó
cần một nhà thiết kế để so sánh các chi tiết kỹ thuật với giải pháp kinh tế và thực tiễn
tốt nhất.
Các đặc điểm chung bao gồm:
 Phạm vi tần số
Nó chỉ định dải tần số đầu ra bao gồm tần số thấp nhất và cao nhất có thể thu được
từ FS.
 Độ phân giải tần số.
Nó còn được gọi là bước nhảy; Nó chỉ định tần số tối thiểu của gia số tần số.
 Nhiễu pha

Mỗi tín hiệu chúng ta tạo ra đều có nguồn gốc từ một bộ dao động mà thường là
các bộ khuếch đại hồi tiếp tích cực với một mạch cộng hưởng trong đường dẫn hồi
tiếp của chúng.
Vì nhiễu luôn tồn tại trong mạch, khi bật lên, nhiễu này được khuếch đại trong
dải cộng hưởng cho đến khi đạt được mức độ bão hòa. Do đó, chất lượng của tín
hiệu thường được xác định bởi cộng hưởng Q.
Tham số này xác định pha của đầu ra so với đầu ra lý tưởng. Nhiễu pha là một
tham số chính và có thể được biểu diễn bằng nhiều cách khác nhau: đo nhiễu FM
ở hertz, nhiễu trung bình của gốc (RMS) hoặc nhiễu pha theo độ RMS, đo tạp
nhiễu tích hợp trong một băng thông nhất định xung quanh sóng mang nhưng
không bao gồm ± Hz xung quanh.
 Tốc độ chuyển đổi
Định nghĩa tốc độ mà FS có thể nhảy từ tần số này sang tần số khác. Chúng ta
có nhiều định nghĩa khác nhau cho tham số này, bao gồm thời gian cần thiết để giải
quyết trong một tần số xác định (± x Hz) từ tần số mong muốn mới, thời gian cần
pha pha đầu ra để giải quyết thành 0.1 radian của pha cuối.
 Hài
Tham số này xác định mức độ hài của tần số đầu ra và phụ thuộc vào nhiều
thành phần bên trong FS. Nó được biểu diễn bằng dB tương đối so với công suất ra
của tần số đầu ra.
 Tín hiệu giả.
Nó xác định mức độ của bất kỳ phổ đầu ra rời rạc không liên quan đến các sóng
mang. Hài hầu hết không được xem là giả mạo, nhưng vì phép nhân được xem là
giả mạo.
Tham số này được biểu diễn bằng decibel so với công suất đầu ra của sóng
mang. Không giống như nhiễu, các tín hiệu giả mạo chỉ phân biệt phổ không liên
quan đến sóng mang, có nghĩa là chúng biểu hiện tuần hoàn.
 Điều khiển và giao tiếp
Phương pháp điều khiển và giao tiếp với FS. Việc điều khiển có thể theo mã
(BCD) hoặc nhị phân; Có thể được truyền song song hoặc thông qua một bus
(thường là 8-bit bus) hoặc nối tiếp.

Một số FSs sử dụng logic tích cực, một số khác sử dụng tiêu cực; Và trong
nhiều công cụ chung. GPIB hoặc IEEE-488 hiện là giao tiếp chuẩn. VXI là tiêu
chuẩn mới cho thiết bị.
Hầu hết các đơn chip tổng hợp, đặc biệt là PLL sử dụng rộng rãi của giao tiếp
nối tiếp để cho phép các gói nhỏ và chức năng tích hợp cao.
 Công suất đầu ra
Mức công suất ra thường được biểu diễn bằng decibel. Công suất đầu ra có thể
là cố định +10dBm, hoặc có thể là một phạm vi -120 đến 15 dBm. Đặc điểm kỹ
thuật này cũng sẽ bao gồm độ phân giải đầu ra, ví dụ 1dB hoặc 0.1dB.
 Độ phẳng đầu ra
Nó chỉ định độ phẳng của công suất ra và được đo bằng decibel. Ví dụ; Công
suất đầu ra được quy định 10dB ± 1dB, trong đó dB có nghĩa là decibel trên một
millwatt (mW).
 Trở kháng đầu ra
Thông số này chỉ định trở kháng đầu ra của FS và thường là trở kháng tải được
đề nghị. Trong hầu hết các thiết bị tần số và tần số vô tuyến, đây là 50 ohms (Ώ).
Trong video thường là 75Ώ và trong thiết bị âm thanh 600Ώ.
 Tiêu chuẩn tham khảo
Tất cả các bộ tổng hợp sử dụng đầu vào dựa trên thời gian tham chiếu, điều này
chỉ định tần số tham chiếu (thường là 5 hoặc 10MHz, nhưng có nhiều khác) và các
thông số như độ ổn định, nhiễu pha, tín hiệu giả và mức công suất.
 Thông số phụ.
Bao gồm các thông số như kích thước, yêu cầu cung cấp điện, yếu tố môi
trường, chất lượng và độ tin cậy.
Các thông số quan trọng nhất là:
 Nhiễu pha
 Mức tín hiệu giả
 Khoảng tần số và bước nhảy
 Thời gian đáp ứng
 Kích thước, chi phí và công suất

1.3. Phân tích và so sánh

Các công nghệ PLL bang tần rất rộng, nó hoạt động từ các tần số âm thanh lên đến
bước song milimet và phụ thuộc vào tần số của dao động.
Tổng hợp PLL tương đối đơn giản; Tốc độ chuyển đổi trung bình đến tốt có thể đạt
được; Và có chi phí thấp và dễ dàng áp dụng các điều chế tương tự gần nhất.
Tuy nhiên, độ phân giải là phức tạp để đạt được đặc biệt với PLL truyền thống, bộ
tạo dao động chất lượng cao, và điều chế số là phức tạp để áp dụng với độ chính xác.
DA có băng rộng; Thông qua nhân số, tín hiệu có thể được tạo ra lên đến khoảng
100 GHz, và nó có thể sẽ đi xa hơn như viba và phát triển công nghệ bước sóng
milimet.
Tốc độ chuyển đổi rất cao đã đạt được, và độ tinh khiết của phổ là tuyệt vời, đặc
biệt là gần với sóng mang. Tuy nhiên DA tổng hợp là khá cồng kềnh, đòi hỏi nhiều
phần cứng, và tốn kém (đôi khi rất tốn kém) và điều chế kỹ thuật số hoặc tương tự là
phức tạp để áp dụng.
Tổng hợp kỹ thuật số trực tiếp có băng thông giới hạn, khoảng 400 MHz Chúng rất
đơn giản và nhỏ gọn, và độ phân giải gần như là tùy ý.
Nó có một tốc độ chuyển đổi rất cao. Tuy nhiên, băng thông vẫn còn hạn chế nhưng
đáp ứng cải tiến và đáp ứng giả mạo bị ảnh hưởng bởi hiệu suất lượng tử hóa và DAC.
Điều cần lưu ý là ba kỹ thuật bổ sung cho nhau và đây là lý do các nhà thiết kế
đang kết hợp chúng ngày càng nhiều, chủ yếu là lai ghép của PLL và DDS, để đạt
được băng thông rộng và độ phân giải tốt. DA và tổng hợp DDS được tích hợp để đạt
được tốc độ, độ phân giải và khả năng điều chế kỹ thuật số.
Cả hai PLL và DA tổng hợp đã đạt được một mức độ trưởng thành cao trong khi
DDS đang nổi lên công nghệ vẫn còn. Trong tổng hợp PLL đã có một cải tiến lớn với
việc giới thiệu các kỹ thuật phân số N có sự tương đồng với DDS nơi nó là một phần
của mạch khóa pha.
DDS đã nổi lên từ sự mới lạ hạn chế sử dụng thành một công nghệ lớn và kỹ thuật
tổng hợp phổ biến . Điều này một phần do sự cải tiến trong công nghệ số, sự ra đời của
các mạch tích hợp và sự tiến triển của các thiết bị chuyển đổi dữ liệu, đặc biệt là công
nghệ DAC.
Giới thiệu công nghệ DAC và DDS tốc độ cao, hiệu năng cao vào một chip CMOS
chi phí thấp cho phép công nghệ này đạt được nhiều ứng dụng rộng hơn.

CHƯƠNG II. TỔNG HỢP TẦN SỐ PLL

2.1. Vòng khóa pha
Vòng khóa pha là một mạch đồng bộ một tín hiệu từ một dao động đến một tín hiệu
tham chiếu thường từ một thạch anh trong khi đồng bộ tín hiệu là từ một dao động nội
(thường là một VCO).
Fref error Fout

PD VCO
Hình 2.1: vòng khóa pha

Vấn đề với pha ở trên khóa vòng lặp là chúng ta có nhiễu xảy ra ở tần số cao. Do
đó, một bộ lọc thông thấp được đặt giữa bộ so pha và VCO. Điều này dẫn đến một
vòng lặp bị khóa pha.
Fref Loop Fout

PD VCO
Filter
Hình 2.2: vòng khóa pha có lọc vòng

Giả sử tần số tham chiếu trong hình là 20MHz sau một thời gian hồi tiếp tần số đầu
ra VCO cũng sẽ là 20MHz. Bây giờ nếu chúng ta chia tần số đầu ra của VCO 5 lần
trước khi đưa vào PD, bộ so pha sẽ so sánh 20MHZ và 4MHZ. Điều này sẽ tạo ra tín
hiệu sai pha sẽ buộc VCO để nâng cao tần số đầu ra của nó cho đến khi tần số so sánh
là 20MHz.Và để điều này xảy ra nó đã tạo ra 100MHz. như vậy là một bộ tổng hợp tần
số PLL.
2.2. Ứng dụng của vòng khóa pha
Do chi phí thấp, tiêu thụ năng lượng thấp và ổn định trong PLL đã trở thành một
thiết bị phổ biến trong các hệ thống truyền thông hiện đại đặc biệt là trong vô tuyến.

Được ứng dụng như sau:

 Tổng hợp tần số
 Điều chế và giải điều chế tín hiệu FM.
 Điều chế và giải điều chế tín hiệu AM.
 Bộ giải mã FSK.
 Bộ giải mã two-tone
 Điều khiển tốc độ motor
 Nhân tần số
2.3. Tổng hợp tần số PLL
Một bộ tổng hợp tần số PLL được tạo thành từ các thành phần cơ bản sau đây:
 Dò pha / so pha (PD / PC)
 Bộ lọc vòng (LF)
 Dao động điều khiển bằng điện áp (VCO)
 Bộ chia
Loại PLL FS phụ thuộc vào việc phân chia được thực hiện như thế nào, truyền
thống còn được gọi là FS nguyên N và phân số-N.
Fref Loop Fout

PD VCO
Filter
Dividers
Hình 2.3: Tổng hợp tần số PLL cơ bản

So sánh pha của tín hiệu đầu ra, với pha của tín hiệu tham chiếu và θe. Bật logic để
nạp, (dòng) chuyển đổi tạo ra một dòng Ipd và để cung cấp một Qpd đến tụ điện trong
bộ lọc vòng. Khi kết thúc một chu trình tham chiếu, điện tích được biểu diễn là Qpd-
final, được thiết kế để tỉ lệ tuyến tính với lỗi pha, θe.

2.3.1. Bộ so pha và nạp điện tích

Mục đích của PD là tạo ra một tín hiệu tỉ lệ thuận với pha giữa hai Tín hiệu. Có hai
loại chính: tương tự và số. Các đặc điểm chính như sau:
 Độ lợi (đôi khi kết hợp với đầu ra hoặc pha nạp)
 Độ tuyến tính
 Đặc tính điều khiển
Có nhiều loại PD khác nhau nhưng được quan tâm đặc biệt là:
 Ba trạng thái pha / dò tần số (PFD)
 JK flip-flop
 Cổng EXOR
 Bộ nhân
Đối với hầu hết các bộ tổng hợp tần số PLL dựa trên PFD là sự lựa chọn ưa thích.
Đối với một số ứng dụng khác, các loại PD khác như EXOR và JK dựa PD cũng có thể
được sử dụng.
 Dò Pha và Tần số (PFD)
PFD rất khác với các loại máy dò pha khác. Sự khác biệt chính là sự tồn tại của
trạng thái thứ ba dẫn đến lợi thế chính của nó so với các loại PFD khác. Tín hiệu
ngõ ra của PFD phụ thuộc không chỉ vào sai pha θe mà còn về sai tần số.
Δf =Fref – Fout
Trước khi được khóa, logic AND khởi tạo lại khi đầu ra không sử dụng. Sự
khác biệt giữa trạng thái và pha được định nghĩa là:
 Up = 0, Down = 1, Statu = dpd = -1
 Up = 0, Down = 0, Statu = dpd = 0
 Up = 1, Down = 0, Statu = dpd = 1
 Up = 1, Down = 1, Statu = dpd = cấm

Hình 2.4: PFD dựa trên DFF (flip-flop)

Trạng thái thực tế của PFD được xác định bởi các tín hiệu Vr và Vo.
Hình 2.5: Sơ đồ pha của PFD

 Dò pha EXOR
Hình 2.6: Dò pha EXOR

EXOR khác với PFD ở chỗ nó chỉ có hai trạng thái: -1 và 1 so với ba trạng thái của
PFD.
 Dò pha JK flip-flop
Hình 2.7: Dò pha JK flip-flop cơ bản

 Bộ nhân
Nó được sử dụng độc quyền trong PLL tuyến tính, nơi mà sóng sin chủ yếu
được sử dụng. Chậm khóa vì chỉ so sánh pha không giống như PFD so sánh cả giai
đoạn và tần số. Bộ Gilbert cell là một ví dụ của bộ nhân.
 Nạp điện tích
Một bộ dò pha (cả PFD và EXOR) cần logic để nạp (dòng) chuyển đổi hoặc
một bộ nạp điện tích. Hình ảnh của EXOR và PFD có nạp điện tích ở cuối.

2.3.2. Dao động thạch anh và VCO

PLL chứa hai dao động. Dao động đầu tiên là dao động tham chiếu thạch anh, là
một nguồn cung cấp tín hiệu có tần số cố định chất lượng cao. Thứ hai là bộ dao động
điều khiển điện áp (VCO), trong đó tang điện áp để tăng tần số lên.
Dao động thạnh anh có thể được bù nhiệt (TCXO), trong đó có bù nhiệt độ để sửa
tần số tinh thể sai do nhiệt độ. Loại khác là (Oven Controlled Crystal Oscillator -
OCXO).
2.3.3. Lọc vòng

Đầu ra của bộ so pha bao gồm một số thuật ngữ; Ở trạng thái khóa của PLL đầu
tiên trong số này là một thành phần DC và tỷ lệ thuận với lỗi pha θe; Các thuật ngữ
còn lại là các thành phần có tần AC số 2ω1, 4ω1.
Bởi vì tần số cao là không mong muốn, nên chúng được lọc ra bởi bộ lọc vòng. Bộ
lọc vòng cho qua các tần số thấp nhưng lại cản tần số cao, do đó nó phải là một bộ lọc
thông thấp. Trong hầu hết các thiết kế PLL đầu tiên thì bộ lọc thông thấp được sử
dụng. Bộ lọc vòng ảnh hưởng rất nhiều về hiệu suất PLL:
 Thời gian chuyển đổi
 Băng thông vòng
Có nhiều loại bộ lọc vòng:

 Lọc thụ động

Bộ lọc này có một cực và một số không, hàm truyền đạt của nó được cho bởi
phương trình
F(s) = (1+ sι2) / 1 + s(ι1 + ι2) (2.1)
Trong đó ι1 = R1C và ι2 = R2C
Cực 0 có một ảnh hưởng quan trọng làm giảm hệ số ξ của hệ thống PLL.
 Lọc tích cực
Ts hàm truyền đạt tương tự như của bộ lọc thụ động, nhưng có một độ lợi bổ
sung Ka có thể được lựa chọn để được lớn hơn 1. Hàm truyền đạt là:
F(s) = Ka [(1+ sι2) / 1 + s(ι1 + ι2)] (2.2)
Trong đó Ka = C1/ C2
 Lọc tích cực PI
Nó là một bộ lọc có hàm truyền đạt được đưa ra là:
F(s) = (1 + sι2) / sι1 (2.3)
Các bộ lọc vòng bậc cao hơn có thể gây ra sự bất ổn định trong PLL do đó cần cẩn
thận khi sử dụng chúng.
2.3.4. Bộ chia
Bộ chia tần số đầu ra sau khi được tạo ra bởi VCO bằng một yếu tố N có thể lập
trình được trong hầu hết các trường hợp. Thường được xây dựng từ một loạt các flip
flops (RS, JK hoặc toggle).
Một bộ đếm có thể giảm xuống bằng một số nguyên ví dụ: 10 hoặc 12 không phải
là 10,5, tuy nhiên điều này là có thể trong tổng hợp phân số N.
Có nhiều loại khác nhau của bộ chia, tùy thuộc vào số chia mà có thể bao gồm
môđun đơn, mô đun kép và mô đun bậc bốn.
2.4. Các thông số chủ yếu của tổng hợp tần số PLL
 Dải Khóa
Đây là dải tần số trong đó một PLL khóa được. Thông thường dải hoạt động
của một PLL được giới hạn trong dải khóa.

 Dải Giữ
Đây là dải tần số, trong đó một PLL có thể duy trì khóa. PLL khóa mãi mãi khi
tần số của tín hiệu đầu vào vượt quá phạm vi giữ. Tham số này quan tâm nhiều hơn
về mặt học thuật. Nó thu được bằng cách tính toán tần số mà lỗi pha ở mức tối đa.
 Dải kéo
Đây là giới hạn động cho hoạt động ổn định của một PLL. Nếu tần số bị lệch
khỏi tần số khóa trong phạm vi này, PLL thường sẽ khóa lại, nhưng quá trình có
thể khá chậm.
 Dải đẩy
Đây là phạm vi trong đó một PLL sẽ luôn luôn bị khóa, nhưng quá trình có thể
được khá chậm.
2.5. Tổng hợp N nguyên
Fr Loop N*Fr
PD VCO
Filter
Dividers
/N
Hình 2.8: Tổng hợp N nguyên đơn

Bộ tổng hợp tần số này được áp dụng ở nơi có nhu cầu tạo ra một số lượng lớn các
tần số với khoảng cách hẹp là 50, 25, 10, 5 hoặc thậm chí 1KHz. Nếu khoảng cách
kênh mong muốn là 10 KHz, thường là tần số tham chiếu 10 KHz.
Nhưng hầu hết các bộ dao động thạch anh ổn định mà không có ở tần số kilohertz.
Do đó thuận tiện hơn để tạo tần số tham chiếu trong dải megahertz như 5-10 MHz, và
sau đó giảm nó xuống tần số tham chiếu mong muốn. Điều này dẫn đến việc có một
divider trước khi đưa vào PD.

FOsc referenc Fr Loop N*Fr

Osc. PD VCO
e divider Filter
Dividers
/N
Hình 2.9: PLL N nguyên với một bộ chia tham chiếu

Khi tần số tham chiếu được biểu thị là R và divider N, VCO tạo ra
f2 = N/R×fosc = Nf1 (2.4)
Do tiêu thụ điện năng thấp hơn, chống nhiễu cao, và có dải điện áp cung cấp lớn,
CMOS là công nghệ ưa thích ngày nay. Tốc độ giới hạn của CMOS ngăn cản ứng
dụng trực tiếp phát ra các tần số trong khoảng 100MHz (năm 2003). Để tạo các tần số
cao hơn, bộ chia trước được sử dụng: được xây dựng với các công nghệ IC khác như
ECL, Schottky TLL, GaAs (gallium arsenide) hoặc SiGe (hợp chất silicon-german).
Như là bộ chia trước mở rộng dải tần số thành các băng tần viba.
Fout = NVf1 (2.5)
Hệ số nhân V thường lớn hơn 1 trong hầu hết các trường hợp, ngụ ý nó không còn
có thể tạo ra tất cả các số nguyên mong muốn nhiều của tần số tham chiếu f1. Nếu là
10, chỉ có thể tạo ra các tần số 10 f1, 20 f1, 30 f1 .... Điều này có thể được phá vỡ bằng
cách sử dụng một bộ chia trước kép. Một bộ chia trước kép là một bộ đếm phân chia tỷ
lệ chuyển sang một giá trị khác bằng tín hiệu điều khiển bên ngoài.
FOsc referenc Fr Loop N*Fr

Osc. PD VCO
e divider Filter
Dividers Prescaler
/N /V
Hình 2.10: PLL N nguyên với một bộ chia trước

FOsc referenc Fr Loop (N1V+N2)Fr

Osc. PD VCO
e divider Filter
In
Control 2 Prescaler
Dividers Add + 1 V/V+1
/N1
Out
LOAD
Dividers
/N2
Hình 2.11: PLL N nguyên với một bộ chia trước kép

Các quy ước sau đây được sử dụng đối với tổng hợp PLL hai giá trị chia trước:
 Cả hai ÷ N1 và ÷ N2 đều là chia xuống
 Tín hiệu đầu ra của cả hai bộ đếm này ở trạng thái cao nếu các bộ đếm tương
ứng chưa đạt đến 0.
 Khi bộ đếm ÷ N1 đếm đến 0, đầu ra của nó sẽ thấp và ngay lập tức tải cả hai bộ
đếm có giá trị đặt trước N1 và N2
 N1 luôn luôn lớn hơn hoặc bằng N2.
 Do cổng AND, dưới mức 0 ngăn chặn trong trường hợp bộ đếm ÷ N2. Nếu đã
đếm đến 0, tiếp tục đếm xung cấm.
Hoạt động của hệ thống sẽ trở nên rõ ràng nếu chúng ta giả sử rằng bộ đếm ÷ N1
đã được đếm xuống còn 0, và cả hai bộ đếm được nạp với các giá trị hiện tại N1 và N2
tương ứng.
Bây giờ chúng ta có số chu kỳ mà VCO phải sản xuất cho đến khi đạt tới trạng thái
logic tương tự. Con số này là yếu tố tỷ lệ tổng Ntot của sự sắp xếp. Chừng nào bộ đếm
÷ N2 chưa được đếm đến 0, bộ đếm thời gian sẽ được chia cho V + 1. Do đó cả hai ÷
N1 và ÷ N2 sẽ đếm xuống một lần khi VCO đã tạo ra xung V+1.

Với ÷ N2 truy cập do đó sẽ đếm xuống 0 khi VCO đã tạo ra xung N2 (V +1). Vào
thời điểm đó bộ đếm ÷ N1 đã giảm xuống theo số lượng N2, tức là nội dung của nó là
N1-N2. Các yếu tố tỷ lệ của chia trước kép bây giờ chuyển sang giá trị V. VCO sẽ
phải tạo thêm (N1-N2) xung V cho đến khi bộ đếm ÷ N1 sẽ bước đến 0. Khi nội dung
của N1 trở thành 0, cả hai N1 và các bộ đếm N2 được nạp lại các giá trị đặt trước, và
các chu kỳ được lặp lại.
Có một cách khác, mở rộng phạm vi tần số cao của bộ tổng hợp tần số nhưng vẫn
cho phép tổng hợp tần số thấp; Và là bộ chia trước 4 modulus . Nó cung cấp bốn yếu
tố điều chỉnh khác nhau, và hai tín hiệu điều khiển được yêu cầu để chọn một trong
bốn yếu tố chia có sẵn.
Hình 2.12: PLL N nguyên với một bộ chia trước 4 modulus

Điều này mở rộng dải tần số cao trong khi cho phép tần số thấp hơn so với những
gì có được từ một bộ tổng hợp với prescaler kép mô đun. Chúng ta có một mạch điện
bên trong sản xuất 100.101 và 110.111 điều khiển bởi hai tín hiệu điều khiển.
Đầu tiên chúng ta có cả hai 100 đang được sử dụng, khi tín hiệu điều khiển đầu tiên
ở trạng thái cao thay đổi sang 101, nó sẽ trở thành 110 khi một tín hiệu khác ở trạng
thái cao và cho tất cả ở trạng thái cao, chúng ta có 111. Bây giờ chúng ta có ba quầy
lập trình, trong hệ thống ÷ N1, ÷ N2 và ÷ N3.

CHƯƠNG III. THIẾT KẾ, THỰC HIỆN VÀ ĐO ĐẠC

3.1. Thiết kế
 Thiết kế bộ tổng hợp tần số PLL sử dụng IC MC145170 điều khiển bằng giao tiếp
nối tiếp.
 Phạm vi hoạt động: 88Mhz – 108Mhz
 Bước nhảy tần số 100 Khz
 Sử dụng vi điều khiển PIC16F877A để điều khiển MC145170.
 Hiển thị tần số và cài đặt tần số bằng LCD 16x2 và rotary encoder.
 Hiển thị và điều khiển bằng phần mềm trên máy tính. (Phụ Lục)
3.1.1. Khối tổng hợp tần số PLL
3.1.1.1. VCO
 Sử dụng VCO colpitts:
- Sử sụng diode varicap 1SV101, điện dung ở 3V là 28pF, ở 9V là 12pF.
- Tần số khi điện áp điều khiển diode varicap ở 1.4V là 88Mhz.
- Sử dụng MPS6514 hoạt động lên tới 200Mhz để khuếch đại tín hiệu.
Hình 3.1: VCO colpitts

Colpitts này sử dụng kết nối back-to-back của hai diode varicap 1SV101 để thay vì
một diode varicap duy nhất. Kết nối này cho phép điện dung thấp hơn ở điện áp cao,
trong khi duy trì tỷ lệ điều chỉnh của một diode varicap duy nhất. Kết nối diode
varicap back-to-back cũng giúp giảm sự biến dạng và ảnh hưởng của điện áp viền.
Các điện dung hồi tiếp Colpitts C1, C2 được tối ưu hóa để cung cấp phản ứng điện
phẳng trong phạm vi điều chỉnh rộng. Các giá trị này cũng có thể được tối ưu hóa lại
cho nhiễu pha nếu cần thiết.
Mạch rất nhạy cảm với sự lựa chọn bóng bán dẫn (phạm vi điều chỉnh và độ ổn
định) do yêu cầu băng thông rộng.
DC bias được cung cấp thông qua các điện trở R3 và R4, có thể ảnh hưởng đến
nhiễu pha, nhưng cho phép loại trừ các cuộn cảm RF. Điều này làm giảm chi phí và
khả năng cộng hưởng ký sinh trùng là nguyên nhân phổ biến của đáp ứng giả mạo và
sự mất ổn định tần số.
3.1.1.2. Lọc vòng
Hình 3.2: Tổng hợp tần số PLL MC145170 sử dụng lọc vòng opamp NE5532
Để minh hoạ thiết kế với bộ so pha, đầu ra φR và φV được sử dụng. Điều này đòi
sử dụng bộ lọc tích cực.

Từ datasheet MC145170, các phương trình sau được sử dụng:
(3.1)
(3.2)
Ở đây, từ datasheet, phương trình cho bộ so pha φR và φV
(3.3)
(3.4)
Và
(3.5)
Dải điện áp điều khiển trên đầu vào cho VCO được chọn là 1.4 đến 10.4 V.
Tần số trung bình = (88 + 108) / 2 = 98 MHz. Vì vậy, N = 980.
Chọn C1 là 47000 pF, R1 được tính như sau:
(3.6)
Vì vậy, chọn giá trị điện trở R1 là 1.5 kΩ.
(3.7)
Vì vậy, chọn giá trị điện trở R2 là 2.4 kΩ.

Giá trị của Cc được chọn sao cho tần số góc được thêm vào không ảnh hưởng đáng
kể đến băng thông ban đầu ωB.
Nguyên tắc của giá trị ban đầu là Cc = 4 / (R1 ωRC), trong đó ωRC là tần số cắt
của bộ lọc. Một giá trị tốt là chọn ωRC là 10 x ωB, để không ảnh hưởng đáng kể đến
bộ lọc ban đầu.
(3.8)
(3.9)
(3.10)
3.1.1.3. Thiết kế PCB cho PLL

- Sử dụng phần mềm Sprintlayout để vẽ PCB cho PLL.
Hình 3.3: PCB của PLL

3.1.2. Khối Điều Khiển MCU

- Sử dụng PIC 16F877A, LCD 16x2
- Rotary encoder.
- Module PL2303HX để chuyển đổi USB to TTL.
Hình 3.4: sơ đồ nguyên lý MCU

 Thiết kế PCB cho khối điều khiển
Hình 3.5: PCB của khối điều khiển

3.1.3. PCB cho khối nguồn 12VDC
- Sử dụng biếp áp 14VAC - 500mA hạ áp từ 220VAC để cung cấp nguồn cho
mạch nắn và ổn áp 12VDC.
- Sử dụng IC LM7812 để ổn áp.
Hình 3.6: PCB khối nguồn 12VDC

3.1.4. Thuật toán lập trình điều khiển PLL MC145170
Hình 3.7: Thuật toán lập trình điểu khiển MC145170

3.1.5. Lập trình PIC 16F877A điều khiển MC145170

- Sử dụng phần mềm biên dịch PIC CCS C Compiler 5 để lập trình.
- Sử dụng ngôn ngữ C để lập trình.
- Sử dụng Pickit2 để nạp chương trình cho MCU.
 Code lập trình cho PIC16F877A
#include <main.h>
#define PLL_EN PIN_D3

#define PLL_DATA PIN_D2
#define PLL_CK PIN_D1
#define PLL_LD PIN_D0
char C;
char Data[5],fs[5];
int cs,mode,y,tmpi,Index=0;
int1 Finish=0, aState, aLastState;
unsigned long long ft,f1,f2,tmp;
// send block to PLL

void sendframe(int x, unsigned long y) //x is length of block, y is value of block
{
int i;
output_low(PLL_EN);
for(i=1;i<=x;i++)
{
output_low(PLL_CK);
delay_ms(50);
output_bit(PLL_DATA,(y>>(x-i))&1);
delay_ms(50);
output_high(PLL_CK);
delay_ms(50);

}
output_low(PLL_CK);
delay_ms(50);
output_low(PLL_DATA);
delay_ms(50);
output_high(PIN_D3);
delay_ms(200);
}
// Print frequency up LCD
void FtoLcd()
{
if(ft <= 99900) tmpi = 2;
if(ft > 99900) tmpi = 3;
if(tmpi == 2)
{
tmp = ft/10000;
fs[0] = tmp+'0';
tmp = (ft%10000)/1000;
fs[1] = tmp+'0';
fs[2] = '.';
tmp = ((ft%10000)%1000)/100;
fs[3] = tmp+'0';
lcd_gotoxy(6,2);
printf(lcd_putc,"%s",fs);
}
if(tmpi == 3)
{
tmp = ft/100000;
fs[0] = tmp+'0';
tmp = (ft%100000)/10000;
fs[1] = tmp+'0';

tmp = ((ft%100000)%10000)/1000;
fs[2] = tmp+'0';
fs[3] = '.';
tmp = (((ft%100000)%10000)%1000)/100;
fs[4] = tmp+'0';
lcd_gotoxy(5,2);
printf(lcd_putc,"%s",fs);
}
lcd_gotoxy(10,2);
printf(lcd_putc,"MHz ");
}
// scan encoder
void scanen()
{
aState = input(PIN_D5); // Reads the "current" state of the outputA
// If the previous and the current state of the outputA are different, that means a
Pulse has occured
if (aState != aLastState)
{
// If the outputB state is different to the outputA state, that means the encoder is
rotating clockwise
if (input(PIN_D6) != aState)
y = 1;
else
y = -1;
}
else y=0;
aLastState = aState; // Updates the previous state of the outputA with the current
state
}

void main()
{
output_high(PLL_EN);
output_low(PLL_CK);
output_low(PLL_DATA);
aLastState = input(PIN_D5);
y=0;
// Init lcd
lcd_init();
delay_ms(100);
lcd_gotoxy(2,1);
printf(lcd_putc,"PLL FREQUENCY");
lcd_gotoxy(3,2);
printf(lcd_putc,"SYNTHESIZER");
// Init PLL
// reset sequence
delay_ms(100);
for(tmp=0;tmp<=5;tmp++)
{
delay_ms(50);
output_high(PLL_CK);
delay_ms(50);
output_low(PLL_CK);
}
delay_ms(100);
sendframe(5,2);
delay_ms(300);
//read value ft from EEPROM

f1 = read_eeprom(0x02);
f2 = read_eeprom(0x50);

if(f1 == 255)
{
ft = 88000;
}
else
{
ft = (f1*1000)+(f2*100);
}
delay_ms(1000);
lcd_putc('\f');
lcd_gotoxy(3,1);
printf(lcd_putc,"WAITING...");
// C Register access and format
sendframe(8,51); //send to PLL
// Reference divider 6500 ~> 100Khz (6.5Mhz/100khz)
sendframe(24,65); //send to PLL
// send block programmable counter to PLL
// programmable counter
tmp = ft/100;
sendframe(16,tmp); //send to PLL
delay_ms(100);
while(input(PIN_D0) == 0);//waiting Looked (LD ~ H)
// print ft up LCD
lcd_putc('\f');
lcd_gotoxy(1,1);
printf(lcd_putc,"FREQUENCY:(LOCK)");
FtoLcd();
while(TRUE)
{
if(input(PIN_D7)==0) //press OK 2s
{

delay_ms(2000);
if(input(PIN_D7) == 0)
{
tmp=0;
if(ft <= 99900) cs = 2;
if(ft > 99900) cs = 1;
mode = 1;
do //only exit when press OK and Current mode is 1
{
if(tmp != ft) // if value ft change
{
lcd_putc('\f');
lcd_gotoxy(1,1);
printf(lcd_putc,"Select Frequency");
if(ft <= 99900) tmpi = 2;
if(ft > 99900) tmpi = 3;
FtoLcd();
lcd_gotoxy(cs+4,2);
while(input(PIN_D7)==0);
tmp=ft;
}
switch(mode) // ///////// /////////
{ // cs ~ 0123456 //
case 1: //mode 1 (select number) // 138.0Mhz
// gotoxy = cs+4
{ lcd_putc('\k'); // 12345678910 //
scanen(); // ///////// /////////
if(y==-1) //move cursor Left
{
cs--;
if(cs==1 && tmpi == 2) cs = 5;

if(cs==0 && tmpi == 3) cs = 5;

if(cs==4) cs=3;
lcd_gotoxy(cs+4,2);
delay_ms(10);
}
if(y==1) //move cursor right

{
cs++;
if(cs==6 && tmpi == 2) cs = 2;
if(cs==6 && tmpi == 3) cs = 1;
if(cs==4) cs=5;
lcd_gotoxy(cs+4,2);
delay_ms(10);
}
if(input(PIN_D7)==0) //press Button
{ delay_ms(20);
if(input(PIN_D7)==0) mode = 2; // to mode 2
}
if(input(PIN_D7)==0) //press Button
{ delay_ms(1000);
if(input(PIN_D7)==0) mode = 1; // to mode 2
}
break;
}
case 2: //mode 2 (change value)
{
lcd_putc('\r');
scanen();
if(y==1) //Up value
{

if(cs==5) ft=ft+100;
if(cs==3) ft=ft+1000;
if(cs==2) ft=ft+10000;
delay_ms(10);
}
if(y==-1) //down value
{
if(cs==5) ft=ft-100;
if(cs==3) ft=ft-1000;
if(cs==2) ft=ft-10000;
delay_ms(10);
}
// Max/Min Frequency
if(ft>108000||ft<88000)
{
if(ft>108000) ft=108000;
if(ft<88000) ft=88000;
}
if(input(PIN_D7)==0) //press Enter
{ delay_ms(40);
if(input(PIN_D7)==0)
{
while(input(PIN_D7)==0);
mode = 1; // to mode 1
}
}
break;
}
}
}
while(exitset()==1||mode==2); //press Enter

lcd_putc('\o');
// save ft to EEPROM
f1 = ft/1000;
f2 = (ft%1000)/100;
write_eeprom(0x02, f1);
lcd_putc('\f');
lcd_gotoxy(3,1);
printf(lcd_putc,"WAITING...");
tmp = ft/100;
delay_ms(100);
while(input(PIN_D0) == 0);//waiting Looked (LD ~ H)
// print ft up LCD
lcd_putc('\f');
lcd_gotoxy(1,1);
FtoLcd();
}
}
}
}

3.2. Lắp ráp và hoàn thiện
Hình 3.8: Bên Trong sản phẩm sau khi lắp ráp
Hình 3.9: Mặt trước của sản phẩm

3.3. Đo Đạc
- Sử dụng máy đếm U2000A và Máy phân tích phổ R4131D
- Đo công suất ngõ ra.
- Dải tần số 88Mhz – 108Mhz
 Thực hiện đo
Hình 3.10: Máy đếm tần số U2000A
Hình 3.11: Máy phân tích phổ R4131D

Hình 3.12: Thực hiện đo với máy đếm tần số

 Kết quả đo
Hình 3.13: Phổ ngõ ra ở 88Mhz

 Công suất ở tần số 88Mhz là -16.8 dBm.

Hình 3.14: Phổ ngõ ra ở 108Mhz

 Công suất ở tần số 108Mhz là -18.2 dBm.

KẾT LUẬN
KẾT LUẬN
Sau quá trình tìm hiểu và nghiên cứu, đồ án “Nghiên cứu và thực hiện máy
tổng hợp tần số dải tần FM” đã đạt được các kết quả sau:
 Nắm vững được những kiến thức cơ bản về tổng hợp tần số
 Lập trình một số chức năng của vi điều khiển
 Lập trình cơ bản C# về giao diện trên windows
 Học tập được một số kinh nghiệm trong việc thực hiện mạch cao tần
 Ứng dụng lập trình vi điều khiển kết hợp IC chuyên dụng để tổng hợp tần số.
Tuy nhiên, bên cạnh đó đồ án cũng gặp khó khăn như:
 Giảm thiểu nhiễu pha.
 Cải thiện phẩm chất của VCO.
 Giảm thiểu số lượng hài.
 Tính ổn định của dao động tham chiếu.
Dựa trên những cơ sở thuận lợi và khó khăn trong quá trình hoàn thành đồ án, em xin
đưa ra hướng phát triển nhằm hoàn thiện đồ án:
 Sử dụng thêm mạch khuếch đại và lọc thông thấp.
 Sử dụng diode PIN để điều chỉnh và ổn định công suất ra.
 Tiếp tục cải thiện phẩm chất của VCO.

PHỤ LỤC
PHỤ LỤC
 Sử dụng phần mềm Visual Studio để lập trình ra giao diện windows bằng C#:
using System;
using System.Collections.Generic;
using System.ComponentModel;
using System.Data;
using System.Drawing;
using System.Linq;
using System.Text;
using System.Windows.Forms;
using System.IO.Ports;
namespace UART
{
public partial class frmMain : Form
{
#region Quan ly Bien
SerialPort UART = new SerialPort();
#endregion
#region Quan ly ham
private void _KhoiTao()
{
try
{
cbxTenCongCom.DataSource = SerialPort.GetPortNames();
if (cbxTenCongCom.Items.Count > 0)
{
cbxTenCongCom.SelectedIndex = 0;
}
}
catch (Exception)
SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N

PHỤ LỤC
{
}
}
#endregion
#region Quan ly form
public frmMain()
{
InitializeComponent();
}
private void frmMain_Load(object sender, EventArgs e)
{
_KhoiTao();
this.UART.DataReceived += new
System.IO.Ports.SerialDataReceivedEventHandler(this.UART_DataReceived);
Control.CheckForIllegalCrossThreadCalls = false;
}
private void frmMain_Shown(object sender, EventArgs e)
{
}
private void frmMain_KeyDown(object sender, KeyEventArgs e)
{
switch (e.KeyCode)
{
case Keys.Escape:
{
Close();
break;
}
case Keys.Enter:
{
if (gbxNhapTanSo.Focused == true)

PHỤ LỤC
{
btnSet_Click(null, null);
}
break;
}
}
}
private void frmMain_FormClosing(object sender, FormClosingEventArgs e)
{
try
{
if (UART.IsOpen == true)
{
UART.Write("F;");
UART.Close();
}
}
catch (Exception)
{
}
}
private void frmMain_FormClosed(object sender, FormClosedEventArgs e)
{
}
#endregion
private void btnConnect_Click(object sender, EventArgs e)
{
try
{
if (cbxTenCongCom.Text.Trim().Length == 0)
{

PHỤ LỤC
MessageBox.Show("Please Select COM Port !!!");

return;
}
UART.PortName = cbxTenCongCom.Text;
UART.Open();
{
gbxNhapTanSo.Enabled = true;
btnConnect.Enabled = false;
btnDisconnect.Enabled = true;
btnSet.Enabled = true;
gbxNhanDuLieu.Enabled = true;
cbxTenCongCom.Enabled = false;
gbxNhanDuLieu.ResetText();
gbxNhanDuLieu.Text += "Connecting...." +
System.Environment.NewLine;
UART.Write("O;");
}
else
{
gbxNhapTanSo.Enabled = false;
btnConnect.Enabled = true;
btnDisconnect.Enabled = false;
btnSet.Enabled = false;
gbxNhanDuLieu.Enabled = false;
cbxTenCongCom.Enabled = true;
}
}
catch (Exception)
{
}

PHỤ LỤC
private void btnDisconnect_Click(object sender, EventArgs e)

{
try
{
UART.Write("F;");
UART.Close();
{
gbxNhapTanSo.Enabled = true;
btnConnect.Enabled = false;
gbxNhanDuLieu.Enabled = true;
cbxTenCongCom.Enabled = false;
}
else
{
gbxNhapTanSo.Enabled = false;
btnConnect.Enabled = true;
cbxTenCongCom.Enabled = true;
gbxNhanDuLieu.Text += "Disconnect !!!" +
System.Environment.NewLine;
}
}
catch (Exception)
{
}

PHỤ LỤC
}
private void btnSet_Click(object sender, EventArgs e)
{
try
{
UART.Write(gbxNhapTanSo.Text.Trim() + ";");
}
catch (Exception)
{
}
}
string Tam = "";
private void UART_DataReceived(object sender, SerialDataReceivedEventArgs
e)
{
try
{
Tam = UART.ReadTo(";");
gbxNhanDuLieu.Text += Tam + System.Environment.NewLine;
gbxNhanDuLieu.SelectionStart = gbxNhanDuLieu.TextLength;
gbxNhanDuLieu.ScrollToCaret();
if (Tam == "#Waiting....")
{
}
if (Tam == "#Locked!!!")
{
}

PHỤ LỤC
}
catch (Exception)
{
}
}
private void miXoaDuLieu_Click_1(object sender, EventArgs e)
{
gbxNhanDuLieu.ResetText();
}
}
}
 Giao diện phần mềm kết nối với sản phẩm như sau:
 Code biên dịch thêm vào code của 16F877A để nhận lệnh từ máy tính:
if(Finish==1)
{
Finish=0;
if(Data[0] == 'O')
{
printf("#OK!!!;");
lcd_putc('\f');
lcd_gotoxy(1,1);

PHỤ LỤC
printf(lcd_putc,"CONTROL VIA USB");

lcd_gotoxy(6,2);
printf(lcd_putc,"*****");
FtoPc();
rsdata();
do
{
if(Finish==1)
{
Finish=0;
if(Data[0] != 'F')
{
printf("#Waiting....;");
if(Data[2] == '.') tmpi = 2;
if(Data[3] == '.') tmpi = 3;
if(tmpi == 2)
{ tmp = Data[0]-48;
ft = tmp*10000;
tmp = Data[1]-48;
ft = ft + tmp*1000;
tmp = Data[3]-48;
ft = ft + tmp*100;
}
if(tmpi == 3)
{ tmp = Data[0]-48;
ft = tmp*100000;
tmp = Data[1]-48;
ft = ft + tmp*10000;
tmp = Data[2]-48;
ft = ft + tmp*1000;
tmp = Data[4]-48;

PHỤ LỤC
ft = ft + tmp*100;
}
//save ft to EEPROM
f1 = ft/1000;
f2 = (ft%1000)/100;
tmp = ft/100;
delay_ms(100);
while(input(PIN_D0) == 0); //waiting Looked (LD ~ H)
printf("#Locked!!!;");
// print ft on PC
FtoPc();
rsdata();
}
}
if(input(PIN_D4)==0)
{
delay_ms(100);
if(input(PIN_D4)==0) break;
}
}
while(Data[0] != 'F');
}
rsdata();
lcd_putc('\f');
lcd_gotoxy(1,1);

PHỤ LỤC
FtoLcd();
}
 Sau khi kết nối với máy tính:

VCO Voltage Controlled Oscillator
DDS Direct Digital Synthesis
FS Frequency Synthesizer
BCD Binary-Coded Decimal
PLL Phase-Locked Loop
DAC Digital Analogue Converter
RMS Root Mean Square
EW Electronic Warfare
ATE Automatic Test Equipment
PD Phase Detector
DA Direct Analogue
DSP Digital Signal Processing
LF Loop Filter
AM Amplitude Modulation
FM Frequency Modulation
FSK Frequency Shift Keying
PFD Phase Frequency Detector
PCB Printed Circuit Board


1, Ron Bertrand VK, The Basics of PLL Frequency Synthesis, ©2002 (online radio
electronics course)
2, Mark Curtain and Paul O’Brien, Phase-locked loop for high frequency receivers and
transmitters part 1, ©1999 33-3 1999 Analogue Dialogue
3, R.E Best, Phase-Locked Loops, Design, Simulation, and Applications, © 2003 5th
Edition, McGraw-Hill Publishers.
4, David Babin and Mark Clark, The MC145170 in Basic HF and VHF Oscillators,
AN1207/D.

18. NGHIÊN CỨU VÀ THỰC HIỆN MÁY TỔNG HỢP TẦN SỐ DẢI TẦN FM

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

18. NGHIÊN CỨU VÀ THỰC HIỆN MÁY TỔNG HỢP TẦN SỐ DẢI TẦN FM

Uploaded by

Copyright:

Available Formats

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

CƠ SỞ TẠI THÀNH PHỐ HỒ CHÍ MINH

Sinh viên thực hiện: ĐỖ NGỌC TIỆN

Tháng 12 Năm 2017

Sinh viên thực hiện: ĐỖ NGỌC TIỆN

LỜI MỞ ĐẦU ............................................................................................................ 1

Hình 1.1: Tổng hợp tần số PLL.................................................................................... 2

Ngày 09, tháng 12, năm 2017

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 1

CHƯƠNG I. TỔNG HỢP TẦN SỐ

Tín hiệu Bộ so pha Lọc vòng

Hình 1.1: Tổng hợp tần số PLL

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 2

1.1. Phương pháp tổng hợp tần số

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 3

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 4

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 5

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 6

1.3. Phân tích và so sánh

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 7

CHƯƠNG II. TỔNG HỢP TẦN SỐ PLL

Fref error Fout

Hình 2.1: vòng khóa pha

Fref Loop Fout

Hình 2.2: vòng khóa pha có lọc vòng

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 8

Được ứng dụng như sau:

Fref Loop Fout

Hình 2.3: Tổng hợp tần số PLL cơ bản

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 9

2.3.1. Bộ so pha và nạp điện tích

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 10

Hình 2.4: PFD dựa trên DFF (flip-flop)

Hình 2.5: Sơ đồ pha của PFD

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 11

Hình 2.6: Dò pha EXOR

Hình 2.7: Dò pha JK flip-flop cơ bản

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 12

2.3.2. Dao động thạch anh và VCO

2.3.3. Lọc vòng

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 13

 Lọc thụ động

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 14

Hình 2.8: Tổng hợp N nguyên đơn

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 15

FOsc referenc Fr Loop N*Fr

Hình 2.9: PLL N nguyên với một bộ chia tham chiếu

FOsc referenc Fr Loop N*Fr

Hình 2.10: PLL N nguyên với một bộ chia trước

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 16

FOsc referenc Fr Loop (N1V+N2)Fr

Hình 2.11: PLL N nguyên với một bộ chia trước kép

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 17

Hình 2.12: PLL N nguyên với một bộ chia trước 4 modulus

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 18

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 19

CHƯƠNG III. THIẾT KẾ, THỰC HIỆN VÀ ĐO ĐẠC

Hình 3.1: VCO colpitts

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 20

SVTH: ĐỖ NGỌC TIỆN LỚP: D13CQVT02-N TRANG 21

Từ datasheet MC145170, các phương trình sau được sử dụng:

Ở đây, từ datasheet, phương trình cho bộ so pha φR và φV

Vì vậy, chọn giá trị điện trở R1 là 1.5 kΩ.