МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

ЧЕРНІВЕЦЬКИЙ НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ

ІМЕНІ ЮРІЯ ФЕДЬКОВИЧА

Навчально-науковий інститут фізико-технічних та комп’ютерних наук

Кафедра комп’ютерних систем та мереж

Лабораторна робота №3
ОСВОЄННЯ ІНТЕГРОВАНОГО СЕРЕДОВИЩА
ПРОЄКТУВАННЯ ACTIVE-HDL

Виконав студент 4-го

курсу
442ск гр.
Горда Георгій-Максим

Чернівці 2022
Мета: Створити в інтегрованому середовищі Active-HDL проект тригера відповідно до
варіанту, вивести на екран результати моделювання за допомогою Waveform Editor та
отримати схему.

1. Було обрано 3 варіант: Синхронний RS-тригер.

2. Описано принцип роботи тригера згідно з варіантом, записати його
характеристичне рівняння.

Рис. 1. Схема і умовне позначення

3. Замальовано схему, умовне позначення і таблицю істинності даного тригера.

Рис. 2. Характерестичне рівнення, та таблиця істиності

Створив функціональну схему тригера:
library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity Triger is
port ( CLK : in BIT;
R : in BIT;
S : in BIT;
Q : out BIT:='0';
QN : out BIT:='1'
);
end Triger;

--}} End of automatically maintained section

architecture Triger of Triger is

begin
process(S, R, CLK)
begin
if CLK='1' then
if S='0' and R='0' then
report "err";
elsif S='1' and R='1' then
report "err";
elsif S='1' and R='0' then
Q <= S;
QN <= not S;
elsif S='0' and R='1' then
 Q <= S;
QN <= not S;
end if;

elsif CLK='0' then

end if;

end process;
-- enter your statements here --
end Triger;

Макро-файл:
asim Triger
wave -in -color 0,127,255 CLK R S
wave -color 255,127,255 Q QN
force R 0 5 ns, 0 10 ns, 1 15 ns, 1 20 ns
force S 0 5 ns, 1 10 ns, 0 15 ns, 1 20 ns
force CLK 0 5 ns, 1 10 ns, 0 15 ns, 1 20 ns
run 25ns
Графік