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Design of Advanced Multiplicative Inverse Operation Circuit For AES Encryption
Design of Advanced Multiplicative Inverse Operation Circuit For AES Encryption
Vol. 20, No. 4, pp.1-6, Aug. 31, 2020. pISSN 2289-0238, eISSN 2289-0246
https://doi.org/10.7236/JIIBC.2020.20.4.1
JIIBC 2020-4-1
김종원*, 강민섭**
* **
Jong-Won Kim , Min-Sup Kang
요 약 본 논문에서는 효율적인 AES 암호화를 위한 곱셈역원 연산기인 S-Box 설계를 제안한다. 제안한 방법은 먼저,
합성체 기반의 개선된 S-Box 모듈을 설계하고, 다단 파이프라인(multi-stage pipeline) 구조의 S-Box의 성능을 평가
한다. 제안하는 S-Box 모듈에서의 곱셈역원 연산은 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도
가 개선된다. 논리합성을 통하여 3-단 파이프라인 구조의 S-Box 의 경우, 기존 방법[3]과의 연산속도 비교에서 약 28%
정도 개선됨을 보인다. 본 논문에서 제안한 개선된 S-Box는 Verilog-HDL을 사용하여 혼합 레벨에서 모델링을 행하였
으며, Xilinx ISE 14.7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션
(ModelSim PE 10.3 사용)을 통하여 설계된 S-Box가 정상적으로 동작함을 확인하였다.
Abstract This paper proposes the design of an advanced S-Box for calculating multiplicative inverse in
AES encryption process. In this approach, advanced S-box module is first designed based on composite
field, and then the performance evaluation is performed for S-box with multi-stage pipelining
architecture. In the proposed S-Box architecture, each module for multiplicative inverse is constructed
using combinational logic for realizing both small-area and high-speed. Through logic synthesis result,
the designed 3-stage pipelined S-Box shows speed improvement of about 28% compared to the
conventional method[3]. The proposed advanced AES S-Box is performed modelling at the mixed level
using Verilog-HDL, and logic synthesis is also performed on Spartan 3s1500l FPGA using Xilinx ISE 14.7
tool.
[1, 2, 3]
Ⅰ. 서 론 두되고 있다 .
2001년 미국 국립 표준 기술 연구소(NIST)는
최근, 정보기술 및 초고속 인터넷의 발달로 다양한 해 Rijndael 암호 알고리듬을 표준 블록 암호 알고리듬
킹이나 사이버 공격으로부터 개인정보나 데이터를 보호 (AES: Advanced Encryption Standard) 으로 채택하
하기 위한 보안기술이 현대 사회에서 중요한 문제로 대 였다[1].
*
정회원, 안양대학교 컴퓨터공학과 Received: 24 May, 2020 / Revised: 3 July, 2020 /
**
정회원, 안양대학교 컴퓨터공학과(교신저자) Accepted: 7 August, 2020
**
접수일자 2020년 5월 24일, 수정완료 2020년 7월 3일 Corresponding Author: mskang@anyang.ac.kr
게재확정일자 2020년 8월 7일 Dept. of Computer Engineering, Anyang University, Korea
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Design of Advanced Multiplicative Inverse Operation Circuit for AES Encryption
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The Journal of The Institute of Internet, Broadcasting and Communication (IIBC)
Vol. 20, No. 4, pp.1-6, Aug. 31, 2020. pISSN 2289-0238, eISSN 2289-0246
(bx+c)
-1 이때, 식 (2)는 GF(22)의 형태가 되므로 GF(22) 상에
=b(b 2 λ+(b+c)c) - 1 x+(c+b) (b 2 λ+(b+c)c) - 1 서 덧셈 및 곱셈 연산이 가능하게 된다. 그림 3은 식 (2)
(1) 를 하드웨어로 구현된 곱셈기의 구조를 나타낸다. 그림 3
과 같이 GF(22) 상에서 유한체 곱셈을 수행하기 위해서
2
는 3개의 GF(22) 곱셈기와 파이(φ) 연산 모듈, 그리고 덧
여기서 A=1, B=λ 이며, 기약 다항식은 x +x+λ 를 사용
셈(XOR) 연산기 등으로 구성된다.
한다.
그림 2는 을 이용하여 상에서
[4]
곱의 역원을 계산하기 위한 블록도를 나타낸다 .
그림 3. GF(24) 곱셈기의 구조
Fig. 3. Structure of multiplication in GF(24)
그림 2. S-Box의 곱의 역원을 구하기 위한 구조[4]
Fig. 2. Structure of S-Box for multiplicative inverse[4] 2. 파이프라인 구조의 합성체 S-Box 설계
그림 3에 나타난 회로를 하드웨어로 구현할 경우 하드
그림 2에서 δ와 δ-1는 각 합성체 (CF: Composite
웨어 오버헤드가 증가하게 된다. 이러한 문제점을 해결하
Field)를 위한 동형사상(isomorphic mapping)과 역
기 위해서 본 논문에서는 식 (3)의 모든 비트를 계산해서
동형사상을 나타낸다. 그리고 x2는 상에서 제곱
비트 단위의 논리 연산을 수행하는 방법을 제안한다.
연산을, xλ는 정수(λ)와의 곱셈연산을 나타낸다. 또한, X
지금, 입력 값 중에서 상위 4비트 b와 하위 4비트 c를
는 곱셈연산을, ㊉는 덧셈(XOR) 연산을 나타낸다.
각각 아래와 같이 정의한다.
합성체에서 곱의 역원 계산은 상에서는 직접
적용하기 어렵기 때문에 동형함수(δ) 를 통하여 합성체
-1
,
로 변환하여 사용한다. 이때 δ와 δ 는 8x8 matrix로
[4] (3)
표현된다 .
-3-
Design of Advanced Multiplicative Inverse Operation Circuit for AES Encryption
표 1. AES S-Box(비파이프라인)의 성능 비교
Table 1. Performance comparison of AES S-Box
(Non-pipeline)
Ref.[4] 42 75 29.1
그림 4. 제안하는 곱셈 역원 연산용 S-Box의 구조
Ref.[5] 44 76 32.4
Fig. 4. Proposed multiplicative inverse operation
structure for S-Box CF_S-Box 42 74 26.8
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The Journal of The Institute of Internet, Broadcasting and Communication (IIBC)
Vol. 20, No. 4, pp.1-6, Aug. 31, 2020. pISSN 2289-0238, eISSN 2289-0246
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Design of Advanced Multiplicative Inverse Operation Circuit for AES Encryption
저 자 소 개
Jong-Won Kim(정회원)
∙ 1992 : BS degree in Department
of Electronic Engineering,
Cheongju University.
∙ 1994 : MS degree in Department
of Electronic Engineering,
Cheongju University.
∙ 2018 ~ Present : Ph.D course,
Department of Computer Engineering, Anyang
University.
∙ Research interests : ASIC design, Embedded system,
Digital Image Precessing, Network security, IOT
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