國 立 清 華 大 學

碩士論文

使用高介電係數絕緣材料降低表面電場之高壓
鰭式場效電晶體電靜態特性模擬分析

Simulation Study of Static Performance of

High-Voltage FinFETs with Dielectric RESURF

系所別：電子工程研究所
學號：105063538
研 究 生：賴軍維 (Jun-Wei Lai)
指導教授：黃智方 教授 (Prof. Chih-Fang Huang)

中 華 民 國 一 百 零 七 年 十 二 月
 摘要

此論文分析將調變絕緣層介電係數降低表面電場(Dielectric
RESURF)應用於高壓鰭式場效電晶體。此高壓鰭式場效電晶體採 14
奈米鰭式場效電晶體製程步驟做為參考並結合電腦模擬軟體(TCAD)
建立高壓鰭式場效電晶體結構。針對元件的電特性、崩潰電壓、特定
導通電阻(Specific on-resistance，縮寫 Ron,sp)做進一步的分析與討
論。
本文提出的鰭式場效電晶體，以閘極長度為 0.1μm，漂移區為
1.0μm，絕緣層寬度為 0.033μm、深度為 0.1μm 作為基準結構，並在
電特性上與平面式場效電晶體做比較。為了取得漂移區離子佈植的最
佳劑量，必須在崩潰電壓與 Ron,sp 之間作抉擇。本文探討 Dielectric
RESURF 技術並證實增加絕緣層寬度或提高絕緣層介電係數可以提
升漂移區離子佈植的最佳劑量。當絕緣層寬度從 33nm 增加至 81nm
時，漂移區離子佈植的最佳劑量從 4.2x1012cm-2 提升至 6.9 x1012 cm-2。
此外，本文也針對提高絕緣層的介電係數進行探討，當絕緣層介電係
數從 3.9(SiO2)提高至 86(TiO2)時可以提升高壓鰭式場效電晶體的崩潰
電壓與降低 Ron,sp。在高壓鰭式場效電晶體結合 Dielectric RESURF
技術下，使用高介電係數絕緣層(K=86)之高壓鰭式場效電晶體的最高
崩潰電壓為 32.23V，最高 FOM 值為 19536 V2/mΩ-cm2，相較使用低
介電係數絕緣層(K=3.9)之高壓鰭式場效電晶體，在最高崩潰電壓上
提高 24.6%，最高 FOM 值提高 154%。

I
 Abstract

In this thesis, the analysis of dielectric RESURF implemented in

high-voltage FinFETs has been studied. The high-voltage FinFET
structure with a typical 14nm FinFET fabrication process flow has been
established by using Technology Computer Aided Design (TCAD)
simulation, in order to discuss the electrical characteristics of this device
including breakdown voltage and specific on-resistance (Ron,sp).
For the FinFET structure under study, the gate length is 0.1μm and
the drift region length is 1.0μm. Typical STI width(WSTI) is 0.033μm, and
typical STI thickness(TSTI) is 0.1μm. The FinFET is compared with a
planar MOSFET in electrical characteristics for finding the optimized
dose for the drift region implant for a better tradeoff between breakdown
voltage and Ron,sp. The concept of dielectric RESURF is explored, and it
was found that a higher optimal dose for drift region implant can be
achieved by either increasing the width of the STI or by adopting a higher
dielectric constant. As the WSTI increased from 33nm to 81nm, the
optimal dose for drift region is increased from 4.2x1012cm-2 to 6.9x1012
cm-2. Furthermore, the effect of dielectric constant of STI is also
discussed. As the dielectric constant of STI increased from 3.9(SiO2) to
86(TiO2), the breakdown voltage can be increased, and the specific
on-resistance can be reduced. With dielectric RESURF in high-voltage
FinFETs, the maximum breakdown voltage reaches 32.23V when a
High-k (k=86) dielectric is used, and the maximum FOM reaches 19536
V2/mΩ-cm2. The maximum breakdown voltage increased voltage by
24.6%, and the maximum FOM increased value by 154% compared to a
Low-k one (k=3.9) case.

II
 目錄

摘要................................................................................................................................ I
Abstract ......................................................................................................................... II
目錄.............................................................................................................................. III
圖目錄........................................................................................................................... V
表目錄..........................................................................................................................IX
第一章 序論.................................................................................................................. 1
1.1 研究動機.......................................................................................................... 1
1.2 橫向擴散場效電晶體簡介.............................................................................. 2
1.2.1 降低表面電場技術(RESURF)-文獻回顧 .......................................... 3
1.2.2 絕緣介電質降低表面電場技術(Dielectric RESURF) ........................ 6
1.3 鰭式場效電晶體發展與介紹.......................................................................... 9
1.3.1 絕緣矽基板、全矽基板鰭式場效電晶體簡介................................ 10
1.3.2 短通道效應簡介................................................................................ 13
1.3.3 汲極延伸鰭式場效電晶體................................................................. 16
1.4 論文架構........................................................................................................ 18
第二章 元件結構與製程流程.................................................................................... 19
2.1 元件結構........................................................................................................ 19
2.2 製程流程........................................................................................................ 23
第三章 模擬結果與討論分析.................................................................................... 38
3.1 閘極長度對於元件的影響............................................................................ 38
3.1.1 設計閘極長度..................................................................................... 38
3.1.2 比較平面式場效電晶體與鰭式場效電晶體的電特性..................... 44
3.2 調變 STI 對於 HV-FinFET 耐壓能力的影響 .............................................. 55
3.2.1 調變 STI 寬度..................................................................................... 55
3.2.2 調變 STI 介電係數............................................................................. 59
3.2.3 調變 STI 深度.................................................................................... 68
III
第四章 結論與未來工作............................................................................................ 76
4.1 結論................................................................................................................ 76
4.2 未來工作........................................................................................................ 76
參考文獻...................................................................................................................... 77

IV
 圖目錄

圖 1.1 LOMOS 之結構側視圖[7] ................................................................................. 2

圖 1.2 一般元件與 RESURF 元件之電場分佈圖[10] ................................................. 3
圖 1.3 不同 RESUFR LDMOS 之結構側視圖[11] ..................................................... 4
圖 1.4 橫向超接面結構 LDMOS 之結構俯視圖[13] ................................................. 5
圖 1.5 High-K 表面耐壓技術 LDMOS 之結構側視圖[15]......................................... 6
圖 1.6 表面覆蓋絕緣材料的 LDMOS 之電位分佈圖[15] ......................................... 6
圖 1.7 藉由 STI 增加接面電容之示意圖[16] ............................................................. 7
圖 1.8 不同漂移區結構之示意圖[19] ......................................................................... 8
圖 1.9 利用 FinFET 結構達到 Dielectric RESURF 之示意圖[39]............................. 8
圖 1.10 MOSFET 與 FinFET 之閘極控制電流比較圖[20]......................................... 9
圖 1.11 雙閘極概念之結構示意圖[21] ..................................................................... 10
圖 1.12 SOI FinFET 與 Bulk FinFET 之結構俯視圖[20] .......................................... 10
圖 1.13 SOI FinFET 之製造流程圖[36] ..................................................................... 11
圖 1.14 Bulk FinFET 之製造流程圖[40].................................................................... 12
圖 1.15 Punch through stopper 概念之示意圖[43]..................................................... 12
圖 1.16 源、汲極空乏區共享之示意圖[51] ............................................................. 13
圖 1.17 汲極電流之理想值與實驗值的差異圖[51] ................................................. 14
圖 1.18 次臨限擺幅之示意圖[55] ............................................................................. 14
圖 1.19 DIBL 效應之示意圖[56]................................................................................ 15
圖 1.20 汲極延伸場效電晶體之結構側視圖............................................................ 16
圖 1.21 汲極延伸鰭式電晶體之結構頂視圖[60] ...................................................... 17
圖 2.1 半邊 HV-FinFET 之結構俯視圖 .................................................................... 21
圖 2.2 HV-FinFET 閘極處之 XY 剖面圖................................................................... 21
圖 2.4 HV-FinFET 閘極剖面之尺寸參數參考圖 ...................................................... 22
圖 2.3 HV-FinFET 之尺寸參數參考圖 ...................................................................... 22
圖 2.5 P-type 矽基板之俯視圖 ................................................................................... 25
V
圖 2.6 Ndrift 光罩之俯視圖 ........................................................................................ 26
圖 2.7 Ndrift 離子佈值之俯視圖 ................................................................................ 27
圖 2.8 Nwell 光罩之俯視圖 ........................................................................................ 28
圖 2.9 Nwell 離子佈值之俯視圖 ................................................................................ 29
圖 2.10 Pwell 光罩之俯視圖 ...................................................................................... 30
圖 2.11 Pwell 離子佈值之俯視圖............................................................................... 31
圖 2.12 Fin 蝕刻之俯視圖 .......................................................................................... 32
圖 2.13 Fin 蝕刻前後之閘極 XY 剖面圖 .................................................................. 32
圖 2.14 沉積 STI 之俯視圖........................................................................................ 33
圖 2.15 沉積 STI 之閘極剖面圖................................................................................ 33
圖 2.16 沉積閘極氧化層之俯視圖............................................................................ 34
圖 2.17 沉積閘極氧化層之閘極 XY 剖面圖 ............................................................ 34
圖 2.18 沉積閘極電極之俯視圖................................................................................ 35
圖 2.19 沉積閘極電極之閘極 XY 剖面圖 ................................................................ 35
圖 2.20 沉積源/汲極電極之俯視圖 .......................................................................... 36
圖 2.21 沉積源/汲極電極之汲極 XY 剖面圖 ........................................................... 36
圖 2.22 沉積絕緣介電質之俯視圖............................................................................ 37
圖 2.23 沉積絕緣介電質之漂移區 XY 剖面圖 ........................................................ 37
圖 3.1 HV-FinFET 在不同閘極長度之結構俯視圖 .................................................. 39
圖 3.2 HV-FinFET 之不同閘極長度的 Vth ............................................................... 39
圖 3.3 HV-FinFET 之不同閘極長度的崩潰電壓 ...................................................... 41
圖 3.5 導通電阻之各電阻區域的劃分圖.................................................................. 42
圖 3.6 不同閘極長度對通道電阻佔導通電阻之比例圖.......................................... 43
圖 3.7 Planar MOSFET(左)與 HIP-MOSFET(右)之結構側視圖 .............................. 45
圖 3.8 不同元件之 Vth roll off 現象比較圖 ............................................................. 45
圖 3.9 漂移區佈植劑量與崩潰電壓關係圖.............................................................. 46
圖 3.10 HIP-MOSFET 之漂移區最佳佈植劑量的電場分佈圖 ................................ 47
圖 3.11 HIP-MOSFET 之漂移區最佳佈植劑量的表面電場分佈圖 ........................ 47
圖 3.12 漂移區佈植劑量與崩潰電壓、Ron,sp 關係圖 ........................................... 49

VI
圖 3.13 漂移區佈植劑量與崩潰電壓、FOM 關係圖 .............................................. 49
圖 3.14 漂移區佈植劑量與 FOM、on/off current ratio 關係圖 .............................. 50
圖 3.15 HIP-MOSFET 之 Id-Vg 曲線圖 .................................................................... 51
圖 3.16 HIP-MOSFET 之 Id-Vd 曲線圖 .................................................................... 51
圖 3.17 HV-FinFET 之 Id-Vg 曲線圖 ......................................................................... 52
圖 3.18 HV-FinFET 之 Id-Vd 曲線圖 ......................................................................... 52
圖 3.19 不同 WSTI 的 HV-FinFET 之結構俯視圖 ..................................................... 56
圖 3.20 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖 ............. 56
圖 3.21 不同 WSTI 的 HV-FinFET 之相同汲極電壓的空乏區分佈圖 ...................... 57
圖 3.22 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓、Ron,sp 關係圖
...................................................................................................................................... 57
圖 3.23 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與 FOM、Ron,sp 關係圖 ... 58
圖 3.24 不同 K 值的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖 ............. 60
圖 3.25 不同 K 值的 HV-FinFET 之最大崩潰電壓的電場分佈圖 ......................... 60
圖 3.26 不同 K 值的 HV-FinFET 之最大崩潰電壓的表面電場大小分佈圖 .......... 61
圖 3.27 不同 K 值的 HV-FinFET 之相同汲極電壓的空乏區分佈圖 ..................... 61
圖 3.28 HV-FinFET 之相同漂移區佈植劑量的 K 值與崩潰電壓關係圖 ............... 63
圖 3.29 HV-FinFET 之相同漂移區佈植劑量的表面電場大小分佈圖 .................... 63
圖 3.30 HV-FinFET 之相同漂移區佈植劑量的汲極端電場分佈圖 ........................ 64
圖 3.31 HV-FinFET 之相同漂移區佈植劑量的汲極端電場大小分佈圖 ................ 64
圖 3.32 不同 K 值的 HV-FinFET 之漂移區佈植劑量與 FOM、Ron,sp 關係圖..... 65
圖 3.33 HV-FinFET 之 K=86 的 Id-Vg 曲線圖 .......................................................... 66
圖 3.34 HV-FinFET 之 K=86 的 Id-Vd 曲線圖 .......................................................... 66
圖 3.35 HIP-MOSDET 與不同 K 值的 HV-FinFET 之電特性比較圖 ..................... 67
圖 3.36 不同 TSTI 的 HV-FinFET 之結後俯視圖 ...................................................... 68
圖 3.37 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖 .............. 69
圖 3.38 不同 K 值的 HV-FinFET 之最大崩潰電壓的電場分佈圖 .......................... 69
圖 3.39 不同 TSTI 的 HV-FinFET 之雪崩崩潰的電場分佈圖 ................................... 70
圖 3.40 不同 TSTI 的 HV-FinFET 之雪崩崩潰的汲極端電場分佈圖 ....................... 71

VII
圖 3.41 不同 TSTI 的 HV-FinFET 之雪崩崩潰的汲極端電場大小分佈圖 ............... 71
圖 3.42 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖 ............... 72
圖 3.43 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與 Ron,sp 關係圖 .................. 73
圖 3.44 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與 FOM 關係圖..................... 73
圖 3.45 不同曲率汲極 Nplus 的 HV-FinFET 之結構俯視圖 ................................... 74
圖 3.46 不同曲率汲極 Nplus 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖
...................................................................................................................................... 75

VIII
 表目錄

表 3.1 HV-FinFET 之不同閘極長度的電特性 .......................................................... 42

表 3.2 HV-FinFET 在不同閘極長度之各導通電阻的比例 ...................................... 43
表 3.3 HIP-MOSFET 之順偏電特性 .......................................................................... 53
表 3.4 HV-FinFET 之順偏電特性 .............................................................................. 53
表 3.5 HIP-MOSFET 之電特性 .................................................................................. 54
表 3.6 HV-FinFET 之電特性 ...................................................................................... 54
表 3.7 HV-FinFET 之不同 WSTI 的電特性 ................................................................. 58
表 3.8 HV-FinFET 之 K=86 的電特性 ....................................................................... 67

IX
 第一章 序論

1.1 研究動機

在半導體產業中，以矽(silicon)為基底的元件，因為製程技術成熟穩定且成
本低廉，在目前的電力電子系統中為主要的材料。近年來電子產品的目標更朝向
高效率與低耗能發展。
在功率元件發展中，橫向雙擴散場效電晶體(Laterally Diffused Metal Oxide
Semiconductor，縮寫 LDMOS)是一個典型的功率元件。LDMOS 的橫向漂移區具
有承受高電壓的特性，但也造成其導通電阻較大[1]。雖然增加 LDMOS 漂移區
的摻雜濃度有助於降低導通電阻，但同時也會削減其耐壓能力。因此設計者時常
需要在崩潰電壓與導通電阻間做抉擇。此外，在元件尺寸逐漸縮小下，當通道長
度到達 1μm 以下，將出現短通道效應[2, 3]。為了克服短通道效應，因此開始嘗
詴在鰭式場效電晶體(FinFET)結構中研發具有高耐壓的元件[4]。然而功率型鰭式
場效電晶體相較於一般鰭式場效電晶體需要較多額外且複雜的製程技術，在製造
上面臨挑戰。
為了改善上述兩個問題，本文運用絕緣介電質降低表面電場技術(Dielectric
RESURF)來改善 LDMOS 在崩潰電壓與導通電阻間抉擇的問題，同時藉由鰭式
場效電晶體的結構來實現此構想。如此一來，可以利用 FinFET 現有的製程技術，
製造出具有三閘極控制通道的 LDMOS，並藉由 FinFET 鰭片(Fin)與淺溝槽隔離
層(shallow trench isolation，縮寫 STI)之間的關係，將高介電係數絕緣材料(High-K)
取代 SiO2 隔離層來達到 Dielectric RESURF 效果。讓 LDMOS 可以同時擁有
FinFET 高效率、低耗能的優點，還具有 Dielectric RESURF 效果。有效地改善
LDMOS 在崩潰電壓與導通電阻間抉擇的關係，大幅提升元件的性能。

1
1.2 橫向擴散場效電晶體簡介

橫向功率元件中，橫向雙擴散場效電晶體(Laterally Diffused Metal Oxide

Semiconductor，縮寫 LDMOS)為常見的元件，其基本結構圖如圖 1.1。從圖中可
以看到結構中有一段較長的漂移區(Drift)，其主要功能為承受耐壓，也稱作橫向
表面耐壓區[5]。
LDMOS 元件，在功率整合電路中的應用非常普遍，具有承受高電壓的特點，
相較於一般元件，LDMOS 需要更長的漂移區，與更低的摻雜濃度來支撐高電壓，
但漂移區不僅需要承受耐壓還須可以導通，因此在導通電阻中(Ron,sp)漂移區佔
據大部分的比例，加上採用橫向耐壓，導致 LDMOS 的導通電阻比
VDMOS(Vertical Diffused Metal Oxide Semiconductor)高很多[6]，嚴重影響到在高壓
領域上的應用，因此降低 LDMOS 的導通電阻成為優化元件特性的主要挑戰。縮
短漂移區的長度與提高漂移區的摻雜濃度雖然可以改善導通電阻，但會降低
LOMOS 耐高壓的優勢[7]。因此有了降低表面電場技術(RESURF)、P 型頂面層
結構(P-top)、橫向超接面結構(super junction)、高介電質表面耐壓技術(High-K)
來改善 LDMOS 高導通電阻的缺點[8]。

圖 1.1 LOMOS 之結構側視圖[7]

2
1.2.1 降低表面電場技術(RESURF)-文獻回顧

RESURF 技術
降低表面電場技術在橫向功率元件中的應用非常普遍，此技術可以不用藉著
增加漂移區長度來提升 LDMOS 耐壓能力，最早由飛利浦研究人員於 1979 年提
出[9, 10]，研究中發現，橫向功率元件獲得最高電壓的漂移區劑量(Dose)落在
1x1012 (cm-2)附近，從圖 1.2 中可以說明 RESURF 技術的原理。
在 LDMOS 的汲極加高電壓時，PN 接面會發生逆偏，導致在 PN 接面產生
一個峰值電場，當表面 PN 接面達到臨限電場後(Critical electric field，縮寫 Ec)，
元件就會發生雪崩崩潰(Avalanche breakdown)，電流會瞬間上升。圖 1.2 可視為
一個二極體結構，當陰極(N+)相對於陽極(P+)處於一個較高正電壓差的時候，水
平 P+/N、
-
垂直 P-/N-接面都會逆偏，由於漂移區(N-)與基板(P-)的摻雜濃度小於 P+，
因此在水平 P+/N-接面，空乏區往 N-空乏較快，在垂直 P-/N-接面則 P-、N-空乏速
度差不多。當漂移區較深的時候，垂直 P-/N-接面的空乏區很難將漂移區完全空
乏，此時水平 P+/N-接面的表面橫向空乏會先達到臨限電場，使元件表面發生雪
崩崩潰[9, 10]；而當漂移區較淺的時候，垂直 P-/N-接面的垂直空乏很快，容易使
得漂移區達到完全空乏並藉由漂移區所增加的內部電場來調節水平 P+/N-接面的
表面電場，有效地降低表面電場。讓峰值電場(Peak electric field)從元件表面往內
部轉移，充分地均勻化電場分佈，使得元件耐壓提升[9, 10]。
RESURF 技術的原理就是透過漂移區的完全空乏來調節表面電場，使原本決
定元件雪崩崩潰的表面峰值電場分散到元件內部，因此最理想的情況就是水平
P+/N-接面與垂直 P-/N-接面同時達到臨限電場。

圖 1.2 一般元件與 RESURF 元件之電場分佈圖[10]

(a) 一般元件 (b) RESURF 元件

3
P 型頂面層結構
上述中 RESURF 技術在優化元件表面電場分佈上，還有進一步的提升空間，
後續研究人員提出了 Double RESURF 技術[11]。Double RESURF 技術即是在
RESURF 的結構基礎上，在漂移區 N-的表面加入一層與基板(P-)摻雜濃度相近的
P 型頂面層(P-top layer)，如圖 1.3 即是一個使用 Double RESURF 技術的 LDMOS
結構。在 P-top 結構下，當元件逆偏時，漂移區可以同時與新加入的 P-top layer、
P 型基板發生電荷補償，更快地使漂移區達到完全空乏，因此可以提升漂移區的
摻雜濃度，讓元件在相同耐壓下，降低其導通電阻，改善 LDMOS 導通電阻大的
困擾。

圖 1.3 不同 RESUFR LDMOS 之結構側視圖[11]

(a) Single RESURF LDMOS (b) Double RESURF LDMOS

橫向超接面結構
橫向超接面結構是將 LDMOS 的漂移區(N-)用交錯排列的 N、P 型半導體
(Super junction)結構取代，如圖 1.4 所示。Super junction 技術是由成都電子科技
大學陳星弼教授提出，並於 1993 年獲得專利[12]，該技術利用電子與電洞相互
補償作用，使得功率元件在逆偏的情況下，漂移區達到電荷平衡(Charge balance)，
此時漂移區將近似一個本質半導體，成功克服功率元件耐壓與漂移區摻雜濃度的
折衷性(Trade off)。因此橫向超接面結構可以在具有相同耐壓下，提高漂移區 N、
P 型半導體的摻雜濃度，大幅降低導通電阻[13]。雖然橫向超接面結構有助於
LDMOS 特性的提升，但要同時達到 N、P 型半導體電荷平衡的技術門檻較高，
因此在製程技術上，對於摻雜濃度的控制需要有更多精準度與穩定性才能確保

4
LDMOS 的耐壓品質。

圖 1.4 橫向超接面結構 LDMOS 之結構俯視圖[13]

高介電質表面耐壓技術
最早將 High-K 絕緣材料引用到功率元件的技術是由陳星弼教授提出，並取
得專利[14]。High-K 表面耐壓技術是在 LDMOS 漂移區的表面，覆蓋上一層高介
電係數材，如圖 1.5 所示。High-K 表面耐壓技術的原理是藉由 High-K 絕緣材料
可以將電場分佈均勻化的特性用來改善功率元件在高耐壓時電力線集中的情況
[15]。此原理如同在電子、電洞傳導時，電流將往電導率高的區域流動(J=σE)，
此處 J 為電流密度，σ 為電導率，E 為電場。同理，在電場分佈上，電通量也是
傾向流入介電係數高的材料中(D=ɛE)，此處 D 為電通量密度，ɛ 為介電係數。因
此在半導體表面上覆蓋 High-K 絕緣材料，可以將 LDMOS 逆偏時所產生的高電
力線密集區，藉由 High-K 絕緣材料把電力線分散到電力線密度較低的區域，使
整個元件的表面電場分佈更均勻，以提升 LDMOS 的崩潰電壓。根據文獻[15]，
從圖 1.6(b)中，可以看出使用 High-K 表面耐壓技術的元件，電力線分佈比圖 1.6(a)
中，未使用 High-K 表面耐壓技術的元件，電力線分佈更加均勻。

5
 圖 1.5 High-K 表面耐壓技術 LDMOS 之結構側視圖[15]

圖 1.6 表面覆蓋絕緣材料的 LDMOS 之電位分佈圖[15]

(a) 表面絕緣材料為 SiO2 (b) 表面絕緣材料為 High-K

1.2.2 絕緣介電質降低表面電場技術(Dielectric RESURF)

Dielectric RESURF 技術，從文獻[16-19]中，有絕緣介電質影響漂移區的探

討，其中文獻[16]利用元件在逆偏時，接面電容需要從空乏區中抓取電荷來充電
的原理，在漂移區中加入 STI 來提高接面電容。因此當接面電容變大後，利用接
面電容充電原理，增加空乏區的空乏範圍，以提升元件的崩潰電壓，如圖 1.7。
此外還可以藉由積體電路佈局來調變 STI 寬度來調整元件的崩潰電壓。文獻[19]
更詳細地探討絕緣介電質對漂移區摻雜濃度的影響，如式 1-1、圖 1.8 中所示。
藉由調變圖 1.8(C)結構中 STI 的介電係數或 STI 厚度來改變漂移區的等效濃度。
6
式 1-1 中，ND*為使用 Dielectric RESURF 技術時漂移區的等效濃度，ND 為使用
Dielectric RESURF 技術時漂移區的實際濃度，XD、ɛD 分別為絕緣介電層的厚度
與介電係數，XS、ɛS 分別為漂移區的厚度與矽的介電係數。
從式 1-1 中可以說明，在使用 Dielectric RESURF 技術下，當 STI 的介電係
數增加或厚度增厚時，漂移區的等效濃度會下降。此 STI 對於漂移區的空乏能力
增強。因此在相同的逆偏電壓下，STI 對漂移區所空乏的範圍會增加，讓元件更
容易達到完全空乏。在相同的等效濃度下對於漂移區實際濃度而言，在使用
Dielectric RESURF 技術下，高介電係數材料相較於低介電係數材料，可以在漂
移區有更高的實際濃度，讓元件在導通時，具有更低的導通電阻。除此之外，當
STI 的介電係數增加後，如同 1.2.1 小節中所提到的，High-K 絕緣材料具有將表
面電場分佈均勻化的特性，因此可以降低元件表面的峰值電場，藉此提升元件的
耐壓能力。如此一來，將 Dielectric RESURF 技術運用在 LDMOS 時，除了可藉
由增加 STI 的介電係數或厚度來提高漂移區的實際濃度來大幅降低導通電阻，還
可以利用 High-K 絕緣材料的特性來提高崩潰電壓，優化整體 LDMOS 的性能。

圖 1.7 藉由 STI 增加接面電容之示意圖[16]

7
 圖 1.8 不同漂移區結構之示意圖[19]
(a) 一般結構 (b) 超接面結構 (c) 絕緣介電質調變結構

(式 1-1) [19]
若要將 Dielectric RESURF 技術實現在 LDMOS 上有兩種方式。第一種如同
1.2.1 小節中圖 1.5，在 LDMOS 表面覆蓋一層絕緣介電質。第二種則是需要轉化
成三維結構，正如同 FinFET 結構中 Fin 與 STI 的關係，如圖 1.9。兩者比較起來，
後者在絕緣介電質的添加上無須再有額外的製程步驟，只須利用 FinFET 結構上
Fin 與 Fin 之間的絕緣層作為調變漂移區最佳濃度的絕緣介電層。如此一來，不
僅可以額外擁有 FinFET 結構的優點也可以藉由現有的 FinFET 製程技術來達到
調變漂移區最佳濃度的效果。在本論文中，將使用 Dielectric RESURF 技術的
FinFET 元件稱為 High-Voltage FinFET(HV-FinFET) 。

圖 1.9 利用 FinFET 結構達到 Dielectric RESURF 之示意圖[39]

8
1.3 鰭式場效電晶體發展與介紹

鰭式場效電晶體(Fin Field-effect transistor，縮寫 FinFET)是具有多閘極的三

維電晶體，負責控制通道電流的閘極從原本單面控制轉變為三面控制，如圖 1.10
所示，因此 FinFET 也被稱為 Tri-gate[20]。FinFET 的概念最早由胡正明教授與其
團隊於 1999 年提出[21–24]，通道尺寸設定在奈米等級。在當時的結構中，通道
控制是由雙閘極(double-gate)構成，如圖 1.11。後來隨著電晶體的演進與製程技
術的成熟，FinFET 才逐漸演變成現代中所使用的三閘極結構。
在 CMOS 運用上(Complementary Metal-Oxide-Semiconductor)，FinFET 結構
與平面式金氧半場效電晶體相比(Metal-Oxide-Semiconductor Field-Effect
Transistor，縮寫 MOSFET)，FinFET 可以顯著地提高性能並降低功率損耗[23]。
在元件尺寸持續縮小下，由於 FinFET 的閘極是三面式包覆在汲極與源極的通道
上，因此大幅提升閘極控制電流的能力，成功克服在平面式 MOSFET 上所出現
的短通道效應[25, 26]，讓元件尺寸邁向奈米時代。

圖 1.10 MOSFET 與 FinFET 之閘極控制電流比較圖[20]

9
 圖 1.11 雙閘極概念之結構示意圖[21]
1.3.1 絕緣矽基板、全矽基板鰭式場效電晶體簡介
水平結構(Type 1) 垂直結構(Type 2) FinFET 結構(Type 3)

鰭式場效電晶體主要分為兩種類型：絕緣矽基板鰭式場效電晶體(Silicon On
Insulator FinFET，縮寫 SOI FinFET)與全矽基板鰭式場效電晶體(Bulk FinFET)，
如圖 1.12。以下將分別介紹 SOI FinFET 以及 Bulk FinFET 的特性、元件結構與
製程流程。

圖 1.12 SOI FinFET 與 Bulk FinFET 之結構俯視圖[20]

10
SOI FinFET 介紹
在 21 世紀初製作的鰭式場效電晶體，基本上為 SOI FinFET，其結構是在 SOI
基板上方製造通道，減少基板造成的漏電流[27, 28]。SOI FinFET 的優勢為易於
製造、極佳的可擴展性與無基板漏電路徑等，但與 Bulk FinFET 相比，SOI 基板
需要更高的晶圓成本且基板的缺陷密度高、散熱效果較差，容易產生熱累積
[29-31]。因此製造 SOI 基板的品質與成本成為限制 SOI FinFET 發展的重要一環，
使得 Bulk FinFET 也開始發展。SOI FinFET 的製造流程如圖 1.13[32-36]，簡要說
明如下。首先在 SOI 基板上磊晶一層矽作為通道所使用的材料，接著透過曝光
與蝕刻形成鰭片(Fin)，最後再將閘極氧化層、閘極/源極/汲極電極建構在 Fin 上。

圖 1.13 SOI FinFET 之製造流程圖[36]

11
Bulk FinFET 介紹
從圖 1.12 可以看到 Bulk FinFET 的通道有別於 SOI FinFET，其 Fin 是直接
連結到基板上，因此 Bulk FinFET 在 Fin 的製造上相對於 SOI FinFET 需要更多
的曝光與蝕刻技術[37-41]，不過 Bulk FinFET 克服了 SOI FinFET 中出現的問題，
例如晶圓成本高，基板缺陷密度高與散熱性不佳等問題，其製程步驟如圖 1.14。
Bulk FinFET 的製程流程簡要說明如下，首先在矽基板上透過曝光與蝕刻形成 Fin
之後，再填充淺溝槽隔離(STI)作為 Fin 與 Fin 之間的基底隔離，之後透過在閘極
Fin 底部注入 PTS (punch through stopper)[42-47]來實現 Fin 與基板間的隔離，此
做法可有效的阻隔源極/汲極通道與基板間的漏電，如圖 1.15。最後再將閘極氧
化層、閘極/源極/汲極電極建構在 Fin 上。

圖 1.14 Bulk FinFET 之製造流程圖[40]

圖 1.15 Punch through stopper 概念之示意圖[43]

12
1.3.2 短通道效應簡介

最早電晶體的概念由 Lilienfeld 在 1930 年提出[48]，而世界上第一顆電晶體

則是由 Kahnag 和 Atalla 於 1960 年製作[49]，從那時起，電晶體就一直適用於積
體電路中，在 1980 年代，以矽為材料的電晶體已經出現，並成為微電子工業的
主導技術。隨著製程技術進步，摩爾定律的預測成為半導體產業指標[50]，在平
面式電晶體尺寸逐漸縮小下，積體電路中電晶體的密度也迅速地增加，但當通道
長度來到 1μm 以下，逐漸出現通道上閘極控制能力降低的問題。當通道長度從
1μm 減小至數十奈米時，更會嚴重地產生短溝道效應[2, 51-54]（Short Channel
，其現象包括臨限電壓下降(Threshold voltage roll-off，縮寫 Vth roll off)、
Effects）
次臨限擺幅上升(Subthreshold Swing，V/dec，縮寫 SS)、汲極引發位能障下降
(Drain-induced barrier lowering，mV/V，縮寫 DIBL)。本小節將逐一說明造成這
些問題的原因。
臨限電壓下降
臨限電壓下降是因為通道中有固定的區域會被源極、汲極的空乏區共享，當
通道長度縮短時，通道中空乏區共享所佔的比例將增加，如圖 1.16。這將造成閘
極電壓(Vg)對汲極電流(Id)的控制能力下降，導致次臨限電流(Subthreshold
Current)上升，使得 MOSFET 的 Vth 下降，如圖 1.17。因此當元件通道長度持續
縮短，將會造成閘極電壓對元件通道失去控制能力，無法關掉電流[51]。

圖 1.16 源、汲極空乏區共享之示意圖[51]

13
 圖 1.17 汲極電流之理想值與實驗值的差異圖[51]

次臨限擺幅上升
次臨限擺幅或稱次臨限斜率在元件應用的過程中，是一個相當重要的參數，
指在增加閘極電壓下相對增加汲極電流的比例，主要用來描述閘極對通道電流的
控制能力，如圖 1.18。除此之外，次臨限擺幅也表示元件的開關速度，其值越小
表示閘極可以越快速將通道反轉導通[55]。但隨著通道長度縮短所造成的漏電流
問題，會使次臨限擺幅變大，讓元件特性變差。

圖 1.18 次臨限擺幅之示意圖[55]

14
汲極引發位能障下降
在短通道下，當汲極電壓加大會引發位能障下降，導致電子容易由源極端經
通道進入汲極，造成汲極漏電流上升[56, 57]，如圖 1.19。此效應在較長的通道
下亦可看見，但所造成汲極漏電流上升的幅度卻很小。為了減少此效應，可藉由
增加閘極長度來提升電流控制能力，但這會造成驅動電流(On Current)變小。此
外由於汲極靠近通道的地方為高電場區域，電子能量較高，因此容易撞擊出電子、
電洞對，造成汲極電流增加，此現象稱為熱載子效應(Hot Carrier Effect)[58]，在
高電場下，電子獲得高能量後可能會穿透閘極氧化層，造成元件損壞。

圖 1.19 DIBL 效應之示意圖[56]

本小節所敘述的短通道效應，將在平面式 MOSFET 通道長度縮短至 1μm 以

下時開始衍生，利用 FinFET 具有多閘極控制通道的優點，將大幅改善短通道效
應，因此在元件尺寸持續縮小的趨勢下，FinFET 將逐漸取代 MOSFET，成為新
主流的場效電晶體結構。

15
1.3.3 汲極延伸鰭式場效電晶體

本小節在介紹汲極延伸鰭式場效電晶體之前，將先簡述汲極延伸場效電晶體
（Drain-Extended MOS，縮寫 DEMOS）
，以便後續更了解汲極延伸鰭式場效電晶
體。汲極延伸場效電晶體是由增加汲極和通道間距離所構成的場效電晶體，如圖
1.20 所示。當把汲極延伸後，利用延伸的區域並使用 RESURF 的基本概念來增
加元件的耐壓特性。因此 DEMOS 與傳統 CMOS 相比，具有更高的崩潰電壓。

圖 1.20 汲極延伸場效電晶體之結構側視圖

汲極延伸鰭式場效電晶體
隨著半導體元件尺寸持續縮小下，為了達到高效率、低耗能的特性，在功率
元件方面也希望可以透過降低通道長度來優化元件特性，但隨之而來的卻是出現
短通道效應，如同 1.3.2 小節。對此，FinFET 結構可以解決短通道效應，因此在
功率元件領域上，開始發展具有高耐壓能力的 FinFET 元件。
汲極延伸鰭式電晶體(Drain-Extended FinFET，縮寫 DE-FinFET)與 DEMOS 的概
念相同，藉由增加原本 FinFET 結構中汲極與通道間的距離來增加 FinFET 的耐
壓特性[59]，其頂視圖，如圖 1.21(a)。在文獻[60]中，DE-FinFET 構建在 SOI 基
板上，並在汲極延伸區中，離子佈植一摻雜濃度低的區域，進而改善 FinFET 的
崩潰電壓。為了進一步提升 DE-FinFET 的耐壓能力，新型 DE-FinFET 在汲極延
伸區中。增加入縱向 Fin 與 P 型外緣磊晶區，其頂視圖如圖 1.21(b)。在新型
DE-FinFET 中，所新增的縱向 Fin 與 P 型外緣磊晶區，使原本 DE-FinFET 中的
極汲延伸區多增加 4 個 PN 接面。如此一來，當元件逆偏時，將會有更多的 PN

16
接面幫助汲極延伸區達到完全空乏，進一步提升崩潰電壓[59-62]。
將新型 DE-FinFET 與 1.2.2 小節中所提到的將 Dielectric RESURF 技術運用
在 FinFET 結構上的 HV-FinFET 相比，後者在製程上，無須再設計汲極延伸區的
縱向 Fin 與 P 型外緣磊晶區。單純使用 FinFET 製程技術，藉由 Fin 與 Fin 之間
的 STI 調變就可以使 DE-FinFET 具有高耐壓特性。
綜合 1.2、1.3 章節，可以知道利用 Dielectric RESURF 技術、LDMOS 結構
與 FinFET 製程技術結合，除了可以解決在通道持續縮短下，出現的短通道效應
還可以使 FinFET 具有高耐壓特性，並且優化 LDMOS 結構導通電阻大的問題。
因此本文將深入探討調變 STI 對 DE-FinFET 耐壓特性的影響，最後藉由 TCAD
設計出具有功率元件特性的 HV-FinFET。

圖 1.21 汲極延伸鰭式電晶體之結構頂視圖[60]
(a) 汲極延伸鰭式電晶體 (b) 新型汲極延伸鰭式電晶體

17
1.4 論文架構

第一章：序論
第二章：元件設計與製程步驟
第三章：模擬結果與討論分析
第四章：結論與未來工作

在第一章中，提出本論文的動機與簡述 LDMOS 元件特性，並介紹 RESURF、

Dielectric RESURF 概念。接著利用 FinFET 結構與製程技術將 LDMOS 與
Dielectric RESURF 概念整合，提出 HV-FinFET 結構。此外還簡述 FinFET 的由
來與發展以及 FinFET 如何克服在元件尺寸不斷縮小下所出現的短通道效應。

第二章，展示本文所探討的 HV-FinFET 元件結構與製程步驟。

第三章，針對模擬結果進行分析與討論，並研究 HV-FinFET 的最佳漂移區佈植

劑量，以及討論 Dielectric RESURF 發揮作用後，如何提高 HV-FinFET 的崩潰電
壓與降低 Ron,sp，讓 FOM 大幅上升。

第四章，將論文的模擬分析做總結並簡述未來的工作。

18
 第二章 元件結構與製程流程

本章前段將展示 HV-FinFET 的元件結構，藉由結構圖清楚地標示元件各處

名稱與參數。後段將逐一說明 HV-FinFET 的製程步驟與參數。以便了解
HV-FinFET 的設計。

2.1 元件結構

圖 2.1 為半邊 HV-FinFET 的結構圖。本 HV-FinFET 為 NMOS 元件，因此具

有 P-type 基板、N-type 漂移區、P-type 通道。此外在 Fin 的側邊與頂層皆以絕緣
介電質包覆。圖 2.2 為 HV-FinFET 在閘極處的 XY 剖面圖，從圖中可以在 Fin 的
邊角上觀察出皆有圓弧處理，讓本 HV-FinFET 的 Fin 更接近實際蝕刻形狀。圖
2.3 為 HV-FinFET 尺寸參數的參考圖。圖 2.4 為 HV-FinFET 閘極剖面尺寸參數的
參考圖。詳細參數請參考表 1.1。此外另有部分參數未標示在元件尺寸參數參考
圖上，可參考表 1.1 即可。

19
 表 1.1 HV-FinFET 元件設計之尺寸參數

參數 說明 尺寸

LG 閘極長度 0.1μm

LDE 漂移區長度 1μm

HFin Fin 高度 35nm

WFin Fin 寬度 15nm

Metal height 電極高度 35nm

WSTI STI 寬度 33nm

TSTI STI 深度 100nm

Ls 、Ld 源、汲極電極長度 20nm

LNplus 源、汲極長度 30nm

Toxide(SiO2/HfO2) 閘極氧化層厚度 0.6nm / 1.7nm

Tsub 基板厚度 5μm

20
圖 2.1 半邊 HV-FinFET 之結構俯視圖

圖 2.2 HV-FinFET 閘極處之 XY 剖面圖

21
圖 2.4 HV-FinFET 閘極剖面之尺寸參數參考圖

圖 2.3 HV-FinFET 之尺寸參數參考圖

22
2.2 製程流程

本節將說明 HV-FinFET 的製造流程與製程參數。在此之前需先申明，本

HV-FinFET 為 3D 結構，在建造結構上需要有效地分配網格(Mesh)，因此在資源
有限的情況下，僅須建構半邊結構再利用 FinFET 的對稱性，即可呈現完整元件
並進行電性分析模擬。以下將詳細說明半邊 HV-FinFET 結構的製程流程與參數。
首先選用具有 P-type 硼摻雜濃度為 1x1015 cm-3 的矽基板，如圖 2.5。之後在
矽基板上逐一進行離子佈植分別為 Ndrift、Nwell、Pwell，如圖 2.6~2.11。佈植
材料 N-type 為磷；P-type 為硼。圖 2.6、2.7 為 Ndrift 離子佈植。在離子佈植之前，
會先在基板表面覆蓋上 0.1μm 的光阻做為阻隔。Ndrift 的長度為 1.05μm，佈植能
量為 10KeV，佈植劑量隨 STI 調變落在 2.7x1012~9x1012 cm-2，以便在不同 STI
結構下找出最佳劑量。此結構圖中的 Ndrift 劑量為 3.9x1012 cm-2。此外 Ndrift 長
度為 1.05μm，主要原因是考慮到在後續 Pwell 離子佈植時，會影響到 PN 接面的
濃度分佈，因此才會比原訂漂移區長度多出 50nm，做為接面擴散緩衝。圖 2.8、
2.9 為 Nwell 離子佈植，主要做為漂移區在使用 RESURE 技術下，汲極 Nplus 垂
直耐壓的緩衝層，Nwell 的長度為 35nm，佈植能量為 7KeV，佈植劑量比 Ndrift
劑量多 1x1012 cm-2 。此結構圖中的 Nwell 劑量為 4.9x1012 cm-2。圖 2.10、2.11
為 Pwell 離子佈植，光罩位置位於 Ndrift 光罩外，Pwell 的長度為 1μm，佈植能
量為 7KeV，佈植劑量為 5 x1013 cm-2。此處 Pwell 的長度為 1μm 主要原因是為了
避免 HV-FinFET 在逆偏時，空乏區超過源極外圍進而影響到元件表面，因此才
將 Pwell 長度延伸至 1μm。當所有離子佈植皆完成後，開始進行熱退火活化，溫
度為 1000 度，時間維持 0.1 秒以修復離子佈植時所造成的晶格損傷。
接續熱退火活化後，開始進行 HV-FinFET 的 Fin 蝕刻、沉積 STI 與沉積閘
極氧化層，其製程流程如圖 2.12~2.17。圖 2.12 為蝕刻 Fin 後的結構圖，圖 2.13
則為在通道上 Fin 蝕刻前後的 XY 剖面圖。從兩圖中，可以比對出蝕刻 Fin 前後
的差異。其中，在圖 2.13 部分，可以看出在 Fin 的邊角上，有邊角圓弧處理，讓
Fin 的形狀更接近實際蝕刻製程。在 Fin 蝕刻完成後，接著在淺溝槽上沉積絕緣
介電質做為 Fin 與 Fin 間的阻隔，如圖 2.14、2.15。當沉積完 STI 後，會進行溫
度為 600 度，時間維持 1x10-6 秒的熱退火，做為 STI 與 Fin 之間的應力舒展。緊
23
接著開始沉積閘極氧化層，此處閘極氧化層長度為 0.1μm，位置位於漂移區 1μm
之後。材料與厚度則是參考 14 奈米 FinFET 製程參數，由 SiO2、HfO2 構成，厚
度分別為 0.6nm 與 1.7nm，如圖 2.16、2.17。在 FinFET 製程技術中，SiO2 做為
閘極氧化層中 High-K 與矽的緩衝層，以減少晶格匹配的問題。
完成閘極氧化層後開始進行源、汲極 Nplus 的建構以及沉積電極金屬，最後
再用絕緣介電質填滿至元件表面平整，如圖 2.18~2.23。圖 2.18、2.19 為沉積閘
極金屬後的結構圖以及其 XY 剖面圖，此處金屬材料為鎢，沉積位置位於閘極氧
化層正上方。當完成閘極電極後，再進行源、汲極 Nplus 的建構。在源、汲極
Nplus 建構上，使用定義濃度的方式實行，直接將源、汲極 Nplus 區域的摻雜濃
度設定在 2x1020 cm-2，隨後再進行溫度 900 度，時間維持 0.1 秒的摻雜活化，最
後在沉積鋁在 Nplus 上方，做為源、汲極的電極，如圖 2.20。圖 2.21 則為汲極
XY 剖面圖。當 HV-FinFET 各電極皆完成後，再沉積絕緣介電質把元件中的空缺
填滿至與表面平整並進行溫度為 600 度，時間維持 1x10-6 秒的熱退火，做為絕緣
介電質與其他材料間的應力舒展，如圖 2.22。圖 2.23 則半邊 HV-FinFET 完成後，
漂移區 XY 剖面圖。此外，本 HV-FinFET 基板電極設置在 P-type 基板底層。以
上為半邊 HV-FinFET 的製造流程與製程參數。

24
圖 2.5 P-type 矽基板之俯視圖

25
圖 2.6 Ndrift 光罩之俯視圖

26
圖 2.7 Ndrift 離子佈值之俯視圖

27
圖 2.8 Nwell 光罩之俯視圖

28
圖 2.9 Nwell 離子佈值之俯視圖

29
圖 2.10 Pwell 光罩之俯視圖

30
圖 2.11 Pwell 離子佈值之俯視圖

31
 圖 2.12 Fin 蝕刻之俯視圖

圖 2.13 Fin 蝕刻前後之閘極 XY 剖面圖

32
 圖 2.14 沉積 STI 之俯視圖

圖 2.15 沉積 STI 之閘極剖面圖

33
 圖 2.16 沉積閘極氧化層之俯視圖

圖 2.17 沉積閘極氧化層之閘極 XY 剖面圖

34
 圖 2.18 沉積閘極電極之俯視圖

圖 2.19 沉積閘極電極之閘極 XY 剖面圖

35
 圖 2.20 沉積源/汲極電極之俯視圖

圖 2.21 沉積源/汲極電極之汲極 XY 剖面圖

36
 圖 2.22 沉積絕緣介電質之俯視圖

圖 2.23 沉積絕緣介電質之漂移區 XY 剖面圖

37
 第三章 模擬結果與討論分析

本章將針對 HV-FinFET 電性模擬的結果進行分析與討論。前段針對閘極長

度設計進行討論，後段將探討調變 STI 如何提升 HV-FinFET 的耐壓特性。

3.1 閘極長度對於元件的影響

對於功率元件來說，崩潰電壓與特定導通電阻(Ron,sp)是重要的參數，其中
用來參考功率元件優劣的品質因數(Figure of Merit，縮寫 FOM，FOM=BV2/Ron,sp)
就是崩潰電壓平方除以 Ron,sp 的參數。為了提升元件的 FOM，除了增加崩潰電
壓外還需減少 Ron,sp，才能讓功率元件達到更好的性能。因此元件導通時，通道
電阻佔導通電阻的比例越低越好。如此一來，閘極長度的設計也是不可或缺的一
環。此外，本節重點在於探討閘極長度對於 HV-FinFET 的影響，因此在 STI 部
份以 SiO2 做為材料來進行模擬分析。

3.1.1 設計閘極長度

為了優化閘極長度，首先將 HV-FinFET 在相同的製程條件下，針對閘極長

度設定在 1μm，並觀察閘極長度逐漸縮短下，對於 HV-FinFET 電特性所帶來的
影響。此閘極長度的探討可以分成三部分進行，分別為閘極長度對於 Vth、崩潰
電壓、通道電阻佔導通電阻比例的影響。在探討閘極長度對於 Vth 的影響之前，
需先說明 Vth 的定義。本文將 Vth 定義在 Id-Vg 曲線圖(Vg=0~0.8V，Vd=0.05V)，
當汲極電流等於 1x10-7*Weff/Lg 時，所對應的閘極電壓值，其中 Weff 為等效寬
度(Weff=2xHfin+Wfin)，Lg 為閘極長度。
首先針對閘極長度對於 Vth 的影響，我們設置 6 個不同的閘極長度來進行模
擬分析，長度分別為 1、0.5、0.3、0.1、0.065、0.028 μm，漂移區佈植劑量為 4.2x1012
cm-2 其結構圖，如圖 3.1。其中可以觀察到在閘極長度為 0.028μm 的結構中，閘
極下方已無 P-type 通道，因此後續的討論中，將不再探討此閘極長度對
38
HV-FinFET 的影響。此外，閘極長度對於 Vth 影響的模擬結果，如圖 3.2。在此
模擬結果中，可以看出閘極長度在 1~0.1μm 之間，Vth 隨著閘極長度縮短有些微
的下降，當閘極長度來到 0.065μm，由於有效通道長度小於 20nm 導致閘極控制
能力減弱，因此 Vth 大幅下降。此結果符合在 1.3.2 小節中所提到的 Vth roll off
現象。

圖 3.1 HV-FinFET 在不同閘極長度之結構俯視圖

圖 3.2 HV-FinFET 之不同閘極長度的 Vth

39
 接續上述不同閘極長度的結構，開始進行 HV-FinFET 逆偏耐壓的模擬分析。
在此部份，由於 HV-FinFET 承受耐壓的主要區域為橫向漂移區，因此閘極長度
的改變，理論上不會影響到元件的崩潰電壓。圖 3.3 為在相同漂移區佈植劑量下，
不同閘極長度對崩潰電壓影響的模擬結果。在此模擬結果中，可以看出閘極長度
在 1~0.1μm 之間，崩潰電壓皆在 26V 附近，唯獨當閘極長度為 0.065μm 時，崩
潰電壓才有明顯的下降。從結果中可以知道當通道長度過小時，對於 HV-FinFET
的耐壓特性會造成影響，其原因可以由圖 3.4 的 I-V 曲線解釋。在閘極長度逐漸
縮短下，源極與漂移區的距離越近，當元件在高汲極電壓下，容易造成源極和通
道間的空乏區與漂移區和通道間的空乏區發 Punch through 效應，造成漏電流變
大，導致元件提早達到崩潰電壓的限電流(1x10-8A)，因此崩潰電壓下降。此外崩
潰電壓為元件在逆偏時，當汲極電流達到 1x10 -8 安培時，所對應的汲極電壓。
對於在不同閘極長度下，通道電阻佔導通電阻比例的探討，首先需要將導通
電阻中的各電阻區域劃分出來，依序為汲極電阻(Rd)、漂移區電阻(Rdrift)、PN 接
面擴散電阻(Rspreading)、通道電阻(Rchannel)、源極電阻(Rs)，如圖 3.5。各導通電阻
的比例依照劃分區域中所橫跨的電位差做為比例。因此在閘極長度逐漸縮短下，
可以發現通道電阻佔導通電阻的比例明顯下降，如圖 3.6。表 3.2 顯示，在閘極
長度為 1μm 下，通道電阻佔導通電阻比例約 30%，當閘極長度為 0.065μm 時，
通道電阻佔導通電阻的比例不到 1%，此時導通電阻的大小已經由漂移區電阻所
主導，但考慮到 Vth roll off 現象與 Punch through 效應，對於本文中的 HV-FinFET，
閘極長度為 0.1μm 才是最合適的長度。綜合以上的模擬分析，將 HV-FinFET 的
閘極長度設定在 0.1μm。雖然在此閘極長度下，通道電阻佔導通電阻的比例約
2.5%，但相較於閘極長度為 1μm 時，通道電阻佔導通電阻的比例已經大幅下降，
在通道電阻優化上已達到相當的效果。

40
 圖 3.3 HV-FinFET 之不同閘極長度的崩潰電壓

圖 3.4 HV-FinFET 在逆偏下之不同閘極長度的 I-V 曲線圖

41
 表 3.1 HV-FinFET 之不同閘極長度的電特性

LG (μm) Vth (V) Id,lin (A/μm) Id,sat (A/μm) BV (V) Ron,sp (mΩ-cm2)
1 0.368 4.15x10-6 4.18x10-5 26.64 0.2444
0.5 0.366 5.23x10-6 8.35x10-6 26.57 0.1464
0.3 0.359 5.73x10-6 1.06x10-4 26.38 0.1660
0.1 0.345 6.49x10-6 1.14x10-4 26.33 0.0871
0.065 0.266 6.88x10-6 1.21x10-4 19.54 0.0796

圖 3.5 導通電阻之各電阻區域的劃分圖

42
 圖 3.6 不同閘極長度對通道電阻佔導通電阻之比例圖

表 3.2 HV-FinFET 在不同閘極長度之各導通電阻的比例

LG (μm) Rdrain (%) Rdrift (%) Rspreading (%) Rchannel (%) Rsource (%)
1 0.029 69.24 0.42 30.10 0.20
0.5 0.027 80.47 0.57 18.60 0.33
0.3 0.030 87.64 0.62 11.34 0.36
0.1 0.032 96.43 0.66 2.47 0.41
0.065 0.034 98.13 0.68 0.74 0.42

43
3.1.2 比較平面式場效電晶體與鰭式場效電晶體的電特性

此小節將針對平面式場效電晶體與鰭式場效電晶體的崩潰電壓、Ron,sp、
FOM、開關電流比例(on/off current ratio)、次臨限擺幅(SS)等電特性進行比較，
在閘極長度為 0.1μm 下討論兩者結構差異對元件電性所帶來的影響。
在平面式場效電晶體製程方面與 HV-FinFET 的製程條件相同，僅減少 Fin
蝕刻處理與填充 STI 步驟，因此在閘極控制電流方面為單閘極控制。在漂移區的
部份，表面未覆蓋上絕緣介電材料，以便漂移區的摻雜濃度不受到 Dielectric
RESURF 影響，其結構如圖 3.7，本文將此元件稱為 Planar MOSFET。由於 1.3.2
小節中提到的短通道效應在平面式電晶體結構下 Vth roll off 現象更加嚴重，從模
擬結果中也觀察到此結果。為了讓 Planar MOSFET 與 HV-FinFET 能在相同的閘
極長度下進行電特性的比較，因此在 Planar MOSFET 離子佈植 Pwell 之前，多增
加 Halo implant 製程，其光罩位置位於源極下方，長度為 0.03μm，佈植能量為
18KeV，佈植劑量與 Pwell 佈植劑量相同，其結構如圖 3.7。在 Planar MOSFET
加入 Halo implant 製程後，本文將此元件稱為 Halo implant Planar
MOSFET(HIP-MOSFET)。
針對 Vth roll off 現象，從模擬結果中，可以看到 HIP-MOSFET 明顯改善 Planar
MOSFET 在短通道效應下 Vth roll off 的情形，如圖 3.8。因此接下來平面式場效
電晶體與鰭式場效電晶體電特性的比較將以 HIP-MOSFET 與 HV-FinFET 做為探
討。此外，在理論上，增加 Halo implant 製程的 HIP-MOSFET 之 Vth 會比未增
加 Halo implant 製程的 Planar MOSFET 來的高。但由於閘極長度設計在 0.1μm，
因此在此模擬中，為了讓閘極長度為 0.1μm 的情況下，Planar MOSFET 與
HIP-MOSFET 有相同的 Vth，因此在閘極功函數上有做調整。Planar MOSFET 之
閘極功函數為 4.6 eV；HIP-MOSFET 之閘極功函數為 4.58 eV。

44
圖 3.7 Planar MOSFET(左)與 HIP-MOSFET(右)之結構側視圖

圖 3.8 不同元件之 Vth roll off 現象比較圖

45
 此段落將探討 HIP-MOSFET 與 HV-FinFET 在閘極長度為 0.1μm 下，電特性
的差異。為了取得漂移區離子佈植的最佳劑量，因此在漂移區佈植不同劑量並針
對元件的電特性進行模擬分析，其中探討的電特性包含崩潰電壓、Ron,sp、FOM、
on/off current ratio、SS。
首先探討的部份為漂移區離子佈植劑量對於元件崩潰電壓的影響。從圖 3.9
模擬結果中可以得知，在 HIP-MOSFET 與 HV-FinFET 結構下，皆有一佈植劑量
為漂移區的最佳劑量，其原因可以從元件在接近雪崩崩潰時的電場分佈圖進行分
析。圖 3.10 為 HIP-MOSFET 在漂移區最佳佈植劑量下的電場分佈圖。從圖中可
以發現高電場區域分佈在汲極端(N+/N-)與閘極端(N-/P+)。在此佈植劑量下，元件
的表面電場分佈最平衡，如圖 3.11。若漂移區佈植劑量減少則高電場區域將往汲
極端(N+/N-)移動；若漂移區佈植劑量增加則高電場區域將往閘極端(N-/P+)移動。
此現象正是 1.2.1 小節中所提到的 RESURF 概念。此外，從模擬結果中可以發現
HV-FinFET 漂移區的最佳劑量比 HIP-MOSFET 漂移區的最佳劑量高，這是因為
HV-FinFET 的漂移區有絕緣介電材料包覆，因此具有 Dielectric RESURF 效果，
正如 1.2.2 小節中所預期的，使用 Dielectric RESURF 可以提升漂移區的最佳劑
量。

圖 3.9 漂移區佈植劑量與崩潰電壓關係圖

46
 圖 3.10 HIP-MOSFET 之漂移區最佳佈植劑量的電場分佈圖

圖 3.11 HIP-MOSFET 之漂移區最佳佈植劑量的表面電場分佈圖

47
 接下來將針對 HIP-MOSFET 與 HV-FinFET 的 Ron,sp、FOM、on/off current
ratio、SS 等電特性做比較。在 Ron,sp 部份(Vg=0.8V,Vd=0.05V)，除了要考慮影
響導通電阻大小的漂移區佈植劑量以外，還需要額外考慮元件的面積因素。在
HIP-MOSFET 與 HV-FinFET 的面積因素比較下，兩者長度相同，寬度不同。
HIP-MOSFET 的寬度為模擬軟體預設值 1μm；HV-FinFET 的寬度為 Fin 寬度與
STI 寬度的總和。針對 Ron,sp 的模擬結果，如圖 3.12。從結果中可以發現使用
Dielectric RESURF 的 HV-FinFET 其 Ron,sp 較低，此外在漂移區為最佳劑量時，
HIP-MOSFET 與 HV-FinFET 的 Ron,sp 從 0.1124 下降至 0.0869 mΩ-cm2。
綜合崩潰電壓與 Ron,sp 的模擬結果，在 FOM 部份 HIP-MOSFET 與
HV-FinFET 兩者的最大 FOM 值相差不多，如圖 3.13。雖然 HV-FinFET 在 Ron,sp
的特性比 HIP-MOSFET 佳，但崩潰電壓卻不如 HIP-MOSFET，導致在 FOM 特
性上，具有 Dielectric RESURF 的 HV-FinFET 並沒有特別勝出。另一方面，在 on/off
current ratio、SS 特性的部份，由於 HV-FinFET 具有三閘極控制電流的優勢，因
此電特性明顯地比 HIP-MOSFET 具有優異的表現，其結果如圖 3.14。為了提升
HV-FinFET 在 FOM 的電特性，下個章節將探討 Dielectric RESURF 對 HV-FinFET
電特性的影響。此外說明 on/off current ratio 為 Id,on/Ioff 的值，其中 Id,on 為元件
順偏時，當 Vg=0.8V，Vd=0.8 V 的汲極電流；Ioff 為元件逆偏時，當 Vg=0V，
Vd=20V 的汲極電流。

48
圖 3.12 漂移區佈植劑量與崩潰電壓、Ron,sp 關係圖

圖 3.13 漂移區佈植劑量與崩潰電壓、FOM 關係圖

49
 圖 3.14 漂移區佈植劑量與 FOM、on/off current ratio 關係圖

此外，針對 HIP-MOSFET 與 HV-FinFET 在漂移區為最佳佈植劑量時，分別

模擬 Id-Vg(Vg=0~0.8V，Vd=0.05、0.8、2V)、Id-Vd(Vg=0、0.2、0.4、0.6、0.8V)
曲線圖，其結果如圖 3.15~3.18。其中在 Id-Vg 曲線圖中，當 Vg=0.8V，Vd=0.05V
時的汲極電流稱為 Id,lin；當 Vg=0.8V，Vd=0.8 V 時的汲極電流稱為 Id,on；當
Vg=0.8V，Vd=2V 時的汲極電流稱為 Id,sat。

50
圖 3.15 HIP-MOSFET 之 Id-Vg 曲線圖

圖 3.16 HIP-MOSFET 之 Id-Vd 曲線圖

51
圖 3.17 HV-FinFET 之 Id-Vg 曲線圖

圖 3.18 HV-FinFET 之 Id-Vd 曲線圖

52
 表 3.3 HIP-MOSFET 之順偏電特性

Dose (cm-2) Vth (V) Id,lin (A/μm) Id,on (A/μm) Id,sat (A/μm) SS (V/dec)
1.2x1012 0.406 4.04x10-6 4.20x10-5 6.82x10-5 73.59
1.3 x1012 0.405 4.38x10-6 4.65x10-5 7.57x10-5 73.50
1.4 x1012 0.404 4.72x10-6 5.10x10-5 8.35x10-5 73.30
1.5 x1012 0.404 5.03x10-6 5.53x10-5 9.09x10-5 73.65
1.6 x1012 0.404 5.30x10-6 5.92x10-5 9.78x10-5 73.56
1.7 x1012 0.403 5.58x10-6 6.32x10-5 1.05x10-4 73.62

表 3.4 HV-FinFET 之順偏電特性

Dose (cm-2) Vth (V) Id,lin (A/μm) Id,on (A/μm) Id,sat (A/μm) SS(V/dec)
3.3x1012 0.354 5.39x10-6 5.69x10-5 8.73x10-5 60.56
3.6x1012 0.354 5.78x10-6 6.20x10-5 9.63x10-5 60.61
3.9x1012 0.353 6.13x10-6 6.67x10-5 1.05x10-5 60.62
4.2x1012 0.352 6.50x10-6 7.18x10-5 1.14x10-5 60.55
4.5x1012 0.352 6.77x10-6 7.54x10-5 1.21x10-5 60.58
4.8x1012 0.351 7.02x10-6 7.89x10-5 1.28x10-5 60.58

53
 表 3.5 HIP-MOSFET 之電特性

Dose BV (V) Ioff FOM On/off Ron,sp

(cm-2) (A/μm) (V2/mΩ-cm2) Current ratio (mΩ-cm2)
1.2x1012 27.58 2.29x10-10 5437.14 1.83 x105 0.1399
1.3 x1012 28.39 2.55x10-10 6252.85 1.83x105 0.1289
1.4 x1012 29.16 3.03x10-10 7103.64 1.68x105 0.1197
1.5 x1012 29.86 3.97x10-10 7932.56 1.39x105 0.1124
1.6 x1012 27.27 5.45x10-10 6976.11 1.09x105 0.1066
1.7 x1012 23.56 9.82x10-10 5484.92 6.44x104 0.1012

表 3.6 HV-FinFET 之電特性

Dose BV (V) Ioff FOM On/off Ron,sp

(cm-2) (A/μm) (V2/mΩ-cm2) Current ratio (mΩ-cm2)
3.3x1012 23.34 1.94x10-11 5193.09 2.94x106 0.1049
3.6x1012 24.37 1.80x10-11 6072.57 3.45x10 0.0978
3.9x1012 25.34 2.14x10-11 6971.94 3.12x106 0.0921
4.2x1012 26.47 2.83x10-11 8062.84 2.53x106 0.0869
4.5x1012 24.02 3.99x10-11 6917.99 1.89x106 0.0834
4.8x1012 20.19 8.02x10-11 5063.80 9.83x105 0.0805

54
3.2 調變 STI 對於 HV-FinFET 耐壓能力的影響

本章節將詳細探討在逆偏下 Dielectric RESURF 對 HV-FinFET 電特性的影響

並針對崩潰電壓與 Ron,sp 進行模擬分析。在此以 STI 寬度為 33nm，深度為 0.1μm
做為基準結構，再依序調變 STI 寬度、STI 介電係數、STI 深度，觀察調變 STI
對 HV-FinFET 漂移區的影響並希望藉由 Dielectric RESURF 提升 HV-FinFET 的電
特性，如崩潰電壓、Ron,sp、FOM。

3.2.1 調變 STI 寬度

針對 STI 寬度調變部份，分別以 33、45、66、81nm 進行模擬分析。在調變

STI 寬度下，Fin 的寬度、Fin 的邊角皆與基準結構相同，如圖 3.19 所示。此外，
本小節希望藉由調變 STI 寬度來提升 HV-FinFET 的電特性，其模擬結果如圖 3.20。
從模擬結果中可以發現，當 STI 寬度增加後，在不同 STI 寬度結構下，HV-FinFET
漂移區的最佳佈植劑量隨 STI 寬度增加而提升且最大崩潰電壓維持在 25~26V，
此結果與預期的 Dielectric RESURF 一致。當 STI 寬度增加時，絕緣介電材料對
漂移區的空乏效果增強，導致漂移區的等效濃度下降，因此可以使用更高的佈植
劑量降低 HV-FinFET 的導通電阻。為了證明 STI 寬度增加會增強絕緣介電材料
對漂移區的空乏，因此針對相同漂移區濃度，不同 STI 寬度的 HV-FinFET 施加
相同汲極電壓(Vd=3V)，觀察此時空乏區的大小，此模擬結果與預期的趨勢相同，
如圖 3.21。

在 Ron,sp 部份，雖然隨著 STI 寬度的增加可以提高漂移區的最佳劑量，但

在 STI 寬度增加的同時也導致 HV-FinFET 的面積增加。綜合漂移區最佳佈植劑
量的提升與 HV-FinFET 面積增加兩個因素，在調變 STI 寬度對 Ron,sp 影響的結
果中可以發現，提升漂移區最佳佈植劑量的效果相對於 HV-FinFET 增加的面積
似乎無法藉由調變 STI 寬度來降低 Ron,sp，如圖 3.22。在 FOM 的部份，由於隨
著 STI 寬度增加可以發現最大崩潰電壓有稍微下降的趨勢，再加上調變 STI 寬度
對於降低 Ron,sp 的效果不如預期，因此增加 STI 寬度對於 HV-FinFET 的最大
FOM 值呈現下降的趨勢，如圖 3.23。很可惜地，在調變 STI 寬度部份，雖然增
加 STI 寬度有助於提升漂移區的最佳佈植劑量，但綜合崩潰電壓與 Ron,sp 因素，

55
反而導致最大 FOM 值下降，因此在下個小節中，將藉由調變 STI 介電係數，提
升 HV-FinFET 的電特性。

圖 3.19 不同 WSTI 的 HV-FinFET 之結構俯視圖

圖 3.20 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖

56
 圖 3.21 不同 WSTI 的 HV-FinFET 之相同汲極電壓的空乏區分佈圖

圖 3.22 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓、Ron,sp 關係圖

57
圖 3.23 不同 WSTI 的 HV-FinFET 之漂移區佈植劑量與 FOM、Ron,sp 關係圖

表 3.7 HV-FinFET 之不同 WSTI 的電特性

WSTI (nm) FOMmax Drift dose BV (V) Ron,sp

-2
(V2/mΩ-cm2) (cm ) (mΩ-cm2)
33 8062.84 4.2x1012 26.47 0.0869
45 7058.73 5.1x1012 25.95 0.0954
66 6220.51 6.3x1012 25.30 0.1029
81 5737.80 6.9x1012 25.10 0.1098

58
3.2.2 調變 STI 介電係數

在調變 STI 介電係數(K 值)部份，分別進行 K=3.9、10、30、50、86 的模擬

分析，其中 K=3.9 與 K=86 為實際絕緣介電材料，分別為 SiO2、TiO2。然而 K=10、
30、50 是為了分析調變 STI 介電係數的趨勢所設定的參數。調變 STI 介電係數
對 HV-FinFET 崩潰電壓影響的模擬結果，如圖 3.24。從結果中可以發現，當 STI
介電係數增加後，相對於 K=3.9 時 HV-FinFET 的最大崩潰電壓有明顯地增加，
而漂移區最佳佈植劑量也隨 K 值增加而提升。此時，Dielectric RESURF 對
HV-FinFET 電特性的提升可以藉由 K 值的增加有效地發揮效果，此結果與 1.2.1、
1.2.2 小節所預期的效果相同。當 K 值增加時，由於 High-K 絕緣材料可以改變電
力線的走向進而降低元件表面的鋒值電場，讓漂移區的電場分佈更均勻，因此可
以提高崩潰電壓。圖 3.25 為不同 K 值下，HV-FinFET 在最大崩潰電壓時的電場
分佈圖。從圖中可以發現當 K 值越大漂移區的電場分佈越均勻。此外，圖 3.26
為 HV-FinFET 漂移區的表面電場大小分佈圖，從圖中可以發現漂移區兩端的峰
值電場因為 K 值的提高而有效地被分散在整個漂移區中，因此有助於崩潰電壓
的提高。另一方面，由於 K 值增加後，對於相同的漂移區濃度有更強的空乏效
應，因此可以發現 K 值越大漂移區的最佳佈植劑量越高。為了證明高介電係數
的絕緣材料對漂移區有更強的空乏能力，因此進行相同漂移區濃度不同 K 值，
在相同汲極電壓下的模擬分析，其結果如圖 3.27。從圖中可以清楚地看到，在汲
極電壓為 3V 時， HV-FinFET 的 K 值越高空乏區越大。

59
圖 3.24 不同 K 值的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖

圖 3.25 不同 K 值的 HV-FinFET 之最大崩潰電壓的電場分佈圖

60
圖 3.26 不同 K 值的 HV-FinFET 之最大崩潰電壓的表面電場大小分佈圖

圖 3.27 不同 K 值的 HV-FinFET 之相同汲極電壓的空乏區分佈圖

61
 在調變 STI 介電係數對 HV-FinFET 崩潰電壓影響的模擬結果中可以發現
K=30 後，最大崩潰電壓趨近於飽和，且 K=86 時崩潰電壓有些微下降的趨勢。
為了分析此現象，首先將 HV-FinFET 崩潰位置分成兩類。當漂移區劑量小於最
佳佈植劑量時，崩潰位置位於汲極端(N+/N-)；當漂移區劑量大於最佳佈植劑量時，
崩潰位置位於閘極端(N-/P+)，因此在不同 K 值下，選取相同漂移區濃度的
HV-FinFET 進行模擬，漂移區佈植劑量分別為 3.9x1012 cm-2 (崩潰位置位於汲極
端)、7.5x1012 cm-2 (崩潰位置位於閘極端)，其模擬結果如圖 3.28。在漂移區佈植
劑量為 7.5x1012 cm-2 下，崩潰位置位於閘極端，從文獻[15]中可以知道，當漂移
區表面覆蓋 High-K 絕緣材料時，可以有效地降低 PN 接面的峰值電場提高元件
的崩潰電壓。此外，在漂移區表面電場大小分佈圖中也可以發現當 K 值越高時
越有效降低 PN 接面的峰值電場，如圖 3.29。另一方面，在漂移區佈植劑量為
3.9x1012 cm-2 下，由於崩潰位置位於汲極端，因此需要對汲極端的垂直電場分佈
進行討論。圖 3.30 為此模擬結果中，汲極端的垂直電場分佈圖。從圖中可以發
現當 K 值持續增加，汲極端高電場區域從 STI 內部轉移到 STI 下方，此結果如
同文獻[15]中所提到的，出現高電場時，電力線會往高介電係數材料移動，因此
高電場區域會累積在低介電係數材料中。由於在漂移區佈植劑量為 3.9x1012 cm-2
下，K=30 為汲極端垂直電場分佈最均勻的情況，因此 K=30 的崩潰電壓比 K=86
的崩潰電壓高，其結果也可以從汲極端垂直電場大小判斷，如圖 3.31。

62
圖 3.28 HV-FinFET 之相同漂移區佈植劑量的 K 值與崩潰電壓關係圖

圖 3.29 HV-FinFET 之相同漂移區佈植劑量的表面電場大小分佈圖

63
 圖 3.30 HV-FinFET 之相同漂移區佈植劑量的汲極端電場分佈圖

圖 3.31 HV-FinFET 之相同漂移區佈植劑量的汲極端電場大小分佈圖

64
 接續崩潰電壓分析後，將繼續探討調變 STI 介電係數對 HV-FinFET 的 Ron,sp、
FOM 影響。在 Ron,sp 部份，由於增加 K 值有助於提升漂移區的最佳佈植劑量。
因此在元件面積保持不變下，漂移區佈植劑量的提升，帶來更低的導通電阻。在
FOM 的部份，雖然當 K 值達到 50 後，最大崩潰電壓有些微下降的趨勢，但與
改善 Ron,sp 的幅度相比崩潰電壓下降幅度甚小，因此 FOM 隨著 K 值的增加有
提高的趨勢，如圖 3.32。此外，HV-FinFET 在 K=86 的 Id-Vg、Id-Vd 曲線分別
為圖 3.33、3.34。綜合以上的模擬分析，在 Dielectric RESURF 效果下，可以藉
由 STI 介電係數的增加來提升 HV-FinFET 崩潰電壓、Ron,sp、FOM 等電特性，
讓 HV-FinFET 明顯地比 HIP MOSFET 具有更好的電特性表現。此外當 HV-FinFET
的 K 值越高時，可以發現崩潰電壓越不隨漂移區佈植劑量的改變而有大幅的變
動，因此使用 High-K 絕緣材料的 HV-FinFET 在實際製程上比起 HIP-MOSFET
更不受到製程誤差的影響，如圖 3.35，這也讓 HV-FinFET 在功率元件上更具有
明顯地有優勢。

圖 3.32 不同 K 值的 HV-FinFET 之漂移區佈植劑量與 FOM、Ron,sp 關係圖

65
圖 3.33 HV-FinFET 之 K=86 的 Id-Vg 曲線圖

圖 3.34 HV-FinFET 之 K=86 的 Id-Vd 曲線圖

66
 圖 3.35 HIP-MOSDET 與不同 K 值的 HV-FinFET 之電特性比較圖

表 3.8 HV-FinFET 之 K=86 的電特性

Dose (cm-2) Vth (V) Id,lin (A/μm) Id,on (A/μm) Id,sat (A/μm) SS(V/dec)
6x1012 0.351 9.56x10-6 1.09x10-5 1.82x10-4 60.69
6.3x1012 0.35 9.85x10-6 1.13x10-5 1.90x10-4 60.69
6.6x1012 0.35 1.01x10-5 1.16x10-5 1.95x10-4 60.69
6.9x1012 0.349 1.04x10-5 1.21x10-5 2.05x10-4 60.71
7.2x1012 0.349 1.06x10-5 1.24x10-5 2.11x10-4 60.71
7.5x1012 0.348 1.09x10-5 1.29x10-5 2.20x10-4 60.71
7.8x1012 0.348 1.12x10-5 1.32x10-5 2.27x10-4 60.72

67
3.2.3 調變 STI 深度

在調變 STI 介電係數的部份，從上個小節中已經知道需要使用 High-K 絕緣

材料，因此本小節將探討在 High-K 絕緣材料下 STI 深度對 HV-FinFET 的影響。
由於漂移區接面深度約為 0.18μm，因此在 STI 深度部份僅進行兩種深度的模擬
分析，分別為 0.1μm(STI 深度小於漂移區接面深度)、0.25μm(STI 深度大於漂移
區接面深度)，其結構如圖 3.36。從這兩種 STI 深度的模擬分析中可以得知 STI
深度的設計方向是要小於漂移區接面深度還是大於漂移區接面深度。調變 STI
深度對崩潰電壓影響的模擬結果，如圖 3.37。從結果中可以發現在 STI 深度為
0.25μm 下出現兩個問題。第一個是當 K=86 時最大崩潰電壓明顯地下降。第二個
是漂移區最佳佈植劑量當 K 到達 30 後，不再隨 K 值增加而提升。為了探討這兩
個問題發生的因素，首先分析不同 K 值在最大崩潰電壓時的電場分佈圖，如圖
3.38。從圖中可以發現當 K 值持續增加下，高電場區域往汲極端(N+/N-)移動，導
致 STI 在 High-K 絕緣材料下，崩潰位置皆發生在汲極端。

圖 3.36 不同 TSTI 的 HV-FinFET 之結後俯視圖

68
圖 3.37 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖

圖 3.38 不同 K 值的 HV-FinFET 之最大崩潰電壓的電場分佈圖

69
 為了分析在 High-K 絕緣材料下，STI 深度對 HV-FinFET 汲極端電場分佈的
影響，因此針對漂移區佈植劑量為 3.9x1012 cm-2(崩潰位置位於汲極端)，進行 STI
深度為 0.1、0.25μm 的模擬分析並探討元件在接近雪崩崩潰時電場分佈的差異，
如圖 3.39。從圖中可以發現兩者在汲極端的高電場區域有明顯的不同，因此需要
針對汲極端的垂直電場分佈進行討論，如圖 3.40。從圖中可以發現，當 STI 深度
改變時，會影響到汲極端高電場區域的分佈，由此可以確定在 High-K 絕緣材料
下，調變 STI 深度會造成汲極端高電場區域的改變。為了更加清楚地解釋調變
STI 深度如何影響到汲極端的垂直電場分佈，圖 3.41 為汲極端垂直電場大小的分
佈圖，圖中包含 3 種情況，分別為 STI 深度為 0.1μm，K=3.9、86 與 STI 深度為
0.25μm，K=86。分析 STI 深度為 0.1μm，K=3.9、86 的情況是為了證明當 K=86
時，會在 STI 下緣出現新電場，而此電場可以降低原本在汲極端表面的峰值電場
(N+/N-)，此現象類似場板效應(Field plate)，藉由新電場的出現，分散原本的峰值
電場。分析 STI 深度為 0.1、0.25μm，K=86 的情況是為了說明 STI 下緣出現的新
電場，在 STI 深度增加後，因為逐漸遠離汲極端表面，因此無法有效地分散表面
峰值電場，所以即使在 High-K 絕緣材料下，汲極端表面依然存在高電場區域。
從上述的分析中可以知道，在 STI 深度為 0.25μm 的情況下，汲極端容易出現高
電場區域導致 HV-FinFET 提早發生崩潰，因此降低崩潰電壓，這就是 STI 深度
為 0.25μm，當 K=86 時最大崩潰電壓明顯下降的原因。

圖 3.39 不同 TSTI 的 HV-FinFET 之雪崩崩潰的電場分佈圖

70
 圖 3.40 不同 TSTI 的 HV-FinFET 之雪崩崩潰的汲極端電場分佈圖

圖 3.41 不同 TSTI 的 HV-FinFET 之雪崩崩潰的汲極端電場大小分佈圖

71
 在 Ron,sp、FOM 部份，由於最大崩潰電壓明顯地下降加上當 K 值達到 30
後漂移區的最佳劑量不再隨 K 值增加而提升，因此 FOM 比起 STI 深度為 0.1μm
時大幅下降。綜合以上結果，當 STI 為 High-K 絕緣材料時對於 HV-FinFET 調變
STI 深度以 0.1μm 為較佳的設計。此兩種 STI 深度的電特性比較圖，如圖 3.42~
圖 3.44。

圖 3.42 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖

72
圖 3.43 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與 Ron,sp 關係圖

圖 3.44 不同 TSTI 的 HV-FinFET 之漂移區佈植劑量與 FOM 關係圖

73
 此外，為了確認 STI 深度為 0.25μm 的情況下，汲極端的高電場會限制漂移
區的最佳佈植劑量無法提升，因此嘗詴對汲極 Nplus 區域做邊角處理希望藉由不
同曲率半徑的圓弧形狀降低汲極 Nplus 的直角效應，曲率半徑分別為 35、60、
90、120nm，其結構圖如圖 3.45。不同曲率半徑的汲極 Nplus 對漂移區最佳佈植
劑量的模擬結果如圖 3.46。從模擬結果中可以發現，汲極 Nplus 從直角形狀修改
成不同曲率半徑的圓弧形狀，漂移區最佳佈植劑量有明顯的提升，因此可以確定
STI 深度為 0.25μm 下，汲極 Nplus 的直角效應會限制漂移區的最佳佈植劑量無
法提升。在崩潰電壓的部份也如預期的，最大崩潰電壓隨圓弧的曲率半徑增加而
下降，其原因為圓弧曲率半徑增加後，漂移區的面積會減少，因此耐壓能力受到
影響。不過對於修改汲極 Nplus 的探討，所注重的是在降低直角效應後，漂移區
的最佳佈植劑量是否會提升，所以可以不必考慮崩潰電壓的下降。
在 HV-FinFET 設計 STI 深度探討中，最終得到的結論為 STI 深度小於漂移
區接面深度為較佳的結果而且在 STI 為 High-K 絕緣材料下 HV-FinFET 的電特性
相較 HIP-MOSFET 大幅提升，明顯地展現出 Dielectric RESURF 效果，讓
HV-FinFET 在功率元件應用上具有更佳的性能表現。

圖 3.45 不同曲率汲極 Nplus 的 HV-FinFET 之結構俯視圖

74
圖 3.46 不同曲率汲極 Nplus 的 HV-FinFET 之漂移區佈植劑量與崩潰電壓關係圖

75
 第四章 結論與未來工作

4.1 結論

此論文透過 FinFET 製程技術將 Dielectric RESURF 應用於 HV-FinFET 並結

合電腦模擬軟體(TCAD)進行電靜態特性、崩潰電壓、Ron,sp、FOM 的分析與討
論。
本文提出的 HV-FinFET，漂移區最佳劑量為 4.2x1012 cm-2，崩潰電壓為 26.47V，
FOM 值為 8062.84 V2/mΩ-cm2，與 HIP-MOSFET 在漂移區最佳佈植劑量 1.5x1012
cm-2 相比，兩者 FOM 值相近。不過在 on/off current ratio 部份，HV-FinFET 遠勝
於 HIP-MOSFET，其值高達 1x106 以上。此外，在 HV-FinFET 結構中證實 Dielectric
RESURF 藉由增加 STI 寬度或提高 STI 介電係數可以提升漂移區離子佈植的最佳
劑量。當 STI 寬度從 33nm 增加至 81nm 時，漂移區的最佳佈植劑量從 4.2x1012cm-2
提升至 6.9 x1012 cm-2。另一方面，當 STI 介電係數從 3.9(SiO2)提高至 86(TiO2)
時，大幅提升 HV-FinFET 的崩潰電壓並降低 Ron,sp，讓 HV-FinFET 在功率元件
應用上具有更佳的性能表現。HV-FinFET 在 High-K 絕緣材料下(K=86)，漂移區
的最佳佈植劑量為 6.9x1012 cm-2，崩潰電壓為 32.23V，FOM 值為 19536 V2/mΩ-cm2，
相較於 Low-K 絕緣材料(K=3.9)的 HV-FinFET，在最高崩潰電壓上提高 24.6%，
最高 FOM 值提高 154%。

4.2 未來工作

本文已詳細地討論 Dielectric RESURF 對 HV-FinFET 電靜態特性的影響，若

要將 HV-FinFET 運用在電路上，還需更進一步討論 Dielectric RESURF 對
HV-FinFET 在電動態特性的影響，例如元件開關特性(Switching)、開關損耗、閘
極充電(Gate Charge)、未箝制電感切換(Unclamped Inductive Switching)。

76
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