Departamento de Engenharia Electrotécnica

Sistemas Lógicos (MiEB+MiEF) – 2013/2014

Mestrado integrado em Engenharia Biomédica

Mestrado integrado em Engenharia Física
Disciplina de Sistemas Lógicos - 1º teste – 7/5/2014 – 17h00mn
Duração: 1h30mn Tolerância: 10mn Sem consulta

Importante: numere as folhas que entregar (ex. 1 de 4) e identifique-se em todas elas

Responda em folhas separadas aos vários grupos de questões

Q1 ( 2,5 + 1,5 + 3 valores )

a) Considere a função:
f ( A, B, C , D) = ∑ (0,1,2,3,4,15) + d (5,12) .
Obtenha uma expressão simplificada na forma de soma de produtos através de mapa de Karnaugh.
b) Represente utilizando a lista de maxtermos, a função da alínea anterior.
c) Recorrendo à utilização de multiplexers e lógica adicional se necessário, implemente a função referida
na alínea anterior. Pode utilizar qualquer tipo de multiplexer, sendo preferível a solução que utilize
menor número de portas (considerando que um MUX de N variáveis de seleção tem 2N+1 portas).

Q2 (2 + 2,5 + 2,5 valores )

a) Utilizando tabela de verdade, conclua se a .b + b + b.c = a + b + c
b) Considere que representa através de quatro variáveis booleanas (ABCD) um código de quatro bits.
Apresente a tabela de verdade da função que seja ativada a 1 sempre que a variável D representa a
paridade impar das outras três variáveis. Nota: a paridade impar será 1 quando o número de uns é
impar e zero caso contrário; considere que 0 é um número par.
c) Considere que tem disponíveis blocos comparadores de dois números A e B de dois, três e quatro bits
cada, fornecendo duas saídas: maior (A>B) e igual (A=B). Com base nos comparadores referidos e
alguma lógica adicional que considere necessária, apresente e justifique um diagrama de blocos que
realize um comparador de dois números de seis bits cada, recebendo como entradas os dois números
(X5X4X3X2X1X0 e Y5Y4Y3Y2Y1Y0), e produzindo a saída X<Y.

Q3 ( 1,5 + 2,5 + 2 valores)

a) Considere representação de números em complemento com 8 bits. Quais os números decimais
representados por (10011001) quando utilizando complemento para 2 e complemento para 1.
b) Considere que se pretende projectar um circuito somador completo, isto é, um circuito com três bits
de entrada A, B e Ti (sendo A e B os bits a somar e Ti o transporte de entrada) e dois bits S e To de
saída, em que S é a soma dos bits A, B e Ti, e To o transporte resultante. Apresente tabelas de
verdade e mapas de Karnaugh associados às duas saídas bem como o desenho do circuito do somador
completo.
c) Pretende-se construir um sistema para realizar uma operação aritmética envolvendo três números A, B
e C, com A e B de um bit e C de dois bits de representação (índice 1 = bit mais significativo; índice 0
= bit menos significativo): F= A+B+C = A+B+[C1C0] . Tendo disponíveis blocos semi-somadores,
somadores-completos e alguma lógica adicional que considere necessária, apresente e justifique um
diagrama de blocos que realize a função descrita, privilegiando a solução com menor número de
recursos (considerando que o número de portas de um somador-completo é de 5 e de um semi-
somador é de 2). Nota: um bloco semi-somador possui dois bits de entrada e dois bits de saída que
correspondem à soma e transporte dos bits de entrada; um bloco somador-completo possui três bits de
entrada e dois bits de saída que correspondem à soma e transporte dos bits de entrada.