INSTRUMENTO DE EVALUACIÓN

NOMBRE DEL INSTRUMENTO: Lista de Cotejo NÚMERO DE INSTRUMENTO: 1

INDUSTRIAL, ELÉCTRICA Y
ÁREA ACADÉMICA: PERIODO DE ENTREGA: 19-09-2023 / 26-09-2023
ELECTRÓNICA

PROGRAMA EDUCATIVO: Ingeniería en Mecatrónica TIPO DE EVALUACIÓN: Recuperacion 1

ASIGNATURA Dispositivos Digitales Programables GRUPO(s): GIME14101-E

NOMBRE Y FIRMA DE RODRÍGUEZ RODRÍGUEZ MIGUEL ÁNGEL

FACILITADOR (ES):

NÚMERO Y NOMBRE DE LA UNIDAD RESULTADO DE APRENDIZAJE

Entregará un reporte que describa el entorno de programación de los

I. Entorno de programación de los dispositivos lógicos programables
(PLD's)
dispositivos digital programables que incluya:
• Manejo de las interfaces y dispositivos de programación.
• Procesos de simulación y programación
• Implementación de las ecuaciones en lenguaje simbólico y VHDL
• Archivo electrónico con el diagrama y la simulación.
• Resultado de la prueba en el sistema de desarrollo o tablilla de
prototipos

CRITERIOS DE EVALUACIÓN

No. CRITERIO SABER SABER HACER

1 IDENTIFICACIÓN DE ELEMENTOS 0.0 2.0

2 ESTRUCTURA CORRECTA 1.0 0.0

3 PROCEDIMIENTO CORRECTO 0.0 1.0

4 CUMPLIMIENTO TOTAL DE TAREAS 0.0 2.0

5 LIMPIEZA Y ORTOGRAFÍA 1.0 0.0

6 SER 0.0 1.0

7 IDENTIFICACIÓN DE CONCEPTOS DE UNIDAD 2.0 0.0

VALOR DEL INSTRUMENTO 4.0 6.0

INSTRUCCIONES

Ver Anexo II

ALVARO HERNANDEZ SANDOVAL

Nombre del Responsable de la Coordinación, Direccción o Subdirección de Área Académica

Rev. 0: 02/mayo/2022 DE-SAC-10

 Anexo II Unidad I (R1) Lista de Cotejo, Dispositivos Digitales Programables
Entorno de Programación de los Dispositivos Lógicos Programables (PLD´s)
Nombre del alumno: ____________________________ NL: _____Especialidad: GIME14101-E
Nombre del facilitador: Miguel Ángel Rodríguez Rodríguez_____________Fecha: 27-09-2023
Nota: A continuación, se anexa Evaluación de Recuperación 1 de la Unidad I, Entorno de
Programación de los Dispositivos Lógicos Programables (PLD´s), de la Materia de Dispositivos
Digitales Programables, la cual considera la entrega de lo siguiente:

a) Reporte (R1) Unidad I Entorno de Programación de los Dispositivos Lógicos

Programables (PLD´s): Interfaces de Programación para Dispositivos Lógicos
Programables, Lenguaje Simbólico Estándar y Lenguaje VHDL (Ambiente de Programación
Altera® Quartus II), y;
b) Tareas.

Reporte (R1) Entorno de Programación de los Dispositivos Lógicos Programables (PLD´s)

Instrucciones: A través del Ambiente de Programación Altera® Quartus II, resolver lógica, gráfica
y esquemáticamente el siguiente problema. Nota, sino se cuenta con el software se puede realizar a
mano.

1. Se cuenta con un Comparador de Dos Canales (𝐀 𝐲 𝐁), el cual, por cada uno de ellos se
le asigna un Vector de 4 bits, dentro del comparador se deberá realizar la Operaciones
Lógicas de Comparación entre ambos canales, teniendo como Salidas (𝐒𝟏, 𝐒𝟐, 𝐒𝟑) las
siguientes consideraciones:
• Salida Lógica 1 (𝐒𝟏) en alto “𝟏”, y demás salidas (𝐒𝟐, 𝐒𝟑) en bajo “0”, cuando
ambos vectores de entrada son iguales (𝐀 = 𝐁);
• Salida Lógica 2 (𝐒𝟐) en alto “𝟏”, y demás salidas (𝐒𝟏, 𝐒𝟑) en bajo “0”, cuando
el vector de entrada A sea menor que B (𝐀 < 𝐁), y;
• Salida Lógica 3 (𝐒𝟑) en alto “𝟏”, y demás salidas (𝐒𝟏, 𝐒𝟐) en bajo “0”, cuando
el vector de entrada A sea mayor que B (𝐀 > 𝐁).

A partir de lo anterior, establecer lo siguiente:

a) Programación (Lenguaje VHDL) de las Operaciones Lógicas de Comparación entre

ambos canales además de su descripción por líneas de código (3.00 pts.);
b) Diagrama Esquemático (RTL Viewer) de las Operaciones Lógicas de Comparación
entre ambos canales (3.00 pts.), y;
c) Simulación (Simulation Waveform Editor) de las Operaciones Lógicas de
 Comparación entre ambos canales, para los siguientes números en sistema decimal
(4.00 pts.).

Canal Canal S1 S2 S3
A B
1 1 1 0 0
5 9 0 1 0
10 8 0 0 1

Rúbrica de evaluación
Secuencia de aprendizaje Criterio Ponderación

2.00 puntos

Identificación de Identifica adecuadamente los conceptos relacionados

Conceptos de con la Interfaz de Programación para Dispositivos
Comprende el manejo de las Unidad (Reporte). Lógicos Programables, el Lenguaje Simbólico
interfaces y dispositivos de Estándar y el Lenguaje VHDL dentro del Ambiente de
programación para PLD. Programación Altera® Quartus II.

Identifica el entorno de 2.00 puntos

trabajo del software de
Saber simulación. Se entregan los ejercicios de manera presencial el día y
hora indicados, anexando al inicio una hoja de
Diferenciar los Estructura presentación con los siguientes datos:
instrumentos virtuales del Correcta (Reporte).
simulador. • Nombre de la unidad
Limpieza y • Nombre del estudiante
Ortografía • Número de matricula
(Reporte). • Grupo
• Nombre del docente

Los ejercicios aparecen de manera ordenada.

Comprende el proceso de 2.00 puntos

simulaciones y mediciones
de circuitos digitales en el
Hacer software.
Comprende los principios
de programación para una
Divididos entre el total de ejercicios.
Identificación de
Elementos
Identifica adecuadamente los elementos necesarios
(Reporte)
dentro del Ambiente de programación de Altera®
Quartus II, para la realización y solución de los
ejercicios planteados dentro del Reporte.
 ecuación booleana en
VHDL. 1.00 punto

Divididos entre el total de ejercicios.

Procedimiento
Correcto (Reporte) Cada ejercicio tiene la respuesta correcta obtenida de
acuerdo con el método más adecuado. Se muestra un
procedimiento detallado para llegar a la solución. Las
expresiones son legibles.

2.00 puntos

Se anexa al inicio una hoja de presentación con los

siguientes datos:

• Nombre de la unidad
Cumplimiento
• Nombre del estudiante
Total de Tareas
• Número de matricula
• Grupo
• Nombre del docente

Las tareas aparecen de manera ordenada, las

expresiones son legibles y sin faltas de ortografía.

1.00 punto
Responsabilidad y
Ser Ser
Proactividad Entrega de tareas, asistencias o faltas justificadas y
entrega del anexo de evaluación a tiempo*.
 a) Código del comparador de dos caneles “A Y B” con 4 bits;
PROGRAMACIÓN DE LENGUA VHDL.

--Libreria Estandar
library ieee;
use ieee.std_logic_1164.all;

--Descripción de la caja negra

entity R1 is
port (
A, B: in std_logic_vector(3 downto 0); --Señales de entrada
S1, S2, S3: out std_logic --Señales de salida
);
end R1;

--Descripción del circuito

architecture basico of R1 is
begin
process (A, B)
begin
if (A(3 downto 0) = B(3 downto 0)) then --Cuando A = B
S1 <= '1';
S2 <= '0';
S3 <= '0';

elsif (A(3 downto 0) < B(3 downto 0)) then --Cuando A < B
S1 <= '0';
S2 <= '1';
S3 <= '0';

elsif (A(3 downto 0) > B(3 downto 0)) then --Cuando A > B
S1 <= '0';
S2 <= '0';
S3 <= '1';
end if;
end process;
end basico;
b) Diagrama Esquemático (RTL Viewer);

Date: September 27, 2023 Project: R1

S1$latch

A[3..0] S1
B[3..0]
B[3..0]
A[3..0]

A[3..0]

B[3..0]

A[3..0]

B[3..0] S2

S3

LATCH

Page 1 of 1 Revision: R1
c) Simulación (Simulation Waveform Editor) de las Operaciones Lógicas de Comparación entre
ambos canales, para los siguientes números en sistema decimal

• Cuando tenemos las entradas en 800, 400, 200 y 100 ns.

Dado que A tiene el mismo valor que B en las entradas: S1 será ‘1’, ya que así lo declaramos si A=B,
sus salidas serán; S1 = 1, S2 = 0 y S3 = 0.
 • Cuando en el canal A tenemos 1 y en el canal B tenemos 1.

Dado que el canal A y B, tienen el mismo valor “1”, serán iguales “A=B”, por ende, S1=’1’ y sus
demás salidas (S2, S3) serán ‘0’.
• Cuando en el canal A tenemos 5 y en el canal B tenemos 9.
Dado que el canal A tiene el valor “5” y en el canal B tiene el valor de “9”, A será menor que B “A<B”,
por ende, S2=’1’ y sus demás salidas (S1, S3) serán ‘0’.
• Cuando en el canal A tenemos 10 y en el canal B tenemos 8

Dado que el canal A tiene el valor “10” y en el canal B tiene el valor de “8”, A será mayor que B
“A>B”, por ende, S3=’1’ y sus demás salidas (S1, S2) serán ‘0’.