a) Programación en Lenguaje VHDL del Contador Decimal Ascendente,

identificando la sección combinacional y secuencial del programa, además

de su descripción por líneas de código.

Figura 1. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 2. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 3. Programación VHDL del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 4. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 5. Programa compilado del VHDL del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

b) Diagrama esquemático de la Operación Lógica de Comparación entre

ambos canales (RTL Viewer).
Date: October 18, 2023 Project: ConU2

WideOr1

Y[3..0]

reloj
reset
t

Page 1 of 1 Revision: ConU2

Figura 6. RTL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 C0 C1 C2 C3 C4 C5 C6 C7 C8 C9
reset

Figura 7. State Machine Viwer del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 8. State Machine Viwer del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 9. State Machine Viwer del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
c) La Simulación de la Operación de Conteo (Simulation Waveform Editor) para
cuando se encuentre activada y desactivada la entrada de Reset (10 pulsos de
reloj para cada situación.
 Simulación de la Operación de Conteo (Simulation Waveform Editor) para cuando se
encuentre desactivo el reset.

Figura 10. Simulation Waveform Editor del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 11. Simulation Waveform Editor del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

 Simulación de la Operación de Conteo (Simulation Waveform Editor) para cuando se

encuentre activo el reset.
 Figura 12. Simulation Waveform Editor del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].

https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 13. Simulation Waveform Editor del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html