Anexo I Unidad II (Ord) Lista de Cotejo, Dispositivos Digitales Programables

Sistemas Digitales Embebidos en PLD´s

Nombre del alumno: ____________________________ NL: _____Especialidad: GIME14101-E
Nombre del facilitador: Miguel Ángel Rodríguez Rodríguez_____________Fecha: 13-10-2023
Nota: A continuación, se anexa Evaluación Ordinaria de la Unidad II, Sistemas Digitales
Embebidos en PLD´s, de la Materia de Dispositivos Digitales Programables, la cual considera la
entrega de lo siguiente:

a) Reporte (Ord) Unidad II Sistemas Digitales Embebidos en PLD´s: Lógica Combinacional

y Secuencial en VHDL, Máquina de Estados en VHDL, Unidad de Registros, Memorias y
ALU en VHD, y, Bloques Funcionales en PLD (Ambiente de Programación Altera® Quartus
II), y;

b) Tareas.

Reporte (Ord) Unidad II Sistemas Digitales Embebidos en PLD´s

Instrucciones: A través del Ambiente de Programación Altera® Quartus II, resolver lógica, gráfica
y esquemáticamente el siguiente problema;

1. Se requiere diseñar un Contador Decimal Ascendente de 4 bits (0000 a 1001) a través

de una Máquina de Estados con las entradas de CLK (Reloj), Rs (Reset) y una Salida
con un Vector de 4 bits (Y). Dicha máquina de estados deberá de contar con una sección
Combinacional y una sección Secuencial. En la sección Combinacional se deberá
realizar la programación del Estados Actual (0) y el Estado Próximo (1), mientras que,
en la sección secuencial, por cada ciclo de reloj, el contador se incrementará en 1, por
consiguiente, la entrada de Reset podrá habilitar y deshabilitar dicho conteo. A partir
de lo anterior, establecer lo siguiente:
a) Programación en Lenguaje VHDL del Contador Decimal Ascendente, identificando
la sección combinacional y secuencial del programa, además de su descripción por
líneas de código (3.00 pts.);
b) Diagrama esquemático de la Operación Lógica de Comparación entre ambos
canales (RTL Viewer, 3.00 pts.), y;
c) La Simulación de la Operación de Conteo (Simulation Waveform Editor) para
cuando se encuentre activada y desactivada la entrada de Reset (10 pulsos de reloj
para cada situación, 4.00 pts.).
 Rúbrica de evaluación
Secuencia de aprendizaje Criterio Ponderación

2.00 puntos

Identificación de Identifica adecuadamente los conceptos

Conceptos de relacionados con el proceso de implementación en
Unidad VHDL de aplicaciones con lógica combinacional y
secuencial dentro del Ambiente de Programación
Comprende el proceso de
Altera® Quartus II.
implementación en VHDL de
aplicaciones con lógica
combinacional. 2.00 puntos

Saber Se entregan los ejercicios de manera presencial el

Analiza el proceso de día y hora indicados, anexando al inicio una hoja
Estructura de presentación con los siguientes datos:
implementación en VHDL de Correcta
aplicaciones con lógica (Reporte).
secuencial. • Nombre de la unidad
• Nombre del estudiante
Limpieza y
• Número de matricula
Ortografía
(Reporte). • Grupo
• Nombre del docente

Los ejercicios aparecen de manera ordenada.

Comprende el proceso de
implementación de una Maquina
de estados en VHDL.
Diferencia el principio de
Hacer operación y configuración de los
contadores y registros en el PLD.
2.00 puntos
Divididos entre el total de ejercicios.
Identificación de
Elementos
Identifica adecuadamente los elementos necesarios
(Reporte)
dentro del Ambiente de programación de Altera®
Quartus II, para la realización y solución de los
ejercicios planteados dentro del Reporte.
1.00 punto

Divididos entre el total de ejercicios.

Comprender la implementación
de una ALU en VHDL en la
elaboración y programación de los
bloques funcionales en el PLD.
Procedimiento
Correcto
Cada ejercicio tiene la respuesta correcta obtenida
(Reporte)
de acuerdo con el método más adecuado. Se
muestra un procedimiento detallado para llegar a la
solución. Las expresiones son legibles.
 2.00 puntos

Se anexa al inicio una hoja de presentación con

los siguientes datos:

• Nombre de la unidad
Cumplimiento
• Nombre del estudiante
Total de Tareas
• Número de matricula
• Grupo
• Nombre del docente

Las tareas aparecen de manera ordenada, las

expresiones son legibles y sin faltas de ortografía.

1.00 punto
Ser Responsabilidad y Proactividad Ser
Entrega de tareas, asistencias o faltas justificadas y
entrega del anexo de evaluación a tiempo*.
 a) Programación en Lenguaje VHDL del Contador Decimal Ascendente,
identificando la sección combinacional y secuencial del programa, además
de su descripción por líneas de código.

Figura 1. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 2. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 3. Programación VHDL del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 4. Programación VHDL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 5. Programa compilado del VHDL del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

b) Diagrama esquemático de la Operación Lógica de Comparación entre

ambos canales (RTL Viewer).
Date: October 18, 2023 Project: ConU2

WideOr1

Y[3..0]

reloj
reset
t

Page 1 of 1 Revision: ConU2

Figura 6. RTL del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
C0 C1 C2 C3 C4 C5 C6 C7 C8 C9

Figura 7. State Machine Viwer del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 8. State Machine Viwer del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 9. State Machine Viwer del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
c) La Simulación de la Operación de Conteo (Simulation Waveform Editor) para
cuando se encuentre activada y desactivada la entrada de Reset (10 pulsos de
reloj para cada situación.
• Simulación de la Operación de Conteo (Simulation Waveform Editor) para cuando se
encuentre desactivo el reset.

Figura 10. Simulation Waveform Editor del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html
 Figura 11. Simulation Waveform Editor del Contador Decimal Ascendente.
Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

• Simulación de la Operación de Conteo (Simulation Waveform Editor) para cuando se

encuentre activo el reset.

Figura 12. Simulation Waveform Editor del Contador Decimal Ascendente.

 Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html

Figura 13. Simulation Waveform Editor del Contador Decimal Ascendente.

Nota. Delgado, M. (2023). Quartus II. [Figura].
https://www.intel.la/content/www/xl/es/products/details/fpga/development-tools/quartus-prime/resource.html