MODUL 7 FLIP FLOP

ABDUL AZIS (2210631160023)

Asisten: Regita Aulia Safitri,Tyo Bima Pratama
Tanggal Percobaan: 18/10/2023
TLE61617-PRAKTIKUM SISTEM DIGITAL
Laboratorium Dasar Teknik Elektro – Fakultas Teknik Unsika

Abstrak praktikan akan menjelaskan bagaimana Flip Flop

Pada modul Flip flop ini, praktikan menjalani 3 kali
percobaan dengan rangkaian flip flop berbeda yang mana setisp
percobaanya melibatkan perancangan, simulasi, dan
pengujian. Flip-flop adalah suatu rangkaian elektronika yang
memiliki dua kondisi stabil dan dapat digunakan untuk
menyimpan informasi. Tiga jenis rangkaian flip flop tersebut
yaitu adalah Flip flop SR, Flip D, dan Flip f;op JK. Pada
setiap percobaan praktikan merancang rangkaian secara
berturut turut yaitu Flip flop SR, Flip D, dan Flip f;op JK
dengan rangkaian yang sudah ditentukan. selanjutnya
Simulasi wavefrom dilakukan dengan mengatur data
masukan yang telah ditentukan dan mengamati keluaran yang
dihasilkan. kemudian, praktikan memetakan pin rangkaian
pada perangkat Altera DE1, mengunggah hasil kompilasi,
dan melakukan pengujian langsung pada altera De1 dengan
mengubah kondisi masukan sesuai dengan tabel pengujian
yang telah ditetapkan. Hasil percobaan menunjukkan bahwa
flip-flop SR dapat digunakan untuk pengaturan dan
penghapusan nilai, flip-flop D digunakan untuk penyimpanan
data pada tepi jam, dan flip-flop JK memiliki kemampuan
untuk operasi Set, Reset, dan Toggling. Praktikum ini
membantu memahami hubungan input dan output serta
memahami setiap karasteristik pada ketiga jenis flip flop yaitu
yaitu Flip flop SR, Flip D, dan Flip f;op JK.
Kata kunci: Flip flop D, Flip flop JK, Flip flop D
1. PENDAHULUAN
Pada praktikum ini, praktikan telah melakukan
serangkaian percobaan yang berkaitan dengan
rangkain sekuensial dengan berfokus pada Flip
Flop dengan jenis adder yaitu Flip flop SR, Flip D,
dan Flip f;op JK. Rangkaian sekuensial adalah jenis
rangkaian digital yang memanfaatkan informasi
yang telah tersimpan sebelumnya untuk mengatur
keadaan berikutnya [1]. Sedangkan Flip Flop
adalah salah satu komponen dasar dalam dunia
elektronika digital yang digunakan untuk
menyimpan dan mengubah informasi biner [4].
Dalam rangka untuk memahami bagaimana
komponen ini bekerja dan berinteraksi dalam
sirkuit elektronika, praktikan telah menjalankan
tiga percobaan utama, yaitu:
Percobaan pertama bertujuan untuk memahami
operasi dari Flip Flop SR (Set-Reset) yang
merupakan salah satu jenis dasar dari Flip Flop.
SR bekerja, bagaimana praktikan dapat mengatur
keadaan set (S) dan reset (R) untuk menyimpan
informasi, dan bagaimana sinyal input
mempengaruhi sinyal output dalam Flip Flop ini.
Percobaan kedua berfokus pada Flip Flop tipe D,
yang juga dikenal sebagai Data atau Delay Flip
Flop. Percobaan ini dilakukan untuk mencari tahu
hubungan antara masukan dan luaran pada
rangkaian Flip Flop D. praktikan juga akan
membahas cara kerja dari Flip Flop D, serta
menggambarkan bagaimana sinyal masukan
digunakan untuk mengubah informasi yang
tersimpan dalam komponen ini. Ini akan
membantu praktikan memahami penggunaan Flip
Flop D dalam berbagai aplikasi dalam elektronika
digital.
Percobaan terakhir adalah tentang Flip Flop JK,
yang merupakan salah satu jenis Flip Flop yang
paling serbaguna. Percobaan ini dilakukan untuk
mencari tahu hubungan antara masukan dan
luaran pada rangkaian Flip Flop JK.
Melalui serangkaian percobaan ini, praktikan
diharapkan mampu memahami bagaimana
komponen ini dapat digunakan dalam berbagai
aplikasi elektronika. Dengan demikian,
pemahaman yang diperoleh dari praktikum ini
akan memberikan dasar yang kuat untuk
pengembangan lebih lanjut dalam bidang
elektronika digital.
2. STUDI PUSTAKA
Berisi uraian terkait rangkaian sekuensial dengan
berpokus pada jenis flip-flop.
2.1 RANGKAIAN SEKUENSIAL
Rangkaian sekuensial adalah jenis rangkaian
digital yang memanfaatkan informasi yang telah
tersimpan sebelumnya untuk mengatur keadaan
berikutnya. Berbeda dengan rangkaian
kombinasional yang hanya mempertimbangkan
nilai masukan saat ini untuk menghasilkan
keluaran, rangkaian sekuensial bergantung pada
masukan saat ini serta kondisi sebelumnya yang
telah disimpan dalam elemen memori. Rangkaian

1
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
ini biasanya digunakan dalam sistem digital untuk
menerapkan mesin negara, pengatur waktu,
penghitung, elemen memori, dan merupakan
komponen penting dalam desain sistem digital [1].
Rangkaian sekuensial terdiri dari variabel masukan
(X), gerbang logika (rancangan komputasi), dan
variabel keluaran (Z), dengan tambahan komponen
logika kombinasional [1].
Gambar 2-1 rangkaian sekuensial
Rangkaian sekuensial menghasilkan keluaran
berdasarkan kombinasi masukan saat ini dan nilai
keluaran sebelumnya. Dalam hal ini, rangkaian
sekuensial memasukkan elemen memori yang
memiliki kemampuan untuk menyimpan
informasi biner. Informasi biner ini menentukan
keadaan rangkaian sekuensial pada waktu
tertentu. Memori ini mampu menyimpan sedikit
informasi, yaitu informasi biner yang relevan
dengan operasinya [1].
2.2 FLIP-FLOP
Flip-flop adalah suatu rangkaian elektronika yang
memiliki dua kondisi stabil dan dapat digunakan
untuk menyimpan informasi. Flip-flop merupakan
pengaplikasian gerbang logika yang bersifat
Multivibrator Bistabil. Istilah "Multivibrator
Bistabil" digunakan karena pada flip-flop, kedua
tingkat tegangan keluaran adalah stabil dan hanya
akan berubah saat dipicu (trigger). Flip-flop
memiliki dua output, di mana salah satu output
merupakan komplemen dari output yang lain [4].
Flip-flop pertama kali ditemukan oleh dua
fisikawan Inggris, William Eccles dan F. W. Jordan,
pada tahun 1918. Flip-flop adalah dasar dari
penyimpanan data dalam komputer dan perangkat
smartphone. Selain itu, flip-flop juga dapat
digunakan sebagai penghitung detak (counter) dan
untuk menyinkronisasi input sinyal waktu variabel
dengan beberapa sinyal waktu referensi. Ini
membuat flip-flop menjadi komponen kunci dalam
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
rangkaian digital yang digunakan dalam berbagai
aplikasi elektronik [4].
2.3 CLOCK
Clock adalah sinyal yang digunakan untuk
mengatur waktu operasi sistem digital. Sinyal clock
ini berupa pulsa yang memiliki dua nilai, yaitu '0'
dan '1'. Sistem digital akan merespons perubahan
nilai logika dari sinyal clock ini. Sinyal clock
memiliki dua jenis transisi, yaitu transisi positif dan
transisi negatif. Transisi positif terjadi saat sinyal
clock berubah dari '0' ke '1', sedangkan transisi
negatif terjadi saat sinyal clock berubah dari '1' ke
'0', seperti yang terlihat pada Gambar 2.2 [2].
Gambar 2-1 sinyal clock
Clock merupakan salah satu input yang digunakan
dalam berbagai jenis flip-flop. Dalam rangkaian
komputer yang menggunakan ribuan flip-flop,
sinyal kunci-waktu (clock) digunakan sebagai
pengatur umum. Fungsi dari sinyal clock ini adalah
untuk mengoordinasikan aktivitas seluruh flip-
flop, sehingga mencegah flip-flop berubah keadaan
tanpa sinkronisasi [3].
Dalam flip-flop, sinyal clock berperan sebagai
pengatur input yang menentukan apakah keluaran
flip-flop akan berubah atau tidak. Flip-flop akan
merespons inputan hanya ketika sinyal pendetak
(clock) aktif, yang berarti nilai logika clock adalah
1. Dengan kata lain, jika pulsa pendetak belum aktif
(nilai clock adalah 0), flip-flop tidak akan
merespons inputan yang masuk [3].
2.4 FLIP-FLOP SR (SET RESET)
S-R Flip-Flop adalah suatu rangkaian elektronik
yang digunakan dalam sirkuit digital. Nama "S-R"
adalah singkatan dari "Set" (Set) dan "Reset"
(Reset). S-R Flip-Flop memiliki dua masukan
(INPUT), yaitu S (Set) dan R (Reset), serta dua
keluaran (OUTPUT), yaitu Q dan Q' (invers dari Q).
S-R Flip-Flop dapat dibuat menggunakan dua
gerbang logika NOR atau dua gerbang logika
NAND, atau dalam beberapa kasus, menggunakan
kombinasi dari kedua jenis gerbang ini. Ini
merupakan elemen dasar dalam membangun
2
berbagai jenis sirkuit digital dan digunakan untuk Gambar 2-3 rangkaian flip flop D
menyimpan dan mengubah informasi dalam
bentuk bit [4]. Tabel 2-2 kebenaran flip flop D
clock D Q Q'
↓»0 0 0 1
↑»1 0 0 1
↓»0 1 0 1
↑»1 1 1 0

Pada flip-flop D, keluaran hanya dapat diubah

pada tepi jam, dan jika masukan diubah pada
waktu lain, keluaran tidak akan terpengaruh
Perubahan keadaan keluaran bergantung pada
Gambar 2-2 rangkaian flip flop SR
naiknya tepi jam. Output (Q) sama dengan input
Tabel 2-1 kebenaran flip flop SR (Gerbang NAND) dan hanya dapat berubah seiring naiknya jam [5].
n
S R Qn Keterangan 2.6 FLIP-FLOP JK

0 0 1 1 Invalid Ketika kita menghadapi masalah keadaan yang

tidak terdefinisi dalam flip-flop SR, kita dapat
0 1 1 0 Set beralih ke flip-flop JK sebagai alternatif yang lebih
canggih. Flip-flop JK adalah penyempurnaan dari
1 0 0 1 Reset flip-flop SR yang mengatasi masalah ketika kedua
input S dan R berada dalam keadaan 1. Dengan
Qn- n- demikian, flip-flop JK menjadi solusi yang lebih
1 1 1 Menahan
1 baik dalam elektronik digital [5].

Tabel 2-2 tabel Kebenaran Logika Flip-Flop SR

(Gerbang NOR)
n
S R Qn Keterangan

0 0 Qn- n- 1 Menahan
1

0 1 0 1 Reset

1 0 1 0 Set
Gambar 2-4 rangkaian flip flop JK
0 0
1 1 Invalid

Dalam flip-flop JK, jika masukan J dan K memiliki

2.5 FLIP-FLOP D
Dalam elektronik digital, D flip-flop merupakan
pilihan yang lebih unggul dan populer. Biasanya,
flip-flop ini digunakan dalam aplikasi seperti
counter, shift register, dan untuk melakukan
sinkronisasi input. [5].
nilai yang berbeda (salah satu tinggi dan salah satu
rendah), maka pada tepi jam berikutnya, keluaran
Q akan mengikuti masukan J. Ketika kedua
masukan J dan K memiliki nilai rendah, tidak ada
perubahan yang terjadi pada keluaran Q. Namun,
jika keduanya tinggi pada tepi jam, flip-flop JK
akan beralih dari satu keadaan ke keadaan lainnya.
Ini membuat flip-flop JK memiliki kemampuan
untuk berfungsi sebagai Set atau Reset Flip-flop,
bergantung pada bagaimana masukannya
dikonfigurasi [5].

Tabel 2-3 kebenaran flip flop JK

J K Qn Keterangan

3
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 0 0 Qn-1 Menahan Q
0 1 0 Reset: Q = 0
1 0 1 Set : Q = 1
1 1 Toggle Berubah Kondisi
2.7 FLIP-FLOP T
Flip-flop T, mirip dengan flip-flop JK, adalah suatu
jenis flip-flop yang pada dasarnya merupakan versi
input tunggal dari flip-flop JK. Ini diperoleh
dengan menghubungkan masukan J dan K secara
bersamaan, sehingga hanya memiliki satu
masukan tunggal bersama dengan masukan clock.
Dengan flip-flop T, perubahan pada keluaran
tergantung pada nilai masukan T dan tepi jam yang
digunakan. Jika T adalah tinggi pada tepi jam,
maka flip-flop T akan berubah ke keadaan
berikutnya, sedangkan jika T adalah rendah pada
tepi jam, maka flip-flop T akan tetap dalam
keadaan sebelumnya. Dengan kata lain, flip-flop T
dapat digunakan untuk melakukan toggling
(pemutaran keadaan) pada setiap tepi jam yang
sesuai [5].
dalam sinyal masukan sinkron hanya berdampak
pada tepi clock yang sesuai [2].
Sinyal masukan asinkron, di sisi lain, adalah sinyal
masukan yang dapat memengaruhi kondisi sinyal
keluaran masing-masing Flip-Flop tanpa harus
menunggu sinyal masukan clock aktif. Dua jenis
sinyal masukan asinkron yang umum adalah
Preset (PRE) dan Clear (CLR). Sinyal masukan
Preset (PRE) berfungsi untuk mengatur kondisi
keluaran menjadi logika '1', sedangkan sinyal
masukan Clear (CLR) berfungsi untuk mengatur
kondisi keluaran menjadi logika '0'. Kedua sinyal
asinkron ini dapat mengubah keadaan Flip-Flop
tanpa perlu menunggu sinyal clock, sehingga
mereka dapat mempengaruhi Flip-Flop kapan pun
aktif [2].
Tabel 2-5 kebenaran flip flop masukan asinkron
PRE CLR Qn Keterangan
FF JK bekerja secara normal
1 1 Qn+ sesuai masukan asinkron
1
0 1 1 S t: = ‘1’
1 0 0 R t: = ‘0’

0 0 X Kondisi masukan yang

dilarang

Gambar 2-5 rangkaian flip flop T
Tabel 2-4 kebenaran flip flop T
T Q
0 0
1 0
0 1
1 1
3. METODOLOGI
Dalam praktikum ini, praktikan akan
menggunakan tiga peralatan utama, yaitu laptop,
Altera DE1, dan aplikasi Quartus II. Laptop akan
digunakan untuk menjalankan aplikasi Quartus II,
perangkat lunak yang sangat penting dalam
perancangan, implementasi, dan pemrograman
Q (t+1) FPGA. Selain itu, kami akan mengandalkan Altera
DE1, sebuah board pengembangan FPGA. Dengan
0 bantuan peralatan ini, kami berharap dapat
1 merancang, mengimplementasikan, dan
memprogram FPGA sesuai dengan kebutuhan
1 praktikum kami.
0
3.1 PERCOBAAN 1: FLIP FLOP SR

2.8 MASUKAN ASINKRON

Gambar 3-1 rangkaian Flip flop SR
Sinyal masukan sinkron adalah sinyal masukan
yang hanya memengaruhi hasil pada sinyal
keluaran masing-masing Flip-Flop ketika sinyal
masukan clock aktif. Dengan kata lain, perubahan

4
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 Susun rangkaian Input S : clock
Fip Flop SR pariode clock
Lakukan simulasi 3.3 PERCOBAAN 3: FLIP FLOP JK
seperti gambar 3- periode 50ns dan
1 duty cycle 50%

Input R : clock Lengkapi diagram

Tentukan pin
periode 100ns dan waktu sesuai hasil
planner
duty cycle 50% simulasi

Unggah hasil
Lakukan Lakukan
kompilasi ke
kompilasi
AlTERA DE1
pengujian Gambar 3-5 rangkaian Flip flop JK dengan IC 7473

Input J : clock
Susun rangkaian
pariode clock
tulis semua Fip Flop JK
Lakukan simulasi periode 150ns
kondisi ouput seperti gambar 3-
dan duty cycle
5
50%

Input K : clock
Gambar 3-2 diagram Langkah-langkah percobaan 1 periode 100ns
Input Ck : clock Lengkapi diagram
periode 50ns dan waktu sesuai hasil
dan duty cycle
duty cycle 50% simulasi
50%

3.2 PERCOBAAN 2 :FLIP FLOP D Tentukan pin Lakukan

Unggah hasil
kompilasi ke
planner kompilasi
AlTERA DE1

Lakukan tulis semua

pengujian kondisi ouput

Gambar 3-3 rangkaian Flip flop D dengan IC 7474 Gambar 3-6 diagram Langkah-langkah percobaan 3

4. HASIL DAN ANALISIS

Input D : clock
Susun rangkaian pariode clock
Fip Flop D seperti Lakukan simulasi periode 160ns 4.1 PERCOBAAN 1 :FLIP FLOP SR
gambar 3-3 dan duty cycle
50%
Hasil dari percobaan 1 yaitu :
Input Ck : clock Lengkapi diagram
Tentukan pin
periode 50ns dan waktu sesuai hasil
planner
duty cycle 50% simulasi

Unggah hasil
Lakukan Lakukan
kompilasi ke
kompilasi pengujian
AlTERA DE1
Gambar 4-1 rangkaian flip flop SR pada percobaan 1

tulis semua
kondisi ouput

Gambar 3-4 diagram Langkah-langkah percobaan 2

Gambar 4-2 hasil wavefrom dari rangkaian flip flop SR
pada percobaan 1

5
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 memastikan bahwa setiap koneksi benar dan
efisien. Terakhir gambar 4-4 Gambar ini
menunjukkan rangkaian yang sudah terpasang pin
planner. Setiap input dan output dari rangkaian
sudah terhubung ke pin FPGA yang telah
praktikan tentukan dalam Pin Planner. Dan tabel 4-
1 adalah tabel kebenaran dari hasil pengujian
menggunakan altera DE1.

Dalam tabel kebenaran 4-1, S mewakili input Set

Gambar 4-3 pin planer yang digunakan pada rangkaian flip
flop SR pada percobaan 1
(Set) dan R mewakili input Reset (Reset) dari Flip-
Flop SR. Q1 dan Q2 adalah output Flip-Flop SR.
Dalam analisis tabel kebenaran ini, kita dapat
mengamati perilaku Flip-Flop SR yaitu Jika S = 0
dan R = 1 (baris pertama), maka Flip-Flop SR
berada dalam kondisi reset, yaitu Q1 = 0 dan Q2 =
1. Jika S = 0 dan R = 0 (baris kedua), maka Flip-Flop
SR tetap dalam kondisi reset, yaitu Q1 = 0 dan Q2
= 1. Jika S = 1 dan R = 0 (baris ketiga dan keempat),
maka Flip-Flop SR dalam kondisi "Set", yaitu Q1 =
1 dan Q2 = 0. Jika S = 0 dan R = 1 (baris kelima dan
keenam), maka Flip-Flop SR kembali ke kondisi
reset, yaitu Q1 = 0 dan Q2 = 1.

Gambar 4-4 rangkaian flip flop SR pada percobaan 1 yang Jadi, dapat disimpulkan Bila S diberi logika 1 dan R
terpasang pin planner diberi logika 0, maka output Q akan berada pada
logika 0 dan Q not pada logika 1. Bila R diberi
logika 1 dan S diberi logika 0 maka keadaan output
Tabel 4-1 tabel kebenaran percobaan 1 akan berubah menjadi Q berada pada logik 1 dan Q
not pada logika 0. Sifat paling penting dari Flip-
S R Q1 Q2 Flop adalah bahwa sistem ini dapat menempati
0 1 0 1 salah satu dari dua keadaan stabil yaitu stabil I
0 0 0 1 diperoleh saat Q =1 dan Q not = 0, stabil ke II
diperoleh saat Q=0 dan Q not [6].
1 0 1 0
1 0 1 0
0 1 0 1 4.2 PERCOBAAN 2 :FLIP FLOP D
0 1 0 1
Hasil dari percobaan 2 yaitu :
Analisis :
Pada percobaan pertama yaitu terkait ragkaian flip
flop SR, percobaan ini dilakukan dengan tujuan
untuk mencari tahu hubungan input dan ouput
pada rangkaian flip flop SR. hasil percobaan ini
menghasilkan 4 gambar dan 1 tabel kebenran dari
hasil pengujian dengan altera DE1. Empat gambar
tersebut Pertama, pada Gambar 4-1, praktikan
berhasil merancang rangkaian Flip Flop SR,
Rangkaian ini memiliki 2 input dan 2 output, Gambar 4-5 rangkaian flip flop D pada percobaan 2
Kemudian, pada Gambar 4-2 simulasi rangkaian
praktikan menghasilkan waveform yang
mencerminkan cara rangkaian berperilaku dalam
berbagai situasi input. Gambar 4-3 adalah tampilan
dari Pin Planner, di mana praktikan menentukan
tata letak pin pada FPGA. Melalui langkah ini,
kami menghubungkan input dan output dari
rangkaian kami ke pin FPGA yang sesuai,

6
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA

Gambar 4-6 hasil waveform rangkaian flip flop D pada
percobaan 2
Untuk melengkapi pengujian, praktikan harus
memasukkan pin planner sesuai dengan panduan
modul, kemudian melakukan kompilasi. Detail pin
planner yang diperlukan telah disediakan dalam
modul, pin palnner bisa dilihat pada hasil gambar
4-7. Pada gambar 4-8 merupakan rangkaian yang
sudah terpasang pin planner yang nantinya akan
melakukan proses kopilasi. Setelah selesai proses
kompilasi, hasilnya harus diunggah ke perangkat
Altera DE 1, dan praktikan akan melakukan
pengujian untuk menentukan kondisi masukan A
dan B serta mencatat semua kondisi keluaran
sesuai dengan tabel yang disediakan dalam modul,
yaitu Tabel 4-2.

Dalam tabel kebenaran 4-2, CK amerupakan input

Clock, D adalah input data Flip-Flop D, dan Q1
serta Q2 merupakan output dari Flip-Flop D.
Gambar 4-7 pin planner yang digunakan pada rangkaian
flip flop D pada percobaan 2 Output Q1 dan Q2 adalah dua salinan dari input D
yang berubah sesuai dengan kedipan Clock. Dalam
analisis tabel kebenaran ini, kita dapat mengamati
perilaku Flip-Flop D yaitu Pada saat Clock (CK)
adalah 0, input D tidak mempengaruhi output (X
menunjukkan ketidakpastian). Ketika CK adalah 1,
maka Flip-Flop D akan mengambil nilai input D
sebagai output. Jika D adalah 0, maka Q1 akan
menjadi 0 dan Q2 akan menjadi 1. Jika D adalah 1,
maka Q1 akan menjadi 1 dan Q2 akan menjadi 0.
Kedua output Q1 dan Q2 selalu merupakan salinan
Gambar 4-8 rangkaian flip flop D pada percobaan 2 dari input D saat Clock aktif (CK = 1). Pada saat
terpasang pin planner Clock non-aktif (CK = 0), input D tidak memiliki
pengaruh apa pun pada output, dan output tetap
Tabel 4-2 tabel kebenaran percobaan 2 pada nilai sebelumnya. Perhatikan bahwa output
Q1 dan Q2 selalu berkebalikan satu sama lain, dan
CK D Q1 Q2 mereka mengikuti perubahan nilai input D saat
0 1 X X Clock aktif. Tabel kebenaran ini mencerminkan
0 0 X X operasi dasar dari Flip-Flop D sebagai elemen
1 0 0 1 penyimpanan dalam sirkuit digital yang
1 0 0 1 digunakan untuk mengambil data saat sinyal
Clocknya aktif.
0 0 0 1
0 1 0 1 Hal tersebut sesuai dengan pernyataan pada
1 1 1 0 rujukan [5] dimana rujukan tersebut menyatakan
0 0 1 0 bahwa Pada flip-flop D, keluaran hanya dapat
0 1 1 0 diubah pada tepi jam, dan jika masukan diubah
pada waktu lain, keluaran tidak akan terpengaruh
Analisis: Perubahan keadaan keluaran bergantung pada
Pada percobaan kedua yaitu terkait ragkaian flip naiknya tepi jam. Output (Q) sama dengan input
flop D Tujuan percobaan ini adalah untuk dan hanya dapat berubah seiring naiknya jam [5].
mengidentifikasi hubungan antara masukan dan
luaran pada Flip-Flop D. Gambar 4-5 menampilkan
hasil dari membuat rangkaian flip flop D.
selanjutnya gambar 4-6 merupakan gambar hasil
simulasi yang dilakukan dengan menggunakan
data input yang telah ditentukan pada modul,
termasuk periode dan duty cycle. Kemudian,

7
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
4.3 PERCOBAAN 3:FLIP FLOP JK 1 1 0 1 0
0 0 0 1 0
Hasil dari percobaan 1 yaitu : 1 1 1 0 1
0 0 1 0 1
1 0 1 1 0
0 1 1 1 0

Gambar 4-9 rangkaian flip flop JK pada percobaan 3
Gambar 4-10 hasil waveform rangkaian flip flop JK pada
percobaan 3
Analisis :
Pada percobaan ketiga yaitu terkait ragkaian flip
flop JK, percobaan ini dilakukan untuk mencari
tahu hubungan input dan ouput pada rangkaian
flip flop JK. hasil percobaan ini menghasilkan 4
gambar dan 1 tabel kebenran dari hasil pengujian
dengan altera DE1. Empat gambar tersebut
Pertama, pada Gambar 4-9, praktikan berhasil
merancang rangkaian Flip Flop JK, Rangkaian ini
memiliki 3 input dan 2 output dengan
menggunakan IC 7473, Kemudian, pada Gambar 4-
10 simulasi rangkaian, dimana praktikan
menghasilkan waveform yang mencerminkan cara
rangkaian berperilaku dalam berbagai situasi
input. Gambar 4-11 adalah tampilan dari Pin
Planner, di mana praktikan menentukan tata letak
pin pada FPGA. Melalui langkah ini, kami
menghubungkan input dan output dari rangkaian
kami ke pin FPGA yang sesuai, memastikan bahwa
setiap koneksi benar dan efisien. Terakhir gambar
4-4 Gambar ini menunjukkan rangkaian yang
sudah terpasang pin planner. Setiap input dan
output dari rangkaian sudah terhubung ke pin
FPGA yang telah praktikan tentukan dalam Pin
Planner. Dan tabel 4-3 adalah tabel kebenaran dari
hasil pengujian menggunakan altera DE1

Gambar 4-11 pin planner yang digunakan pada rangkaian Dalam tabel kebenaran 4-3 , CK adalah input Clock,
flip flop JK pada percobaan 3 J dan K merupakan input Flip-Flop JK, dan Q1 serta
Q2 adalah output Flip-Flop JK. Output Q1 dan Q2
adalah dua output dari Flip-Flop JK yang berubah
sesuai dengan kondisi J, K, dan Clock. Dalam
analisis tabel kebenaran ini, kita dapat mengamati
perilaku Flip-Flop JK yaitu Pada saat Clock (CK)
adalah 0, perubahan J dan K tidak mempengaruhi
Gambar 4-12 rangkaian flip flop JK pada percobaan 3 output (X menunjukkan ketidakpastian). Ketika
terpasang pin planner
CK adalah 1, perilaku Flip-Flop JK mengikuti
Tabel 4-3 tabel kebenaran percobaan 3 kombinasi dari input J dan K. Input J dan K
mengatur apakah flip-flop akan melakukan set,
CK J K Q1 Q2 reset, atau toggling. Hasil output Q1 dan Q2
bergantung pada kombinasi J, K, dan kondisi saat
0 0 0 X X
itu.Kedua output Q1 dan Q2 dapat berubah sesuai
1 0 0 X X dengan perubahan input J dan K pada saat Clock
0 1 0 X X aktif (CK = 1). Output Q1 dan Q2 akan menjadi
1 1 0 1 0 salinan satu sama lain jika J dan K adalah 0 saat
0 0 1 1 0 Clock aktif. Ini mengindikasikan bahwa flip-flop
1 0 1 0 1 tetap dalam keadaan yang sama (memiliki tingkat
0 1 1 0 1 ketahanan atau latching).Output Q1 dan Q2 akan
melakukan toggling (berubah dari 0 ke 1 atau

8
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
sebaliknya) jika J dan K sama-sama adalah 1 saat dan karakteristik masing-masing flip-flop serta
Clock aktif. Tabel kebenaran ini mencerminkan membantu memahami hubungan input dan output
operasi dasar dari Flip-Flop JK, yang memiliki dari setiap jenis flip flop tersebu.
fungsi yang lebih fleksibel daripada Flip-Flop D
karena dapat digunakan untuk implementasi DAFTAR PUSTAKA
berbagai operasi seperti set, reset, dan toggling
pada kondisi tertentu.
[1] https://www-geeksforgeeks-
org.translate.goog/introduction-of-sequential-
Hal tersebut sesuai dengan pernytaan yang ada circuits/?_x_tr_sl=en&_x_tr_tl=id&_x_tr_hl
pada rujukan [5] yang menyatakan Dalam flip-flop =id&_x_tr_pto=tc, diakses pada 10 oktober
JK, jika masukan J dan K memiliki nilai yang
2023, jam 08.00 WIB.
berbeda (salah satu tinggi dan salah satu rendah), [2] Latifa, Ulinnuha. Buku Petunjuk Praktikum
maka pada tepi jam berikutnya, keluaran Q akan Sistem Digital. Laboratorium Dasar Teknik
mengikuti masukan J. Ketika kedua masukan J dan Elektro, Universitas Singaperbangsa
K memiliki nilai rendah, tidak ada perubahan yang Karawang, 2021.
terjadi pada keluaran Q. Namun, jika keduanya
tinggi pada tepi jam, flip-flop JK akan beralih dari [3] Ummu, Shabiha , Clock Adalah Salah Satu
satu keadaan ke keadaan lainnya. Ini membuat flip- Masukan Yang Ada Dalam Beberapa Rangkaian
flop JK memiliki kemampuan untuk berfungsi Flip, SCRIBD , 2017.
sebagai Set atau Reset Flip-flop, bergantung pada [4] Kho, dickson. Flip-Flop dan Jenis Jenisnya. Tenik
bagaimana masukannya dikonfigurasi [5]. Elektronika, Tersedia di
https://teknikelektronika.com/pengertian-
flip-flop-jenis-flip-flop/ , diakses pada 20
oktober 2023, jam 08.40 WIB.
5. KESIMPULAN
[5] https://www-electronicsforu-
Pada praktikum ini, dilakukan percobaan dengan com.translate.goog/technology-trends/learn-
tiga jenis flip-flop, yaitu SR, D, dan JK, untuk electronics/flip-flop-rs-jk-t-
memahami perilaku dan karakteristik masing- d?_x_tr_sl=en&_x_tr_tl=id&_x_tr_hl=id&_
masing dan juga untuk mengetahui hubungan x_tr_pto=tc&_x_tr_hist=true, diakses pada
input dan output pada setiap jenis flip flop 10 oktober 2023, jam 09.00 WIB.
tersebut. Data hasil percobaan mengikuti tabel
kebenaran yang outputnya diperoleh dari [6] https://binus.ac.id/bandung/2019/12/flip-
pengujian dengan altera De1 dan inputnya flop-dan-jenis-jenisnya/, diakses pada 22
diperoleh dari arahan asisten praktikum untuk oktober 2023, jam 00.30 WIB.
setiap jenis flip-flop, dan analisisnya menunjukkan:
Flip-Flop SR: Dapat digunakan untuk operasi Set
dan Reset. Jika kedua input S (Set) dan R (Reset)
adalah 0, flip-flop akan mempertahankan
outputnya (latching). Data hasil percobaan sesuai
dengan tabel kebenaran.
Flip-Flop D: Menggunakan input tunggal, yaitu D
(Data), untuk menyimpan nilai yang diambil pada
tepi jam yang sesuai. Pada saat Clock (CK) aktif
(CK = 1), nilai D akan disalin ke dalam flip-flop.
Data hasil percobaan sesuai dengan operasi flip-
flop D sesuai dengan tabel kebenaran.
Flip-Flop JK: Dapat digunakan untuk operasi Set,
Reset, dan Toggling. Analisis dari data hasil
percobaan menunjukkan bahwa operasi flip-flop
JK sesuai dengan tabel kebenaran yang diberikan.
Praktikum ini membantu pemahaman tentang
sifat-sifat dasar dari tiga jenis flip-flop yang
digunakan dalam elektronika digital, sesuai
dengan tabel kebenaran hasil pengujian altera de1

9
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA