MODUL 9 PENCACAH

ABDUL AZIS (2210631160023)

Asisten: Regita Aulia Safitri,Tyo Bima Pratama
Tanggal Percobaan: 25/10/2023
TLE61617- PRAKTIKUM SISTEM DIGITAL
Laboratorium Dasar Teknik Elektro – Fakultas Teknik Unsika

Abstrak lebih jauh dengan Pencacah ini yang memiliki

batasan hingga nilai 16, setelah mencapai nilai
Pada modul Pencacah ini, praktikan menjalani 3 kali
tersebut, akan mengembalikan nilainya ke 0 dan
percobaan dengan rangkaian pencacah berbeda yang mana
memulai perhitungan kembali.
setisp percobaanya melibatkan perancangan, dan pengujian.
Pencacah atau bisa disebut counter atau penghitung,
Terakhir, percobaan ketiga terkait Prestable
merupakan serangkaian logika sekuensial yang berfungsi
Counter dimana percobaan ini akan
untuk menghitung jumlah pulsa yang diterima pada inputnya.
memperkenalkan pada konsep pencacah
Tiga jenis percobaan tersebut yaitu Percobaan pertama
presetable. Pencacah presetable merupakan jenis
melibatkan pencacah modulo-10 asinkron yang mengubah
penghitung yang memungkinkan pengguna untuk
pulsa clock menjadi nilai biner yang ditampilkan dalam format
mengatur nilai awal sebelum perhitungan dimulai.
desimal 0 sampai 9. Percobaan kedua mengenai pencacah
Dalam kata lain, ini adalah pencacah yang memiliki
modulo-16 asinkron yang menghasilkan nilai biner dengan
kemampuan untuk mengatur atau memuat nilai
bantuan sinyal jam dan menampilkannya sebagai angka
tertentu sebelum memulai penghitungan, dan
desimal pada tampilan tujuh segmen dengan angka 0 sampai
dapat menghitung naik atau turun dari nilai
15. Percobaan terakhir adalah pengenalan prestable counter
tersebut. Ini disebut "preset" karena
yang dapat diatur sebelumnya dan memiliki kemampuan
memungkinkan pengaturan awal sebelum operasi
memuat data sebelumnya ke dalam flip-flop internal. Selain
penghitungan dimulai [6].
itu, counter dapat direset dan dimuat dengan sinyal kontrol
yang sesuai. percobaan ini membantu memahami berbagai jenis
Melalui laporan ini, saya akan memberikan
pencacah elektronik, mengetahui hubungan input dan ouput
penjelasan yang lebih rinci tentang setiap
pada 3 jenis pencacah tersebut dan cara mereka beroperasi.
percobaan, metode yang digunakan, hasil yang
Kata kunci: Pencacah, Counter Mod, Asyncrhonus, diperoleh, serta analisis dari masing-masing
synchronous. percobaan. Tujuan praktikum ini adalah untuk
memberikan pemahaman yang komprehensif
1. PENDAHULUAN mengenai penggunaan pencacah atau counter
dalam konteks elektronika digital. Dalam panduan
Pencacah juga dikenal sebagai counter atau ini, kami akan memberikan gambaran umum
penghitung, merupakan serangkaian logika mengenai tiga percobaan yang telah kami jalani.
sekuensial yang berfungsi untuk menghitung Pada setiap percobaan memiliki karakteristik unik
jumlah pulsa yang diterima pada inputnya [1]. dan fokus pada pengoperasian pencacah dengan
Pada praktikum ini, kami telah melakukan tiga cara yang berbeda-beda.
percobaan yang berfokus pada penggunaan
pencacah dalam berbagai mode operasi yang
berbeda.
2. STUDI PUSTAKA
Percobaan pertama yaitu percobaan terkait
Pada bagian ini berisi penjelasan terkait rangkaian
Pencacah Asynchronous Mod 10, dimana
pencacah dan jenisnya.
percobaan ini mengenalkan konsep pencacah
asinkron yang merupakan Sebuah rangkaian
logika sekuensial yang digunakan untuk 2.1 RANGKAIAN PENCACAH
menghitung jumlah pulsa yang diterima dan
menghasilkan keluaran dalam bentuk bilangan Pencacah, juga dikenal sebagai counter atau
biner dengan modulus 10. Dalam proses penghitung, merupakan serangkaian logika
pencacahan, flip-flop JK digunakan sekuensial yang berfungsi untuk menghitung
jumlah pulsa yang diterima pada inputnya. Fungsi
Pada percobaan kedua yaitu terkait Pencacah dari counter mencakup pelaksanaan berbagai
Asynchronous Mod 16 praktikan akan melangkah operasi aritmatika, pembagian frekuensi,

1
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
pemantauan jarak (odometer), pengukuran yang bersifat simultan, keluarannya bervariasi
kecepatan (spedometer), dan penggunaan yang sesuai dengan sinkronisasi terhadap masukan
luas dalam beragam aplikasi perhitungan di jam.Sinkronisasi ini menyebabkan setiap bit
bidang instrumen ilmiah, kontrol industri, keluaran berubah pada waktu yang sama dengan
komputer, peralatan komunikasi, dan berbagai sinyal clock umum. Hal ini menghilangkan efek
bidang lainnya [1]. riak dan penundaan propagasi yang dapat terjadi
pada pencacah asinkron [3].
Counter merupakan sebuah rangkaian yang terdiri
dari sejumlah flip-flop yang diatur dan
dimanipulasi menggunakan peta Karnough
sehingga pulsa masukan dapat dihitung sesuai
dengan perancangan yang diinginkan. Dalam
proses perancangannya, counter dapat
menggunakan berbagai jenis flip-flop, tergantung
pada karakteristik masing-masing flip-flop
tersebut [1].

Dari segi arah cacahan, rangkaian pencacah dapat
dibedakan menjadi dua jenis, yaitu pencacah naik
(Up Counter) dan pencacah turun (Down Counter).
Sedangkan, Secara keseluruhan, ada dua tipe
utama dari pencacah, yaitu: Counter Synchronous
dan Counter Asynchronous. Perbedaan utama
antara keduanya terletak pada apa yang memicu
operasinya [1].
2.2 PENCACAH SYNCHRONOUS
Counter sinkron, mempunyai pemicu yang berasal
dari sumber clock yang sama dan flip-flop-nya
disusun secara paralel. Perbedaan dalam
penempatan atau manipulasi gerbang dasar pada
counter sinkron ini mengakibatkan perbedaan
dalam waktu tunda yang disebut sebagai carry
propagation delay. Penerapan pencacah dalam
aplikasinya dapat berupa chip IC, seperti 7490,
7493, 74190, 74191, 74192, 74193 (untuk TTL) dan
4017, 4029, 4042, serta lainnya (untuk CMOS). Pada
pencacah sinkron, sumber clock disediakan untuk
masing-masing input Clock dari flip-flop yang
menyusunnya, sehingga jika terjadi perubahan
pulsa dari sumber tersebut, perubahan tersebut
akan mengaktifkan semua flip-flop secara
bersama-sama [1].
Gambar 2-1 pencacah sinkron 3-bit
2.3 PENCACAH ASYNCHRONOUS
Pencacah asinkron merupakan jenis pencacah yang
tidak beroperasi dengan cara yang serentak. Dalam
pencacah asinkron, hanya flip-flop pertama yang
diatur dengan pulsa clock eksternal, sedangkan
input clock untuk flip-flop berikutnya berasal dari
keluaran flip-flop sebelumnya.Ini berarti bahwa
hanya satu pulsa clock yang digunakan untuk
menggerakkan satu flip-flop, bukan seluruh
susunan flip-flop secara bersamaan [2]
Pencacah asinkron biasa disebut sebagai pencacah
riak, dan dibentuk oleh kombinasi flip-flop yang
dipicu secara berturut-turut oleh tepi belakang.
Mereka dinamakan demikian karena data
berpindah dari keluaran satu flip-flop ke masukan
flip-flop berikutnya secara berurutan [2].

Pencacah sinkron adalah tipe pencacah di mana

sinyal clock diberikan secara bersamaan kepada
setiap flip-flop yang ada dalam rangkaian
pencacah. Secara lebih spesifik, setiap flip-flop
dipicu secara sinkron dengan input jam. Berbeda
dengan pencacah asinkron di mana pulsa clock
terpisah digunakan untuk memicu flip-flop, pada Gambar 2-2 diagram rangkaian pencacah asinkron 3-bit
pencacah sinkron, semua flip-flop dipicu
Dalam gambar diatas , jelas terlihat bahwa ada tiga
menggunakan satu pulsa clock Tunggal [3].
flip-flop yang dipicu oleh tepi negatif yang
Pencacah sinkron dirancang untuk mencatat jam dihubungkan secara berurutan. output dari satu
kerja secara simultan. Karena pencatatan jam kerja flip-flop digunakan sebagai masukan untuk flip-

2
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
flop berikutnya. Pulsa jam input diterapkan pada
flip-flop yang paling tidak signifikan atau yang
pertama dalam susunan. Selain itu, sinyal logika
tinggi, yaitu 1, diterapkan pada terminal input J
dan K pada flip-flop. Oleh karena itu, perubahan
akan terjadi saat terjadi transisi negatif pada pulsa
jam input [2].
2.4 PENCACAH NAIK ASYNCHRONOUS
Counter up asinkron merupakan rangkaian digital
yang menghitung pulsa listrik dari nilai terendah
ke nilai tertinggi tanpa sinkronisasi yang ketat
dengan sinyal clock [4].
Gambar 2-3 skema rangkaian counter up asinkron
Dalam diagram timing tersebut, keluaran Q dari
flip-flop 1 digunakan sebagai clock untuk flip-flop
2, dan keluaran Q dari flip-flop 2 digunakan
sebagai clock untuk flip-flop 3, dan seterusnya.
Perubahan pada tepi negatif di masing-masing
clock flip-flop sebelumnya menyebabkan flip-flop
yang mengikuti berganti keadaan (toggle),
sehingga input-input J dan K di masing-masing
flip-flop diberi nilai "1" (ini menggambarkan sifat
toggle dari JK flip-flop) [4].
2.5 PENCACAH TURUN ASYNCHRONOUS
Counter down asinkron adalah jenis rangkaian
digital yang menghitung pulsa listrik dari nilai
tertinggi ke nilai terendah tanpa sinkronisasi yang
ketat dengan sinyal clock (menggunakan sinyal
clock asinkron) [4].
Gambar 2-4 skema rangkaian counter down asinkron
Dalam diagram timing tersebut, keluaran Q-not
dari flip-flop 1 digunakan sebagai clock untuk flip-
flop 2, dan Q-not dkeluaran dari flip-flop 2
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
digunakan sebagai clock untuk flip-flop 3.
Perubahan pada tepi negatif di masing-masing
clock flip-flop sebelumnya menyebabkan flip-flop
yang mengikuti berganti keadaan (toggle),
sehingga input-input J dan K di masing-masing
flip-flop diberi nilai "0" (ini menggambarkan sifat
toggle dari JK flip-flop) [4].
2.6 PENCACAH COUNTER MOD
Pencacah MOD, atau modulus counter, merupakan
rangkaian sekuensial yang menghasilkan urutan
bit biner berdasarkan sinyal clock, dan keadaan
biner counter ditentukan oleh kombinasi keluaran
pencacah. Jumlah berbeda dari keadaan keluaran
yang dapat dihasilkan oleh pencacah disebut
modulus pencacah. Modulus (atau angka MOD)
dari pencacah adalah jumlah total keadaan unik
yang dilewatinya dalam satu siklus pencacahan
lengkap. Pencacah MOD-n sering juga disebut
sebagai pencacah divide-by-n. Rumus untuk
menghitung modulus (MOD) dari pencacah adalah
2𝑛 , di mana n adalah jumlah flip-flop yang
digunakan dalam pencacah. Misalnya, pencacah
dengan 3 flip-flop akan memiliki jumlah
maksimum 23 = 8 status pencacahan dan disebut
sebagai Pencacah MOD-8. Angka biner maksimum
yang dapat dihitung oleh pencacah adalah 2𝑛 – 1,
yang memberikan jumlah maksimum (111)_2 = 23
– 1 = 7_10. Dengan demikian, pencacah akan
menghitung dari 0 hingga 7 dalam siklus
pencacahannya [5].
Pencacah MOD umum termasuk yang memiliki
modulus 2, 4, 8, dan 16, dan dengan menggunakan
rangkaian kombinasi eksternal, mereka dapat
dikonfigurasi untuk menghitung ke nilai yang
telah ditentukan selain dari satu dengan modulus
maksimum 2^n. Dengan kata lain, pencacah MOD
dapat disesuaikan sesuai kebutuhan dengan
menggunakan rangkaian eksternal. Secara umum,
pengaturan apa pun dengan sejumlah "m" flip-flop
dapat digunakan untuk membangun pencacah
MOD apa pun. Modulus umum untuk pencacah
dengan urutan terpotong adalah sepuluh (1010),
yang dikenal sebagai MOD-10. Pencacah dengan
sepuluh keadaan dalam urutannya dikenal sebagai
pencacah decade, dan mereka berguna dalam
antarmuka dengan tampilan digital Selain itu, ada
pencacah MOD lainnya, seperti pencacah MOD-6
atau MOD-12, yang memiliki aplikasi dalam
3
pengukuran waktu digital, terutama dalam 3.2 PERCOBAAN 2 : PENCACAH
menampilkan waktu hari [5]. ASYNCHRONOUS MOD 16

3. METODOLOGI Percobaan ini dilakukan dengan tujuan untuk

Dalam praktikum ini, praktikan akan mengidentifikasi dan memahami bagaimana masukan
menggunakan tiga peralatan utama, yaitu laptop, (input) mempengaruhi luaran (output) dalam konteks
Altera DE1, dan aplikasi Quartus II. Laptop akan rangkaian pencacah asynchronous mod 16 dengan blok
digunakan untuk menjalankan aplikasi Quartus II, IC 7493.
perangkat lunak yang sangat penting dalam
perancangan, implementasi, dan pemrograman
FPGA. Selain itu, kami akan mengandalkan Altera
DE1, sebuah board pengembangan FPGA. Dengan
bantuan peralatan ini, kami berharap dapat
merancang, mengimplementasikan, dan
memprogram FPGA sesuai dengan kebutuhan
Gambar 3-3 rangkaian percobaan 2
praktikum kami.

susun rangkaian
3.1 PERCOBAAN 1: PENCACAH seperti gambar
lengkapi tentukan pin
rangkaian planner
ASYNCHRONOUS MOD 10 3-3

Percobaan ini dilakukan dengan tujuan untuk

unggah hasil lakukan
mengidentifikasi dan memahami bagaimana masukan lakukan pengujian
kompilasi ke
(input) mempengaruhi luaran (output) dalam konteks kompilasi
altera de1 dengan altera
rangkaian pencacah asynchronous mod 10 yang de1
menggunakan Flip-Flop JK
Gambar 3-4 langkah-langkah percobaan 2

3.3 PERCOBAAN 3 : PRESTABLE

SCOUNTER

Percobaan ini dilakukan dengan tujuan untuk

mengidentifikasi dan memahami bagaimana
masukan (input) mempengaruhi luaran (output)
dalam konteks rangkaian prestable counter.

Gambar 3-1 rangkaian percobaan 1

Buat rangkaian Lakukan

Lengkapi
seperti gambar simulasi
diagram waktu
3-1 (clock 1Hz) wavefrom
Gambar 3-5 rangkaian percobaan 3

Unggah hasil
Tentukan pin Lakukan Susun
kompilasi ke
planner kompilasi rangkaian Tentukan pin Lakukan
altera de1
seperti pada planner kompilasi
gambar 3-5

Lakukan Unggah hasil Tulis hasil

pengujian kompilasi ke Lakukan output pada
perangkat pengujian table
altera de1 kebenenaran

Gambar 3-2 langkah-lsngkah percobaan 1 Gambar 3-6 langkah-langkah percobaan 3

4
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
4. HASIL DAN ANALISIS 1 0 0 1 1 3
0 0 1 0 0 4
4.1 PERCOBAAN 1: PENCACAH 1 0 1 0 0 4
ASYNCHRONOUS MOD 10 0 0 1 0 1 5
1 0 1 0 1 5
Hasil dari percobaan 1 yaitu : 0 0 1 1 0 6
1 0 1 1 0 6
0 0 1 1 1 7
1 0 1 1 1 7
0 1 0 0 0 8
1 1 0 0 0 8
0 1 0 0 1 9
1 1 0 0 1 9

Analisis :
Gambar 4-1 Rangkaian percobaan 1
Pada percobaan pertama yaitu percobaan terkait
pencacah asinkron Mod 10, dengan tujuan
percobaan ini yaitu n untuk mencari tahu
hubungan antara masukan dan luaran pada
rangkaian pencacah asynchronous mod 10
menggunakan Flip-Flop JK. Dalam percobaan ini
terdapat beberapa hasil diantara yaitu gambar 4-1
Gambar 4-2 waveform rangkaian percobaan 1 yang menunjukan bahwa kami telah berhasil
merancang rangkaian pencacah asinkron mod 10
dengan menggunakan flipflop JK kemudian
outputnya dihubungkan dengan block IC 7447.
pada Gambar 4-2 merupakan gambar hasil
simulasi yang dilakukan dengan menggunakan
data input yang telah ditentukan pada modul,
termasuk periode dan duty cycle. selanjutnya pada
gambar 4-3 merupakan gambar pin planner yang
digunakan pada rangkaian yang di mana praktikan
menentukan tata letak pin pada FPGA. Melalui
langkah ini, kami menghubungkan input dan
Gambar 4-3 pin planer Rangkaian percobaan 1 output dari rangkaian kami ke pin FPGA yang
sesuai, memastikan bahwa setiap koneksi benar
dan efisien, yang ketiga gambar 4-3 Gambar ini
menunjukkan rangkaian yang sudah terpasang pin
planner. Setiap input dan output dari rangkaian
sudah terhubung ke pin FPGA yang telah
praktikan tentukan dalam Pin Planner. Dan yang
terakhir yaitu tabel kebenaran 4-1 dari hasil
pengujian.
Gambar 4-4 Rangkaian percobaan 1 terpasang pin
planner Tabel kebenaran 4-1 adalah tabel kebenaran untuk
Pencacah Asynchronous Mod 10 dengan input CP
Table 4-1 tabel kebenaran percobaan pertama (clock) dan output 7-S (output seven segment).
CP QD QC QB QA 7-S Pencacah ini digunakan untuk menghitung dari 0
0 0 0 0 0 0 hingga 9 dalam bentuk output seven segment yang
1 0 0 0 0 0 dapat digunakan untuk menampilkan angka pada
0 0 0 0 1 1 tampilan LED tujuh segmen (seven-segment
1 0 0 0 1 1 display) yang ada dalam Altera DE1. CP (Clock
0 0 0 1 0 2 Pulse) adalah input yang merupakan pulsa per jam
1 0 0 1 0 2 (1 hz). Ini menggambarkan kapan perubahan pada
0 0 0 1 1 3 output dan input 9 (QA-QD) akan terjadi. Dalam 4-

5
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
1, CP memiliki dua nilai, yaitu 0 dan 1. QA, QB, QC, 4.2 PERCOBAAN 2 : PENCACAH
QD adalah input dari pencacah yang berubah ASYNCHRONOUS MOD 16
sesuai siklus clock . Mereka mewakili digit-digit
dalam angka biner yang terkait dengan modulasi Hasil dari percobaan 1 yaitu :
10. Misalnya, QA adalah digit terkecil (20 ), QB
adalah digit berikutnya (21 ), QC adalah digit
berikutnya (22 ), dan QD adalah digit paling berat
(23 ). 7-S (Seven-Segment Display) adalah output
yang mengendalikan tujuh segmen dari display
tujuh segmen di ALTERA DE1. Nilai-nilai ini
menentukan bagaimana tujuh segmen akan
dinyalakan atau dimatikan untuk menampilkan Gambar 4-5 Rangkaian percobaan 2
angka biner yang mewakili angka desimal yang
dihitung oleh pencacah.

Dengan menganalisis nilai input dan output pada

tabel kebenaran 4-1, kita dapat melihat bagaimana
jam atau pulsa clock mempengaruhi output lampu
seven segment dan mempengaruhi perubahan
input QA, QB, QC, QD . Sebagai contoh, ketika
nilai input QA, QB, QC, QD adalah 00001 (clock
bernilai 0 dan 1), maka nilai output 7-s adalah 1,
menunjukkan bahwa lampu seven segment
menampilkan nilai desimal 1. Saat nilai input
berubah (QA, QB, QC, QD ) dengan perubahan
jam atau clock pulse, nilai output pada lampu Gambar 4-6 pin planer Rangkaian percobaan 2
seven segment juga berubah untuk menampilkan
nilai desimal yang sesuai dengan nilai bit pada
input QA, QB, QC, QD . Pola ini berlanjut saat
siklus hitungan mod 10 berlangsung. Dengan
setiap perubahan CP dari 0 ke 1, input QA, QB, QC,
QD akan berubah sesuai dengan urutan angka
biner 0 hingga 9, dan output 7-S akan
mencerminkan tampilan angka yang dihitung. Ini
adalah cara pencacah asinkron mod 10 berfungsi
dalam menghitung dan menampilkan angka pada Gambar 4-7 Rangkaian percobaan 2 terpasang pin
display tujuh segmen sesuai dengan pulsa jam planner
yang diberikan. Singkatnya, masukan dari
Table 4-2 tabel kebenaran percobaan kedua
pencacah modulo-10 asinkron adalah pulsa clock, CP QD QC QB QA 7-S
dan input (QA, QB, QC, QD ) adalah hitungan
0 0 0 0 0 0
biner yang dapat ditampilkan pada tampilan 7-
1 0 0 0 0 0
segmen sebagai nilai desimal. Flip-flop tersebut
0 0 0 0 1 1
bekerja secara bergantian sehingga dapat
1 0 0 0 1 1
menyebabkan terjadinya jeda antar respon dari
0 0 0 1 0 2
masing-masing flip-flop. Hal tersebut sesuai
dengan studi pustaka pada subab Pencacah MOD 1 0 0 1 0 2
diamana subab tersebut menjelaskan bahwa 0 0 0 1 1 3
Pencacah MOD , atau modulus counter, 1 0 0 1 1 3
merupakan rangkaian sekuensial yang 0 0 1 0 0 4
menghasilkan urutan bit biner berdasarkan sinyal 1 0 1 0 0 4
clock, dan keadaan biner counter ditentukan oleh 0 0 1 0 1 5
kombinasi keluaran pencacah [5]. 1 0 1 0 1 5
0 0 1 1 0 6
1 0 1 1 0 6
0 0 1 1 1 7
1 0 1 1 1 7

6
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
 0 1 0 0 0 8 digunakan untuk menampilkan nilai pencacah
1 1 0 0 0 8 pada tujuh segmen tampilan.
0 1 0 0 1 9
1 1 0 0 1 9 Urutan nilai-nilai pada tabel kebenaran ini adalah
0 1 0 1 0 c Mod 16, yang berarti pencacah akan menghitung
1 1 0 1 0 c dari 0 hingga 15 (0000 hingga 1111 dalam
0 1 0 1 1 ↄ representasi biner). Setiap kali CP berubah dari 1 ke
1 1 0 1 1 ↄ 0, pencacah akan mengganti nilainya sesuai
0 1 1 0 0 u dengan perubahan ini.
1 1 1 0 0 u
Contoh: Jika kita memulai dengan QA=0, QB=0,
0 1 1 0 1 c
QC=0, QD=0, dan kemudian menggerakkan CP
1 1 1 0 1 c
dari 1 ke 0, maka nilai berikutnya pada pencacah
0 1 1 1 0 t
akan menjadi QA=1, QB=0, QC=0, QD=0, diamana
1 1 1 1 0 t
ouput 7-s akan menampilkan angka 1 . Pencacah ini
0 1 1 1 1 Mati akan menghitung dalam sistem basis biner dari
1 1 1 1 1 Mati 0000 (0) hingga 1111 (15) dan kemudian kembali ke
0 0 0 0 0 0 0000, lalu pada ouput 7-s menampilkan dalam
bentuk desimalnya sesuai nilai bit (QA, QB, QC,
Analisis : QD ) yang diberikan setiap siklus clock.

Pada percobaan kedua yaitu percobaan terkait
pencacah asinkron Mod 16, dengan tujuan
percobaan ini yaitu untuk mencari tahu hubungan
antara masukan dan luaran pada rangkaian
pencacah asynchronous mod 16 dengan blok IC
7493, Dalam percobaan ini terdapat beberapa hasil
diantara yaitu gambar 4-5 yang menunjukan
bahwa kami telah berhasil merancang rangkaian
pencacah asinkron mod 16 dengan IC 7493.
selanjutnya pada gambar 4-6 merupakan gambar
pin planner yang digunakan pada rangkaian yang
di mana praktikan menentukan tata letak pin pada
FPGA. Melalui langkah ini, kami menghubungkan
input dan output dari rangkaian kami ke pin FPGA
yang sesuai, memastikan bahwa setiap koneksi
benar dan efisien, yang ketiga gambar 4-7 Gambar
ini menunjukkan rangkaian yang sudah terpasang
pin planner. Setiap input dan output dari
rangkaian sudah terhubung ke pin FPGA yang
telah praktikan tentukan dalam Pin Planner. Dan
yang terakhir yaitu tabel kebenaran 4-2 dari hasil
pengujian percobaan 2.
Tabel kebenaran 4-2 merupakan tabel kebenaran
untuk suatu rangkaian Pencacah Asynchronous
Mod 16. Pada tabel tersebut, terdapat enam input
bit, CP (Clock Pulse): Ini adalah input yang
digunakan sebagai pulsa clock untuk
menggerakkan pencacah. Ketika CP berubah dari 1
ke 0, pencacah akan berpindah ke nilai berikutnya
sesuai dengan urutan pada Mod 16. QA, QB, QC,
QD adalah input yang mewakili keadaan internal
dari pencacah, yang menggambarkan nilai saat ini
dari pencacah tersebut. 7-S (Seven Segment
Display) adalah output dari pencacah yang
Bisa dilihat pada table 4-2 baris 1 dan 2 Jika semua
input (CP, QA, QB, QC, QD) adalah 0 dan CP
bernilai 0, maka output Seven Segment Display (7-
S) adalah 0. Ketika CP bernilai 1 ouput tetap
menyimpan nilai yang sebelumnya. Pada baris 3
dan 4 Jika CP adalah 0 maka input berubah dimana
hanya QA bernilai 1 dan lainya bernilai 0 , maka
output 7-S adalah 1 yang merupakan nilai decimal
sesuai dengan nilai bit pada input . sedangkan
Ketika CP bernilai 1 ouput tetap menyimpan nilai
yang sebelumnya. Pada baris 5 dan 6 Jika CP adalah
0, dimana yang berubah hanya input QB dengan
nilai 1 dan lainya 0, maka 7-S adalah 2 yang
merupakan nilai decimal sesuai dengan nilai bit
pada input. sedangkan Ketika CP bernilai 1 ouput
tetap menyimpan nilai yang sebelumnya. Dan
seterusnya begitu sampai dengan 1111.
Jadi pada intinya, awalnya, flip-flop diatur ke 0000
(QA=0, QB=0, QC=0, QD=0). Saat sinyal clock
turun dari 1 ke 0, flip-flop-flip akan mengikuti
aturan hitungan biner. Misalnya, dari 0000, itu
akan berubah menjadi 0001, kemudian 0010, dan
seterusnya hingga mencapai 1111. Setelah
mencapai 1111 (15 dalam desimal), pada transisi
berikutnya, flip-flop akan kembali ke 0000, dan
siklus hitungan dimulai kembali. Input QA, QB,
QC, dan QD digunakan untuk mengontrol Seven-
Segment Display sehingga tampilan akan
menunjukkan angka yang sesuai dengan nilai biner
yang dihitung oleh flip-flop, jadi 7-S akan
menampilkan angka desimal sesuai input bit (QA-

7
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
QD) yang di berikan dengan perubahan setiap 1 1 0 0 1 9
siklus clocknya. 0 1 0 1 0 c
1 1 0 1 0 c
Tabel kebenaran 4-2 mencerminkan bagaimana 0 1 0 1 1 ↄ
pencacah mod 16 berperilaku berdasarkan sinyal 1 1 0 1 1 ↄ
clock dan mengganti nilai-nilai QA, QB, QC, dan 0 1 1 0 0 u
QD sesuai dengan urutan Mod 16. Seven Segment 1 1 1 0 0 u
Display (7-S) menampilkan angka yang sesuai 0 1 1 0 1 c
dengan nilai-nilai ini (input QA-QD) . 1 1 1 0 1 c
0 1 1 1 0 t
1 1 1 1 0 t
4.3 PERCOBAAN 3 : PRESTABLE 0 1 1 1 1 Mati
COUNTER 1 1 1 1 1 Mati
0 0 0 0 0 0
Hasil dari percobaan 1 yaitu :
1 0 0 0 0 0
0 0 0 0 1 1
1 0 0 0 1 1
0 0 0 1 0 2
1 0 0 1 0 2
0 0 0 1 1 3
Gambar 4-8 pin planer Rangkaian percobaan 3 1 0 0 1 1 3
0 0 1 0 0 4
1 0 1 0 0 4

Analisis :

Pada percobaan ketiga yaitu percobaan terkait

PRESTABLE COUNTER, dengan tujuan percobaan
ini yaitu untuk mencari tahu hubungan antara
masukan dan luaran pada rangkaian prestable
counter, Dalam percobaan ini terdapat beberapa
hasil diantara yaitu gambar 4-8 yang menunjukan
bahwa kami telah berhasil merancang rangkaian
prestable counter dengan blok IC 74193 yang di
lengkapi dengan blok IC 7447 agar keluaran dapat
Gambar 4-9 pin planer Rangkaian percobaan 3 ditampilkan pada 7–segment. selanjutnya pada
gambar 4-9 merupakan gambar pin planner yang
digunakan pada rangkaian yang di mana praktikan
menentukan tata letak pin pada FPGA. Melalui
langkah ini, kami menghubungkan input dan
output dari rangkaian kami ke pin FPGA yang
sesuai, memastikan bahwa setiap koneksi benar
Gambar 4-10 Rangkaian percobaan 3 terpasang pin
planner dan efisien, yang ketiga gambar 4-10 Gambar ini
menunjukkan rangkaian yang sudah terpasang pin
Table 4-3 tabel kebenaran percobaan ketiga planner. Setiap input dan output dari rangkaian
CP QD QC QB QA 7-S sudah terhubung ke pin FPGA yang telah
0 0 1 0 1 5 praktikan tentukan dalam Pin Planner. Dan yang
1 0 1 0 1 5 terakhir yaitu tabel kebenaran 4-3 dari hasil
0 0 1 1 0 6 pengujian percobaan 3.
1 0 1 1 0 6
0 0 1 1 1 7 Tabel kebenaran 4-3 suatu jenis Pencacah Prestable
1 0 1 1 1 7 (Presetable Counter). Dalam tabel ini, terdapat lima
0 1 0 0 0 8 input (CP, QA, QB, QC, dan QD) dan satu output
(7-S) yang merupakan tujuh segmen display.
1 1 0 0 0 8
Dalam sebuah Pencacah Prestable, praktikan dapat
0 1 0 0 1 9
mengatur kondisi awal atau nilai saat Anda ingin

8
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
memulai penghitungan, yang tercermin dalam QA,
QB, QC, dan QD. Kemudian, setiap kali sinyal
Clock (CP) datang, nilai-nilai ini berubah sesuai
dengan urutan dan berakhir kembali di kondisi
awal yang kita tentukan sebelumnya. Tabel
kebenaran 4-3 menunjukkan hubungan antara
input dan output berdasarkan perubahan nilai
input dan sinyal Clock (CP). Berikut adalah analisis
hubungan input dan output untuk Pencacah
Prestable berdasarkan tabel kebenaran 4-3.
Pada baris 1 kita memulai dengan kondisi awal CP
bernilai 0 dengan QA=1, QB=0, QC=1, QD=0, maka
output Seven Segment Display (7-S) adalah 5. Ini
berarti Pencacah sudah diatur sebelumnya untuk
memulai dari angka 5 . dan pada CP bernilai 1
output dan input masih menyimpan nilai yang
sama pada sebelumnya.
Pada baris 3 menunjukan CP bernilai 0 dan input
berubah menjadi QA=0, QB=1, QC=1, QD=0, maka
ouput 7-s menampilkan angka 6 sesuai dengan
input dari QA=0, QB=1, QC=1, QD=0, yang
menunjukan bit 0110 yaitu bernilai 6 dalam
desimal. Pada baris empat CP naik (bernilai 1)
tanpa ada perubahan input (QA-QD) serta ouput
tetap menampilkan angka 6. Dan seterusnya begitu
sampai dengan QA=1, QB=1, QC=1, QD=1, yang
nantinya menampilkan angka desimal 15 pada
output 7-s. lalu setelah itu pencacah perstable akan
mengulang input dan ouput dari 0.
Jadi, dapat disimpulkan Tabel kebenaran ini
mencerminkan operasi dari Pencacah Prestable, di
mana praktikan dapat mengatur nilai awalnya, dan
kemudian perhitungan akan dilakukan sesuai
urutan Mod setiap kali CP berubah dari 1 ke 0.
Output Seven Segment Display (7-S) akan
menampilkan angka yang sesuai dengan nilai-nilai
QA, QB, QC, dan QD yang menunjukan bilangan
binner.
5. KESIMPULAN
Pada modul terkait pencacah atau counter terdapat
3 kali percobaan. Pencacah adalaah serangkaian
logika sekuensial yang berfungsi untuk
menghitung jumlah pulsa yang diterima pada
inputnya. Tiga percobaan tersebut yaitu :
Percobaan 1 melakukan percobaan terkait
pencacah asynchronous mod 10, dimana hasil
analisis bahwa input pencacah modulo-10 asinkron
adalah pulsa clock, dan keluarannya adalah
hitungan biner yang dapat ditampilkan pada
tampilan 7-segmen sebagai nilai desimal. Flip-flop
tersebut bekerja secara bergantian sehingga dapat
Laporan Praktikum - Laboratorium Dasar Teknik Elektro – FT UNSIKA
menyebabkan terjadinya jeda antar respon dari
masing-masing flip-flop.
Percobaan ke 2 terkait pencacah modulo-16
asinkron diamana pencacah modulo-16 asinkron
menggunakan sinyal jam sebagai masukan dan
menghasilkan nilai biner. Nilai biner ini
ditampilkan pada tampilan tujuh segmen sebagai
angka desimal. Ini terjadi dengan bantuan flip-flop
yang mengikuti aturan biner, sehingga setiap siklus
sinyal jam mengubah nilai biner yang diperoleh
dari pencacah, dan kita melihat angka desimal
yang sesuai altera de1.
Percobaan ke 3 terkait prestable counter, hasil
menunjukan prestabel counter merupakan
pencacah yang dapat diatur sebelumnya memiliki
masukan data yang telah ditetapkan sebelumnya
yang dapat digunakan untuk memuat data ke
dalam flip-flop internal dan muncul pada keluaran
pencacah. Output penghitung diwakili oleh q0, q1,
q2, dan q3, dengan q0 sebagai bit paling tidak
signifikan dan q3 sebagai bit paling signifikan.
Counter dapat direset dengan menerapkan level
rendah pada pin reset, dan memuat data ke dalam
counter dapat dilakukan dengan menerapkan level
rendah pada pin beban.
DAFTAR PUSTAKA
[1] https://adityarizki.net/tutorial-teknik-digital-
rangkaian-pencacah-counter/, diakses pada 26
oktober, jam 16.00 WIB.
[2] https://electronicscoach.com/asynchronous-
counter.html, diakses pada 26 oktober, jam
16.20 WIB.
[3] https://electronicscoach.com/synchronous-
counter.html diakses pada 26 oktober, jam
16.35 WIB.
[4] https://at-taufiq-
umum.blogspot.com/2010/07/counter-
asinkron.html diakses pada 26 oktober, jam
17.00 WIB.
[5] Iqbal, Muhammad , Literature Penerapan
Rangkaian Pencacah Digital, Program studi
teknik elektrofakultas teknik, Universitas
muhamadiyah Yogyakarta , 2019.
[6] https://www.electroniclinic.com/presettable-
counters-with-circuit-diagram-in-digital-
electronics/, Tanggal 26 oktober 2023, Jam
20.30 WIB.
9