10th Gen Core Families Datasheet Vol 1 Datasheet

第 10 代英特尔 ® 酷睿™处理器系列
数据表，第 1 卷，共 2 卷
支持第 10 代英特尔 ® 酷睿™处理器系列、英特尔 ® 奔腾 ® 处理器、英特尔 ® 赛扬 ® U 平台处理

器，前身为冰湖
2019 年 8 月
修订版 001
文件编号 : 341077-001
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内容
1 简介........................................................................................................................................................................................................ 13
1.1 处理器波动性声明.............................................................................................................................................................. 14
1.2 包支持 .................................................................................................................................................................................... 14
1.3 支持的技术 ........................................................................................................................................................................... 14
1.3.1 API 支持（Windows*）................................................................................................................................ 15
1.4 电源管理支持....................................................................................................................................................................... 15
1.4.1 处理器核心电源管理 ....................................................................................................................................... 15
1.4.2 系统电源管理..................................................................................................................................................... 15
1.4.3 内存控制器电源管理 ....................................................................................................................................... 15
1.4.4 处理器图形电源管理 ....................................................................................................................................... 16
1.4.4.1 内存节省技术............................................................................................................................... 16
1.4.4.2 显示节能技术............................................................................................................................... 16
1.4.4.3 图形核心节能技术...................................................................................................................... 16
1.5 热管理支持 ........................................................................................................................................................................... 16
1.6 处理器可测试性 .................................................................................................................................................................. 17
1.7 操作系统支持....................................................................................................................................................................... 17
1.8 术语和特殊标记 .................................................................................................................................................................. 17
2 技术........................................................................................................................................................................................................ 21
2.1 平台环境控制接口（PECI）.......................................................................................................................................... 21
2.1.1 PECI 总线架构 ................................................................................................................................................... 21
2.2 英特尔 ® 虚拟化技术.......................................................................................................................................................... 22
2.2.1 英特尔 ® 虚拟化技术（英特尔 ® VT）适用于英特尔 ® 64 和英特尔 ® 架构（英特尔 ® VT-X）.
23
2.2.2 英特尔 ® 虚拟化技术（英特尔 ® VT），用于定向 I/O （英特尔 ® VT-d）................................... 24
2.2.3 英特尔 ® APIC 虚拟化技术（英特尔 ® APICv）..................................................................................... 26
2.3 安全技术................................................................................................................................................................................ 28
2.3.1 英特尔 ® 可信执行技术 ................................................................................................................................... 28
2.3.2 英特尔 ® 高级加密标准新指令（英特尔 ® AES-NI）............................................................................ 28
2.3.3 PCLMULQDQ （执行无携带乘法四字）指令........................................................................................ 29
2.3.4 英特尔 ® 睿码技术 ............................................................................................................................................ 29
2.3.5 Execute Disable Bit........................................................................................................................................ 29
2.3.6 引导防护技术..................................................................................................................................................... 29
2.3.7 英特尔 ® 监控器模式执行保护（SMEP）............................................................................................... 30
英特尔 ® 管理模式访问保护（SMAP）....................................................................................................... 30
2.3.8
2.3.9 英特尔 ® Software Guard Extensions...................................................................................................... 30
2.3.10 英特尔 ® 安全哈希算法扩展（英特尔 ® SHA 扩展）............................................................................ 31
2.3.11 用户模式指令预防（UMIP）....................................................................................................................... 31
2.3.12 读取处理器 ID （RDPID）............................................................................................................................ 32
2.4 电源和性能技术 .................................................................................................................................................................. 32
2.4.1 英特尔 ® 智能缓存技术................................................................................................................................... 32
2.4.2 IA 核心级别 1 和级别 2 缓存......................................................................................................................... 32
2.4.3 英特尔 ® 睿频加速 Max 技术 3.0 ................................................................................................................. 33
2.4.4 电源感知中断路由（PAIR）........................................................................................................................ 34
2.4.5 英特尔 ® 超线程（HT）技术支持（英特尔 ® HT 技术）.................................................................... 34
2.4.6 英特尔 ® 睿频加速技术 2.0............................................................................................................................ 34
2.4.6.1 英特尔 ® 涡轮增压技术 2.0 功率监控................................................................................... 34
2.4.6.2 英特尔 ® 涡轮增压技术 2.0 功率控制................................................................................... 34
2.4.6.3 英特尔 ® 涡轮增压技术 2.0 频率............................................................................................ 34
2.4.7 增强型英特尔 SpeedStep® 技术................................................................................................................. 35
2.4.8 英特尔 ® 速度换档技术................................................................................................................................... 35
数据表，第 1 卷，共 2 卷 3
2.4.9 英特尔 ® 高级矢量扩展 2 （英特尔 ® AVX2）......................................................................................... 35
2.4.10 英特尔 ® 64 架构 x2APIC............................................................................................................................... 35
2.4.11 英特尔 ® 事务同步扩展（英特尔 ® TSX-NI）......................................................................................... 36
2.4.12 英特尔 ® GNA （GMM 和神经网络加速器）............................................................................................ 37
2.4.13 高级矢量扩展 512 位（英特尔 ® AVX-512）....................................................................................... 37
2.4.14 缓存行写回（CLWB）................................................................................................................................... 38
2.5 英特尔 ® 图像处理单元（英特尔 ® IPU）................................................................................................................... 38
2.5.1 平台映像基础架构............................................................................................................................................ 38
2.5.2 英特尔 ® 图像处理单元（英特尔 ® IPU）................................................................................................. 39
2.6 调试技术................................................................................................................................................................................ 39
2.6.1 英特尔 ® 处理器跟踪 ....................................................................................................................................... 39
3 电源管理............................................................................................................................................................................................... 41
3.1 支持高级配置和电源接口（ACPI）状态 .................................................................................................................. 42
3.2 处理器 IA 核心电源管理 ................................................................................................................................................... 42
3.2.1 操作系统 /HW 受控 P 状态............................................................................................................................ 43
3.2.1.1 增强的英特尔速度步进 ® 技术................................................................................................ 43
3.2.1.2 英特尔 ® Speed Shift Technology ...................................................................................... 43
3.2.2 低功耗空闲状态 ................................................................................................................................................ 43
3.2.3 请求低功耗空闲状态 ....................................................................................................................................... 43
3.2.4 处理器 IA 核心 C 状态规则 ............................................................................................................................ 44
3.2.5 包装 C 状态 ......................................................................................................................................................... 45
3.2.6 包 C 状态和显示分辨率................................................................................................................................... 47
3.3 处理器图形电源管理 ......................................................................................................................................................... 48
3.3.1 内存节省技术..................................................................................................................................................... 48
3.3.1.1 英特尔 ® 快速内存电源管理（英特尔 ® RMPM）........................................................... 48
3.3.2 显示节能技术..................................................................................................................................................... 48
3.3.2.1 英特尔 ® 无缝显示刷新率交换技术（英特尔 ® SDRRS 技术），带 eDP® 端口 ..... 48
3.3.2.2 英特尔 ® 自动显示亮度............................................................................................................. 48
3.3.2.3 平滑亮度........................................................................................................................................ 48
3.3.2.4 英特尔 ® 显示节能技术（英特尔 ® DPST）6.3 .............................................................. 48
3.3.2.5 面板自刷新 2 （PSR 2）......................................................................................................... 48
3.3.2.6 低功耗单管（LPSP）.............................................................................................................. 49
3.3.2.7 英特尔 ® 智能 2D 显示技术（英特尔 ® S2DDDT）........................................................ 49
3.3.3 处理器图形核心节能技术 .............................................................................................................................. 49
3.3.3.1 英特尔 ® 图形动态频率............................................................................................................. 49
3.3.3.2 英特尔 ® 图形渲染待机技术（英特尔 ® GRST）.............................................................. 49
3.3.3.3 动态 FPS （DFPS）.................................................................................................................. 49
3.4 系统代理增强英特尔速度步 ® 技术 .............................................................................................................................. 49
3.5 电压优化................................................................................................................................................................................ 50
3.6 ROP （平台休息）PMIC ................................................................................................................................................. 50
4 热管理 ................................................................................................................................................................................................... 51
4.1 Y/U 处理器线路热和功率规格 ....................................................................................................................................... 51
4.2 处理器热管理....................................................................................................................................................................... 52
4.2.1 热量考虑因素..................................................................................................................................................... 53
4.2.1.1 封装电源控制............................................................................................................................... 53
4.2.1.2 平台电源控制............................................................................................................................... 54
4.2.1.3 涡轮时间参数（Tau）............................................................................................................. 55
4.2.2 可配置 TDP （cTDP）和低功耗模式 ....................................................................................................... 55
4.2.2.1 可配置 TDP .................................................................................................................................. 55
4.2.2.2 低功耗模式 ................................................................................................................................... 55
4.2.3 热管理功能 ......................................................................................................................................................... 56
4.2.3.1 自适应热监视器 .......................................................................................................................... 56
4.2.3.2 数字热传感器............................................................................................................................... 57
4.2.3.3 PROCHOT+ 信号 ....................................................................................................................... 58
4.2.3.4 仅限 PROCHOT 输入 ................................................................................................................ 58
4 数据表，第 1 卷，共 2 卷
4.2.3.5 仅限 PROCHOT 输出 ................................................................................................................ 58
4.2.3.6 双向 PROCHOT# ....................................................................................................................... 59
4.2.3.7 PROCHOT 降级算法................................................................................................................. 59
4.2.3.8 使用 PROCHOT 的电压调节器保护 # ................................................................................. 59
4.2.3.9 热解决方案设计和 PROCHOT# 行为 .................................................................................. 60
4.2.3.10 低功耗状态和 PROCHOT_ 行为............................................................................................ 60
4.2.3.11 THRMTRIP+ 信号 ...................................................................................................................... 60
4.2.3.12 临界温度检测............................................................................................................................... 60
4.2.3.13 按需模式........................................................................................................................................ 60
4.2.3.14 基于 MSR 的按需模式............................................................................................................... 60
4.2.3.15 基于 I/O 仿真的按需模式......................................................................................................... 60
4.2.4 英特尔 ® 内存热管理 ....................................................................................................................................... 61
5 内存........................................................................................................................................................................................................ 63
5.1 系统内存接口....................................................................................................................................................................... 63
5.1.1 处理器 SKU 支持矩阵 ..................................................................................................................................... 63
5.1.1.1 LPDDR4/x 支持的内存模块和设备 ...................................................................................... 65
5.1.2 系统内存计时支持............................................................................................................................................ 66
5.1.3 系统内存控制器组织模式 .............................................................................................................................. 66
5.1.4 系统内存频率..................................................................................................................................................... 68
5.1.5 英特尔 ® 快速内存访问（英特尔 ® FMA）的技术增强 ....................................................................... 68
5.1.6 数据扰动.............................................................................................................................................................. 68
5.1.7 ................................................................................................................................................................................ 68
5.1.8 数据交换.............................................................................................................................................................. 68
5.1.9 DDR I/O 交错..................................................................................................................................................... 68
5.1.10 数据交换.............................................................................................................................................................. 70
5.1.11 DRAM 时钟生成................................................................................................................................................ 70
5.1.12 DRAM 参考电压生成....................................................................................................................................... 70
5.1.13 数据闪烁.............................................................................................................................................................. 70
5.2 集成内存控制器（IMC）电源管理 ............................................................................................................................. 70
5.2.1 禁用未使用的系统内存输出.......................................................................................................................... 71
5.2.2 DRAM 电源管理和初始化.............................................................................................................................. 71
5.2.2.1 CKE 的初始化作用 ..................................................................................................................... 72
5.2.2.2 条件自刷新 ................................................................................................................................... 72
5.2.2.3 动态断电........................................................................................................................................ 72
5.2.2.4 DRAM I/O 电源管理 .................................................................................................................. 72
5.2.3 DDR 电力浇注 ................................................................................................................................................... 72
5.2.4 电源培训.............................................................................................................................................................. 73
6 USB-C+ 子系统 ................................................................................................................................................................................. 75
6.0.1 一般特征.............................................................................................................................................................. 75
6.0.2 USB3.x 支持的功能 ......................................................................................................................................... 75
6.1 TCSS USB 块 ....................................................................................................................................................................... 75
6.1.1 USB 控制器 ........................................................................................................................................................ 76
6.1.2 Phy........................................................................................................................................................................ 76
6.1.3 集成雷电™ ........................................................................................................................................................... 77
7 雷电™ ..................................................................................................................................................................................................... 79
7.1 雷电™主机路由器实施功能.............................................................................................................................................. 79
8 图形........................................................................................................................................................................................................ 81
8.1 处理器图形 ........................................................................................................................................................................... 81
8.1.1 媒体支持（英特尔 ® 快速同步和清晰视频技术高清）......................................................................... 81
8.1.1.1 硬件加速视频解码...................................................................................................................... 81
8.1.1.2 硬件加速视频编码...................................................................................................................... 82
8.1.1.3 硬件加速视频处理...................................................................................................................... 82
8.1.1.4 硬件加速转码............................................................................................................................... 83
8.2 平台图形硬件功能.............................................................................................................................................................. 83
8.2.1 混合图形.............................................................................................................................................................. 83
9 显示........................................................................................................................................................................................................ 85
9.1 显示技术支持....................................................................................................................................................................... 85
9.2 显示器配置 ........................................................................................................................................................................... 85
9.3 显示功能................................................................................................................................................................................ 86
9.3.1 一般功能.............................................................................................................................................................. 86
9.3.2 多种显示配置..................................................................................................................................................... 87
9.3.3 高带宽数字内容保护（HDCP）................................................................................................................. 87
9.3.4 显示端口 *........................................................................................................................................................... 88
9.3.4.1 多流传输（MST）.................................................................................................................... 88
9.3.5 高清多媒体接口（HDMI+）......................................................................................................................... 89
9.3.6 数字视频接口（DVI）................................................................................................................................... 90
9.3.7 嵌入式显示端口 * （eDP*）......................................................................................................................... 91
9.3.8 集成音频.............................................................................................................................................................. 91
10 相机 /MIPI........................................................................................................................................................................................... 94
10.1 摄像机管道支持 .................................................................................................................................................................. 94
10.2 MIPI® CSI-2 摄像机互连 .................................................................................................................................................. 94
10.2.1 摄像机控制逻辑 ................................................................................................................................................ 94
10.2.2 摄像机模块 ......................................................................................................................................................... 94
10.2.3 CSI-2 车道配置 ................................................................................................................................................. 95
11 信号描述............................................................................................................................................................................................... 97
11.1 系统内存接口....................................................................................................................................................................... 97
11.1.1 DDR4 内存接口................................................................................................................................................. 97
11.1.2 LPDDR4 内存接口 ........................................................................................................................................... 98
11.2 重置和杂项信号 ................................................................................................................................................................100
11.3 显示界面..............................................................................................................................................................................100
11.3.1 嵌入式显示端口 * （eDP+）信号 ............................................................................................................100
11.3.2 数字显示接口（DDI）信号 .......................................................................................................................101
11.4 USB C 型信号 ....................................................................................................................................................................101
11.5 MIPI® CSI-2 接口信号.....................................................................................................................................................102
11.6 可测试信号 .........................................................................................................................................................................102
11.7 错误和热保护信号............................................................................................................................................................103
11.8 功率排序信号.....................................................................................................................................................................103
11.9 处理器电源轨 ....................................................................................................................................................................104
11.10 接地、保留和非关键功能（NCTF）信号...............................................................................................................105
11.11 处理器内部上拉 / 下拉端接 ..........................................................................................................................................106
12 电气规范.............................................................................................................................................................................................107
12.1 处理器电源轨 ....................................................................................................................................................................107
12.1.1 电源和接地引脚 ..............................................................................................................................................107
12.1.2 集成电压调节器 ..............................................................................................................................................107
12.1.3 VCC 电压识别（VID）.................................................................................................................................107
12.2 直流规格..............................................................................................................................................................................108
12.2.1 处理器电源轨直流规格.................................................................................................................................109
12.2.1.1 VccIN 直流规格 .........................................................................................................................109
12.2.1.2 Vcc1p8A 直流规格..................................................................................................................111
12.2.1.3 VccIN_AUX 直流规格 .............................................................................................................111
12.2.1.4 VDDQ 直流规格........................................................................................................................112
12.2.1.5 VccST 直流规格 .......................................................................................................................112
12.2.1.6 VccPLL 直流规格 .....................................................................................................................113
12.2.2 处理器接口 DC 规范 ......................................................................................................................................113
12.2.2.1 DDR4 直流规格.........................................................................................................................113
12.2.2.2 LPDDR4/x 直流规格 ...............................................................................................................115
12.2.2.3 数字显示接口（DDI）直流规格 ........................................................................................116
12.2.2.4 嵌入式显示端口 * （eDP+）直流规范 .............................................................................116
12.2.2.5 MIPI® CSI-2 D-Phy 接收器直流规格 .................................................................................117
12.2.2.6 CMOS 直流规格........................................................................................................................117
12.2.2.7 GTL 和 OD 直流规格 ...............................................................................................................118
12.2.2.8 PECI 直流特性 ...........................................................................................................................118
12.3 测试访问端口（TAP）连接 ........................................................................................................................................119
12.3.1 系统内存信号质量规范.................................................................................................................................119
13 包装机械规格....................................................................................................................................................................................121
13.1 封装机械属性.....................................................................................................................................................................121
13.2 包装装载和压压规格 .......................................................................................................................................................121
13.2.1 包装加载规范...................................................................................................................................................122
13.2.2 模具压力规格...................................................................................................................................................122
13.3 包装存储规范.....................................................................................................................................................................123
14 CPU 和设备设备设备设备 D........................................................................................................................................................125
14.1 CPUID ..................................................................................................................................................................................125
14.2 PCI 配置标头......................................................................................................................................................................126
数字
1-1 U 处理器线和 Y 处理器系列平台............................................................................................................................ 13

2-1 PECI 主机客户端连接示例........................................................................................................................................ 21
2-2 PECI EC 连接示例 ....................................................................................................................................................... 22
2-3 设备到域映射结构....................................................................................................................................................... 25
2-4 处理器缓存层次结构 .................................................................................................................................................. 33
2-5 处理器摄像头系统....................................................................................................................................................... 39
3-1 处理器电源状态 ........................................................................................................................................................... 41
3-2 处理器 IA 内核的空闲电源管理细分...................................................................................................................... 43
3-3 包 C 状态进入和退出.................................................................................................................................................. 45
4-1 封装电源控制................................................................................................................................................................ 54
4-2 PROCHOT 降级信号描述......................................................................................................................................... 59
英特尔®
5-1 弹性内存技术操作 .......................................................................................................................................... 67
5-2 交错（IL）和非交错（NIL）模式映射 ............................................................................................................. 69
6-1 USB-C+ 子系统框图................................................................................................................................................... 77
7-1 高级框图......................................................................................................................................................................... 80
9-1 处理器显示架构 ........................................................................................................................................................... 86
9-2 显示端口* 概述............................................................................................................................................................. 88
9-3 HDMI® 概述................................................................................................................................................................... 90
9-4 MIPI DSI® 概述 ............................................................................................................................................................. 91
12-1 输入设备滞后.......................................................................................................................................................... 119
表
1- 1 处理器产品线 ........................................................................................................................................................ 17
1- 2 术语 .......................................................................................................................................................................... 21
1- 3 特殊标记 ................................................................................................................................................................. 23
3- 1 系统状态 ................................................................................................................................................................. 46
3- 2 集成内存控制器（IMC）状态 ........................................................................................................................ 46
3- 3 G、S 和 C 接口状态组合.................................................................................................................................... 46
3- 4 核心 C 状态............................................................................................................................................................. 48
3- 5 包装 C 状态 .............................................................................................................................................................49
3- 6 最深的封装 C 状态可用.......................................................................................................................................51
4- 1 TDP 规格（U/Y 处理器线）.............................................................................................................................55
4- 2 包装涡轮规格 .........................................................................................................................................................56
4- 3 结温规格 ..................................................................................................................................................................56
4- 4 可配置的 TDP 模式 ..............................................................................................................................................59
5- 1 DDR 支持矩阵表 ...................................................................................................................................................67
5- 2 DDR 技术支持矩阵...............................................................................................................................................67
5- 5 SA 速度增强速度步长（SA-GV）和齿轮模式频率 .................................................................................68
5- 3 每个系统的最大容量............................................................................................................................................68
5- 4 LPDDR4/x 子通道填充规则 ..............................................................................................................................68
5- 6 支持 DDR4 非 ECC SODIMM 模块配置（U 处理器线路）.....................................................................69
5- 7 支持 DDR4 内存关闭设备配置（U 处理器线路）......................................................................................69
5- 8 支持的 LPDDR4/x32 DrAM 配置（Y/U 处理器线）................................................................................69
5- 9 支持的 LPDDR4/x x64 DrAM 配置（U/Y 处理器系列）........................................................................70
5- 10 DDR4 系统内存计时支持 ...................................................................................................................................70
5- 11 LPDDR4/x 系统内存计时支持..........................................................................................................................70
5- 12 交错（IL）和非交错（NIL）模式引脚映射..............................................................................................73
6- 1 USB 规格 .................................................................................................................................................................80
6- 2 USB-C+ 支持配置.................................................................................................................................................80
6- 3 USB-C+ 不支持配置 ............................................................................................................................................80
6- 4 通过技术性贸易壁垒配置的 PCIe®..................................................................................................................81
8- 1 SKU 支持的配置....................................................................................................................................................85
8- 2 硬件加速视频解码 ................................................................................................................................................85
8- 3 硬件加速视频编码 ................................................................................................................................................86
8- 4 混合图形硬件配置 ................................................................................................................................................88
9- 1 显示 Y/U 处理器线路的端口可用性和链路速率 .........................................................................................89
9- 2 端口频率 ..................................................................................................................................................................91
9- 3 显示多流传输计算的分辨率和链路带宽........................................................................................................92
9- 4 HDMI® 最大分辨率 ..............................................................................................................................................94
9- 5 支持 DVI 最大分辨率 ..........................................................................................................................................95
9- 6 嵌入式显示端口最大分辨率 .............................................................................................................................95
9- 7 通过 HDMI 和显示端口支持处理器的音频格式 * .......................................................................................96
11- 1 信号表术语...........................................................................................................................................................101
11- 2 DDR4 内存接口 ..................................................................................................................................................101
11- 3 LPDDR4 内存接口.............................................................................................................................................103
11- 4 重置和杂项信号..................................................................................................................................................104
11- 5 嵌入式显示端口 ® 信号.....................................................................................................................................104
11- 6 显示接口信号 ......................................................................................................................................................105
11- 7 USB C 型信号......................................................................................................................................................105
11- 8 MIPI® CSI-2 接口信号 ......................................................................................................................................106
11- 9 可测试信号...........................................................................................................................................................106
11- 10 错误和热保护信号 .............................................................................................................................................107
11- 11 功率排序信号 ......................................................................................................................................................107
11- 12 处理器电源轨信号 .............................................................................................................................................108
11- 13 处理器上拉电源轨信号 ....................................................................................................................................109
11- 14 GND、RSVD 和 NCTF 信号 ...........................................................................................................................109
11- 15 处理器内部上拉 / 下拉端接............................................................................................................................110
12- 1 处理器 Vcc 在有源和空闲模式直流电压和电流规格...............................................................................113
12- 2 处理器 Vcc1p8A 电源直流电压和电流规格 .............................................................................................115
12- 3 VccIN_AUX 电源直流电压和电流规格 ...................................................................................................... 115
12- 4 内存控制器（VDDQ）电源直流电压和电流规格................................................................................. 116
12- 5 Vcc 维持（VccST）电源直流电压和电流规格...................................................................................... 116
12- 6 Vcc 维持门控（VccSTG）电源直流电压和电流规格 ......................................................................... 116
12- 7 处理器 PLL （VccPLL）电源直流电压和电流规格............................................................................... 117
12- 8 处理器 PLL_OC （VccPLL_OC）电源直流电压和电流规格............................................................. 117
12- 9 DDR4 信号组直流规格 .................................................................................................................................... 117
12- 10 LPDDR4/x 信号组直流规格 .......................................................................................................................... 119
12- 11 数字显示接口组直流规格（DP/HDMI）.................................................................................................. 120
12- 12 嵌入式显示端口 * （eDP®）组 DC 规范 ................................................................................................... 120
12- 13 MIPI® CSI-2 D-Phy HS 接收器直流规格 ................................................................................................... 121
12- 14 CMOS 信号组直流规格................................................................................................................................... 121
12- 15 GTL 信号组和开路漏流信号组直流规格.................................................................................................... 122
12- 16 PECI 直流电气限制........................................................................................................................................... 122
13- 1 封装机械属性 ..................................................................................................................................................... 125
13- 2 包装加载规范 ..................................................................................................................................................... 126
14- 1 CPUID 格式......................................................................................................................................................... 129
14- 2 组件标识 .............................................................................................................................................................. 129
14- 3 PCI 配置标头 ...................................................................................................................................................... 130
14- 4 主机设备 ID （DID0）..................................................................................................................................... 130
14- 5 其他设备 ID ......................................................................................................................................................... 130
修订历史
修订号说明修订日期
001 第一版 2019 年 8 月
10 数据表，第 1 卷，共 2 卷
简介
1 简介
第 10 代英特尔 ® 酷睿™处理器是一种基于 10 纳米工艺技术的 64 位多核处理器。
U 处理器产品线和 Y 处理器系列处理器提供 1 芯片平台，其中包括英特尔 ® 495 系列芯片组系列封装

平台控制器集线器芯片，与处理器芯片芯片芯片芯片芯片芯片芯片芯片组芯片芯片芯片组芯片组位
于处理器芯片相同的封装上。请参阅下图。下表描述了不同的处理器行：
表 1-1. 处理器产品线
处理器
处理器生产线 1 封装基本 TDP Eus VDBox 平台类型
IA 核心
Y 处理器系列 BGA1377 9W 4 64/48/32 2/1
U 处理器线 BGA1526 15瓦 4 64/48/32 2/1 1-芯片
U 处理器线 BGA1526 15瓦 2 32 1
注:
1. 处理器产品线产品可能会更改。
2. 有关其他 TDP 配置，请参阅 Table 4-1, “TDP 规格（U/Y 处理器线）”
3. TDP 工作负载不反映各种 I/O 连接情况，如 Thunderbolt ™。
图 1-1. U 处理器线和 Y 处理器系列平台
DDIx2
Digital Display Interface x 2 DDR Ch.A
DDR Ch.B LPDDR4/DDR4
DDR Sub-Ch.C System Memory
eDP* DDR Sub-Ch.D
embedded DisplayPort*
PCI Express*/
CSI2 + I2C SATA HDD/SSD
UF/WF Cameras
eMMC
SPI eMMC 5.0 Storage
BIOS/FW Flash
SPI I2S/HDAUDIO
TPM HD Audio Codec
PECI/SMBus
SPI eSPI EC
Touch Screen
I2 C
MIPI* Dphy
Fingerprint Sensor SPI / USB 2.0

PCI Express*/ ROP PMIC
USB + I2C
USB 2.0
SmartCard Reader
SMBus 2.0
3G/4G Wi-Fi, WiGig, BT &

GNSS
I2C_ISH
PCI Express* 3.0 x12 TBT/DP/USB3.1

Sensors: Gigabit Network TypeC
Proximity, Gyro,
Accelerometer,
Connection
Ambient Light,
Pressure
Magnetometer
SD Slot 3.X
BIO
SVID
IMVP9
数据表，第 1 卷，共 2 卷 17
简介
本文档涵盖所有第 10 代英特尔 ® 酷睿™客户端段处理器线（您和 Y）的客户端段。并非所有处理器

接口和功能都存在于所有处理器产品线中。相关部分和表中将指示各种接口和功能的存在。
在本文中，第 10 代英特尔 ® 酷睿™处理器可以简单地称为 " 处理器 "，英特尔 ® 495 系列芯片组系列

封装平台控制器集线器可以简单地称为作为 "PCH"。
1.1 处理器波动性声明
第 10 代英特尔 ® 酷睿™处理器系列在断电和 / 或物理移除处理器时不会保留任何最终用户数据。
注: 断电是指所有处理器电源轨都关闭的状态。
1.2 包支持
处理器提供以下软件包：
• 26.5 x 18.5 mm BGA 封装，适用于 Y 处理器系列
• 适用于 U 处理器线的 50 x 25 mm BGA 封装
1.3 支持的技术
• 英特尔 ® 虚拟化技术
• 英特尔 ® 可信执行技术
• 英特尔 ® 高级加密标准新指令（英特尔 ® AES-NI）
• PCLMULQDQ （执行无携带乘法四字）指令
• 英特尔 ® 睿码技术
• Execute Disable Bit
• 英特尔 ® Boot Guard
• SMEP = 主管模式执行保护
• SMAP = 主管模式访问保护
• 英特尔 ® Software Guard Extensions
• SHA 扩展 = 安全哈希算法扩展
• UMIP = 用户模式指令预防
• RDPID = 读取处理器 ID
• 英特尔 ® 超线程（HT）技术支持（英特尔 ® HT 技术）
• 英特尔 ® 睿频加速技术 2.0
• 英特尔 ® 睿频加速 Max 技术 3.0
• 英特尔 ® 速度步进技术
• 英特尔 ® Speed Shift Technology
• 英特尔 ® 高级矢量扩展 2 （英特尔 ® AVX2）
• 英特尔 ® 64 架构 x2APIC
• PAIR = 电源感知中断路由
• 英特尔 ® 事务同步扩展（英特尔 ® TSX-NI）
18 数据表，第 1 卷，共 2 卷
简介
• 英特尔 ® GNA （GMM 和神经网络加速器）

• 英特尔 ® 图像处理单元（英特尔 ® IPU）
• 英特尔 ® 处理器跟踪
• PECI + 平台环境控制接口
注: 功能的可用性可能因处理器 SKU 而异。
有关详细信息，章节 2, “ 技术 ” 请参阅。
1.3.1 API 支持（Windows*）

• Direct3D® 2015，Direct3D® 12，Direct3D* 11.2，Direct3D* 11.1，Direct3D* 9，Direct3D*
10，Direct2D*
• OpenGL® 4.5
• OpenCL= 2.1，开放 CL 2.0，开放 CL 1.2
DirectX+ 扩展：
• PixelSync、InstantAccess、保守栅格化、渲染目标读取、浮点去规范、共享虚拟内存、浮点
原子、MSAA 采样索引、快速采样（粗 LOD）、斜纹纹理、GPU 队列内核、GPU 信号处理单
元。其他增强功能包括颜色压缩。
第 11 代体系结构提供 Direct X® 12 渲染管道的硬件加速度，包括以下阶段：顶点提取、顶点着色

器、壳着色器、镶嵌、域着色器、几何着色器、栅格化器、像素着色器、像素输出。
1.4 电源管理支持
1.4.1 处理器核心电源管理
• 完全支持以下处理器 C 状态实现的 ACPI C 状态：
— C0、C1、C1E、C6、C7、C8、C9、C10
• Enhanced Intel SpeedStep® Technology
• 英特尔 ® 速度换档技术
有关详细信息，节 3.2, “ 处理器 IA 核心电源管理 ” 请参阅。
1.4.2 系统电源管理
• S0/S0ix、S3、S4、S5
有关详细信息，章节 3, “ 电源管理 ” 请参阅。
1.4.3 内存控制器电源管理
• 禁用未使用的系统内存输出
• DRAM 电源管理和初始化
• CKE 的初始化作用
• 条件自刷新
• 动态断电
数据表，第 1 卷，共 2 卷 19
简介
• DRAM I/O 电源管理

• DDR 电力浇注（EPG）
• 电源训练
有关详细信息，节 5.2, “ 集成内存控制器（IMC）电源管理 ” 请参阅。
1.4.4 处理器图形电源管理
1.4.4.1 内存节省技术
• 英特尔 ® 快速内存电源管理
• 英特尔 ® 智能 2D 显示技术（英特尔 ® S2DDDT）
1.4.4.2 显示节能技术
• 英特尔 ® （无缝和静态）显示刷新率切换（DRRS）与 eDP 端口
• 英特尔 ® 自动显示亮度
• 平滑亮度
• 英特尔 ® 显示节能技术（英特尔 ® DPST 6）
• 面板自刷新 2 （PSR 2）
• 低功耗单管（LPSP）
1.4.4.3 图形核心节能技术
• 英特尔 ® 图形动态频率
• 英特尔 ® 图形渲染待机技术（英特尔 ® GRST）
• 动态 FPS （英特尔 ® DFPS）
有关详细信息，节 3.3, “ 处理器图形电源管理 ” 请参阅。
1.5 热管理支持
• 数字热传感器
• 英特尔 ® 自适应热监视器
• 产品 * 和宝洁支持
• 按需模式
• 内存打开和闭环限制
• 内存热节流
• 外部热传感器（DIMM 上的 TS 和板载的 TS）
• 渲染热节流
• 带 DTS 的风扇速度控制
• 英特尔 ® 涡轮增压技术 2.0 功率控制
有关详细信息，章节 4, “ 热管理 ” 请参阅。
20 数据表，第 1 卷，共 2 卷
简介
1.6 处理器可测试性
应放置 LTB 板载连接器，以启用完整的调试功能。对于处理器 SKU，强烈建议使用 DCI （直接连接
接口）工具，以启用较低的 C 状态调试。
1.7 操作系统支持
处理器系列窗口 * 10 64 位 Osx Linux® 操作系统 Chrome® 操作系统
第 7 代英特尔 ® 处理器系列，
适用于 U/Y 平台，数据表卷 2，
共2卷
第七代英特尔 ® 处理器系列，
规格更新
第 7 代英特尔 ® 处理器系列 I/O

平台，数据表卷 1，共 2 卷
第 7 代英特尔 ® 处理器系列 I/O

平台，数据表卷 2，共 2
Y 处理器系列是是是是
U 处理器线是是是是
1.8 术语和特殊标记
表 1-2. 术语 ( 表 1 页，共 3 页 )
术语说明
4K 超高清（UHD）
AES 高级加密标准
Agc 自适应增益控制
Avc 高级视频编码
BLT 块级别传输
Bpp 每像素位数
要求退款时钟和数据恢复
CTLE 连续时间线性均衡器
Ddc 数字显示频道
Ddi 用于 DP 或 HDMI/DVI 的数字显示接口
Dsi 显示串行接口
DDR4 第四代双数据速率 SDRAM 内存技术
DFE 决策反馈均衡器
DMA 直接内存访问
DPPM 动态电源性能管理
DP* 显示端口 *
Dsc 显示流压缩
Dsi 显示串行接口
Dts 数字热传感器
ECC 错误更正代码 - 用于修复 DDR 事务错误
eDP* 嵌入式显示端口 *
数据表，第 1 卷，共 2 卷 21
简介
表 1-2. 术语 ( 表 2 页，共 3 页 )
术语说明
欧盟处理器图形中的执行单元
菲夫完全集成的电压调节器
Gsa 系统代理中的图形
HDCP 高带宽数字内容保护
HDMI* 高清多媒体接口
Imc 集成内存控制器
英特尔 ® 64 位技 IA-32 架构的 64 位内存扩展

术
英特尔 ® DPST 英特尔 ® 显示节能技术
英特尔 ® PTT 英特尔 ® 平台信任技术
英特尔 ® 英特尔 ® 事务同步扩展

Transactional
Synchronization
Extensions – New
Instructions ( 英
特尔 ® TSX-NI)
英特尔 ® TXT 英特尔 ® 可信执行技术
英特尔 ® 虚拟化技术。处理器虚拟化与虚拟机监视器软件结合使用时，可在单个平台内实现多个强大的独
英特尔 ® VT
立软件环境。
英特尔 ® 虚拟化技术（英特尔 ® VT），用于定向 I/O。英特尔 ® VT-d 是一种硬件辅助，在系统软件（虚

英特尔 ® VT-d 拟机管理器或操作系统）控制下，用于实现 I/O 设备虚拟化。英特尔 ® VT-d 还通过使用 DMA 重映射
（英特尔 ® VT-d 的关键功能）提供防止错误 DMA 的保护，从而带来了强大的安全性。
ITH 英特尔 ® 跟踪集线器
IOV I/O 虚拟化
议会联盟图像处理单元
低频模式。对应于增强型英特尔速度步 ® 技术的最低电压 / 频率对。可在 MSR CEh [47：40] 中读取。有

线性调频
关详细信息，请参阅相应的 BIOS 规范。
Llc 最终级别高速缓存
LPDDR4/x 低功耗双数据速率 SDRAM 内存技术 /x - 额外节省电源。
低功耗模式 .LPM 频率小于或等于 LFM 频率。LPM TDP 低于 LFM TDP，因为 LPM 配置将处理器限制为
LPM
单线程操作
LPSP 低功耗单管
Lsf 最低支持频率 . 此频率是制造在一组操作条件下确认逻辑功能的最低频率。
Mcp 多芯片封装 - 包括处理器和 PCH。在某些 SKU 中，它可能具有额外的包内缓存。
最小频率模式。MFM 是处理器支持的最低比率，可以从 MSR CEh [55：48] 中读取。有关详细信息，请

MFM
参阅相应的 BIOS 规范。
MLC 中级缓存
电影专家组，国际标准机构 JTC1/SC29/WG11，根据 ISO/IEC 定义了音频和视频压缩标准，如 MPEG-

MPEG
1、MPEG-2 和 MPEG-4 等。
对功能非关键性。NCTF 位置通常是冗余接地或非关键保留球 / 地，因此焊点在寿命结束时失去连续性不

NCTF
会影响整个产品功能。
OPVR 封装式稳压器
平台控制器集线器。具有集中式平台功能的芯片组，包括主要 I/O 接口以及显示连接、音频功能、电源管

PCH
理、可管理性、安全性和存储功能。PCH 也可以称为 " 芯片组 "。
PECI 平台环境控制接口
PL1，PL2，PL3 功率限制 1、电源限制 2、电源限制 3
PMIC 电源管理集成电路
22 数据表，第 1 卷，共 2 卷
简介
表 1-2. 术语 ( 表 3 页，共 3 页 )
术语说明
处理器 64 位多核组件（封装）
术语 " 处理器核心 " 是指 Si die 本身，它可以包含多个执行内核。每个执行核心都有一个指令缓存、数据

Processor Core
缓存和 256 KB L2 缓存。所有执行核心共享 LLC。
处理器显卡英特尔处理器显卡
Psr 面板自刷新
PSx 省电状态（PS0、PS1、PS2、PS3、PS4）
并行对应于四到八个设备的 DRAM 单元，忽略 ECC。这些设备通常（但并非总是）安装在 SODIMM 的

排名
单个侧。
SCI 系统控制中断。SCI 用于 ACPI 协议。
Sdp 场景设计能力
新交大软件防护扩展
沙安全哈希算法
SSC 展频时脉信号
SSIC 超高速芯片间
非操作状态。处理器可能安装在平台、托盘中或松散中。处理器可以密封在包装中或暴露于自由空气中。
在这些情况下，处理器着陆不应连接到任何电源电压、有任何 I/O 偏置或接收任何时钟。暴露于 " 自由空
储存条件
气 " （即未密封的包装或从包装材料中取出的设备）时，处理器应按照包装材料上所示的水分敏感度标签
（MSL）进行处理。
STR 挂起到 RAM
TAC 热平均常量
Tbt 雷电™接口
TCC 热控制电路
TDP 散热设计功率
TTV TDP 热测试车 TDP
VCC 处理器核心电源
VCCGT 处理器图形电源
VCCIO I/O 电源
VCCSA 系统代理电源
VLD 可变长度解码
VPID 虚拟处理器 ID
VSS 处理器接地
D0ix 状态 USB 控制器电源状态范围从 D0i0 到 D0i3，其中 D0i0 已完全通电，D0i3 主要已关闭电源。由软件控制。
S0ix 状态处理器驻留空闲待机电源状态。
从 AMT 11.0 开始使用的存储重定向的类型。与 IDE-R 不同，它呈现远程软盘或 CD 驱动器，就像集成在

USB-R
主机中一样，USB-R 呈现远程驱动器，就像通过 USB 端口连接一样。
表 1-3. 特殊标记
标记定义
支架（*）有时跟随球、销、寄存器或位名称。这些括号括括着一系列数字，例如 TCP[2：0]TXRX_P[1：0]
[]
可能指 4 个 USB-C+ 引脚，或者 EAX[7：0] 可能表示长度为 8 位的范围。
后缀为 #N 或 + 或 B 表示活动低信号。例如，CATERR#
[N / + / B
注意：[N] 不指微分对信号，如 CLK_P、CLK_N
十六进制数字在数字中用 x 标识。除非另有说明，否则所有数字都是十进制（基数 10）。非明显的二进制数字

0x000
在数字的末尾（例如 0101b）中括起来有 "b"
| 页面外边距中的垂直蓝色条表示自本文档上次修订以来进行了更改。
§ §
数据表，第 1 卷，共 2 卷 23
技术
2 技术
本章对处理器中实现的英特尔技术进行了高级说明。
功能的实现可能因处理器 SKU 而异。
有关英特尔处理器和其他相关外部注释的不同技术的详细信息，请位于英特尔技术网站：http://
www.intel.com/technology/
2.1 平台环境控制接口（PECI）

注: PECI 是英特尔专有接口，提供英特尔处理器和外部组件（如超级 IO （SIO）和嵌入式控制器
（EC）之间的通信通道，以提供处理器温度、Turbo、可配置 TDP 和内存限制控制机制和许多其他
服务。PECI 用于平台热管理以及处理器功能和性能的实时控制和配置。支持 eSPI 的 PECI。
2.1.1 PECI 总线架构

PECI 体系结构基于客户端（作为处理器 PECI）可以拉起的有线或总线（具有强驱动器）。
总线上的空闲状态为 "0" （逻辑低）和接近零（逻辑电压电平）。
下图演示了 PECI 设计和连接性：

• PECI 主机 - 客户端连接：虽然主机 / 发起方可以是第三方 PECI 主机，而 PECI 客户端之一是处
理器 PECI 设备。
• PECI EC 连接。
图 2-1. PECI 主机客户端连接示例
数据表，第 1 卷，共 2 卷 25
技术
VCCST
VCCST
Q3
nX
Q1
nX
PECI
Q2
CPECI
1X
<10pF/Node
Host / Originator PECI Client
Additional
PECI Clients
图 2-2. PECI EC 连接示例

Processor
VCCST
R
Out
VREF_CPU
VCCST PECI
Embedded
Controller
In
43 Ohm
VCCST
2.2 英特尔 ® 虚拟化技术

英特尔 ® 虚拟化技术（英特尔 ® VT）使单个系统显示为软件中的多个独立系统。这允许多个独立的
操作系统在单个系统上同时运行。英特尔 ® VT 包含支持基于英特尔架构微处理器和芯片组的平台虚
拟化的技术组件。
26 数据表，第 1 卷，共 2 卷
技术
英特尔 ® 虚拟化技术（英特尔 ® VT）英特尔 ® 64 和英特尔 ® 架构（英特尔 ® VT-x）增加了处理器

中的硬件支持，以提高虚拟化性能和鲁棒性。英特尔 ® 定向 I/O （英特尔 ® VT-d）的虚拟化技术通
过添加硬件辅助支持来提高 I/O 设备虚拟化性能，从而扩展了英特尔 ® VT-x。
英特尔 ® VT-x 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 3 卷）中。提供：
http://www.intel.com/products/processor/manuals
英特尔 ® VT-d 规范和其他 VT 文档可在以下方式参考：
http://www.intel.com/content/www/us/en/virtualization/virtualization-technology/intel-
virtualization-technology.html
2.2.1 英特尔 ® 虚拟化技术（英特尔 ® VT）适用于英特尔 ® 64 和英特尔 ® 架构

（英特尔 ® VT-X）
英特尔 ® VT-x 目标
英特尔 ® VT-x 为 IA 平台的虚拟化提供了硬件加速。虚拟机监视器（VMM）可以使用英特尔 ® VT-x
功能来提供改进的可靠虚拟化平台。通过使用英特尔 vT-x® VMM 是：
• 坚固：VMM 不再需要使用准虚拟化或二进制转换。这意味着 VmM 将能够运行现成的操作系统
和应用程序，而无需执行任何特殊步骤。
• 增强型：英特尔 ® VT 使 VmM 能够在 IA x86 处理器上运行 64 位来宾操作系统。
• 更可靠：由于硬件支持，VmM 现在可以更小、更复杂、更高效。这提高了可靠性和可用性，并
降低了软件冲突的可能性。
• 更安全：在 VMM 中使用硬件过渡可增强 VM 的隔离，并进一步防止一个 VM 的损坏影响同一系
统上的其他 VM。
英特尔® VT-x 主要功能
处理器支持以下新增的英特尔 ® VT-x 功能：

• 扩展页表（EPT）访问和脏位
— EPT A/D 位使 VmM 能够有效地实现内存管理和页面分类算法，以优化 VM 内存操作，例如
碎片化、分页、实时迁移和检查点。如果没有对 EPT A/D 位的硬件支持，VmM 可能需要通
过将 EPT 分页结构标记为不存在或只读来模拟 A/D 位，并产生 EPT 页故障 VM 退出和相关
软件处理的开销。
• EPTP （EPT 指针）切换
— EPTP 交换是特定的 VM 功能。EPTP 交换允许来宾软件（在 VMX 非根操作中，由 EPT 支
持）请求不同的 EPT 分页结构层次结构。这是 VMX 非根操作中的软件可以在不退出 VM 的
情况下请求更改 EPTP 的功能。软件将能够在 VMX 根操作中由软件预先确定的一组潜在的
EPTP 值中进行选择。
• 暂停循环退出
— 支持 VMM 计划程序，用于确定多处理器虚拟机的虚拟处理器何时未执行有用的工作。当前
未计划虚拟机的所有虚拟处理器，并且相关虚拟处理器处于涉及 PAUSE 指令的循环中时，
可能会发生此情况。新功能允许检测此类循环，因此称为 PAUSE 环路退出。
处理器 IA 内核支持以下英特尔 ® VT-x 功能：

• 扩展页表（EPT）
— EPT 是硬件辅助页表虚拟化。
— 它消除了从来宾操作系统到 VMM 的 VM 出口，以便进行卷影页表维护。
• 虚拟处理器代码（VPID）
— 能够分配 VM ID 以标记处理器 IA 核心硬件结构（如 TIB）。
— 这样可以避免在 VM 转换时刷新，从而降低 VM 转换时间并全面减少虚拟化开销。
数据表，第 1 卷，共 2 卷 27
技术
• 来宾抢占计时器
— VMM 在 VMM 指定的时间量后抢占来宾操作系统的执行的机制。VMM 在输入来宾之前设
置计时器值。
— 该功能帮助 VMM 开发人员在灵活性和服务质量（QoS）保证方面。
• 描述符表退出
— 描述符表退出允许 VMM 通过防止重新定位关键系统数据结构（如 IDT （中断描述表）、
GDT （全局描述符表）、LDT （本地描述符表）来保护来宾操作系统免受内部（基于恶意
软件）的攻击和 TSS （任务段选择器）。
— 使用此功能的 VMM 可以拦截（通过 VM 退出）重新定位这些数据结构并防止它们被恶意
软件篡改的尝试。
2.2.2 英特尔 ® 虚拟化技术（英特尔 ® VT），用于定向 I/O （英特尔 ® VT-d）

英特尔 ® VT-d 目标
英特尔 ® VT-d 的主要目标是基于域的隔离和基于硬件的虚拟化。域可以抽象地定义为平台中的隔离

环境，该平台分配了主机物理内存的子集。英特尔 ® VT-d 为虚拟化平台提供了加速的 I/O 性能，并
为软件提供了以下功能：
• I/O 设备分配和安全性：用于灵活地将 I/O 设备分配给 VM 并扩展 VM 的 I/O 操作的保护和隔离
属性。
• DMA 重新映射：用于支持从设备直接内存访问（DMA）的独立地址转换。
• 中断重映射：用于支持从设备和外部中断控制器到适当的 VM 的中断隔离和路由。
• 可靠性：用于记录和报告系统软件 DMA 并中断可能损坏内存或影响 VM 隔离的错误。
英特尔 ® VT-d 通过将给定 I/O 设备的事务关联到与设备分配到的来宾关联的翻译表来实现地址转

换。它通过下图中的数据结构来这样做。此表在设备的 PCI Express® 总线 / 设备 / 功能（B/D/F）
编号和转换表的基本地址之间创建关联。此数据结构由 VMM 填充，以便根据上述设备分配限制将设
备映射到翻译表，并包括包含来宾特定地址转换的多级转换表（VT-d 表）。
28 数据表，第 1 卷，共 2 卷
技术
图 2-3. 设备到域映射结构
(Dev 31, Func 7) Context entry 255
(Dev 0, Func 1)
(Dev 0, Func 0) Context entry 0
Context entry Table Address Translation

(Bus 255) Root entry 255 For bus N Structures for Domain A
(Bus N) Root entry N
(Bus 0) Root entry 0
Root entry table
Context entry 255
Context entry 0
Address Translation
Context entry Table Structures for Domain B
For bus 0
英特尔 ® VT-d 功能（通常称为英特尔 ®vT-d 引擎）通常在计算机系统的 PCI Express® 主机网桥组

件或附近实现。这可能位于芯片组组件中，或位于具有集成 I/O 的处理器的 PCI Express® 功能中。
当一个此类 VT-d 引擎从 PCI Express® 总线接收 PCI Express® 事务时，它使用与事务关联的 B/D/F
编号来搜索英特尔 ® VT-d 转换表。在此过程中，它使用 B/D/F 编号遍历上图所示的数据结构。如果
在此数据结构中找到有效的英特尔 ® VT-d 表，则使用该表转换 PCI Express 总线上提供的地址。如
果找不到给定翻译的有效翻译表，则会导致英特尔 ® VT-d 故障。如果需要英特尔 ® VT-d 转换，英特
尔 ® VT-d 引擎将执行 N 级桌面演练。
有关详细信息，请参阅英特尔 ® 定向 I/O 体系结构专用技术 http://www.intel.com/content/dam/

www/public/us/en/documents/product-specifications/vt-directed-io-spec.pdf
英特尔® VT-d 主要功能
处理器支持以下英特尔 ® VT-d 功能：

• 内存控制器和处理器图形符合英特尔 ® VT-d 2.1 规范。
• 两个英特尔 ® VT-d DMA 重新映射引擎。
数据表，第 1 卷，共 2 卷 29
技术
— iGFX DMA 重新映射引擎

— 默认 DMA 重新映射引擎（涵盖除 iGFX 以外的所有设备）
• 支持根条目、上下文输入和默认上下文
• 39 位来宾物理地址和主机物理地址宽度
• 仅支持 4K 页面大小
• 仅支持基于寄存器的故障记录（仅适用于单个条目），并支持 MSI 故障中断
• 支持叶和非叶缓存
• 支持默认页表的启动保护
• 支持不缓存无效的页表条目
• 支持在 IOTLB 失效时基于硬件刷新已翻译但挂起的写入和挂起的读取
• 支持全局、特定于域和特定于页面的 IOTLB 失效
• 不支持 MSI 周期（MemWr 地址 FEEx_xxxh）未转换中断重映射
• 支持排队失效
• 支持英特尔 ® VT-d 翻译旁路地址范围（传递）
处理器支持以下新增的英特尔 ® VT-d 功能：

• 4 级英特尔 ® VT-d 页面步调 - 默认英特尔 ® VT-d 引擎以及处理器图形 VT-d 引擎都升级为支持
4 级英特尔 ® VT-d 表（调整后的来宾地址宽度为 48 位）
• 英特尔 ® VT-d 超级页面 – 支持英特尔 ® VT-d 超级页面（2 MB，1 GB）默认英特尔 ® VT-d 引擎
（涵盖除 IGD 之外的所有设备）
IGD 英特尔® VT-d 引擎不支持超级页面，BIOS 应在启用 iGfx 时禁用默认英特尔® VT-d 引擎
中的超级页面。
注: 英特尔 ® VT-d 技术可能并非在所有 SKU 上都可用。
2.2.3 英特尔 ® APIC 虚拟化技术（英特尔 ® APICv）

APIC 虚拟化是一组功能，可用于支持中断虚拟化和高级可编程中断控制器（APIC）。
启用 APIC 虚拟化后，处理器将模拟对 APIC 的许多访问，跟踪虚拟 APIC 的状态，并提供虚拟中断 -

所有这些都在 VMX 非根操作中，无需 VM 退出。
以下是与 APIC 虚拟化和虚拟中断相关的 VM 执行控件

• 虚拟中断传递。此控件支持评估和传递挂起的虚拟中断。它还允许将写入（内存映射或基于
MSR，启用）仿真到控制中断优先级的 APIC 寄存器。
• 使用 TPR 阴影。此控件允许通过 CR8 模拟对 APIC 任务优先级寄存器（TPR）的访问，如果启
用，则通过内存映射或基于 MSR 的接口进行访问。
• 虚拟化 APIC 访问。此控件通过导致 VM 退出访问 VMM 指定的 APIC 访问页，实现对 APIC 的内
存映射访问的虚拟化。某些其他控件（如果设置）可能会导致模拟其中一些访问，而不是导致
VM 退出。
• 虚拟化 x2APIC 模式。此控件支持对 APIC 的基于 MSR 的访问的虚拟化。
• APIC 寄存器虚拟化。此控件允许通过从虚拟 APIC 页满足大多数 APIC 寄存器（启用）来读取
大多数 APIC 寄存器的内存映射和基于 MSR 的读取。它将内存映射写入定向到 APIC 访问页到虚
拟 APIC 页，然后通过 VM 退出进行 VMM 仿真。
30 数据表，第 1 卷，共 2 卷
技术
• 进程已过帐的中断。此控件允许软件在数据结构中发布虚拟中断并向另一个逻辑处理器发送通
知 ; 收到通知后，目标处理器将通过将发布的中断复制到虚拟 APIC 页面来处理这些中断。
注: 英特尔 ® APIC 虚拟化技术可能并非在所有 SKU 上都可用。

英特尔 ® APIC 虚拟化规范和功能说明包含在英特尔 ® 64 架构软件开发人员手册（第 3 卷）中。提
供：
数据表，第 1 卷，共 2 卷 31
技术
2.3 安全技术
2.3.1 英特尔 ® 可信执行技术
英特尔 ® 可信执行技术（英特尔 ® TXT）定义了平台级增强功能，这些增强功能为创建受信任的平
台提供了构建基块。
英特尔 ® TXT 平台有助于提供控制环境的真实性，以便希望依赖该平台的人能够做出适当的信任决

策。英特尔 ® TXT 平台通过精确测量和验证控制软件来确定控制环境的身份。
信任决策的另一个方面是平台抵制更改控制环境尝试的能力。英特尔 ® TXT 平台将抵制软件进程更

改控制环境或绕过控制环境设置的边界的尝试。
英特尔 ® TXT 是一组扩展，旨在提供系统软件的测量和控制启动，然后为自己及其可能执行的任何

其他软件建立受保护的环境。
这些扩展增强了两个方面：
• 启动测量发射环境（MLE）。
• 保护 MLE 免受潜在腐败的影响。
增强的平台使用更安全的模式扩展（SMX）提供这些启动和控制接口。
SMX 接口包括以下功能：
• 测量 / 验证 MLE 的启动。
• 确保上述测量得到保护并将其存储在安全位置的机制。
• 允许 MLE 控制自我修改尝试的保护机制。
该处理器还提供系统管理模式（SMM）体系结构的其他增强功能，以提高安全性和性能。处理器提
供新的 MSR，以：
• 启用第二个 SMM 范围
• 启用 SMM 代码执行范围检查
• 选择是将 SMM 保存状态写入旧 SMRAM 还是 MSR
• 确定线程是否会延迟进入 SMM
• 确定线程是否被阻止进入 SMM
• 目标 SMI，启用 / 禁用线程响应 SMI，包括 VW 和 II
对于上述功能，BIOS 应在尝试访问上述任何寄存器之前测试关联的功能位。
有关详细信息，请参阅英特尔 ® 可信执行技术测量启动的环境编程指南，请参见：
http://www.intel.com/content/www/us/en/software-developers/intel-txt-software-
development-guide.html
注: 英特尔 ® TXT 技术可能并非在所有 SKU 上都可用。
2.3.2 英特尔 ® 高级加密标准新指令（英特尔 ® AES-NI）

处理器支持英特尔 ® 高级加密标准新指令（英特尔 ® AES-NI），这是一组单指令多数据（SIMD）
指令，基于高级加密实现快速安全的数据加密和解密标准（AES）。英特尔 ® AES-NI 对于各种加密
应用程序（如执行批量加密 / 解密、身份验证、随机数生成和经过身份验证的加密的应用程序）非
常有价值。AES 被广泛接受为政府和行业应用的标准，并广泛部署在各种协议中。
32 数据表，第 1 卷，共 2 卷
技术
英特尔 ® AES-NI 包含六个英特尔 ® SSE 指令。AESENC、AESENC、AESDEC 和 AESDELAST 四个

指令有助于高性能 AES 加密和解密。其他两个，AESIMC 和 AESKEYGENASSIST，支持 AES 密钥扩
展程序。总之，这些说明为支持 AES 提供了完整的硬件 ; 提供安全、高性能和灵活性。
与以前的产品相比，这一代处理器显著提高了英特尔 ® AES-NI 的性能。
英特尔 ® AES-NI 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提

供：
注: 英特尔 ® AES-NI 技术可能并非在所有 SKU 上都可用。
2.3.3 PCLMULQDQ （执行无携带乘法四字）指令

处理器支持无携带乘法指令 PCLMULQDQ。PCLMULQDQ 是单指令多数据（SIMD）指令，用于计
算两个 64 位操作数的 128 位无携带乘法，而无需生成和传播载运。无携带乘法是多个加密系统和标
准的基本处理组件。因此，加速无携带乘法可显著有助于实现高速安全计算和通信。
PCLMULQDQ 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：

2.3.4 英特尔 ® 睿码技术

处理器支持英特尔 ® 安全密钥（以前称为数字随机数生成器（DRNG），这是一种由高质量熵源支
持的软件可见随机数生成机制。此功能可通过 RDRAND 指令提供给程序员。由此产生的随机数生成
能力旨在符合这方面的现有行业标准（ANSI X9.82 和 NIST SP 800-90）。
RDRAND 指令的一些可能用法包括用于各种应用的加密密钥生成，包括通信、数字签名、安全存储
等。
RDRAND 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：

2.3.5 Execute Disable Bit

执行禁用位允许内存在与支持的操作系统结合时标记为不可执行。如果代码尝试在不可执行内存中
运行，处理器将引发操作系统错误。此功能可以防止某些类别的病毒或蠕虫利用缓冲区溢出漏洞，
从而有助于提高系统的整体安全性。
2.3.6 引导防护技术
引导防护技术是引导完整性保护技术的一部分。引导防护可以通过防止未经授权的引导块的执行来
帮助保护平台引导完整性。使用 Boot Guard，平台制造商可以创建启动策略，以便根据制造商定义
的策略调用未经授权的（或不受信任的）引导块将触发平台保护。
在硬件中基于验证时，引导防护将平台启动过程的信任边界扩展到硬件级别。
引导防护通过以下方法实现此目的：
• 使用英特尔架构组件提供基于硬件的静态信任根（S-RTM）和信任验证根（RTV）。
• 为平台制造商启动策略提供体系结构定义。
• 使用英特尔体系结构组件强制实施制造提供了启动策略。
数据表，第 1 卷，共 2 卷 33
技术
此保护的好处是，Boot Guard 可以防止将制造商的硬件重新用于运行未经授权的软件堆栈，从而帮

助维护平台完整性。
注: 引导防护的可用性可能因不同的 SKU 而异。
2.3.7 英特尔 ® 监控器模式执行保护（SMEP）

英特尔 ® 监控器模式执行保护（SMEP）是一种机制，通过在系统以最高权限级别运行时阻止来自
用户模式代码的恶意软件攻击，提供下一级别的系统保护。此技术有助于防止病毒攻击和不需要的
代码伤害系统。有关详细信息，请参阅英特尔 ® 64 体系结构软件开发人员手册，第 3 卷：：
英特尔 ®
2.3.8 管理模式访问保护（SMAP）
英特尔 ® 管理模式访问保护（SMAP）是一种机制，通过阻止恶意用户欺骗操作系统分支用户数据，
提供下一级别的系统保护。该技术关闭了针对操作系统的非常受欢迎的攻击媒介。
有关详细信息，请参阅英特尔 ® 64 体系结构软件开发人员手册，第 3 卷：
2.3.9 英特尔 ® Software Guard Extensions

软件防护扩展（SGX）是一种处理器增强功能，旨在帮助保护应用程序的完整性和机密的机密性，
并抵御软件和某些硬件攻击。
软件防护扩展（SGX）体系结构提供了创建名为 Enclave 的孤立执行环境的功能，这些环境来自受

保护的内存区域。
可以使用新的特殊 ISA 命令访问安全区代码，这些命令可跳转到每个 Enclave 预定义地址。只能从

同一飞地代码访问安全区内的数据。
后一种安全声明在所有特权级别下都持有，包括主管模式（ring-0）、系统管理模式（SMM）和其

他安全区。
英特尔 ® SGX 具有内存加密引擎，可加密 Enclave 内存，并保护其免受损坏和重播攻击。
英特尔 ® SGX 比替代可信执行环境（TEE）的优势包括：

• 安全区使用 C/C++ 使用行业标准构建工具编写。
• 在处理器上运行时处理能力高。
• 大量内存以及非易失性存储（如磁盘驱动器）可用。
• 使用标准 IDEs （集成开发环境）进行简单维护和调试
• 可扩展到同时运行的更多应用程序和供应商
• 动态内存分配：
— 堆和线程池管理
— 按需堆栈增长
— 动态模块 / 库加载
— 垃圾收集器等应用程序中的并发管理
— 初始重定位后 EPC 页面（安全区页面缓存 - 受存储保护的内存）的写入保护
— 按需创建代码页（JIT、加密代码模块）
34 数据表，第 1 卷，共 2 卷
技术
• 允许启动英特尔当前提供的飞地以外的活动
• 最大受保护内存大小已增加到 256MB。
— 支持 64、128 和 256MB 受保护内存大小。
• VMM 超额订阅。VMM 超额订阅机制允许 VMM 向虚拟机提供比平台上实际可用的资源更多的
资源。初始的英特尔 ® SGX 架构针对 EPC 分区 / 膨胀模型进行了优化，其中 VMM 为每个 SGX
来宾操作系统分配一个静态 EPC 分区，无需超额订阅，来宾可以自由管理（即超额订阅）自己
的 EPC 分区。英特尔 ® SGX EPC 超额订阅扩展体系结构提供了一组新指令，允许 VmM 为其来
宾操作系统高效地超额订阅 EPC 内存。
有关详细信息，请参阅英特尔 ® SGX 网站：
https://software.intel.com/en-us/sgx
英特尔 ® SGX 规范和功能说明包含在 Intel® 64 体系结构软件开发人员手册，第 3 卷中。提供：

2.3.10 英特尔 ® 安全哈希算法扩展（英特尔 ® SHA 扩展）

安全哈希算法（SHA）是最常用的加密算法之一。SHA 的主要用法包括数据完整性、消息身份验
证、数字签名和重复数据消除。随着安全解决方案的广泛使用不断增加，SHA 现在出现在比以往更
多的应用程序中。英特尔 ® SHA 扩展旨在提高这些基于英特尔 ® 架构的处理器上这些计算密集型算
法的性能。
英特尔 ® SHA 扩展是一个基于英特尔 ® 流 SIMD 扩展（英特尔 ® SSE）的七个指令系列，它们一起

使用以加速基于英特尔架构的处理器上处理 SHA-1 和 SHA-256 的性能。鉴于 SHA 在日常计算设备
中的重要性与日俱增，新指令旨在为单个数据缓冲区的哈希处理提供所需的性能提升。性能优势不
仅有助于提高给定应用程序的响应能力和降低功耗，还有助于开发人员在新应用程序中采用 SHA 来
保护数据，同时实现用户体验目标。这些指令的定义方式简化了它们映射到大多数软件库的算法处
理流，从而简化了开发。
有关英特尔 ® SHA 的更多信息，请访问：
http://software.intel.com/en-us/articles/intel-sha-extensions
2.3.11 用户模式指令预防（UMIP）

用户模式指令预防（UMIP）允许某些指令仅在管理器模式下执行（环 0），从而为操作系统内核提
供额外的强化功能。
如果操作系统选择加入使用 UMIP，则强制执行以下指令以主管模式运行：
• SGDT - 存储 GDTR 寄存器值
• SIDT - 存储 IDTR 寄存器值
• SLDT - 存储 LDTR 寄存器值
• SMSW - 存储计算机状态字
• STR - 存储 TR 寄存器值
在用户模式下尝试执行此类操作会导致一般保护异常（#GP）。
UMIP 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 3 卷）中。提供：

数据表，第 1 卷，共 2 卷 35
技术
2.3.12 读取处理器 ID （RDPID）

返回当前逻辑处理器 ID 的配套指令，并提供使用 RDTSCP 指令的更快替代方法。
RDPID 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：

2.4 电源和性能技术
2.4.1 英特尔 ® 智能缓存技术
英特尔 ® 智能缓存技术是共享的最后一级缓存（LLC）。
LLC 也可以称为第三级缓存。
LLC 在所有 IA 内核和处理器图形之间共享。
第一级和第二级缓存不在物理内核之间共享，并且每个物理内核都有一组单独的缓存。
LLC 的大小特定于 SKU，每个物理内核最多为 2MB，是 16 路关联缓存。
2.4.2 IA 核心级别 1 和级别 2 缓存

第一级缓存分为数据缓存和指令缓存。处理器一级缓存大小为 48KB 的数据和 32KB 的说明。第一级
缓存是八向关联缓存。
第二级缓存同时保存数据和指令。它也称为中间级缓存或 MLC。处理器二级缓存大小为 512KB，是

八向关联缓存。
36 数据表，第 1 卷，共 2 卷
技术
图 2-4. 处理器缓存层次结构
L1 DCU IFU DCU IFU DCU IFU DCU IFU
CORE CORE CORE CORE
L2 MLC MLC MLC MLC
L3 LLC - Last Level Cache

Inclusive, shared cache
Other System
Devices
PCIe
Agent Local Memory
注:
1. L1 数据缓存（DCU）- 48KB （每个内核）
2. L1 指令缓存（IFU）- 32KB （每个内核）
3. MLC - 中级缓存 - 512KB （每核）
2.4.3 英特尔 ® 睿频加速 Max 技术 3.0

英特尔 ® 涡轮增压最大技术 3.0 （ITBMT 3.0）为单个处理器内核提供不同的最大涡轮频率。
为了启用 ITBMT 3.0，处理器公开了各个核心功能 ; 包括不同的最大涡轮频率。
允许每个核心频率功能变化的操作系统可以通过将任务分配给更快的内核来最大化功耗和性能使用，
尤其是在低核心计数工作负载上。
启用这些功能的处理器还可以允许软件（通常是驱动程序）覆盖每核最大 Turbo 频率限制，并通过

中断机制通知操作系统。
有关英特尔 ® 涡轮增压 Max 3.0 技术的更多信息，请参阅
http://www.intel.com/content/www/us/en/architecture-and-technology/turbo-boost/turbo-
boost-max-technology.html
注: 英特尔 ® 涡轮增压 Max 3.0 技术可能并非在所有 SKU 上都可用。
数据表，第 1 卷，共 2 卷 37
技术
2.4.4 电源感知中断路由（PAIR）

处理器包括增强的电源性能技术，该技术根据线程或处理器 IA 内核的睡眠状态将中断路由到该内
核。例如，为了节省能源，它将中断路由到活动处理器 IA 内核，而不会唤醒深度空闲处理器 IA 内
核。为了获得性能，它将中断路由到空闲（C1）处理器 IA 内核，而不会中断已重负载的处理器 IA
内核。此增强功能主要适用于高中断方案，如千兆 LAN、WLAN 外围设备等。
2.4.5 英特尔 ® 超线程（HT）技术支持（英特尔 ® HT 技术）

该处理器支持英特尔 ® 超线程技术（英特尔 ® HT 技术），允许执行处理器 IA 内核作为两个逻辑处理
器运行。虽然某些执行资源（如缓存、执行单元和总线）是共享的，但每个逻辑处理器都有自己的
体系结构状态，具有自己的通用寄存器和控制寄存器集。应使用 BIOS 启用此功能，并且需要操作系
统支持。
英特尔建议使用英特尔 ® Windows® 7 或更高版本启用英特尔超线程技术，并在所有早期版本的

Windows® 操作系统上禁用英特尔 ® 超线程技术。有关英特尔 ® 超线程技术的更多信息，请参阅
http://www.intel.com/technology/platform-technology/hyper-threading/
注: 英特尔 ® HT 技术可能并非在所有 SKU 上都可用。
2.4.6 英特尔 ® 睿频加速技术 2.0

英特尔 ® Turbo Boost 技术 2.0 允许处理器 IA 内核 / 处理器显卡内核在低于电源、温度的情况下自动
运行速度超过处理器 IA 核心基本频率 / 处理器图形基本频率，和当前限制。英特尔 ® 涡轮增压技术
2.0 功能旨在提高多线程和单线程工作负载的性能。
与上一代产品相比，英特尔 ® 涡轮增压技术 2.0 将提高应用功率与 TDP 的比率，并在短期内将功率

提高到高达 PL2 的 TDP 之上。因此，设计得低于热设计指南的热解决方案和平台冷却可能会遇到热
和性能问题，因为更多应用往往会在很长一段时间内以最大功率限制运行。
注: 英特尔 ® 涡轮增压技术 2.0 可能并非在所有 SKU 上都可用。
2.4.6.1 英特尔 ® 涡轮增压技术 2.0 功率监控

在涡轮模式下工作时，处理器会监控自己的功率，并调整处理器和图形频率，以在热显著时间段内
将平均功率保持在限制内。处理器估计封装上所有组件的封装功率。如果工作负载导致温度超过程
序温度限制，处理器将使用自适应热监视器保护自己。
2.4.6.2 英特尔 ® 涡轮增压技术 2.0 功率控制

英特尔 ® 涡轮增压技术 2.0 功率控制说明如下部分和图所示。多个控件同时运行，允许针对多个系统
热和功率限制进行自定义。这些控件允许在系统约束范围内进行涡轮优化，并且可通过 MSR、
MMIO 和 PECI 接口进行访问。
2.4.6.3 英特尔 ® 涡轮增压技术 2.0 频率

要确定活动处理器 IA 内核中的最高性能频率，处理器会考虑以下因素：
• 在 C0 状态下运行的处理器 IA 内核数。
• 估计处理器 IA 内核电流消耗和 ICCMax 设置。
• 估计封装之前和当前功耗和涡轮功率限制。
• 包装温度。
38 数据表，第 1 卷，共 2 卷
技术
任何这些因素都会影响给定工作负载的最大频率。如果达到功率、电流或热限，处理器将自动降低
频率以保持在 TDP 限制内。仅当操作系统请求 P0 状态时，涡轮处理器频率才处于活动状态。有关 P
状态和 C 状态的详细信息，请参阅。章节 3, “ 电源管理 ”
2.4.7 增强型英特尔 SpeedStep® 技术

增强的英特尔 SpeedStep® 技术使操作系统能够控制和选择 P 状态。以下是增强型英特尔速度步 ®
技术的主要功能：
• 多个频率和电压点，可实现最佳性能和电源效率。这些操作点称为 P 状态。
• 频率选择是通过写入处理器 MSR 来控制的软件。电压根据所选频率和有源处理器 IA 内核的数量
进行优化。
— 一旦确定电压，PLL 就会锁定到目标频率。
— 所有有源处理器 IA 内核具有相同的频率和电压。在多核处理器中，选择所有活动 IA 内核中
请求的最高频率 P 状态。
— 随时接受软件请求的转换。如果正在进行以前的转换，则新转换将延迟到上一个转换完成。
• 处理器在内部控制电压斜率，以确保无毛刺过渡。
注: 由于 P 状态之间的转换延迟较低，因此每秒可以进行大量转换。
2.4.8 英特尔 ® 速度换档技术

英特尔 ® 速度转换技术是一种由硬件控制频率的节能方法，而不是依靠操作系统控制。操作系统知
道可用的硬件 P 状态并请求所需的 P 状态，或者它可以让硬件确定 P 状态。操作系统请求基于其工
作负载要求和对处理器功能的认识。处理器决策基于不同的系统约束，例如：工作负载需求、热限
制，同时考虑操作系统要求的最小和最高级别以及性能的活动窗口。
2.4.9 英特尔 ® 高级矢量扩展 2 （英特尔 ® AVX2）

英特尔 ® 高级矢量扩展 2.0 （英特尔 ® AVX2）是英特尔指令集的最新扩展。英特尔 ® AVX2 扩展了
英特尔 ® 高级矢量扩展（英特尔 ® AVX）与 256 位整数指令、浮点融合乘法（FMA）指令和收集操
作。256 位整数矢量有利于数学、编解码器、图像和数字信号处理软件。FMA 提高了人脸检测、专
业成像和高性能计算的性能。收集操作增加了许多应用程序的矢量化机会。除了矢量扩展之外，这
一代英特尔处理器还添加了新的位操作指令，这些指令在压缩、加密和通用软件中非常有用。
有关英特尔 ® AVX 的更多信息，请参阅 http://www.intel.com/software/avx
英特尔 ® 高级矢量扩展（英特尔 ® AVX）旨在实现某些整数和浮点操作的更高吞吐量。由于处理器

功率特性不同，使用 AVX 指令可能会导致 a）部件在基本频率以下工作 b）英特尔 ® 涡轮增压技术
2.0 的某些部件未达到任何或最大涡轮频率。性能因硬件、软件和系统配置而异，用户应咨询系统制
造商以获取更多信息。
英特尔 ® 高级矢量扩展是指英特尔 ® AVX、英特尔 ® AVX2 或英特尔 ® AVX-512。
有关英特尔 ® AVX 的更多信息，请参阅 https://software.intel.com/en-us/isa-extensions/intel-

avx。
注: 英特尔 ® AVX 和 AVX2 技术可能并非在所有 SKU 上都可用。
2.4.10 英特尔 ® 64 架构 x2APIC

x2APIC 体系结构扩展了为中断传递提供关键机制的 xAPIC 体系结构。此扩展主要是为了提高处理器
的可寻址性。
数据表，第 1 卷，共 2 卷 39
技术
具体来说，x2APIC：
• 保留与 xAPIC 体系结构兼容的所有关键元素：
— 交付模式
— 中断和处理器优先级
— 中断源
— 中断目标类型
• 提供扩展以扩展逻辑和物理目标模式的处理器可寻址性
• 添加新功能以提高中断传递的性能
• 降低基于链接的体系结构上的逻辑目标模式中断传递的复杂性
x2APIC 架构通过 xAPIC 提供的关键增强功能如下：

• 支持两种操作模式，为未来的平台创新提供向后兼容性和可扩展性：
— 在 xAPIC 兼容模式下，APIC 寄存器通过内存映射接口访问到 4K 字节页，与 xAPIC 体系结
构相同。
— 在 x2APIC 模式下，APIC 寄存器通过特定于型号的寄存器（MSR）接口进行访问。在此模
式下，x2APIC 体系结构显著提高了处理器的可寻址性，并在中断传递方面提供了一些增强
功能。
• 在 x2APIC 模式下，处理器可寻址性范围增加：
— 物理 xAPIC ID 字段从 8 位增加到 32 位，允许中断处理器在物理目标模式下高达 4G-1 处理
器的可寻址性。x2APIC 架构的处理器实现可以以软件透明的方式支持小于 32 位。
— 逻辑 xAPIC ID 字段从 8 位增加到 32 位。32 位逻辑 x2APIC ID 被划分为两个子字段 - 群集
中的 16 位群集 ID 和 16 位逻辑 ID。因此，（2+20）- 16）处理器可以在逻辑目标模式下寻
址。处理器实现可以支持少于 16 位的群集 ID 子字段和逻辑 ID 子字段在软件无关的方式。
• 更高效的 MSR 接口访问 APIC 寄存器：
— 为了增强处理器间和自导中断传递以及虚拟化本地 APIC 的能力，APIC 寄存器集只能通过
基于 MSR 的接口在 x2APIC 模式下访问。xAPIC 使用的内存映射 IO （MMIO）接口在
x2APIC 模式下不受支持。
• 对访问 APIC 寄存器的语义进行了修订，以简化系统软件对常用 APIC 寄存器的编程。具体而
言，已修改使用中断命令寄存器（ICR）和中断结束（EOI）寄存器的软件语义，以便更有效
地传递和调度中断。
• x2APIC 扩展通过在 "x2APIC" 模式下启用本地 x2APIC 单元，可供系统软件使用。为了从
x2APIC 功能中获益，需要新的操作系统和新的 BIOS，并且特别支持 x2APIC 模式。
• x2APIC 架构为 xAPIC 架构提供了向后兼容性，并为未来的英特尔平台创新提供了可扩展的正向
扩展。
注: 英特尔 ® x2APIC 技术可能并非在所有 SKU 上都可用。
有关详细信息，请参阅英特尔 ® 64 体系结构 x2APIChttp://www.intel.com/products/processor/

manuals/ 规范。
2.4.11 英特尔 ® 事务同步扩展（英特尔 ® TSX-NI）

英特尔 ® 事务同步扩展（英特尔 ® TSX-NI）提供一组指令集扩展，允许程序员指定用于事务同步的
代码区域。程序员可以使用这些扩展来实现细粒度锁定的性能，同时实际使用粗粒度锁进行编程。
有关英特尔 ® TSX-NI 的详细信息，请参阅英特尔 ® 64 体系结构软件开发人员手册，第 2 卷：
注: 在电话 ® TSX-NI 可能并非在所有 SKU 上都可用。
40 数据表，第 1 卷，共 2 卷
技术
2.4.12 英特尔 ® GNA （GMM 和神经网络加速器）

GNA 代表 GAussian 混合模型和 N 耳膜网络 A 加速器
GNA 用于处理语音识别，而无需用户训练序列。GNA 旨在卸载处理器内核和系统内存，完成复杂的

语音识别任务，并提高语音识别精度。GNA 旨在每秒计算数百万高斯概率密度函数，无需加载处理
器内核，同时保持低功耗。
C P U C P U
C o re 0 C o re 1
DRAM
Memory Bus
C P U C P U
C o re 2 C o re 3
Memory Bus
SR A M G N A
D SP
2.4.13 高级矢量扩展 512 位（英特尔 ® AVX-512）

英特尔 ® AVX 支持范围扩大为 512 位 SIMD 操作。程序可以在 512 位矢量中打包 8 个双精度和 16
个单精度浮动数字，以及 8 个 64 位和 16 个 32 位整数。这样，英特尔 ® AVX/AVX2 只需一条指令
即可处理的数据元素数量是英特尔 ® SSE 的四倍。
英特尔 ® AVX-512 指令非常重要，因为它们为最苛刻的计算任务提供了更高的性能。英特尔 ® AVX-

512 指令通过在指令功能设计中包含前所未有的丰富度，提供了最高级别的编译器支持。
英特尔 ® AVX-512 功能包括 32 个矢量寄存器，每个 512 位宽和 8 个专用掩码寄存器。英特尔 ®

AVX-512 是一个灵活的指令集，包括支持广播、嵌入式掩蔽以实现预置、嵌入式浮点舍入控制、嵌
入式浮点故障抑制、散射指令、高速数学指令，以及大位移值的紧凑表示。
英特尔 ® AVX-512 与英特尔 ® AVX 的兼容性级别比之前向 SIMD 操作的新宽度过渡更强大。与英特

尔 ® SSE 和英特尔 ® AVX 不同，在性能不差的情况下，英特尔 ® AVX 和英特尔 ®avX-512 指令的混
合不受处罚。英特尔 ® AVX 将 YMM0-YMM15 地图注册到英特尔 ® AVX-512 寄存器 ZMM0-
ZMM15 （在 x86-64 模式下），非常类似于英特尔 ® SSE 注册到英特尔 ® AVX 寄存器。因此，在支
持英特尔 ® AVX-512 的处理器中，英特尔 ® AVX 和英特尔 ® AVX2 指令在前 16 个 ZMM 寄存器的较
低 128 位或 256 位上运行。
英特尔 ® AVX-512 说明在英特尔 ® 体系结构指令集扩展编程参考（未来体系结构）中记录：
https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
英特尔 ® AVX-512 具有多个扩展，CPUID 已增强以公开。

• AVX512F （基础）- 使用 EVEX 编码方案扩展大多数基于 32 位和 64 位的 AVX 指令，以支持
512 位寄存器、操作掩码、参数广播以及嵌入式舍入和异常控制
数据表，第 1 卷，共 2 卷 41
技术
• AVX512CD （冲突检测）- 高效的冲突检测，允许将更多循环矢量化

• AVX512BW （字节和字）- 扩展 AVX-512 以涵盖 8 位和 16 位整数操作
• AVX512DQ （双字和四字）- 扩展 AVX-512 以涵盖 32 位和 64 位整数操作
• AVX512VL （矢量长度）- 扩展大多数 AVX-512 操作，以在 XMM （128 位）和 YMM （256
位）寄存器上操作
• AVX512IFMA （整数融合乘法 - 添加）- 使用 52 位精度融合整数的乘法相法
• AVX512VBMI （矢量字节操作指令）- 添加 AVX-512BW 中不存在的矢量字节排列指令
• AVX512VBMI2 （矢量字节操作指令 2）- 添加字节 / 字加载，存储并串联带移位
• VPOPCNTDQ - 设置为 1 的位数
• VPCLMULQDQ - 四字的无携带乘法
• AVX-512VNNI （矢量神经网络指令）- 用于深度学习的矢量指令
• AVX512GFNI （加卢瓦场新指令）- 用于计算加卢瓦场的矢量指令
• AVX512VAES （矢量 AES 指令）- AES 编码的矢量指令
• AVX512BITALG （位算法）- 字节 / 字位操作指令扩展 VPOPCNTDQ
注: 英特尔 ® AVX-512 可能并非在所有 SKU 上都可用。
2.4.14 缓存行写回（CLWB）

将包含从缓存一致性域中缓存层次结构的任何级别的内存操作数指定的线性地址的缓存行（如果
脏）写回内存。行可以保留在缓存层次结构中的非修改状态。在缓存层次结构中保留行是一种性能
优化（由硬件视为提示），以减少后续访问中缓存未命中的可能性。硬件可以选择在缓存层次结构
中的任何级别保留行，在某些情况下，可能会使缓存层次结构中的行无效。源操作数是字节内存位
置。
CLWB 指令在英特尔 ® 体系结构指令集扩展编程参考（未来体系结构）中记录：
https://software.intel.com/sites/default/files/managed/b4/3a/319433-024.pdf
2.5 英特尔 ® 图像处理单元（英特尔 ® IPU）

2.5.1 平台映像基础架构
平台映像基础结构基于以下硬件组件：
• 摄像机子系统：位于系统盖内，包含 CMOS 传感器、闪光灯、LED、I/O 接口（MIPI® CSI-2 和
I2C+）、对焦控制和其他组件。
• 摄像机 I/O 控制器：I/O 控制器位于处理器中，包含 MIPI-CSI2 主机控制器。主机控制器是 PCI
设备（独立于议会联盟设备）。CSI-2 HCI 将外部映像中的成像数据引入系统，并使用 I2C 为映
像提供命令和控制通道。
• 英特尔 ® 议会联盟（图像处理单元）：议会联盟处理拜耳传感器捕获的原始图像。结果图像由
静止摄影和视频捕获应用程序（JPEG、H.264 等）使用。
42 数据表，第 1 卷，共 2 卷
技术
图 2-5. 处理器摄像头系统
Camera Subsystem 1
Flash LED Privacy LED
CSIǦ2
Sensor Module
Camera Control Logic
IPU4 PMIC
Input Subsystem
Processor’s
ISP
MIPI* CSI-2
I2C (A)
Interfaces
PCH
Camera Subsystem 2
I2C (B) Camera Subsystem 3
Camera Subsystem 4
2.5.2 英特尔 ® 图像处理单元（英特尔 ® IPU）

英特尔 ® IPU 是处理器上的嵌入式摄像机子系统硬件组件，它利用可编程 VLIW （很长的指令字）
SIMD 矢量处理器（硬件）以高质量处理视频和静止图像，同时消耗低功耗固定功能管道（加速
器），3 个标量处理器等。硬件加速器和计算功能的组合允许后期更改所需的灵活性和修补能力，并
允许处理器支持未来的传感器技术，同时保持电源和性能。
2.6 调试技术
2.6.1 英特尔 ® 处理器跟踪
英特尔 ® 处理器跟踪（英特尔 ® PT）是添加到英特尔 ® 体系结构中的跟踪功能，用于软件调试和分
析。英特尔 ® PT 提供更精确的软件控制流和计时信息的功能，对软件执行的影响有限。这增强了调
试软件崩溃、挂起或其他异常以及响应能力和短期性能问题的能力。
英特尔 ® VTune ™ 用于系统的放大器和英特尔 ® 系统调试器是英特尔 ® 系统工作室 2015 （和更新）

产品的一部分，该产品包括新的调试和跟踪功能的更新，包括英特尔 ® PT 和英特尔 ® 跟踪中心。
英特尔 ® 系统工作室 2015 可在 https://software.intel.com/en-us/system-studio 下载。
支持英特尔 ® PT 的 Linux® 性能实用程序的更新可在 https://github.com/virtuoso/linux-perf/tree/

intel_pt 下载。它需要重建内核和 perf 实用程序。
§ §
数据表，第 1 卷，共 2 卷 43
电源管理
3 电源管理
本章提供有关以下电源管理主题的信息：
• 高级配置和电源接口（ACPI）状态
• 处理器 IA 核心电源管理
• 集成内存控制器（IMC）电源管理
• 处理器图形电源管理
图 3-1. 处理器电源状态
G0 – Working
S0 – Processor powered on
C0 – Active mode
P0
Pn
C2
C3
C6
C7
C8
C9
C10
G1 – Sleeping
S3 cold – Sleep – Suspend To Ram (STR)
S4 – Hibernate – Suspend To Disk (STD), Wakeup on PCH
G2 – Soft Off
S5 – Soft Off – no power,Wakeup on PCH
G3 – Mechanical Off
* Note: Power states availability may vary between the different SKUs
数据表，第 1 卷，共 2 卷 45
电源管理
3.1 支持高级配置和电源接口（ACPI）状态

本节介绍处理器支持的 ACPI 状态。
表 3-1. 系统状态
状态说明
G0/S0/C0 完全打开：CPU 操作。可以关闭单个设备以节省电源。不同的 CPU 操作级别由 Cx 状态定义。
GO/S0/Cx Cx 状态：CPU 管理 C 状态本身，可以处于低功耗状态
挂起到 RAM （STR）：系统上下文在系统 DRAM 中维护，但非关键电路的电源关闭。内存将保留，并继

G1/S3 续刷新。所有外部时钟关闭 ;RTC 时钟和内部环形振荡器时钟仍在切换。
在 S3 中，SLP_S3 信号保持断言，SLP_S4 和 SLP_S5 处于非活动状态，直到唤醒发生。
挂起到磁盘（STD）：系统的上下文在磁盘上维护。然后关闭系统的所有电源，但恢复所需的逻辑除外。
G1/S4 外部看起来与 S5 相同，但可能具有不同的唤醒事件。
在 S4 中，SLP_S3 和 SLP_S4 都保持断言状态，而 SLP_S5 处于非活动状态，直到唤醒发生。
软关闭：系统上下文未维护。除重新启动所需的逻辑外，所有电源均已关闭。醒来时需要完全启动。
G2/S5
此处，SLP_S3、SLP_S4 和 SLP_S5 都处于活动状态，直到唤醒发生。
机械关闭：系统上下文未维护。除 RTC 外，所有电源均关闭。不可能发生 " 唤醒 " 事件，因为系统没有任

G3 何电源。如果用户取出电池、关闭机械开关，或者系统电源处于不足以为 " 唤醒 " 逻辑供电的水平，则会
出现此状态。当系统电源返回时，转换将依赖于进入 G3 之前的状态。
表 3-2. 集成内存控制器（IMC）状态

状态说明
通电 CKE 断言。活动模式。
预充电电源关闭 CKE 取消断言（不是自刷新），所有银行都关闭。
活动电源关闭 CKE 取消断言（非自刷新），至少一个银行处于活动状态。
自刷新使用设备自刷新进行 CKE 取消断言。
表 3-3. G、S 和 C 接口状态组合

全球（G）状睡眠（S）状处理器包（C）
处理器状态系统时钟说明
态态状态
G0 S0 C0 完全打开亮着完全打开
G0 S0 C2 深度睡眠亮着深度睡眠
G0 S0 C3 深度睡眠亮着深度睡眠
G0 S0 C6/C7 深度断电亮着深度断电
G0 S0 C8/C9/C10 关闭亮着更深的断电
Power off （关
G1 S3 关闭关闭，RTC 除外挂起到 RAM
机）
Power off （关
G1 S4 关闭关闭，RTC 除外挂起到磁盘
机）
Power off （关
G2 S5 关闭关闭，RTC 除外软关闭
机）
Power off （关
G3 不适用关闭 Power off （关机）硬关闭
机）
3.2 处理器 IA 核心电源管理

在执行代码时，增强的英特尔 SpeedStep® 技术和英特尔速度换档 ® 技术根据工作负载优化处理器
的 IA 核心频率和电压。每个频率和电压工作点都由 ACPI 定义为 P 状态。当处理器不执行代码时，
它将处于空闲状态。低功率空闲状态由 ACPI 定义为 C 状态。一般来说，更深的电源 C 状态有更长的
进入和退出延迟。
46 数据表，第 1 卷，共 2 卷
电源管理
3.2.1 操作系统 /HW 受控 P 状态

3.2.1.1 增强的英特尔速度步进 ® 技术
增强的英特尔 ® 速度步 ® 技术使操作系统能够控制和选择 P 状态。有关详细信息，请参阅。节 2.4.7,
“ 增强型英特尔 SpeedStep® 技术 ”
3.2.1.2 英特尔 ® Speed Shift Technology

英特尔 ® 速度转换技术是一种由硬件控制频率的节能方法，而不是依靠操作系统控制。有关详细信
息，请参阅节 2.4.8, “ 英特尔 ® 速度换档技术 ”。
3.2.2 低功耗空闲状态
当处理器空闲时，使用低功耗空闲状态（C 状态）来节省电量。对于数值较高的 C 状态，会采取更
多节能措施。然而，更深的 C 状态有更长的退出和进入延迟。C 状态的分辨率出现在线程、处理器
IA 内核和处理器包级别。如果启用了英特尔 ® 超线程技术，则线程级 C 状态可用。
Caution: 除非启用所有低功耗空闲状态，否则无法确保长期可靠性。
图 3-2. 处理器 IA 内核的空闲电源管理细分
Thread 0 Thread 1 Thread 0 Thread 1
Core 0 State Core N State
Processor Package State
虽然单个线程可以请求低功耗 C 状态，但仅在处理器 IA 核心 C 状态解析后才会执行节能操作。处理

器 IA 核心 C 状态由处理器自动解析。对于线程和处理器 IA 核心 C 状态，在进入任何其他 C 状态之
前，需要转换到 C0 状态和从 C0 状态转换。
3.2.3 请求低功耗空闲状态
请求低功耗空闲状态的主要软件接口通过带有子状态提示的 MWAIT 指令和 HLT 指令（对于 C1 和
C1E）。但是，软件可能会使用传统方法 I/O 从 ACPI 定义的处理器时钟控制寄存器（称为 P_LVLx）
进行 C 状态请求。这种请求 C 状态的方法为使用 I/O 读取启动 C 状态转换的操作系统提供了旧版支
持。
对于旧版操作系统，P_LVLx I/O 读取在处理器内转换为等效的 MWAIT C 状态请求。因此，P_LVLx

读取不会直接导致对系统的 I/O 读取。该功能称为 I/O MWAIT 重定向，应在 BIOS 中启用。要启用
它，请参阅相应的处理器系列 BIOS 规范。
数据表，第 1 卷，共 2 卷 47
电源管理
BIOS 可以写入 PMG_IO_CAPTURE MSR 的 C 状态范围字段，以限制捕获的 I/O 地址范围，并模拟

MWAIT 类似功能。任何超出此范围的 P_LVLx 读取不会导致 I/O 重定向到 MWAIT （Cx），就像请
求一样。它们像正常的 I/O 指令一样通过。
当使用 P_LVLx I/O 指令时，无法定义 MWAIT 子状态。如果使用 I/O MWAIT 重定向，则 MWAIT 子
状态始终为零。默认情况下，P_LVLx I/O 重定向启用 EFLAGS 上的 MWAIT" 中断 "。IF' 功能可触发
中断唤醒，即使中断被 EFLAGS 屏蔽。如果。
3.2.4 处理器 IA 核心 C 状态规则

以下是所有处理器 IA 核心 C 状态的一般规则，除非另有说明：
• 处理器 IA 核心 C 状态由最低数字线程状态确定（例如线程 0 请求 C1E，而线程 1 请求 C6 状
态，从而导致处理器 IA 核心 C1E 状态）。请参阅 G、S 和 C 接口状态组合表。
• 在：
— 发生中断
— 如果使用 MWAIT/ 时间 MWAIT 指令输入状态，则访问受监视地址
— 与 " 时间 "MWAIT 指令对应的截止时间到期
• 定向到单个线程的中断仅唤醒该线程。
• 如果处理器 IA 内核中的任何线程处于活动状态（处于 C0 状态），则内核的 C 状态将解析为
C0。
• 进入处理器包的任何中断都可能唤醒任何处理器 IA 内核。
• 系统重置将重新初始化所有处理器 IA 内核。
表 3-4. 核心 C 状态
核心 C 状
C 状态请求指令说明
态
C0 不适用正在执行代码的处理器 IA 内核的正常运行状态
C1 MWAIT （C1）自动停止 - 核心执行已停止，自动时钟门控（C0 状态的包）
C1E MWAIT （C1E）核心 C1 = 最低频率和电压工作点（在 C0 状态下封装）
MWAIT （C6/7/7s/ 处理器 IA，将其 L1 指令缓存、L1 数据缓存和 L2 缓存刷新到 LLC 共享缓存内核，在降

C6-C10 C8/9/10）或 IO 读取低 IA 内核电压之前将其体系结构状态保存到 SRAM，如果可能，也可以将其减少到
+P_LVL3/4/5/6/7/8 0V。核心时钟已关闭。
核心 C 状态自动降级
一般来说，较深的 C 状态，如 C6 或 C7，有长时间的延迟，并且有更高的能量进入 / 退出成本。当

更深的 C 状态的进入 / 退出频率较高时，由此产生的性能和能量惩罚变得显著。因此，不正确或低
效地使用更深的 C 状态会对电池寿命和空闲电源产生负面影响。为了在更深的 C 状态中增加驻留时
间并延长电池寿命和空闲电源，处理器支持 C 状态自动降级。
C 状态自动降级：
• C7/C6 到 C1/C1E
将处理器 IA 内核从 C6/C7 降级到 C1/C1E 的决定基于每个处理器 IA 内核的即时驻留历史记录。在每

个处理器 IA 核心 C6/C7 请求时，处理器 IA 核心 C 状态将降级为 C1，直到建立足够的驻留量。此
时，允许处理器 IA 内核进入 C6 或 C7。如果处理器 IA 内核上经历的中断速率较高，并且处理器 IA
内核很少处于此类中断之间的深度 C 状态，则处理器 IA 内核可以降级为 C1 状态。
默认情况下，此功能处于禁用状态。BIOS 应在 PMG_CST_CONFIG_CONTROL 寄存器中启用它。

自动降级策略也由此寄存器配置。
48 数据表，第 1 卷，共 2 卷
电源管理
3.2.5 包装 C 状态
处理器支持 C0、C2、C3、C6、C7、C8、C9 和 C10 封装状态。以下是包 C 状态条目的一般规则的
摘要。除非另有说明，否则这些适用于所有包 C 状态：
• 包 C 状态请求由所有处理器 IA 内核中最低的数值处理器 IA 核心 C 状态确定。
• 处理器根据处理器 IA 内核空闲电源状态和平台组件的状态自动解析包 C 状态。
— 如果平台不授予处理器输入请求的包 C 状态的权限，则每个处理器 IA 内核的空闲电源状态
可能低于包。
— 该平台可允许在处理器中实现额外的功耗节省。
— 对于包 C 状态，处理器在输入任何其他 C 状态之前不需要输入 C0。
— 进入包 C 状态可能会受到自动降级，也就是说，如果处理器使用启发式方法确定更深的 C
状态导致更高的功率，则处理器可能会将包保留在更深的包 C 状态中，然后由操作系统请
求 / 性能。
当检测到中断事件时，处理器退出包 C 状态。根据中断事件的类型，处理器执行以下操作：
• 如果收到处理器 IA 核心中断事件，则目标处理器 IA 内核将激活，中断事件消息将转发到目标处
理器 IA 内核。
— 如果未屏蔽中断事件，则目标处理器 IA 内核将进入处理器 IA 核心 C0 状态，处理器进入包
C0。
— 如果屏蔽中断事件，处理器将尝试重新输入其以前的包状态。
• 如果中断事件是由于内存访问或窥探请求，
— 但是平台没有请求将处理器保持在更高的包 C 状态，该包返回到其以前的 C 状态。
— 平台请求更高的电源 C 状态，内存访问或窥探请求被服务，并且包保持高功率 C 状态。
图 3-3. 包 C 状态进入和退出
Package C0
Package
C2
Package C3 Package C6 Package C7 Package C8 Package C9 Package C10
表 3-5. 包装 C 状态 ( 表 1 页，共 2 页 )
包 C 状态说明依赖
C0 处理器活动状态 -
数据表，第 1 卷，共 2 卷 49
电源管理
表 3-5. 包装 C 状态 ( 表 2 页，共 2 页 )
包 C 状态说明依赖
软件无法明确要求。
内存路径可能已打开。
在以下情况时，处理器将进入包 C2：
• 从包 C0 过渡到深包 C 状态或从深包 C 状态过
渡到包 C0。
• RC6 中请求的所有 IA 内核或更深的处理器图形所有处理器 IA 内核均位于 C6 或更深的处理器中。
C2 内核，但有一些约束（LTR、在不久的将来编 RC6 中的处理器图形内核。
程计时器事件等）阻止进入任何比 C2 状态更深
的状态。
• 所有 IA 内核请求 C6 或更深的 + RC6 中的处理
器图形内核，但收到设备内存访问请求。完成
所有未完成的内存请求后，处理器将转换回更
深的包 C 状态。
所有处理器 IA 内核均位于 C6 或更深的处理器中。

RC6 中的处理器图形。
• C6 或更深的 IA 内核 + RC6 中的处理器图形内
C3 内存在自刷新，内存时钟停止。
核。
LLC 可以刷新和关闭
• 平台组件 / 设备允许输入包 C3 的正确 LTR。
在以下情况时，处理器将进入包 C6：封装 C3。

• C6 或更深的 IA 内核 + RC6 中的处理器图形内 BCLK 已关闭。
C6 核。 IMVP VRs 电压降低 /PSx 状态是可能的。
封装 C6。
如果所有 IA 内核都请求 C7。
C7 LLC 方式可能会刷新，直到它被清除。
核。
如果整个 LLC 被刷新，电压将从 LLC 被移除。
在以下情况时，处理器将进入包 C7：包装 C6
• C7S 或更深的 IA 内核和 RC6 中的处理器图形如果所有 IA 内核请求 C7S，LLC 在一个步骤中刷新，电
C7S 内核。压将从 LLC 中移除。
• 平台组件 / 设备允许输入包 C7S 的正确 LTR。
C8 包 C7 + LLC 应立即刷新。
核。
包装 C8。
C9 或更深的所有 IA 内核。
C9 以 PSR 显示或关闭电源 1。
核。
VCCIO 保持打开状态。
包 C9。
PS4 或 LPM 处的所有 VR。
• C10 + RC6 中的处理器图形内核中的所有 IA 内
C10 水晶时钟关闭。
核。
TCSS 可能进入最低电源状态（TC 冷）2
注:
1. " 在 PSR 中显示 " 仅基于单个嵌入式面板配置和面板支持 PSR 功能。
2. 在包 C10 时，当没有连接到任何 TCSS 端口的设备时，TCSS 可以进入 TC 冷。
包 C 状态自动降级
处理器可能会将包 C 状态降级为较浅的 C 状态，例如，它而不是进入包 C10，而是降级为包 C8 （如

要求等）。处理器降级包 C 状态的决定基于所需的 C 状态延迟、进入 / 退出能量 / 电源和设备 LTR。
现代待机
50 数据表，第 1 卷，共 2 卷
电源管理
现代待机是一种平台状态。显示超时时，操作系统会要求处理器在 RTD3 （或禁用）处输入封装

C10 和平台设备，以便在空闲时实现低功耗。现代待机需要正确的 BIOS 和操作系统配置。
动态 LLC 大小调整
当所有处理器 IA 内核请求 C7 或更深的 C 状态时，内部启发式会动态刷新 LLC。一旦处理器 IA 内核

进入深度 C 状态，具体取决于其 MWAIT 子状态请求，LLC 要么一次逐渐刷新 N 向，要么一次刷新所
有。当处理器 IA 内核退出到 C0 状态时，LLC 会根据内部启发式逐步扩展。
3.2.6 包 C 状态和显示分辨率
集成的图形引擎具有位于系统内存中的帧缓冲区。更新显示时，图形引擎将从系统内存中获取显示
数据。不同的屏幕分辨率和刷新率具有不同的内存延迟要求。这些要求可能会限制处理器可以输入
的最深层包 C 状态。可能影响最深层包 C 状态的其他元素如下：
• 显示屏打开或关闭
• 单显示器或多显示器
• 本机或非本机分辨率
• 面板自刷新（PSR）技术
注: 显示分辨率不是影响处理器可能进入的最深层包 C 状态的唯一因素。设备延迟、中断响应延迟和核
心 C 状态是影响处理器可以进入的最终包 C 状态的其他因素。
下表列出了显示分辨率和最深的可用包 C-State。实际结果会有所不同。该表显示了最深的可能包 C
状态。系统工作负载、系统空闲以及交流或直流电源也会影响最深的可能包 C 状态。
表 3-6. 最深的封装 C 状态可用

Y/U 处理器系列 1，2
解决方案显示数已启用 PSR PSR 已禁用
800x600 60Hz 单 PC10 PC8
1024x768 60Hz 单 PC10 PC8
1280x1024 60Hz 单 PC10 PC8
1920x1080 60Hz 单 PC10 PC8
1920x1200 60Hz 单 PC10 PC8
1920x1440 60Hz 单 PC10 PC8
2048x1536 60Hz 单 PC10 PC8
2560x1600 60Hz 单 PC10 PC8
2560x1920 60Hz 单 PC10 PC8
2880x1620 60Hz 单 PC10 PC8
2880x1800 60Hz 单 PC10 PC8
3200x1800 60Hz3 单 PC10 PC8
3200x2000 60Hz3 单 PC10 PC8
3840x2160 60Hz3 单 PC10 PC8
4096x2160 60Hz3 单 PC10 PC8
5120x3200 60Hz3 单 PC10 PC8
注:
1. 所有深层状态都带有 " 显示打开 "。
2. 最深的 C 状态具有方差，依赖于各种参数，如软件和平台设备。
数据表，第 1 卷，共 2 卷 51
电源管理
3.3 处理器图形电源管理
3.3.1 内存节省技术
3.3.1.1 英特尔 ® 快速内存电源管理（英特尔 ® RMPM）
英特尔 ® 快速内存电源管理（Intel® RMPM）在处理器处于封装 C3 或更深的电源状态时，有条件地
将内存置于自刷新状态，以使系统在较深的电源状态中保持更长时间，以便内存不保留用于图形内
存。英特尔 ® RMPM 功能取决于图形 / 显示状态（仅在使用处理器图形时相关），以及由其他连接
的 I/O 设备生成的内存流量模式。
3.3.2 显示节能技术
3.3.2.1 英特尔 ® 无缝显示刷新率交换技术（英特尔 ® SDRRS 技术），带 eDP® 端口
英特尔 ® DRRS 提供了一种机制，将监视器置于较慢的刷新速率（更新显示器的速率）。系统足够智
能，知道用户未显示 3D 或媒体（如需要特定刷新率的电影）。该技术在诸如用户处于电池模式执行
电子邮件或其他标准办公室应用程序的情况下，在平面等环境中非常有用。当用户在电池模式下查
看网页或社交媒体网站时，它也很有用。
3.3.2.2 英特尔 ® 自动显示亮度

英特尔 ® 自动显示亮度功能可根据当前环境光环境动态调整背光亮度。此功能要求在面板正面有一
个额外的传感器。传感器接收不断变化的环境光照条件，并将中断发送到英特尔图形驱动程序。根
据 Lux （当前环境光亮度）的变化，可通过 BLC （背光控制）调整新的背光设置。相反，这适用于
明亮的环境。英特尔 ® 自动显示亮度可增加背光设置。
3.3.2.3 平滑亮度
平滑亮度功能能够对屏幕亮度进行细粒度更改。所有支持亮度控制的 Windows® 8 系统都需要支持
平滑亮度控制，并且应支持 101 级亮度控制。除了图形驱动程序更改之外，要使此功能正常工作，
可能只需要进行很少的系统 BIOS 更改。
3.3.2.4 英特尔 ® 显示节能技术（英特尔 ® DPST）6.3

英特尔 ® DPST 技术实现了背光节能，同时保持良好的视觉体验。这是通过自适应增强显示的图像，
同时同时降低背光亮度来实现的。此技术的目标是在降低背光功率级别时提供等效的最终用户感知
图像质量。
1. 操作系统或应用程序生成的原始（输入）映像由英特尔 ® DPST 子系统进行分析。每当检测到
图像属性的有意义的更改时，都会生成对英特尔 ® DPST 软件的中断。（有意义的更改是，当英
特尔 ® DPST 软件算法确定显示图像的亮度、对比度或颜色变化已发生足够的变化时，图像增强
和背光控制需要更改。
2. 英特尔 ® DPST 子系统应用特定于图像的增强功能，以提高图像对比度、亮度和其他属性。
3. 同时应用对背光亮度的相应降低，以生成与原始图像具有类似用户感知质量（如亮度）的图
像。
英特尔 ® DPST 6.3 提高了功耗，而不会对性能产生负面影响。
3.3.2.5 面板自刷新 2 （PSR 2）

面板自刷新功能允许处理器图形内核在帧缓冲区内容不不断更改时进入低功耗状态。此功能在支持
面板自刷新的面板上可用。除了能够支持外，eDP® 面板还应符合 eDP 1.4 标准。PSR 2 添加部分帧
更新，需要符合 eDP® 1.4 的面板。
52 数据表，第 1 卷，共 2 卷
电源管理
3.3.2.6 低功耗单管（LPSP）

低功耗单管是一种节能功能，通过保持非活动管道的电源关闭，有助于节省电力。此功能仅在单个
显示配置中启用，没有任何缩放功能。从第四代英特尔 ® 酷睿™处理器系列开始支持此功能。LPSP
通过在 eDP+ 期间仅启用单个管道来实现，并且仅对显示管道的支持最小。此功能与面板无关，在
单显示模式下可与任何 eDP+ 面板（端口 A）配合使用。
3.3.2.7 英特尔 ® 智能 2D 显示技术（英特尔 ® S2DDDT）

英特尔 ® S2DDT 通过减少显示刷新所需的内存读取来减少显示刷新内存流量。通过减少对 IMC 的访
问，降低了功耗。英特尔 ® S2DDDT 仅在单管道模式下启用。
英特尔 ® S2DDDT 在：
• 显示非常适合压缩的图像，如文本窗口、幻灯片放映等。可怜的例子是 3D 游戏。
• 静态屏幕，如背景中重要部分显示 2D 应用程序、处理器基准测试等的屏幕，或处理器空闲时的
条件。糟糕的示例是全屏 3D 游戏和基准，它们以或接近显示刷新率翻转显示图像。
3.3.3 处理器图形核心节能技术
3.3.3.1 英特尔 ® 图形动态频率
英特尔 ® 涡轮增压技术 2.0 是处理器 IA 内核和图形（图形动态频率）内核在给定部件的保证处理器
和图形频率之上机会性地增加频率和 / 或电压的能力。英特尔 ® 图形动态频率是一项性能功能，它利
用未使用的封装电源和散热来提高应用性能。频率的增加取决于封装中可用的功率和热预算，以及
应用程序对附加处理器或图形性能的需求。处理器 IA 内核控制由嵌入式控制器维护。图形驱动程序
在 P 状态之间动态调整，以保持最佳性能、功率和散热。图形驱动程序将始终将图形引擎置于其尽
可能低的 P 状态。英特尔 ® 图形动态频率需要 BIOS 支持。应提供额外的电力和热预算。
3.3.3.2 英特尔 ® 图形渲染待机技术（英特尔 ® GRST）

英特尔 ® 图形渲染待机技术是一种旨在优化图形部件平均功率的技术。在非活动或基本视频模式期
间，图形渲染引擎将处于睡眠状态或渲染待机（RS）。在渲染待机状态下，图形部分会将 VR （电
压调节器）置于低电压状态。硬件将在进入 RS 状态时将呈现上下文保存到分配的上下文缓冲区，并
在退出 RS 状态时还原呈现上下文。
3.3.3.3 动态 FPS （DFPS）

动态 FPS （DFPS）或动态帧速率控制是提高 3D 工作负载能效的运行时功能。其目的是在不影响用
户体验的情况下限制全屏 3D 应用程序的帧速率。通过限制帧速率，减少了图形引擎上的负载，从而
有机会在较低的速度下运行处理器图形，从而节省电能。此功能适用于两种交流 / 直流模式。
3.4 系统代理增强英特尔速度步 ® 技术
系统代理增强英特尔 SpeedStep® 技术是基于内存利用率的系统代理时钟的动态电压频率缩放。与
处理器内核和封装增强型英特尔速度步 ® 技术不同，系统代理增强型英特尔速度步 ® 技术有三个有
效的操作点。运行轻型工作负载和 SA 增强型英特尔速度步进 ® 技术启用后，DDR 数据速率可能会更
改如下：
在更改 DDR 数据速率之前，处理器将 DDR 设置为自刷新并更改所需的参数。DDR 电压保持稳定且

不变。
BIOS/MRC DDR 在最大、中、分钟频率下进行 DDR 培训，设置 I/O 和定时参数。
Table 5-5, “SA 速度增强速度步长（SA-GV）和齿轮模式频率 ” 请参阅。
数据表，第 1 卷，共 2 卷 53
电源管理
3.5 电压优化
电压优化机会性地降低了功耗，即在给定 PL1 下提高了性能。随着时间的推移，福利会减少。基本
频率或涡轮频率没有变化。在系统验证和调优期间，应禁用此功能，以反映随时间而预期的处理器
功率和性能。
3.6 ROP （平台休息）PMIC

除了分立式稳压器外，英特尔还支持特定的 PMIC （电源管理集成电路）型号，为 ROP 导轨供电。
根据支持电源映射的类型，PMC 通常分为 " 高级 " 或 " 卷 "Rop PPMC。
注: 英特尔支持 ROP PMIC 作为 Y/U 处理器产品线的一部分。
§ §
54 数据表，第 1 卷，共 2 卷
热管理
4 热管理
4.1 Y/U 处理器线路热和功率规格

以下注释适用于表 4-1, “TDP 规格（U/Y 处理器线）”、表 4-2, “ 包装涡轮规格 ” 表 4-3, “ 结温规格 ”
注定义
TDP 和可配置 TDP 值是 SKU 段和配置的结温工作状态限制中的平均功耗，在制造过程中对处理器进行验证，执行关

1
联的英特尔指定的高复杂性工作负载，处理器 IA 核心频率对应于配置和 SKU。
2 TDP 工作负载可能由处理器 IA 核心密集型和图形核心密集型应用程序的组合组成。
3 可以在运行时通过 MSR 写入、使用 MMIO 和 PECI 命令进行修改。
" 涡轮时间参数 " 是一个数学参数（秒的单位），使用能源使用量的移动平均值控制处理器涡轮算法。请勿将 " 涡轮

4
时间参数 " 设置为小于 0.1 秒的值。有关更多信息，节 4.2.1.2, “ 平台电源控制 ” 请参阅。
5 显示的限制是基于涡轮时间参数的平均功率。绝对产品功率可能超过短期或病毒或未特征工作负载下的设定限制。
处理器将控制在指定的功率限制，如中节 2.4.6.1, “ 英特尔 ® 涡轮增压技术 2.0 功率监控 ” 所述。如果在运行时更改

6 了功率值和 / 或 " 涡轮时间参数 "，则算法可能需要很短的时间（大约 3 到 5 倍的 " 涡轮时间参数 "），才能在新的控
制限制下稳定下来。
7 这是硬件默认设置，而不是部件的行为特征。
8 对于可控涡轮工作负载，PL2 限制可能超过 10 毫秒。
9 LPM 功率级别是一种机会型电源，不是保证值，因为用法和实现可能有所不同。
功率限制可能因产品是否支持 "TDP-up" 和 / 或 "TDP- 向下 " 模式而异。默认功率限制可在 PKG_PWR_SKU MSR

10
（614h）中找到。
处理器芯片不能同时达到最大持续功率，因为 2 芯片的估计功率预算之和控制在等于或小于封装 TDP （PL1）限

11
制。
cTDP 下电功率基于 GT2 等效图形配置。cTDP 向下不会减少活动处理器图形 E 的数量，而是依靠电源预算管理

12
（PL1）来实现指定的功率级别。
13 可能因 SKU 而异。
PL2_PL1_1.25 的公式是硬件默认值，但可能不代表处理器性能的最佳值。
14
通过包括电源和热管理功能的优势，PL2 的建议值可以更高。
15 TDP 工作负载不反映各种 I/O 连接情况，如 Thunderbolt。
16 硬件默认为 PL1 Tau_1s，通过包括电源和热管理功能的优势，建议使用 PL1 Tau_28s。
表 4-1. TDP 规格（U/Y 处理器线）( 表 1 页，共 2 页 )

处理器 IA 内核、图处理器 IA 核心频热设计功率
段和包 Configuration 图形核心频率注
形配置和 TDP 率（TDP）[w]
1.2 GHz 至 1.5

可配置 TDP 向上 25
GHz
1.05 GHz 至 1.1
底座 1 GHz 至 1.3 GHz 15
4- 芯 15W GHz
0.7 GHz 至 1.0
可配置 TDP 向下 12/13*
GHz
线性调频 400 MHz 300 MHz 待定

U 处理器线 1,9,10,15
可配置 TDP 向上不适用不适用
底座 1.2GHz 15
2- 芯 15W 0.9 千兆赫
12/13*
可配置 TDP 向下 0.9 千兆赫
数据表，第 1 卷，共 2 卷 55
热管理
表 4-1. TDP 规格（U/Y 处理器线）( 表 2 页，共 2 页 )

处理器 IA 内核、图处理器 IA 核心频热设计功率
段和包 Configuration 图形核心频率注
形配置和 TDP 率（TDP）[w]
1.05 GHz 至 1.1

可配置 TDP 向上 TBD GHz GHz 12
4- 核心
Y 处理器系列底座 1 GHz 至 1.3 GHz 9 1,9,10,11,15
9W
可配置 TDP 向下 TBD MHz 待定
注: + 符号表示近似值。
注: *SKU 依赖
表 4-2. 包装涡轮规格
处理器 IA 内核、
段和包参数 Minimum 硬件默认值最大值单位注
图形配置和 TDP
功率限制 1 时间（PL1 Tau） 0.01 1 448 S

4/2- 芯 GT2 3,4,5,6,
U 处理器线 15 瓦功率限制 1 （PL1）不适用 15 不适用 W 7,8,14,
16
功率限制 2 （PL2）不适用 PL2=PL1=1.25 不适用 W
功率限制 1 时间（PL1 Tau） 0.01 1 448 S

4- 芯 GT2 3,4,5,6,
Y 处理器系列功率限制 1 （PL1）不适用 9 不适用 W 7,8,14,
9W
16
功率限制 2 （PL2）不适用 PL2=PL1=1.25 不适用 W
表 4-3. 结温规格
温度范围 TDP 规格温度范围
段符号封装涡轮参数单位注
Minimum 最大值 Minimum 最大值
U 处理器线 BGA Tj 结温限制 0 100 35 100 1, 2
Y 处理器线 BGA Tj 结温限制 0 100 0 90 oC 1, 2, 3
注:
1. 散热解决方案需要确保处理器温度不超过 TDP 规格温度。
2. 处理器结温由数字温度传感器（DTS）监控。有关 DTS 精度，节 4.2.3.2.1, “ 数字热传感器精度（精度）” 请参阅。
3. 为了 Y 处理器系列符合 90oC TDP 规格温度，TCC 偏移 = 10 和 Tau 值应编程为 MSR 1A2h。建议的 TCC_ 偏移平均 Tau 值为 5s。
4.2 处理器热管理
热解决方案提供组件级和系统级热管理。为了允许基于英特尔处理器的系统实现最佳运行和长期可
靠性，应设计系统 / 处理器散热解决方案，以便处理器：
• 在最大热设计功率（TDP）下保持低于最大结温（TjMAX）规格。
• 符合系统约束，如系统声学、系统皮肤温度和排气温度要求。
注意：本章给出的热规格适用于组件和封装级别，并特别适用于处理器。在指定限制之外操作处理器可能
会导致处理器和系统中其他组件永久损坏。
56 数据表，第 1 卷，共 2 卷
热管理
4.2.1 热量考虑因素
处理器 TDP 是处理器散热解决方案设计时应使用的最大持续功率。TDP 是本文档中指定的功耗和结
温工作状态限制，在执行英特尔指定的几乎最坏情况的商用工作负载时，在制造基本配置时验证该
限制 SKU 段。TDP 可能会在短时间内超过，或者如果运行非常高的功率工作负载。
处理器集成了多个处理 IA 内核、图形内核，对于一些 SKU，在单个封装上集成了 PCH。这可能导致

整个封装的配电差异，在设计热解决方案时应考虑。
英特尔 ® 涡轮增压技术 2.0 允许处理器 IA 内核运行速度超过基本频率。只要处理器符合其温度、功

率传输和电流控制限制，就有机会自动调用它。启用英特尔 ® 涡轮增压技术 2.0 时：
• 由于处理器将尝试利用处理器封装中估计的可用能源预算来最大限度地提高性能，因此应用程
序应更频繁地运行到 TDP。
• 处理器可能会在短时间内超过 TDP，以利用热解决方案中的任何可用热电容。此类操作的持续
时间和时间可能受处理器内平台运行时可配置寄存器的限制。
• 图形峰值频率操作基于仅一个图形域（GT/GTx）处于活动状态的假设。此定义类似于 IA 核心
Turbo 概念，即当只有一个 IA 内核处于活动状态时，可以达到峰值涡轮频率。根据应用的工作
负载和图形域之间的分布情况，用户可能无法观察到给定工作负载或基准的峰值图形频率。
• 热解决方案和平台冷却设计得低于热设计指南，可能会遇到热和性能问题。
注: 英特尔 ® 涡轮增压技术 2.0 可用性可能因不同 SKU 而异。
4.2.1.1 封装电源控制
PL1、PL2、PL3、PL4 和 Tau 的封装电源控制设置允许设计人员配置英特尔 ® 涡轮增压技术 2.0，
以匹配平台电源传输和封装热解决方案限制。
• 功率限制 1 （PL1）：不超过的平均功率阈值 - 建议设置为等于 TDP 功率。PL1 的设定不应高
于热解决方案冷却限制。
• 功率限制 2 （PL2）：如果超过阈值，PL2 快速功率限制算法将尝试将峰值限制在 PL2 以上。
• 功率限制 3 （PL3）：如果超过阈值，PL3 快速功率限制算法将尝试通过被动限制频率来限制高
于 PL3 的尖峰的占空比。这是可选设置
• 功率限制 4 （PL4）：不会超过限制，PL4 功率限制算法将抢先限制频率，以防止峰值高于
PL4。
• 涡轮时间参数（Tau）：用于 PL1 指数加权移动平均线（EWMA）功率计算的平均值常数。
注:
1. 英特尔 ® 涡轮增压技术 2.0 的实施只需要配置 PL1、PL1 Tau 和 PL2。
2. 默认情况下禁用 PL3 和 PL4。
数据表，第 1 卷，共 2 卷 57
热管理
图 4-1. 封装电源控制
SOC/Platform Power Limiting Knobs Options Visual

PL41
Duty cycles of power peaks in
this region can be configurable Power
via PL3/PsysPL3 could
peak
PL31/PsysPL31 for up
to
10ms
PL2/PsysPL21 Å Power could

Power in this region can be configured sustain here up to
via PL1 Tau/PsysPL1 Tau ~100s seconds
PL1/PsysPL11 Å Power could
sustain here
forever
Power (Average power)
Time
Note1: Optional Feature, default is disabled
4.2.1.2 平台电源控制
处理器引入了 Psys （平台电源），以增强处理器电源管理。Psys 信号需要来自兼容的充电器电路，
并路由到 IMVP9 （稳压器）。此信号将通过 SVID 向处理器提供与热相关的平台总功耗（处理器和
平台的其余部分）。
当 Psys 信号正确实现时，系统设计人员可以利用 PsysPL1/Tau、PsysPL2 和 PsysPL3 的封装电源

控制设置，实现额外的可管理性，以匹配平台供电和平台热解决方案限制。英特尔 ® 涡轮增压技术
2.0。PsysPL1/tau、PsysPL2 和 PsysPL3 的操作类似于中描述的节 4.2.1.1, “ 封装电源控制 ” 处理
器功率限制。
• 平台功率限制 1 （PsysPL1）：不会超过的平均平台功率阈值 - 建议设置为等于平台热容量。
• 平台功率限制 2 （PsysPL2）：如果超过阈值，PsysPL2 快速功率限制算法将尝试限制
PsysPL2 以上的尖峰。
• 平台功率限制 3 （PsysPL3）：如果超过阈值，PsysPL3 快速功率限制算法将尝试通过被动限
制频率来限制 PsysPL3 以上尖峰的占空比。
• PsysPL1 Tau：用于 PsysPL1 指数加权移动平均线（EWMA）功率计算的平均值常数。
• Psys 信号和相关功率限制 /Tau 是系统设计器的可选选项，默认情况下处于禁用状态。
• Psys 数据不包括充电的功耗。
58 数据表，第 1 卷，共 2 卷
热管理
4.2.1.3 涡轮时间参数（Tau）

涡轮时间参数（Tau）是一个数学参数（秒的单位），用于控制英特尔 ® 涡轮增压技术 2.0 算法。
在最大功率涡轮事件期间，处理器可以维持 PL2 的持续时间超过涡轮时间参数。如果在运行时更改
了功率值和 / 或 Turbo 时间参数，则算法可能需要一些时间才能在新的控制限制下稳定下来。时间
因变化幅度、功率限制和其他因素而异。有一个单独的涡轮时间参数与封装功率控制和平台功率控
制相关联。
4.2.2 可配置 TDP （cTDP）和低功耗模式

可配置 TDP （cTDP）和低功耗模式（LPM）构成一个设计选项，其中处理器的行为和封装 TDP 可
动态调整到所需的系统性能和电源包络。可配置的 TDP 和低功耗模式技术提供了机会，通过可扩展
性、配置和适应性在选定的处理器 SKU 上运行活动工作负载时，可以区分系统设计。使用每种技术
的方案或方法是可自定义的，但通常涉及对方案的 PL1 和相关频率的更改，从而根据系统的使用情
况导致性能变化。技术可以由操作系统电源策略或硬件事件（如系统停靠、翻转开关或按下按钮）
的更改触发（但不限于）。cTDP 和 LPM 设计为动态配置，不需要重新启动操作系统。
注: 可配置的 TDP 和低功耗模式技术不是电池寿命改善技术。
4.2.2.1 可配置 TDP
注: 可配置的 TDP 可用性可能因不同的 SKU 而异。
使用 cTDP，处理器现在能够使用备用处理器 IA 核心基本频率来改变最大持续功率。可配置的 TDP

允许在提供额外冷却或需要更冷、更安静的操作模式的情况下进行操作。
cTDP 由三种模式组成，如下表所示。
表 4-4. 可配置的 TDP 模式

Mode 说明
底座在 SKU 段和表 4-1, “TDP 规格（U/Y 处理器线）” 表 4-3, “ 结温规格 ” 配置中指定的平均功耗和结温

工作状态限制，在执行相关设备时，处理器在制造过程中验证英特尔指定的高复杂性工作负载，处理
器 IA 核心频率对应于配置和 SKU。
TDP 向上特定于 SKU 的处理器 IA 核心频率，其中制造在为 SKU 段指定的操作条件限制集和 T 表 4-1, “TDP 规

格（U/Y 处理器线）” 和表 4-3, “ 结温规格 ” 中可配置 TDP-Up 配置中确认逻辑功能。可配置 TDP 向
上频率和相应的 TDP 高于处理器 IA 核心基本频率和 SKU 段基础 TDP。
TDP 向下处理器 IA 核心频率，其中制造在为 SKU 段和中表 4-1, “TDP 规格（U/Y 处理器线）” 指定的操作条件

限制集和中表 4-3, “ 结温规格 ” 可配置 TDP-Down 配置中确认逻辑功能。可配置 TDP 向下频率和相应
的 TDP 低于处理器 IA 核心基本频率和 SKU 段基础 TDP。
在每一种模式下，英特尔 ® 涡轮增压技术 2.0 功率限制都随着新的操作系统控制频率范围重新编程。

cTDP 模式不会更改每处理器 IA 核心涡轮频率的最大频率。
4.2.2.2 低功耗模式
低功耗模式（LPM）可提供更冷、更安静的系统操作。通过组合多种有源功率限制技术，处理器在
等效低频运行时可以消耗更少的功率。活动电源定义为工作负载运行时消耗的处理器电源，并不是
指在空闲操作模式下消耗的电源。
LPM 可以配置为使用以下每种方法来降低活动功率：
• 限制封装功率控制限制和英特尔 ® 涡轮增压技术可用性
• 离衬里处理器 IA 核心活动（将处理器流量移动到内核子集）
• 将处理器 IA 内核置于 LFM 或 LSF （支持频率最低）
• 利用 IA 时钟调制
数据表，第 1 卷，共 2 卷 59
热管理
• 将活动 E 的数量减少到 GT2 等效（仅适用于 GT3 SKU）

• TDP 规范表中列出的 LPM 功率在 LSF、GT + RPn 和 1 IA 内核激活的处理器 IA 内核时定义
排外处理器 IA 核心活动是动态扩展工作负载到有限内核子集以及较低的涡轮功率限制的能力。它是
可用于降低有源功率的主要矢量之一。但是，并非所有处理器活动都确保能够转移到内核的子集。
将工作负载转移到有限的内核子集可使其他处理器 IA 内核保持空闲并节省电量。因此，当启用 LPM
时，在等效频率下消耗的功率更少。
最低频率模式（MFM）的运行，这是在 LFM 电压下的最低支持频率（LSF），可用于 LPM 下进一

步降低 LFM 能力以外的有源功率，从而实现更冷、更安静的操作模式。
4.2.3 热管理功能
有时，处理器可能在接近其最高工作温度的条件下运行。这可能是由于平台内部过热或过热造成的。
为了保护处理器和平台免受热故障的影响，存在一些热管理功能，以降低封装功耗，从而降低温度，
从而保持在正常工作范围内。此外，处理器支持几种方法来降低内存功率。
4.2.3.1 自适应热监视器
自适应热监视器的目的是降低处理器 IA 内核功耗和温度，直到其工作温度低于其最大工作温度。处
理器 IA 核心功耗降低通过：
• 调整工作频率（使用处理器 IA 核心比倍增器）和电压。
• 调节（启动和停止）内部处理器 IA 核心时钟（占空比）。
当由任何数字热传感器（DTS）监控的封装温度达到其最大工作温度时，即可激活自适应热监视
器。最高工作温度意味着最大结温 TjMAX。
达到最高工作温度将激活热控制电路（TCC）。激活时，TCC 可使处理器 IA 内核和图形内核自适应

地降低频率和电压。只要封装温度保持在指定限制，自适应热监视器将保持活动状态。因此，自适
应热监视器将继续降低封装频率和电压，直到 TCC 停用。
TjMAX 经过出厂校准，用户不可配置。默认值是软件在 TEMPERATURE_TARGET （0x1A2）MSR

中可见的，位 [23：16]。
自适应热监视器不需要任何其他硬件、软件驱动程序或中断处理例程。它不是用于保持处理器对
PL1 = TDP 的处理器散热控制的机制。当 PL1 = TDP 在预期使用范围内时，系统设计应提供一种热
解决方案，可在 PL1 + TDP 范围内保持正常运行。
始终启用自适应热监视器保护。
4.2.3.1.1 TCC 激活偏移量
TCC 激活偏移可以设置为 TjMAX 的偏移，以降低 TCC 和自适应热监视器的启动。此外，还有一个可

选的时间窗口（Tau），通过温度 EWMA （指数加权移动平均线）管理处理器在 TCC 激活偏移值下
的性能。
TCC 激活偏移与 Tau=0
偏移（摄氏度）可以写入 TEMPERATURE_TARGET （0x1A2）MSR，位 [29：24]，偏移值将从

位 [23：16] 中找到的值中减去。当时间窗口（Tau）设置为零时，将不会从 TjMAX 值中减去平均
值和偏移量，并用作自适应热监测的新最大温度设定点。这将具有与之前产品相同的行为，使 TCC
激活和自适应热监视器在此较低的目标硅温度下发生。
如果启用，偏移应设置为低于任何其他被动保护（如 ACPI _PSV 跳闸点）
60 数据表，第 1 卷，共 2 卷
热管理
TCC 激活偏移与 Tau
要使用温度的 EWMA （指数加权移动平均线）管理处理器，将偏移（摄氏度）写入温度 _TARGET

（0x1A2）MSR，位 [29：24]，时间窗口（Tau）写入 TEMPERATURE_TARGET （0x1A2）MSR
[6：0]]. 偏移值将从位 [23：16] 中的值中减去，即温度。
处理器将通过调整各个域的频率来管理到此平均温度。瞬时 Tj 可以短暂超过平均温度。过冲的大小
和持续时间由时间窗口值（Tau）管理。
这种平均温度热管理机制是另外，而不是代替 TjMAX 热管理。也就是说，无论 TCC 激活偏移量是否

为 0，TCC 激活都将在 TjMAX 进行。
4.2.3.1.2 频率 / 电压控制
自适应热监视器激活后，处理器尝试通过降低频率和电压工作点来动态降低处理器温度。操作点由
处理器 IA 内核本身自动计算，并且不需要 BIOS 与前几代英特尔处理器一样对其进行编程。处理器
IA 内核将扩展操作点，以便：
• 电压将根据温度、处理器 IA 核心总线比率和深 C 状态处理器 IA 内核数量进行优化。
• 处理器 IA 核心功率和温度降低，同时将性能下降降至最低。
一旦温度降至触发温度以下，工作频率和电压将转换回正常系统工作点。
一旦目标频率 / 总线比率得到解决，处理器 IA 内核将自动转换为新目标。

• 在向上工作点转换时，电压转换先于频率转换。
• 在向下过渡时，频率转换先于电压转换。
• 处理器继续执行指令。但是，处理器将停止频率转换的指令执行。
如果基于处理器负载的增强英特尔 SpeedStep® 技术 /P 状态转换（通过 MSR 写入）在自适应热监

视器处于活动状态时启动，则有两种可能的结果：
• 如果 P 状态目标频率高于处理器 IA 内核优化的目标频率，则 P 状态转换将延迟至热事件完成。
• 如果 P 状态目标频率低于处理器 IA 内核优化的目标频率，处理器将转换为 P 状态工作点。
4.2.3.1.3 时钟调制
如果频率 / 电压变化无法结束自适应热监视器事件，自适应热监视器将使用时钟调制。时钟调制是
通过交替关闭时钟和打开在处理器特有的时钟 " 开 " 时间和总时间之间的占空比来完成的。占空比出
厂配置为 25% 开和 75% 关，不能修改。当自适应热监视器处于活动状态时，占空比周期配置为 32
微秒。循环时间与处理器频率无关。在处理器温度接近其最高工作温度时，已加入少量滞后，以防
止时钟调制过长。一旦温度降至最高工作温度以下，并且迟滞计时器已过期，自适应热监视器将处
于非活动状态，时钟调制将停止。当频率 / 电压目标处于最小设置时，时钟调制作为自适应热监视
器激活的一部分自动接合。当时钟调制处于活动状态时，处理器性能将降低。当自适应热监视器处
于活动状态时，以正常方式执行嗅探和中断处理。
时钟调制不会由封装平均温度控制机制激活。
4.2.3.2 数字热传感器
每个处理器具有多个片上数字热传感器（DTS），用于检测处理器 IA、GT 和其他感兴趣的瞬时温度
区域。
DTS 的温度值可通过以下方面检索：
• 使用处理器型号特定寄存器（MSR）的软件接口。
• 处理器硬件接口。
数据表，第 1 卷，共 2 卷 61
热管理
当处理器 MSR 检索温度时，它是给定 DTS 的瞬时温度。当使用 PECI 检索温度时，它是 256 ms 时

间窗口内封装中最高 DTS 温度的平均值。英特尔建议将 PECI 报告的温度用于平台热控制，这得益于
平均，例如风扇速度控制。平均 DTS 温度可能不是封装自适应热监视器激活或温度快速升高的良好
指示器，该温度触发了 " 包装 "MSR 和 IA32_THERM_STATUS （0x19C）中的 " 规格外 " 状态位
Msr。
代码执行在 C1 或更深的 C- 状态下停止。在较低的 C 状态下，仍可通过 PECI 监控包装温度。
与传统热器件不同，DTS 输出的温度相对于处理器（Tj MAX）支持的最大工作温度（TjMAX），而

不考虑 TCC 激活偏移量。软件有责任将相对温度转换为绝对温度。绝对参考温度在温度 _ 目标
（0x1A2）MSR 中可读。DTS 返回的温度是一个隐含负整数，表示与 TjMAX 的相对偏移量。DTS 不
报告温度大于 TjMAX。DTS 相对温度读出直接影响自适应热监视器触发点。当包 DTS 指示它已达到
TCC 激活（读数为 0x0，TCC 激活偏移量更改时除外），TCC 将激活并指示自适应热监视器事件。
TCC 激活将降低处理器 IA 内核和图形内核频率、电压或两者。可以使用位于处理器热 MSR 中的两
个可编程阈值检测温度变化。这些阈值具有使用处理器 IA 内核的本地 APIC 生成中断的功能。有关
特定注册和编程的详细信息，请参阅英特尔 ® 64 体系结构软件开发人员手册。
4.2.3.2.1 数字热传感器精度（精度）
在整个工作范围内，与 DTS 测量相关的误差不会超过 ±5 °C。
4.2.3.2.2 带数字热传感器的风扇速度控制
基于数字热传感器的风扇速度控制（TFAN）是实现最佳热性能的推荐功能。在 T 风扇温度下，英特

尔建议在 DTS 读数达到 TjMAX 之前提供完全冷却功能。
4.2.3.3 PROCHOT+ 信号
当 TCC 处于活动状态时，处理器断言 PROCHOT+ （处理器热）。包级别上仅存在单个 PROCHOT+
引脚。当任何 DTS 温度达到 TCC 激活温度时，将断言 PROCHOT+ 信号。PROCHOT+ 断言策略独
立于自适应热监视器启用。PROCHOT+ 信号可以配置为：
仅输入：PROCHOT 由外部设备驱动。
仅输出：PROCHOT 由处理器驱动。
双向：处理器和外部设备都可以驱动 PROCHOT 信号。
4.2.3.4 仅限 PROCHOT 输入
建议在默认情况下将 PROCHOT+ 信号设置为仅输入。处理器仅监视 PROCHOT+ 断言，而不是监视
PROCHOT+ 级别。PROCHOT* 最大切换频率不应超过 10Khz。
当 PROCHOT 设置为输入时，仅启用两个功能：
— 快速 PROCHOT：在 PROCHOT 断言后激活高达 10uS，并将处理器频率降低一半。
— PROCHOT 降级算法：旨在在多个 PROCHOT 断言期间提高系统性能（第 4.2.3.7 节中的
详细说明）
4.2.3.5 仅限 PROCHOT 输出
旧状态，PROCHOT 由处理器驱动到外部设备。
62 数据表，第 1 卷，共 2 卷
热管理
4.2.3.6 双向 PROCHOT#
当配置为输入或双向信号时，PROCHOT+ 可用于热保护其他平台组件，如果它们过热。处理器仅监
视 PROCHOT+ 断言，而不是监视 PROCHOT+ 级别。PROCHOT* 最大切换频率不应超过 10Khz
当 PROCHOT+ 由外部设备驱动时：
• 该软件包将立即转换为处理器 IA 内核和图形内核（LFM）支持的最低 P 状态（Pn）。这与内
部生成的自适应热监视器响应相反。
• 时钟调制未激活。
处理器包将保持在支持的最低 P 状态，直到系统取消断言 PROCHOT*。可以将处理器配置为在

PROCHOT+ 信号的断言和取消断言时生成中断。
当 PROCHOT+ 配置为双向信号，并且处理器断言 PROCHOT* 时，处理器无法检测到 PROCHOT*

的系统断言。系统断言必须等到处理器取消断言 PROCHOT_ 后，才会由于系统断言而执行
PROCHOT_ 操作。虽然处理器是热的，并断言 PROCHOT*，功率降低，但降低速率比系统
PROCHOT+ 响应 < 100 我们。处理器散热控制在多毫秒内以较小的增量暂存。在断言输出函数时，
这可能会导致 PROCHOT+ 的系统断言出现几毫秒的延迟。
4.2.3.7 PROCHOT 降级算法

PROCHOT 降级算法，旨在根据多个 EC PROCHOT 连续断言提高系统性能。在每个 PROCHOT 断
言处理器将立即转换到处理器 IA 内核和图形内核（LFM）支持的最低 P 状态（Pn）。当检测多个
PROCHOT 连续断言时，处理器将减少最大频率，以减少 PROCHOT 断言事件。处理器将继续降低
频率，直到未检测到连续断言。如果不会发生连续的 PROCHOT 断言事件，处理器将提高频率。仅
当 PROCHOT 配置为输入时，才启用 PROCHOT 降级算法。
图 4-2. PROCHOT 降级信号描述
4.2.3.8 使用 PROCHOT 的电压调节器保护 #

PROCHOT+ 可用于对稳压器（VR）的热保护。系统设计人员可以创建一个电路来监控 VR 温度并
断言 PROCHOT*，如果启用，则在达到 VR 的温度限制时激活 TCC。当 PROCHOT* 配置为双向或
仅输入信号时，如果处理器识别了 PROCHOT* 的系统断言，则它将立即转换为处理器 IA 内核和图
形内核支持的最低 P 状态（Pn）。系统仍应为 VR 提供适当的冷却，并且仅在系统冷却故障时仅依
赖双向 PROCHOT+ 作为备份。总体而言，系统散热设计应允许供电电路在其温度规格范围内运行，
即使处理器在其 TDP 上运行也是如此。
数据表，第 1 卷，共 2 卷 63
热管理
4.2.3.9 热解决方案设计和 PROCHOT# 行为

使用设计合理且具有特征的散热解决方案，预计 PROCHOT+ 在运行功率最密集的应用时，只会在很
短的时间内被断言。由于这些 TCC 激活的短暂时间，处理器性能的影响预计会非常小，无法衡量。
但是，设计不足的热解决方案无法防止在预期的环境中过度断言 PROCHOT#，因此可能会：
• 导致明显的性能损失。
• 导致在指定最大结温或高于指定最大接合温度下长时间工作，影响处理器的长期可靠性。
• 即使 TCC 持续激活（在极端情况下），也可能无法冷却处理器。
4.2.3.10 低功耗状态和 PROCHOT_ 行为

根据封装 C 状态期间的封装功率级别，出站 PROCHOT+ 可能会在处理器空闲时取消断言，因为信
号中已移除电源。唤醒后，如果处理器仍然发热，PROCHOT+ 将重新断言，尽管通常包空闲状态驻
留应解决任何散热问题。PECI 接口在所有 C 状态期间完全正常运行，预计该平台将继续通过 PECI
定期轮询热数据来管理处理器 IA 内核和封装散热，即使在空闲状态期间也是如此。
4.2.3.11 THRMTRIP+ 信号
无论启用自动模式还是按需模式，在发生灾难性冷却故障时，当硅达到可能损坏产品的物理损坏的
高温时，封装将自动关闭。此时，THRMTRIP+ 信号将变为激活状态。
4.2.3.12 临界温度检测
通过监控封装温度来执行临界温度检测。此功能用于在激活 THRMTRIP+ 之前正常关机。但是，在
临界温度和 THRMTRIP+ 之间不能保证处理器的执行。如果自适应热监视器触发且温度保持较高，
则在 PACKAGE_THERM_STATUS （0x1B1）MSR 中锁定临界温度状态和粘滞位，如果启用，该
条件还会生成热中断。
4.2.3.13 按需模式
处理器提供辅助机制，允许系统软件使用时钟调制强制处理器降低功耗。此机制称为 " 按需 " 模式，
不同于自适应热监视器和双向 PROCHOT*。处理器平台不应依赖此机制的软件使用来限制处理器温
度。使用处理器 MSR 或芯片组 I/O 仿真可以实现按需模式。按需模式可与自适应热监视器结合使
用。但是，如果系统软件尝试在接合 TCC 的同时启用按需模式，则 TCC 的工厂配置占空比将覆盖按
需模式选择的占空比。如果基于 I/O 和基于 MSR 的按需模式发生冲突，则基于 I/O 仿真的按需模式
选择的占空比将优先于基于 MSR 的按需模式。
4.2.3.14 基于 MSR 的按需模式

如果 IA32_CLOCK_MODMR 的位 4 设置为 1，则处理器将立即使用内部处理器 IA 核心时钟的调制
来降低功耗，而与处理器温度无关。时钟调制的占空比是可编程的位 [3：1] 相同的 IA32_CLOCK_
调制 MSR。在此模式下，占空比可以以 12.5% 或 6.25% 的增量进行编程（使用 CPUID 可发现）。
使用此方法的热节流将独立调节每个处理器 IA 内核的时钟。
4.2.3.15 基于 I/O 仿真的按需模式

基于 I/O 仿真的时钟调制为操作系统软件提供传统支持，这些操作系统软件通过 I/O 写入芯片组
（PROC_CNT）上 ACPI 定义的处理器时钟控制寄存器启动时钟调制。使用此方法的热节流将同时调
节所有处理器 IA 内核。
64 数据表，第 1 卷，共 2 卷
热管理
4.2.4 英特尔 ® 内存热管理

当使用 DIMM 模块或内存关闭实现时，处理器通过限制内存流量为系统内存提供热保护。处理器支
持两个级别的限制，即通过内存映射的 I/O 寄存器可自定义的暖阈值或热阈值。基于暖阈值的节流应
该是限制的中间级别。基于热阈值的节流应该是最严重的。限制量由处理器动态控制。
上模热传感器（ODTS）在 DRAM 模具上使用物理热传感器。ODTS 适用于 DDR4 和 LPDDR4/x。

它用于根据 DRAM 温度设置刷新率。内存控制器读取 LPDDR4/x MR4 或 DDR4 MR3，并相应地配
置 DDR 刷新率。
§ §
数据表，第 1 卷，共 2 卷 65
内存
表 5-3. 每个系统的最大容量
处理器系列 LP4/x 32 （2x 8Gb） DDR4 1DPC 8Gb DDR4 1DPC 16Gb
U 32GB 32GB 64GB
Y 32GB 不适用不适用
注:
1. 英特尔在 1DPC 和 2DPC 中保持 64GB 的最大容量，未来产品将使用更高的 DDR freq，并且仅保留 1DPC 支持和最大
容量 64GB。
表 5-4. LPDDR4/x 子通道填充规则

德拉姆数量 DRAM 类型子通道填充
1 x32 不适用
DRAM 0 已连接到子通道 A 1
2 x32
DRAM 1 连接到子通道 C 1
3 x32 不适用
DRAM 0 已连接到子通道 A
DRAM 1 已连接到子通道 B
4 x32 DRAM 2 已连接到子通道 C
DRAM 3 连接到子通道 D
1 x64 DRAM 0 连接到子通道 A 和 C 1
DRAM 0 连接到子通道 A 和 C
DRAM 1 连接到子通道 B 和 D
2 x64 或
DRAM 0 连接到子通道 A 和 B
DRAM 1 连接到子通道 C 和 D
注:
1. 相应地将 DRAM 0 连接到子通道 A 和 B 是可能的，但首选较少，因为 A 和 C 是优化的性能 / 带宽。
表 5-5. SA 速度增强速度步长（SA-GV）和齿轮模式频率

DDR 最大速率 [MT/ SAGV- 低 DDR CLK，齿 SAGV- 高 3 DDR CLK， SAGV- 最大 BW DDR
技术
s] 轮齿轮 CLK，齿轮
2666 2133，G2 U - 2400，G1 2666，G2
DDR4 2933 2133，G2 U - 2400，G1 2933，G2
3200 2133，G2 U - 2400，G1 3200，G2
Y - 3200，G1
3200 2133，G2 3200，G2
U - 2400，G1
LPDDR4/x
Y - 3200，G1
3733 2133，G2 3733，G2
U - 2400，G1
注:
1. 处理器支持动态齿轮技术，其中内存控制器可以以 DRAM 速度的 1：1 （Gear-1、旧模式）或 1：2 （Gear-2 模式）比
率运行。齿轮比是 DRAM 速度与内存控制器时钟的比率。
MC 通道宽度等于 DDR 通道宽度乘以齿轮比。
2. SA-GV 模式
a. 低 - 低频点，最小功率点。具有低功耗、低 BW、高延迟的特点。系统将保持在低到中等 BW 消耗期间的这一
点。
b. 中 - 最大带宽点，此点是最大可能的 BW 点，受硅配置 /BIOS/SPD 限制的 DRAM 频率点。具有中等功率和延
迟的特点，高 BW。此点适用于高 GT 和中高 IA BW
c. 高 - 高点，最小内存延迟点，具有高功率、低延迟、中等 BW 的特点。只有在 IA 性能工作负载期间，系统才会
切换到此点，并且只有在此时才能提供足够的 BW。
3. 每个 SKU 的高点是 QS 的可选支持目标。
68 数据表，第 1 卷，共 2 卷
内存
表 5-6. 支持 DDR4 非 ECC SODIMM 模块配置（U 处理器线路）

DRAM 内
原始卡版速度 DRAM 设行 /Col 地址位页面大
DIMM 容量 DRAM 设备技术 DRAM 组态等级数部的银行
本（MT/s）备数的 ] 小
数量
A 3200 8GB 8Gb 1024M x 8 8 1 16/10 16 8K
A 3200 16GB 16Gb 2048M x 8 8 1 17/10 16 8K
C 3200 4GB 8Gb 512M x 16 4 1 16/10 8 8K
C 3200 8GB 16Gb 1024M x 16 4 1 17/10 8 8K
E 3200 16GB 8Gb 1024M x 8 16 2 16/10 16 8K
E 3200 32GB 16Gb 2048M x 8 16 2 17/10 16 8K
表 5-7. 支持 DDR4 内存关闭设备配置（U 处理器线路）

PKG 类型 DRAM
最大系统容速度 DRAM 组织 / 包每通道模每个频道每个通道物理设备页面
（模具位 x 封封装密度模具密度内的银
量3 （MT/s）装类型具的排名的 PKG 排名大小
装位）行
32GB 3200 SDP 8x8 1024Mx8 8Gb 8Gb 16 2 16 1 16 8K
64GB 3200 SDP 8x8 2048Mx8 16Gb 16Gb 16 2 16 1 16 8K
8GB 3200 SDP 16 x 16 512Mx16 8Gb 8Gb 4 1 4 1 8 8K
16GB1 3200 SDP 16 x 16 1024Mx16 16Gb 16Gb 4 1 4 1 8 8K
16GB 3200 DDP 8 x 16 1024Mx16 16Gb 8Gb 8 1 4 1 16 8K
32GB2，3 3200 DDP 8 x 16 2048Mx16 32Gb 16Gb 8 1 4 1 16 8K
注:
1. 对于 SDP：1Rx16，使用 16Gb 模具密度 - 最大系统容量为 16GB。
2. 对于 DDP：1Rx16，使用 16Gb 模具密度 - 最大系统容量为 32GB。
3. 正在等待示例可用性。
4. 最大系统容量是指已填充两个通道的系统。
5.1.1.1 LPDDR4/x 支持的内存模块和设备
表 5-8. 支持的 LPDDR4/x32 DrAM 配置（Y/U 处理器线）

PKG 类型（每 Ch x PKG 位每个通道的模具密
最大系统容量 PKG 密度每个 PKG 的排名
的模具位）2 度
4 GB DDP 16 x 32 4 Gb 8 Gb 1
8 GB QDP 16x32 4 Gb 16 Gb 2
8 GB DDP 16 x 32 8 Gb 16 Gb 1
16 GB QDP 16x32 8 Gb 32 Gb 2
32GB ODP 16x32 （字节模式） 8 Gb 64 Gb 2
注:
1. x32 BGA 设备为 200 个球。
2. DDP = 双模包，QDP = 四模组，ODP- 八角模片包。
3. 每个 LPDDR4 通道包括两个子通道。
4. 最大系统容量是指所有四个子通道都已填充的系统。
数据表，第 1 卷，共 2 卷 69
内存
表 5-9. 支持的 LPDDR4/x x64 DrAM 配置（U/Y 处理器系列）

PKG 类型（每 Ch 每个 PKG
每个通道的模每 PKG 的每个 PKG
最大系统容量 x PKG 位的模具 PKG 密度的 DRAM 通处理器系列
具密度球数的排名
位）2 道
8 GB QDP 16x64 8 Gb 432 32 Gb 4 乌/年 1
16 GB ODP 16 x 64 8 Gb 432 64 Gb 4 乌/年 2
8 GB1 QDP 16x64 8 Gb 556 32 Gb 4 Y 1
16 GB1 ODP 16 x 64 8 Gb 556 64 Gb 4 Y 2
注:
1. Y 处理器 LP4/4x 556 球拓扑是非 POR 拓扑。
2. QDP = 四模组，ODP- 八角模片包。
3. 每个 LPDDR4 通道包括两个子通道。
4. 最大系统容量是指所有四个子通道都已填充的系统。
5.1.2 系统内存计时支持
IMC 支持以下 DDR 速度箱、CAS 写入延迟（CWL）和主内存接口上的命令信号模式计时：
• tCL = CAS 延迟
• tRCD = 激活命令以读取或写入命令延迟
• tRP = 预充电命令周期
• tRPb = 每银行预充电时间
• tRPab = 全银行预充电时间
• CWL = CAS 写入延迟
• 命令信号模式：
— 1N 表示每个时钟可能发出新的 DDR4/LPDDR4 命令
— 2N 表示每两个时钟可以发出一个新的 DDR4 命令
表 5-10. DDR4 系统内存计时支持
传输速率（MT/
DRAM 设备 tCL （tCK） tRCD （ns） tRP （ns） CWL （tCK） Dpc CMD 模式
s）
9,10,11,12,14,1
DDR4 3200 22 13.75 13.75 1 2N
6,18,20
表 5-11. LPDDR4/x 系统内存计时支持
传输速率（MT/ WL （tCK）

DRAM 设备模式 tCL （tCK） tRCD （ns） tRPpb （ns） tRPab （ns）
s）集B
LPDDR4/x x8 3733 36 18 18 21 30
x16 3733 32 18 18 21 30
5.1.3 系统内存控制器组织模式
IMC 支持两种内存组织模式，单通道和双通道。根据每个内存通道中 DDR 架构和 DIMM 模块的填充
方式，可以存在许多不同的配置。
70 数据表，第 1 卷，共 2 卷
内存
单通道模式
在此模式下，所有内存周期都定向到单个通道。当通道 A 或通道 B DIMM 连接器按任意顺序填充时，

将使用单通道模式，但不能同时填充两个通道。
双通道模式 = 英特尔 ® 灵活内存技术模式
IMC 支持英特尔 Flex 内存技术模式。内存分为对称和非对称区域。对称区域从每个通道的最低地址

开始，直到非对称区域开始或达到容量较小的通道的顶部地址为止，这是连续的。在此模式下，系
统使用双通道模式的一个区域和单通道模式的一个区域，同时在整个内存阵列上运行。
注: 通道 A 和 B 可以分别映射物理通道 0 和 1，反之亦然 ; 但是，通道 A 大小应大于或等于通道 B 大小。

图 5-1. 英特尔 ®
弹性内存技术操作
TOM
C Non interleaved
access
B
C
Dual channel
interleaved access
B B
B
CH A CH B
CH A and CH B can be configured to be physical channels 0 or 1

B – The largest physical memory amount of the smaller size memory module
C – The remaining physical memory amount of the larger size memory module
双通道对称模式（交错模式）
双通道对称模式也称为交错模式，可在实际应用中提供最佳性能。每个缓存行（64 字节边界）之
后，地址在通道之间打乒乓球。如果有两个请求，并且第二个请求是位于第一个通道上的地址，则
可以在第一个请求返回数据之前发送该请求。如果请求两条连续的缓存行，可以同时检索两行，因
为它们可确保位于相反的通道上。当通道 A 和通道 B DIMM 连接器按任意顺序填充时，使用双通道
对称模式，每个通道中的内存总量相同。
当两个通道都填充相同的内存容量，并且双通道区域和单通道区域之间的边界是内存的顶部时，IMC
完全在双通道对称模式下运行。
注: DRAM 设备技术和宽度可能因通道而异。
数据表，第 1 卷，共 2 卷 71
内存
5.1.4 系统内存频率
在所有模式下，系统内存频率是放置在系统中的所有内存模块的最低频率，通过内存模块上的 SPD
寄存器确定。系统内存控制器支持每个通道的单个 DIMM 连接器。如果跨通道填充了具有不同延迟
的 DIMM，则 BIOS 将使用两个通道的两个延迟中较慢的。对于双通道模式，两个通道都应填充
DIMM 连接器。对于单通道模式，只有单个通道可以填充 DIMM 连接器。
5.1.5 英特尔 ® 快速内存访问（英特尔 ® FMA）的技术增强

以下各节介绍了准时计划、命令重叠和有序调度英特尔 FMA 技术增强功能。
实时命令调度
内存控制器具有高级命令调度程序，其中同时检查所有挂起的请求，以确定接下来要发出的最有效
的请求。最有效的请求从所有挂起的请求中选取，并及时发送到系统内存，以最佳使用命令重叠。
因此，无需让所有内存访问请求都单独通过仲裁机制强制一次执行一个请求，而是可以在不干扰允
许并发请求的当前请求的情况下启动这些请求。这允许优化带宽和减少延迟，同时保持适当的命令
间距以满足系统内存协议。
命令重叠
命令重叠允许在通常使用的激活、预充电和读 / 写命令之间插入 DRAM 命令，只要插入的命令不会

影响当前执行的命令。可以以重叠方式发出多个命令，从而提高系统内存协议的效率。
订单外计划
在利用实时调度和命令重叠增强功能的同时，IMC 会持续监控对系统内存的挂起请求，以最佳地利
用带宽并减少延迟。如果对同一打开的页面有多个请求，这些请求将背对背的方式启动，以充分利
用打开的内存页。这种动态对请求进行重新排序的能力使 IMC 能够进一步减少延迟并提高带宽效
率。
5.1.6 数据扰动
系统内存控制器集成了数据扰动功能，以尽量减少由于数据总线上连续 1 和 0 s 对平台系统内存 VR
造成的过度 di/dt 的影响。过去的经验证明，数据总线上的流量不是随机的，可以将能量集中在特定
的频谱谐波上，从而产生高 di/dt，这通常受激发封装电感和模具电容。因此，系统内存控制器使用
数据扰动功能在系统内存数据总线上创建伪随机模式，以减少任何过多的 di/dt 的影响。
5.1.7
5.1.8 数据交换
默认情况下，处理器支持以两种方式交换板载数据（适用于所有段和 DRAM 技术）：
• 字节（8 DQ = DQS =N = DQS_P）交换允许在通道内。对于 LPDDR4/x，允许在每个 32 位子
通道内进行字节交换。
• 每个字节中允许位交换。
5.1.9 DDR I/O 交错

处理器支持 I/O 交错，能够交换 DDR 字节以考虑路由。BIOS 在 DDR 培训之前配置 I/O 交错模式。
注: Y/U 处理器产品线包仅针对非交错模式（NIL）进行优化。
有两种支持模式：
72 数据表，第 1 卷，共 2 卷
内存
• 交错（IL）
• 非交错（NIL）
下表和图描述了 IL 和 NIL 模式之间的引脚映射。
表 5-12. 交错（IL）和非交错（NIL）模式引脚映射
IL （DDR4） NIL （DDR4） NIL （LPDDR4）
通道字节通道字节子通道字节
DDR0 字节 0 DDR0 字节 0 DDR_A 字节 0
DDR0 字节 2 DDR0 字节 4 DDR_B 字节 0
DDR0 字节 4 DDR1 字节 0 DDR_C 字节 0
DDR0 字节 6 DDR1 字节 4 DDR_D 字节 0
注: Y/U - 仅支持 NIL。
图 5-2. 交错（IL）和非交错（NIL）模式映射
Interleave back to back Non-Interleave side by side
Ch B Ch B Ch B Ch B
DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL
Ch A Ch B
DQ/DQS DQ/DQS
Ch A Ch A Ch A Ch A
DQ/DQS CMD/CTRL DQ/DQS CMD/CTRL
Ch A SoDIMM Ch A SoDIMM Ch B SoDIMM
Ch B SoDIMM
数据表，第 1 卷，共 2 卷 73
内存
5.1.10 数据交换
默认情况下，处理器支持以两种方式交换板载数据（适用于所有段和 DRAM 技术）：
• 字节（DQ_DQS）在同一通道中的字节之间交换。
• 位交换在特定字节内。允许 ECC 位交换。
5.1.11 DRAM 时钟生成

每个支持的等级都有一个差分时钟对。处理器直接驱动到 DRAM 的时钟对共有四个。
5.1.12 DRAM 参考电压生成

内存控制器能够在内部生成 LPDDR4 和 DDR4 参考电压（VREF），用于读取和写入操作。生成的
VREF 可以分小步更改，并通过高级训练程序在冷启动期间确定最佳 VREF 值，以便提供最佳电压以
实现最佳信号裕量。
5.1.13 数据闪烁
所有处理器线路均无模对包 DDR 闪烁。
5.2 集成内存控制器（IMC）电源管理

主内存在正常运行期间和低功耗 ACPI C 状态下进行电源管理。
74 数据表，第 1 卷，共 2 卷
内存
5.2.1 禁用未使用的系统内存输出
任何系统内存（SM）接口信号，如果连接到未连接到任何实际内存设备的内存（如 SODIMM 连接
器未填充或单面），则三声明。禁用未使用的 SM 信号的好处是：
• 降低功耗。
• 减少了处理器 I/O 缓冲接收器可能因可能未端接的传输线路的反射而导致的过冲 / 下冲信号质量
问题。
• 未填充给定排名时，不驱动相应的控制信号（CLK_P/CLK_N/CKE/ODT/CS）。
重置时，应假定所有行都已填充，直到可以证明它们未填充。这是因为当 CKE 在存在 DAM 的情况

下进行三次声明时，无法确保 DAM 保持数据完整性。如果 BIOS 应酌情启用 CKE 三状态，因为重置
时应假定所有行都已填充。
5.2.2 DRAM 电源管理和初始化

处理器对内存接口的电源管理实现广泛的支持。每个通道驱动 4 个 CKE 引脚，每个等级一个。
CKE 是节能手段之一。关闭 CKE 时，内部 DDR 时钟被禁用，DDR 功率降低。节能因所选模式和使

用的 DDR 类型而异。有关详细信息，请参阅 DDR 规范中的 IDD 表。
处理器支持四种在封装 C0 状态下不同类型的断电模式。可通过配置 PM PDWN 配置寄存器启用不同

的断电模式。CKE 断电类型可通过 PDWN_ 模式（位 15：12）进行配置，空闲计时器可通过
PDWN_idle_ 计数器（位 11：0）进行配置。
支持的不同断电模式包括：
• 无断电（CKE 禁用）
• 主动断电（APD）：如果取消断言 CKE 时有打开的页面，则输入此模式。在此模式下，将保留
打开的页面。此模式下的省电量最低。DDR 的功耗由 IDD3P 定义。退出此模式会因 tXP 和少量
周期而被罚款。对于此模式，DRAM DLL 应处于打开状态。
• PPD/DLL-off：在此模式下，DDR 上的数据分号 DLL 处于关闭状态。此模式下的节能是所有电
源模式下最好的。功耗由 IDD2P 定义。退出此模式由 tXP 定义，但 tXPDLL （DDR 类型为 10–
20）循环，直到允许首次数据传输。对于此模式，DRAM DLL 应处于关闭状态。
• 预充电断电（PPD）：如果在取消 CKE 时，DDR 中的所有银行都预先充电，则进入此模式。此
模式下的节能是中间的 – 优于 APD，但小于 DLL 关闭。功耗由 IDD2P 定义。退出此模式由 tXP
定义。与 APD 模式的区别在于，当唤醒时，所有页面缓冲区都为空。LPDDR 没有 DLL。因此，
节能与 PPD/DDL 关闭一样好，但具有更低的退出延迟和更高的性能。
只要 CKE 处于非活动状态，则按级别确定。每个级别都有一个空闲计数器。空闲计数器在排名没有
访问权限时立即开始计数，如果过期，排名可能会进入下电状态，而排名的新事务不会到达队列。
空闲计数器在最后一个传入的事务到达时开始计数。请务必了解，由于断电决策是按级别排列的，
因此 IMC 可以找到许多关闭排名的机会，即使在运行内存密集型应用程序时也是如此 ; 节省显著
（根据 DDR 规范，可能只有几瓦）。当每个通道都填充了更多的等级时，这一点非常重要。
电源模式的选择应基于给定系统的功率性能或热权衡：
• 当试图实现最大性能和功率或热考虑不是一个问题：不使用断电。
• 在尝试最小化功耗的系统中，请尝试使用尽可能深的断电模式 - PPD/DLL-off 具有低怠速计时
器值。
• 在具有密集封装的高性能系统中（即棘手的热设计），应考虑断电模式，以减少加热并避免因
加热而导致的 DDR 限制。
数据表，第 1 卷，共 2 卷 75
内存
BIOS 在 PM PDWN 配置寄存器中配置的默认值为 6080，即 PPD/DLL 关闭模式，空闲计时器为

0x80 （128 DCLK）。这是一个平衡的设置，具有深度断电模式和适度的空闲计时器值。
空闲计时器过期计数定义排名处于空闲状态导致进入所选电源模式的 DCLK 的 # 。由于此计时器设

置为较短的时间，IMC 将有更多机会将 DDR 断电。没有 BIOS 挂钩来设置此寄存器。选择更改此寄
存器值的客户可以通过在 BIOS 中更改该寄存器来执行此操作。对于实验，如果 BIOS 不锁定 IMC 寄
存器，则可以实时修改此寄存器。
5.2.2.1 CKE 的初始化作用

在通电期间，CKE 是 SDRAM 的唯一输入，一旦通电，其电平将识别（复位引脚以外的）。DDR 控
制器应将其压低，以确保 SDRAM 组件在通电期间浮动 DQ 和 DQS。CKE 信号保持低（当任何重置
处于活动状态时），直到 BIOS 写入配置寄存器。使用此方法，在 SDRAM 设备的电源和时钟稳定
后，CKE 可确保保持非活动状态的时间比指定的 200 微秒长得多。
5.2.2.2 条件自刷新
在 S0 空闲状态期间，当处理器处于封装 C3 或更深的电源状态时，系统内存可能会有条件地置于自
刷新状态。节 3.3.1.1, “ 英特尔 ® 快速内存电源管理（英特尔 ® RMPM）” 有关启用英特尔 HD 显卡
的条件自刷新的详细信息，请参阅。
当进入 S3 = 挂起到 RAM （STR）状态或 S0 条件自刷新时，处理器 IA 内核会刷新挂起的周期，然

后进入处理器图形未使用的 SDRAM 等级进入自刷新状态。CKE 信号保持低，因此 SDRAM 设备执行
自刷新。目标行为是输入包 C3 或更深的电源状态的自我刷新，只要没有内存请求提供服务。
5.2.2.3 动态断电
在正常操作过程中使用内存的动态断电。根据空闲条件，给定的内存排名可能会关闭。IMC 实施积
极的 CKE 控制，以动态地将 DRAM 设备置于断电状态。处理器 IA 核心控制器可配置为将设备置于活
动断电状态（使用打开的页面进行 CKE 取消断言）或预充电断电（关闭所有页面时 CKE 取消断
言）。预充电断电功能可节省更多电量，但性能影响更大，因为所有页面在将设备置于断电模式之
前，将首先关闭所有页面。
如果启用了动态断电，则所有级别在执行刷新周期之前都通电，并且所有级别在刷新结束时都关闭
电源。
5.2.2.4 DRAM I/O 电源管理

应禁用未使用的信号，以节省电能并减少电磁干扰。这包括与未使用的内存通道关联的所有信号。
时钟、CKE、ODT 和 CS 信号按 DIMM 等级控制，并将为未使用的等级关闭电源。
未使用信号的 I/O 缓冲器应为三声明（输出驱动器禁用），应禁用输入接收器（差分检测放大器），

并且应禁用仅与未使用信号相关的任何 DLL 电路。输入路径应门控，以防止由于未使用信号上的噪
声（通常在禁用输入接收器时自动处理）导致杂散结果。
5.2.3 DDR 电力浇注

当处理器处于 C3 或更深的电源状态时，处理器的 DDR I/O 支持电源门控（DDR-EPG）。
在 C3 或更深的电源状态下，处理器在内部将 VDDQ 门作为大多数逻辑，以减少空闲功率，同时将

所有关键 DDR 引脚（如 CKE 和 VREF）保持在适当的状态。
在 C7 或更深的电源状态下，处理器内部会针对所有非关键状态将 VCCIO 门打开，以减少空闲功率。
在 S3 或 C 状态转换中，DDR 不会通过训练模式，并将还原以前的训练信息。
76 数据表，第 1 卷，共 2 卷
内存
5.2.4 电源培训
BIOS MRC 执行电源培训步骤，以降低 DDR I/O 功率，同时保持合理的运营裕量，但仍保证平台运
行。这些算法试图削弱 MC 和 DRAM 端的 ODT、驱动器强度和相关缓冲区参数，并使用高级数学模
型在总 I/O 功率和操作裕量之间找到最佳权衡。
§ §
数据表，第 1 卷，共 2 卷 77
USB-C+ 子系统
6 USB-C+ 子系统
USB 协议有五种速度：低速、全速、高速、超高速和超速加。请参阅表 6-1, “USB 规格 ”。
USB-C++ 电缆携带两个物理总线，一个用于 USB2 （" 低 / 全 / 高 " 速度），另一个用于 USB3 添加

（" 超高速 / 超高速 +"），在本章中，总线可称为 "USB2" 和 "USB3"。
注: 处理器的 USB 端口采用 USB3 并连接到

USB-C+ 连接器。
6.0.1 一般特征
• U 处理器最多支持四个 USB-C+ 端口。
• Y 处理器最多支持三个 USB-C+ 端口。
• xHCI （主机控制器）和 xDCI （设备控制器）在处理器中实现，除了 PCH 中的控制器，而不是
更换。
• 处理器端不支持 USB A 型，如果需要，应悬挂 PCH。
6.0.2 USB3.x 支持的功能

• 在 USB-C+ 断开连接时，支持节能。
• 主机
— USB3.x，SSIC （HSIC-USB2 通过 PCH xHCI 提供）。
— 通过控制器聚合 BW 至少 3GB/s、直接连接或通过 Thunderbolt。
— 至少一个 SSIC 端口。
— 每个主机端口都支持从 S0i3、Sx：连接唤醒、断开连接、设备唤醒。
• 设备
— 聚合 BW = 1.2 GB/s。
— D0i2 和 D0i3 电源浇注。
— 当系统处于 S0i3、Sx 中时，主机启动唤醒时支持唤醒
— 适用于所有端口。
• 用于双角色功能的端口路由控制
— 需要支持基于 SW/FW 和 ID 引脚的控制来检测主机与设备连接。
— 软件模式需要 PD 控制器或其他 FW 来控制。
• USB-R 设备到主机控制器的连接通过 UTMI+ 链路。
6.1 TCSS USB 块

处理器添加了 xHCI/xDCI 控制器（请参阅节 6.1.1, “USB 控制器 ”）用于 TCSS USB 支持。本机 USB
路径从内存直接转到 PHY （请参阅节 6.1.2, “Phy”）。在 Thunderbolt ™模式下，USB 通过
Thunderbolt ™开关封装，并通过 Thunderbolt ™协议通过 PHY 发送到 USB-C+ 连接器。框图显示处
理器内部框图。
数据表，第 1 卷，共 2 卷 79
USB-C+ 子系统
6.1.1 USB 控制器

可扩展主机控制器接口（xHCI）是定义通用串行总线（USB）的主机控制器的接口规范，它能够
与 USB 1.x、2.0 和 3.x 兼容设备进行接口。如果设备（例如 USB 鼠标）已连接到计算机，计算机将
充当主机，xHCI 将在 CPU 内激活。
可扩展设备控制器接口（xDCI）是定义通用串行总线（USB）的设备控制器的接口规范，它能够与

USB 1.x、2.0 和 3.x 兼容设备进行接口。如果计算机作为设备（例如连接到桌面的平板电脑）连接
到其他计算机，则 xDCI 控制器将在设备内部激活，并在另一台计算机上与主机通话。
注: 处理器 USB 子系统集成了 USB 3.0 设备控制器，允许高达 5Gb/s 的数据传输和 USB3.1 主机控制
器，允许高达 10 Gb/s 的数据传输。此控制器在处理器芯片中实例化为支持 USB-C+ 的端口的单独
PCI 功能功能。
表 6-1. USB 规格
协议名称数据速率 USB3.0 USB3.1
低速 1.5 Mbps + +
全速 12 Mbps + +
高速 - 高速 480 Mbps + +
超速度 5 Gbps + +
超速 * 10 Gbps - +
注: USB2 （" 低 / 全 / 高 " 速度）在 PCH 中实施
6.1.2 Phy
PHY 能够支持一组引脚，这些引脚可配置为 USB-C+ 连接器引脚或旧式 DDI （DisplayPort/HDMI）
连接器引脚。
表 6-2. USB-C+ 支持配置
车道 1 车道 2 注释
Thunderbolt ™ Thunderbolt ™ 两个车道以相同的速度，其中一条（20.6g/10.3g/20g/10g）
Thunderbolt ™ 无连接
20.6 克 /10.3 克 /20 克 /10 克
无连接 Thunderbolt ™
USB3.1 第 2 代无连接
USB3.1 和 3.0 的任意组合
无连接 USB 3.1 第 2 代
USB 3.1 DPx2

适用于 DP 和 USB3.1 第 2 代的任何 HBR3/HBR2/HBR1/RBR
DPx2 USB3.1
DPx4 两个通道的 DP 速率相同 - 不支持 2x DPx2 USB-C 连接器
表 6-3. USB-C+ 不支持配置

车道 1 车道 2 注释
# PCIe® 第 3/2/1 代
无 PCIe® 本机支持
PCIe® 第 3/2/1 代 #
# Thunderbolt ™
不支持迅雷™与任何其他协议
Thunderbolt ™ #
USB 3.1 USB 3.1 不支持多通道 USB
80 数据表，第 1 卷，共 2 卷
USB-C+ 子系统
表 6-4. 通过技术性贸易壁垒配置的 PCIe®

技术性贸易壁垒 IP TBT_PCIe U USB-C+ 端口 Y USB-C+ 端口
TBT_PCIE0 TC0 TC0

TBT_DMA0
TBT_PCIE1 TC1 TC1
TBT_PCIE2 TC2 TC2

TBT_DMA1
TBT_PCIE3 TC3 不适用
6.1.3 集成雷电™
有关集成雷电™控制器请参阅章节 7, “ 雷电™ ”。
图 6-1. USB-C+ 子系统框图
§ §
数据表，第 1 卷，共 2 卷 81
雷电™
7 雷电™
• 集成 Thunderbolt ™是一种面向连接的隧道架构，旨在将多个协议组合到单个物理接口上，以便
动态共享 Thunderbolt ™ 接口的总速度和性能。
• 集成 Thunderbolt ™旨在满足多个传输协议的需求，并可以传输本机 CIO 数据包以及隧道 PCI
Express、DisplayPort 和 USB 协议。
• 集成的 Thunderbolt ™ 控制器充当 CIO 域中的入口点。CIO 域是作为支持 CIO 的产品的菊花链
构建的，适用于 PCIe、DisplayPort 和 USB 的封装协议。这些协议被封装到 CIO 结构中，可以
跨域进行隧道传输。
• 集成的 Thunderbolt ™ 连接最大数据速率为每条通道 20.625Gbps，但也支持 20.0Gbps、
10.3125Gbps 和 10.0Gbps，并且与较旧的 Thunderbolt ™ /CIO 设备速度兼容。
7.1 雷电™主机路由器实施功能
集成的雷电™实现以下通道。
• 两个 DisplayPort 接收器接口，每个接口都具有以下功能：
— 用于隧道的 DisplayPort 1.4 规范
— 1.62Gbps 或 2.7Gbps 或 5.4Gbps 或 8.1Gbps 信令速率
— x1、x2 或 x4 通道操作
— 支持 DSC 压缩
• 两个 PCI 快速根端口接口，每个接口都具有以下功能：
— PCI 快递 3.0 x4 符合 = 8.0 GT/s
• 两个 xHCI 端口接口，每个接口都具有以下功能：
— USB 3.1 第 2 代兼容 = 10.0Gbps
• CIO 主机接口：
— PCI Express 3.0 x4 兼容端点
— 支持在 12 条路径上同时传输和接收
— 原始模式和帧模式操作可按路径配置
— MSI 和 MSI-X 支持
— 中断审核支持
• 首席信息官时间管理股（TMU）：
• USB-C+ 连接器的两个接口，每个接口都支持：
— 雷电™替代模式
— 每个端口 20 条路径
— 每个端口支持 20.625/20.0Gbps 或 10.3125/10.0Gbps 信令速率
— 每个端口 16 个计数器
数据表，第 1 卷，共 2 卷 83
雷电™
图 7-1. 高级框图
PCIE Root Port
PCIE Root Port

PHY
Display Engine
Fabric Thunderbolt Router
xHCI Controller
PHY
DMA
§ §
84 数据表，第 1 卷，共 2 卷
图形
8 图形
8.1 处理器图形
处理器图形基于 Gen11 （第 11 代）图形核心架构，与上一代更显著地提高性能和功耗。第 11 代体
系结构支持多达 64 个执行单元（E），具体取决于处理器 SKU。
处理器图形架构提供高动态扩展范围，可解决从低功耗到高功耗、提高每瓦性能的细分市场，支持
下一代 API。第 11 代可扩展体系结构沿渲染 / 几何、媒体和显示按用域分区。该架构还提供低功耗
视频播放和下一代分析和滤波器，用于成像相关应用。新的图形架构包括 3D 计算元素、多格式 HW
辅助解码 / 编码管道和中端缓存（MLC），用于提供卓越的高清播放、视频质量以及改进的 3D 性能
和媒体。
显示引擎处理将像素传递到屏幕。GSA （系统代理中的图形）是显示内存访问和 " 类似 PCI" 流量进

出的主通道接口。
表 8-1. SKU 支持的配置

SKU 代管道 Ddi C型 Thunderbolt ™
Y42 第 11 代 GT2 3 2 3 y
U42 第 11 代 GT2 3 2 4 y
8.1.1 媒体支持（英特尔 ® 快速同步和清晰视频技术高清）

第 11 代在硬件中实现多个媒体视频编解码器以及一组丰富的图像处理算法。
注: 所有受支持的媒体编解码器都运行在 10 bpc，YCbCr 4：2：0 视频配置文件上。
8.1.1.1 硬件加速视频解码
第 11 代实现了高性能、低功耗 HW 加速，适用于多个视频编解码器的视频解码操作。
HW 解码由图形驱动程序使用以下 API 公开：

• Direct3D® 9 视频 API （DXVA2）
• Direct3D12 视频 API 英特尔 ® 媒体 SDK
• MFT （媒体基础变换）滤波器
第 11 代支持针对 AVC/VC1/MPEG2/HEVC/VP8/JPEG 的完整 HW 加速视频解码。
注: HEVC = 10 位支持。
表 8-2. 硬件加速视频解码 ( 表 1 页，共 2 页 )

编解码器资料级别最大分辨率
Main
MPEG2 Main 1080p
高
Advanced L3
VC1/WMV9 Main 高 3840 x 3840
简单简单
数据表，第 1 卷，共 2 卷 85
图形
表 8-2. 硬件加速视频解码 ( 表 2 页，共 2 页 )

高
AVC/H264 L5.2 2160p （4K）
Main
VP8 0 统一级别 1080p
JPEG/MJPEG 基线统一级别 16k x 16k
HEVC/H265 （8 位） Main L5.1 2160 （4K）
Main
HEVC/H265 （10 位） — —
BT2020，隔离 12 月
0 （4：2：0 色度 8 位）
VP9 统一级别 2160 （4K）
2 （4：2：0 色度 10 位）
预期性能：
• 超过 16 个同步解码流 = 1080p。
注: 实际性能取决于处理器 SKU、内容比特率和内存频率。不支持 H264 SVC 的硬件解码。
8.1.1.2 硬件加速视频编码
第 11 代实现了高性能、低功耗 HW 加速，适用于多个视频编解码器的视频解码操作。
HW 编码由图形驱动程序使用以下 API 公开：

• 英特尔 ® Media SDK
第 11 代支持针对 AVC/MPEG2/HEVC/VP9/JPEG 的完整 HW 加速视频编码。
表 8-3. 硬件加速视频编码
MPEG2 Main 高 1080p
高
AVC/H264 L5.1 2160p （4K）
Main
VP8 统一配置文件统一级别 —
JPEG 基线 — 16Kx16K
HEVC/H265 Main L5.1 2160p （4K）
支持 8 位 4：2：0 BT2020 可获
VP9 — —
得预 / 后处理
注: 不支持 H264 SVC 的硬件编码。
8.1.1.3 硬件加速视频处理
图像处理功能有硬件支持，如去交错、胶片节奏检测、高级视频缩放器（AVS）、细节增强、图像
稳定、色域压缩、高清自适应对比度增强、肤色增强、总色彩控制、色度降噪、SFC 管（标量和格
式转换）、内存压缩、局部自适应对比度增强（LACE）、空间降噪、环路外消除阻塞（从 AVC 解
码器），16 bpc 支持去噪 / 去马赛克。
支持用于 AVC/MPEG2 编码、真实运动和图像稳定应用的硬件辅助运动估计引擎。
86 数据表，第 1 卷，共 2 卷
图形
HW 视频处理由图形驱动程序使用以下 API 公开：

• Direct3D® 9 视频 API （DXVA2）
• 直接 3D 11 视频 API
• 英特尔 ® Media SDK
• 英特尔 ® CUI SDK
注: 并非所有上述 API 都支持所有功能。有关详细信息，请参阅相关文档。
8.1.1.4 硬件加速转码
转码是解码视频处理（可选）和编码的组合。使用上述硬件功能可以完成高性能转码管道。没有用
于转码专用 API 的 API。
处理器图形支持以下转码功能：
• 适用于视频会议和无线显示应用的低功耗和低延迟 AVC 编码器。
• 媒体引擎的无损内存压缩，以降低媒体功率。
• HW 协助高级视频缩放器。
• 低功耗缩放器和格式转换器。
8.2 平台图形硬件功能
8.2.1 混合图形
Microsoft® Windows 10 操作系统支持 Win10 混合图形框架，其中 GPU 及其驱动程序可以同时用
于为用户提供离散 GPU （dGPU）和低功耗显示性能功能的优势处理器 GPU （iGPU）的功能。例
如，当正在进行高端 3D 游戏工作负载时，dGPU 将使用其图形性能处理和渲染游戏帧，而 iGPU 则
通过合成 dGPU 渲染的帧继续执行显示操作。我们建议 OEMS 应寻求 MS 的进一步指导，以确认该
设计符合 MS 定义的支持 HG 的所有最新标准。
Microsoft® 混合图形定义包括以下内容：
1. 系统包含单个集成 GPU 和单个独立 GPU。
2. 设计假设认为，离散 GPU 的性能明显高于集成 GPU。
3. 两个 GPU 应作为系统的一部分物理封闭。
— MS 混合不支持 GPU 的热插拔。
— 在设计具有热插拔概念的系统之前，OEMS 应寻求 MS 的进一步指导。
4. 从 Windows_10 Th1 （WDDM 2.0）开始，删除了以前的限制，即独立 GPU 是仅渲染设备，
没有连接到它的显示器。仍然允许使用无输出的仅渲染配置，只是不需要。
必须注意的是，具有从独立 GPU 提供输出的系统将不支持早期版本的操作系统（Windows® 8.1 及

更岁及以上）。
数据表，第 1 卷，共 2 卷 87
图形
表 8-4. 混合图形硬件配置
特性 Y 处理器系列 U 处理器系列
用于 dGFX 的 PCIe® 配置 NA1 1X4
混合图形 NA1 是
注: 1 混合显卡不是 Y 处理器产品线的 POR。
§ §
88 数据表，第 1 卷，共 2 卷
显示
9 显示
9.1 显示技术支持
技术标准
eDP* 1.4b VESA® 嵌入式显示端口 * 标准 1.4b
VESA® 显示端口 * 标准 1.4a

VESA® 显示端口 * PHY 合规性测试规范 1.4a
显示端口 * 1.4
VESA® 显示端口 * 链路层合规性测试规范 1.4
VESA® 显示端口 * USB Type-C 标准版本 1.0b 上的 Alt 模式
HDMI® 2.0b 高清多媒体接口规范版本 2.0b
9.2 显示器配置
表 9-1. 显示 Y/U 处理器线路的端口可用性和链路速率
Y 处理器系列 U 处理器线
SKU
4 芯 GT2 4 芯 GT2
DDI A1，2 eDP+ 高达 HBR3 eDP+ 高达 HBR3
DP+ 高达 HBR2 DP+ 高达 HBR2

DDI B2
HDMI® 高达 5.94 Gbps HDMI® 高达 5.94 Gbps

USB-C= 0 （DDI C）

USB-C+ 1 （DDI D）

USB-C+ 2 （DDI E）
DP+ 高达 HBR3
USB-C× 3 （DDI F）不适用
HDMI® 高达 5.94 Gbps
注:
1. HBR3 - 8.1Gbps 车道速率。
2. HBR2 - 5.4Gbps 车道速率。
数据表，第 1 卷，共 2 卷 89
显示
图 9-1. 处理器显示架构
Icelake Display 11 TypeC
PHY Azalia2 decoder Audio Pipes MG/TC

DDI F
PHY 4
MG/TC
DDI E
PHY 3
TBT FIA
DDI
DP/HDMI MG/TC
Display Pipe C DSC router DDI D
Transcoder C PHY 2
switch
J
o
i
n
PCI device,
Aperture, DP/HDMI MG/TC
IOSF Display Pipe B DSC DDI C
Memory Transcoder B PHY 1
Interface,
Arbitration, & eDP/
Data Buffer DSI/
WD
switch DP/HDMI/SSV
DP/HDMI
Display Pipe A DDI B Combo
Transcoder
Encode A mux PHY B
Wireless Display DSI Transcoder 0

Transcoder/Transport 0
DPHY
DSC DSI Transcoder 1
mux Combo
Wireless Display
PHY A
Transcoder/Transport 1 eDP Transcoder
DDI A
Low Power Single Pipe

Combo IO
PCH South Display

Some SKUs may limit the number of
PHYs connected at the package.
Back Light,
GMBUS I2C GPIO Hot Plug
Panel Power
9.3 显示功能
9.3.1 一般功能
• 伽玛校正。
• 色彩空间转换。
• DPST - 显示节能技术。
三个同步显示器（管道 A、B、C）

• 每个管道有七个平面和一个光标
• 要转到外部端口的每个管道的音频流
• 支持每个管道三个平面的 HDR
• 对 B 和 C 的 VESA DSC 压缩支持
90 数据表，第 1 卷，共 2 卷
显示
• 对于需要多个带宽超过一个管道的分辨率的后 DSC 连接
• 管道优化为低功耗
— LACE （本地化自适应对比度增强），支持多达 4K 分辨率。
— 3D LUT - 节能像素修改功能，用于色彩处理。
外部显示连接
• 两个无线
• 一个组合（显示端口 * 或 HDMI）
• 四个 USB Type-C （DisplayPort® 备用模式、雷电上的显示端口™、旧式连接器 DP 上的本机
DisplayPort®、旧式连接器上的本机 HDMI）
• C 型热插拔
• 用于显示端口的辅助通道 *
• 对显示端口的多流支持 *
嵌入式 / 本地显示连接
• 一个 eDP*
• 组合 IO 在 DSI0 和 DDIA/eDP* 之间以及 DSI1 和 DDIB/ 外部端口之间共享引脚
• VESA DSC 压缩支持 eDP*
• 用于 eDP* 的 AUX 通道 *
• 用于 eDP 的 PSR1、PSR2 和 MSO （多分段操作、玻璃芯片）
表 9-2. 端口频率
端口类型速度 GHz
eDP* HBR3 8.1*
HBR2 5.4° 显示端口

组合
5.94 HDMI
HBR3 8.1 DisplayPort® （DP 备用模式，DP 在雷电上，本机 DP 在旧连接器上）。5.94 HDMI （旧版

USB C 型
连接器上的本机 HDMI）
注:
1. 超过 5.94 GHz 的频率可能需要将 IO 电压提升到某些 SKU 的基线上。
9.3.2 多种显示配置
支持以下多种显示配置模式（使用适当的驱动程序软件）：
• 单个显示器是一种模式，激活一个显示端口，将输出显示到一个显示设备。
• 显示克隆是一种模式，最多激活三个显示端口，以驱动相同颜色深度设置的显示内容，但可能
不同刷新率和分辨率设置到连接的所有活动显示设备。
• 扩展桌面是一种模式，最多激活三个显示端口，以驱动内容，在连接的每个活动显示设备上具
有可能不同的颜色深度、刷新率和分辨率设置。
9.3.3 高带宽数字内容保护（HDCP）

HDCP 是一种技术，用于保护高清内容免受源（计算机、数字机顶盒等）和接收器（面板、显示器
和电视）之间的未经授权的复制或无法接收。处理器支持通过有线显示器（HDMI®、DVI 和
DisplayPort®）提供 HDCP 2.2 和 1.4 内容保护。HDCP 1.4/2.2 密钥集成到处理器中，客户无需物
理配置或处理密钥。
数据表，第 1 卷，共 2 卷 91
显示
9.3.4 显示端口 *
DisplayPort® 是一个数字通信接口，它使用差分信令实现高带宽总线接口，旨在支持 PC 和显示器、
投影仪和电视显示器之间的连接。
DisplayPort® 由主链路（4 通道）、辅助通道和热插拔检测信号组成。主链路是一个单向、高带宽

和低延迟通道，用于传输等时数据流，如未压缩的视频和音频。辅助通道（AUX CH）是一个半双
工双向通道，用于链路管理和设备控制。热插拔检测（HPD）信号充当从接收器设备到源设备的中
断请求。
处理器的设计符合 VESA® 显示端口 ® 规范。请参阅节 9.1, “ 显示技术支持 ”。
DisplayPort® 支持通过 TBT 通过 C 型和 DP 隧道的 DisplayPort® Alt 模式。请参阅章节 6, “USB-C+

子系统 ” 显示端口 ® Alt 模式支持和章节 7, “ 雷电™ ” 显示端口 ® 隧道。
图 9-2. 显示端口 * 概述
Source Device Main Link Sink Device

(Isochronous Streams)
DisplayPort Tx DisplayPort Rx
(Processor)
AUX CH
(Link/Device Managemet)
Hot-Plug Detect
(Interrupt Request)
• 支持 1、2 或 4 个数据通道的主链路。
• 用于链接 / 设备管理的辅助通道。
• 支持多达 36 BPP （每像素比特）。
• 支持 SSC。
• 支持 YCbCR 4：4：4、YCbCR 4：2：0 和 RGB 颜色格式。
• 支持 MST （多流传输）。
• 支持 VESA DSC 1.1。
• 自适应同步。
9.3.4.1 多流传输（MST）

• 处理器支持多流传输（MST），允许通过单个 DisplayPort 连接器使用多个监视器。
• 不支持 MST 与 DSC 并发。
• 最大 MST DP 支持分辨率。
表 9-3. 显示多流传输计算的分辨率和链路带宽 ( 表 1 页，共 2 页 )

每行像素数线刷新率 [Hz] 像素时钟 [MHz] 链路带宽 [Gbps]
640 480 60 25.2 0.76
92 数据表，第 1 卷，共 2 卷
显示
表 9-3. 显示多流传输计算的分辨率和链路带宽 ( 表 2 页，共 2 页 )

每行像素数线刷新率 [Hz] 像素时钟 [MHz] 链路带宽 [Gbps]
800 600 60 40 1.20
1024 768 60 65 1.95
1280 720 60 74.25 2.23
1280 768 60 68.25 2.05
1360 768 60 85.5 2.57
1280 1024 60 108 3.24
1400 1050 60 101 3.03
1680 1050 60 119 3.57
1920 1080 60 148.5 4.46
1920 1200 60 154 4.62
2048 1152 60 156.75 4.70
2048 1280 60 174.25 5.23
2048 1536 60 209.25 6.28
2304 1440 60 218.75 6.56
2560 1440 60 241.5 7.25
3840 2160 30 262.75 7.88
2560 1600 60 268.5 8.06
2880 1800 60 337.5 10.13
3200 2400 60 497.75 14.93
3840 2160 60 533.25 16.00
4096 2160 60 556.75 16.70
4096 2304 60 605 18.15
5120 3200 60 1042.5 31.28
注:
1. 以上所有与位深度 24 有关。
2. 给定视频模式的数据速率可以计算为：数据速率 + 像素频率 + 位深度。
3. 给定视频模式的带宽要求可以计算为：带宽 + 数据速率 = 1.25 （对于 8B/10B 编码开销）。
4. 链路带宽取决于标准是否减少消隐。
如果标准没有减少消隐 - 预期带宽可能更高。
有关详细信息，请参阅 VESA 和行业标准和计算机显示监视器计时（DMT）指南。版本 1.0，修订版 2013 年 2 月 8 日。
5. 要计算在 MST 配置中可以支持的分辨率，请遵循以下准则：
a. 根据请求的显示分辨率确定链路带宽列是什么。
b. 相应地汇总三个显示器中的两个的带宽，并确保最终结果低于 21.6Gbps。（例如：4 通道 HBR2 比特率）。
例如：
a. 停靠两个显示器：3840x2160*60hz = 1920x1200×60hz = 16 × 4.62 = 20.62Gbps [ 支持 ]。
b. 停靠三个显示器：3840x2160×30hz = 3840x2160×30hz = 1920x1080=60hz = 7.88 × 7.88 × 4.16 =
19.92Gbps [ 支持 ]。
9.3.5 高清多媒体接口（HDMI+）

高清晰度多媒体接口（HDMI®）用于将 DVD 播放器、机顶盒和其他视听源的未压缩数字音频和视
频信号传输到电视机、投影仪和其他视频显示器。它可以携带高质量的多通道音频数据以及所有标
准和高清消费类电子产品视频格式。连接处理器和显示设备的 HDMI 显示接口使用过渡最小化差分
信令（TMDS）通过同一张 HDMI 电缆传输视听信息。
HDMI 包括三个独立的通信通道：TMDS、DDC 和可选的 CEC （消费类电子产品控制）。处理器上

不支持 CEC。如下图所示，HDMI 电缆携带四个差分对，构成 TMDS 数据和时钟通道。这些通道用
于携带视频、音频和辅助数据。此外，HDMI 还带有 VESA DDC。HDMI 源使用 DDC 来确定接收器
的功能和特性。
数据表，第 1 卷，共 2 卷 93
显示
音频、视频和辅助（控制 / 状态）数据通过三个 TMDS 数据通道传输。视频像素时钟在 TMDS 时钟

通道上传输，由接收机用于三个数据通道上的数据恢复。通过 PCH 原生驱动的数字显示数据信号是
交流耦合的，需要电平转换才能将交流耦合信号转换为符合 HDMI 的数字信号。
处理器 HDMI 接口是按照高清多媒体接口设计的。
图 9-3. HDMI® 概述
HDMI Source HDMI Sink

HDMI Tx HDMI Rx
(Processor) TMDS Data Channel 0
TMDS Data Channel 1
TMDS Data Channel 2
TMDS Clock Channel
Hot-Plug Detect
Display Data Channel (DDC)
CEC Line (optional)
• DDC （显示数据通道）通道。
• 支持 YCbCR 4：4：4、YCbCR 4：2：0 和 RGB 颜色格式。
• 支持多达 36 BPP （每像素比特）。
表 9-4. HDMI® 最大分辨率

标准 Y 处理器线路 1 U 处理器线路 1
HDMI 1.4 4Kx2K 24-30Hz 24bpp 4Kx2K 24-30Hz 24bpp
HDMI 2.0b 4Kx2K 48-60Hz 24bpp （RGB/ 4Kx2K 48-60Hz 24bpp （RGB/
YUV444） YUV444）
4Kx2K 48-60Hz 12bpc （YUV420） 4Kx2K 48-60Hz 12bpc （YUV420）
注:
1. bpp - 每像素位。
2. 分辨率支持取决于内存 BW 的可用性。
9.3.6 数字视频接口（DVI）

处理器数字端口可配置为驱动 DVI-D。DVI 使用 TMDS 将数据从发射器传输到接收器，这与 HDMI
协议类似，但音频和 CEC 除外。有关信号和数据传输的详细信息，请参阅 HDMI 部分。通过处理器
本地驱动的数字显示数据信号是交流耦合的，需要电平转换才能将交流耦合信号转换为符合 HDMI
的数字信号。
94 数据表，第 1 卷，共 2 卷
显示
表 9-5. 支持 DVI 最大分辨率

标准 Y 处理器系列 U 处理器线
DVI 1920x1200 60Hz 24bpp 1920x1200 60Hz 24bpp
注:
9.3.7 嵌入式显示端口 * （eDP*）

嵌入式 DisplayPort® （eDP®）是 DisplayPort® 标准的嵌入式版本，面向笔记本电脑和一体式 PC 等
应用。与 DisplayPort® 一样，嵌入式 DisplayPort® 还包括主链路、辅助通道和可选的热插拔检测信
号。
• 支持低功耗优化管道 A
• 支持高达 HBR3 链路速率
• 支持背光 PWM 控制信号
• 支持 VESA DSC （数据流压缩）
• 支持 SSC
• 面板自刷新 1
• 面板自刷新 2
• MSO 2x2 （多段操作）
• 专用辅助通道
• 自适应同步
表 9-6. 嵌入式显示端口最大分辨率
标准 Y 处理器线路 1 U 处理器线路 1
eDP* 4096x2304 60Hz 36bpp 4096x2304 60Hz 36bpp

5120x3200 60Hz 24bpp 5120x3200 60Hz 24bpp
带 DSC 的 eDP+ 5120x3200 60Hz 36bpp 5120x3200 60Hz 36bpp
注:
1. 最大分辨率基于 HBR3 链路数据速率的 4 个通道的实现。
2. PSR2 支持多达 4K 分辨率。
9.3.8 集成音频
• HDMI® 和 DisplayPort 接口可携带音频和视频。
• 处理器同时支持三个数字端口上的三个高清音频流（DMA 控制器位于 PCH 中）。
• 集成音频处理（DSP）由 PCH 执行，并使用音频和 AUDIO_CLK 输入引脚传送到处理器。
• 音频 _SDO 输出引脚用于将响应携带回 PCH。
• 仅支持内部 HDMI 和 DP CODEC。
数据表，第 1 卷，共 2 卷 95
显示
表 9-7. 通过 HDMI 和显示端口支持处理器的音频格式 *

音频格式 HDMI* 显示端口 *
AC-3 杜比 ® 数字是是
杜比数字升级版是是
DTS-HD* 是是
LPCM，192 kHz/24 位，6 通道是是
杜比真高清、DTS-HD 主音频 * （无损蓝光光盘 * 音频格式）是是
处理器将继续支持静默流。静默流是一种集成的音频功能，可实现短音频流，例如可通过 HDMI® 和
DisplayPort® 监视器听到系统事件。处理器支持通过 HDMI 和 DisplayPort 接口的静音流，支持 48
kHz 采样率双通道。
注: 正在评估 88.2 kHz、96 kHz、176.4 kHz 和 192 kHz 采样速率和多通道静默流支持。
§ §
96 数据表，第 1 卷，共 2 卷
相机 /MIPI
10 相机 /MIPI
10.1 摄像机管道支持
相机管功能，如去马赛克，白平衡，缺陷像素校正，黑电平校正，伽玛校正，晕影控制，前端色彩
空间转换器（CSC），图像增强色彩处理（IECP）。
10.2 MIPI® CSI-2 摄像机互连

摄像机 I/O 控制器提供本机 / 集成互连到摄像机传感器，符合 MIPI DPHY1.2 CSI2 V1.3 协议。摄像
机接口总共提供 32 个（U 处理器线）和 38 个（Y 处理器线）通道，支持 U 处理器段多达 6 个传感
器，Y 处理器段最多支持 7 个传感器。
数据传输接口（简称 CSI-2）是一种具有数据和时钟信号的单向差分串行接口 ; 此接口的物理层是

D-PHY 的 MIPI® 联盟规范。
控制接口（称为 CCI）是一个与 I2C 标准兼容的双向控制接口。
注: CSI-2 接口仅在 Y 处理器线和 U 处理器线路上可用。
10.2.1 摄像机控制逻辑
摄像机基础结构支持多种使用摄像机 PMIC 和 / 或离散逻辑的摄像机控制架构选项。IPU4 控制选项
利用 I2C 进行双向通信，PCH GPIO 可驱动各种控制功能。
10.2.2 摄像机模块
英特尔维护英特尔面向用户摄像头的认证供应商列表和英特尔面向世界的认可供应商列表，以简化
系统设计。提供其他服务来支持非 AVL 选项。
98 Datasheet, Volume 1 of 2
相机/MIPI
10.2.3 CSI-2 车道配置

端口数据 / 时钟配置选项 1 端口数据 / 时钟配置选项 2
端口 D 时钟端口 D 时钟
端口 D 通道 0 端口 D 通道 0 x2
港口 D 巷 1 x4 港口 D 巷 1
港口 D 巷 2 端口 C 通道 0
x1
港口 D 巷 3 端口 C 时钟
端口 E 时钟
端口 E 通道 0 x2
港口 E 车道 1
端口 F 时钟
端口 F 通道 0 x2
港口 F 通道 1
端口 H 时钟端口 H 时钟
端口 H 通道 0 端口 H 通道 0 x2
港口 H 车道 1 x4 港口 H 车道 1
港口 H 车道 2 端口 G 通道 0
x1
港口 H 车道 3 端口 G 时钟
端口 A2 通道 0
港口 A2 巷 1 x2
港口 A2 巷 2
注:
1. 在配置选项 1 中，引脚充当端口 D （数据）通道 3，而在配置选项 2 中，引脚充当端口 C 时钟，同样适用于端口 H 通道
3 DATA 和端口 G 时钟。
2. 端口 A 仅在 Y 处理器线路中可用。
3. 所有通道均为 DPHY1.2，最高为 2.5Gbps。
有关实施和更多信息，请联系英特尔代表。
§ §
Datasheet, Volume 1 of 2 99
信号描述
11 信号描述
本章介绍处理器信号。它们根据其关联的接口或类别按功能组排列。下表中的符号用于描述信号类
型。
信号描述还包括用于特定信号的缓冲器类型（请参阅下表）。
表 11-1. 信号表术语
符号信号类型
I 输入引脚
O 输出引脚
I/O 双向输入 / 输出引脚
SE 单端链接
差异差分链路
CMOS CMOS 缓冲区。1.05V- 容差
Od 开路排水缓冲器
LPDDR4/x LPDDR4/LPDDR4x 缓冲器：1.1V 容差
DDR4 DDR4 缓冲：1.2V 容差
A 模拟参考或输出。可用作阈值电压或缓冲器补偿
Gtl 喷枪收发器逻辑信号技术
编号电压参考信号
可用性信号可用性条件 - 基于段、SKU、平台类型或任何其他因素
异步 1 信号与任何参考时钟没有计时关系。
注: 缓冲区类型的限定符。
11.1 系统内存接口
11.1.1 DDR4 内存接口
表 11-2. DDR4 内存接口 ( 表 1 页，共 2 页 )
迪缓冲区链接
信号名称说明可用性
尔。类型类型
数据总线：数据信号接口到 SDRAM 数据总

DDR0_DQ{7：0}{7：0}
线。 I/O DDR4 SE U 处理器线
DDR1_DQ{7：0}{7：0}
示例：DDR0_DQ2[5]
DDR0_DQSP[7：0]
DDR0_DQSN[7：0] 数据频闪：差分数据频闪对。在读取和写入
I/O DDR4 差异 U 处理器线
DDR1_DQSP[7：0] 事务期间，数据在 DQS 的交叉点捕获。
DDR1_DQSN[7：0]
DDR0_CLK_N=1：0] SDRAM 差分时钟：差分时钟信号对，每个

DDR0_CLK_P[1：0] 等级对。DDR0_CLK_P_DDR1_CLK_P 的
正边及其补体 DDR0_CLK_N / O DDR4 差异 U 处理器线
DDR1_CLK_N=1：0] DDR1_CLK_N 的负边用于对 SDRAM 上的
DDR1_CLK_P[1：0] 命令和控制信号进行采样。
数据表，第 1 卷，共 2 卷 101

信号描述
表 11-2. DDR4 内存接口 ( 表 2 页，共 2 页 )

迪缓冲区链接
尔。类型类型
时钟启用：（每个级别 1）。这些信号用
于：
DDR0_CKE[1：0] • 在通电期间初始化 SDRAM。
O DDR4 SE U 处理器线
DDR1_CKE[1：0] • 断电 SDRAM 等级。
• 在 STR （挂起到 RAM）期间，将所有
SDRAM 列入和退出自刷新。
DDR0_CS_1：0] 芯片选择：（每个等级 1）。这些信号用于

在活动状态期间选择特定的 SDRAM 组件。 O DDR4 SE U 处理器线
DDR1[CS][1：0] 每个 SDRAM 等级都有一个芯片选择。
DDR0_ODT[1：0] 在模具终止：（每个等级 1）。活动

DDR1_ODT[1：0] SDRAM 终止控制。
地址：这些信号用于向 SDRAM 提供多路复

用行和列地址。
DDR0_MA[16] 用作 RAS+ 信号
DDR0_MA[16：0] DDR0_MA[15] 用作 CAS+ 信号
DDR1_MA[16：0] DDR0_MA[14] 用作 WE+ 信号
DDR1_MA[16] 用作 RAS+ 信号
DDR1_MA[15] 用作 CAS+ 信号
DDR1_MA[14] 用作 WE+ 信号
DDR0_ACT# 激活命令：ACT+ 高以及 CS_N 确定下面的

DDR1_ACT# 信号地址具有命令功能。
银行组：BG[0：1] 定义要对哪个银行组应
DDR0_BG[1：0] 用活动、读取、写入或预付费命令。应连接用于 DDP 的 U
O DDR4 SE
DDR1_BG[1：0] BG0 还确定在 MRS 周期期间要访问哪个模处理器线路，BG[1]。
式寄存器。
银行地址：BA[1：0] 定义要向哪个银行应
DDR0_BA[1：0] 用活动、读取、写入或预付费命令。银行地
DDR1_BA[1：0] 址还确定哪种模式
寄存器将在 MRS 周期期间访问。
警告：此信号仅用于命令训练。它在训练期
DDR0_ALERT#
间获取命令和地址奇偶校验错误标志。不支 I DDR4 SE U 处理器线
DDR1_ALERT#
持 CRC 功能。
DDR0_PAR 命令和地址奇偶校验：这些信号用于奇偶校
O A SE U 处理器线
DDR1_PAR 验。
DDR0_VREF_CA 命令和地址的内存参考电压：请参阅相应的
O A SE U 处理器线
DDR1_VREF_CA 设计指南，了解实现详细信息。
系统内存电阻补偿：有关实现详细信息和不适
DDR_RCOMP_2：0] A SE U 处理器线
值，请参阅相应的设计指南。用
内存重置：有关实现详细信息，请参阅相应
DRAM_ 重置 # O CMOS SE U 处理器线
的设计指南。
系统内存电源门控制：当信号高 = 平台内存
VTT 稳压器启用时，输出高。
DDR_VTT_CTL O A SE U 处理器线
当信号低时 - 禁用 C8 和深和 S3 中的平台内
存 VTT 稳压器。
11.1.2 LPDDR4 内存接口
102 数据表，第 1 卷，共 2 卷

信号描述
表 11-3. LPDDR4 内存接口

迪缓冲区类链接类
尔。型型
DDRA_DQ{3：0}7：0}
DDRB_DQ[3：0][7：
数据总线：数据信号接口到 SDRAM 数据总
0]
线。 I/O LPDDR4 SE U/Y 处理器系列
DRC[DQ]3：0[7：0] 示例：DDR0_DQ2[5]
DDRD_DQ[3：0][7：
0]
DDRA_DQSP[3：0]
DDRB_DQSP[3：0]
Drc_DQSP[3：0]
DDRD_DQSP[3：0] 数据频闪：差分数据频闪对。在读取和写入
I/O LPDDR4 差异 U/Y 处理器系列
DDRA_DQSN[3：0] 事务期间，数据在 DQS 的交叉点捕获。
DDRB_DQSN[3：0]
DRC[DQSN]3：0]
DDRD_DQSN[3：0]
DDRA_CLK_N
DDRA_CLK_P SDRAM 差分时钟：差分时钟信号对，每个
DDRB_CLK_N 通道和封装对。DDRA_CLK_P、
DDRB_CLK_P、DDRC_CLK_P、
DDRB_CLK_P
DDRD_CLK_P 及其补体 DDRA_CLK_N、 I/O LPDDR4 差异 U/Y 处理器系列
DDRC_CLK_N
DDRB_CLK_N、DDR_C_CLK_N 的正边交叉
Drc_CLK_P 用于对 SDRAM 上的命令和控制信号进行采
DDRD_CLK_N 样。
DDRD_CLK_P
DDRA_CKE[1：0] 时钟启用：（每个等级 1）这些信号用于：

DDRB_CKE[1：0] • 在通电期间初始化 SDRAM。
• 断电 SDRAM 等级。 O LPDDR4 SE U/Y 处理器系列
DRC_CKE[1：0]
• 在 STR 期间将所有 SDRAM 排名进入和
DDRD_CKE[1：0] 退出自刷新。
DDRA_CS[1：0] 芯片选择：（每个等级 1）。这些信号用于在

DDRB_CS[1：0] 活动状态期间选择特定的 SDRAM 组件。每
O LPDDR4 SE U/Y 处理器系列
DRC_CS[1：0] 个 SDRAM 等级都有一个芯片选择。
DDRD_CS[1：0] 芯片选择信号为 " 有源高 "。
DDRA_CA[5：0]
DDRB_CA[5：0] 命令地址：这些信号用于向 SDRAM 提供多
O LPDDR4 SE U/Y 处理器系列
DRC_CA[5：0] 路复用命令和地址。
DDRD_CA[5：0]
系统内存电阻补偿：有关实现详细信息和
DDR_RCOMP_2：0] O A SE U/Y 处理器系列
值，请参阅相应的设计指南。
内存重置：有关实现详细信息，请参阅相应
DRAM_ 重置 # O CMOS SE U/Y 处理器系列
的设计指南。
数据表，第 1 卷，共 2 卷 103

信号描述
11.2 重置和杂项信号
表 11-4. 重置和杂项信号
迪缓冲区类链接类
尔。型型
配置信号：如果未在电路板上终止，CFG 信
号的默认值为 "1"。当需要逻辑低电平时，请
参阅相应的设计指南，以寻求下拉建议。
英特尔建议在板上放置 CFG 引脚的测试点。
• CFG[0]：PCUPLL 锁定后失速复位序
列，直到取消断言：
— 1 = （默认）正常操作 ; 没有摊
CFG[19：0] 位。 I Gtl SE U/Y 处理器产品线
— 0 = 停止。
• CFG[3：1]：保留配置通道。
• CFG[4]：eDP 启用：
— 1 = 已禁用。
— 0 = 已启用。
• CFG[19：5]：保留配置通道。
不适
CFG_RCOMP 配置电阻补偿不适用 SE U/Y 处理器产品线
用
不适
PROC_POPIRCOMP POPIO 电阻补偿用不适用 SE U/Y 处理器产品线
处理器选择：此引脚用于与将来的平台兼容。
PROC_ 选择 # 对于第 10 代英特尔 ® 酷睿 TM 处理器，它应未不适用 U 处理器线
连接。
11.3 显示界面
11.3.1 嵌入式显示端口 * （eDP+）信号
表 11-5. 嵌入式显示端口 ® 信号
迪链接
信号名称说明缓冲区类型可用性
尔。类型
DDIA_TXP[3：0] 嵌入式显示端口传输：差分对。
O eDP 差异所有处理器产品线
DDIA_TXN[3：0]
DDIA_AUXP 嵌入式显示端口辅助：半双工双向通道由一个差分对组成。
O eDP 差异所有处理器产品线
迪迪亚 · 奥克斯
嵌入式 DisplayPort 实用程序：输出控制信号，用于使用背

DISP_UTILS 光调制的嵌入式 LCD 显示器的亮度校正。 O 同步 CMOS SE 所有处理器产品线
此引脚将与 PCH 上现有的 BKLTCTL 引脚类似的功能共存。
DDI IO 补偿电阻器，支持 DP+、eDP+ 和 HDMI® 通道。不适

DP_RCOMP A SE 所有处理器产品线
用
注: eDP® 实现伴随着额外的边带信号。
104 数据表，第 1 卷，共 2 卷

信号描述
11.3.2 数字显示接口（DDI）信号

表 11-6. 显示接口信号
链接类
信号名称说明迪尔。缓冲区类型可用性
型
DDIA_TXP[3：0]
DDIA_TXN[3：0]
数字显示接口传输：差分对。 O 组合 I/O 差异
DDIB_TXP[3：0]
DDIB[TXN]3：0]
U/Y 处理器线 .
DDIA_AUXP
迪迪亚 · 奥克斯数字显示接口显示端口辅助：半双工双向通道
O 组合 I/O 差异
DDIB_AUXP 由每个通道的一个差分对组成。
DDIB_AUXN
11.4 USB C 型信号

表 11-7. USB C 型信号
链接类
信号名称说明迪尔。可用性
型
TCP{2}0}TX_P{1：0}
TX 数据通道。 O 差异 U/Y 处理器产品线
TCP{2}0}TX_N{1：0}
TCP{3}TX_P{1：0}
TX 数据通道。 O 差异 U 处理器线
TCP{3}TX_N{1：0}
TCP{2}0}TXRX_P{1：0}
RX 数据通道，也用作辅助 TX 数据通道。 I/O 差异 U/Y 处理器产品线
TCP{2}0}TXRX_N=1：0}
TCP{3}TXRX_P{1：0}
RX 数据通道，也用作辅助 TX 数据通道。 I/O 差异 U 处理器线
TCP{3}TXRX_N{1：0}
TCP_2：0_AUXPAD_P
普通车道 AUX-PAD。 I/O 差异 U/Y 处理器产品线
TCP_2：0_AUXPAD_N
TCP_3_AUXPAD_P
普通车道 AUX-PAD。 I/O 差异 U 处理器线
TCP_3_AUXPAD_N
TC_RCOMP_P
C 型电阻补偿。不适用差异 U/Y 处理器产品线
TC_RCOMP_N
数据表，第 1 卷，共 2 卷 105

信号描述
11.5 MIPI® CSI-2 接口信号

表 11-8. MIPI® CSI-2 接口信号
缓冲区类链接类
信号名称说明迪尔。可用性
型型
CSI_A_DP{0}
CSI-2 端口 A 数据通道 Y 处理器系列
CSI_A_DN{0}
CSI_C_DP{0}
U/Y 处理器产品线
CSI_C_DN{0}
CSI_D_DP[3：0]
CSI_D_DN[3：0]
CSI_E_DP[1：0]
I DPHY 差异 U/Y 处理器产品线
CSI_E_DN[1：0]
CSI-2 端口 C-H 数据通道
CSI_F_DP[1：0]
CSI_F_DN[1：0]
CSI_G_DP{0}
CSI_G_DN[0]
CSI_H_DP[3：0]
CSI_H_DN[3：0]
CSI_A_CLK_P
CSI-2 端口 A 时钟通道 Y 处理器系列
CSI_A_CLK_N
CSI_C_CLK_P
CSI_C_CLK_N
CSI_D_CLK_P
CSI_D_CLK_N
CSI_E_CLK_P
I DPHY 差异 U/Y 处理器产品线
CSI_E_CLK_N
CSI-2 端口 C-H 时钟通道
CSI_F_CLK_P
CSI_F_CLK_N
CSI_G_CLK_P
CSI_G_CLK_N
CSI_H_CLK_P
CSI_H_CLK_N
CSI_RCOMP CSI 电阻补偿不适用不适用 SE U/Y 处理器产品线
11.6 可测试信号
表 11-9. 可测试信号 ( 表 1 页，共 2 页 )
迪缓冲区链接类
尔。类型型
断点和性能监视器信号：来自处理器的输出，指示用
BPM[3：0] I/O Gtl SE U/Y 处理器产品线
于监视处理器性能的断点和可编程计数器的状态。
探头模式就绪：PROC_PRDY® 是调试工具用于确定
PROC_PRDY# O Od SE U/Y 处理器产品线
处理器调试就绪性的工具输出。
探头模式请求：调试工具使用 PROC_PREQ® 请求处

PROC_PREQ# I Gtl SE U/Y 处理器产品线
理器的调试操作。
测试时钟：此信号为处理器测试总线（也称为测试访
PROC_TCK 问端口）提供时钟输入。此信号应低电平驱动或允许 I Gtl SE U/Y 处理器产品线
在 " 复位 " 通电期间浮动。
106 数据表，第 1 卷，共 2 卷

信号描述
表 11-9. 可测试信号 ( 表 2 页，共 2 页 )

尔。类型型
测试数据输入：此信号将串行测试数据传输到处理
PROC_TDI I Gtl SE U/Y 处理器产品线
器。此信号提供 JTAG 规范支持所需的串行输入。
测试数据出站：此信号将串行测试数据从处理器传输
PROC_TDO O Od SE U/Y 处理器产品线
出去。此信号提供 JTAG 规范支持所需的串行输出。
测试模式选择：调试工具使用的 JTAG 规范支持信

PROC_TMS I Gtl SE U/Y 处理器产品线
号。
测试重置：重置测试访问端口（TAP）逻辑。在开
PROC_TRST# I Gtl SE U/Y 处理器产品线
电复位期间，此信号应低电平驱动。
11.7 错误和热保护信号
表 11-10. 错误和热保护信号
迪缓冲区类链接
尔。型类型
灾难性错误：此信号表示系统发生了灾难性错误，无
法继续运行。处理器将为不可恢复的机器检查错误或
其他不可恢复的内部错误设置此信号。CATERR+ 用于
卡特勒 # O Od SE 所有处理器产品线
发出以下类型的错误信号：旧式 MCERR、CATERR+
用于断言 16 个 BCLK。在暖或冷复位之前，旧式
IERR、CATERR+ 保持不变。
平台环境控制接口：处理器的串行侧带接口。它主要
用于热、电源和错误管理。有关 PECI 电气规格、协议 PECI，亚
PECI I/O
同步
SE 所有处理器产品线
和功能的详细信息，请参阅 RS- 平台环境控制接口
（PECI）规范 3.0。
处理器热：当处理器温度监测传感器检测到处理器已
达到其最大安全工作温度时，PROCHOT+ 将变为激活 GTL I
普罗科霍 # I/O SE 所有处理器产品线
状态。这表示处理器热控制电路（TCC）已激活（如 OD O
果启用）。此信号也可以驱动到处理器以激活 TCC。
热跳：处理器通过使用内部热传感器保护自己免受灾
难性过热的影响。此传感器设置远高于正常工作温度，
THRMTRIP# 以确保没有误段。当结温度超过约 125 °C 时，处理器 O Od SE 所有处理器产品线
将停止所有执行。这由 THRMTRIP+ 引脚向系统发出
信号。有关终止要求，请参阅相应的设计指南。
11.8 功率排序信号
表 11-11. 功率排序信号 ( 表 1 页，共 2 页 )
尔。型类型
处理器电源良好：处理器要求此输入信号是
VCC 和 VDDQ 电源稳定且在规格范围内的干净
指示。此要求适用于处理器的 S 状态。" 清洁 " U/Y 处理器产品
方案 I CMOS SE
意味着信号将保持低电平（能够下沉泄漏电线
流），从电源打开到符合规范为止，无故障。
然后，信号应单调地转换为高状态。
VCCST_OVERRIDE：来自 PCH 的输出信号，

用于保持 VCCST 通电（在 VCCST 断电的情不适 U/Y 处理器产品
VCCST_ 覆盖 O 不适用
况下）用于 C 型唤醒功能（连接到板载用线
VCCST_PWRGD_TCSS）。
数据表，第 1 卷，共 2 卷 107

信号描述
表 11-11. 功率排序信号 ( 表 2 页，共 2 页 )

尔。型类型
VCCST 电源良好：处理器要求此输入信号是
VCCST 和 VDDQ 电源稳定且在规格范围内的
干净指示。此信号在 S0 和 S3 电源状态期间应
U/Y 处理器产品
VCCST_PWRGOOD 具有有效电平。" 清洁 " 意味着信号将保持低 I CMOS SE
线
电平（能够下沉泄漏电流），从电源打开到符
合规范为止，无故障。然后，信号单调地转换
到高状态。
VCCST_PWRGD_TCSS：当类型 -c 子系统需
要保持 VCCST 电源打开
（VCCST_OVERRIDE）时，即使进入 S3 = S5
状态，处理器也需要断言此输入信号。
此信号启动为低电平，并且仅在 S3 + S5 入口
时更改极性。 U/Y 处理器产品
VCCST_PWRGD_TCSS I CMOS SE
线
如果需要切换，在 Sx 入口流处取消
VCCST_PWRGD 信号之前，信号电平必须始
终更改。
此信号在 S0 = S5 电源状态期间必须具有有效
电平。
套接字已占用：处理器封装上直接向下拉（0
欧姆）到地面。此信号没有连接到处理器芯不适 U/Y 处理器产品
斯克托克 # 不适用 SE
片。主板设计人员可能使用此信号来确定处理用线
器是否存在。
维德苏 I：GTL/
I/O
VIDSOUT，VIDSCK，VIDALERT®：这些信 O：OD
U/Y 处理器产品
号包括一个三信号串行同步接口，用于在处理 SE
维德斯克 O Od 线
器和稳压器控制器之间传输电源管理信息。
维德阿莱特 # I CMOS
11.9 处理器电源轨
表 11-12. 处理器电源轨信号
尔。类型型
VccIN 封装 VR （OPVR）电源轨 I 电源 - U/Y 处理器系列
VccIN_AUX 封装 VR （OPVR）电源辅助导轨 I 电源 - U/Y 处理器系列
Vcc#1p8A 系统代理电源轨 I 电源 - U/Y 处理器系列
VDDQ 系统内存电源轨 I 电源 - U/Y 处理器系列
VccST 处理器待机模式的电压维持 I 电源 - U/Y 处理器系列
VccSTG 处理器待机模式的门控维持电压 I 电源 - U/Y 处理器系列
VccPLL 处理器 PLL 电源轨 I 电源 - U/Y 处理器系列
VccPLL_OC 处理器 PLL 电源轨 I 电源 - U/Y 处理器系列
VccIN_SENSE 隔离的低阻抗电压感应引脚。它们可用于 PWR_ U/Y 处理器系列

VccIN_AUX_VCCSENSE 检测或测量硅附近的电压。感
不适
-
VccIN_AUX_VSSSENSE 隔离的低阻抗参考接地感应引脚。它们可用
GND_
用于检测或测量硅附近适当电压轨的参考 U/Y 处理器系列
VssIN_SENSE 感感
接地。
108 数据表，第 1 卷，共 2 卷

信号描述
表 11-13. 处理器上拉电源轨信号
迪
信号名称说明 Type 可用性
尔。
用于平台上所有旧信号上拉的参考电源
VccSTG_OUT_LGC O 参考电源 U 处理器线
轨。
VccST_OUT 用于平台旧式信号上拉的参考电源轨。 O 参考电源 Y 处理器系列
用于站台上的 JTAG/PROCHOT 信号上拉

O 参考电源 Y 处理器系列
VccSTG_OUT 的参考电源轨，FPGM 电源轨供应商。
VCCSTG_OUT 电源轨。 O 电源 U 处理器线
用于平台上所有调试 / 配置信号上拉的参
VccIO_OUT O 参考电源 U/Y 处理器系列
考电源轨。
11.10 接地、保留和非关键功能（NCTF）信号

以下是保留（RSVD）信号的一般类型和连接指南：
• RSVD – 不应连接这些信号。
• RSVD_TP – 这些信号应路由到测试点。
• [NCTF ] 这些信号对工作不重要，不应连接。
这些信号与 VCC、VDDQ、VSS 或任何其他信号（包括彼此）的任意连接可能会导致组件故障或与

将来的处理器不兼容。请参阅节 11-14, “GND、RSVD 和 NCTF 信号 ”。
为了可靠运行，始终将未使用的输入或双向信号连接到适当的信号电平。未使用的有源高输入应通
过电阻连接到接地（VSS）。未使用的输出可能未连接，但这可能会干扰某些测试访问端口
（TAP）功能，使调试探测复杂化并阻止边界扫描测试。将双向信号与电源或接地捆绑时，应使用电
阻器。将任何信号连接到电源或接地时，电阻器也可用于系统可测试性。电阻值应位于基板轨迹阻
抗的 ±20% 以内，除非在相应的设计指南中另有说明。
表 11-14. GND、RSVD 和 NCTF 信号

信号名称说明
Vss 地面：处理器接地节点。
Vss_NCTF 非关键功能：这些信号用于封装机械可靠性，不应在电路板上连接。
RSVD 保留：所有 RSVD 信号均不应在电路板上连接。
RSVD_NCTF 保留非关键功能：RSVD_NCTF 不应在电路板上连接。
测试点：英特尔建议将每个 RSVD_TP 路由到可访问的测试点。英特尔可能需要这些测试点进行特定

RSVD_TP
于平台的调试。使这些测试点无法访问可能会延迟英特尔的调试。
数据表，第 1 卷，共 2 卷 109

信号描述
11.11 处理器内部上拉 / 下拉端接

表 11-15. 处理器内部上拉 / 下拉端接
信号名称向上拉 / 向下拉铁路值
BPM_N[3：0] 向上拉 / 向上拉向下拉 VCCIO 16-60 °
PROC_PREQ# 向上拉 VCCSTG 3KΩ
PROC_TDI 向上拉 VCCSTG 3KΩ
PROC_TMS 向上拉 VCCSTG 3KΩ
PROC=TRST# 向下拉 VCCSTG 3KΩ
PROC=TCK 向下拉 VCCSTG 3KΩ
CFG[19：0] 向上拉 VCCIO 3KΩ
§ §
110 数据表，第 1 卷，共 2 卷

电气规范
12 电气规范
12.1 处理器电源轨
动力轨说明 Y 处理器系列 U 处理器系列
输入 FIVR1、处理器 IA 内核和图形
VCCIN SVID SVID
电源轨
VccIN_AX_ 输入 FIVR1、SA 和 PCH 组件 PCH VID PCH VID
VccST 维持动力轨已修正已修正
VccSTGC 保持门控电源轨已修正已修正
VccPLL 处理器 PLL 电源轨已修正已修正
VccPLL_OC3 处理器 PLL OC 电源轨已修正已修正
VDDQ 集成内存控制器电源轨固定（取决于内存技术）固定（取决于内存技术）
Vcc1P8A 包装导轨，C 型，PCH 已修正已修正
注:
1. FIVR = 完全集成的电压调节器节 12.1.2, “ 集成电压调节器 ” 参考。
2. 有关每个轨道的 VR 的详细信息，请参阅相应的设计指南。
3. VccPLL_OC 电源轨应来自 VDDQ VR。连接应通过 Y 处理器中的负载开关，在 U 处理器中，连接可以是直接的，也可以是
负载开关，这取决于所需的电源优化。
4. VccIN_AUX 的电压点很少由 PCHVID 定义。
5. VccST 和 VccSTG 这些导轨未连接到外部电压调节器，此外，它们通过电源门连接到 VCC1P05 电源轨（从 PCH）。
12.1.1 电源和接地引脚
所有电源引脚都应连接到其各自的处理器电源平面，而所有 VSS 引脚都应连接到系统接地层。建议
使用多电源和接地层来减少 I&R 下降。
12.1.2 集成电压调节器
由于将平台稳压器集成到处理器中，处理器具有一个主电压轨（VCCIN），PCH 具有一个主电压轨
（VccIN_AUX）和用于存储器接口（VDDQ）的电压轨。
电压轨 VCCIN 将提供集成电压调节器，这些稳压器将调节到核心、缓存、系统代理、TCSS 和图形的
适当电压。这种集成使处理器能够更好地控制片上电压，从而优化性能和功耗。VCCIN 导轨将保持基
于 VID 的电压，负载线与以前处理器中的核心电压轨类似。
12.1.3 VCC 电压识别（VID）

处理器使用三个信号用于串行电压识别（SVID）接口，以支持自动选择电压。VID 表指定与通过串
行 VID 传输的 8 位 VID 值对应的电压电平。此表中的 "1" 表示高电压电平，"0" 表示低电压电平。如
果电压调节电路无法提供请求的电压，则电压调节器应自行禁用。VID 信号缓冲器类型如下：数据
输入 -GTL、数据输出 -OD、CLK 输出 -OD、警报输入 -CMOS。有关节 12-14, “CMOS 信号组直流
规格 ”GTL/OD 缓冲节 12-15, “GTL 信号组和开路漏流信号组直流规格 ” 液直流规格的 DC 规格和
表，请参阅该表。VID 代码会因温度和 / 或电流负载变化而更改，以便将零件的功率降至最低。中
Table 12-1, “ 处理器 Vcc 在有源和空闲模式直流电压和电流规格 ” 提供了电压范围。设置规格，以
便一个稳压器可在所有支持的频率下工作。
数据表，第 1 卷，共 2 卷 111

电气规范
可在制造过程中设置单独的处理器 VID 值，以便同一处理器 IA 内核频率的两台设备可能具有不同的

默认 VID 设置。这显示在中的 VID 范围值 Table 12-1, “ 处理器 Vcc 在有源和空闲模式直流电压和电
流规格 ” 中。处理器提供在过渡到相邻 VID 及其相关电压时运行的能力。这将表示负载线路中的直
流偏移。
12.2 直流规格
除非另有说明，否则本节中的处理器直流规格在处理器信号引脚上定义。
• LPDDR4/LPDDR4x/DDR4 信号的直流规格列在电压和电流规格部分。
• " 电压和电流规格 " 部分列出了处理器的直流规格，仅在满足结温、时钟频率和输入电压规格时
有效。读取与每个参数关联的所有注释。
• 所有导轨的交流容差包括电压瞬变和电压稳压器电压纹波高达 1MHz。请参阅每个导轨的附加
指南。
112 数据表，第 1 卷，共 2 卷

电气规范
12.2.1 处理器电源轨直流规格
12.2.1.1 VccIN 直流规格
表 12-1. 处理器 Vcc 在有源和空闲模式直流电压和电流规格 ( 表 1 页，共 2 页 )
符号参数段 Minimum 典型值最大值单位注1
处理器工作模式的 1,2,3,
工作电压全部 0 — 2.0 V
电压范围 7,12
IccMAX U 处理器线路 — — 70
（15W） 4,6,7,11
最大值处理器 ICC A
（U 处理器） 4 芯 GT2
IccMAX U 处理器线路 — — 55
（15W） 4,6,7,11
最大值处理器 ICC A
（U 处理器） 2 芯 GT2
IccMAX Y 处理器线（9W） — — 49 4,6,7,11

最大处理器 ICC A
（Y 处理器） 4 芯 GT2
用于处理器 VccIN 请参阅相应的处理器

IccTDC 导轨的热设计电流 — — — A 9
（TDC）电源设计指南
PS0，PS1 — — Φ20 Mv 3, 6, 8
TOBVCC 电压公差
PS2，PS3 Φ35
PS0，PS1 Φ15 Mv 3, 6, 8
脉动波纹容差
PS2，PS3 Φ30
0 — 2 10,13,1
U 处理器线 mΩ
4,15
VR 调节环路能力
直流 _LL 内的负载线斜率 — 2
（<=3KHz） 10,13,1
Y 处理器系列 0 mΩ
4,15
4.2 10,13,1
U 处理器线 — — mΩ 4
交流负载线 3
AC_LL3
（>±3KHz） 4.7 10,13,1
Y 处理器系列 — — mΩ
4
T_OVS_TDP_MA 最大过冲时间
— — — 500 μs
X TDP/ 病毒模式
V_OVS
TDP/ 病毒模式下
TDP= 最大 / 病毒 = — — — 10 %
的最大过冲
最大
数据表，第 1 卷，共 2 卷 113

电气规范
表 12-1. 处理器 Vcc 在有源和空闲模式直流电压和电流规格 ( 表 2 页，共 2 页 )

注:
1. 除非另有说明，否则本表中的所有规格均基于估计和模拟或经验数据。这些规格将在以后使用硅测量数据进行更新。
2. 每个处理器都使用在制造时设置且不可更改的最大有效电压识别值（VID）进行编程。在制造过程中校准单个最大 VID 值，以便两个相同频
率的处理器在 VID 范围内可能具有不同的设置。请注意，这与处理器在电源管理事件（自适应热监视器、增强的英特尔速度步速技术或低功
耗状态）期间使用的 VID 不同。
3. 电压规格要求在尽可能靠近处理器的 Vcc_SENSE 和 Vss_SENSE 上测量。测量需要以示波器上的 20MHz 带宽限制、1.5 pF 最大探头电容和
1 莫姆最小阻抗进行。探头上接地线的最大长度应小于 5 mm。确保系统外部噪声不耦合到示波器探头中。
4. 处理器 VccIN VR 设计为电气支持此电流。
5. 处理器 VccIN VR 将被设计为无限期地热支持此电流。
6. 如果违反了容差、纹波和核心噪声参数，则无法确保长期可靠性。
7. 在高于或低于最大 / 最小功能限制的条件下，无法确保长期可靠性。
8. PSx 是指 SVID 协议设置的稳压器电源状态。
9. 有关给定电流和热设计电流（TDC）允许的最小、典型和最大 VCC，请参阅英特尔平台设计工作室（iPDS）。
10. 在感应点测量的 LL。
11. 典型列表示商业应用的 IccMAX，它不是一个规范 - 它是使用有限的基准集可以超出的有限样本的特征。
12. 工作电压范围处于稳定状态。
13. 不应超过 LL 规格值。如果超出，则预期功率、性能和可靠性会受到损失。
14. 负载管线（AC/DC）应由 VRTT 工具测量，并通过 BIOS 负载线覆盖设置选项进行相应编程。交流 / 直流负载线路 BIOS 编程直接影响工作
电压（AC）和功率测量（DC）。与为 POR 阻抗设计的电路板相比，具有较浅交流负载线的卓越电路板设计可以提高功率、性能和散热性
能。
15. 最佳价值取决于平台 VR 设计和工作负载。
114 数据表，第 1 卷，共 2 卷

电气规范
12.2.1.2 Vcc1p8A 直流规格

表 12-2. 处理器 Vcc1p8A 电源直流电压和电流规格
注 1，2
符号参数段 Minimum 典型值最大值单位
Vcc1p8A 封装电压（直流规格）全部 — 1.8 — V 1,3
ICCMAX=1p8A 1p8A 导轨的最大电流 U 处理器线 — — 700 马 1
Y 处理器系列 — — 500 马
TOB Vcc1p8A Vcc1p8A 公差全部 AC_DC：± 5% % 1,3,4
脉动波纹容差全部 — — 90 Mv 1
注:
3. 电压规格要求在尽可能靠近处理器的 Vcc_SENSE 和 Vss_SENSE 上测量。测量需要以示波器上的 20MHz 带宽限制、1.5 pF 最大探头电容和 1
莫姆最小阻抗进行。探头上接地线的最大长度应小于 5 mm。确保系统外部噪声不耦合到示波器探头中。
4. 对于电压小于 1v TOB 将为 50mv。
12.2.1.3 VccIN_AUX 直流规格

表 12-3. VccIN_AUX 电源直流电压和电流规格
U 处理器线 0 1.8 — V 1,3,4

Vccin_AUX
Y 处理器系列 0 1.65 1.8 V 1,3,4
U 处理器线路
（15W） 0 — 32
4 芯 GT2
最大 U 处理器线路
IccMAX VccIN_AUX （15W） A 1
Icc 0 — 32
2 芯 GT2
Y 处理器线（9W） 0 — 22
4 芯 GT2
TOBVCC 电压容差预算 U - 处理器线 — — 交流 DC：-10/+5 % 1,3,6
Y 处理器系列 — — AC_DC：= 7.5 % 1,3,6
Vos 过冲电压全部 — — — — 1.95 V 7
特托斯过冲时间全部 — — — — 5 我们 7
交流负载线 3 Y 处理器系列 — — 5.9

（<1MHz）
U 处理器线 — — 4.9
AC_LL mΩ 4,5
Y 处理器系列 — — 6.5
交流负载线 2
（1-40MHz） U 处理器线 — — 8.0
注:
4. 1MHz-40MHz 之间允许的最大阻抗低于 LL3。符合推荐的阻抗目标，以避免耦合噪声问题。
5. LL3 值可供参考。仍必须符合电压容差规格。
6. 电压容差预算值包括纹波。
7. 如果最大电压为 2.13V，则允许过冲，其持续电压小于 500us。
8. 此导轨可连接到 1.65v。
9. VccIN_AUX 的电压点很少由 PCHVID 定义。
数据表，第 1 卷，共 2 卷 115

电气规范
12.2.1.4 VDDQ 直流规格

表 12-4. 内存控制器（VDDQ）电源直流电压和电流规格
LPDDR4/x 的处理器 I/O 电全部

VDDQ （LPDDR4/x）典型 -5% 1.1 典型 +5% V 3,4,5
源电压
DDR4 的处理器 I/O 电源电全部

VDDQ （DDR4）典型 -5% 1.2 典型 +5% V 3,4,5
压
TOBVDDQ VDDQ 容差全部 AC_DC：± 5% % 3,4,6
IccMAX_VDDQ VDDQ 导轨的最大电流 Y 处理器系列 — — 3 A 2

（LPDDR4/x）（LPDDR4/x）
U 处理器线 — — 3.5
IccMAX_VDDQ VDDQ 导轨的最大电流 U 处理器线 3.5

— —
（DDR4）（DDR4）
注:
2. 此规格不包括提供给 DIMM 模块的电流。
3. 包括交流与直流错误，其中交流噪声的带宽限制在 100 MHz 以下，在封装引脚上测量。
4. 无需对交流电与直流噪声的分解要求。
12.2.1.5 VccST 直流规格

表 12-5. Vcc 维持（VccST）电源直流电压和电流规格
注 1，2
处理器 Vcc 维持电源

VccST 所有处理器产品线 — 1.025 — V 3
电压
TOBST VccST 容差全部 AC_DC：± 5% % 3,5
IccMAX_ST VccST 的最大电流 U 处理器线 — — 800 马 4
Y 处理器系列 — — 300
注:
4. 最大 IccMAX_ST 规格是初步的，基于初始硅前估计，可能会发生变化。
表 12-6. Vcc 维持门控（VccSTG）电源直流电压和电流规格

注 1，2
处理器 Vcc 维持电源电

VccSTG 全部 — 1.025 — V 3
压
TOBSTG VccSTG 容差全部 AC_DC：± 5% % 3,5
IccMAX_STG VccSTG 的最大电流 U - 处理器线 — — 150 马 4
Y 处理器系列 — — 60
注:
4. 最大 IccMAX_ST 规格是初步的，基于初始硅前估计，可能会发生变化。
116 数据表，第 1 卷，共 2 卷

电气规范
12.2.1.6 VccPLL 直流规格

表 12-7. 处理器 PLL （VccPLL）电源直流电压和电流规格
注 1，2
VccPLL PLL 电源电压（直流规格）全部 — 1.025 — V 3
TOBCCPLL VccPLL_OC 容差全部 AC_DC：± 5% % 3,4
U 处理器线 — —
IccMAX_VCCPLL VccPLL 导轨的最大电流 90 马
Y 处理器系列 — —
注:
表 12-8. 处理器 PLL_OC （VccPLL_OC）电源直流电压和电流规格

符号参数段 Minimum 典型值最大值单位注 1，2
PLL_OC 电源电压
VccPLL_OC 全部 — VDDQ — V 3
（直流规格）
TOBCCPLL_OC VccPLL_OC 容差全部 AC_DC：± 5% % 3,4
U 处理器线 — — 160
ICCMAX_VCCPLL_O VccPLL 导轨的最大电流马 5
C Y 处理器系列 — — 170
注:
5. IccMAX 值依赖于电压 VDDQ±1.1V。
12.2.2 处理器接口 DC 规范
12.2.2.1 DDR4 直流规格
表 12-9. DDR4 信号组直流规格 ( 表 1 页，共 2 页 )
U 处理器线
符号参数单位注释 1
Minimum 典型值最大值
VIL 输入低压 0.75*

— 0.68°Vddq V 2, 3, 4
Vddq
VIH 输入高压 0.82* 0.75*

— V 2, 3, 4
Vddq Vddq
RON_UP （DQ）数据缓冲区上拉电阻 25 — 60 · 5,12
RON_DN （DQ）数据缓冲区下拉电阻 26 — 75
RODT （DQ）数据信号的片上端接等效电阻 25 — Hi-Z · 6, 12
VODT （直流）片上端接直流工作点（驱动器设置为 0.7* 0.75* 0.8*

V 12
接收模式） Vddq Vddq Vddq
RON_UP （CK）时钟缓冲器上拉电阻 25 — 60 · 5, 12
RON_DN （CK）时钟缓冲器下拉电阻 25 — 75 · 5, 12
数据表，第 1 卷，共 2 卷 117

电气规范
表 12-9. DDR4 信号组直流规格 ( 表 2 页，共 2 页 )

U 处理器线
RON_UP （CMD）命令缓冲区上拉电阻 23 — 50 · 5, 12
RON_DN （CMD）命令缓冲区下拉电阻 24 — 57 · 5, 12
RON_UP （CTL）控制缓冲器上拉电阻 23 — 50 · 5, 12
RON_DN （CTL）控制缓冲器下拉电阻 24 — 57 · 5, 12
RON_UP 系统内存电源门控制缓冲区上拉电阻
45 — 125 · —
（SM_PG_CNTL1）
RON_DN 系统内存电源门控制缓冲区下拉电阻
40 — 130 · —
（SM_PG_CNTL1）
ILI 输入泄漏电流（DQ、CK）

0V
— — 1.1 马 —
0.2=Vddq
0.8=Vddq
DDR0_VREF_DQ VREF 输出电压

DDR1_VREF_DQ 可培训 VDDQ/2 可培训 V —
DDR_VREF_CA
SM_RCOMP_0} 命令 COMP 电阻 99 100 101 · 8
SM_RCOMP_1} 数据 COMP 电阻 99 100 101 · 8
SM_RCOMP_2} ODT COMP 电阻 99 100 101 · 8
注:
1. 除非另有说明，否则此表中的所有规格均适用于所有处理器频率。时序规格仅取决于存储器通道的工作频率，而不是最大额定频率。
2. VIL 定义为接收代理上的最大电压电平，该电压电平将解释为逻辑低值。
3. VIH 定义为接收代理中将解释为逻辑高值的最低电压电平。
4. VIH 和 VOH 可能会遇到 VDDQ 以上的偏移。但是，输入信号驱动器应符合信号质量规范。
5. 补偿后拉上 / 向下电阻（假设 +5% COMP 误差）。
注: BIOS 电源训练可能会根据边距 / 功率权衡显著更改这些值。
6. COMP 之后的 ODT 值（假设 ±5% 不准确）。BIOS MRC 可以降低 OT 强度。
7. 这些信号的最小值和最大值由 BIOS 编程到两个集之一。
8. SM_RCOMP_x_ 电阻应在电路板上提供 1% 电阻。SM_RCOMP_x_ 电阻器是 VSS。值是硅前估计值，可能会发生变化。
9. SM_DRAMPWROK 在 VDDQ = 0.30 ±100 mV 时，最大上升或下降时间为 15 ns，并且边缘必须单调。
10. SM_VREF 定义为 DDR4/LPDDR4 的 VDDQ/2。
11. RON 容差是初步的，可能会发生变化。
12. 最大最小范围是正确的，但在 MRC 引导训练期间，中心点可能会发生变化。
13. 如果 VIH 长时间超过最大电压，处理器可能会损坏。
118 数据表，第 1 卷，共 2 卷

电气规范
12.2.2.2 LPDDR4/x 直流规格

表 12-10. LPDDR4/x 信号组直流规格 ( 表 1 页，共 2 页 )
U/Y 处理器系列
VIL 输入低压 0.2*

— 0.08= Vddq V 2, 3, 4
Vddq
VIH 输入高压 0.2*

0.35=Vddq — V 2, 3, 4
Vddq
RON_UP （DQ）数据缓冲区上拉电阻 25 60

— · 5,12
（LP4x：23）（LP4x：58）
RON_DN （DQ）数据缓冲区下拉电阻 25 72

— · 5,12
（LP4x：26）（LP4x：85）
RODT （DQ）数据信号的片上端接等效电阻 28

— Hi-Z · 6, 12
（LP4x：26）
VODT （直流）片上端接直流工作点（驱动器设 0.2° Vddq

0.15=Vddq 0.25*Vddq
置为接收模式）
（LP4x： V 10
（LP4x：0.25* （LP4x：0.35*
0.3*
Vddq） Vddq）
Vddq）
RON_UP （CK）时钟缓冲器上拉电阻 24 60

— · 5, 12
（LP4x：30）（LP4x：59）
RON_DN （CK）时钟缓冲器下拉电阻 92

28 — · 5, 12
（LP4x：94）
RON_UP （CMD）命令缓冲区上拉电阻 26 — 50 · 5, 12
RON_DN （CMD）命令缓冲区下拉电阻 22

— 67 · 5, 12
（LP4x：20）
RON_UP （CTL）控制缓冲器上拉电阻 26 — 50 · 5, 12
RON_DN （CTL）控制缓冲器下拉电阻 22

— 67 · 5, 12
（LP4x：20）
RON_UP 系统内存电源门控制缓冲区上拉电
阻不适用 — 不适用 · 不适用
（SM_VTT_CTL1）
RON_DN 系统内存电源门控制缓冲区下拉电
阻不适用 — 不适用 · 不适用
（SM_VTT_CTL1）
ILI 输入泄漏电流（DQ、CK）

0V
— — 1 马 —
0.2°VDDQ
0.8°VDDQ
DDR0_VREF_DQ VREF 输出电压

DDR1_VREF_DQ 可培训 V —
DDR_VREF_CA
SM_RCOMP_0} 命令 COMP 电阻 99 100 101 · 8
SM_RCOMP_1} 数据 COMP 电阻 99 100 101 · 8
SM_RCOMP_2} ODT COMP 电阻 99 100 101 · 8
数据表，第 1 卷，共 2 卷 119

电气规范
表 12-10. LPDDR4/x 信号组直流规格 ( 表 2 页，共 2 页 )

U/Y 处理器系列
注:
1. 除非另有说明，否则此表中的所有规格均适用于所有处理器频率。时序规格仅取决于存储器通道的工作频率，而不是最大额定频率。
2. VIL 定义为接收代理上的最大电压电平，该电压电平将解释为逻辑低值。
3. VIH 定义为接收代理中将解释为逻辑高值的最低电压电平。
4. VIH 和 VOH 可能会遇到 VDDQ 以上的偏移。但是，输入信号驱动器应符合信号质量规范。
5. 补偿后拉上 / 向下电阻（假设 +5% COMP 误差）。请注意，BIOS 电源训练可能会根据边距 / 功率权衡显著更改这些值。
6. COMP 之后的 ODT 值（假设 ±5% 不准确）。BIOS MRC 可以降低 ODT 强度，以
7. 这些信号的最小值和最大值由 BIOS 编程到两个集之一。
8. SM_RCOMP_x_ 电阻应在电路板上提供 1% 电阻。SM_RCOMP_x_ 电阻器是 VSS。值是硅前估计值，可能会发生变化。
9. SM_DRAMPWROK 在 VDDQ = 0.30 ±100 mV 时，最大上升或下降时间为 15 ns，并且边缘必须单调。
10. SM_VREF 定义为 DDR4/LPDDR4 的 VDDQ/2。
11. RON 容差是初步的，可能会发生变化。
12. 最大最小范围是正确的，但在 MRC 引导训练期间，中心点可能会发生变化。
13. 如果 VIH 长时间超过最大电压，处理器可能会损坏。
12.2.2.3 数字显示接口（DDI）直流规格
表 12-11. 数字显示接口组直流规格（DP/HDMI）

符号参数 Minimum 典型值最大值单位注释 1
VIL 辅助输入低压 — — 0.8 V
VIH 辅助输入高压 2.25 — 3.6 V
VOL DDIB_TXC[3：0] 输出低电压

DDIC_TXC[3：0] 输出低电压 — — 0.25*VccIO V 1,2
DDID_TXC[3：0] 输出低电压
VOH DDIB_TXC[3：0] 输出高电压

DDIC_TXC[3：0] 输出高电压 0.75×VCCIO — — V 1,2
DDID_TXC[3：0] 输出高电压
ZTX-DIFF-DC 直流差分 Tx 阻抗 100 — 120 ·
注:
1. VccIO 取决于段。
2. VOL 和 VOH 级别取决于平台选择的级别。
12.2.2.4 嵌入式显示端口 * （eDP+）直流规范

表 12-12. 嵌入式显示端口 * （eDP®）组 DC 规范
符号参数 Minimum 典型值最大值单位
VOL eDP_DISP_UTIL 输出低电压 — — 0.1°VccIO V
VOH eDP_DISP_UTIL 输出高电压 0.9°VccIO — — V
RUP eDP_DISP_UTIL 内部上拉 45 — — ·
R 向下 eDP_DISP_UTIL 内部下拉 45 — — ·
120 数据表，第 1 卷，共 2 卷

电气规范
12.2.2.5 MIPI® CSI-2 D-Phy 接收器直流规格

表 12-13. MIPI® CSI-2 D-Phy HS 接收器直流规格
符号参数 Minimum 典型值最大值单位注
VCMRX （直流）共模电压 HS 接收模式 70 — 330 Mv 1,2
— — 70 Mv 3
VIDTH 差分输入高阈值
— — 40 Mv 4
VIDTL 差分输入低阈值 -70 — — Mv 3
-40 — — Mv 4
VIHHS 单端输入高压 — — 460 Mv 1
VILHS 单端输入低压 -40 — — Mv 1
V 术语 -EN HS 终止启用的单端阈值 — — 450 Mv
ZID 差分输入阻抗 80 100 125 ·
注:
1. 排除 100mV 峰值正正波超过 450MHz 的可能附加射频干扰。
2. 此表值包括发射机和接收器之间的接地差为 50mV、静态共模电平容差和低于 450MHz 的差值。
3. 对于支持数据速率的设备，< 1.5 Gbps。
4. 适用于支持数据速率的设备 > 1.5 Gbps。
5. 相关信号：MIPI® CSI2：请参阅 MIPI® 联盟 D-PHY 规范 1.2。
12.2.2.6 CMOS 直流规格
表 12-14. CMOS 信号组直流规格

符号参数 Minimum 最大值单位注释 1
VIL 输入低压 — Vcc=0.3 V 2, 5
VIH 输入高压 Vcc=0.7 — V 2, 4, 5
RON 电阻上的缓冲器 20 70 · -
ILI 输入泄漏电流 — Φ150 μA 3
注:
1. 除非另有说明，否则此表中的所有规格均适用于所有处理器频率。
2. 这些规范中提及的 Vcc 是指瞬时 VccST/IO。
3. 对于介于 "0"V 和 VccST 之间的 VIN。当驾驶员是三声明时测量。
4. VIH 可能会体验 VccST 上方的游览。但是，输入信号驱动器应符合信号质量规范。
5. 不适用。
数据表，第 1 卷，共 2 卷 121

电气规范
12.2.2.7 GTL 和 OD 直流规格

表 12-15. GTL 信号组和开路漏流信号组直流规格
符号参数 Minimum 最大值单位注释 1
VIL 输入低电压（TAP，除 PROC_JTAG_TCK、

— 0.6×Vcc V 2, 5
PROC_JTAG_TRST_）
VIH 输入高电压（TAP，除 PROC_JTAG_TCK、

0.72×Vcc — V 2, 4, 5
PROC_JTAG_TRST_）
VIL 输入低电压（PROC_JTAG_TCK，PROC_JTAG_TRST_） — 0.3×Vcc V 2, 5
VIH 输入高电压（PROC_JTAG_TCK，PROC_JTAG_TRST_） 0.7×Vcc — V 2, 4, 5
V 海斯特里斯滞后电压 0.2×Vcc — V -
RON 电阻上的缓冲器（TDO） 7 17 · -
VIL 输入低压（其他 GTL） — 0.6×Vcc V 2, 5
VIH 输入高电压（其他 GTL） 0.72×Vcc — V 2, 4, 5
RON 电阻缓冲器（BPM） 12 28 · -
RON 电阻上的缓冲器（其他 GTL） 16 24 · -
ILI 输入泄漏电流 — Φ150 μA 3
注:
1. 除非另有说明，否则此表中的所有规格均适用于所有处理器频率。
2. 这些规范中提及的 Vcc 是指瞬时 VccST/IO。
3. 用于 0V 和 Vcc 之间的 VIN。当驾驶员是三声明时测量。
4. VIH 和 VOH 可能会在 Vcc 上方体验偏移。但是，输入信号驱动器应符合信号质量规范。
5. 不适用。
12.2.2.8 PECI 直流特性

PECI 接口以 VccST 设置的标称电压工作。下表所示的直流电气规格集用于通常从 VccST 接口电源运
行的设备。
VccST 标称电平因处理器系列而异。所有 PECI 设备都将在由系统中安装的处理器确定的 VccST 级别

运行。
表 12-16. PECI 直流电气限制

符号定义和条件 Minimum 最大值单位注释 1
R 向上内部拉升电阻 15 45 · 3
Vin 输入电压范围 -0.15 VccST = 0.15 V -
V 滞后滞后 0.1 = VccST — V -
VIL 输入电压低边缘阈值电压 0.275 = VccST 0.525 = VccST V -
VIH 输入电压高边缘阈值电压 0.550 = VccST 0.725 = VccST V -
C 总线每个节点的总线电容 — 10 pF -
C垫垫电容 0.7 1.8 pF -
Ileak000 泄漏电流 = 0V — 0.25 马 -
Ileak100 泄漏电流 = VccST — 0.15 马 -
注:
1. VccST 提供 PECI 接口。PECI 行为不会影响 VccST 最小值 / 最大规格。
2. 泄漏规范适用于 PECI 总线上的供电设备。
3. PECI 缓冲器内部拉升电阻测量为 0.75° VccST。
122 数据表，第 1 卷，共 2 卷

电气规范
输入设备滞后
客户端和主机模型中的输入缓冲区应使用施密特触发的输入设计，以提高抗噪能力。使用下图作为
输入缓冲区设计的指南。
图 12-1. 输入设备滞后
VTTD
Maximum VP PECI High Range
Minimum VP
Minimum Valid Input
Hysteresis Signal Range
Maximum VN
Minimum VN PECI Low Range
PECI Ground
12.3 测试访问端口（TAP）连接

由于测试接入端口（TAP）逻辑中其他组件支持的电压电平，英特尔建议处理器首先位于 TAP 链
中，然后是系统内的任何其他组件。应使用平移缓冲器连接到链的其余部分，除非其他元件之一能
够接受适当电压的输入。每个信号可能需要两个副本，每个信号的电压电平不同。
处理器支持边界扫描（JTAG）IEEE 1149.1-2001 和 IEEE 1149.6-2003 标准。
12.3.1 系统内存信号质量规范
差分信号的信号质量规格包含在直流规范和交流规范中。模拟了各种方案以生成一组布局指南。
§ §
数据表，第 1 卷，共 2 卷 123

包装机械规格
13 包装机械规格
13.1 封装机械属性
U/Y 处理器产品线采用球栅阵列（BGA）封装中的翻转芯片技术。下表概述了包的机械属性。
表 13-1. 封装机械属性
Y 处理器系列 U 处理器系列
封装参数
4 芯 GT2 4/2 芯 GT2
封装类型翻转芯片球网格阵列翻转芯片球网格阵列
互连球网格阵列（BGA）球网格阵列（BGA）

包装技术
无铅是是
无卤化阻燃剂是是
焊球组成 SAC405 SAC405
球 / 销计数 1377 1526
NCTF 角球每个角 11 个球，9+A1 每个角 4 到 6 个球
包配置网格阵列模式球任何地方球任何地方
陆侧电容器是（最大高度 250um）是（最大高度 250um）
模具侧电容器否否
模具配置 2 骰子多芯片封装（MCP） 2 骰子多芯片封装（MCP）
标称包装尺寸 26.5 x 18.5 毫米 50 x 25 毫米
包装尺寸 Z 高度 0.936 × 0.088 1.197 × 0.096
最小球 / 针间距 0.43 毫米 0.65 毫米
13.2 包装装载和压压规格
英特尔已定义了可应用于以下 SKU 包的最大总压缩负载限制。系统设计不应超过此值。
数据表，第 1 卷，共 2 卷 125

包装机械规格
13.2.1 包装加载规范
最大静态正常负载（初最小 PCB 厚度假设 [ 毫米 / 密
封装背板假设注
步数据）耳]
10 否 0.7-0.9\28-36 1,2,3,6,7,8,9
Y 处理器系列
5 否 0.6 \ 24 1,2,3,6,7,8,9
U 处理器线 15 否 0.8-1.2 \32-47 1,2,3,5,6,7,8,9
注:
1. 热溶液连接机制不应对封装产生连续应力。它只能对模具应用均匀的负载，以保持热接口。
2. 此规范适用于垂直于模具顶部表面方向的统一压缩载荷。负载应居中于处理器模具中心。
3. 此规范基于对设计特性的有限测试。
4. 所有值都是硅前值，可能会发生变化。
5. 如果需要，背板也是可以接受的。
6. 应考虑确保包上的稳定状态静态加载不超过建议的限制。过度的稳态静态载荷会导致焊球裂纹，特别是在一段时间内，
从而导致更高的故障率。
7. 此静态压缩负载不超标，因此在计算或测量封装上的静态负载时，应考虑封装的公差和热溶液的公差（包括连接机
构）。
8. 理想的热解决方案设计将尽可能均匀的负载应用于所有模具，以优化热性能并最大限度降低机械风险。
9. 热结构支架应连接到主板（作为背板或块）或内置于系统底座中（如果适用）。
13.2.2 模具压力规格
英特尔根据物理特性选择一个更相关的集中加载指标
因热解启用而无法评估模具损坏风险。
静态压缩压力是指应用于
系统组装完成后，来自热溶液的模具。
瞬态压缩压力是指骰子上随时承受的压力
在热溶液装配 / 拆卸过程中。其他系统程序（如维修 / 回工）也可能导致模具上发生高压负载，应
进行评估以确保不会超出这些限制。
公制：此指标是 2mmx2mm 区域的压力。
表 13-2. 包装加载规范
静态压缩压力 1 瞬态压压 1
封装
[PSI] [PSI]
Y 处理器系列 800 800
U 处理器线 800 800
注: 这是英特尔在单个装配周期中测试的负载和压力。此指标的压力超过 2mm2 （2mm x 2mm）面积。
126 数据表，第 1 卷，共 2 卷

包装机械规格
13.3 包装存储规范
参数说明最小值最大值注
非工作设备存储温度。在英特尔原装密封防潮袋和
T 绝对存储 / 或包装盒中，受此温度影响任何时间长度时，可 -25 °C 125 °C 1, 2, 3
能会发生损坏（潜伏或其他）。
环境存储温度限制（在运输介质中），用于英特尔
T 已存储原装密封防潮袋和 / 或包装盒中指定的持续一段时 -5 °C 40 °C 1, 2, 3
间。
英特尔原装密封防潮袋和 / 或包装盒中指定的持续
RH 持续存储 60% ~ 24 °C 1, 2, 3
一段时间内的最大设备存储相对湿度。
水分敏感装置：自袋封日
最长时间：与客户在英特尔原装密封防潮袋和 / 或期起 60 个月 ; 非水分敏
时间持续存储 NA 1, 2, 3
包装盒中的保质期相关。感设备：自批批之日起
60 个月
注:
1. T 绝对存储仅适用于未装配的部件，不适用于装运介质、防潮袋或干燥剂。指未组装在未电连接到电压基准或 I/O 信号的电路板或插座中的组
件设备。
2. 指定温度基于收集的数据。JEDEC、J-STD-020 湿度等级额定值和相关处理实践适用于从防潮袋中取出的所有防潮设备。
3. 未为非英特尔品牌主板指定主板附加存储温度限制。有关存储规格，请咨询主板制造商。
§ §
数据表，第 1 卷，共 2 卷 127

CPU 和设备设备设备设备 D
14 CPU 和设备设备设备设备 D
14.1 CPUID
处理器 ID 和步进可以通过以下寄存器内容进行标识：
表 14-1. CPUID 格式
Processor
字段保留大家庭扩展模型保留家庭代码型号步进 ID
Type
位 31:28 27:20 19:16 15:14 13:12 11:8 7:4 3:0
表 14-2. 组件标识
SKU CPUID
Y/U 0x706E5
• 扩展系列位 [27：20] 与位 [11：8] 中指定的系列代码结合使用，以指示处理器是否属于英特尔

386 ™、英特尔 486 ™、奔腾 ®、奔腾 4 或英特尔 ® 酷睿™处理器系列。
• 扩展型号 [19：16] 与位 [7：4] 中指定的型号一起用于标识处理器系列中处理器的型号。
• 族代码对应于重置后 EDX 寄存器的位 [11：8]、CPUID 指令在 EAX 寄存器中执行 CPUID 指令
后 EAX 寄存器的位 [11：8]，以及通过边界扫描可访问的设备 ID 寄存器的生成字段。
• 型号编号对应于重置后 EDX 寄存器的位 [7：4]，在 CPUID 指令在 EAX 寄存器中使用 1 执行
CPUX 寄存器后 EAX 寄存器的位 [7：4]，以及通过边界扫描可访问的设备 ID 寄存器的模型字
段。
• 位 [3：0] 中的步进 ID 指示该型号的修订号。
• 当 EAX 初始化为值 "1" 时，CPUID 指令返回 EAX 寄存器中的扩展系列、扩展型号、处理器类
型、系列代码、型号和步进 ID 值。请注意，重置后的 EDX 处理器签名值等效于 EAX 寄存器中
的处理器签名输出值。
在使用 EAX 寄存器中的 2 执行 CPUID 指令后，EAX、EBX、ECX 和 EDX 寄存器中提供了缓存和

TLB 描述符参数。
数据表，第 1 卷，共 2 卷 129

14.2 PCI 配置标头

每个 PCI 兼容功能都有一个标准的 PCI 配置标头，如 Table 14-3, “PCI 配置标头 ” 所示。这包括强制
寄存器（粗体），以确定要为设备加载的驱动程序。其中一些寄存器定义 PCI 函数的 ID 值，本章对
此进行了介绍。
表 14-3. PCI 配置标头

字节 3 字节 2 字节 1 字节 0 Address （地址）
设备 ID 供应商 ID （0x8086） 00h
状态命令 04h
类代码修订 ID 08h
Bist 标题类型延迟计时器缓存行大小 0Ch
基本地址寄存器 0 （BAR0） 10h
基本地址寄存器 3 （BAR3） 1切
子系统 ID （0x7270）子系统供应商 ID （0x8086） 28h
扩展 ROM 基本地址 2Ch
保留功能指针 30h
保留 34h
最大延迟最小格兰特中断引脚中断线路 3切
表 14-4. 主机设备 ID （DID0）

平台设备 ID
Y 处理器 2 芯 0x8A00h
U 处理器 2 芯 0x8A02h
Y 处理器 4 芯 0x8A10h
U 处理器 4 芯 0x8A12h
表 14-5. 其他设备 ID ( 表 1 页，共 2 页 )

设备处理器系列总线 / 设备 / 功能做了
显卡全部 0/2/0 查阅相关文件
议会联盟 Y，U 0/5/0 0x8A19
TBT_PCIe0 全部 0/7/0 0x8A1D
TBT_PCIe1 全部 0/7/1 0x8A1F
TBT_PCIe2 全部 0/7/2 0x8A21
TBT_PCIe3 全部 0/7/3 0x8A23
格纳全部 0/8/0 0x8A11
ITH 全部 0/9/0 0x8A29
130 数据表，第 1 卷，共 2 卷

表 14-5. 其他设备 ID ( 表 2 页，共 2 页 )

设备处理器系列总线 / 设备 / 功能做了
USB xHCI Y，U 0 / 13 / 0 0x8A13
USB xDCI Y，U 0 / 13 / 1 0x8A15
TBT DMA0 全部 0 / 13 / x [2-7] 0x8A0D
TBT DMA1 全部 0 / 13 / x [2-7] 0x8A17
§ §
数据表，第 1 卷，共 2 卷 131

10th Gen Core Families Datasheet Vol 1 Datasheet

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第 10 代英特尔 ® 酷睿™处理器系列

支持第 10 代英特尔 ® 酷睿™处理器系列、英特尔 ® 奔腾 ® 处理器、英特尔 ® 赛扬 ® U 平台处理

1-1 U 处理器线和 Y 处理器系列平台............................................................................................................................ 13

001 第一版 2019 年 8 月

第 10 代英特尔 ® 酷睿™处理器是一种基于 10 纳米工艺技术的 64 位多核处理器。

U 处理器产品线和 Y 处理器系列处理器提供 1 芯片平台，其中包括英特尔 ® 495 系列芯片组系列封装

Y 处理器系列 BGA1377 9W 4 64/48/32 2/1

U 处理器线 BGA1526 15瓦 4 64/48/32 2/1 1-芯片

U 处理器线 BGA1526 15瓦 2 32 1

图 1-1. U 处理器线和 Y 处理器系列平台

Fingerprint Sensor SPI / USB 2.0

3G/4G Wi-Fi, WiGig, BT &

PCI Express* 3.0 x12 TBT/DP/USB3.1

本文档涵盖所有第 10 代英特尔 ® 酷睿™客户端段处理器线 （您和 Y）的客户端段。并非所有处理器

在本文中，第 10 代英特尔 ® 酷睿™处理器可以简单地称为 " 处理器 "，英特尔 ® 495 系列芯片组系列

• 英特尔 ® GNA （GMM 和神经网络加速器）

注: 功能的可用性可能因处理器 SKU 而异。

1.3.1 API 支持 （Windows*）

第 11 代体系结构提供 Direct X® 12 渲染管道的硬件加速度，包括以下阶段：顶点提取、顶点着色

有关详细信息，节 3.2, “ 处理器 IA 核心电源管理 ” 请参阅。

有关详细信息，章节 3, “ 电源管理 ” 请参阅。

• DRAM I/O 电源管理

有关详细信息，节 5.2, “ 集成内存控制器 （IMC）电源管理 ” 请参阅。

有关详细信息，节 3.3, “ 处理器图形电源管理 ” 请参阅。

有关详细信息，章节 4, “ 热管理 ” 请参阅。

第 7 代英特尔 ® 处理器系列 I/O

第 7 代英特尔 ® 处理器系列 I/O

Ddi 用于 DP 或 HDMI/DVI 的数字显示接口

DDR4 第四代双数据速率 SDRAM 内存技术

ECC 错误更正代码 - 用于修复 DDR 事务错误

英特尔 ® 64 位技 IA-32 架构的 64 位内存扩展

英特尔 ® DPST 英特尔 ® 显示节能技术

英特尔 ® PTT 英特尔 ® 平台信任技术

英特尔 ® 英特尔 ® 事务同步扩展

英特尔 ® TXT 英特尔 ® 可信执行技术

英特尔 ® 虚拟化技术 （英特尔 ® VT），用于定向 I/O。英特尔 ® VT-d 是一种硬件辅助，在系统软件 （虚

ITH 英特尔 ® 跟踪集线器

IOV I/O 虚拟化

低频模式。对应于增强型英特尔速度步 ® 技术的最低电压 / 频率对。可在 MSR CEh [47：40] 中读取。有

LPDDR4/x 低功耗双数据速率 SDRAM 内存技术 /x - 额外节省电源。

Lsf 最低支持频率 . 此频率是制造在一组操作条件下确认逻辑功能的最低频率。

Mcp 多芯片封装 - 包括处理器和 PCH。在某些 SKU 中，它可能具有额外的包内缓存。

最小频率模式。MFM 是处理器支持的最低比率，可以从 MSR CEh [55：48] 中读取。有关详细信息，请

电影专家组，国际标准机构 JTC1/SC29/WG11，根据 ISO/IEC 定义了音频和视频压缩标准，如 MPEG-

对功能非关键性。NCTF 位置通常是冗余接地或非关键保留球 / 地，因此焊点在寿命结束时失去连续性不

平台控制器集线器。具有集中式平台功能的芯片组，包括主要 I/O 接口以及显示连接、音频功能、电源管

PL1，PL2，PL3 功率限制 1、电源限制 2、电源限制 3

处理器 64 位多核组件 （封装）

术语 " 处理器核心 " 是指 Si die 本身，它可以包含多个执行内核。每个执行核心都有一个指令缓存、数据

PSx 省电状态 （PS0、PS1、PS2、PS3、PS4）

并行对应于四到八个设备的 DRAM 单元，忽略 ECC。这些设备通常 （但并非总是）安装在 SODIMM 的

SCI 系统控制中断。SCI 用于 ACPI 协议。

STR 挂起到 RAM

TTV TDP 热测试车 TDP

D0ix 状态 USB 控制器电源状态范围从 D0i0 到 D0i3，其中 D0i0 已完全通电，D0i3 主要已关闭电源。由软件控制。

从 AMT 11.0 开始使用的存储重定向的类型。与 IDE-R 不同，它呈现远程软盘或 CD 驱动器，就像集成在

十六进制数字在数字中用 x 标识。除非另有说明，否则所有数字都是十进制 （基数 10）。非明显的二进制数字

功能的实现可能因处理器 SKU 而异。

2.1 平台环境控制接口 （PECI）

2.1.1 PECI 总线架构

总线上的空闲状态为 "0" （逻辑低）和接近零 （逻辑电压电平）。

下图演示了 PECI 设计和连接性：

图 2-1. PECI 主机客户端连接示例

Host / Originator PECI Client

本文档涵盖所有第 10 代英特尔 ® 酷睿™客户端段处理器线（您和 Y）的客户端段。并非所有处理器

1.3.1 API 支持（Windows*）

有关详细信息，节 5.2, “ 集成内存控制器（IMC）电源管理 ” 请参阅。

英特尔 ® 虚拟化技术（英特尔 ® VT），用于定向 I/O。英特尔 ® VT-d 是一种硬件辅助，在系统软件（虚

处理器 64 位多核组件（封装）

PSx 省电状态（PS0、PS1、PS2、PS3、PS4）

并行对应于四到八个设备的 DRAM 单元，忽略 ECC。这些设备通常（但并非总是）安装在 SODIMM 的

十六进制数字在数字中用 x 标识。除非另有说明，否则所有数字都是十进制（基数 10）。非明显的二进制数字

2.1 平台环境控制接口（PECI）

总线上的空闲状态为 "0" （逻辑低）和接近零（逻辑电压电平）。

英特尔 ® 虚拟化技术（英特尔 ® VT）英特尔 ® 64 和英特尔 ® 架构（英特尔 ® VT-x）增加了处理器

2.2.1 英特尔 ® 虚拟化技术（英特尔 ® VT）适用于英特尔 ® 64 和英特尔 ® 架构

2.2.2 英特尔 ® 虚拟化技术（英特尔 ® VT），用于定向 I/O （英特尔 ® VT-d）

英特尔 ® VT-d 功能（通常称为英特尔 ®vT-d 引擎）通常在计算机系统的 PCI Express® 主机网桥组

2.2.3 英特尔 ® APIC 虚拟化技术（英特尔 ® APICv）

2.3.2 英特尔 ® 高级加密标准新指令（英特尔 ® AES-NI）

英特尔 ® AES-NI 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提

PCLMULQDQ 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：

RDRAND 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：

2.3.7 英特尔 ® 监控器模式执行保护（SMEP）

软件防护扩展（SGX）体系结构提供了创建名为 Enclave 的孤立执行环境的功能，这些环境来自受

后一种安全声明在所有特权级别下都持有，包括主管模式（ring-0）、系统管理模式（SMM）和其

英特尔 ® SGX 比替代可信执行环境（TEE）的优势包括：

2.3.10 英特尔 ® 安全哈希算法扩展（英特尔 ® SHA 扩展）

英特尔 ® SHA 扩展是一个基于英特尔 ® 流 SIMD 扩展（英特尔 ® SSE）的七个指令系列，它们一起

2.3.11 用户模式指令预防（UMIP）

UMIP 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 3 卷）中。提供：

RDPID 规范和功能说明包含在英特尔 ® 64 体系结构软件开发人员手册（第 2 卷）中。提供：