반도체 공정의 이해

( 기초과정 )

Seoul Electronics & Telecom

Co.,Ltd.

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 1. 반도체의 의미
(1) 반도체 재료
a. 정의 : 도체와 부도체의 중간의 저항을 가진 물질로 주변환경에 ( 온도 , 전압… ) 따라
전도성에 변화를 나타내는 재료

b. 종류
순수 반도체 불순물 반도체

Ex) SILICON(Si), GERMANUM(Ge) 단결정… . 순수반도체에 3 족원소 (B) 이나 5 족원소 (P) 의 불순물을 섞어
전자 / 전공의 이동을 용이하게함

P-type N-type

Si Si Si
Si B Si Si P Si

Si Si Si
Si Si Si Si Si Si

잉여의 정공 (+) 잉여의 전자 (-)

c. 제조 방법 : CZ 法 (Czochralski), FZ 法 (Floating Zone), EPITAXIAL 法이 있으며

현재 주로 CZ 法을 이용하고 있으며 , SIZE 는 8inch Wafer 가 주로 사용되고 있슴 .

INGOT GROWING SLICING POLISHING WAFER

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 1. 반도체의 의미
(2) 반도체 제품
a. 정의 : 반도체 재료를 이용하여 Transistor, 논리소자등을 제조하여 기능성 제품으로 만든 것
b. 종류
* MOS (Metal Oxide Semiconductor) : GATE 전극 (Metal) 에 전압을 가해 반도체 (Semiconductor) 를 도체화 시켜
Source 와 Drain 間에 전류가 통하게 하는 소자

N-MOS 소자 C-MOS 소자
GATE GATE
SOURCE GATE DRAIN
SOURCE DRAIN SOURCE DRAIN

--------- +++++++
--------- N+ N+ P+ P+
N+ N+
N-type
P-type
P-type

P-MOS 소자

SOURCE GATE DRAIN

대부분의 반도체는
C-MOS 소자를
+++++++ 주로 이용하여
P+ P+

N-type
반도체 제품을 만듬

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 2. 반도체 제품 종류
양산 제품
Capacitor 의 정전용량을  이용한 Cell 모양의
Device 로써 읽기와 쓰기가  자유로우며 CAP. 에
SDRAM(Synchronous DRAM)
고속의   System Clock 과 동기하여   Data 를 입 / 출력할 Charge 를 시켜주기 위해 Refresh Cycle 이 필
DRAM 16M-C, 64M-C
수 있도록 10ns 내외에 Access Time 을 실현한  고속의 요함
DRAM 이다 . 대부분 2 Bank 이상의   Bank 구조로 메
DRAM 16M-C, 64M-LX/LE/(LF)
모리  영역을 구성하여   Chip 내에서 Interleare 방식으로 SDRAM 128M-LA
각 Bank 를 활용할 수 있도록 되어 있다 .
Dynamic Random
RAM Access Memory
RDRAM 128M DRD, 144M DRD
S-RAM(Static RAM)
MEMORY Dynamic RAM 에 비해 소비
DDRAM
전력이 적고 주기적으로 재
충전을 해주지 않아도 기억이
 유지됨 . 전원이 끊어지면 기
억했던  내용이 없어짐 < 휘
발성 >. CMOS 1M, 2M, 4M SRAM
SRAM
E/R,E/D
일반적으로 Memory 는 user 가 read/write 하는데  사용하지만 , 반도체 메이커가
미리 내용을 write 하는   memory 를 제조할 때 사용하는   Mask 에 ROM 정보를
MASK ROM 심어넣어 제작하기 때문에 , 이러한 이름이 붙었다 . Mask 를 특별히 제작하기 때
문에 개발하는데는 많은 비용이 들지만 , 일반적으로는 제품을 대량으로 생산하
기 때문에 1 개당 가격은 낮아진다 . 한자 ROM 등 범용성이  있는 대용량 ROM
ROM EP/EEP 에 사용된다
PROM
Programmable Read Only Memory FLASH( 개발중 , FAB4)

CMOS 표준 0.50/0.35/0.30/(0.25) ASIC

LOGIC
시계 / 전탁 LSI ※ 현재 생산 제품은
NON-MEMORY FAB4,5,7 생산품이며
(8inch wafer 사용 제품 )
괄호안은 개발중인
MICOM 제품임
MICOM MPU(Micro Processor Unit)
마이크로 컴퓨터의 중앙제어기능을 수행하
※ 붉은색은 주력 제품
MPU 며 그 구조에 따라  해당  시스템에 가장 적
합한 궁극적인 응용분야를 결정한다 .

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3. DRAM 의 기본구조
1) 전체구성 2) MEMORY CELL 구조
DATA : ‘0’ or ‘1’
M 개의 DATA LINE

ROW ADDRESS BUFFER

ROW ADDRESS 입력

MEMORY ARRAY WORD LINE

N 개의 WORD LINE
ROW DECODER
(N x M)

GATE
DATA
(1BIT)

물 수문 수로
I/O LINE MOS TRANSISTOR (capacitor) (Gate) (Data Line)
(METAL-OXIDE-SEMICONDUCTOR)
RAS

SENSE AMP DATA 입력 CAPACITOR

입출력회로
(Si - Si3N4 - Si)
제 어 회 로

CAS DATA 출력
COLUMN DECODER
DATA LINE

READ/ COLUMN ADDRESS BUFFER

WRITE

UNIT CELL SYMBOL 우물 MODELLING

( 1 TRENSISTOR + 1 CAPACITOR = 1BIT MEMORY)

COLUMN ADDRESS 입력

나!
DATA
* MEMORY CELL 의 구성 ?
PIPE-LINE 개념이
1. DATA 의 보존 ( CAPACITOR)
SENSE AMP 들어간 BUFFER 회로 2. WORD LINE (GATE ON,OFF)
(CLK 회로 포함 )
SDRAM 3. DATA LINE (DATA 의 입 , 출력 통로 )
B- PATH (CL=3 인경우 )
나!
DATA
* MEMORY CELL 에 요구되는 특성은 ?
1. 대용량화에 적당해야됨
입출력회로
DATA 입력 DDR 2. 미소 신호 검출을 위한 고감도의 증폭장치 (SENSE AMP.)
A- PATH (DUBLE DATA RATE) 3. 주기적인 REFRESH 가 필요함 .
(EDO or FAST PAGE) (CL=3 인경우 )
DATA 출력

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 5. 반도체 제조 FLOW
2~3 개월
6 개월 FAB 제조
회로 설계

2일
PROBE
WAFER TEST
1 주일 Wafer
MASK 제작 Test

WAFER

1 주일
FINAL
TEST
PKG
Test
ASSEMBLY 완제품
1 주일 9~10 개월

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6. 반도체 FAB 제조 공정
(1) FAB 제조 공정 예
成膜 (Diff/CVD/PVD) PHOTO ETCH/ 洗淨 NEXT LAYER

P/R
成膜
Sub Wafer

Gate Oxidation

P/R Coating
재작업可 PHOT
洗淨
ETCHING O
Light
Gate Poly 증착
MASK

ETCH
Gate WSi 증착

P/R 제거
※ 成膜 → PHOTO→ETCH→ 洗淨
공정 (1Layer) 을 20~30 回를 반복
재작업可
하여 제품이 완성됨
Gate CAP HLD
증착
성막 PHOTO ETCH 세정 TOTAL
16MC 59 23 50 47 179
64MLX 72 24 52 55 203
256MLD 79 30 51 61 221
Gate CAP NiT 증착

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6. 반도체 FAB 제조 공정
(2) FAB 제조 공정 예 ( 완성품 단면도 - 64M LF)

Passivation

M2

IMD1

배선
M1

CAPACITOR DATA IN/OUT

ILD3

DATA STORAGE

ILD2 BL
ILD1

ILD0

NWEL
PWEL PWEL
DWEL

GATE
DATA IN/OUT
ISOLATION
CONTROL

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6. 반도체 FAB 제조 공정
(3) FAB 제조 공정 예 ( 완성품 단면 사진 - 64M
LF)
CELL 部 주주 주주 部

M2 M2

TC

M1 M1

UG UG
ILD3

CONT

TG
TG

SC2 Stopper SiN

SAES 構造
SCNT2
SC1 [FCNT]
SC1 SG SG
(CNPG)
(BLPG)
FG FG
FG
PGI

CAPACITOR GATE 배선
DATA STORAGE DATA IN/OUT DATA IN/OUT
CONTROL

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7. 공정개요 : CVD CVD DIFF PHOTO ETCH 이온주입

CVD 공정개요 : *CVD : Chemical Vapor Deposition

막 형성에 필요한 물질을 기체상태로 반응실에 도입시켜 적절한 반응조건하에서 물질의 화학반응을 통해 Wafer 상에 박막을 형성하는 공정

장치구조 (PECVD 장치예 )

반응 Gas

Shower Head Chamber

(Electrode)

플라즈마 RF
Generator

Susceptor
(Heater Block & Electrode) Wafer

Vacuum Pump
CVD 의 종류
1. 공정 압력에 따른 분류 :
장치설명 (PECVD 장치예 ) 1) APCVD(Atmospheric Pressure): BPSG, PSG, USG etc
Gas Delivery System 에 의해 반응실에 도입된 Gas 는 Shower 2) LPCVD(Low Pressure): HLD, Poly-Si, Si3N4 etc
Electrode 에 의해 반응실내로 균일하게 분산되고 , 2. 반응 에너지에 따른 분류 :
Shower Electrode 와 Susceptor 간에 인가된 RF 전원에 의해 1) PECVD(Plasma Enhance): P-TEOS, P-SiO, P-SiN
- 주 에너지로 Electric Field 내에 형성된 플라즈마의 높은 반응성을 이용
반응 Gas 는 플라즈마 상태로 활성화 된다 . 3. 형성된 Film 에 의한 분류 :
Heater Block 에 의해 가열된 Wafer 에 활성화된 반응물질은 흡착 1) DCVD(Dielectric):
이 2) Metal CVD: W, WSix
되면서 Wafer 상에 박막을 형성해 나가고 , 4. 재료에 의한 분류 :
이때 발생된 반응 부산물과 미반응 Gas 는 진공 Pump 를 통해 1) MOCVD(Metal Organic): 유기 Metal 계 원재료 사용 (TDMAT Base
TiN)
Chamber 밖으로 배출되게 된다 . 2) MICVD(Metal Inorganic): 무기 Metal 계 원재료 사용 (TiCl4 Base TiN)
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 7. 공정개요 :PVD(SPUTTER) CVD DIFF PHOTO ETCH 이온주입
PVD(Physical Vapour Deposition)

고진공 CHAMBER 에 주입된 Ar GAS 를 DC POWER 를 통해 이온화를 시켜 PLASMA 를 형성 , PLASMA 상태의 Ar+ 이온은 CHATODE 쪽으로
가속되어 TARGET 에 충돌되고 TARGET 으로부터 입자를 물리적으로 뜯어내어 WAFER 상에 증착 시켜주는 공정 (Al, Ti 등… )

Cathode

AR

Target
-
Plasma Ar+ Ar+
Power
Ar+ Ar+
Supply
Wafer Target입자
PVD(SPUTTER) 의 종류
+
Heater 1. REACTIVE SPUTTER
Chamber TiN 증착 경우 Ar 과 N2 GAS 를 주입하여 SPUTTER 되는 Ti 원자와
반응해서 TiN 을 형성 시키는 반응성 SPUTTER 방식
2. HOT Al SPUTTER
Al 증착시 고온을 (500℃) 이용 Al 의 flowing 을 유도해 STEP
COVERAGE
Vacuum
를 향상 시키는 방식 .
3. COLLIMATOR SPUTTER
CHAMBER 내 TARGET 과 W/F 사이에 모기장 형태의 COLLIMATOR
를 설치하여 직진성을 갖는 입자만 통과 시키고 측면으로 움직이는
입자를 걸러 줌으로서 CONTACT HOLE 의 BOTTOM COVERAGE
증착공정 를
TARGET 의 종류에 따라 구분되며 Al,Ti,TiN 등을 주로 증착시켜 향상 시키는 방식
주며 4. IMP(ION METAL PLASMA)
역할에 따라 주배선 (Al) 및 Al 전후로 Ti,TiN 을 보호막 (Barrier) 0.2 ㎛이하 고집적 제품의 CONTAC BARRIER 를 형성하기 위해 기존의
로 증착한다 . SPUTTER 장치 중간에 COIL 을 설치 RF PLASMA 를 추가로 형성
SPUTTER 되어 날아가는 METAL 입자를 이온화 시켜주고 W/F 단에
NEGATIVE BIAS 를 인가하여 좀더 직진성을 향상 STEP COVERAGE
를 개선하는 방식
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7. 공정개요 : CMP CVD DIFF PHOTO ETCH 이온주입

CMP : Chemical Mechanical Polishing

• 하지 Pattern 에의해 발생하는 요철 ( 凹凸 ) 형 단차를 극복하고 평탄화를 위해 절연막 (ILD, IMD) 이
나 금속배선막을 Polishing 하거나
• Cell 과 Cell 사이의 좁은 지역을 Isolation 하기위한 목적으로 Oxide & Nitride 막을 Polishing 하는
공정
CMP 공정 기술 CMP 공정 기술 요
소
• Polisher: 일정한 압력과 속력으로 회전하며 막을 식각
하는 장치
Slurry
• Post Cleaner: Polishing 완료 후 Wafer 표면의 이 물질
Distributor
을 제거하는 장치
• Slurry: Chemical Polishing 요소를 갖는 연마제
Slurry • Pad: Mechanical Polishing 요소를 갖는 연마 포

Wafer Carrier • Slurry Distributor: Polisher 에 Slurry 를 공급하는 장치

Post
CMP 동작 순서
Pad Cleaning
• ① Polisher 에서 Carrier 가 wafer 의 뒷면을 vacuum 으
로 잡고 일정한 압력과 속력으로 회전
Platen •② Wafer 앞면과 Pad 사이 slurry 가 흐르며 slurry 와
carrier 의 회전및 압력으로 막을 식각
Main Polisher Post Cleaner •③ 식각이 완료된 wafer 를 Post Cleaner 에서 이물질을
제거

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7. 공정개요 : DIFFUSION CVD DIFF PHOTO ETCH 이온주입

1. 산화 공정

H2O
일정한 열을 가하여 장비내부
< 장치 단면 구조 >
HEAT 로 유입된 H2O 와 Wafer 의 Si 을 반응관
( 반응공간 )
결합시켜 SiO2 막을 형성시키는
SiO2 공정 HEATER
( 반응에너지
Si Wafer * H2O 공급 방법 공급 )

: Si(Wafer) + H2O → SiO2 O2 + 2H2 → 2H2O

(Heat) GAS PUMPING 및
2.ANNEAL 공정 NOZZLE 배기 LINE
( 반응 GAS ( 반응공간의
특정한 목적을 위하여 N2 분위기 공급 ) 압력 저압화 )

불순물 → 에서 Wafer 에 열을 가하는 공정

Si wafer : 확산 , 평탄화 등의 목적을 으로 BOAT
WAFER
실시함 . (WAFER
확산를 위한 Anneal 저장소 )

3.LPCVD 공정
LPCVD(Low Pressure Chemical Vapor Deposition ) 공정
반응 A 반응 반응관내의 압력을 PUMP 를 이용하여 저압화한 상태에서 열에너지를 열에너지
Gas A B Gas 이용하여 반응 GAS 간의 결합을 통해 박막을 생성시키는 공정임 .
A B B B
A
A B 공정명 GAS A GAS B 반응에너지 생성막 막의 역할

생성막 (A+B) NIT DCS NH3 열 에너지 Si3N4 산화방지막 , 절연막 , 유전체
Si Wafer
POLY SiH4 PH3 열 에너지 P-Si 도체

Gas A +Gas B → 생성막 + 부산물 HLD TEOS O2 열 에너지 SiO2 절연막 , 이온주입 BUFFER

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7. 공정개요 : PHOTO CVD DIFF PHOTO ETCH 이온주입

설계자가 설게한 회로를 MASK 로 만들고 이 MASK 상의 형상을 WAFER 에

PHOTO
전사시키는 공정 .

핵심

Film 증착 감광제 도포 노광 현상 식각

hv

Reticle
Gas

Photoresist Photoresist
Film Film Film Film

Wafer Wafer Wafer Wafer Wafer

JOB Pattern Size Control Exposure Energy

FACTOR
Photo Pattern Profile Control Focus / Align
Layer 간 Align Control Lens Distortion

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7. 공정개요 :PHOTO( 장치개략도 ) CVD DIFF PHOTO ETCH 이온주입

노광계 개략도

Aperture(NAill)
Mirror Mirror

2nd Condenser Lens

Mask Blade
Collimator Lens
Θ
1st Condenser Lens
※ 광원에 따른 분류 : Reticle
★ Hg LAMP 사용의 경우
- g-Line: 436 nm
- I-Line: 365 nm
line Filter ★ Laser 의 경우
- KrF : 248 nm
Shutter - ArF : 193 nm Aperture Stop(NAlens)

Hg Lamp Projection Lens

Θ
Wafer

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 7. 공정개요 :PHOTO( 기술동향 ) CVD DIFF PHOTO ETCH 이온주입

ROADMAP

1989 1991 1994 1996 1998 2000 2003

g
0.8
Required Minimum Resolution( ㎛ )

신
기 g&i 선
0.5
술
조
기 한계해상력 ( i - 선 )
개 0.35

발 KrF
i 선 PSM
의
ArF
필 0.25
요 한계해상력 ( KrF )
성
KrF PSM
0.18
ArF PSM

1MD 4MD 16MD 64MD 256MD 1GD

고해상도 , Dye PR. CAR PR. ( 기판 , 공기와의 반응 )

BARC ( MoSi , TiN ) 평탄화 , New ARC , SAC , MLM

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7. 공정개요 :PHOTO( 장치차이 -1) CVD DIFF PHOTO ETCH 이온주입

장치개요 - EXPOSURE

구분 Scanner Stepper
항목

노광 방식 Step & Scan Step & Repeat

방식 Stage Reticle / Wafer Stage Moving Wafer Stage Moving

Mag. 4:1 5:1

26(25) x 33mm 22 x 22mm

Field 노광 경로상에 Slit 을 위치 시켜
Size Reticle 의 허용영역까지 Scan 하여 Effective Image Area
Image Field 로 사용
Image
Field

Image 26mm
22x22mm
Field

33mm

Distortion Lens 중심부만 사용하므로 수차 최소화 Lens 를 Full 사용하므로 수차 큼

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7. 공정개요 :PHOTO( 장치차이 -2) CVD DIFF PHOTO ETCH 이온주입

장치개요 - EXPOSURE

Stepper Scanner

Step & Repeat Step & Scan WF Stage &

Ret. Stage
Wafer Stage 만 Step 이동 반대방향으로 Scan
Step(WF Stage 이동 )
Step Step Step

1 2 3 Scan 1 2 3

1 Scan Length = W + S
Field Size
Shot
Slit
Tscan = W +S
Exposure Time = Dose / Intensity Scan Vscan
(Y 축 )
S

•Reticle Stage Speed : WF Stage Speed = 4 : 1 W(Field Size)

•Reticle Stage 는 Y 축으로만 Scanning.
•Wafer Stage 가 X/Y 축 이동 . Scan Speed = (Intensity x Slit) / Dose
•Slit Size 는 Stage Scanning Speed 에 따라 결정 . Scan Time = Scan Length / Scan Speed

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7. 공정개요 :PHOTO( 성능차이 ) CVD DIFF PHOTO ETCH 이온주입

* PHOTO 장치간 성능 비교 : STEPPER vs SCANNER

canon 기준

Scanner Stepper

Stage 구동 Step & Scan Step & Repeat

Magnification 4:1 5:1

Field Size 26 x 33mm > 22 x 22mm

Resolution 0.25um = 0.25um

D.O.F 0.8um > 0.7um

Alignment 0.6um > 0.65um

Field Curvature 0.25um > 0.35um

Distortion 0.35um > 0.45um

Intensity 800 mW/cm² = 200 mW/cm²

Through-put 74wf/Hr > 55wf/Hr

장치 가격 50 億원 < 35 億원

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 7. 공정개요 : ETCH CVD DIFF PHOTO ETCH 이온주입

양한 종류의 박막 (Film) 을 특성에 맞는 Gas 나 Chemical 을 이용하여 Wafer 위에 PHOTO 에서 Pattern 을 형성한
로 필요한 부분만을 남기고 필요없는 부분의 박막을 화학적 또는 물리적 반응으로 제거하는 공정
ETCH 개요 ETCH Mechanism
Si (Si 원자 ) + Cl*(Radical) = SiCl4
(Pump out)
Plasma ＋ Cl+(ion)
○ ○ 감광막
○○ ●● ●○ ●● ●
○ ●●● ● ●○ ● ●
● ● ●●●
Gas ○●● ● ●○ ●●
○○○ ○●
●○ ● ○ ○ ●●○ ● ●●○
●
● ●● Pump
● ●
○●●● ●●
●○ ●●
● ○●●○ ● ● ○ ○
○ Si
●○ ●●○●○ ●
●● ● ● ●
● ● ● ○ ○○ ○

Wafer
각 박막 (Film) 별 ETCH 반응 Mechanism

Rf Power 진공 Chamber POLY(Si 결합 ) + Cl+ ion → Si + Cl* → SiCl4

(Pump out)
배선
형성 Al 합금 + Cl+ ion → Al + Cl* → AlCl3
High Energy
(Pump out)
Plasma
Gas 원자 ＋ － * 절연
SiO2 + CF3+ ion → SiF4 + CO + 2O
/ 분자 ion 라디칼 Pattern
(Pump out)
형성
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 7. 공정개요 :ETCH(ASHER/ 세정 ) CVD DIFF PHOTO ETCH 이온주입

PR Strip 공정은 감광막으로 Pattern 형성後 ETCH 에서 필요없는 부분을 제거하고 불필요하게된 감광막을
제거하는 공정임 . ( 이때 ETCH 공정과 동일하게 역시 Plasma 를 이용하며 Mechanism 도 유사하다 )
세정공정은 ETCH 中 발생한 Wafer 상의 잔류 화합물 / 이물등을 Chemical 이용 , 제거하는 공정이며 공정특성에
맞게 각각 다른 Chemical 을 사용한다 .
PR Strip Mechanism
＋ O+(ion)
C ( 감광막 ) + O*(Radical)

= CO / CO2
감광막
(Pump out)
박막 (Film) 박막 (Film)

세정의 종류와 특
성
세정
세정종류
종류 Chemical 성분
Chemical 성분 세정
세정특성
특성

NH4OH
NH4OH ++ H2O2 DiW( (물
H2O2 ++DiW 물) ) Wafer上
Wafer 上반응화합물
반응화합물 / / 이물
이물제거
제거
UD洗
UD 洗
HCl
HCl ++ H2O2 DiW( (물
H2O2 ++DiW 물) ) HCl( (강산
HCl Wafer上
강산 ) ): :Wafer 上금속성분
금속성분제거
제거

AA洗
洗 CH3COOH
CH3COOH++NH4OH DiW( (물
NH4OH++DiW 물) ) Al금속계열
Al 금속계열공정의
공정의반응
반응화합물
화합물제거
제거

PP洗
洗 현상액
현상액 (TMAH)
(TMAH) W금속계열
W 금속계열공정의
공정의반응
반응화합물
화합물제거
제거

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7. 공정개요 :ION IMPLANTATION CVD DIFF PHOTO ETCH 이온주입

정의 : 원자 또는 분자를 이온화하여 적절한 ENERGY 로 가속시켜 고체 상태의 표면 밑에 주입시키는 것

목적 : 반도체 물질 내에 불순물을 주입함으로써 전도 특성을 변화 시킨다 .

ION IMPLANTER 구조 및 적용 범위 1.E+16 Shallo

w
Junctio S/D
1.E+15 n

Analyzer : 이온을 선택 1.E+14

Dose (ions/ cm2)

1.E+13
Deep
Vt 조정 ,Well
Well
1.E+12
Ion Source:
이온을 형성 Beam : 1.E+11
이온의 모임
Accelerator :
1.E+10
이온을 가속
1 10 100 1000
End Station : 이온 주입 Energy (keV)

ION IMPLANTER 종류

Vt 조정 ,Well Medium Current Implanter (MED)

Wafer S/D, Film Dope High Current Implanter (HI)

MASK : PR Deep Well High Energy Implanter (HE)

Shallow Junction Low Energy Implanter (LE)

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8. 차세대 반도체 생산을 위한 기술 변화
▶ 요구되는 사항 : 미세 패턴 형성 평탄화 ISOLATION 低저항 배선 高용량 CAPACITOR

1. 미세 패턴 형성기술 2. 평탄화 기술

Al 3

W-plug
Al 2

W-plug

Al 1
W-plug

Conventional W Etch-back 적용 W Plug 형성시 Metal CMP 적용

그림 . : 노광 기술의 TREND 항목 현행 사용 기술 차세대 적용 기술 차차세대 적용 기술

HDP(USG/FSG) +
항목 현행 사용 기술 차세대 적용 기술 차차세대 적용 기술 물 BPSG/PSG CMP 적용 LAYER 의
질 SOG…….. (GAP FILL 능력 과 증가
평탄화 고려 )
KrF stepper
광 i-line stepper (248nm) SR 노광기술 64M LF
원 (365nm) ArF stepper (10nm 이하 ) 64MD (C) 이전 (CMP:2 HDP:1)
(193nm) 제품 ?
VER. 에사용 256M LD
(CMP:3 HDP:7)
64M LE(8 공정 ) * THERMAL BUDGET 을 감소 시키는 방향
64M DRAM(C)
제품 64M LF(8 공정 ) ? 적용 * PLANARIZATION ( 이후 공정의 공정 MARGIN 확보 )
이전 DEVICE
256M LD(8 공정 ) 이유 *LOW DIELECTRIC CONSTANT(k)
*GAP FILLCAPABILITY 향상시키는 방향

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8. 차세대 반도체 생산을 위한 기술 변화
▶ 요구되는 사항 미세 패턴 형성 평탄화 ISOLATION 低저항 배선 高용량 CAPACITOR

3. ISOLATION 기술 4. 저 저항 배선기술 Resistance of Conductors

Electro-
Inter- Migratio
layer n
Reaction
Peri Cell
CVD
NW PW PW Stress
Migration
1
Al
SiO2 G

Conductor Resistance (a.u)

SiO2
256M
W 64M

16M
Al
Buried layer N-Shield (monolayer) C
u
4M Layered Al
Grained Controlled
CONVENTIONAL PGI 구조 PGI 기술 +BURIED LAYER 1M
Low-temperature
LOCOS 구조 64K
256K

2 1 0.5 0.3 0.2 0.1

Design Rule ( ㎛ )

항목 현행 사용 기술 차세대 적용 기술 차차세대 적용 기술 항목 현행 사용 기술 차세대 적용 기술 차차세대 적용 기술

AL,W
PGI(TRENCH) 물질 (MONO/MULT)
CONVEN- PGI 기술 CU( 구리 )
적용
기술
TIONAL
→ PROFILED
GROOVED
+ 및 :CVD TiN/Ti ← ……..
COCOS BURIED LAYER 방법 PVD AL
ISOLATION REFLOW

64M LF
64M LE 64MD (C) 이전 ?
64MD (C) 이전 제품 64M LE
제품 64M LF ? VER. 에사용
VER. 에사용 256M LD...
256M LD

* 가공의 용이성
* 인접 CELL 간의 간섭효과 방지 (ASPECT RATIO ,ETCH, INTER LAYER REACTION)
적용 적용
(NARROW EFFECT, Puntch Through…..) * ELECTRO-MIGRATION( 신뢰성 ) : DEGRADATION
이유 이유
* TR 의 안정적 동작특성 확보 (LATCHUP 방지 ) * HIGH CURRENT DENCITY
* 경재성 및 오염방지 …… .*

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8. 차세대 반도체 생산을 위한 기술 변화
▶ 요구되는 사항 미세 패턴 형성 평탄화 ISOLATION 低저항 배선 高용량 CAPACITOR

5. CAPACITOR 형성기술

SiO2/Si3N4(ε:7) Ta2O5(ε:25)
두께 (Teff:Å)

구조 : STC/FIN 구조 : CROWN+SAES
BOX/Stack 1.0 FIN Crown
100

SiO2
구조 :PLANNER
SiO2/Si3N4(ε:7) BST(100↑)/PZT(ε:1000↑)
구조 : CROWN+SAES 구조 : CROWN/BOX/...
10

1M 4M 16M 64M
MEMORY 용량 (BIT)
256M 1G
SAES Stacked 2.0 FIN SAES Crown
그림 1 : CAPACITOR 형성 TREND 그림 2 : CAPACITOR 종류

항목 현행 사용 기술 차세대 적용 기술 차차세대 적용 기술

물질 : Si3N4/SiO2 물질 : Si3N4/SiO2 OR Ta2O5

물질 물질 : BST(SrTiO3&(Ba,Sr)TiO3 Cs= (ε x S) / D
구조 : STACK 구조 : CROWN+SAES
및 PZT(Pb(Zr,Ti)O3 S: CAPACITOR 표면적
FIN *SAES: Surface Area
구조 구조 : ? ε: 물질의 유전율
CROWN Enhanced Silicon
D: 유전물질의 두께
** 대용량을 만들려면 : S(↑),D(↓),ε(↑)
64M LF ( D 는 공정및 신뢰성 문제로 한계 )
4MD(C) 이전 : STACK 구조
(CROWN+SAES/Si3N4 사용 )
제품 16MD (C) 이전 : FIN 구조 1GIGA DRAM 이후세대 (?)
256M LD
64MD(C): CROWN 구조
(CROWN+SAES/Ta2O5 사용 )
S 와 ε 을 증가 시켜야 됨 .
* 사용 유전체 물질 : Si3N4(ε=7)
* 사용 유전체 물질 변경
* 집적도 증가에 따른 CAPACITOR 의 유효면적증가
Si3N4(ε=7)→BST(ε=100↑), PZT(ε=1000↑)
적용 1) 제조순서의 변경 : CUB 구조 → COB 구조
* 유전체 물질 변경에 따른 가공방법의 변경
이유 2) 형태의 변화 : 1.0FIN→2.0FIN
* 집적도 향상에 따른 HEAT CYCLE 최소화를 위한
BOX→CROWN
물질선택 (SIS 구조 → MIM 구조 )
NON SAES →SAES 구조

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10. 수율의 종류 및 의미
FAB 제조의 WAFER 수율 FAB 제조의 GOOD DIE 수율
FAB 수율 PROBE 수율
[Wafer Out/Wafer In X 100 (%) ] [Good Die/(Wafer out X 취득수 ) X 100 (%) ]

PROBE
FAB 제조 TEST

WAFER IN WAFER OUT WAFER OUT GOOD DIE

in W/F OUT
ASSEMBLY 제조수율 최종 Good Chip 수율
ASSEMBLY 수율 FINAL TEST 수율
[Out Chip/In Die X 100 (%) ] [Good Chip/In Chip X 100 (%) ]

FINAL
ASSEMBLY TEST

INPUT ASSEMBLY
OUT CHIP GOOD CHIP
GOOD DIE OUT CHIP

반도체 제품 TOTAL 수율 평균적인 수율 수율 (초기 )

CUM 수율 100% 수율 (안정화 )
[FAB 수율 X PROBE 수율 X ASS’Y 수율 X FT 수율
(%)]
80%
60%
반도체 제조 40%
20%

WAFER IN GOOD CHIP 0%

FAB PROBE ASS'Y FT CUM

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11. 수율을 결정하는 요소
설계 / 공정 MARGIN MARGIN 부족에 의해 적절한 특성을 갖지 못하는 경우
1. VOLTAGE 변동 : Gate 의 Size Margin( 설계 ) 이 2. 저항 변동 : Contact Margin( 설계 ) 이 적어 미세 변
적어 동
미세 변동 ( 공정 Tolerance) 에도 적정 VOLTAGE 에 ( 공정 Tolerance) 에도 저항이 급격히 증가하여 전기적
서
동작이 저하됨 ( 저항 증가 → Timing 지연 불량 )
제품이 동작하지 못함 (Vt Shift 에 의한 불량 )

N+- - - - - - - - - N+ N+ - - - - - - - - - N+

공정 / 장비 관리 장비 MARGIN 부족 , 관리 미흡에 의해 제품 결함이 발생하는 경우

1. ETCHING 이상 : ETCHING 시 장비 Matgin 부족 또 2. PHOTO 이상 : PHOTO 노광시 장비 Matgin 부족 또
는 는
장비 이상에 의해 Hole Define 불량 발생 장비 이상에 의해 Align 불량 발생으로 타 Layer 와
전기적 접촉 발생 (Layer 間 격리 불량 )

3. PHOTO/ETCHING 이상 : 공정間 Margin 부족 또 4. 제조중 이물 : 공정 진행중 또는 공정間 진행중에

는
이물 (Particle) 에 의한 제품 결함 발생
Mismatching, 장비 이상에 의한 전기적 단선 불량 발
생

PHOTO

ETCH

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