Chuong 6 M CH T H P MSI PDF

1
NỘI DUNG CHÍNH

1. MẠCH ĐA HỢP
2. MẠCH GIẢI ĐA HỢP
3. MẠCH MÃ HÓA
4. MẠCH GIẢI MÃ
5. MẠCH CỘNG NHỊ PHÂN
6. MẠCH TRỪ NHỊ PHÂN
7. PHÉP SO SÁNH
8. KIỂM TRA CHẴN LẺ
2
1. MẠCH ĐA HỢP (MULTIPLEX)
 SƠ ĐỒ KHỐI
2 ≥
3
 Mạch đa hợp 2 sang 1
Inputs output
I1 I0 S O
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
O  I1I0 S  I1 I0S  I1I0 S  I1I0S  I0 S  I1S

4
Inputs output I1 I0 S
I1 I0 S O
x I0 0 I0 O
I1 x 1 I1
O  I0 S  I1S
5
Có 4 kênh vào
Có 1 kênh ra
6
Inputs output
I3 I2 I1 I0 S1 S0 O
x x x I0 0 0 I0
x x I1 x 0 1 I1
x I2 x x 1 0 I2
I3 x x x 1 1 I3
O  I0 S1 S0  I1 S1S0  I2S1 S0  I3S1S0
7
8
 Sơ đồ khối
2 ≥
9
2. MẠCH GIẢI ĐA HỢP (DEMULTIPLEX)
 Giải đa hợp 1 sang 2
Inputs outputs
I S O1 O0
I 0 0 I
I 1 I 0
O0  I S
O1  IS
10
11
12
Inputs outputs
E S1 S0 O3 O2 O1 O0
0 x x 0 0 0 0
1 0 0 0 0 0 I
1 0 1 0 0 I 0
1 1 0 0 I 0 0
1 1 1 I 0 0 0
O0  EIS1S0 O2  EIS1S0
O1  EIS1S0 O3  EIS1S0 13
2. MẠCH GIẢI ĐA HỢP - DEMULTIPLEX
14
3. MẠCH MÃ HÓA (ENCODER)
Mạch mã
hóa m
đường
sang n
đường
2 ≥
15
 Mã hóa từ 4 sang 2 đường
INPUTS OUTPUTS
I3 I2 I1 I0 O1 O0
0 0 0 1 0 0
0 0 1 0 0 1
0 1 0 0 1 0
1 0 0 0 1 1
O0  I 3  I1
O1  I 3  I 2
16
I0
I1
I2 O0
I3
O1
I4
I5 O2
I6
I7
17
INPUTS OUTPUTS
O2 O1 O0
1 1 1 1 1 1 1 0 0 0 0
1 1 1 1 1 1 0 1 0 0 1
1 1 1 1 1 0 1 1 0 1 0
1 1 1 1 0 1 1 1 0 1 1
1 1 1 0 1 1 1 1 1 0 0
1 1 0 1 1 1 1 1 1 0 1
1 0 1 1 1 1 1 1 1 1 0
0 1 1 1 1 1 1 1 1 1 1
O0  I7  I5  I3  I1 O1  I7  I6  I3  I 2 O 2  I 7  I 6  I5  I 4
18
O0  I7  I5  I3  I1  I7 I5 I3I1 O1  I 7  I 6  I3  I 2  I 7 I 6 I3I 2
O 2  I7  I6  I5  I 4  I7 I6 I5 I 4
19
 Vi mạch mã hóa từ 10 sang 4
Vi mạch mã hoá
74147 có chức năng
mã hoá 10 đường
ngõ vào sang số
BCD. Mỗi một ngõ
vào chúng ta nối với
1 nút nhấn và có
tổng cộng 10 nút
nhấn cho 10 con số
từ 0 đến 9
20
4. MẠCH GIẢI MÃ (DECODER)
2 ≥
21
; 4. MẠCH GIẢI MÃ (DECODER)
;
 Giải mã từ 2 sang 4 đường ngõ ra mức 1

INPUTS OUTPUTS
I1 I0 O3 O2 O1 O0
0 0 0 0 0 1
0 1 0 0 1 0
1 0 0 1 0 0
1 1 1 0 0 0
O0  I1 I 0
O1  I1I 0
O2  I1 I 0
O3  I1I 0
22
 Giải mã từ 2 sang 4 đường
23
;
 Mạch giải mã 2 sang 4 đường ngõ ra mức 1,

có 1 tín hiệu cho phép E
INPUTS OUTPUTS
E I1 I0 O3 O2 O1 O0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
O 0  E I1 I 0 1 1 0 0 1 0 0
O1  EI1I0 1 1 1 1 0 0 0
O2  EI1 I0
O3  EI1I0
24
 Mạch giải mã 2 sang 4 đường ngõ ra mức 1,
có 1 tín hiệu cho phép E
25
 Mạch giải mã 2 sang 4 đường với ngõ ra tích cực
mức 0, có 2 tín hiệu cho phép E1 và E2:
26
INPUTS OUTPUTS
E2 E1 I1 I0 O3 O2 O1 O0
1 X X X 1 1 1 1
X 0 X X 1 1 1 1
0 1 0 0 1 1 1 0
0 1 0 1 1 1 0 1
0 1 1 0 1 0 1 1
0 1 1 1 0 1 1 1
27
;

Phương trình các ngõ ra:
O 0  E 2  E 1  I1  I 0  E 2  E 1  I1  I 0  E 2 E 1 I1 I 0
O1  E 2  E1  I1  I 0  E 2  E1  I1  I 0  E 2 E1 I1I 0
O 2  E 2  E 1  I1  I 0  E 2  E 1  I1  I 0  E 2 E 1I1 I 0
O 3  E 2  E 1  I1  I 0  E 2  E 1  I1  I 0  E 2 E 1 I1 I 0
28
29
 Mạch giải mã LED 7 đoạn
30
 Giải mã LED 7 đoạn Anode chung
31
Inputs Outputs
TP D C B A ̅ ̅ ̅ ̅ ̅
0 0 0 0 0 1 0 0 0 0 0 0
1 0 0 0 1 1 1 1 1 0 0 1
2 0 0 1 0 0 1 0 0 1 0 0
3 0 0 1 1 0 1 1 0 0 0 0
4 0 1 0 0 0 0 1 1 0 0 1
5 0 1 0 1 0 0 1 0 0 1 0
6 0 1 1 0 0 0 0 0 0 1 0
7 0 1 1 1 1 1 1 1 0 0 0
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 1 0 0 0 0
32
a  DC B A  DC B A   (1,4)
b  DC B A  DCB A   (5,6)
c  D C B A   ( 2)
d  DC BA  DC B A  DCBA   (1,4,7)
e  DC B A  DCBA  DC B A  DC B A  DCBA  DC B A   (1,3,4,5,7,9)
f  DC B A  DCB A  DCBA  DCBA   (1,2,3,7)
g  DC B A  DC BA  DCBA   (0,1,7)
33
Mạch logic
a  ABC. ABC D b  A BC.ABC
c  ABC d  ABC. ABC. ABC D
e  A.BC f  AB.BC.ACD
g  BCD.ABC
34
Mạch logic
35
5. CỘNG NHỊ PHÂN
5.1 CỘNG BÁN PHẦN
Cộng bán phần hai số nhị phân 1 bit
Sơ đồ khối Trong đó
A: số hạng
B: số hạng
S: tổng
Bảng trạng thái C0 : số nhớ
Ngõ vào Ngõ ra
A B S C0 Hàm ngõ ra:
0 0 0 0
0 1 1 0 S  AB  AB  A  B
1 0 1 0 C0  AB
1 1 0 1
36
5.1 CỘNG BÁN PHẦN (HA)
Cộng bán phần hai số nhị phân 1 bit
Mạch điện như sau
37
5.2 CỘNG TOÀN PHẦN (FA)
Cộng toàn phần hai số nhị phân 1 bit
A: số hạng
B: số hạng
S: tổng
C0 : số nhớ
CI : số nhớ của bit
có trọng số thấp
hơn 1 đv
38
5.2 CỘNG TOÀN PHẦN
Bảng trạng thái Hàm ngõ ra
Ngõ vào Ngõ ra S  ABCi  ABCi  ABCi  ABCi
A B Ci S C0
 Ci (AB  AB)  Ci (AB  A B)
0 0 0 0 0
0 0 1 1 0  Ci (A  B)  Ci (A  B)
0 1 0 1 0
 A  B  Ci
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
39
Ngõ vào Ngõ ra S  A  B  Ci
A B Ci S C0
0 0 0 0 0
Ci AB 00 01 11 10
0 0 1 1 0 0 0 0 1 0
0 1 0 1 0 1 0 1 1 1
0 1 1 0 1 C0  AB  ACi  BCi
1 0 0 1 0  AB  (A  B)Ci
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
40
Mạch điện như sau:
41
Chúng ta có thể thực hiện mạch cộng toàn
phần bằng cách ghép hai mạch cộng bán phần
42
Chúng ta có thể thực hiện mạch cộng toàn phần
bằng cách ghép hai mạch cộng bán phần
Mạch điện như sau:
43
5.3 CỘNG NHIỀU BIT
Cộng hai số nhị phân 4 bit A3A2A1A0
cộng với B3B2B1B0
44
6. TRỪ NHỊ PHÂN
6.1 MẠCH TRỪ BÁN PHẦN
Trừ bán phần hai số nhị phân 1 bit
A: số bị trừ
B: số trừ
D: Hiệu
Bảng trạng thái B0 : số mượn
Ngõ vào Ngõ ra
A B D B0
Hàm ngõ ra:
0 0 0 0
0 1 1 1 D  AB  AB  A  B
1 0 1 0 B0  AB
1 1 0 0
45
6.1 MẠCH TRỪ BÁN PHẦN (HS)

Trừ bán phần hai số nhị phân 1 bit
46
6.2 MẠCH TRỪ TOÀN PHẦN
Trừ toàn phần hai số nhị phân 1 bit
Sơ đồ khối
Trong đó
A: số bị trừ
B: số trừ
D: hiệu
B0 : số mượn
Bi : số mượn của
bit có trọng số thấp
hơn (số trả)
47
6.2 MẠCH TRỪ TOÀN PHẦN (FS)
Ngõ vào Ngõ ra D  ABBi  ABBi  ABBi  ABBi
A B Bi D B0
 Bi (AB  AB)  Bi (AB  A B)
0 0 0 0 0
0 0 1 1 1  Bi (A  B)  Bi (A  B)
0 1 0 1 1
 A  B  Bi
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
48
Ngõ vào Ngõ ra D  A  B  Bi
A B Bi D B0
Bi AB 00 01 11 10
0 0 0 0 0
0 0 1 1 1 0 0 1 0 0
0 1 0 1 1 1 1 1 1 0
0 1 1 0 1 B0  AB  BBi  ABi
1 0 0 1 0
 AB  (A  B)Bi
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
49
50
6.3 MẠCH TRỪ NHIỀU BIT
51
7. MẠCH SO SÁNH NHỊ PHÂN
INPUTS OUTPUTS
 So sánh 2 số nhị A B
A1
phân 2 bit 0
A0
0
B1
0
B0
0
O(A>B) O(A=B)
1
O(A<B)
0 0 0 1 1
0 0 1 0 1
0 0 1 1 1
0 1 0 0 1
0 1 0 1 1
0 1 1 0 1
0 1 1 1 1
1 0 0 0 1
1 0 0 1 1
1 0 1 0 1
1 0 1 1 1
1 1 0 0 1
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1 52
 So sánh 2 số nhị phân 2 bit

Phương trình các ngõ ra
O( A B )  A1 B1  A0 B1 B 0  A1 A0 B 0
O( A B )  A1 B1  A1 A0 B 0  A0 B1 B 0
 
O ( A  B)  A1  B1 A 0  B0 
53
 Mạch điện
54
 Mạch so sánh 2 số nhị phân 2 bit có chức năng
mở rộng
55
INPUTS OUTPUTS
I(A>B) I(A=B) I(A<B) A1 A0 B1 B0 O(A>B) O(A=B) O(A<B)
1 0 0 x x x x 1 0 0
0 0 1 x x x x 0 0 1
0 1 0 0 0 0 0 1
0 1 0 0 0 0 1 1
0 1 0 0 0 1 0 1
0 1 0 0 0 1 1 1
0 1 0 0 1 0 0 1
0 1 0 0 1 0 1 1
0 1 0 0 1 1 0 1
0 1 0 0 1 1 1 1
0 1 0 1 0 0 0 1
0 1 0 1 0 0 1 1
0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 1
0 1 0 1 1 0 0 1
0 1 0 1 1 0 1 1
0 1 0 1 1 1 0 1
0 1 0 1 1 1 1 1 56
 Phương trình ngõ ra
O ( A  B)  A1 B1  A 0 B1 B0  A1A 0 B0  I ( A  B) I ( A  B) I ( A  B)
O ( A B)  A1B1  A1 A 0 B0  A 0 B1 B0  I ( A  B) I ( A  B) I ( A B)
  
O ( A  B)  A1  B1  A 0  B0  I ( A  B) I ( A  B) I ( A B) 
57
 Mạch điện
58
8. KIỂM TRA CHẲN LẺ (PARITY)
59
 Thiết kế mạch tạo và kiểm tra parity cho hệ

thống
60
 Máy phát (máy tính) tạo bit kiểm tra chẵn
Inputs Output
D3 D2 D1 D0 P TP
0 0 0 0 0 0
0 0 0 1 1 1
0 0 1 0 1 2
0 0 1 1 0 3
0 1 0 0 1 4
0 1 0 1 0 5
0 1 1 0 0 6
0 1 1 1 1 7
1 0 0 0 1 8
1 0 0 1 0 9
1 0 1 0 0 10
1 0 1 1 1 11
1 1 0 0 0 12
1 1 0 1 1 13
1 1 1 0 1 14
1 1 1 1 0 15 61
 Phương trình
P  D 3 D 2 D1D 0  D 3 D 2 D1 D 0  D 3 D 2 D1 D 0  D 3 D 2 D1D 0
 D 3 D 2 D1 D 0  D 3 D 2 D1D 0  D 3 D 2 D1D 0  D 3 D 2 D1 D 0
 D 3 D 2 (D1  D 0 )  D 3 D 2 (D1  D 0 )  D 3 D 2 (D1  D 0 )  D 3 D 2 (D1  D 0 )
 (D1  D 0 )(D 3  D 2 )  (D1  D 0 )(D 3  D 2 )
 (D1  D 0 )  (D 3  D 2 )
62
63
 Máy thu (modem hoặc máy in) tạo bit kiểm tra
chẵn
 Nếu dữ liệu là số chẵn - là dữ liệu đúng thì
E bằng 0.
 Nếu dữ liệu là số lẽ - là dữ liệu sai thì E
bằng 1 để báo cho bên phát biết để yêu
cầu gởi lại.
E  ( D1  D 0 )  ( D 3  D 2 )  P
64
Printer or modem
`
`
P 1
d3 0
d2 0 Lưu dữ
d1 1 liệu
nhận về
d0 0
t0 t1
Mạch kiểm tra thu chẵn
65

Chuong 6 M CH T H P MSI PDF

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Chuong 6 M CH T H P MSI PDF

Uploaded by

Copyright:

Available Formats

1

NỘI DUNG CHÍNH

O  I1I0 S  I1 I0S  I1I0 S  I1I0S  I0 S  I1S

O  I0 S1 S0  I1 S1S0  I2S1 S0  I3S1S0

 Giải đa hợp 1 sang 2

 Giải đa hợp 1 sang 4

 Giải mã từ 2 sang 4 đường ngõ ra mức 1

 Giải mã từ 2 sang 4 đường

 Mạch giải mã 2 sang 4 đường ngõ ra mức 1,

 Mạch giải mã 2 sang 4 đường với ngõ ra tích cực

e  DC B A  DCBA  DC B A  DC B A  DCBA  DC B A   (1,3,4,5,7,9)

f  DC B A  DCB A  DCBA  DCBA   (1,2,3,7)

a  ABC. ABC D b  A BC.ABC

c  ABC d  ABC. ABC. ABC D

6.1 MẠCH TRỪ BÁN PHẦN (HS)

6.3 MẠCH TRỪ NHIỀU BIT

 So sánh 2 số nhị phân 2 bit

 Phương trình ngõ ra

 Thiết kế mạch tạo và kiểm tra parity cho hệ

You might also like