UNIVERZITET U PRIŠTINI

PRIRODNO-MATEMATIČKI FAKULTET
Odsek - Informatika

SEMINARSKI RAD
Tema: Gallager kodovi - LDPC

Predmet: Teorija informacije

Profesor: Student:

prof. Časlav Stefanović Erdžan Limanče 415/13

Kosovska Mitrovica, april 2019.

SADRŽAJ

1. UVOD ..................................................................................................................................... 3
2. GALLAGEROV RAD ............................................................................................................ 4
3. LDPC kodovi prikazani kao kodovi povezani u obliku lanca ................................................ 5
4. IMPLEMENTACIJA LDPC ALGORITMA DEKODIRANJA ............................................ 5
4.1. Uticaj konstrukcije koda ...................................................................................................... 5
4.1.1. Zahtevi za prosleđivanje poruka ................................................................................... 6
4.2. LDPC dekoderska arhitektura .............................................................................................. 6
4.2.1. Arhitektura iterativnog dekodiranja .......................................................................... 8
4.3. Fizička implementacija .................................................................................................. 13
4.3.1. Dizajn platforma ..................................................................................................... 13
LITERATURA ............................................................................................................................. 16
 1. UVOD

Nedavno su kodovi za proveru parinosti (LDPC) niske gustine privukli veliku pažnju
zbog izvrsnih performansi za ispravljanje grešaka i vrlo jednostavne šeme dekodiranja. Međutim,
efikasna VLSI implementacija LDPC dekodera ostaje veliki izazov i ključno je pitanje u
određivanju koliko dobro i brzo možemo iskoristiti prednosti LDPC kodova u stvarnim
aplikacijama. [1]

Kodovi za proveru parnosti-niske gustoće (LDPC), koje je razvio Robert Gallager sa Instituta za
tehnologiju u Masačusetsu 1962. godine, ključna je tehnologija za ispravljanje grešaka u
sljedećoj standardnoj satelitskoj digitalnoj televiziji, DVB-S2. Ova tehnologija je takođe veoma
pogodna u mnogim drugim oblastima kao što su na primer hard disk ili 4G mobilni telefoni. [2]

Definicija Kod za proveru parnosti s niskom gustinom (LDPC) je linearni binarni kod za koji
interesna matrica za proveru parnosti ima nisku gustinu. [3]

Dekodiranje LDPC kodova je najbolje razumljivo grafičkim opisom. Graf ima dva tipa čvorova:
čvorovi bita i čvorovi parnosti. Svaki bitni čvor predstavlja simbol koda i svaki paritetni čvor
predstavlja jednačinu parnosti. Postoji linija nacrtana između bitnog čvora i paritetnog čvora ako
i samo ako je taj bit uključen u tu jednačinu parnosti. [4]

Prava intelektualnog vlasništva koja pokrivaju njenu teoriju ili koncept nisu problem, jer je i
sama LDPC izumljena tako davno. Zajedno sa konceptom iterativnog dekodiranja putem
“algoritma za prenošenje poruka”, Gallager-ove ideje su uglavnom ostale zapostavljene sve do
nedavnih otkrića Mackai-Neala i Viberga. Pokazano je da je ova klasa kodova sposobna da
prilazi ograničenju kapaciteta pri niskoj složenosti dekodiranja. LDPC kodovi su dodatno
prošireni tako da uključuju nepravilne LDPC kodove koji daju stope bitskih grešaka koje
nadmašuju performanse najboljih (turbo) kodova poznatih do sada. U poređenju sa drugim
kodovima, dekodiranje LDPC kodova zahteva jednostavniju obradu. Mehanizam dekodiranja se
može posmatrati kao pseudo-slučajni „interni preplet“, što dovodi do izazova implementacije.
Ovaj izveštaj se sastoji od tri glavna dela:

• Pozadina kodiranja kod kontrole grešaka,

• Opisa niza-gustoće-provere koda i algoritama kodiranja,

• Prezentacija implementacije algoritma dekodiranja.

 2. GALLAGEROV RAD

Godine 1960. R. Gallager završio je doktorat. teza, provera parnosti niske gustoće (ili
LDPC). U ovoj izuzetnoj tezi, Gallager je predstavio najmanje dva trajna koncepta: moćnu
tehniku ograničavanja kodnih sistema i LPDC kodove zajedno sa njihovim pridruženim
iterativnim algoritmom dekodiranja. [1]

On je demonstrirao kako se arbitna cifra d može ispraviti čak i ako njeni setovi za provjeru
pariteta sadrže više od jedne greške u prijenosu, uzimajući u obzir strukturu stabla Slika 2.1.
Digit d je predstavljen čvorom u bazi drveta, i svaka linija koja se uzdiže iz ovog čvora
predstavlja jednu od grupa za proveru parnosti koja sadrži cifru d. Ostale cifre u tim paritetnim
kontrolnim skupovima su predstavljene čvorovima na prvom sloju stabla. Linije koje se kreću od
prvog reda do drugog sloja stabla predstavljaju ostale setove za proveru parnosti koji sadrže cifre
u tim setovima za proveru parnosti. Pod pretpostavkom da su oba znaka d i nekoliko cifara u
prvom sloju greške u prenosu, Gallager je pokazao da cifre bez grešaka u drugom nivou i njihove
jednadžbe za provjeru parnosti omogućavaju ispravljanje grešaka u prvom sloju. Ovo će
omogućiti korekciju cifre d na drugom pokušaju dekodiranja. [1]

Slika 1. Stablo za kontrolu parnosti [1]

Najznačajnija karakteristika ove šeme dekodiranja je da je komutacija po cifri po iteraciji

nezavisna od dužine bloka n. Štaviše, Gallager je pokazao da je prosečan broj potrebnih iteracija
ograničen količinski proporcionalnim logom dužine bloka dužine. [1]
 3. LDPC kodovi prikazani kao kodovi povezani u obliku lanca

Kodovi za proveru parnosti s niskom gustoćom su kodovi koje navode matrica koja sadrži
uglavnom 0 i samo mali broj 1. Konkretno, kod (n, j, k) kod male gustine je kod dužine bloka n
sa matricom kao što je sl. 2.4 gde svaki stupac sadrži malu fiksnu brojku, j, od 1 i brazde ima
mali fiksni broj, k, od 1. [1]

Analiza koda male gustine duge dužine bloka je teška zbog velikog broja uključenih kodnih
reči. Jednostavnije je statistički analizirati cijeli ansambl takvih kodova. Iz ponašanja ansambla
može se napraviti statistički iskaz o svojstvima kodova članova. Slučajnim izborom iz ansambla
može se naći kod sa ovim svojstvima sa velikom verovatnoćom dekodiranja. [1]

Gallager je konstruisao sklopove regularnih LDPC kodova. Redovni LDPC kodovi su oni za
koje svi čvorovi istog tipa imaju isti stepen. Na primer, a (20,3,4) ima grafičku bipartitnu
reprezentaciju u kojoj svi čvorovi bita imaju stepen 3 i svi kontrolni čvorovi imaju stepen 4. [1]

Gallager je opisao matricu za proveru parnosti Hm × n koda C kao ulančavanje c submatrika,

od kojih svaka sadrži po jedan u svakoj koloni. Prvi od ovih submatriksa H1 koji ima veličinu od
n k × n definiše super-kod C1. Da je C1 zadovoljava podskup jednacine C za proveru parnosti, i
stoga je C podprostor C1. [1]

4. IMPLEMENTACIJA LDPC ALGORITMA

DEKODIRANJA

4.1. Uticaj konstrukcije koda

Želja za velikim kodnim dobicima često je u skladu sa zahtevima za niskom složenošću i

visokom fleksibilnošću dekodera. U većini klasa iterativnih dekodera, svojstva koja dominiraju
arhitektonskim razmatranjem su veličina koda (ili dužina bloka) i broj iteracija. Poznato je da se
BER performanse koda poboljšavaju kako se vrednost ovih brojeva povećava. Međutim,
uzimajući u obzir da šema dekodiranja počinje tek nakon što se primi konačni simbol u bloku,
blok kod sa velikom dužinom bloka nameće teške računske i memorijske zahteve dekoderu. Ovo
takođe dovodi do produženja latencija, čime se smanjuje propusnost. Isto tako, veliki broj
iteracija povećava latenciju dekodera i snagu, dok je niži efektivni protok. [1]

Dizajn LDPC koda se sastoji od dve komponente:

 • Izbor strukture.
• Postavljanje ivica.

Struktura podrazumeva široki opis Tanner-ovog grafikona: Stepen različitih čvorova,

ograničenja na njihovim međusobnim vezama, da li su probijeni bitni čvorovi, i tako dalje.
Gallager je razmatrao samo regularne grafove gdje svi bitovi i kontrolni čvorovi imaju isti
stupanj. Bolje performanse se mogu ostvariti dopuštanjem nepravilnih kodova koji sadrže
čvorove različitog stepena. Daljnje poboljšanje se može postići uvođenjem elaboriranih
struktura. Postoji tipična trgovina koja se susreće prilikom dizajniranja LDPC kodova. [1]

Drugi deo procesa projektovanja, postavljanje ivica zahteva određenu pažnju da bi se

postigla najbolja moguća izvedba. Štaviše, složenost hardvera može jako zavisiti od toga kako se
to radi. Uopšteno, moguće je proizvesti implementaciju dekodera LDPC-a vrlo male složenosti
koja podržava najbolje izvedive dizajne. Međutim, proizvodnja tih dizajna zahtijeva određenu
stručnost. [1]

4.1.1. Zahtevi za prosleđivanje poruka

Dok je svaki čvor u grafu povezan sa određenim aritmetičkim računanjem, svaka ivica u
grafu određuje poreklo odredišta određene poruke. LDPC dekoder je potreban da bi se
obezbedila mreža za poruke koje se prenose između velikog broja čvorova. Direktno ožičenje
mreže dovodi do zagušenja u interkonekcionoj mreži zbog neorganizovane prirode de fi nisanja
grafikona. Štaviše, ažuriranje poruka ne mora biti sinhronizovano. Prema tome, postoji velika
sloboda da se u vremenu i prostoru raspodele računanja potrebna za dekodiranje LDPC koda.
Problem koji zahteva najviše razmatranja je implementacija propusnog opsega potrebnog za
prenošenje poruka između bit-čvorova i kontrolnih čvorova. Širina propusnog opsega poruke
VBANDVIDTH izmerena u [bit / s] LDPC koda sa prosečnom težinom kolone (ili stepenom bit-
čvora) gavg može se izračunati prema VBANDVIDTH = 2Lavg · NbBitMESSAGE · Niter · T
Gde je NbBitMESSAGE broj bitova koji se koristi za predstavlja svaku poruku, Niter je broj
iteracija dekodera, T je ciljna kodirana propusnost u [bit / s], a faktor 2 je brojati i bitne i
proveriti poruke. Realizacija propusne moći koja prolazi kroz poruke rezultira veoma različitim i
teškim izazovima u zavisnosti od toga da li se radi o serijskoj ili paralelnoj arhitekturi. [1]

4.2. LDPC dekoderska arhitektura

U svom radu, Gallager je skicirao pojednostavljen blok dijagram kako bi pokazao kako se može
uraditi algoritam slanja poruka.
 Slika 1. Implementacija dekodiranja [1]

On je pogodio iz slike 1. da se paralelni kompjuter može jednostavno instrumentirati zahtevajući

uglavnom proporcionalno s n analognih sabirača, modula 2 sabirača, amplifera i nelinearnih
krugova da aproksimira funkciju F (beta). Međutim, procena suma u domenu log-verovatnoće
zahteva kombinaciju eksponencijalnih i logaritamskih funkcija. Da bi se pojednostavila
implementacija, izračunavanje se može aproksimirati sa maksimalnom vrednošću ulaznih
operanada, nakon čega sledi aditivni korekcioni faktor određen pregledom tabele, kao što je
prikazano na slici 2.[1]
 Slika 2. Element procesora kontrolnog čvora [1]

4.2.1. Arhitektura iterativnog dekodiranja

U praksi, implementacija algoritma za prenošenje poruka je ograničena formatima i

zahtjevima propusnosti / kašnjenja određenih standarda komunikacije. Praktična primena datog
algoritma u hardveru procenjuje se po njegovoj ceni (silikonska oblast), moći, brzini, latenciji,,
eksibilnosti i skalabilnosti. [1]

Paralelna arhitektura

Algoritam za prosleđivanje poruka je inherentno paralelan, jer ne postoji zavisnost između

računanja.
 Slika 3. Paralelna LDPC dekoderska arhitektura [1]

Arhitekture paralelnog dekodera direktno mapiraju čvorove bipartitnog grafa na jedinice

za izračunavanje poruka poznate kao procesni elementi, a ivice grafa na mrežu interkonekcije.
Prema tome, takvi dekoderi imaju koristi od male aktivnosti vezivanja, što rezultira niskom
disipacijom snage. Za paralelnu arhitekturu je potrebna vrlo mala kontrolna logika, jer se LDPC
grafički kod direktno instancira interkonekcijom procesnih elemenata. Veća propusnost sa
paralelnim dekoderima može se postići primenom koda sa velikom veličinom bloka i
održavanjem iste frekvencije sata. [1]

Glavni izazov pri implementaciji paralelne dekoderske arhitekture za LDPC kodove je

međusobno povezivanje procesorskih elemenata na najvišem nivou. Da bi LDPC kod obezbedio
jake performanse kodiranja, kontrolni čvor mora nužno da se poveže sa bitnim čvorom
raspoređenim preko velikog dela dužine bloka podataka. Ovo rezultira velikim brojem dugih ruta
na najvišem nivou. Da bi se olakšale teškoće u rutiranju, koristi se zajednički pristup "podeli i
osvoji" da bi se dizajn podelio na manje podskupove sa minimalnim preklapanjem. Međutim, u
slučaju nepravilnih LDPC kodova, zbog neregularnosti u matrici za provjeru pariteta, dizajn
particioniranja je težak i daje malu prednost. Glavni nedostaci kod paralelne arhitekture dekodera
su relativno velika površina i nemogućnost da podrže višestruke veličine blokova i brzine
kodova na istom jezgru. Međutim, za aplikacije koje zahtevaju visoku propusnost i malu
disipaciju snage i mogu tolerisati fiksni format koda i veliku površinu, paralelna arhitektura je
veoma pogodna. [1]
 Primer paralelnog LDPC dekodera za 1024-bitnu brzinu-1/2 koda zahteva 1536 procesnih
elemenata sa viškom od 26000 interkonekcijskih žica za prenos poruka između procesnih
elemenata. [1]

Serijska dekoderska arhitektura

Alternativni pristup je da se serijalizuje i distribuira inherentno paralelni algoritam među malim

brojem elemenata za obradu.

Slika 4. Serijska LDPC dekoderska arhitektura [1]

Da bi se kapitalizovali svi hardverski resursi, efikasnije je planirati sve raspoložive elemente

obrade da bi se izračunale poruke u svakom krugu dekodiranja. Tako se poruke privremeno
čuvaju u memoriji između njihove proizvodnje i potrošnje. Prelazeći više koraka kroz bipartitni
graf, može se pokazati da računanje poruka u algoritmu dekodiranja ima podatke o zavisnosti od
poruka koje odgovaraju velikom broju ivica. To podrazumeva da će dekoder morati da napiše
većinu računskih poruka u memoriju, pre nego što se izračunavanje poruka može nastaviti (i
obrnuto). Veličina potrebne memorije zavisi od ukupnog broja ivica u određenom dizajnu koda,
što je proizvod prosečnog stepena ivice po čvoru bita i broja bitova u svakom bloku LDPC koda.
[1]

Prednosti serijske arhitekture su da:

• minimiziraju površinu dekodera,

• podržava višestruke veličine bloka, i
• podrška višestrukom kodiranju.

Međutim, propusnost je ograničena potrebom da se koriste funkcionalne jedinice i

pristupna memorija više puta da bi se izvršila svaka dekoderska iteracija. Upotreba višestrukih
memorija za postizanje propusnog opsega memorije je veoma teška, jer suštinski nasumična ili
nestrukturirana priroda LDPC grafikona otporna je na memorijsku arhitekturu koja dozvoljava
da se i bitni čvor i poruka kontrolnog čvora adresiraju brzo. Provođenje strukture u grafu koda za
pojednostavljenje arhitekture memorije obično uvodi kratke cikluse u grafikonu i smanjuje
dobitak kodiranja. Visoki zahtevi za propusnim opsegom memorije će verovatno prevesti u
značajno rasipanje snage. Još jedno veliko pitanje kod dekoderske arhitekture zasnovane na seriji
je složenost kontrolne logike koja je potrebna za predstavljanje povezanosti grafova i
odgovarajuće generisanje adrese potrebne za dohvaćanje i čuvanje poruka.

Primer serijskog LDPC dekodera za kod 4608-bitne brzine-8/9 sa srednjim stepenom

bitnog čvora od 4, će imati više 18000 ivica u donjem grafu. Trebalo bi izvršiti 37000 operacija
čitanja ili pisanja memorije za svaku iteraciju dekodiranja, što ograničava ukupnu propusnost.

Delimično paralelna dekoderska arhitektura

Drugi pristup, prikazan na slici, sastoji se od niza jedinica za računanje čvorova koji obavljaju
sve računanje čvora u režimu multipleksiranja vremenskom podjelom i niz blokova memorije za
pohranjivanje svih dekodirajućih poruka. Prenošenje poruka koje odražava povezanost
bipartitnog grafa zajednički se ostvaruje generisanjem memorijske adrese i međusobnim
povezivanjem memorijskih blokova i jedinica za računanje čvorova. Pretpostavimo da je
osnovna matrica HM × N i sadrži L1, a faktor ekspanzije je p. Proširena matrica sadrži L
permutirane identične matrice, od kojih je svaka označena kao TU, V kao što je prikazano na
LDPC kod definisan takvom proširenom matricom tačno se uklapa u delimično paralelni
dekoder. Ovaj parcijalno paralelni dekoder sadrži M kontrolnih elemenata kontrolnog čvora
(CNUs), N bitne procesorske elemente (VNUs) i L + N memorijske blokove među kojima L
blokovi čuvaju iterativne dekodirajuće poruke, svaka označena kao DMEMU, V i N blokova
pohraniti poruke kanala, svaka označena kao CMEMV. [1]

Svaki DMEMU, V povezuje se sa CNUu i VNUv, i čuva p dekodirajuće poruke

povezane sa p 'u permutiranoj matrici TU, V. Ovaj dekoder završava svaku iteraciju dekodiranja
u 2 · p ciklusima. On radi u režimu obrade čvorova za proveru tokom prvog ciklusa p sata, i
režim obrade bitnog čvora tokom ciklusa drugog p sata. Operacije u ova dva režima su sledeće:

Provera čvora CNU-a izračunava poruke sa proverama u bitovima za sve kontrolne čvorove u
modu multipleksiranja vremenske podele. Svi DMEM-ovi čuvaju bit-tocheck poruke na početku.
U svakom ciklusu takta, jedna bit-to-check poruka u svakom DMEM se konvertuje u
odgovarajuću poruku check-to-bit procesom readcomputation-write. [1]
 Slika 5. Delimično paralelna dekoderska struktura [1]

Slika 6. Matrična proširenost [1]

Adresa za pristup memoriji svakog DMEMU, V generiše se pomoću brojača koji počinje od
vrednosti permutacije bloka kU, V.

Obrada bitnih čvorova VNU-i izračunavaju spoljašnje bit-to-check poruke i ažuriraju odluku
dekodiranja svih bitnih čvorova u multipleksiranju s vremenskom podelom moda. Svi DMEM-
ovi pohranjuju poruke ček-to-bit na početku. Slično tome, u svakom taktnom ciklusu, jedna
kontrolna poruka u svakoj DMEM se konvertuje u bit-to-check poruku i dekodirajuća odluka
odgovarajućeg se ažurira. Adrese za pristup memoriji svih DMEM i CMEM-ova generišu se
pomoću brojača koji počinje od 0. [1]

Jasno je da je broj jedinica dekodiranja čvora u ovom paralelnom paralelnom dekoderu

smanjen za faktor ekspanzije p u poređenju sa njegovim potpuno paralelnim partnerom. Ovaj
paralelni paralelni dekoder je veoma pogodan za efikasnu hardversku implementaciju velike
brzine zbog regularne strukture i jednostavne kontrolne logike. U poređenju sa prethodnim
arhitekturama, ova dizajnerska šema podržava mnogo fleksibilniju konfiguraciju brzine
kodiranja i distribuciju stepena, tako da ima veliki potencijal za postizanje veoma dobrih
performansi za korekciju grešaka. Međutim, potpuno slučajno konstruisani kodovi imaju male
šanse da se prilagode efikasnoj paralelnoj implementaciji dekodera. [1]

4.3. Fizička implementacija

LDPC kodovi su primenljivi za bežične, žične i optičke komunikacije. Tip aplikacije diktira
određenu klasu platformi pogodnih za implementaciju LDPC dekodera. [1]

• Bežične aplikacije su fokusirane na implementaciju male snage sa stopama od

nekoliko stotina kbps do nekoliko Mbps.
• Tehnologije bežičnog pristupa kao što je VDSL predviđaju brzinu prenosa podataka
do 52 Mb / s nizvodno.
• Bežične LAN mreže zahtevaju brzinu prenosa podataka od 100Mb / s.
• Za aplikacije za skladištenje potrebno je oko 1Gbps. • Optički komunikacioni protok
može biti iznad 10Gbps.

4.3.1. Dizajn platforma

Izbor platforme je prvenstveno uslovljen ograničenjima performansi kao što su propusnost,

snaga, površina i kašnjenje, kao i fleksibilnost i skalabilnost.

 Fleksibilnost platforme predstavlja lakoću sa kojom se implementacija može ažurirati

za promjene u ciljnoj specifikaciji.
 Skalabilnost obuhvata lakoću korišćenja iste platforme za proširenja aplikacije koja
može zahtevati veće propusnosti, povećane veličine blokova koda, više stepene ivice
kod kodova za proveru parnosti sa niskom gustinom.

Mikroprocesori i procesori digitalnih signala (DSP) imaju ograničen broj izvršnih

jedinica, ali pružaju najveću moguću fleksibilnost. Ove platforme prirodno implementiraju
serijsku arhitekturu za LDPC dekodiranje. Iako optimizovani program može dekodirati brzinom
protoka od nekoliko stotina kbps, praktična upotreba mikroprocesora mora da adresira
opterećenje operativnog sistema. Kao rezultat toga, kontinuirana propusnost dekodiranja do 100
kbps je realnija. Mikroprocesori i DSP-ovi se koriste kao alati za većinu istraživača u ovom polju
da dizajniraju, simuliraju i izvrše komparativnu analizu LDPC kodova. Izvođenje simulacija sa
stepenom grešaka bita ispod 10−6 je, međutim, dugotrajan proces. [1]

Polja za programiranje nizova (FPGA) i prilagođeni ASIC su pogodni za direktno

mapiranje algoritma za prosleđivanje poruka i više paralelizma sa smanjenom fleksibilnošću.
Svaki blok računarske logike (CLB) može implementirati 4-bitni sabirnik, ili dva 5-ulazna
KSOR-a, ili četiri 4-bitna traženja tabele. Niz od 104 × 156 CLB-a u KSCV3200E je dovoljan za
izvršavanje logike dekodiranja potpuno paralelnog dekodera za 1024-bitni, normalni LDPC kod,
1/2, (3,6). Implementacija svakog bit-to-check (5 sabirača) i check-to-bit (jedanaest sabirača, šest
5-ulaznih KSOR-ova i dvanaest tabličnih pregleda) procesni element zahteva 5 CLB-a i 17 CLB-
a. [1]

Međutim, potpuno paralelne LDPC dekodirajuće arhitekture će se suočiti sa

neusklađenošću između zahtjeva za usmjeravanjem programabilne tkanine za međusobno
povezivanje i bipartitnog grafika. FPGA uređaji su namijenjeni za projektiranje sa intenzivnim
korištenjem podataka, te stoga imaju međusobno povezanu mrežu optimiziranu za lokalno
usmjeravanje. Međutim, oskudna priroda LDPC grafikona zahteva globalno i znatno duže
rutiranje. Postojeće implementacije rešavaju ovaj problem korišćenjem vremenski deljenog
hardvera i memorija umesto interkonekcije. Ova serijska metoda ograničava internu propusnost
na 56Mbps. [1]

Direktno mapirana prilagođena ASIC implementacija demonstrirana je na brzini 1/2,

1024-bitni paralelni LDPC dekoder [3] u tehnologiji 0.16µm. On raspršuje 690mV pri 1Gbps
dekodiranju i ima površinu od 7mm × 7mm. [1]

Pristup kojim se izbegava zagušenje usmeravanja je kroz deljenje hardvera sa

hardverskom pipeliningom (kroz segmentiranje faza check-to-bit i bit-tocheck) kako bi se
održale visoke brzine protoka. Potpuna upotreba svih elemenata obrade u cevovodu je jedino
moguća ako se izračunavanje protoka (bps) svake klase poruka odvija na nezavisnom bloku
podataka. LDPC dekodersko jezgro koje je primjer ovog pristupa postalo je dostupno kao
komercijalni IP. Podržava faktor maksimalnog paralelizma od 128, iako detalji pojedinog LDPC
koda nisu objavljeni. [1]

Dodatno smanjenje memorijskog zahteva je predloženo kroz raspored dekodiranja. Ovaj

pristup ne izvršava marginalizaciju bit-to-check poruka. Ne računajući poslednji pojam u, on ima
zahtev za memorijom koji zavisi samo od ukupnog broja bitnih čvorova u bloku. [1]
 Slika 7. Različita platforma u odnosu na realnu propusnost brzina 1/2 dekodera [1]

Dekoderi sa ograničenjima površine ili snage koji ograničavaju broj iteracija na pet ili manje će
imati koristi od smanjenja memorijskog zahteva za više od 75%, dok će gubitak u
performansama BER biti manji od 0.5dB. Primećeno je da raspoređeno dekodiranje neće postići
iste asimptotske rezultate kao LDPC dekodiranje pod propagandom verovanja. [1]
LITERATURA

[1] P. Florent, “Introduction of Low-density Parity-Check decoding Algorithm design,” p. 62,

2004.
[2] J. K. Wolf and C. Ece, “An introduction to error correcting codes part 3,” p. 41, 2010.
[3] G. Robert, Low-Density Parity-Check Codes, vol. 43657. Cambrige, Mass., 1963.
[4] D. J. Costello, “An Introduction to Low-Density Parity Check Codes,” p. 77, 2009.