Wuolah-free-ELECTRONICA DIGITAL Temario Completo

PRIMER CURSO – SEGUNDO CUATRIMESTRE
ELECTRÓNICA DIGITAL
TODO EL TEMARIO
TEMA 1: Aspectos generales de los sistemas digitales

TEMA 2: Circuitos combinacionales
TEMA 3: Biestables
TEMA 4: Registros y contadores
TEMA 5: Síntesis de Sistemas Secuenciales
,QWURGXFFLyQ
7LSRVGHPDJQLWXGHV
(OHFWUyQLFD'LJLWDO 6HxDOHVDQDOyJLFDV
3XHGHQWRPDULQILQLWRVYDORUHVHQWUHXQPtQLPR\XQ
Pi[LPR
6HxDOHVGLJLWDOHV
6RQDTXHOODVFX\DPDJQLWXGVyORSXHGHWRPDUXQ
Q~PHURILQLWRGHYDORUHVQ«Q
6LQ ODVHxDOHVELQDULD \VRORSRGUiWRPDUORV
7HPD YDORUHV\
$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV
$OWXUDDODTXH
$OWLWXGDODTXH
QRVVLWXDPRVDO
YXHODQORVJORERV
VXELUXQDHVFDOHUD
0DJDQDOyJLFD
0DJGLJLWDO

3URJUDPDEOHVHVWDEOHVUHSHWLEOHV
$OPDFHQDPLHQWRILDEOHVGHULYDVWHPSRUDOHV
9HQWDMDVHLQFRQYHQLHQWHV LQPXQLGDGDOUXLGR
(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV
ËQGLFH ,QWURGXFFLyQ
6HSXHGHWUDEDMDUFRQVHxDOHVDQDOyJLFDV \RGLJLWDOHV
(M&LUFXLWRGHFRQWUROGHWHPSHUDWXUD7
,QWURGXFFLyQ $PSOLILFDGRU
6HQVRUGH7 DGHFXDODVHxDO
ÈOJHEUDGH%RROH DQDOyJLFR 9,
%LWFyGLJRGLJLWDOQLYHOOyJLFRFyGLJRVGH 7
9,
QXPHUDFLyQ VHxDODQDORJ
J
$'&
)XQFLRQHVOyJLFDVEiVLFDV3XHUWDVOyJLFDV FyGLJRGLJLWDO &RPS

'LVHxRGHXQFLUFXLWRGLJLWDOEiVLFR DQDORJ
1LYHOUHI
(M
/HQJXDMHVGHGHVFULSFLyQVRIWZDUH
&DOHIDFFLyQ
)DPLOLDVOyJLFDV $LUH &RPSGLJLWDO 9,
! &yGLJRUHI
DFRQGLFLRQDGR
«
(M
(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV
,QWURGXFFLyQ ÈOJHEUDGH%RROH
6HxDO 'HVDUUROODGRSRU*HRUJH%RROHHQ
0DJQLWXGItVLFDTXHYDUtD3XHGH v 8QiOJHEUDGH%RROHHVXQDVp[WXSODIRUPDGDSRU
VHUySWLFDDF~VWLFDHWF 8QFRQMXQWRGHHOHPHQWRV $
(QQXHVWURFDVRWUDEDMDUHPRV GRVYDORUHVSRVLEOHV DOJHEUDGH%RROHELYDOHQWHSDUDORV
FRQVHxDOHVHOpFWULFDVYROWDMH HOHPHQWRVGHOFRQMXQWR$ \
HLQWHQVLGDGTXHSXHGHQ GRVRSHUDFLRQHVELQDULDVSURGXFWR WDPELpQGHQRPLQDGD³\´
UHSUHVHQWDUODYDULDFLyQGHRWUD ³DQG´ HQLQJOpV\GHQRWDGDFRQXQSXQWRā\VXPD WDPELpQ
PDJQLWXGWHPSHUDWXUDSUHVLyQ GHQRPLQDGD³R´RUHQLQJOpV\GHQRWDGDSRU
HWF
W XQDRSHUDFLyQXQLWDULDQHJDFLyQ QRWHQLQJOpV\GHQRWDGDFRQ
6LVWHPD t XQDOtQHDVREUHODYDULDEOHQHJDGD
&RQMXQWRGHHOHPHQWRV TXHFXPSOHQXQDVHULHGHSULQFLSLRV\WHRUHPDVTXHVH
LQWHUFRQHFWDGRVTXHHYROXFLRQDQ HQXQFLDUiQHQODVVLJXLHQWHVSiJLQDV
GHIRUPDFRRUGLQDGDVLJXLHQGR &ODXGH6KDQQRQGHPRVWUyTXHUHSUHVHQWDQGR
GHWHUPLQDGDVUHJODVRUHODFLRQHV (QWUDGDV 6DOLGDV FRGLILFDQGRODVPDJQLWXGHVVHxDOHV\Q~PHURV
(QQXHVWURFDVRORVXWLOL]DUHPRV 6LVWHPD PHGLDQWH¶V\¶VVHSXHGHQUHDOL]DUFRPSOHMDV
SDUDSURFHVDUVHxDOHVHOpFWULFDV RSHUDFLRQHVOyJLFDV\PDWHPiWLFDVGHIRUPD
FLUFXLWRV UHODWLYDPHQWHVLPSOHFRQFLUFXLWRVTXHRSHUDQXVDQGRHO
(VWUXFWXUD)XQFLyQ
$QiOLVLV6tQWHVLV DOJHEUDGH%RROH

ÈOJHEUDGH%RROH %LWFyGLJRGLJLWDOQLYHOOyJLFRFyGLJRVGH
7HRUHPDVGHOÈOJHEUDGH%RROH QXPHUDFLyQ
3ULQFLSLRGH'XDOLGDG DWRGDUHODFLyQOyJLFDOH %LW %LQDU\GLJLWPtQLPDXQLGDGGHLQIRUPDFLyQ
FRUUHVSRQGHUiVXGXDOLQWHUFDPELDQGRORVRSHUDGRUHVGH GLJLWDOFX\RYDORUSXHGHVHUyFDGDXQDGHODV
VXPDOyJLFDFRQORVGHSURGXFWROyJLFR\ORVFRQORV YDULDEOHVGHODOJHEUDGH%RROHHVXQELW
(MHPSOR [[
&yGLJRGLJLWDOFRQMXQWRGHELWVTXHVHXWLOL]DUiQ
[•[ ∀ [∈ % SDUDUHSUHVHQWDUXQQ~PHURXQDPDJQLWXGHWFFRQ
7HRUHPD/H\GHHOHPHQWRVQXORV
\ ¶V\¶V
D[ (MQ~PHURGHFLPDOFyGLJRELQDULRQDWXUDO
E[• ∀[∈% 1LYHOOyJLFRORVFLUFXLWRVUHDOHVTXHLPSOHPHQWDQ
7HRUHPD/H\GHHOHPHQWRVQHXWURV ODVRSHUDFLRQHVGHOiOJHEUDGH%RROHXWLOL]DUiQXQRV
D[ [ GHWHUPLQDGRVQLYHOHVGHWHQVLyQSDUDUHSUHVHQWDUHO
E[• [ ∀[∈% YDORUGHFDGDELW(M
7HRUHPD,QYROXFLyQ ĺ QLYHOEDMRGHWHQVLyQ/FHUFDQRDPDVD>99@
[ [ ∀[∈% ĺQLYHODOWRGHWHQVLyQ+FHUFDQRD9FF >99@
(MHPSORV
ÈOJHEUDGH%RROH %LWFyGLJRGLJLWDOQLYHOOyJLFRFyGLJRVGH
7HRUHPDVGHOÈOJHEUDGH%RROH QXPHUDFLyQ
7HRUHPD,GHPSRWHQFLD 6HJ~QHOFyGLJRGHQXPHUDFLyQH[LVWHQGLVWLQWDV
D[[«[ [ IRUPDVGHUHSUHVHQWDUORVGDWRVVHxDOHVPHGLGDV
E[•[• … •[ [ ∀[∈%
GHFLPDO
7HRUHPD3URSLHGDGFRQPXWDWLYD
%&'
D[\ \[ GHFLPDOFRGLILFDGR
E[•\
\ \•[
\ ∀ [\
\∈% HQELQDULR
7HRUHPD3URSLHGDGGLVWULEXWLYD
D[\•] [\[]
E[•\] [•y)+(x•z) ∀ [\] ∈ %
7HRUHPD$EVRUFLyQ
D[[•\ [
E[•[\ [ ∀ [\ ∈ %
ÈOJHEUDGH%RROH )XQFLRQHVOyJLFDVEiVLFDV
7HRUHPDVGHOÈOJHEUDGH%RROH ,QWURGXFFLyQ
7HRUHPD6LPSOLILFDFLyQ 8QDIXQFLyQOyJLFDGHVFULEHHOFRPHWLGRTXHUHDOL]D
D[[•\ [\ XQFLUFXLWRGLJLWDO
E[•[\ [•\ ∀ [\∈ % 3XHGHUHSUHVHQWDUVHELHQPHGLDQWHXQDH[SUHVLyQ
7HRUHPD/H\DVRFLDWLYD DOJHEUDLFDRELHQPHGLDQWHXQDWDEODGHYHUGDG(M
D[\] [\] [\] EHQWUDGD
&LUFXLWR
E [•\•] [•\•] [•\•]
E[•\•] ∀ [\]∈
[ \ ]∈% V VDOLGD
VVDOLGD
GL LW O
GLJLWDO
DHQWUDGD
7HRUHPD/H\GH'H 0RUJDQ 7DEODGHYHUGDG
EDV
D[\ [•\
([SUDOJHEUDLFD
E[•\ [\ ∀ [\∈ %
V EāDEāD
/H\GH'H 0RUJDQJHQHUDOL]DGD
DE«T D•E•… •q
D•E•…•q DE«T ∀ DE«T∈ % 2WURHMHPSOR I F E D = F ⋅ D + E ⋅ D

)XQFLRQHVOyJLFDVEiVLFDV )XQFLRQHVOyJLFDVEiVLFDV
3XHUWDVOyJLFDV 3XHUWDVOyJLFDV
125 ODVDOLGDHVVRORFXDQGRWRGDVODVHQWUDGDVVRQ
/DVRSHUDFLRQHVRIXQFLRQHVOyJLFDVEiVLFDV$1' D E 6
251RWTXHVHGHVFULEHQDFRQWLQXDFLyQVRQOD 6 DE D•E

EDVHGHWRGRVORVVLVWHPDVGLJLWDOHVTXHVHLUiQ

YLHQGRDORODUJRGHOFXUVR
;25
;252UH[FOXVLYDODVDOLGDHVFXDQGRHOQ~PHURGH
2U H[FOXVLYD OD VDOLGD HV FXDQGR HO Q~PHUR GH
HQWUDGDVDHVLPSDUFRQVLGHUDQGRHOSDU
3DUDFDGDRSHUDFLyQRIXQFLyQOyJLFDVHPXHVWUD
D E 6
VXH[SUHVLyQDOJHEUDLFD & D⊕E DEDE
VXWDEODGHYHUGDG
ORVVtPERORV,(&H,(((WUDGLFLRQDOUHVSHFWLYDPHQWHGHO
FLUFXLWRTXHLPSOHPHQWDGLFKDIXQFLyQHQXQPRQWDMHUHDO
;125& D⊕E SXHUWD;25QHJDGD

3XHUWDVOyJLFDV 3XHUWDVOyJLFDV
6HJXLGRUEXIIHU/DVDOLGDVLJXHDODHQWUDGD $YHFHVKD\TXHLPSOHPHQWDUODVRSHUDFLRQHVFRQXQWLSR
HVSHFtILFRGHSXHUWDVSDUDDSURYHFKDUUHFXUVRV«
D 6
6 D (TXLYDOHQFLDVIUHFXHQWHVHQWUHSXHUWDV
127FRQ1$1'
127FRQ125
127LQYHUVRU/DVDOLGDHVODLQYHUVDGHODHQWUDGD
$1'FRQ125
D 6 25FRQ1$1' ¢3RUTXpXWLOL]DUSXHUWDV1$1'"
T S
6 D $1'FRQ1$1'
125FRQ1$1'
127FRQ;25
$1'SURGXFWROyJLFRODVDOLGDHVFXDQGRWRGDVODV %XIIHUFRQ;25
HQWUDGDVVRQ
D E 6 3DUDSDVDUXQSURGXFWRDVXPDRYLFHYHUVD QHJDUOD
IXQFLyQYHFHV\DSOLFDUODOH\GH0RUJDQDODSULPHUDQHJDFLyQ
6 D•E

DE«T DE«T DE«T

DE«T DE«T DE«T
3XHUWDVOyJLFDV $OJXQDVGHILQLFLRQHV
7pUPLQRVGHODIXQFLyQOyJLFDVXPDV\RSURGXFWRV
25VXPDOyJLFDODVDOLGDHVVyORVLWRGDVODV
HQWUDGDVVRQ 7pUPLQRFDQyQLFRLQFOX\HWRGDVODVYDULDEOHVGHODIXQFLyQ
D E 6 0LQWHUPSURGXFWRGHWRGDVODVYDULDEOHVGHODIXQFLyQQHJDGDVRQR

6 DE
(MPLQWHUPGHIFEDFED
0D[WHUPVXPDGHWRGDVODVYDULDEOHVGHODIXQFLyQQHJDGDVRQR
(MPD[WHUPGHIFEDFED
)XQFLyQFDQyQLFDVXPDGHPLQWHUPVRSURGXFWRGHPD[WHUPV
1$1'ODVDOLGDHVVyORFXDQGRWRGDVODVHQWUDGDV
VRQ D E 6
6HREWLHQHDSDUWLUGHODWDEODGHYHUGDGXRSHUDQGRDOJHEUDLFDPHQWH

6LPSOLILFDFLyQGHIXQFLRQHVOyJLFDVPHGLDQWH.DUQDXJK\RRSHUDQGR

6 D•E DE
)XQFLRQHVLQFRPSOHWDV ODVDOLGDQRHVWiGHILQLGDSDUDDOJXQDVFRPELQDFLRQHV
GHHQWUDGDHQHVWDVFRPELQODVDOLGDSXHGHVHULQGLIHUHQWHPHQWHyÆ ;
/DVFRPELQDFLRQHVGHHQWUDGDQRSXHGHQGDUVHRVRQLQGLIHUHQWHVSDUDHOGLVHxR
(MHPSORGHWHFWDUORVQ~PHURVTXHVRQSDUHVHQXQGDWR%&'GHELWV

'LVHxRGHXQFLUFXLWRGLJLWDOEiVLFR /HQJXDMHVGHGHVFULSFLyQKDUGZDUH
/DUHVROXFLyQGHXQSUREOHPDTXHUHTXLHUDHOGLVHxR 9+'/HVWiQGDUPX\SRWHQWH 9(5,/2*

GHXQFLUFXLWRGLJLWDOSDUWLUiGHXQHQXQFLDGRFRPRHO GHGLVHxRHQODLQGXVWULD
VLJXLHQWH entity Mux4 is
port (
A : in bit_vector(3 downto 0); -- dato A 4 bits
6LVWHPD GH UHFXHQWR GH YRWRV B
S, E
: in bit_vector(3 downto 0);
: in bit;
-- dato B 4 bits
-- selección y enable
/D MXQWD GLUHFWLYD GH XQ HTXLSR HVWi IRUPDGD SRU XQ SUHVLGHQWH ³D´ \ O : out bit_vector(3 downto 0)); -- salida 4 bits
WUHV YRFDOHV ³E´ ³F´ \ ³G´ (Q XQD YRWDFLyQ QLQJ~Q PLHPEUR GH OD

end Mux4;
architecture funcionmux of Mux4 is
MMXQWD SSXHGH DEVWHQHUVH \ ODV GHFLVLRQHV VH WRPDQ VLHPSUHS S SRU PD\RUtD
\ begin -- funcionmux
-- purpose: selección
l ió uno dde l
los d
datos A o B en la
l salida
lid
VLPSOH PLWDG PiV XQR (Q FDVR GH HPSDWH GHFLGH HO YRWR GHO -- type : combinational
-- inputs : A, B, S, E
SUHVLGHQWH -- outputs: O
process (A, B, S, E)
/DV GHFLVLRQHV VRQ ELQDULDV VyOR VH SXHGH YRWDU 6Ë R 12 \ SDUD

begin -- process
if E = '0' then
if S = '0' then
OOHYDUODV D FDER FDGD PLHPEUR GHO WULEXQDO GLVSRQH GH XQ ERWyQ TXH O <= A;
else
JHQHUD XQ OyJLFR VL HVWi SXOVDGR \ XQ VL QR HVWi SXOVDGR /RV O <= B;
end if;
PLHPEURV GH OD MXQWD VH KDQ SXHVWR GH DFXHUGR HQ TXH SXOVDU HO ERWyQ else
O <= "0000";
&83/VHQFLOOROHQJXDMH
VHUi YRWDU 6Ë \ GHMDUOR VLQ SXOVDU VHUi 12
end if;
GHSURJUDPDFLyQGH
end process;
end funcionmux;
'LVHxH XQ FLUFXLWR GLJLWDO TXH UHFRMD ORV YRWRV GH FDGD PLHPEUR GH OD
MXQWD \ DXWRPDWLFH HO SURFHVR GH GHFLVLyQ JHQHUDQGR HQ VX VDOLGD XQ GLVSRVLWLYRVOyJLFRV
OyJLFR VL OD PD\RUtD KD YRWDGR 6Ë \ XQ OyJLFR VL OD PD\RUtD YRWD 12
'LVHxRGHXQFLUFXLWRGLJLWDOEiVLFR /HQJXDMHVGHGHVFULSFLyQKDUGZDUH
(OSURFHGLPLHQWRSDUDOOHJDUGHVGHHOHQXQFLDGRKDVWDHOFLUFXLWR 6LVWHPDGHUHFXHQWRGHYRWRVUHVXHOWRFRQ9+'/
TXHUHVXHOYDHOSUREOHPDVHFRPSRQHGHORVVLJXLHQWHVSDVRV WDEODGHYHUGDG
,GHQWLILFDUODVHQWUDGDV\VDOLGDV(VTXHPDGHEORTXHV
GHOFLUFXLWR
(VWDEOHFHUOD WDEODGHYHUGDGDSDUWLUGHOHQXQFLDGRGHO
SUREOHPD
2EWHQHUODIXQFLyQFDQyQLFDFRPRVXPDGHPLQWHUPVR
SURGXFWRGHPD[WHUPVDSDUWLUGHODWDEODGHYHUGDG
6LPSOLILFDU ODIXQFLyQFDQyQLFDELHQDOJHEUDLFDPHQWH
DSOLFDQGRWHRUHPDVGHOÈOJHEUDGH%RROHRFRQRWURV
PpWRGRVSHMPDSDVGH.DUQDXJK
,PSOHPHQWDU ODIXQFLyQVLPSOLILFDGDPHGLDQWHODV
RSRUWXQDVSXHUWDVOyJLFDV
/HQJXDMHVGHGHVFULSFLyQKDUGZDUH /HQJXDMHVGHGHVFULSFLyQKDUGZDUH
8QVLVWHPDGLJLWDOFRPSOHMRQRVHLPSOHPHQWDHQODPD\RUtD 6LVWHPDGHUHFXHQWRGHYRWRVUHVXHOWRFRQ9+'/
GHORVFDVRVPHGLDQWHSXHUWDVOyJLFDVEiVLFDVQLFRQORV
GLVSRVLWLYRVGLVFUHWRVTXHVHHVWXGLDUiQHQORVSUy[LPRVWHPDV IXQFLyQOyJLFD
(QVXOXJDUPXFKDVDSOLFDFLRQHVVHOOHYDQDFDERPHGLDQWHOD
SURJUDPDFLyQGHGLVSRVLWLYRVGLJLWDOHVSURJUDPDEOHV TXH
LPSOHPHQWDGRODVPLVPDVIXQFLRQHVOyJLFDVEiVLFDVHVWXGLDGDVVRQ
PiVYHUViWLOHVUHXWLOL]DEOHVHWF
8QOHQJXDMHGHGHVFULSFLyQGHKDUGZDUH +DUGZDUH'HVFULSWLRQ
/DQJXDJH+'/ SRUVXVVLJODVHQLQJOpVHVXQOHQJXDMHGHOHVWLORGH
ORVOHQJXDMHVGHSURJUDPDFLyQGHVRIWZDUH&HWFTXHSHUPLWHOD
GHVFULSFLyQGHORVFLUFXLWRVGLJLWDOHV
8QDYH]GHVFULWRXQFLUFXLWRGLJLWDOVHJ~QODVHVSHFLILFDFLRQHVGHO+'/
XWLOL]DGRHOSURJUDPDSXHGHVHUFRPSLODGR\FDUJDGRHQXQ
GLVSRVLWLYROyJLFRSURJUDPDEOHDGHFXDGRTXHFXPSOLUiODPLVPD
IXQFLRQDOLGDGTXHHOFLUFXLWRUHDOL]DGRFRQSXHUWDVOyJLFDVEiVLFDV

)DPLOLDVOyJLFDV )DPLOLDVOyJLFDV
&RQFHSWRGHIDPLOLD &RQFHSWRGHIDPLOLD
8QPLVPRFLUFXLWRGLJLWDOVHSXHGH ,PiJHQHVPLFURVFySLFDVGHFKLSV
LPSOHPHQWDUFRQGLVWLQWDVWHFQRORJtDV A
Y
GHIDEULFDFLyQїIDPLOLDV\VXEIDPLOLDV B
XVDQGLVWLQWRVWLSRVGHFRPSRQHQWHV
HOHFWUyQLFRV
)$0,/,$77/ )$0,/,$&026
&ĂŵŝůŝĂĞƐƚĄŶĚĂƌ ^ƵďĨĂŵŝůŝĂ^ĐŚŽƚƚŬǇ ŝƐƚŝŶƚĂƐƐƵďĨĂŵŝůŝĂƐ
&RQFHSWRGHIDPLOLD +RMDVGHFDUDFWHUtVWLFDV
0XFKRVFLUFXLWRGLJLWDOHVVHIDEULFDQHQFLUFXLWRV
LQWHJUDGRV&,WDPELpQOODPDGRV³FKLSV´ Muesca, ranura (o
borde curvado) fija:
&DGDFKLSWLHQHXQQRPEUHLGHQWLILFDWLYR\KRMDVGHFDUDFWHUtVWLFDV numeración pines
GDWDVKHHWVTXHORGHILQHQ
)DPLOLDWHFQRORJtD
IXQFLyQ
&RQFHSWRGHIDPLOLDHQFDSVXODGRV +RMDVGHFDUDFWHUtVWLFDV
Plastic
&RUWHGHXQFKLSFRQHQFDSVXODGR Chip case
',3'XDO,QOLQH3LQV
Pins
2WURVHQFDSVXODGRV
(QGYLHZ (QGYLHZ (QGYLHZ
62,&3/&&/&&& %*$
6PDOO2XWOLQH,& 3ODVWLF/HDGHU&KLS /HDGHG&HUDPLF %DOO*ULG$UUD\
&DUULHU &KLS&DUULHU

+RMDVGHFDUDFWHUtVWLFDVSDUiPHWURVHOpFWULFRV +RMDVGHFDUDFWHUtVWLFDVSDUiPHWURVHOpFWULFRV
&RQGLFLRQHVGHRSHUDFLyQUHFRPHQGDGDV &RQGLFLRQHVGHRSHUDFLyQUHFRPHQGDGDV
sĐĐ͗dĞŶƐŝſŶĚĞĂůŝŵĞŶƚĂĐŝſŶĚĞĐŝƌĐƵŝƚŽ͘ /K,ŵĂǆ͗DĄǆŝŵĂĐŽƌƌŝĞŶƚĞƋƵĞƉƵĞĚĞƉƌŽƉŽƌĐŝŽŶĂƌͬĂĐĞƉƚĂƌůĂ
ƐĂůŝĚĂĐƵĂŶĚŽůĂƉƵĞƌƚĂĚĂƵŶ͚ϭ͛͘
/K>ŵĂǆ ͗DĄǆŝŵĂĐŽƌƌŝĞŶƚĞƋƵĞƉƵĞĚĞƉƌŽƉŽƌĐŝŽŶĂƌͬĂĐĞƉƚĂƌůĂ
7HQGHQFLDÖ
Ö ƐĂůŝĚĂĐƵĂŶĚŽůĂƉƵĞƌƚĂĚĂƵŶ͚Ϭ͛͘
(OFRQYHQLRGHVLJQRVGHODVFRUULHQWHVHVWLSXODTXH
• &RUULHQWHVTXHHQWUHQHQODSXHUWD SRVLWLYDVDFHSWD,
• &RUULHQWHVTXHVDOJDQGHODSXHUWD QHJDWLYDVSURSRUFLRQD,
+RMDVGHFDUDFWHUtVWLFDVSDUiPHWURVHOpFWULFRV +RMDVGHFDUDFWHUtVWLFDVSDUiPHWURVHOpFWULFRV
&RQGLFLRQHVGHRSHUDFLyQUHFRPHQGDGDV &DUDFWHUtVWLFDVHOpFWULFDV
s
s/,ŵŝŶ͗dĞŶƐŝſŶŵşŶŝŵĂĚĞĞŶƚƌĂĚĂƋƵĞ s
ůĂƉƵĞƌƚĂĞŶƚŝĞŶĚĞĐŽŵŽ͚ϭ͛͘ //,ŵĂǆ͗DĄǆŝŵĂĐŽƌƌŝĞŶƚĞĞŶůĂĞŶƚƌĂĚĂĐƵĂŶĚŽůĂƉƵĞƌƚĂƌĞĐŝďĞƵŶ͚ϭ͛͘
s/,ŵŝŶ
s/>ŵĂǆ //>ŵĂǆ͗DĄǆŝŵĂĐŽƌƌŝĞŶƚĞĞŶůĂĞŶƚƌĂĚĂĐƵĂŶĚŽůĂƉƵĞƌƚĂƌĞĐŝďĞƵŶ͚Ϭ͛͘
s/>ŵĂǆ͗dĞŶƐŝſŶŵĄǆŝŵĂĚĞĞŶƚƌĂĚĂ
ƋƵĞůĂƉƵĞƌƚĂĞŶƚŝĞŶĚĞĐŽŵŽ͚Ϭ͛͘
+RMDVGHFDUDFWHUtVWLFDVSDUiPHWURVHOpFWULFRV &RPSDWLELOLGDGHLQWHUFRQH[LyQ
&DUDFWHUtVWLFDVHOpFWULFDV &RPSDWLELOLGDGHQWHQVLRQHV
&ĂŵŝůŝĂ ŽŶĚŝĐŝſŶĚĞĐŽŵƉĂƚŝďŝůŝĚĂĚĞŶƚĞŶƐŝſŶ͗
&ĂŵŝůŝĂ ůĂƐƚĞŶƐŝŽŶĞƐůşŵŝƚĞƐƋƵĞůĂƉƵĞƌƚĂ
ĞŶƚƌĞŐĂ ĐŽŵŽ ͛Ϭ͛
ĞŶƚƌĞŐĂĐŽŵŽ Ϭ Ǉ
Ǉ ͚ϭ͛
ϭ ĚĞďĞŶĞƐƚĂƌĚĞŶƚƌŽ
ĚĞďĞŶ ĞƐƚĂƌ ĚĞŶƚƌŽ
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s s Ǉ͚ϭ͛ƌĞƐƉĞĐƚŝǀĂŵĞŶƚĞ͘ƐĚĞĐŝƌ͗
s sK,ŵŝŶ
sK,ŵŝŶ͗dĞŶƐŝſŶŵşŶŝŵĂƋƵĞůĂƉƵĞƌƚĂĞŶƚƌĞŐĂĐŽŵŽ s s/,ŵŝŶ sK,ŵŝŶͮх s/,ŵŝŶͮ
͚ϭ͛ĞŶƐƵƐĂůŝĚĂ͘ sK>ŵĂǆ s/>ŵĂǆ sK>ŵĂǆͮф s/>ŵĂǆͮ
sK,ŵŝŶ
sK>ŵĂǆ͗dĞŶƐŝſŶŵĄǆŝŵĂƋƵĞůĂƉƵĞƌƚĂĞŶƚƌĞŐĂĐŽŵŽ sK>ŵĂǆ
͚Ϭ͛ĞŶƐƵƐĂůŝĚĂ͘ sK,ŵŝŶǇ sK>ŵĂǆ s/,ŵŝŶǇ s/>ŵĂǆ
ĚĞůĂĨĂŵŝůŝĂ ĚĞůĂĨĂŵŝůŝĂ

&RPSDWLELOLGDGHLQWHUFRQH[LyQ 3DUiPHWURVWHPSRUDOHV
&RPSDWLELOLGDGHQFRUULHQWHV
ƚƌ
&ĂŵŝůŝĂ WU WLHPSRGHVXELGDWLHPSRTXHWDUGDHQ ϵϬй
&ĂŵŝůŝĂ SDVDUODVDOLGDGHQLYHOEDMRDQLYHODOWR
ŽŶĚŝĐŝſŶĚĞĐŽŵƉĂƚŝďŝůŝĚĂĚĞŶĐŽƌƌŝĞŶƚĞ͗
Ɖ ϭϬй
ͲWĂƌĂĐĂĚĂŶŝǀĞů͕͚Ϭ͛ſ͚ϭ͕͛ůĂƐĐŽƌƌŝĞŶƚĞƐĐĂƌĂĐƚĞƌşƐƚŝĐĂƐŚĂŶĚĞƐĞƌĚĞƐĞŶƚŝĚŽ WI WLHPSRGHEDMDGD WLHPSRTXHWDUGDOD ƚĨ

ĐŽŶƚƌĂƌŝŽ͕ĞƐĚĞĐŝƌ͕Ɛŝ/K>ŵĂǆ ĚĞĞƐƉŽƐŝƚŝǀĂ;ĞŶƚƌĂŶƚĞͿ͕//>ŵĂǆĚĞĚĞďĞƐĞƌŶĞŐĂƚŝǀĂ VDOLGDHQSDVDUGHQLYHODOWRDQLYHOEDMR ϵϬй
(MHPSORGH
;ƐĂůŝĞŶƚĞͿǇǀŝĐĞǀĞƌƐĂ͘>ĂŵŝƐŵĂƌĞƐƚƌŝĐĐŝſŶĚĞďĞŶĐƵŵƉůŝƌ /K,ŵĂǆ Ğ//,ŵĂǆ͘
W3+/WLHPSRGHSURSDJDFLyQRUHWDUGR+/ IRUPDVGHRQGD ϭϬй
Ͳ ŶƌĞůĂĐŝſŶĂƐƵƐŵĂŐŶŝƚƵĚĞƐ͗ WLHPSRWUDQVFXUULGRGHVGHTXHFDPELDOD SDUDXQLQYHUVRU
HQWUDGDKDVWDTXHODVDOLGDFRQPXWDGHQLYHO
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3DUDTXHXQDFRQH[LyQ IDPLOLD$DWDFDQGRDOD% 3XHUWDWULHVWDGR WULVWDWHDTXHOODHQODTXHOD

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VDOLGDSXHGHDGRSWDUWUHVSRVLEOHVHVWDGRV
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(VWDVSXHUWDVGLVSRQHQGHXQWHUPLQDOGHFRQWURO
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&ĂŵŝůŝĂ
D 3XHUWD FRQWURO \
(M¢&RPSDWLELOLGDGGHIDPLOLD/6DWDFDQGRD/97" WULHVWDGR \
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IED
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/97 9 9 9 9 P$ P$ ǋ$ ǋ$
0DUJHQGHUXLGR 3XHUWDVWULHVWDGR
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(MHPSOREXIIHUWULHVWDGR
F D \
D \ / ; =
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&ĂŵŝůŝĂ
F + + +
s s
s s 0DUJHQGHUXLGRD
QLYHODOWR0510+
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s/,ŵŝŶ
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sK>ŵĂǆ
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3XHUWDVWULHVWDGR
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C1
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B Y O
+ / /
C
/ + /
C2 / / +
C3
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¢&XiOHVHOQLYHOOyJLFRHQODVDOLGD287"
Z ¿OUT?
H
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GHODSXHUWDWULHVWDGRFRQHFWDGDD9FFSDUDILMDUQLYHO
Vcc
R
L
H
H
L
Universidad de Alcalá Departamento de Electrónica
Simplificación de funciones lógicas por el método de Karnaugh

El método de Karnaugh es un método tabular gráfico que se basa en los llamados “mapas
de Karnaugh”, que consisten en una tabla donde cada una de las celdas representa un
término canónico. Estas celdas están distribuidas de tal modo que dos celdas contiguas
físicamente se corresponden con términos canónicos adyacentes.
Se llama forma canónica de una función lógica a todo producto de sumas o sumas de
productos en los cuales aparecen todas las variables en cada uno de los términos que
constituyen la expresión, bien en forma directa, bien en forma complementada. Si la función
canónica está compuesta por sumas de productos se dice que es una función canónica en
MINTERMS (o primera forma canónica). Por el contrario, si está formada por productos de
sumas es una función canónica en MAXTERMS (o segunda forma canónica).
Dos términos canónicos son adyacentes cuando sus respectivas configuraciones binarias
difieren entre sí en un único bit.
En resumen, el método de Karnaugh para la simplificación de funciones lógicas tiene las

siguientes características:
Método tabular gráfico basado en los “mapas de Karnaugh”.
Las tablas contienen tantas celdas como posibles combinaciones de variables.
Las celdas contiguas se corresponden con términos canónicos adyacentes.
Términos canónicos adyacentes cuando sólo difieren en un único bit.
Mapas de Karnaugh de dos variables: f(b,a)

a 0 1
b
0
0 1
1
2 3
Mapas de Karnaugh de tres variables: f(c,b,a), se presentan dos posibles variantes.

ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
Mapas de Karnaugh de cuatro variables: f(d,c,b,a) , se presentan dos posibles variantes.

ba 00 10 11 01 b a 00 01 11 10
dc dc
00 00
0 2 3 1 0 1 3 2
10 01
8 10 11 9 4 5 7 6
11 11
12 14 15 13 12 13 15 14
01 10
4 6 7 5 8 9 11 10
Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

2
Adyacencias
En los mapas de 3 y 4 variables se verifica que las celdas opuestas en los extremos de una
misma fila o columna también representan términos canónicos adyacentes.
Algunos ejemplos de posibles adyacencias para grupos de 2.
ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
ba 00 10 11 01 b a 00 01 11 10
c c
0 0
0 2 3 1 0 1 3 2
1 1
4 6 7 5 4 5 7 6
ba 00 10 11 01 b a 00 01 11 10
dc dc
00 00
0 2 3 1 0 1 3 2
10 01
8 10 11 9 4 5 7 6
11 11
12 14 15 13 12 13 15 14
01 10
4 6 7 5 8 9 11 10

3
ba 00 10 11 01 b a 00 01 11 10
dc dc
00 00
0 2 3 1 0 1 3 2
10 01
8 10 11 9 4 5 7 6
11 11
12 14 15 13 12 13 15 14
01 10
4 6 7 5 8 9 11 10
ba 00 10 11 01 b a 00 01 11 10
dc dc
00 00
0 2 3 1 0 1 3 2
10 01
8 10 11 9 4 5 7 6
11 11
12 14 15 13 12 13 15 14
01 10
4 6 7 5 8 9 11 10
El procedimiento de simplificación mediante mapas de Karnaugh se indica a continuación

con ayuda de dos ejemplos en los que se simplificarán dos funciones canónicas, una de
ellas incompleta.

4
Ejemplo 1: Se desea obtener una función f (d,c,b,a) que detecte los múltiplos de 3 y 4 de un
numero de cuatro bits (d,c,b,a) en binario natural.
d Detector de
c múltiplos f
b de 3 y 4
a
figura 1. Entradas y salidas del sistema.
La solución al ejemplo planteado es la siguiente tabla de verdad.
decimal dcba f
0 0000 1
1 0001 0
2 0010 0
3 0011 1
4 0100 1
5 0101 0
6 0110 1
7 0111 0
8 1000 1
9 1001 1
10 1010 0
11 1011 0
12 1100 1
13 1101 0
14 1110 0
15 1111 1
tabla 1. Detector de múltiplos de 3 y 4 de un número en binario natural (Tabla de verdad).
Cuya función lógica en su forma canónica, en suma de términos producto (MINTERMS), es:
f = d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a + d ⋅c ⋅b ⋅a
f (d , c, b, a ) = ∑ (0,3,4,6,8,9,12,15)
La metodología para aplicar el método de Karnaugh a la simplificación de funciones lógicas
sigue los siguientes pasos:
1. Se elige la tabla adecuada al número de variables de la función lógica f.
ba 00 10 11 01
dc
00
0 2 3 1
10
8 10 11 9
11
12 14 15 13
01
4 6 7 5

5
2. Se coloca ‘1’ en las celdas correspondientes a los términos MINTERMS.
ba 00 10 11 01
dc
00 1 1
0 2 3 1
10 1 1
8 10 11 9
11 1 1
12 14 15 13
01 1 1
4 6 7 5
3. Se hacen grupos de 2n elementos de ‘1’ de términos adyacentes con el siguiente

criterio: Hay que formar el menor número de grupos con el mayor número de
elementos. En este caso primero se buscan grupos de 16 términos, después grupos
de 8, luego grupos de 4, grupos de 2 y finalmente grupos de 1. La búsqueda termina
cuando todos los ‘1’ están agrupados.
Nota: Un ‘1’ puede pertenecer a varios grupos.
ba 00 10 11 01
dc
00 1 1
0 2 3 1
10 1 1
8 10 11 9
11 1 1
12 14 15 13
01 1 1
4 6 7 5
4. Cada uno de los grupos obtenidos da lugar a un término simplificado, con el

siguiente criterio:
Desaparecen las variables que cambian.
MINTERMS
Las variables con 1 se ponen en su forma directa.
Las variables con 0 se ponen en su forma complementada.
Función simplificada:
f (c, b, a ) = b ⋅ a + d ⋅ c ⋅ a + d ⋅ c ⋅ b + d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a

6
Ejemplo 2: Igual que en el ejemplo 1, se desea obtener una función f (d,c,b,a) que detecte
los múltiplos de 3 y 4 de un numero de cuatro bits (d,c,b,a), pero esta vez el número está en
BCD.
La solución al ejemplo planteado es la siguiente tabla de verdad, donde las combinaciones

correspondientes a los números mayores que 9, que no se pueden dar ya que el número
está en BCD, se marcan con una X, son salidas indeterminadas de una función incompleta.
decimal dcba f
0 0000 1
1 0001 0
2 0010 0
3 0011 1
4 0100 1
5 0101 0
6 0110 1
7 0111 0
8 1000 1
9 1001 1
10 1010 X
11 1011 X
12 1100 X
13 1101 X
14 1110 X
15 1111 X
tabla 2. Detector de múltiplos de 3 y 4 de un número en BCD (Tabla de verdad).
Cuya función lógica en su forma canónica, en suma de términos producto (MINTERMS), es:
f (d , c, b, a ) = d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a + d ⋅ c ⋅ b ⋅ a
f (c, b, a ) = ∑ (0,3,4,6,8,9 )
La metodología para aplicar el método de Karnaugh a la simplificación de funciones lógicas
incompletas sigue los mismos pasos, con alguna pequeña diferencia, que en el caso
anterior:
1. Se elige la tabla adecuada al número de variables de la función f.
ba 00 10 11 01
dc
00
0 2 3 1
10
8 10 11 9
11
12 14 15 13
01
4 6 7 5

7
2. Se coloca ‘1’ en las celdas correspondientes a los términos MINTERMS y X en las

celdas correspondientes a los términos indeterminados.
ba 00 10 11 01
dc
00 1 1
0 2 3 1
10 1 X X 1
8 10 11 9
11 X X X X
12 14 15 13
01 1 1
4 6 7 5
5. Se hacen grupos de 2n elementos de ‘1’ ó ‘0’ de términos adyacentes, donde las X se

pueden utilizar para formar grupos más grandes, pero no se deben agrupar si no son
necesarias para formar grupos más grandes. El criterio para formar los grupos sigue
siendo el mismo. Hay que formar el menor número de grupos con el mayor
número de elementos. En este caso primero se buscan grupos de 16 términos,
después grupos de 8, luego grupos de 4, grupos de 2 y finalmente grupos de 1. La
búsqueda termina cuando todos los ‘1’ están agrupados, las X no es necesario que
estén agrupadas.
Nota: Un ‘1’ puede pertenecer a varios grupos.
ba 00 10 11 01
dc
00 1 1
0 2 3 1
10 1 X X 1
8 10 11 9
11 X X X X
12 14 15 13
01 1 1
4 6 7 5
3. Cada uno de los grupos obtenidos da lugar a un término simplificado, con el

siguiente criterio:
Desaparecen las variables que cambian.
MINTERMS
Las variables con 1 se ponen en su forma directa.
Las variables con 0 se ponen en su forma complementada.
Función simplificada:
f (c, b, a ) = d + b ⋅ a + c ⋅ a + c ⋅ b ⋅ a

8
Ejemplos de funciones lógicas
1. Un motor controlado por tres interruptores a, b y c se pone en marcha (mediante la activación de la señal
M a nivel alto) cuando se cumple cualquiera de las siguientes condiciones:
• Se activa, a nivel alto, solamente a.
• Se activan a la vez a y c a nivel alto (y no se acciona b).
• Se activan a la vez b y c a nivel alto (y no se acciona a).
Obtén la ecuación simplificada de control del motor e implementa el circuito mediante:
a) Puertas OR, NOT y AND.
b) Puertas NAND.
2. El consejo de administración de una empresa consta de un presidente A y tres vocales B, C y D. La

votación se realiza por mayoría simple. En caso de empate decide el voto de calidad del presidente.
a) Obtén la tabla de verdad de la función «resultado de la votación» (Rv).
b) Implementa la función mediante puertas lógicas básicas.
3. Tenemos un ascensor en un edificio de nueve plantas que está informando del piso en que se encuentra
mediante un número codificado en binario natural de cuatro bits (P[3:0]). Queremos realizar un sistema
que nos avise cuando la cabina se encuentre en las plantas baja, tercera, cuarta, quinta y novena
activando, a nivel alto, la señal S.
a) Obtén a tabla de verdad de la ecuación lógica.
b) Simplifica la función mediante Karnaugh.
c) Implementa el circuito con puertas AND, OR y NOT de cualquier número de entradas.
4. Los cuatro sensores de profundidad de un sumergible suministran cuatro variables lógicas con las
• P1 = 0 si la profundidad P ≥ 0 m.
Diseña con puertas básicas un dispositivo de control que emita una señal:
a) S = 1, cuando el sumergible navegue en superficie (0 ≤ P < 5).
b) N = 1, cuando el sumergible navegue a profundidad normal (10 ≤ P < 30).
5. Un dispositivo digital de una agenda electrónica recibe un dato de otro dispositivo anterior en código
binario natural de 4 bits (M[3:0]) que representa los meses del año (de forma que 0001 indica el mes de
enero, 0010 febrero, y así sucesivamente hasta 1100 que indica el mes de diciembre).
Diseña un circuito digital que dé una salida (S=1) informándonos si el mes en cuestión es de 31 días.
a) Utilizando puertas lógicas básicas
b) Utilizando puertas NOR de dos entradas
6. Se desea controlar dos bombas B1 y B2 (activas a nivel alto) de acuerdo con el nivel de líquido existente
en un depósito, controlado por lo sensores c y d, activos a nivel alto cuando están cubiertos de agua. Su
funcionamiento ha de ser tal como se describe a continuación:
• Cuando el nivel de líquido se encuentra comprendido entre los sensores c y d debe funcionar la
bomba B1 (o B2 si la temperatura del motor excede un cierto límite prefijado) y se parará cuando se
active el sensor d.
• Si el nivel de líquido se encuentra por debajo de c se deben activar ambas bombas.
• En caso de funcionamiento anormal de los sensores del depósito (se active d cuando no lo está c)
ambas bombas se pararán.
• Además, ambas bombas contarán con sendos sensores de temperatura a y b para B1 y B2
respectivamente, de tal forma que si la temperatura del motor excede un cierto límite
(detectándose con un nivel alto en el sensor correspondiente), el detector se activará parando el
motor.
Se pide diseñar un circuito que active las bombas B1 y B2 para que el sistema tenga el comportamiento
deseado, para ello:
a) Obtener la tabla de verdad.
b) Simplificar las funciones obtenidas.
c) Implementar el circuito con puertas básicas.
d) Implementar el circuito que genera B2, con puertas NAND de dos entradas.
7. Se desea diseñar un circuito combinacional que dispone una entrada A[1:0] de dos bits, y una señal de
control (C) de un bit, de tal modo que si dicha señal es cero, en la salida del circuito obtenemos la entrada
multiplicada por cinco; si la señal de control es 1, en la salida tendremos la entrada más 9.
a) ¿Cuántos bits necesitará en la salida para representar el resultado?
b) Suponiendo que a la salida se obtiene R[3:0] de 4 bits, obtenga la tabla de verdad y las funciones
lógicas simplificadas.
c) Implemente el circuito usando un máximo de 8 puertas lógicas de 2 o 3 entradas, y los inversores
que considere necesarios.
Ejemplos de funciones lógicas
1. Un motor controlado por tres interruptores a, b y c se pone en marcha (mediante la activación de la

señal M a nivel alto) cuando se cumple cualquiera de las siguientes condiciones:
• Se activa, a nivel alto, solamente a.
• Se activan a la vez a y c a nivel alto (y no se acciona b).
• Se activan a la vez b y c a nivel alto (y no se acciona a).
Obtén la ecuación simplificada de control del motor e implementa el circuito mediante:
Entradas: interruptores a, b y c
Salidas: señal de activación del motor M
a b c M Función canónica: = + ̅+
0 0 0 0
Simplificación algebraica: = + ̅+ = + ̅+ = +
0 0 1 0
0 1 0 0 Simplificación mediante mapa de Karnaugh
0 1 1 1
1 0 0 1
1 0 1 1 = +
1 1 0 0
1 1 1 0 = + = ·
a) Puertas OR, NOT y AND. b) Puertas NAND.
2. El consejo de administración de una empresa consta de un presidente A y tres vocales B, C y D. La

votación se realiza por mayoría simple. En caso de empate decide el voto de calidad del presidente.
a) Obtén la tabla de verdad de la función «resultado de la votación» (Rv).
A B C D Rv A B C D Rv
0 0 0 0 0 1 0 0 0 0
0 0 0 1 0 1 0 0 1 1
0 0 1 0 0 1 0 1 0 1
0 0 1 1 0 1 0 1 1 1
0 1 0 0 0 1 1 0 0 1
0 1 0 1 0 1 1 0 1 1
0 1 1 0 0 1 1 1 0 1
0 1 1 1 1 1 1 1 1 1
= + + + = + + +
b) Implementa la función mediante puertas lógicas básicas.
3. Tenemos un ascensor en un edificio de nueve plantas que está informando del piso en que se
encuentra mediante un número codificado en binario natural de cuatro bits (P[3:0]). Queremos realizar
un sistema que nos avise cuando la cabina se encuentre en las plantas baja, tercera, cuarta, quinta y
novena activando, a nivel alto, la señal S.
a) Obtén a tabla de verdad de la ecuación lógica.
P3 P2 P1 P0 S P3 P2 P1 P0 S
0 0 0 0 1 1 0 0 0 0
0 0 0 1 0 1 0 0 1 1
0 0 1 0 0 1 0 1 0 X
0 0 1 1 1 1 0 1 1 X
0 1 0 0 1 1 1 0 0 X
0 1 0 1 1 1 1 0 1 X
0 1 1 0 0 1 1 1 0 X
0 1 1 1 0 1 1 1 1 X
b) Simplifica la función mediante Karnaugh.
= + + +
c) Implementa el circuito con puertas AND, OR y NOT de cualquier número de entradas.
4. Los cuatro sensores de profundidad de un sumergible suministran cuatro variables lógicas con las
Diseña con puertas básicas un dispositivo de control que emita una señal:
a) S = 1, cuando el sumergible navegue en superficie (0 ≤ P < 5).
b) N = 1, cuando el sumergible navegue a profundidad normal (10 ≤ P < 30).
P1 P2 P3 P4 S N Situación
0 0 0 0 0 0 Todos activos P > 30
0 0 0 1 0 1 10 ≤ P < 30 navegación a profundidad normal
0 0 1 0 X X Situación no posible
0 0 1 1 0 0 5≤ P<10
0 1 1 1 1 0 0≤P<5 navegación en superficie
1 1 1 1 0 0 Todos inactivos P<0
= =
P1 S
P2
P3 N
P4
5. Un dispositivo digital de una agenda electrónica recibe un dato de otro dispositivo anterior en código
binario natural de 4 bits (M[3:0]) que representa los meses del año (de forma que 0001 indica el mes de
enero, 0010 febrero, y así sucesivamente hasta 1100 que indica el mes de diciembre).
Diseña un circuito digital que dé una salida (S=1) informándonos si el mes en cuestión es de 31 días.
M3 M2 M1 M0 S
0 0 0 0 X
Ene. 0 0 0 1 1
Feb. 0 0 1 0 0
Mar. 0 0 1 1 1
Abr. 0 1 0 0 0
May. 0 1 0 1 1
Jun. 0 1 1 0 0
Jul. 0 1 1 1 1
Ago. 1 0 0 0 1
Sept. 1 0 0 1 0 S= + = ⊕
Oct. 1 0 1 0 1
Nov. 1 0 1 1 0
Dic. 1 1 0 0 1 a) Utilizando puertas lógicas básicas
1 1 0 1 X
1 1 1 0 X
1 1 1 1 X
b) Utilizando puertas NOR de dos entradas
S= + = + + +
M0
S
M3
6. Se desea controlar dos bombas B1 y B2 (activas a nivel alto) de acuerdo con el nivel de líquido existente
en un depósito, controlado por lo sensores c y d, activos a nivel alto cuando están cubiertos de agua. Su
funcionamiento ha de ser tal como se describe a continuación:
• Cuando el nivel de líquido se encuentra comprendido entre los sensores c y d debe funcionar la
bomba B1 (o B2 si la temperatura del motor excede un cierto límite prefijado) y se parará cuando
se active el sensor d.
• Si el nivel de líquido se encuentra por debajo de c se deben activar ambas bombas.
• En caso de funcionamiento anormal de los sensores del depósito (se active d cuando no lo está c)
ambas bombas se pararán.
• Además, ambas bombas contarán con sendos sensores de temperatura a y b para B1 y B2
respectivamente, de tal forma que si la temperatura del motor excede un cierto límite
(detectándose con un nivel alto en el sensor correspondiente), el detector se activará parando el
motor.
Se pide diseñar un circuito que active las bombas B1 y B2 para que el sistema tenga el comportamiento
deseado, para ello:
a) Obtener la tabla de verdad.
a b c d B1 B2 1. Ambas bombas contarán con sendos sensores de temperatura a y

0 0 0 0 1 1 b para B1 y B2 respectivamente, de tal forma que si la
0 0 0 1 0 0 temperatura del motor excede un cierto límite, el detector se
0 0 1 0 1 0 activará parando el motor:
0 0 1 1 0 0 Si a =1 B1=0, si b=1 B2 = 0.
0 1 0 0 1 0 2. En caso de funcionamiento anormal de los sensores del depósito
0 1 0 1 0 0 (se active d cuando no lo está c) ambas bombas se pararán
0 1 1 0 1 0 Si c=0 y d = 1 B1=B2=0.
0 1 1 1 0 0 3. Si el nivel de líquido se encuentra por debajo de c se deben
1 0 0 0 0 1 activar ambas bombas
1 0 0 1 0 0 Si c=d=0 B1=B2=1.
1 0 1 0 0 1 4. Cuando el nivel de líquido se encuentra comprendido entre los
1 0 1 1 0 0 sensores c y d debe funcionar la bomba B1 (o B2 si la temperatura
1 1 0 0 0 0 del motor excede un cierto límite prefijado) y se parará cuando se
1 1 0 1 0 0 active el sensor d:
1 1 1 0 0 0 Si c=1 y d =0 B1 =1 (o B2=1 si a = 1) y
1 1 1 1 0 0 Si c=d=1 B1=B2=0
b) Simplificar las funciones obtenidas.
= ̅ = ̅ ̅+ ̅= ̅ ̅+
c) Implementar el circuito con puertas básicas.
d) Implementar el circuito que genera B2, con puertas NAND de dos entradas.
= ̅ ̅+ ̅= ̅ ̅+ = ̅ ̅+ = ̅ = ̅ = ̅
7. Se desea diseñar un circuito combinacional que dispone una entrada A[1:0] de dos bits, y una señal de
control (C) de un bit, de tal modo que si dicha señal es cero, en la salida del circuito obtenemos la
entrada multiplicada por cinco; si la señal de control es 1, en la salida tendremos la entrada más 9.
a) ¿Cuántos bits necesitará en la salida para representar el resultado?
En el peor caso:
C = 0 R=3·5=15
C=1 R = 3+9=12
Por tanto, con 4 bits será suficiente para representar el resultado.
b) Suponiendo que a la salida se obtiene R[3:0] de 4 bits, obtenga la tabla de verdad y las funciones
lógicas simplificadas.
C A1 A0 R3 R2 R1 R0 = +
0 0 0 0 0 0 0
0 0 1 0 1 0 1 = + ̅ = + ̅
0 1 0 1 0 1 0 = ̅ + + = ̅+ +
0 1 1 1 1 1 1
1 0 0 1 0 0 1 = + ̅ = ⊕
1 0 1 1 0 1 0
1 1 0 1 0 1 1
1 1 1 1 1 0 0
c) Implemente el circuito usando un máximo de 8 puertas lógicas de 2 o 3 entradas, y los inversores

que considere necesarios.
Electrónica Digital
Universidad de Alcalá
(12/09/2013)
Índice
Ejercicios del Tema 1 ..................................................................................................................................... 2
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 4
Cuestión 3 ...................................................................................................................................................... 5
Cuestión 4 ...................................................................................................................................................... 6
Cuestión 5 ...................................................................................................................................................... 7
Cuestión 6 ...................................................................................................................................................... 8
Cuestión 7 ...................................................................................................................................................... 9
Tema 1, Enunciados 1 Problemas de Electrónica Digital

Ejercicios del Tema 1

Cuestión 1
En un determinado comercio se ha decidido clasificar los productos mediante unas etiquetas
sencillas como la mostrada en la Figura 1.1.
Figura 1.1
Para leer de manera automática estas etiquetas se utiliza un sistema de visión artificial que
entrega 4 bits por cada columna: I[3:0] para la información relativa a los dos cuadros que
componen la columna izquierda de la etiqueta y D[3:0] para codificar la información contenida
en la columna derecha. Los cuadros pueden estar en blanco o bien coloreados en negro o gris.
Tal y como se muestra en la siguiente tabla, los dos bits más significativos de cada columna
indican si hay cuadros coloreados (negro o gris sin especificar su color).
Número de bit
Significado para la columna I (izda) o D (dcha)
I3 / D3 I2 / D2
0 0 Ambos cuadros en blanco
0 1 Cuadro superior coloreado e inferior blanco
1 0 Cuadro superior blanco e inferior coloreado
1 1 Ambos cuadros coloreados
Tabla 1.1
Serán etiquetas válidas para este comercio aquellas que cumplan simultáneamente los
siguientes requisitos:
• Al menos un cuadro de la etiqueta tiene que estar coloreado.

• Nunca los dos cuadros inferiores podrán estar coloreados en una etiqueta.
1) Ignorando en este apartado el significado de los bits menos significativos de los códigos de
cada columna, diseñe con la información reflejada en la Tabla 1.1 un circuito que compruebe
la validez de las etiquetas y genere una señal de salida ‘EtVal’ que se active a nivel bajo
cuando la etiqueta sea válida según las normas descritas. Utilice únicamente puertas lógicas
básicas.

2) Para aplicaciones posteriores un poco más avanzadas, es necesario poder detectar algunas
características de las combinaciones de colores utilizadas en las etiquetas. Para ello, los dos
bits menos significativos del código de cada columna facilitan información sobre el color de
los cuadros coloreados. Centrándonos en la columna izquierda, la información de estos bits
I1 e I0 sería la siguiente:
• I1 representa el color del cuadro superior de la columna izquierda. En caso de que el
código de los bits I3 e I2 indique que este cuadro está coloreado (con los códigos 01 y 11
como hemos descrito en la Tabla 1.1), este bit valdrá 1 si su color es negro y 0 si es gris.
Si los bits I3 e I2 indican que este cuadro está en blanco (códigos 00 y 10), el valor de
este bit será siempre 0.
• I0 representa el color del cuadro inferior de la columna izquierda. Al igual que para I1,
en el caso de que el código de los bits I3 e I2 indique que este cuadro está coloreado
(códigos 10 y 11 de la Tabla 1.1), este bit valdrá 1 si su color es negro y 0 si es gris. Si los
bits I3 e I2 indican que este cuadro está en blanco (códigos 00 y 01), el valor de este bit
será siempre 0.
Trabajando únicamente con la información de la columna izquierda I[3..0], plantee la tabla de
verdad y obtenga las ecuaciones lógicas de dos señales ‘Neg’ y ‘Gri’ que se activen a nivel alto
cuando en dicha columna haya al menos un cuadro negro en el caso de ‘Neg’ y cuando haya al
menos un cuadro coloreado en gris en el caso de ‘Gri’. Utilice aquellas combinaciones de valores
de entrada que estime imposibles para simplificar al máximo las ecuaciones. NO dibuje el
circuito.

Cuestión 2
Se quiere diseñar el sistema de posicionamiento de las barras de control de un reactor nuclear.
En función de las señales recibidas de tres sensores, uno de Temperatura (Ta), otro de
producción de neutrones (Pn) y otro de demanda de turbina (Tu) y con las especificaciones que
se indican posteriormente, debe generarse el código de posición de las barras: BF BM BD, según
la tabla 1. Existe además un sistema de parada de emergencia (S) accionado manualmente por el
operador.
Ta Pn Tu
Botón parada de
emergencia
Sistema de posicionamiento
de las barras
S
BF BM BD
BF BM BD Posición de las barras
Accionamiento
posición de la barras
0 1 1 Fuera del núcleo
Barras de control
1 0 1 En medio del núcleo
1 1 0 Dentro del núcleo
Tabla 1
Núcleo
Figura 1.
Especificaciones del sistema:
• Si ninguno de los sensores están activos (todos a nivel bajo) las barras están fuera del
núcleo.
• Si se activan a nivel alto los sensores Ta y Pn a la vez, las barras se posicionan dentro del
núcleo.
• Cuando se activa a nivel alto uno de los sensores (Ta o Pn) las barras deben posicionarse
en mitad del núcleo.
• Si la turbina demanda energía (Tu = 1) las barras deben salir del núcleo. La turbina no
puede demandar energía si alguno de los otros dos sensores están activos.
• En el caso de que el operador accione el sistema de parada de emergencia, produce una
señal a nivel alto que hace que se ignoren el resto de señales y posiciona las barras
dentro del núcleo.
Se pide:
1) Completar la tabla de verdad que codifica el sistema descrito para el control de la posición
de las barras.
2) Implementar el circuito correspondiente a la señal BM con puertas NAND como máximo de 3
entradas.

Cuestión 3
En una empresa hay 5 compresores de aire acondicionado de distintas potencias y
localizaciones, para usar según distintas necesidades. Cada compresor tiene un consumo
distinto, como se indica a continuación: A= 15, B=12, C=10, D=9, E=5 KW hora.
Cada uno de ellos se encuentra alimentado independientemente y podrían funcionar todos a la
vez. Sin embargo, es necesario diseñar un sistema de protección que limite la potencia
consumida y bloquee el funcionamiento cuando la potencia conjunta supere los 30KW hora.
Sabiendo que cada compresor tiene una señal digital de salida asociada que entrega un ‘1’
cuando está en funcionamiento, encuentre la función lógica, activa a nivel alto, que rige el
sistema limitador de potencia y simplifique su diseño para que sea lo más sencillo posible con un
solo tipo de puertas.
Nota.- Para hacer un mapa de Karnaugh de 5 variables realice un mapa de 16 celdas con la
variable de mayor peso igual a 1 y otro mapa de 16 celdas con la variable de mayor peso a 0. Al
simplificar puede agrupar también, en potencias de dos, los grupos que ocupen iguales
posiciones en ambos mapas de 16 casillas.

Cuestión 4
El circuito de la figura 1 está realizado con puertas de la familia 4011B alimentadas a 5V. La
salida de dicho circuito está conectada a un sistema digital con una capacidad de entrada
Cin=40pF. Sabiendo que cada entrada de las puertas XOR y NAND tiene una capacidad de
entrada: CinXOR=20pF y CinNAND=15pF, respectivamente, se pide:
1. Calcule, a partir de la característica tiempo de propagación-capacidad de carga de la figura 2, el
tiempo de propagación de cada una de las puertas que forman el circuito.
ENTRADA 1 1
3
A 3
B 1
2
1 2
2 3
SALIDA
2
3
Figura 1
Figura 2
2. En el circuito de la figura 1, suponiendo que las puertas tuvieran unos tiempos de propagación
de tp1=tp2=30ns y tp3=10ns, represente en el siguiente cronograma la evolución temporal de la
salida a partir de la señal de entrada.
ENTRADA
SALIDA
0 20 40 60 80 100 200 t(ns)

Cuestión 5
A partir de las características eléctricas de las familias lógicas TTL estándar y LVT,
proporcionadas en la siguiente tabla, se pide:
Fam. VIHmin VILmax VOHmin VOLmax IIHmax IILmax IOHmax IOLmax
TTL std 2V 0,8V 2,4V 0,4V 40µA -1,6mA -0,4mA 16mA
LVT 2V 0,8V 2,1V 0,5V 1µA -5µA -32mA 64mA
1. Determine la compatibilidad en tensiones y corrientes de la familia LVT atacando a la familia

TTL estándar.
2. ¿Cuántas entradas de la familia LVT se pueden conectar a una salida de la familia TTL
estándar, de manera que el circuito funcione correctamente?

Cuestión 6
Se dispone de dos familias lógicas: A y B. Complete la tabla con los valores más ajustados
posible, para que la conexión mostrada en la figura, sea posible y mantenga los siguientes
márgenes de ruido: NMH=0.5 V; NML=0.2 V. En caso de que el valor del parámetro no influya en
la conexión, márquese con un ‘*’.
FAM VOHmin ViHmin VOLmax VILmax IOHmax IIHmax IOLmax IILmax
A 1V 0.8V 20mA 10mA
B 3V 2V 8µA 2µA
A B
B
Vcc

Cuestión 7
En el circuito de la figura 1.1 se introduce una señal de entrada como la mostrada en la gráfica. A
partir de los datos eléctricos de cada una de las puertas lógicas, represente las formas de onda
de salida sin tener en cuenta los tiempos de propagación.
Datos:
VE
CMOS: Alimentación VDD=6V, 5V
3V
VILmax= 3V=VIHmin
1V
VOL= 0V
VOH= 6V V0
5V
TTL: VILmax= 1V
3V
VIHmin= 3V
1V
VOL= 2V
V1
VOH= 4V 5V
Zona de transición de 3V
niveles lineal
1V
CMOS
V0
TTL
VE V1
Figura 1.1. Circuito de puertas digitales.

(12/09/2013)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 5
Cuestión 3 ...................................................................................................................................................... 7
Cuestión 4 ...................................................................................................................................................... 8
Cuestión 5 ...................................................................................................................................................... 9
Cuestión 6 ................................................................................................................................................... 10
Cuestión 7 ................................................................................................................................................... 11
Tema 1, Soluciones 1 Problemas de Electrónica Digital

Cuestión 1
En un determinado comercio se ha decidido clasificar los productos mediante unas etiquetas
sencillas como la mostrada en la Figura 1.1.
Figura 1.1
Para leer de manera automática estas etiquetas se utiliza un sistema de visión artificial que
entrega 4 bits por cada columna: I[3:0] para la información relativa a los dos cuadros que
componen la columna izquierda de la etiqueta y D[3:0] para codificar la información contenida
en la columna derecha. Los cuadros pueden estar en blanco o bien coloreados en negro o gris.
Tal y como se muestra en la siguiente tabla, los dos bits más significativos de cada columna
indican si hay cuadros coloreados (negro o gris sin especificar su color).
Número de bit
Significado para la columna I (izda) o D (dcha)
I3 / D3 I2 / D2
0 0 Ambos cuadros en blanco
0 1 Cuadro superior coloreado e inferior blanco
1 0 Cuadro superior blanco e inferior coloreado
1 1 Ambos cuadros coloreados
Tabla 1.1
Serán etiquetas válidas para este comercio aquellas que cumplan simultáneamente los
siguientes requisitos:
• Al menos un cuadro de la etiqueta tiene que estar coloreado.

• Nunca los dos cuadros inferiores podrán estar coloreados en una etiqueta.

1) Ignorando en este apartado el significado de los bits menos significativos de los códigos de
cada columna, diseñe con la información reflejada en la Tabla 1.1 un circuito que compruebe
la validez de las etiquetas y genere una señal de salida ‘EtVal’ que se active a nivel bajo
cuando la etiqueta sea válida según las normas descritas. Utilice únicamente puertas lógicas
básicas.

2) Para aplicaciones posteriores un poco más avanzadas, es necesario poder detectar algunas
características de las combinaciones de colores utilizadas en las etiquetas. Para ello, los dos
bits menos significativos del código de cada columna facilitan información sobre el color de
los cuadros coloreados. Centrándonos en la columna izquierda, la información de estos bits
I1 e I0 sería la siguiente:
• I1 representa el color del cuadro superior de la columna izquierda. En caso de que el
código de los bits I3 e I2 indique que este cuadro está coloreado (con los códigos 01 y 11
como hemos descrito en la Tabla 1.1), este bit valdrá 1 si su color es negro y 0 si es gris.
Si los bits I3 e I2 indican que este cuadro está en blanco (códigos 00 y 10), el valor de
este bit será siempre 0.
• I0 representa el color del cuadro inferior de la columna izquierda. Al igual que para I1,
en el caso de que el código de los bits I3 e I2 indique que este cuadro está coloreado
(códigos 10 y 11 de la Tabla 1.1), este bit valdrá 1 si su color es negro y 0 si es gris. Si los
bits I3 e I2 indican que este cuadro está en blanco (códigos 00 y 01), el valor de este bit
será siempre 0.
Trabajando únicamente con la información de la columna izquierda I[3..0], plantee la tabla de
verdad y obtenga las ecuaciones lógicas de dos señales ‘Neg’ y ‘Gri’ que se activen a nivel alto
cuando en dicha columna haya al menos un cuadro negro en el caso de ‘Neg’ y cuando haya al
menos un cuadro coloreado en gris en el caso de ‘Gri’. Utilice aquellas combinaciones de valores
de entrada que estime imposibles para simplificar al máximo las ecuaciones. NO dibuje el
circuito.

Cuestión 2
Se quiere diseñar el sistema de posicionamiento de las barras de control de un reactor nuclear.
En función de las señales recibidas de tres sensores, uno de Temperatura (Ta), otro de
producción de neutrones (Pn) y otro de demanda de turbina (Tu) y con las especificaciones que
se indican posteriormente, debe generarse el código de posición de las barras: BF BM BD, según
la tabla 1. Existe además un sistema de parada de emergencia (S) accionado manualmente por el
operador.
Ta Pn Tu
Botón parada de
emergencia
Sistema de posicionamiento
de las barras
S
BF BM BD BF BM BD Posición de las barras
Accionamiento
posición de la barras 0 1 1 Fuera del núcleo
Barras de control 1 0 1 En medio del núcleo
1 1 0 Dentro del núcleo
Tabla 1
Núcleo
Figura 1.
Especificaciones del sistema:
• Si ninguno de los sensores están activos (todos a nivel bajo) las barras están fuera del
núcleo.
• Si se activan a nivel alto los sensores Ta y Pn a la vez, las barras se posicionan dentro del
núcleo.
• Cuando se activa a nivel alto uno de los sensores (Ta o Pn) las barras deben posicionarse
en mitad del núcleo.
• Si la turbina demanda energía (Tu = 1) las barras deben salir del núcleo. La turbina no
puede demandar energía si alguno de los otros dos sensores están activos.
• En el caso de que el operador accione el sistema de parada de emergencia, produce una
señal a nivel alto que hace que se ignoren el resto de señales y posiciona las barras
dentro del núcleo.
Se pide:

1) Completar la tabla de verdad que codifica el sistema descrito para el control de la posición
de las barras.
2) Implementar el circuito correspondiente a la señal BM con puertas NAND como máximo de

3 entradas.

Cuestión 3
En una empresa hay 5 compresores de aire acondicionado de distintas potencias y
localizaciones, para usar según distintas necesidades. Cada compresor tiene un consumo
distinto, como se indica a continuación: A= 15, B=12, C=10, D=9, E=5 KW hora.
Cada uno de ellos se encuentra alimentado independientemente y podrían funcionar todos a la
vez. Sin embargo, es necesario diseñar un sistema de protección que limite la potencia
consumida y bloquee el funcionamiento cuando la potencia conjunta supere los 30KW hora.
Sabiendo que cada compresor tiene una señal digital de salida asociada que entrega un ‘1’
cuando está en funcionamiento, encuentre la función lógica, activa a nivel alto, que rige el
sistema limitador de potencia y simplifique su diseño para que sea lo más sencillo posible con un
solo tipo de puertas.
Nota.- Para hacer un mapa de Karnaugh de 5 variables haga un mapa de 16 celdas con la
variable de mayor peso igual a 1 y otro mapa de 16 celdas con la variable de mayor peso a 0. Al
simplificar puede agrupar también, en potencias de dos, los grupos que ocupen iguales
posiciones en ambos mapas de 16 casillas.

Cuestión 4
El circuito de la figura 1 está realizado con puertas de la familia 4011B alimentadas a 5V. La
salida de dicho circuito está conectada a un sistema digital con una capacidad de entrada
Cin=40pF. Sabiendo que cada entrada de las puertas XOR y NAND tiene una capacidad de
entrada: CinXOR=20pF y CinNAND=15pF, respectivamente, se pide:
1. Calcule, a partir de la característica tiempo de propagación en función de la capacidad de carga
de la figura 2, el tiempo de propagación de cada una de las puertas que forman el circuito.
ENTRADA 1 1
3
A 3
B 1
2
1 2
2 3
SALIDA
2
3
Figura 1
Figura 2
De las gráficas tp3 ≈ 115ns (CL=40pF) , tp2 ≈ 98ns (CL=20pF) , tp1 ≈ 107ns (CL=30pF)
2. En el circuito de la figura 1, suponiendo que las puertas tuvieran unos tiempos de propagación
de tp1=tp2=30ns y tp3=10ns, represente en el siguiente cronograma la evolución temporal de la
salida a partir de la señal de entrada.
ENTRADA

Cuestión 5
A partir de las características eléctricas de las familias lógicas TTL estándar y LVT,
proporcionadas en la siguiente tabla, se pide:
Fam. VIHmin VILmax VOHmin VOLmax IIHmax IILmax IOHmax IOLmax
TTL std 2V 0,8V 2,4V 0,4V 40µA -1,6mA -0,4mA 16mA
LVT 2V 0,8V 2,1V 0,5V 1µA -5µA -32mA 64mA
1. Determine la compatibilidad en tensiones y corrientes de la familia LVT atacando a la familia

TTL estándar.
2. ¿Cuántas entradas de la familia LVT se pueden conectar a una salida de la familia TTL
estándar, de manera que el circuito funcione correctamente?

Cuestión 6
Se dispone de dos familias lógicas: A y B. Complete la tabla con los valores más ajustados
posible, para que la conexión mostrada en la figura, sea posible y mantenga los siguientes
márgenes de ruido: NMH=0.5 V; NML=0.2 V. En caso de que el valor del parámetro no influya en
la conexión, márquese con un ‘*’.
FAM VOHmin ViHmin VOLmax VILmax IOHmax IIHmax IOLmax IILmax
A 1V 0.8V 20mA 10mA
B 3V 2V 8µA 2µA
A B
B
Vcc

Cuestión 7
En el circuito de la figura 1.1 se introduce una señal de entrada como la mostrada en la gráfica. A
partir de los datos eléctricos de cada una de las puertas lógicas, represente las formas de onda
de salida sin tener en cuenta los tiempos de propagación.
Datos:
VE
CMOS: Alimentación VDD=6V, 5V
3V
VILmax= 3V=VIHmin
1V
VOL= 0V
VOH= 6V V0
5V
TTL: VILmax= 1V
3V
VIHmin= 3V
1V
VOL= 2V
V1
VOH= 4V 5V
Zona de transición de 3V
niveles lineal
1V
CMOS
V0
TTL
VE V1
Figura 1.1. Circuito de puertas digitales.

Introducción
Circuitos combinacionales
Representación: Entrada
Electrónica Digital activa a
I
nivel alto 0
Entradas auxiliares
(1)
A0 A1 . . AR-1
.. Entrada
I0 O0 activa a I0
nivel bajo
Entradas
Sa
I1 O1
Sistema
alidas
I2 O2 (0)
Tema 2 . . combinacional . .
.
. . .
Entrada
IN-1 OM-1
activa a I0
.. nivel bajo
S0 S1 . . SP
Entradas de control Entrada
activa a I0
1 o Nivel alto de tensión
ó (H), cercano a Vcc
nivel bajo
0 o Nivel bajo de tensión bajo (L), cercano a masa
ED- Tema 2 Circuitos Combinacionales 4
Índice Multiplexores
p
Introducción Multiplexor o selector de datos:

Circuito que tiene N canales de entrada (Ii), un canal de
Circuitos combinacionales salida (O) y m entradas de selección (Sj) que determinan
Multiplexores cuál de los canales de entradas es el que transfiere su
Demultiplexores información (bits) al canal de salida.
salida Se debe cumplir que
Decodificadores 2mN.
I0
No excitadores/excitadores
/
Codificadores I1
Con prioridad/sin prioridad O
O = canal entrada elegido
por S0 . . Sm
p
I2 m-1
1
Comparadores
C d . .
Aritmética binaria .
.
.
.
Introducción
Operación: suma. Circuitos sumadores binarios IN-1
Operación de resta Seleccionan canal
.
.
Operaciones con números codificados en complemento a dos Sm-1 . . S0 entrada deseado

Unidades aritmético-lógicas (UAL,
(UAL o ALU en inglés) Nomenclatura: (línea fina) compuesta de un bit
Introducción a la multiplicación
, , líneas “multibit” compuestas por un conjunto de bits
ED- Tema 2 Circuitos Combinacionales 2 ED- Tema 2 Circuitos Combinacionales 5
Introducción Circuitos combinacionales

Circuitos combinacionales: Definición Multiplexores
p
Los multiplexores (y muchos más circuitos) pueden
Circuito combinacional / de Enable ((habilitación):
tener señal/es )
Circuito digital cuyas salidas, en un Que permiten o no que el circuito haga su función
instante concreto, vienen dadas por las Pueden ser activas a nivel L o H
entradas del circuito en ese mismo E (enable) E Sm-1 Sm-2 … S2 S1 S0 O
instante I0
1 X X … X X X 0
Nivel no
activo
0 0 0 … 0 0 0 I0
La misma combinación de entradas I1 0 0 0 … 0 0 1 I1
siempre
s e p e da lugar
uga a los
os mismos
s os valores
a o es de .
.
.
.
MPX O 0 0 0 … 0 1 0 I2
salida . . 0 0 0 … 0 1 1 I3
IN-1 … … … … … … … …
Se suelen describir mediante la tabla de .. 0 1 1 … 1 1 0 IN-2
verdad Sm-1 . .S0 0 1 1 … 1 1 1 IN-1
No tienen memoria Con

C ell enable
bl desactivado
d ti d llas salidas
lid podrían
d í estar
t ((en llugar d
de all nivel
i l no
activo) en estado de alta impedancia (denominado Z) ĺ circuito abierto
Circuitos combinacionales Circuitos combinacionales
Multiplexores
p Multiplexores:
p extensión
Para un multiplexor de 4 canales de un bit: Extensión de dispositivos

Código VHDL Consiste en hacer dispositivos más “grandes” (mayor nº de
E entity mux1 is
entradas y/o salidas) a partir de dispositivos más
“pequeños” (menor nº de entradas y/o salidas)
port (
I0 : in bit; -- canal entrada de 1 bits
I1 : in bit; -- canal entrada 1 bits
E S1 S0 O
Pasos (aproximados, usuales):

S1 : in bit; -- entradas de selección
I0
S0 : in bit; -- entradas de selección
1 X X 0
E : in bit; -- enable
O : out bit); -- salida
I1 - Ver nº de entradas y salidas de datos del dispositivo “grande” ¿cuántos

end mux1;
0 0 0 I0
MPX O
architecture funcionmux of mux1 is
dispositivos
di iti ““pequeños”
ñ ” se necesitan
it para ttener ttall nº
ºdde entradas?
t d ?¿ ¿y para
I2 0 0 1 I1
begin -- funcionmux
-- purpose: funcionamiento multiplexor de cuatro canales de un bit tener tal nº de salidas? o Coger el valor más restrictivo
I3
-- type : combinational
-- inputs : I0, I1, I2, I3, E, S1, S0
0 1 0 I2 Asignar entradas y salidas de datos del dispositivo “grande” a entradas y

-- outputs: Z
process (I0, I1, I2, I3, E, S1, S0)
salidas de datos de los dispositivos
dispositi os peq
pequeños
eños
0 1 1 I3
variable selec : bit_vector(1 downto 0);
begin -- process
selec := S1 & S0 ; Asignar entradas de selección del dispositivo “grande” a entradas de
S1 S0 if E = '0' then
case selec is
selección del dispositivo “pequeño”. (Inicio asignación usual: menor peso)
when "00"
00 => O <= I0;
Las entradas de selección del dispositivo “grande” no asignadas

when "01" => O <= I1;

E ( S1S 0 I 0 S1S 0 I 1 S1S 0 I 2 S1S 0 I 3)
when "10" => O <= I2;
O when "11" => O <= I3;
end case;
(normalmente las de mayor peso) se utilizarán a través de algún otro
else
O <= '0'; elemento/s (decodificador, decodificador hecho con puertas lógicas,
multiplexor ) para elegir el dispositivo “pequeño”
multiplexor…) pequeño (o dispositivos pequeños,
pequeños
end if;
end process;
si son varios) a activar o seleccionar.

end funcionmux;

Multiplexores
p Multiplexores:
p extensión
Para un multiplexor de 2 canales de 4 bit Extensión del número de bits por canal. Ejemplo:
Código VHDL Obtener un mux. de
Obt d 2 canales
l ded 4 bits
bit a partir
ti de
d mux. de
d 2
E A: [A3 A2 A1 A0] entity Mux4 is canales de 1 bit
port ( A0 A
B: [B3 B2 B1 B0] A : in bit_vector(3
-- dato A 4 bits
( downto 0);
);
B0 MPX
O O0
B : in bit_vector(3 downto 0); B
O: [O3 O2 O1 O0] -- dato B 4 bits
S, E : in bit;
S
A -- selección y enable
O : out bit_vector(3 downto 0));
MPX O
-- salida 4 bits
A1 A
end Mux4;
O1 S’ O 0 O1 O2 O3
B1 MPX O
architecture funcionmux of Mux4 is B
B begin -- funcionmux
-- purpose: selección dato A o B en la salida S 0 A0 A1 A2 A3
-- type
yp : combinational
-- inputs : A, B, S, E A
E S O A2
O 1 B0 B1 B2 B3
-- outputs: O
process (A, B, S, E) MPX O2
begin -- process B2
B
S 1 X 0 if E = '0' then
if S = '0' then
O <= A; S
0 0 A else
O <= B;
end if; A3 A
0 1 B else O3
O <= "0000"; B3 MPX O
end if; B
end process;
end funcionmux; S
O3 = A3 , O2 = A2 , O1 = A1 , O0 = AO S’

Multiplexores
p Multiplexores:
p extensión
Aplicaciones de los multiplexores: Extensión del número de canales. Ejemplo:

Conversión
C ió dde d
datos
t paralelo
l l serie
i Obtener un multiplexor de 4 canales a partir de multiplexores
de 2 canales
A’
E S1 0 0 1 1 0 0 1 1 A O
B’ MPX S1’ S0’ O’
A
B O
I0 S0 0 1 0 0 1 0 1 MPX O’
00 A’
I1 S B
MPX O 01 B’
I2 O C’ S
I3 A 10 C’
I I I I I I I I D’ MPX O
0 1 2 3 0 1 2 3
S1 S0
B 11 D’
D
S
S0 ’ S1 ’

Demultiplexores
p Decodificadores no excitadores
Demultiplexor: Decodificador 2 a 4: O
0
E I1 I0
Circuito que tiene N canales de salida (Oi), ) un canal de O E I1 I0
E I1 I0 O3 O2 O1 O0 1
entrada (D) y m entradas de selección (Sj) que determinan
O E I1 I0
a cuál de los canales de salida se transfiere la información 1 0 0 0 0 0 1 2
(bits) del canal de entrada.
entrada Se debe cumplir que 2mN 1 0 1 0 0 1 0 O
3
E I1 I0
1 1 0 0 1 0 0
E (con enable)
1 1 1 1 0 0 0 Código VHDL
0 X X 0 0 0 0
entity deco24 is
O0 port (
E : in bit; -- enable
O0
I : in bit_vector ( 1 downto 0); -- entradas
O : out bit_vector (3 downto 0)); -- salidas
O1 end deco24;
architecture funciondeco of deco24 is
or
O1
begin -- funciondeco
odificado
D D O0 -- purpose: funcionamiento del decodificador 2 a 4
O2 DMX . . I0
-- inputs : (E,I)
O1
2a4
-- outputs: O
. . process (E, I)
. .
begin -- process
. . if E = '1' then
. . O2
case I is
I1
when "00" => O <= "0001";
. . ON-1
Deco
when "01" => O <= "0010";
when "10" => O <= "0100";
ON-1 O3 when "11" => O <= "1000";

end case;
...
else
O <= "0000";
.
.
end if;
Sm-1..S0
end process;
Sm-1 . . S0 end funciondeco;
E

Decodificadores Decodificadores no excitadores
Circuitos que activan una combinación de salidas, en Aplicaciones:
función del código recibido en la entrada
Selección
S l ió de
d dispositivos.
di iti Ej
Ejemplo:
l
E Bus de datos
Impresora
E E/S
0 E
Bin/Dec 1
2
O0
ecodificador
3 Dispositivo
O0 Dirección A12 4 E/S
O1 1
dificadorr
I0 O1 I0
del puerto A13
2
5 E
2a4
O2 E/S A14 4
6
7
A15
O2 O3 8
3a8
8
I1 I1 9
O4 Monitor
O3 10
Decod
E/S
I2
De
O5 11
12
E
O6 13
14
O7 Solicitud de
& E 15 Modem
E/S
E/S
E
Decodificador de dirección de puertos: por medio de las líneas A15…A A12 del bus
de direcciones elijo a qué dispositivo envío datos. (También podría recibir datos)

Decodificadores Decodificadores no excitadores
Tipos de decodificadores: E
Selección de dispositivos o ¡OJO!: si hay
No excitadores ((“normales”):
normales ): m muchos
h posibles
ibl bit a introducir
bits i t d i en las
l entradas
t d
Decodificador
entradas y N salidas (2mN) de las O0

I0 de selección del decodificador:
2a4
que en cada momento se activa O1

solamente la correspondiente a la I1 O2 - Habrá que ver de todos los posibles bits cuáles caracterizan mejor
O3 a cada dispositivo o salida a activar
combinación binaria aplicada a la entrada - Habrá que establecer de los bits elegidos anteriormente los que
permiten distinguir la activación de unos dispositivos o salidas con
las de otros
Excitadores (decoders/drivers): para cada
Ej.: Conecte las líneas del bus de direcciones (A15…A0) y señales de selección
combinación de entrada se activa un conjunto (CSRAM1 CSRAM2 PERCS) all bl
(CSRAM1,CSRAM2,PERCS) bloque d
decodificador
difi d para obtener
bt ell mapa
determinado de salidas. Se usan en sistemas de de memoria de la tabla. Las señales de selección son activas a nivel bajo.
visualización (G1, G2A, G2B o enables, C: línea de selección de mayor peso)
Sistema Sistema de Rango de direcciones Señal de selección Descripción

.
. Driver 8000h-87FFh CSRAM1 Banco 1 de RAM estática de 2K
digital . visualización 8800h-8FFFh CSRAM2 Banco 2 de RAM estática de 2K

. B800h-BFFFh PERCS Periféricos

Decodificadores no excitadores Displays
p y 7 segmentos
g
Aplicaciones: Comercialmente Displays de 7 segmentos:

no hay
Construcción de demultiplexores
demultiplexores De cátodo común (los 7 cátodos
á unidos) :
a b c d e f g
Comparémoslos D
EN Excitaremos
O' EN I I con un nivel
i l
O0 O D S S 0 1 0 alto en a,b..g
cador
0 1 0 O’0 O' EN I I
O1 O D S S I0 1 1 0
D 1 1 0 O1
O’
2a4
Decodific
DMX O'' EN I I
O2 O D S S O’2 2 1 0 Terminal común: se llevará a masa
2 1 0 I1
O3 O' EN I I
O
3
D S S
1 0
O’3 3 1 0 De ánodo común: Excitaremos
D
Colocación real
VCC con un nivel de los segmentos
Term. común: a Vcc bajo en a,b..g
S0 S1 O' EN I I DS S O
0 1 0 1 0 0
I S ;I S O'
O EN I I DS S O
Si hacemos 1 1 0 0 1 1 0 1 0 1
EN D O' EN I I DS S O
2 1 0 1 0 2 Sistema
Sistema
So funcionalmente
¡Son u c o a e te idénticos!
dé t cos O' EN I I DS S O Driver
3 1 0 1 0 3 digital visualización
¿Cómo se haría el demultiplexor si tuviera, además, señal de enable E? a b c d e f g

Decodificadores excitadores ((drivers)) Displays
p y 7 segmentos
g comerciales
Para cada código de entrada se activa un conjunto determinado Display comercial ánodo común
de salidas.
Diseñados para activar, adecuadamente, los sistemas de
visualización (visualizadores o displays).
Sistema Sistema
digital Driver
visualización
Term. común (pin 14 ó pin 3): a Vcc
Resto de pines (a,b…g) serán controlados por las salidas del driver

Displays
p y 7 segmentos
g Decodificadores excitadores ((drivers))
Displays de 7 segmentos:
ánodo: a potencial
más positivo Decodificadores BCD-7 segmentos
cátodo: a potencial
más negativo Uno para cada tipo de visualizador
driver con salidas activas a nivel bajo
Típicamente cada segmento (a,b,c…g) a iluminar es un diodo VCC
led: dispositivo
p ((de dos terminales: ánodo y cátodo)) q
que al a a
VCC
polarizarse adecuadamente emite luz D
b b
ID
c c
C driver
B
d d display VD
e e ánodo común V VD VOL max
Vcc
A
f f R
g g ID
VOLmax (driver)
Tienen un consumo elevado: Ejem. polarización Vcc driver con salidas activas a nivel alto
de diodo led: ID
Diodo requiere ID mínima a a
VD b Bloque b
Caída
C íd de
d tensión
t ió en diodo
di d VD Vcc VD
V D
c c
display cátodo
común
R C driver
d con d
ID R (limita B
e R’s e
corriente) A
f f
g g
Si ID=10mA; Vcc=5V; VD=1,5V ¿R?

Decodificadores excitadores ((drivers)) Codificadores
Decodificadores BCD-7 segmentos: funcionamiento
Tipos de codificadores:
a
Código VHDL (ejemplo) En función de cómo reaccionan a la activación
D
C . .
B driver . . entity bcd_7seg is
A g port (
BCD : in bit_vector(3 downto 0);
-- entradas BCD
de más de una entrada
DISPLAY : out bit_vector(6 downto 0));
Sin prioridad:
-- salidas a los 7 segmentos
D C B A a b c d e f g end bcd_7seg;
architecture RTL of bcd_7seg is
0 0 0 0 0 0 0 0 0 0 1 begin -- RTL Si se activa más de una entrada, la salida es la
0 0 0 1 1 0 0 1 1 1 1
suma lógica de las salidas de cada entrada
-- purpose: funcionamiento del decodificador
-- inputs : BCD
0 0 1 0 0 0 1 0 0 1 0
activada
-- outputs: DISPLAY
process (BCD)
begin -- process
0 0 1 1 0 0 0 0 1 1 0 case (BCD) is
when "0000" => DISPLAY <= "0000001" ;
Con prioridad (más utilizados):

when "0001" => DISPLAY <= "1001111" ;
0 1 0 0 1 1 0 1 1 0 0 when "0010" => DISPLAY
when "0011" => DISPLAY
<=
<=
"0010010" ;
"0000110" ;
when "0100" => DISPLAY <= "1101100" ;
0 1 0 1 0 1 0 0 1 0 0 when "0101" => DISPLAY <= "0100100" ;
when "0111" =>
> DISPLAY
<=
<
<=
"0100000" ;
"0001111" ; Si se activa más de una entrada,
entrada la salida es la
0 1 1 0 0 1 0 0 0 0 0 when "1000" => DISPLAY <= "0000000" ;
when others => DISPLAY
<=
<=
"0001100" ;
"0110000"; correspondiente a la entrada con mayor prioridad
0 1 1 1 0 0 0 1 1 1 1
(normalmente la de mayor peso)
end case;
end process;
1 0 0 0 0 0 0 0 0 0 0 end RTL;
1 0 0 1 0 0 0 1 1 0 0

Decodificadores excitadores comerciales Codificadores
Decodificadores BCD-7 segmentos comerciales: Codificador 4 a 2 Codificador 4 a 2
Añaden terminales de control: sin prioridad: con prioridad:
Funcionamiento sin terminales de control activos
Lamp Test (LT)
Entrada D C B A a b c d e f g
E E I3 I2 I1 I0 O1 O0 E I3 I2 I1 I0 O1 O0
Ripple
pp Blanking
g Input
p ((RBI)) 0 0 0 0 0 0 0 0 0 0 1
1 X X X X 0 0 1 X X X X 0 0
Entrada 0 0 0 1 1 0 0 1 1 1 1
Blanking Input/Ripple Blanking I0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
ador
Output (BI/RBO)
0 0 1 0 0 0 1 0 0 1 0 O0
I1 0 0 0 0 1 0 0 0 0 0 0 1 0 0
4a2
Codifica
Entrada y/o salida Funcionamiento según estado terminales de control

I2 O1
0 0 0 1 0 0 1 0 0 0 1 X 0 1
LT RBI Dato BI/RBO Salida
I3 0 0 1 0 0 1 0 0 0 1 X X 1 0
X X X 0 (ent) Apaga todo 0 1 0 0 0 1 1 0 1 X X X 1 1
Dato
(BCD) 0 X X 1 (e/s) * Enciende todo 0 Resto OR de salidas
driver
1 1 cualq. 1 (e/s) * Enseña el dato
1 0 z0 1 (sal) ñ el dato
Enseña O0 E (I1 I 3) I3: entrada prioritaria, luego I2…
O1 E (I 2 I 3)
1 0 =0 0 (sal) Apaga todo
* BI/RBO puede funcionar como entrada (si se conecta
a un nivel
i l alto)
lt ) o como salida
lid
Con la salida O1O0=00 hay indeterminación ¿por qué se produjo?
¿Circuito para visualizar nº BCD de 4 cifras sin ver ‘0’s izquierda (no significativos)?

Codificadores Codificadores comerciales
Circuitos que generan un código a la salida Circuito codificador (8-line to 3-line priority encoder)
(activando una combinación de salidas)
salidas), en
función de la entrada activa: E 0 EI A2
1 A1
E 2 A0
3
codif.
I0 4 GS
5 E0
I0 I1
Codificador
6
O0
Codifiicador
O0 I2 7
I1
4a2
I3 m
8a3
N O1
I2 O1 I4
I5 O2
I3
I6 Con las salidas GS y EO se deshace la indeterminación
I7 cuando el código de salida es A2A1A0=HHH
Se debe cumplir 2mN

Codificadores Comparadores
p
Circuito codificador (8-line to 3-line priority encoder)
Se activa la salida correspondiente a la
situación indicada por las entradas
A B
A>B
A0 A0 Comparador
A1 A=B
B0 de 1 bit
…
…
A>B AB A=B A<B
B1
E0 I S2
0 0 0 1 0
…
…
E1 S1
E2
driver
S0 BN-1 0 1 0 0 1
E3
E4 P1
1 0 1 0 0
E5 P0 1 1 0 1 0
E6
E7 Comparador de 1 bit

p comerciales
Aplicaciones: Comparador 2 números de 4 bits (con entradas en cascada)
C
Codificador
difi d d de A3
teclado decimal A2
A1
A0
compar.
B3
OA>B
B2
OAB
IAB, I AB, I A<B e I A=B para que se active O A=B ?
¿Cómo haría (extensión) un comparador de 2 números de 8 bits?

p
Comparador 2 números de 4 bits (con entradas en cascada)
Aplicaciones:
Código VHDL
Conversor de código. entity comparador is
Ej. Binario natural a Gray de 3bits port (

A : in bit_vector(3 downto 0);
E’ B
A_mayor_in
A_menor_in
:
:
:
in
in
in
bit_vector(3 downto 0);
bit;
bit;
--
--
--
A_mayor_in
entrada cascada mayor
entrada cascada menor
A i
A_igual_in
l i : i
in bit
bit; -- entrada
t d cascadad iigual
l
E
A_mayor_out : out bit; -- salida A>B
A_menor_out : out bit; -- salida A<B
A_igual_out : out bit); -- salida A=B
end comparador;
I7’
architecture funcioncomp of comparador is
begin -- funcioncomp
O7 I6’ -- purpose: comparador 4 bits

-- inputs : A,B,A_mayor_in,A_menor_in,A_igual_in
O6 I5’ O2’
-- outputs: A_mayor_out, A_menor_out, A_igual_out
ador
dor
process (A, B, A_mayor_in, A_menor_in, A_igual_in)
O5 I4’ begin -- process

or
if A > B then
O1’
odificado
I2
or
A_mayor_out <= '1';
I3’
88 aa 33
Codifica
dificado
A menor out
A_menor_out <= '0';
Codifica
O4
A_igual_out <= '0';
elsif A < B then
I2’
A_menor_out <= '1';
I1 O0’
3a8
O3
A_mayor_out <= '0';
3a8
A_igual_out <= '0';
I1’
else A = B then
O2
if A_igual_in = '1' then
I0
A_igual_out <= '1';
I0’
I0
A_menor_out <= '0';
C
Deco
O1
A mayor out <= '0';
A_mayor_out
Deco
elsif A_mayor_in = '1' then

A_mayor_out <= '1';
O0
A_menor_out <= '0';
A_igual_out <= '0';
else A_menor_in = '1' then
A_menor_out <= '1';
A_mayor_out <= '0';
A_igual_out <= '0';
end if;
end if;
end process;
end funcioncomp;
ED- Tema 2 33 ED- Tema 2 Circuitos Combinacionales 36

Circuitos Combinacionales
Circuitos combinacionales Aritmética binaria
Aritmética Binaria Circuitos sumadores binarios comerciales
Objetivos Sumador de 2 nºs 4 bits con acarreo entrada y salida
Conocer las operaciones básicas de la A4
aritmética binaria (suma,resta, multiplicación) A3
A2 4
3
!Ojo! No confundir con las operaciones lógicas (suma y A1
sumad. 2
binario 1
producto lógicos) B4
4 bits
B3
Conocer el funcionamiento y diseño de los B2
B1
C4
principales circuitos combinacionales C0

aritméticos ((sumador/restador,, UAL))
Ejercicio 1: Suponiendo los números codificados en binario
Conocer los circuitos comerciales natural, si A4A3A2A1=0011, B4B3B2B1=1001 y C0=0 ¿qué se
p
correspondientes a las funciones descritas obtendrán en las salidas del sumador y en C4? Interprete el
resultado obtenido.
Describir distintas aplicaciones de cada uno de
ellos Ejercicio
j 2: Sumar, utilizando los circuitos sumadores de 4
bits, dos números binarios de 8 bits (A’[7:0] y B’[7:0]).
ED- Tema 2 Circuitos combinacionales: Aritmética binaria 37 ED- Tema 2 40
Circuitos combinacionales: Aritmética binaria
Aritmética binaria Aritmética binaria

Operación: suma. Circuitos sumadores binarios Circuitos sumadores binarios
X Y CIN S COUT Sumador de 2 nºs 4 bits con acarreo entrada y salida
Sumador completo: 0 0 0 0 0 Código
g VHDL
0 0 1 1 0 --Código VHDL de circuito sumador de dos números de 4 bits con acarreo de entrada y salida
Suma dos bits con use work.bit_pkg.all;
0 1 0 1 0
acarreo de entrada, y 0 1 1 0 1
-- Librería predefinida con conversiones de tipos para permitir realizar operaciones
-- aritméticas con datos de tipo bit (será preciso compilar previamente)
generando acarreo salida 1 0 0 1 0 entity sumador_binario is
port(
1 0 1 0 1 a, b : in bit_vector(3 downto 0); --números binarios de 4 bits
1 1 0 0 1 cin : in bit; -- acarreo inicial
s : out bit_vector(3 downto 0); --suma en 4 bits
Código VHDL 1 1 1 1 1
cout : out bit); -- acarreo final
end sumador_binario;
architect re RTL of sumador_binario
architecture s mador binario is
begin
process (a, b, cin)
variable aux : bit_vector (4 downto 0);
b i
begin -- process
aux := ('0'&a) + ('0'&b) + cin;
s <= aux (3 downto 0);
cout <= aux(4);
end process;
end RTL;
ED- Tema 2 38 ED- Tema 2 41

Circuitos combinacionales: Aritmética binaria Circuitos combinacionales: Aritmética binaria

Operación: suma. Circuitos sumadores binarios Operación de resta
Ejercicio: Realizar con sumadores completos de un Restar es sumar al minuendo el opuesto del
bit un circuito que sume dos números A y B de 4 bits sustraendo: A menos B A más ( B )
(A4A3A2A1 y B4B3B2B1) con posible acarreo inicial y ¿Opuesto? ĺ Necesitamos un criterio para codificar
generando acarreo final.
g números ppositivos y negativos
g
Codificación en magnitud y signo (así lo hacemos en
decimal) nº binario 3 bits
Bit de
Añadimos,
ñ al nº binario, signo
0 011 o 3
un bit adicional para signo:
1 001 o 1
¿Se realizan bien las sumas y restas con esta codificación?
0 001 o 1 ¡¡¡Suma errónea en

magnitud y signo!!!
1 010 o 2
1 011 o 3
Codificación en complemento a dosĺ Será la que

utilizaremos pues veremos que es correcta para hacer operaciones aritm.
Operac. con nºs
n s codific. en complemento a dos Operac. con nºs
n s codific. en complemento a dos
Conceptos previos: Ejercicio 1: Suponiendo a la entrada del
C1 (complementar a 1) un número binario (X): circuito de la figura los números codificados
Consiste en cambiar los ceros por unos y los unos por ceros en complemento a dos, si A4A3A2A1=0011,
(0l1) C1 B4B3B2B1=1001 y C0=0 ¿qué se obtendrán A4
0011o1100 0011 1100 en las salidas del sumador y en C4? A3
A2 4
El C1 se suele denotar con
C1 una barra encima del nº: X Interprete el resultado obtenido. A1 3
sumad. 2
0100o1011 0100 1011
B4
binario 1
4 bits
b
C2 (complementar a 2) un número binario Ejercicio 2: Dados dos números A’ y B’ de tres B3
B2 C4
bits codificados en complemento a dos y
Consiste en sumar 1 al C1 del número C 2( X ) X 1 utilizando el sumador de la figura (y puertas
B1
se puede hacer con inversores y sumadores binarios suma aritm. C0
lógicas) realice:
Regla sencilla: desde el bit menos significativo al más
significativo copiar hasta al primer uno y luego invertir el a) un circuito que obtenga A’-B’
resto C2 b) un circuito que obtenga A’+B’ o A’-B’ en
0011o1101 función de un bit S/R:
C2 - si S/R =0
0 se hace suma (A’+B’)
(A +B ) y
0100o1100 - si S/R =1 se hace resta (A’-B’)

Operac. con nºs
Codificación en complemento a dos: Bit de

signo Overflow (desbordamiento)
Nú
Números positivos:
iti signo
i (0) seguidoid d
de magnitud
it d
en binario natural
C2 4 bits Existe overflow (OVF) si:
Números negativos:
g signo
g ((1)) seguido
g de 0111 7 - Al sumar dos números positivos el resultado es negativo
complemento a dos de la magnitud del número en
0110 6
- Al sumar dos números negativos el resultado es positivo
0101 5
binario natural 0100 4
Opuesto de un número (X): Coincide con el C2 del 0011
0010
3
2 Si hay
h OVF ell resultado
lt d es incorrecto
i t (¡Ojo!):
(¡Oj !)
número: C2(X)=X+1=-X 0001 1
resultado no “cabe” en el nº de bits usados en la codificación
Codificación rápida de número negativo 0000 0
1111 -1
1
Parto de su homólogo positivo codificado en 1110 -2
complemento a dos y lo C2 1101 -3
¿Soluciones overflow?
Rango de representación: 1100 -4
2 n - 1 d X d 2 n - 1 1 - Para sumar dos números de n bits, hacer la suma en n+1 bits

1011 -5
1010 -6
(usando n+1 bits para representar los operandos y resultado)
Ampliación del número de bits ĺ Repetir el bit de signo 1001 -7
ĺ se introducen ceros (si nº positivo) o unos (si nº negativo) por la izquierda

1000 -8
- Detectar el overflow y si existe corregir el resultado ampliando
Ej. Ampliar a 5 bits un nº A[2:0] de tres bits su nº de bits

Operac. con nºs
Codificación en complemento a dos:
-25
25 C2 8 bits
Estudio del overflow
overflow. Casos:
Ej. (8 bits): (¿-25? ĺ parto de +25 y lo C2) 0111 1111 127
Suma de dos números positivos (posible OVF)
C2(00011001) = 11100111
0111 1110 126 Ejemplo con números de 4 bits:
… …
11100110 0000 0100 4
(Acarreos que se producen)
0000 0011 3 0000 00110 Mal 4 bits:
+11100111 0000 0010 2 cambio de signo
0010c 2 2 0 0010c 2c 2 2
11100111 0000 0001 1 + ¡OK! + (OVF)
0000 0000 0 0101c 2 5 4 bits 0 0110c 2c 2 6
¡¡¡Usaremos la codificación en 1111 1111 -1
1111 1110 -2 0111c 2 7 01000c 2 8?
complementos a dos para realizar 1111 1101 -3 ¡OK!
bit signo 4 bits
las operaciones aritméticas!!! 1111 1100 -4
bit signo 4 bits
bit signo 5 bits
5 bits
1111 1011 -5
5
0 001 o 1 … …
¡¡¡Suma correcta
1000 0001 -127 Sumando en 5 bits no hay overflow
1 110 o 2 (codificación
complemento a dos)!!! 1000 0000 -128
1 111 o 1

Operac. con nºs
Código VHDL

overflow. Casos:
-- SUMADOR/RESTADOR DE Nºs de 4 BITS EN C2 (SI BIT suma_o_resta = '0‘ SUMA, si ‘1‘ RESTA)
use work.bit_pkg.all;
work bit pkg all;
-- Librería predefinida con conversiones de tipos para permitir realizar operaciones
Suma de dos números negativos (posible OVF) -- aritméticas con datos de tipo bit (será preciso compilar previamente)
entity sumador_o_restador_en_C2 is
port(
Ejemplo con números
ú de 4 bits:
a,b: in bit_vector(3 downto 0); --números en C2 de 4 bits
suma_o_resta: in bit; -- si el bit suma_o_resta = 0 hace suma y si es 1 hace resta
1100 11100
1000 s:out bit_vector(4 downto 0)); --rtdo. en un bit más (5 bits) para que no haya overflow(OV)
end sumador_o_restador_en_C2;
sumador o restador en C2;
1100c 2 4 11100c 2c 2 4 Mal 4 bits: architecture RTL of sumador_o_restador_en_C2 is
+ + cambio de
7
Begin
1101c 2 3 ¡OK! 11001c 2c 2 signo process (a, b, suma_o_resta)
4 bits (OVF) b i
begin -- process
11001c 2 7 110101
10101c 2 11? if suma_o_resta = '0' then
--suma números en C2, extendiendo a 5 bits (duplicando bit signo) para que no haya OV
bit signo 4 bits bit signo 4 bits s <= (a(3)&a) + (b(3)& b);
bit signo 5 bits ¡OK! else
5 bits --resta números en C2 (s = a - b =a + not(b) + 1), extendiendo a 5 bits (no haya OV)
s <= (a(3)&a) - (b(3)& b);
Sumando en 5 bits no hay overflow end if;
end process;
end RTL;


Operac. con nºs
n s codific. en complemento a dos Unidades aritmético
aritmético-lógicas
lógicas
Las unidades aritmético lógicas (UAL/ALU):

overflow. Casos:
Suma de dos números de distinto signo (=resta) Permiten realizar múltiples operaciones:
Aritméticas y lógicas
g
Ejemplo con números
ú de 4 bits:
Terminales:
1101 0000
Operandos (A y B)
0101c 2 5 0101c 2 5
+ ¡OK! + ¡OK! 4 Entradas de control (S)
1101c 2 3 4 bits 1000c 2 8 bits
Resultado (F)
10010c 2 2 1101c 2 3
bit signo 4 bits
Salidas auxiliares (Carry, Overflow…)
bit signo 4 bits
Nunca habrá overflow


Operac. con nºs
n s codific. en complemento a dos Unidades aritmético
lógicas
Ejercicios: estudie si puede haber overflow Operaciones:

Ejercicio 1: Suponiendo que sumamos con un Aritméticas:
sumador binario de 4 bits dos números de 4 A4
bit codificados
bits difi d en complemento
l t a dos.
d A3
4
Suma/Resta
A2
A1 3 Incremento/Decremento
sumad. 2
Ejercicio 2: Con un circuito que dados dos binario 1
Lógicas
Ló i (no
( hay
h acarreo, operación
ió bit a bit):
bit)
B4
4 bits
b
números A’ y B’ de tres bits codificados en B3
B2 C4
complemento a dos y utilizando un sumador B1 Operandos sin modificar
binario de 4 bits (y puertas lógicas) realiza: C0 AND/NOR/XOR/NOT
a) A’-B’
Combinaciones
b)) A’+B’ o A’-B’ en función de un bit S/R:
- si S/R =0 se hace suma (A’+B’) y Combinación de aritméticas y lógicas
- si S/R =1 se hace resta (A’-B’)
Nota.- En ambos ejercicios el resultado se obtiene en 4 bits en 4 3 2 1

Aritmética binaria
Unidades aritmético
lógicas comerciales
UAL con nºs de 4 bits
operandos resultado
UAL
entradas de
selección de
operación
¡Recuerde!: operando con números

p
codificados en complemento a dos:
F[3 0] 0000
F[3..0]=0000
Lógicas Aritmét.
¡Ojo! A menos B A más ( B ) A B 1

PLUS CN
LIMPIAR
PREESTABLECER
F[3..0]=1111
F[3..0] 1111
ED- Tema 2 55
Aritmética binaria
Introducción a la multiplicación
Se puede hacer sumando el multiplicando

t t veces como ell multiplicador
tantas lti li d iindique
di
Para multiplicar POR DOS un número
binario o codificado en complemento a dos
ĺ meter un cero por la derecha
Hay
y circuitos multiplicadores
p comerciales
ED- Tema 2 56

(12/09/2013)

Índice
Cuestión 1 .......................................................................................................................................................... 3
Cuestión 2 .......................................................................................................................................................... 5
Cuestión 3 .......................................................................................................................................................... 6
Cuestión 4 .......................................................................................................................................................... 7
Cuestión 5 .......................................................................................................................................................... 9
Cuestión 6 ....................................................................................................................................................... 10
Cuestión 7 ....................................................................................................................................................... 11
Cuestión 8 ....................................................................................................................................................... 12
Cuestión 9 ....................................................................................................................................................... 13
Cuestión 10 .................................................................................................................................................... 14
Cuestión 11 .................................................................................................................................................... 16
Cuestión 12 .................................................................................................................................................... 17
Cuestión 13 .................................................................................................................................................... 18
Cuestión 14 .................................................................................................................................................... 19
Cuestión 15 .................................................................................................................................................... 20
Cuestión 16 .................................................................................................................................................... 21
Cuestión 17 .................................................................................................................................................... 22
Cuestión 18 .................................................................................................................................................... 23
Cuestión 19 .................................................................................................................................................... 24
Cuestión 20 .................................................................................................................................................... 25
Cuestión 21 .................................................................................................................................................... 26
Cuestión 22 .................................................................................................................................................... 27
Cuestión 23 .................................................................................................................................................... 28
Nota. En los problemas donde aparezcan circuitos integrados específicos (74LS138 etc.) sin la
tabla de verdad que los describe, el alumno deberá ayudarse de las hojas de características
(datasheets) de los mismos (fácilmente localizables a través de Internet) para corroborar cómo
funcionan (fundamentalmente, a través de la tabla de verdad del componente).

Cuestión 1
El circuito de la Figura 1.1 pertenece a un sistema de acceso para usuarios autorizados a escribir
información en dispositivos. El sistema completo incluye cuatro áreas con cuatro dispositivos
cada una de ellas, aunque en la figura se muestra únicamente la conexión al área 2. La entrada
del sistema es un código de 12 bits [D11..D0] según se muestra en la Tabla 1.1. Cada usuario
tiene, en cada área, dispositivos permitidos para él, tal y como se indica en la Tabla 1.2. Para que
un usuario pueda escribir información en su/s dispositivo/s permitido/s debe activarse el área
correctamente mediante la señal SSi, y el usuario debe introducir su código de usuario.

D11..D0 Acceso a dispositivos Área 2 (Hex.)
Código de
D11..D8 D7..D4 D3..D0 Usuario Dispositivo
usuario
Código de
Código de
Activación de Info. 1 6h Disp 2
usuario
área
Tabla 1.1 2 2h Disp 1 y Disp 3
3 8h Disp 4
4 Ah Disp 4
Tabla 1.2
D[11..0]

D4
D8 Disp 1 Info

D5 4
G2B Y0

D6
Y1
D7
A Y2 G
B Y3

C Y4 Disp 2 Info

D8 4
74LS257 Y5

D9
1Y
G1 Y6

D10 SS1
D11 1A

G2A Y7 G
2Y
1B SS2 74LS138

2A Disp 3 4 Info
D9
2B
3Y SS3

3A
4Y
D10 3B SS4 G
D11
4A
4B Disp 4 Info
OE S
4
G
Activación de
área Área 2

Figura 1.1
1) Escriba el código de [D11..D0] para el siguiente caso: se introduce uno de los códigos de
activación válidos para el área 2 (el código 8h) y el usuario 4 escribe la información Ch.

D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0
2) Empleando el menor número posible de puertas lógicas adicionales, complete las conexiones
en el circuito mostrado a continuación para que el sistema de acceso a los dispositivos del
área 2 funcione de la forma descrita en el enunciado y en la Figura 1.1. Cada dispositivo se
habilita mediante una señal G .

D4 Disp1
D8
D5 G2B Y0 G
Y1
D6 A Y2 Disp2
G
B Y3
D7 C Y4
Disp3
SS2 G1
Y5
G
Y6
G2A Y7
Disp4
74LS138 G

3) Para habilitar el área 2 debe activarse correctamente la señal SS2, implementada en el
bloque de activación de área de la forma: SS 2 = D11 ⋅ D10 ⋅ D9 + D11 ⋅ D9 + D11 ⋅ D10 ⋅ D9 .
Complete las conexiones del circuito mostrado a continuación para que active correctamente
el área 2 del esquema de la Figura 1.1, sin emplear ningún elemento adicional. Indique qué
códigos de activación son válidos.

74LS257
SS1
1A 1Y
1B SS2
2A 2Y
2B SS3
3A 3Y
3B SS4
4A 4Y
4B
OE S

Códigos de activación válidos (D11 D10 D9 D8):
Cuestión 2
1) A partir de decodificadores 2 a 4, cuya tabla de funcionamiento se adjunta, obtenga un
decodificador 4 a 16 con una entrada de habilitación G activa a nivel bajo, entradas de
selección (D, C, B, A) activas a nivel alto, y salidas Y[15 : 0] activas a nivel bajo. Si es
necesario utilice inversores y/o otro decodificador 2 a 4.
A Y0
B Y1
Y2
G Y3

A Y0
B Y1
Y2
G Y3
A Y0
B Y1
Y2
G Y3
A Y0
B Y1
Y2
G Y3

2) Con el decodificador obtenido en el apartado anterior, diseñe un sistema combinacional de
16 entradas (A[15:0]) y 5 salidas ( CS[4 : 0] ), de manera que cada salida se active a nivel bajo
para el margen de combinaciones binarias de entrada indicado en la tabla siguiente:
Nota: Si es necesario puede emplear puertas NAND de cualquier número de entradas.

A[15:0] (hex)
Decodificador 4 a 16
Inicial Final Salida activa
A0 A Y0 CS0
A1 B Y1 CS1
A2 C Y2 CS2
0000H 07FFH CS0 A3 D Y3 CS3
A4 Y4 CS4
A5 Y5
0800H 17FFH CS1 A6 Y6
A7 Y7
A8 Y8
A9 Y9
1800H 37FFH CS2 A10 Y10
A11 Y11
A12 Y12
5800H 5FFFH CS3 A13
G
Y13
A14 Y14
A15 Y15
7000H 7FFFH CS4
Cuestión 3
Basándose en el dispositivo doble multiplexor de 4 canales, cuya tabla de funcionamiento se
adjunta, se pide:
1) Realice la función S=f(d,c,b,a)= (d ⋅ c ⋅ b ⋅ a ) + (c ⋅ b ⋅ a ) + (d ⋅ b ⋅ a ) mediante un multiplexor y
tres puertas NAND de dos entradas.

2C3 2Y
2C2
2C1
2C0
1Y
1C3
1C2
1C1
1C0
2G
1G
B A
2) Realice con el mínimo número de multiplexores anteriores un multiplexor de dos datos (A y
B) de 4 bits con patilla de inhibición (I) activa a nivel alto. Especifique la asignación de los
bits de entradas y salida así como sus pesos.

Cuestión 4
Diseñe un decodificador 4:16 con entradas, salidas y entrada de habilitación (E) activas a nivel
alto a partir de dos circuitos decodificadores 3:8, un comparador de 4 bits y las puertas básicas
que considere necesarias (justifique la respuesta). Indique claramente la localización de las
entradas y las salidas del sistema total y las conexiones entre los circuitos.

S0
S1
E0

E1 Cto. a
E2 diseñar
E3
S14

E S15

Decod. Y0
Y1
A3 COMP.
COMP. A Y2
A2 B Y3
A1 A<Bout C Y4
A0

A>Bout Y5
B3 Y6

B2 A=Bout Y7
B1 G2A G2B G1
B0
A<Bin A>Bin A=Bin

Decod. Y0

Y1

A Y2
B Y3
Y4
C
Y5
Y6
Y7
G2A G2B G1
Comparador
Tabla funcionamiento circuitos decodificadores 3:8
Cuestión 5
Dado el circuito de la siguiente figura, compuesto por un decodificador y un multiplexor, en el
que las variables de entrada son “a” (LSB) y “d” (MSB), determínese:
1
15 Y0 2
A Y1 3
14 Y2 4 1
B Y3 5 2
7 13 Y4 6 6
E C Y5 7 4
4 12 Y6 9 5
Salida
1 2 3 I0 5 D Y7 10 7440
2 I1 Z Y8 11
7404 I2 Y9
1
15 I3 7442A
14 I4 6
13 I5 Z
12 I6
I7
a 11
10 S0
b 9 S1
c S2
d 74151A
1) Obtener la función canónica de salida.

2) Simplificar por Karnaugh dicha función.

3) Implemente la función utilizando puertas NOR de dos entradas.

Cuestión 6
A partir del circuito combinacional diseñado en la Figura 2.1.
Figura 2.1
1) (a) Obtenga la expresión algebraica de x como suma de minterms.

(b) Obtenga la expresión simplificada al máximo de x

2) Complete la siguiente tabla de verdad.
A B C D X Q3 Q2 Q1 Q0
0 0 0 0
0 0 0 1
0 0 1 0
0 0 1 1
0 1 0 0
0 1 0 1
0 1 1 0
0 1 1 1
1 0 0 0
1 0 0 1
1 0 1 0
1 0 1 1
1 1 0 0
1 1 0 1
1 1 1 0
1 1 1 1
Tema 2, Enunciados 10
Problemas de Electrónica Digital
Cuestión 7
1) Complete el circuito de la figura 2.1 para que funcione como un conversor Gray (G2 G1 G0) a
binario natural (B2 B1 B0) de 3 bits, empleando los decodificadores 2:4 y el codificador con
prioridad genérico 10 a 4, así como los inversores que considere necesarios.
Nota: Para indicar la conexión entre las salidas de los decodificadores y las entradas del
codificador, escriba en cada cuadro el número de entrada a la que iría conectada.
0
G0 A0 O0 Gray Binario
A1 O1 1
G1 O2 0 0 0 0 0 0 0
E O3 2 1 0 0 1 0 0 1
G2 2 B0 0 1 1 0 1 0
3 3 Z0
4 Z1 B1 0 1 0 0 1 1
4 5 Z2 1 1 0 1 0 0
6 Z3 B2
5 1 1 1 1 0 1
7
8 1 0 1 1 1 0
A0 O0 6 9 1 0 0 1 1 1
A1 O1
O2 7 Codificador 10 a 4
E O3
8
9
Figura 2.1. Conversor de Gray a Binario 3 bits.
2) A partir de un codificador con prioridad 8:3 (74ls148) y las puertas lógicas necesarias,
complete el circuito siguiente para que funcione como el codificador con prioridad 10 a 4 con
entradas y salidas activas a nivel bajo del apartado anterior.
Z0
0 0 A0
1 1 A1 Z1
2 2 A2 Z2
3 3 Z3
4 4 GS
5 5
6 6
7 7
8
9 EI EO
74LS148
Circuito codificador con prioridad 8:3
Circuito decodificador 2 a 4

Cuestión 8
A partir del circuito de la Figura 2.1, se pide:

Figura 2.1

1) Sabiendo que F = C DA + C DAB + CDB + CDB . Complete, con una única puerta, la zona
punteada.

2) Obtenga la función simplificada de F.

3) Complete la siguiente tabla.
A B C D F H I J
0 1 1 0
0 0 1 1

MUX 7485

S1 S0 Q
0 0 I0
0 1 I1
1 0 I2
1 1 I3

Cuestión 9
El circuito de la Figura 2.1 corresponde con un sistema de selección de tres dispositivos
(Devicei). Las líneas de entrada A[5:0] se utilizan para seleccionar cada dispositivo activando su
entrada CSi a nivel bajo.

Figura 2.1. Circuito de selección.
Se pide:
1) Complete la siguiente tabla, indicando qué dispositivo se activa en función de la combinación
de las líneas de entrada A[5:0].
Dispositivo
A[5:0]
seleccionado
100000
000100
001000
000111
001011
010011
101100

2) Indique razonadamente con cuántas combinaciones binarias diferentes de las líneas de
entrada se puede seleccionar cada dispositivo.

7485
DEMUX
I S1 S0 /Q3 /Q2 /Q1 /Q0
0 x x 1 1 1 1

1 0 0 1 1 1 0

1 0 1 1 1 0 1
1 1 0 1 0 1 1
1 1 1 0 1 1 1

Cuestión 10
En la figura 2.1 se muestran los elementos del sistema de apertura de la puerta de un garaje. El
mando a distancia dispone de dos interruptores, sw1 y sw2, cada uno de los cuales puede
configurarse manualmente en tres posiciones, de manera que se transmite el código C[3..0]
configurado. Con sw1 se codifican C3 C2, y con sw2 C1C0, de la forma indicada en la tabla para
cada una de las tres posiciones de ambos interruptores. La puerta se abre al activar con un nivel
bajo la señal AP del motor de apertura de puerta, MAP. Esto debe producirse cuando el código
transmitido coincide con el código seleccionado en P[3..0], o bien cuando la célula fotoeléctrica
CF se activa enviando un nivel bajo en F.
Figura 2.1
1) Al configurar cada interruptor en una posición se genera un nivel alto en su terminal
correspondiente (swi_c, swi_b ó swi_a) y el código C[3..0] se activa al pulsar P, que genera un
nivel bajo en Act. Cuando cesa la pulsación el código es 1111.
(a) Dada la configuración del sistema en la figura 2.1: indique en qué posiciones se deben
configurar los interruptores para que funcione el sistema de apertura. Añada una breve
explicación.
(b) Sin emplear ningún componente adicional, complete las conexiones en el siguiente
circuito para obtener correctamente el código C[3..0]. Indique claramente en qué puntos se
obtiene dicho código.

2) Realice las conexiones oportunas en el circuito mostrado a continuación para que el MAP se
active correctamente de la manera explicada en el enunciado. Emplee el mínimo nº de
puertas NOR.

74ls85
Cuestión 11
Se dispone de un sistema de movimiento del faro de un automóvil. Mediante un pulsador se
envía un comando, de cuatro posibles: arriba (U), abajo (D), derecha (R) e izquierda (L), que son
codificados en 4 bits, D3 D2 D1 D0, de la siguiente forma:

Arriba: 1101 Abajo: 1110 Derecha: 0111 Izquierda: 1011 Ninguno activo: 1111

1) En la Figura 2.1, el circuito para codificar el comando de movimiento se realiza con dos
codificadores de 4 a 2 con entrada de habilitación activa a nivel alto y salidas activas a nivel
bajo. Al actuar sobre cada una de las cuatro posiciones del pulsador, se genera un nivel alto
en su terminal correspondiente (U, D, R ó L) permaneciendo el resto a nivel bajo, no
pudiéndose producir la pulsación simultánea en dos posiciones diferentes del mismo.
Conecte los terminales del pulsador para que se codifique correctamente el comando de
movimiento en D3..D0. Para ello emplee únicamente dos puertas lógicas, de dos entradas,
adicionales.
U1
2
3 I0 4 D3
5 I1 W1
6 I2 7 D2
U I3 W0
15
EN
L R U1
74LS158
2
3 I0 4 D1
5 I1 W1
I2
D 6
I3 W0
7 D0
15
EN
74LS158
Figura 2.1
2) Realice las conexiones en la figura de debajo para que se ilumine el display de la forma
indicada con el código D3...D0, añadiendo únicamente las resistencias necesarias. Además
calcule razonadamente el valor de las resistencias empleadas para que se ilumine el
segmento con la máxima intensidad posible. DATOS: Codificadores: VOLmax=0.3V,
IOLmax=15mA. Display: ánodo común (AC), IFmin=8mA, IFmax=20mA, VF=1V. Vcc=5V.
NOTA: Suponga que las entradas de los codificadores están correctamente conectadas al resto
del circuito de codificación.

U1 a AC
2 b a
OFFPAGELEFT-L
b
I0 D3
3 4 c
OFFPAGELEFT-L
OFFPAGELEFT-L
5 I1
I2
W1 d
f
g
6 7 D2
OFFPAGELEFT-L I3 W0 e
OFFPAGELEFT-L
15 f e c
EN
74LS158 g
U1 d
2 Sin
OFFPAGELEFT-L I0 D1
Derecha Izquierda pulsación
3 4
OFFPAGELEFT-L I1 W1 Arriba Abajo
5
OFFPAGELEFT-L I2 D0
6 7
OFFPAGELEFT-L I3 W0
15
OFFPAGELEFT-L EN
74LS158
ILUMINACIÓN DEL DISPLAY
Cuestión 12
Considerar dos palabras de 4 bits a = a3 a2 a1 a0 y b= b3 b2 b1 b0.

1) Con un comparador y las puertas necesarias, diseñar sobre la figura 1 un circuito que
produzca una salida G=1 cuando se cumplan al mismo tiempo las siguientes condiciones:
a1 = b2 ; a 2 = b3 ; a 3 = b0 ⊕ b2 .
A0
A1
A2
A3

B0 COMP. O A>B
B1 O AB
IA<B
IA=B
Figura 1

2) Implementar la función G anterior con puertas XOR y puertas NAND.

Comparador

Cuestión 13
Se desea realizar un circuito digital combinacional que visualice un número. Dicho circuito, en el
que faltan conexiones y componentes, se muestra en la figura 1.

Figura 1. Circuito digital combinacional.
El circuito dispone de un TECLADO que proporciona un nivel bajo (0 lógico) cuando se pulsa una
tecla. El circuito debe visualizar en el display la tecla pulsada si ésta es mayor que 4, y ‐1 cuando
no lo es o bien no se pulsa ninguna tecla.
Se pide:
1) Justifique el display elegido y realice todas las conexiones necesarias en el circuito de la
figura 1 para que funcione según se explica en el enunciado y sabiendo que se dispone de un
buffer (seguidor o inversor) ideal para el circuito que controla el bit de signo. Justifique la
respuesta.

Cuestión 14
Se desea implementar la operación R=(X‐2⋅Y) con dos operandos enteros X e Y de 7 y 6 bits
respectivamente (X6, …, X0), (Y5, …, Y0), expresados en C2. El resultado de la operación se obtiene
en R de 8 bits (R7, …, R0) también en C2. Para realizar esta operación se dispone del circuito de la
Figura 2.1, que consta de dos ALUs 74LS382, cuya tabla de funcionamiento se muestra en las
características anexas.

Figura 2.1
1) Realice las conexiones necesarias en el circuito de la Figura 2.1 para que funcione de la
manera descrita, sin emplear elementos adicionales, y evitando desbordamiento. Etiquete
claramente los pines asociados con los dos operandos (X6, …, X0), (Y5, …, Y0) y con el
resultado (R7, …, R0).

2) Indique razonadamente el margen de valores posibles para R, y justifique que no se produce
desbordamiento.

Cuestión 15
El circuito de la Figura 2.1 recibe dos datos de 4 bits. El dato X viene codificado en complemento
a 2, y el Y en BCD exceso 3, cuyo código se muestra en la tabla adjunta. En la salida del circuito, F,
se pretende obtener el resultado de la operación en binario natural F=|X| mas Y. Responda
justificadamente a los siguientes apartados:
BCD Exceso 3
SUMADOR 1
BCD
Dec.
X0
A1 S1
X1
A2
A3
S2
S3
ex. 3
A4 S4
0 0011
B1
X2
B2
B3
1 0100
F0
X3
B4 A0
A1
F0
F1
F1
F2
2 0101
3 0110
C0 C4 A2 F2 F3
A3 F3
7483
B0
B1 4 0111
5 1000
B2
B3
Y0 OV
CN
CN+4 6 1001
SUMADOR 2
Y1
S0
7 1010
A1 S1
Y2 A2
A3
S2
S3
S1
S2 8 1011
Y3
A4 S4
74382 9 1100

B1
B2
B3
B4

C0 C4
7483
Figura 2.1. Circuito aritmético.

1) Realice las conexiones de los datos de entrada con los sumadores de manera que en la salida
del SUMADOR 1 de obtenga el módulo del dato X, y en la salida del SUMADOR 2 el dato Y en
binario natural. Utilice el mínimo número de puertas lógicas necesarias.

2) Realice las conexiones de la ALU para que en su salida se obtenga el resultado pretendido.

3) En caso de que se produzca desbordamiento en la ALU, indique una posible solución
ampliando el número de bits.

Cuestión 16
El circuito de la figura 1.1 representa en un diplay de siete segmentos el resultado de la suma (o
resta) de dos números A y B de tres bits codificados en C2. En el caso de que el resultado sea
negativo, únicamente se encenderá el led del punto.
VCC
R DISPLAY
A0 10 9 S1 7 13 4
a b c d e f g
A1 8 A1 S1 6 S2 1 1 A 12 5
BS_A 3 A2 S2 2 S3 2 2 B 11 9
BS_A 1 A3 S3 15 BS 6 4 C 10 7
A4 S4 4 8 D 9 6
N_B0 11 5 BI/RBO E 15 2
1 7 B1 3 RBI F 14 1
3 4 B2 LT G
B0 2 16 B3
SN74LS47
10
B4
13 14
C0 C4
74LS83
4
6 N_B1
B1 5
9
8 N_BS_B
BS_B 10
S/R

Figura 1.1. Sistema combinacional.
Se pide:

1) Utilizando únicamente puertas NAND de dos entradas y resistencias (no es preciso que
calcule el valor de las mismas) complete las conexiones sobre el circuito de la figura 1.1 de
forma que el sistema opere de acuerdo a la descripción del enunciado.

2) Suponiendo que el circuito opera adecuadamente, rellene la siguiente tabla donde se indican
los valores de los números que se introducen en A y B (primero el bit de mayor peso o bit de
signo) así como el estado del bit S/R:
Entrada Entrada Salida Carácter

Salida
A B S/R nº A nº B 7447 en el
7483
7483 7483 abcdefg display
011 010 0
100 101 0
100 001 1
Cuestión 17
Ciertos dispositivos electrónicos proporcionan información de salida utilizando un código
binario desplazado. En la siguiente tabla se muestra la codificación de números de 4 bits tanto
en binario desplazado como en complemento a dos.

Se pide:
1) Considerando la información mostrada en dicha tabla, diseñe el circuito que realice la
operación S = ‐N, donde N y S son dos números de 4 bits en binario desplazado. Para ello se
ha de emplear un sumador 74LS83 y el número de inversores que considere necesario.

Nota: suponga que N ∈ [‐7 7]

N0 S0
N1 S1
N2 S2
N3 S3
Cuestión 18
Con el circuito que aparece en la Figura 4.1, se desea realizar sobre dos números de 8 bits
codificados en C2 (A7....A0 y B7.....B0) las operaciones indicadas en la Tabla 4.1. El resultado de
la operación realizada se muestra en los bits R7....R0.
Tabla 4.1.
X Y Operación en C2
L L A and B
L H A más B
H L A menos B
H H A or‐exclusiva B

C
SS0
X
Circuito 1 SS1
Y SS2
B3..B0 A3..A0
B7..B4 A7..A4
15
16
18
17
19
15
16
18
17
19
7
6
5
2
4
1
3
7
6
5
2
4
1
3
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
CN
CN
74LS382 74LS382
CN+4
CN+4
OV
OV
F3
F2
F1
F0
F3
F2
F1
F0
12
11
12
11
9
8
9
8
CARRY OVF
R7..R4 R3..R0

Figura 4.1. Circuito realizado con ALU’s.
1) Diseñe a continuación el bloque nombrado como “Circuito 1” de la Figura 4.1, utilizando
puertas de cualquier tipo (máximo 4 puertas), sabiendo que la tabla de verdad del circuito
74LS382 se resume en la Tabla 4.2. Indique, asimismo, sobre las salidas SS2, SS1, SS0 y C su
relación lógica con las variables de entrada.
SS2 =
Tabla 4.2. Tabla de verdad de la ALU 74LS382.
S2 S1 S0 Cn Operación en C2

L L L X Clear SS1 =
L L H H B menos A
L H L H A menos B Y
L H H L A más B SS0 =
H L L X A or‐exclusiva B
H L H X A or B
H H L X A and B
H H H X Preset X
C=
2) Complete la siguiente tabla:

X Y A7......A0 B7......B0 R7......R0 CARRY OVF
(en hexadecimal) (en hexadecimal) (en hexadecimal)
L L 4F C3
L H 4F C3
H L 4F C3
H H 4F C3
Cuestión 19
Se desea diseñar un circuito que realice la operación R=4×(X‐Y) con una ALU de 8 bits cuyo
funcionamiento corresponde con el mostrado en la Tabla 3.1. Los operandos X e Y son números
de 4 bits codificados en complemento a 2.
Tabla 3.1. Funcionamiento de la ALU de 8 bits.
Selección Operación
S0 S1 S2
L L L Clear
L L H B más A
L H L B más A
L H H A más B
H L L A ⊕ B
H L H A + B
H H L A • B
H H H Preset
Se pide:
1) Complete, sobre la Figura 3.1, las conexiones necesarias para que el circuito resultante
realice la operación indicada.

X0 A0 F0 R0
X1 A1 F1 R1
X2 A2 F2 R2
X3 A3 F3 R3
A4 F4 R4
A5 F5 R5
A6 F6 R6
A7 F7 R7
Y0 B0
Y1 B1
Y2 B2
Y3 B3 Cn+8
B4 Ovr
B5
B6
B7
Cn
S0
S1
S2

Figura 3.1. ALU de 8 bits.
2) ¿Se puede producir desbordamiento? Justifique la respuesta.

Cuestión 20
Sobre el circuito de la Figura 3.2, realice y justifique las conexiones, añadiendo puertas lógicas y
resistencias que faltan (sin calcular sus valores), para que dado un código de entrada de 4 bits en
complemento a dos (D3 D2 D1 D0) se visualice en el display su valor decimal y su signo. Compruebe
el funcionamiento para los valores de entrada +6 y -1 en complemento a dos, obteniendo los códigos
en binario que aparecen en las entradas y a la salida del sumador.
SUMADOR
Código de entrada en A0
complemento a dos A1 S0 A a a
D0 A2 S1 B b b
D1 A3 C c c
S2
D2 D d d
B0 S3
D3 B1 e e
(signo) BI/RBO
B2 74LS83 RBI f f
B3 LT g g
C0 C4
74LS47 Bit Común
signo
Figura 3.2. Componentes y conexiones del circuito.
Código de Entrada A Entrada B Salida sumador

entrada sumador en sumador en en binario
binario binario
-1
6
Cuestión 21
Se desea implementar la operación: (X‐2Y) XOR (C) con dos operandos X, Y de 6 bits
(x5….x0;y5….y0), expresados en C2, y una variable C de 8 bits (C7….C0). El resultado intermedio
D= X‐2Y se obtiene en D, en 8 bits (D7..D0). El resultado final R=(X‐2Y) XOR (C), se tiene en R, en
8 bits (R7..R0). Para realizar esta operación se dispone del circuito de la figura 1, que consta de
dos sumadores 74ls83, y dos ALU’s.

13
16
11
10
13
16
11
10
4
8
C0
B4
B3
B2
B1
A4
A3
A2
A1
C0
B4
B3
B2
B1
A4
A3
A2
A1
74LS83 74LS83
C4
C4
S4
S3
S2
S1
S4
S3
S2
S1
14
15
14
15
2
9
COUT1
15
16
18
17
19
15
16
18
17
19
7
6
5
2
4
1
3
7
6
5
2
4
1
3
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
CN
CN
ALU ALU
CN+4
CN+4
OVR
OVR
F3
F2
F1
F0
F3
F2
F1
F0
Tabla de funcionamiento de la
14
13
12
11
14
13
12
11
ALU
9
8
9
8
Figura 1
1) Realice las conexiones necesarias en el circuito de la figura 1 para que funcione de la manera
descrita, empleando, únicamente, inversores. Indique claramente en qué terminales se
obtienen D y R.
2) Indique razonadamente:
(a) El margen de valores posibles para D.
(b) Si puede existir o no desbordamiento en D.

X5…X0 Y5…Y0 C (hex.) D7…D0 R7…R0 COUT1
001010 001011 B1
110010 001011 B1
Cuestión 22
Se desea implementar un sistema que realice la operación H=K·X+|Y| donde K es una variable
que puede valer 1 ó 2, y X e Y son variables que están expresadas en C2, siendo X un número de
3 bits e Y un número de 4 bits, a partir del esquema de bloques mostrado en la figura 3.1.
X2 X1 X0 Y3 Y2 Y1 Y0

4I1 3I1 2I1I 2I
1I1 4I0 3I0 2I0 1I0
S
M E
74HC157
4Y 3Y 2Y 1Y

B3 B2 B1 B0 A3 A2 A1 A0

74HC83 C0
C4 S3 S2 S1 S0
74HC157 Function table
C4 S3 S2 S1 S0 H4
A3 H3
B3
Detector/Corrector H2
OVR H1
H0

Figura 3.1. Esquema de bloques del sistema de cálculo de K·X+|Y|
1) Complete las conexiones necesarias sobre la figura 3.1 para obtener en S[3:0]=K·X+|Y|,
sabiendo que en B[3:0] se debe obtener el valor (K·X) (en el esquema, M es una señal digital
correspondiente a un nivel alto para K=2 y un nivel bajo para K=1). Para ello puede usar
exclusivamente un multiplexor cuádruple de dos entradas 74HC157 (cuya tabla de verdad
se incluye), un sumador completo de 4 bits 74HC83, y las puertas XOR que necesite.
2) Justifique razonadamente si puede producirse desbordamiento en la operación realizada
por el sumador 74HC83, y el rango de valores de la operación H=K·X+|Y|.

3) El bloque Detector/Corrector OVR, está compuesto por un módulo de detección de

desbordamiento y otro de corrección. Calcule la tabla de verdad de la señal de salida del módulo
de detección de desbordamiento F, que valdrá 1 si hay desbordamiento en la operación realizada
en el sumador, utilizando la tabla que aparece a continuación (indicando en ella la variable de
entrada que falta en la tercera columna). Calcule igualmente su expresión lógica simplificada,
teniendo en cuenta que el módulo de un número siempre es positivo.
B3 A3 F
F=
Cuestión 23
Se desea implementar un sistema que realice la operación H=máx(Y,Z)‐X donde Y y Z son dos
números binarios naturales de 3 bits, mayores o iguales que cero, X es un número binario de 3
bits expresado en C2 y el resultado H es un número binario de 5 bits en C2. La función máx()
devuelve el mayor valor de entre sus argumentos.
1) Justifique razonadamente si puede producirse desbordamiento en la operación

H[4:0]=máx(Y,Z)-X, y el rango de valores de la misma.

2) La implementación se hará a partir del esquema de bloques mostrado en la figura 3.1. Complete
las conexiones necesarias sobre dicha figura para obtener H[4:0] = máx(Y,Z)-X. Para ello puede
usar exclusivamente un multiplexor cuádruple de dos entradas 74HC157 (cuya tabla de verdad se
incluye), un comparador 74HC85 (cuya tabla de verdad se incluye), dos sumadores 74HC83 y las
puertas NOT que necesite.

Z2 Z1 Z0 Y2 Y1 Y0 X2 X1 X0

IA>B IA=B IAB QA=B QA<B E
4Y 3Y 2Y 1Y

B3 B2 B1 B0 A3 A2 A1 A0 B3 B2 B1 B0 A3 A2 A1 A0

74HC83 C0 74HC83 C0

C4 S3 S2 S1 S0 C4 S3 S2 S1 S0

H4 H3 H2 H1 H0
Figura 3.1. Esquema de bloques del sistema de cálculo de H=máx(Y,Z)‐X


(12/09/2013)
Índice
Ejercicios del Tema 2 ........................................................................................................................................ 2
Cuestión 1 .......................................................................................................................................................... 2
Cuestión 2 .......................................................................................................................................................... 4
Cuestión 3 .......................................................................................................................................................... 5
Cuestión 4 .......................................................................................................................................................... 6
Cuestión 5 .......................................................................................................................................................... 7
Cuestión 6 .......................................................................................................................................................... 9
Cuestión 7 ....................................................................................................................................................... 10
Cuestión 8 ....................................................................................................................................................... 11
Cuestión 9 ....................................................................................................................................................... 13
Cuestión 10 .................................................................................................................................................... 14
Cuestión 11 .................................................................................................................................................... 16
Cuestión 12 .................................................................................................................................................... 17
Cuestión 13 .................................................................................................................................................... 18
Cuestión 14 .................................................................................................................................................... 20
Cuestión 15 .................................................................................................................................................... 21
Cuestión 16 .................................................................................................................................................... 22
Cuestión 17 .................................................................................................................................................... 23
Cuestión 18 .................................................................................................................................................... 24
Cuestión 19 .................................................................................................................................................... 25
Cuestión 20 .................................................................................................................................................... 26
Cuestión 21 .................................................................................................................................................... 27
Cuestión 22 .................................................................................................................................................... 28
Cuestión 23 .................................................................................................................................................... 29
Nota.‐ Excepcionalmente, en algún apartado de las cuestiones es posible que exista más de una
solución. Verifique siempre que ante todas las combinaciones de las variables de entrada el
circuito funciona adecuadamente (salidas correctas)

Cuestión 1
El circuito de la Figura 1.1 pertenece a un sistema de acceso para usuarios autorizados a escribir
información en dispositivos. El sistema completo incluye cuatro áreas con cuatro dispositivos
cada una de ellas, aunque en la figura se muestra únicamente la conexión al área 2. La entrada
del sistema es un código de 12 bits [D11..D0] según se muestra en la Tabla 1.1. Cada usuario
tiene, en cada área, dispositivos permitidos para él, tal y como se indica en la Tabla 1.2. Para que
un usuario pueda escribir información en su/s dispositivo/s permitido/s debe activarse el área
correctamente mediante la señal SSi, y el usuario debe introducir su código de usuario.

D11..D0 Acceso a dispositivos Área 2 (Hex.)
Código de
D11..D8 D7..D4 D3..D0 Usuario Dispositivo
usuario
Código de
Código de
Activación de Info. 1 6h Disp 2
usuario
área
Tabla 1.1 2 2h Disp 1 y Disp 3
3 8h Disp 4
4 Ah Disp 4
Tabla 1.2
D[11..0]

D4
D8 Disp 1 Info

D5 4
G2B Y0

D6
Y1
D7
A Y2 G
B Y3

C Y4 Disp 2 Info

D8 4
74LS257 Y5

D9
1Y
G1 Y6

D10 SS1
D11 1A

G2A Y7 G
2Y
1B SS2 74LS138

2A Disp 3 4 Info
D9
2B
3Y SS3

3A
4Y
D10 3B SS4 G
D11
4A
4B Disp 4 Info
OE S
4
G
Activación de
área Área 2

Figura 1.1
1) Escriba el código de [D11..D0] para el siguiente caso: se introduce uno de los códigos de
activación válidos para el área 2 (el código 8h) y el usuario 4 escribe la información Ch.
2) Empleando el menor número posible de puertas lógicas adicionales, complete las conexiones
en el circuito mostrado a continuación para que el sistema de acceso a los dispositivos del
área 2 funcione de la forma descrita en el enunciado y en la Figura 1.1. Cada dispositivo se
habilita mediante una señal G .

3) Para habilitar el área 2 debe activarse correctamente la señal SS2, implementada en el
bloque de activación de área de la forma: SS 2 = D11 ⋅ D10 ⋅ D9 + D11 ⋅ D9 + D11 ⋅ D10 ⋅ D9 .
Complete las conexiones del circuito mostrado a continuación para que active correctamente
el área 2 del esquema de la Figura 1.1, sin emplear ningún elemento adicional. Indique qué
códigos de activación son válidos.
Una posible solución:
Cuestión 2
1) A partir de decodificadores 2 a 4, cuya tabla de funcionamiento se adjunta, obtenga un
decodificador 4 a 16 con una entrada de habilitación G activa a nivel bajo, entradas de
selección (D, C, B, A) activas a nivel alto, y salidas Y[15 : 0] activas a nivel bajo. Si es
necesario utilice inversores y/o otro decodificador 2 a 4.

2) Con el decodificador obtenido en el apartado anterior, diseñe un sistema combinacional de
16 entradas (A[15:0]) y 5 salidas ( CS[4 : 0] ), de manera que cada salida se active a nivel bajo
para el margen de combinaciones binarias de entrada indicado en la tabla siguiente:
Nota: Si es necesario puede emplear puertas NAND de cualquier número de entradas.

A[15:0] (hex)
Inicial Final Salida activa

0000H 07FFH CS0

0800H 17FFH CS1
1800H 37FFH CS2

5800H 5FFFH CS3

7000H 7FFFH CS4

Cuestión 3
1) Basándose en el dispositivo doble multiplexor de 4 canales, cuya tabla de funcionamiento se
adjunta, se pide:
2) Realice la función S=f(d,c,b,a)= (d ⋅ c ⋅ b ⋅ a ) + (c ⋅ b ⋅ a ) + (d ⋅ b ⋅ a ) mediante un multiplexor y
tres puertas NAND de dos entradas.

3) Realice con el mínimo número de multiplexores anteriores un multiplexor de dos datos (A y
B) de 4 bits con patilla de inhibición (I) activa a nivel alto. Especifique la asignación de los
bits de entradas y salida así como sus pesos.
Cuestión 4
Diseñe un decodificador 4:16 con entradas, salidas y entrada de habilitación (E) activas a nivel
alto a partir de dos circuitos decodificadores 3:8, un comparador de 4 bits y las puertas básicas
que considere necesarias (justifique la respuesta). Indique claramente la localización de las
entradas y las salidas del sistema total y las conexiones entre los circuitos.
C
B
A
C
B
A

Nota.‐ Existen soluciones sin hacer uso del comparador; por ejemplo, usando E3 para habilitar
un decodificador u otro (llevando E3 a G2A y G2B del decodificador de arriba y E3 negada a G2A
y G2B del de abajo). La señal de habilitación genérica E iría a las líneas G1 de ambos
decodificadores.
Decodificador 3:8
Comparador
Cuestión 5
Dado el circuito de la siguiente figura, compuesto por un decodificador y un multiplexor, en el
que las variables de entrada son “a” (LSB) y “d” (MSB), determínese:
1
15 Y0 2
A Y1 3
14 Y2 4 1
B Y3 5 2
7 13 Y4 6 6
E C Y5 7 4
4 12 Y6 9 5
Salida
1 2 3 I0 5 D Y7 10 7440
2 I1 Z Y8 11
7404 I2 Y9
1
15 I3 7442A
14 I4 6
13 I5 Z
12 I6
I7
a 11
10 S0
b 9 S1
c S2
d 74151A
1) Obtener la función canónica de salida.

2) Simplificar por Karnaugh dicha función.

3) Implemente la función utilizando puertas NOR de dos entradas.

Cuestión 6
A partir del circuito combinacional diseñado en la Figura 2.1.
Figura 2.1
1) (a) Obtenga la expresión algebraica de x como suma de minterms.

(b) Obtenga la expresión simplificada al máximo de x

2) Complete la siguiente tabla de verdad.
Cuestión 7
1) Complete el circuito de la figura 2.1 para que funcione como un conversor Gray (G2 G1 G0) a
binario natural (B2 B1 B0) de 3 bits, empleando los decodificadores 2:4 y el codificador con
prioridad genérico 10 a 4, así como los inversores que considere necesarios.
Nota: Para indicar la conexión entre las salidas de los decodificadores y las entradas del
codificador, escriba en cada cuadro el número de entrada a la que iría conectada.
2) A partir de un codificador con prioridad 8:3 (74ls148) y las puertas lógicas necesarias,
complete el circuito siguiente para que funcione como el codificador con prioridad 10 a 4 con
entradas y salidas activas a nivel bajo del apartado anterior.

Circuito codificador con prioridad 8:3
Circuito decodificador 2 a 4

Tema 2, Soluciones 10
Cuestión 8
A partir del circuito de la Figura 2.1, se pide:

Figura 2.1

1) Sabiendo que F = C DA + C DAB + CDB + CDB . Complete, con una única puerta, la zona
punteada.

2) Obtenga la función simplificada de F.


MUX 7485
S1 S0 Q
0 0 I0
0 1 I1
1 0 I2
1 1 I3
Cuestión 9
El circuito de la Figura 2.1 corresponde con un sistema de selección de tres dispositivos
(Devicei). Las líneas de entrada A[5:0] se utilizan para seleccionar cada dispositivo activando su
entrada CSi a nivel bajo.

Figura 2.1. Circuito de selección.
Se pide:
1) Complete la siguiente tabla, indicando qué dispositivo se activa en función de la combinación
de las líneas de entrada A[5:0].

2) Indique razonadamente con cuántas combinaciones binarias diferentes de las líneas de
entrada se puede seleccionar cada dispositivo.
DEMUX 7485
I S1 S0 /Q3 /Q2 /Q1 /Q0

0 x x 1 1 1 1
1 0 0 1 1 1 0
1 0 1 1 1 0 1
1 1 0 1 0 1 1
1 1 1 0 1 1 1

Cuestión 10
En la figura 2.1 se muestran los elementos del sistema de apertura de la puerta de un garaje. El
mando a distancia dispone de dos interruptores, sw1 y sw2, cada uno de los cuales puede
configurarse manualmente en tres posiciones, de manera que se transmite el código C[3..0]
configurado. Con sw1 se codifican C3 C2, y con sw2 C1C0, de la forma indicada en la tabla para
cada una de las tres posiciones de ambos interruptores. La puerta se abre al activar con un nivel
bajo la señal AP del motor de apertura de puerta, MAP. Esto debe producirse cuando el código
transmitido coincide con el código seleccionado en P[3..0], o bien cuando la célula fotoeléctrica
CF se activa enviando un nivel bajo en F.
Figura 2.1
1) Al configurar cada interruptor en una posición se genera un nivel alto en su terminal
correspondiente (swi_c, swi_b ó swi_a) y el código C[3..0] se activa al pulsar P, que genera un
nivel bajo en Act. Cuando cesa la pulsación el código es 1111.
(a) Dada la configuración del sistema en la figura 2.1: indique en qué posiciones se deben
configurar los interruptores para que funcione el sistema de apertura. Añada una breve
explicación.

(b) Sin emplear ningún componente adicional, complete las conexiones en el siguiente
circuito para obtener correctamente el código C[3..0]. Indique claramente en qué puntos se
obtiene dicho código.

2) Realice las conexiones oportunas en el circuito mostrado a continuación para que el MAP se
active correctamente de la manera explicada en el enunciado. Emplee el mínimo nº de
puertas NOR.
74ls85
Cuestión 11
Se dispone de un sistema de movimiento del faro de un automóvil. Mediante un pulsador se
envía un comando, de cuatro posibles: arriba (U), abajo (D), derecha (R) e izquierda (L), que son
codificados en 4 bits, D3 D2 D1 D0, de la siguiente forma:
Arriba: 1101 Abajo: 1110 Derecha: 0111 Izquierda: 1011 Ninguno activo: 1111

1) En la Figura 2.1, el circuito para codificar el comando de movimiento se realiza con dos
codificadores de 4 a 2 con entrada de habilitación activa a nivel alto y salidas activas a nivel
bajo. Al actuar sobre cada una de las cuatro posiciones del pulsador, se genera un nivel alto
en su terminal correspondiente (U, D, R ó L) permaneciendo el resto a nivel bajo, no
pudiéndose producir la pulsación simultánea en dos posiciones diferentes del mismo.
Conecte los terminales del pulsador para que se codifique correctamente el comando de
movimiento en D3..D0. Para ello emplee únicamente dos puertas lógicas, de dos entradas,
adicionales.

2) Realice las conexiones en la de debajo para que se ilumine el display de la forma indicada con
el código D3...D0, añadiendo únicamente las resistencias necesarias. Además calcule
razonadamente el valor de las resistencias empleadas para que se ilumine el segmento con la
máxima intensidad posible. DATOS: Codificadores: VOLmax=0.3V, IOLmax=15mA. Display:
ánodo común (AC), IFmin=8mA, IFmax=20mA, VF=1V. Vcc=5V.
NOTA: Suponga que las entradas de los codificadores están correctamente conectadas al resto
del circuito de codificación.
Cuestión 12
Considerar dos palabras de 4 bits a = a3 a2 a1 a0 y b= b3 b2 b1 b0.

1) Con un comparador y las puertas necesarias, diseñar sobre la figura 1 un circuito que
produzca una salida G=1 cuando se cumplan al mismo tiempo las siguientes condiciones:
a1 = b2 ; a 2 = b3 ; a3 = b0 ⊕ b2 .

Figura 1
2) Implementar la función G anterior con puertas XOR y puertas NAND.

Comparador

Cuestión 13
Se desea realizar un circuito digital combinacional que visualice un número. Dicho circuito, en el
que faltan conexiones y componentes, se muestra en la figura 1.

Figura 1. Circuito digital combinacional.
El circuito dispone de un TECLADO que proporciona un nivel bajo (0 lógico) cuando se pulsa una
tecla. El circuito debe visualizar en el display la tecla pulsada si ésta es mayor que 4, y ‐1 cuando
no lo es o bien no se pulsa ninguna tecla.
Se pide:
1) Justifique el display elegido y realice todas las conexiones necesarias en el circuito de la
figura 1 para que funcione según se explica en el enunciado y sabiendo que se dispone de un
buffer (seguidor o inversor) ideal para el circuito que controla el bit de signo. Justifique la
respuesta.

Cuestión 14
Se desea implementar la operación R=(X‐2⋅Y) con dos operandos enteros X e Y de 7 y 6 bits
respectivamente (X6, …, X0), (Y5, …, Y0), expresados en C2. El resultado de la operación se obtiene
en R de 8 bits (R7, …, R0) también en C2. Para realizar esta operación se dispone del circuito de la
Figura 2.1, que consta de dos ALUs 74LS382, cuya tabla de funcionamiento se muestra en las
características anexas.

Figura 2.1
1) Realice las conexiones necesarias en el circuito de la Figura 2.1 para que funcione de la
manera descrita, sin emplear elementos adicionales, y evitando desbordamiento. Etiquete
claramente los pines asociados con los dos operandos (X6, …, X0), (Y5, …, Y0) y con el
resultado (R7, …, R0).

2) Indique razonadamente el margen de valores posibles para R, y justifique que no se produce
desbordamiento.
Cuestión 15
El circuito de la Figura 2.1 recibe dos datos de 4 bits. El dato X viene codificado en complemento
a 2, y el Y en BCD exceso 3, cuyo código se muestra en la tabla adjunta. En la salida del circuito, F,
se pretende obtener el resultado de la operación en binario natural F=|X| mas Y. Responda
justificadamente a los siguientes apartados:

Figura 2.1. Circuito aritmético.
1) Realice las conexiones de los datos de entrada con los sumadores de manera que en la salida
del SUMADOR 1 de obtenga el módulo del dato X, y en la salida del SUMADOR 2 el dato Y en
binario natural. Utilice el mínimo número de puertas lógicas necesarias.
Una posible solución se muestra sobre la figura.
2) Realice las conexiones de la ALU para que en su salida se obtenga el resultado pretendido.

3) En caso de que se produzca desbordamiento en la ALU, indique una posible solución
ampliando el número de bits.
Cuestión 16
El circuito de la figura 1.1 representa en un diplay de siete segmentos el resultado de la suma (o
resta) de dos números A y B de tres bits codificados en C2. En el caso de que el resultado sea
negativo, únicamente se encenderá el led del punto.

Se pide:

1) Utilizando únicamente puertas NAND de dos entradas y resistencias (no es preciso que
calcule el valor de las mismas) complete las conexiones sobre el circuito de la figura 1.1 de
forma que el sistema opere de acuerdo a la descripción del enunciado.

2) Suponiendo que el circuito opera adecuadamente, rellene la siguiente tabla donde se indican
los valores de los números que se introducen en A y B (primero el bit de mayor peso o bit de
signo) así como el estado del bit S/R:

Cuestión 17
Ciertos dispositivos electrónicos proporcionan información de salida utilizando un código
binario desplazado. En la siguiente tabla se muestra la codificación de números de 4 bits tanto
en binario desplazado como en complemento a dos.

Se pide:
1) Considerando la información mostrada en dicha tabla, diseñe el circuito que realice la
operación S = ‐N, donde N y S son dos números de 4 bits en binario desplazado. Para ello se
ha de emplear un sumador 74LS83 y el número de inversores que considere necesario.

Nota: suponga que N ∈ [‐7 7]

Cuestión 18
Con el circuito que aparece en la Figura 4.1, se desea realizar sobre dos números de 8 bits
codificados en C2 (A7....A0 y B7.....B0) las operaciones indicadas en la Tabla 4.1. El resultado de
la operación realizada se muestra en los bits R7....R0.
Tabla 4.1.
X Y Operación en C2
L L A and B
L H A más B
H L A menos B
H H A or‐exclusiva B

C
SS0
X
Circuito 1 SS1
Y SS2
B3..B0 A3..A0
B7..B4 A7..A4
15
16
18
17
19
15
16
18
17
19
7
6
5
2
4
1
3
7
6
5
2
4
1
3
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
S2
S1
S0
B3
B2
B1
B0
A3
A2
A1
A0
CN
CN
74LS382 74LS382
CN+4
CN+4
OV
OV
F3
F2
F1
F0
F3
F2
F1
F0
12
11
12
11
9
8
9
8
CARRY OVF
R7..R4 R3..R0

Figura 4.1. Circuito realizado con ALU’s.
1) Diseñe a continuación el bloque nombrado como “Circuito 1” de la Figura 4.1, utilizando
puertas de cualquier tipo (máximo 4 puertas), sabiendo que la tabla de verdad del circuito
74LS382 se resume en la Tabla 4.2. Indique, asimismo, sobre las salidas SS2, SS1, SS0 y C su
relación lógica con las variables de entrada.

Nota. En la columna “CARRY” y “OVF” (overflow) la respuesta “−“ (guión) significa que en estos casos el

nivel de salida no importa, o es irrelevante, por estar haciendo operaciones lógicas con los operandos.
Cuestión 19
Se desea diseñar un circuito que realice la operación R=4×(X‐Y) con una ALU de 8 bits cuyo
funcionamiento corresponde con el mostrado en la Tabla 3.1. Los operandos X e Y son números
de 4 bits codificados en complemento a 2.
1) Complete, sobre la Figura 3.1, las conexiones necesarias para que el circuito resultante
realice la operación indicada.

2) ¿Se puede producir desbordamiento? Justifique la respuesta.

Por lo tanto, no se produce desbordamiento.
Cuestión 20
Sobre el circuito de la Figura 3.2, realice y justifique las conexiones, añadiendo puertas lógicas y
resistencias que faltan (sin calcular sus valores), para que dado un código de entrada de 4 bits en
complemento a dos (D3 D2 D1 D0) se visualice en el display su valor decimal y su signo. Compruebe
el funcionamiento para los valores de entrada +6 y -1 en complemento a dos, obteniendo los códigos
en binario que aparecen en las entradas y a la salida del sumador.
Cuestión 21
Se desea implementar la operación: (X‐2Y) XOR (C) con dos operandos X, Y de 6 bits
(x5….x0;y5….y0), expresados en C2, y una variable C de 8 bits (C7….C0). El resultado intermedio
D= X‐2Y se obtiene en D, en 8 bits (D7..D0). El resultado final R=(X‐2Y) XOR (C), se tiene en R, en
8 bits (R7..R0). Para realizar esta operación se dispone del circuito de la figura 1, que consta de
dos sumadores 74ls83, y dos ALU’s.
1) Realice las conexiones necesarias en el circuito de la figura 1 para que funcione de la manera
descrita, empleando, únicamente, inversores. Indique claramente en qué terminales se
obtienen D y R.
2) Indique razonadamente:
(a) El margen de valores posibles para D.
(b) Si puede existir o no desbordamiento en D.
Cuestión 22
Se desea implementar un sistema que realice la operación H=K·X+|Y| donde K es una variable
que puede valer 1 ó 2, y X e Y son variables que están expresadas en C2, siendo X un número de
3 bits e Y un número de 4 bits, a partir del esquema de bloques mostrado en la figura 3.1.
2I1 1I1

1) Complete las conexiones necesarias sobre la figura 3.1 para obtener en S[3:0]=K·X+|Y|,
sabiendo que en B[3:0] se debe obtener el valor (K·X) (en el esquema, M es una señal digital
correspondiente a un nivel alto para K=2 y un nivel bajo para K=1). Para ello puede usar
exclusivamente un multiplexor cuádruple de dos entradas 74HC157 (cuya tabla de verdad
se incluye), un sumador completo de 4 bits 74HC83, y las puertas XOR que necesite.
2) Justifique razonadamente si puede producirse desbordamiento en la operación realizada
por el sumador 74HC83, y el rango de valores de la operación H=K·X+|Y|.

3) El bloque Detector/Corrector OVR, está compuesto por un módulo de detección de
desbordamiento y otro de corrección. Calcule la tabla de verdad de la señal de salida del módulo
de detección de desbordamiento F, que valdrá 1 si hay desbordamiento en la operación realizada
en el sumador, utilizando la tabla que aparece a continuación (indicando en ella la variable de
entrada que falta en la tercera columna). Calcule igualmente su expresión lógica simplificada,
teniendo en cuenta que el módulo de un número siempre es positivo.
Universid
dad de Alcaláá Departaamento de Ellectrónica
Cuesttión 23
Se deseaa implemenntar un sisteema que reaalice la operración H=m
máx(Y,Z)‐X d donde Y y Z son dos
números binarios n naturales dee 3 bits, may yores o iguaales que cero, X es un n número binaario de 3
presado en C2
bits exp C y el resuultado H es un número binario de 5 bits en C2. La funció
ón máx()
devuelv ve el mayor vvalor de enttre sus argum mentos.
1) Justtifique razzonadamentee si puedde produciirse desbordamiento en la operación

o
H[44:0]=máx(Y,Z Z)-X, y el raango de valorres de la misma.

2) La implementacción se hará a partir del esquema de bloques mostrado en la figura 3.1. Complete
C
las conexiones necesarias
n soobre dicha fiigura para ob
btener H[4:00] = máx(Y,Z
Z)-X. Para elllo puede
usarr exclusivam
mente un mulltiplexor cuádruple de do os entradas 74HC157 (cuuya tabla de verdad
v se
inclluye), un com
mparador 74H HC85 (cuya tabla de verrdad se incluyye), dos sum
madores 74HC C83 y las
pueertas NOT quue necesite.
Una
a posible solucción:
2I
2 1 1I1

t
74HC15
57 Function table
Tema 2, Soluciones 29 Problemass de Electróniica Digital
%LHVWDEOHV
,QWURGXFFLyQ
&LUFXLWROyJLFRTXH
(OHFWUyQLFD'LJLWDO 3XHGHPDQWHQHULQGHILQLGDPHQWHXQHVWDGROyJLFRVLHPSUH
\FXDQGRHOGLVSRVLWLYRHVWpDOLPHQWDGR
3HUPLWHPRGLILFDUVXHVWDGRH[WHUQDPHQWH
&ODVLILFDFLyQVHJ~QVLQFURQtD
%LHVWDEOHVDVtQFURQRV/RVFDPELRVHQODVDOLGDVH
SURGXFHQ VLHPSUH TXH KD\ XQ FDPELR HQ OD HQWUDGD
SURGXFHQVLHPSUHTXHKD\XQFDPELRHQODHQWUDGD
7HPD %LHVWDEOHVVtQFURQRV/RVFDPELRVHQODVDOLGDVHSURGXFHQ
,QWURGXFFLyQDORVVLVWHPDVVHFXHQFLDOHV FXDQGRVHDFWLYHODVHxDOGHVLQFURQLVPRUHORM→ VXHOHVHU
XQDVHxDOFXDGUDGD
%LHVWDEOHV 3RUQLYHOODWFKUHORM HQDEOH
3RUIODQFRIOLSIORSV
&ODVLILFDFLyQSRUIXQFLRQDOLGDG
56
'
-.

('± 7HPD ,QWURGXFFLyQDORVVLVWHPDVVHFXHQFLDOHV%LHVWDEOHV
%LHVWDEOHV %LHVWDEOHV
ËQGLFH ,QWURGXFFLyQ
,QWURGXFFLyQ 6LPERORJtDJHQHUDO\QRPHQFODWXUD
'
(VWXGLRGHELHVWDEOHV
%LHVWDEOH56DVtQFURQR (
%LHVWDEOH'VtQFURQRDFWLYRSRUQLYHO
%LHVWDEOH'VtQFURQRDFWLYRSRUIODQFR 'VtQFURQR
56DVtQFURQR
DFWLYRSRUQLYHODOWR
%LHVWDEOH -. VtQFURQR DFWLYR SRU IODQFR
%LHVWDEOH-.VtQFURQRDFWLYRSRUIODQFR
(QWUDGDVDVtQFURQDV
3DUiPHWURVWHPSRUDOHV
&RQILJXUDFLRQHVWtSLFDV
'VtQFURQR -.VtQFURQR
(MHPSORVGHFLUFXLWRVFRQELHVWDEOHV DFWLYRSRUIODQFRDVFHQGHQWH DFWLYRSRUIODQFRGHVFHQGHQWH
1RWD 'LVWLQWDVUHSUHVHQWDFLRQHVGHODVDOLGD4LQYHUWLGD414

4

('± 7HPD ,QWURGXFFLyQDORVVLVWHPDVVHFXHQFLDOHV%LHVWDEOHV ('± 7HPD ,QWURGXFFLyQDORVVLVWHPDVVHFXHQFLDOHV%LHVWDEOHV
,QWURGXFFLyQ ,QWURGXFFLyQ
7LSRVGHVLVWHPDVGLJLWDOHV 3DUDGHWHUPLQDUHOSUy[LPRQLYHODODVDOLGD4GH
&RPELQDFLRQDOHVDTXHOORVFLUFXLWRVFX\DVVDOLGDVHQXQ XQELHVWDEOHVHUiQHFHVDULR
GHWHUPLQDGRLQVWDQWHVRQIXQFLyQH[FOXVLYDPHQWHGHOYDORU
6DEHUHOYDORUGH72'$6VXVHQWUDGDVTXHVHH[WUDHGHORV
GHODVHQWUDGDVHQHVHLQVWDQWH(QWUDGDVLJXDOHVGDQOXJDU GDWRVGHOFLUFXLWRDSDUWLUGH
DODVPLVPDVVDOLGDV
FURQRJUDPDVRWDEODVTXHGHVFULEHQODHYROXFLyQ
(QWUDGDV &LUFXLWR 6DOLGDV WHPSRUDOGHODVVHxDOHVGHHQWUDGDV
FRPELQDFLRQDO
H[SUHVLRQHVDOJHEUDLFDV- . $⊕%«
6HFXHQFLDOHVDTXHOORVFLUFXLWRVHQORVTXHODVVDOLGDV
GHSHQGHQGHODVHQWUDGDVHQHOLQVWDQWHDFWXDO\HQORV &RQRFHUFXiOHUDHOHVWDGRSUHYLR4GHOELHVWDEOH
DQWHULRUHV7LHQHQPHPRULD(QWUDGDVLJXDOHVSXHGHQ
JHQHUDUVDOLGDVGLVWLQWDV
(QXQELHVWDEOHHQWUDGDVLJXDOHVSRGUiQJHQHUDU
(QWUDGDV 6DOLGDV
&LUFXLWR VDOLGDVGLVWLQWDVGHSHQGLHQGRGHOHVWDGRSUHYLR4
FRPELQDFLRQDO GHOPLVPR
%LHVWDEOHV

%LHVWDEOH56DVtQFURQRFRQSXHUWDV125 %LHVWDEOH'DFWLYRSRUIODQFR
6tPEROR\WDEODGHYHUGDG &RPSDUDFLyQGHELHVWDEOHDFWLYRSRUQLYHO\SRUIODQFR
ELHVW
6 5 4W 41W B Q1
D Q
1RFDPELD→ ODVW4W ODVW41W
64
5HVHW→ A E QN
541 6HW→ Q2
D Q
1
1RSHUPLWLGR→
LWLG
QN
CLK
ELHVW
VCC_CIRCLE
R Q $ ( &/.
&yGLJR9+'/
% ' '
Q <= R nor QN ;
QN <= S nor Q; 4
VCC_CIRCLE
QN 4
S
'DWR 4W 4W

%LHVWDEOH'DFWLYRSRUQLYHO'/$7&+ %LHVWDEOH-.DFWLYRSRUIODQFR
&yGLJR9+'/
/DVDOLGD4VLJXHDODHQWUDGD'YDOLGDGDFRQ( -.DFWLYRSRUIODQFR process (CLK)
begin
if CLK'event and CLK = '1' then
&yGLJR9+'/ - . &/. 4W 41W if J = '1' and K = '0' then
J Q Q <= '1';
( ' 4W 41W process (D, E)
4W 41W QN <= '0';
D Q begin K
if E = '1' then elsif J = '0' and K = '1' then
QN Q <= '0';
Q <= D; CLK QN <= '1';
E QN
; 4W 41W QN <= not D;
41W 4W elsif J = '1' and K = '1' then
end if;
end process; Con J y K ambas ; ; 4W 41W Q <= QN;
QN <= Q;
activadas: biestable ; ; 4W 41W end if;
conmuta al estado end if;
contrario (Q) del que tenía end process;
'DWR 4W
¢9DULDFLRQHVVL(VHxDO(IXHUDDFWLYDDQLYHOEDMR" 'DWR 4W

%LHVWDEOH'DFWLYRSRUIODQFR (QWUDGDVDVtQFURQDV
/DVDOLGD4VLJXHD'HQIODQFRVDFWLYRVGH&/. (QWUDGDVDVtQFURQDV3UHVHW \R&OHDU
6RQ SULRULWDULDV,JQRUDQ &yGLJR9+'/
&yGLJR9+'/
VHxDOHVGHVLQFURQLVPRUHORM
&/. ' 4W 41W process (CLK)
begin (QWUDGDVVtQFURQDVVyOR

D Q if CLK'event and CLK = '1' then IXQFLRQDUiQFXDQGRODV
Q <= D;
; 4W 41W QN <= not D; DVtQFURQDVHVWpQLQDFWLYDV
QN
CLK ; 4W 41W
end if;
end process;
(QWUH ODV DVtQFURQDV WDPELpQ
(QWUHODVDVtQFURQDVWDPELpQ
KDEUiSULRULGDG
PRESET: En cuanto se activa (a

0 y sin importar CLK) pone Q a 1
- 35
4
&/.
'DWR 4W 41
. &/
CLEAR: En cuanto se activa (a 1
¢9DULDFLRQHVVL&/.IXHVHDFWLYDHQORVIODQFRVGHVFHQGHQWHV" y sin importar CLK) pone Q a 0

(QWUDGDVDVtQFURQDV 3DUiPHWURVWHPSRUDOHV
&/.
(MHPSOR W 3DUiPHWURVWHPSRUDOHVHMWLSR'DFWLYRSRU
3 & 7LHPSR GH ³KROG´ PtQLPR WLHPSR SRVWHULRU DO IODQFR DFWLYR GH
W
35
&/. GXUDQWH HO TXH ORV QLYHOHV OyJLFRV GH ODV VHxDOHV GH HQWUDGD QR
3
GHEHQ FDPELDU
&/. W
' - .
&/
W
& 4
W
&/ 35 - . &/. 4W 41W &/ &/ 35
CLK
; ; ; ; ¡OJO!.- Observe cómo cuando las tHOLD tHOLD
; ; ; entradas asíncronas (CL y/o PR) están al
D
4W 41W nivel activo se ignoran los flancos y
entradas síncronas (J y K)

Q
¿Qué circuito usaría para activar el pin
41W 4W de CL al encender el circuito (conectar
; ; 4W 41W alimentación)?
¿Y para activar PR al encender?
; ; 4W 41W

3DUiPHWURVWHPSRUDOHV 3DUiPHWURVWHPSRUDOHV
3DUiPHWURVWHPSRUDOHVHMWLSR'DFWLYRSRU 3DUiPHWURVWHPSRUDOHVHMWLSR'DFWLYRSRU
5HWDUGRV GH SURSDJDFLyQ WLHPSR TXH WUDQVFXUUH GHVGH HO IODQFR 5HWDUGRVGHSURSDJDFLyQHQODVDOLGD4R41GHVGH
DFWLYR HQ &/. TXH SURGXFH XQD WUDQVLFLyQ HQ ODV VDOLGDV KDVWD TXH FDPELRHQ&/.
OD WUDQVLFLyQ WLHQH OXJDU 7LHPSRGH³VHWXS´ HQWU'DQWHVGHOIODQFRGH&/.
7LHPSRGH³KROG´ HQWU'GHVSXpVGHOIODQFRGH&/.
CLK
tpHL
D
tpLH

3DUiPHWURVWHPSRUDOHV &RQILJXUDFLRQHVWtSLFDVELHVWDEOH 7
3DUiPHWURVWHPSRUDOHVHMWLSR'DFWLYRSRU (OELHVWDEOHWLSR7IXQFLyQWRJJOH
7LHPSRGH³VHWXS´PtQLPRWLHPSRDQWHULRUDOIODQFRDFWLYRGH 7 &/. 4W 41W -4
&/.GXUDQWHHOTXHORVQLYHOHVOyJLFRVGHODVVHxDOHVGHHQWUDGDQR 74 4W 41W
GHEHQFDPELDU 41W 4W &/.
&/. 41 ; 4W 41W
CLK .41
; 4W 41W 7 %LHVW7DSDUWLUGH-.
tSU tSU
D &yGLJR9+'/
&/. process (CLK)
W
begin
7 if CLK'event and CLK = '1'
Q W
then
4 if T = '1' then
£££2-26LODHQWUDGDVGHXQELHVWDEOHFDPELDUDQMXVWRDOOOHJDUXQ W
Q <= QN;
IODQFRSDUDREWHQHUVXSUy[LPDVDOLGD4KDEUtDTXHPLUDUHOYDORUGH QN <= Q;
ODVHQWUDGDVLQPHGLDWDPHQWHDQWHVGHOIODQFRQXQFDGHVSXpVĺW68 end if;
'DWR 4W
Señalamos los flancos end if;
&/.
$OOOHJDUHOIODQFRDFWLYR activos si no lo estuvieran end process;
' DVXPLPRVTXH'
1RWD (QWRGRVORVHMHPSORVODVVHxDOHVFRQIRUPDVGHRQGDSLQWDGDVHQQHJURVRQGDWRV6HSLGHVDOLGDVELHVWDEOHV

&RQILJXUDFLRQHVWtSLFDV (MHPSORVGHFLUFXLWRVFRQELHVWDEOHV
4$ 4%
¡¡¡OJO!!! Conviene hallar las expresiones y,
- 4 generalmente, representar (aunque no lo &/. % = 4 $ Â& + 4 $ Â& &/. % = 4 $ ⊕ &
pidan) todas las entradas del biestable/s - 4 - 4
&/. que varíen (o no sean obvias) para &/. &/. - $ = .$ = -% = .% =
establecer mejor así cuál será su salida/s . 41 . 41
. 41 ELHVW$ ELHVW%
Conviene dibujar esta señal
- =' .=' (si no apareciese en el
cronograma la pondríamos)
Ya p
pintada &/.
W
&/. &
W 'DWRV W
Se comporta como biestable D 4$W
4%W 4$
W &/. ' 4W 41W W
&/.%
K =D W
W
; 4W 41W 4%
4 W
W ; 4W 41W

'DWR 4W &RQWDGRUDVtQFURQRDVFHQGHQWHGHVFHQGHQWHGHELWVPyGXOR

&RQILJXUDFLRQHVWtSLFDV (MHPSORVGHFLUFXLWRVFRQELHVWDEOHV
4$ 4% JA = K A =
'4 &/. ' 4W 41W JB = K B = QA ÂUD + QA ÂUD
- 4 - 4

&/. &/. &/.
¢IPi[ GH&/."
. 41 . 41 GHVGHTXHVHSURGXFHIODQFRDFWLYRHQ
41 ; 4W 41W &/.KDVWDTXHWRGDVODVVHxDOHVHVWiQ
ELHVW$ ELHVW%
; 4W 41W HVWDEOHVWUDVORVSRVLEOHVFDPELRV
GHELGRVDOIODQFR\VHSXHGHLQWURGXFLU
'DWRV 4$W 4%W
RWURIODQFRDFWLYR"
&/.
' = 41 W
I Pi[ =
8'
W
W S4 + W S$1' + W S25 + W VHWXS
&/.
W 4$
El biestable en cada flanco activo W
4 1RWD (OWKROG QRVHWLHQHHQFXHQWDSRU
pasará a tener en Q lo contrario de lo -% .%
W W VHUQRUPDOPHQWHPHQRUTXHHOWLHPSRGH
que tenía en el estado anterior (como SURSDJDFLyQGHOELHVWDEOHWS4 KDVWDXQ
biestable T con entrada T=1). WLHPSRWS4 GHVSXpVGHOIODQFRODVDOLGDGHO
4%
W ELHVWDEOHPDQWLHQHVXYDORU
'DWR 4W
Podríamos pintar D pero no es
necesario pues ya predecimos Q…
&RQWDGRUVtQFURQRDVFHQGHQWHGHVFHQGHQWHGHELWVPyGXOR

(MHPSORVGHFLUFXLWRVFRQELHVWDEOHV (MHPSORVGHFLUFXLWRVFRQELHVWDEOHV
4$ 4%
4 4
ELHVW JA = K A =
$PSOLDFLyQPLWDGFURQRJUHMDQWHULRUDIPi[
ELHVW
-4
-4 -4
'4 '4 JB = K B = QA ÂUD + QA ÂUD &/. &/.
. 41 . 41
&/. &/.
' = 41 ' = 41 &/. = &/.
41 &/.
41
8'
Útil pintar CLK1 (D0 y D1
4$ WS%
no, porque conocemos
&/. cómo funcionan estos
W biestables cuando D=QN) -% .%
WS$1'WS25
4 WVHWXS
W
&/.
4%
W WS%
4
W

2EVpUYHVHFyPRGHVSXpVGHOIODQFRODVHQWUDGDVPDQWLHQHQVX
YDORUHOWS%WS$1'WS25!WKROG SRUORTXHWKROG VHUHVSHWDODV
'DWRV 6DOLGDVGHWRGRVORVELHVWDEOHVDQLYHOEDMR/HQW
HQWUDGDVPDQWLHQHQVXYDORUGHVSXpVGHOIODQFRXQWLHPSR≥ WKROG

(19/06/2012)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 3
Cuestión 3 ...................................................................................................................................................... 4
Cuestión 4 ...................................................................................................................................................... 5
Cuestión 5 ...................................................................................................................................................... 6
Cuestión 6 ...................................................................................................................................................... 7
Cuestión 7 ...................................................................................................................................................... 8
Cuestión 8 ...................................................................................................................................................... 9
Cuestión 9 ................................................................................................................................................... 10
Cuestión 10 ................................................................................................................................................ 11


Cuestión 1
1) Complete el cronograma adjunto para el circuito de la siguiente figura suponiendo que al
principio las salidas de los biestables están a nivel bajo.
E S
D Q D Q
CLK
Q Q
CLK
t
E
t
S
t
2) Diseñe un circuito que tenga esta misma funcionalidad (mismo cronograma) pero con
biestables J-K activos por flanco de subida.

Cuestión 2
Tras estudiar el circuito de la figura 3.1 responda razonadamente a las preguntas que sobre él se
formulan.
Figura 3.1
1) Complete el siguiente cronograma e indique la función que realiza el circuito y la señal C.
Considere que inicialmente Q0=Q1=Q2=0.
2) Calcule la frecuencia máxima de funcionamiento de la señal de reloj CLK, teniendo en cuenta

los siguientes tiempos característicos de los componentes ( t pp es igual para todas las puertas
lógicas, y el resto de tiempos son iguales para todos los biestables).
t pp = 4ns
t pB = 11ns
t hold = 3ns
t set −up = 5ns

Cuestión 3
Responda justificadamente a las preguntas que se formulen sobre el circuito siguiente:
1) Representar sobre el siguiente cronograma la evolución temporal de las señales Q0 , Q1 , Q2 ,

suponiendo que inicialmente tienen el valor 000, y que la señal E siempre se encuentra a `1´.
El funcionamiento de los componentes se considera ideal.
CLK
Q0
Q1
Q2

CLK
Q0
Q1
Q2

Cuestión 4
Se dispone del circuito de la figura 5.1
2
D Q
5 S01
2
D Q
5 CK1 3
CLK 6
Q
Si 3
CLK
Q
6 CK2
2
D Q
5 S02
3
CLK 6
Q
Figura 5.1
1) Complete el cronograma mostrado a continuación. Suponga que los biestables comienzan
con Q=0. (NOTA: No es necesario reflejar los tiempos de retardo de los biestables en el
cronograma)
Si
CK1
CK2
S01
S02
2) Los biestables del circuito tienen un tiempo de propagación diferente para la salida Q y para
la Q ( t pQ , t p Q respectivamente). Obtenga el valor máximo posible de t p Q para que el circuito
pueda funcionar correctamente para una señal de entrada Si, cuadrada y periódica, de
frecuencia 10MHz.
DATO: t pQ =40ns. T SU =10ns.

Cuestión 5
A partir del circuito mostrado en la Figura 5.1, formado por biestables JK, se pide:
QA QB QC
J Q J Q J Q
CLK CLK CLK
K CLR Q K CLR Q K CLR Q
CLK
+5V
R
C
Figura 5.1.
1) Complete el cronograma siguiente suponiendo que en el instante inicial se conecta la

alimentación del circuito
CLK
QA
QB
QC
2) Calcule la frecuencia máxima de la señal de reloj.

Datos: Puerta: t pp =5 ns; Biestables: t pB = 40 ns, t su = 25 ns, t h = 5 ns.

Cuestión 6
A partir del circuito secuencial mostrado en la Figura 5.1, se pide:
Q0 Q1 Q2
J Q J Q J Q
CLK CLK CLK

CL CL CL
K Q K Q K Q
CLK
R1
VCC
C1
Figura 5.1. Circuito secuencial basado en biestables.
1) Complete la siguiente tabla indicando la evolución de las salidas del circuito durante los
primeros 10 flancos de la señal de reloj, desde el momento de conectar la alimentación.
CLK Q2 Q1 Q0
Inicio
↓
↓
↓
↓
↓
↓
↓
↓
↓
2) Indique el código de numeración de la salida del circuito, así como su módulo en caso de
tratarse de un contador.

Cuestión 7
Dado el siguiente circuito:
1) Rellene el siguiente cronograma de tiempo (suponga que Q0 y Q1 están en nivel bajo en el

momento inicial):
2) Determine la frecuencia máxima de la señal de reloj en función de los tiempos característicos

de los componentes.
Datos Biestables: t pB = 8 ns, t setup = 4,5 ns, t hold = 0 ns.
Datos Puertas: t pp = 6 ns.

Cuestión 8
Dado el circuito de la figura 3.1, complete el cronograma a partir de la conexión de la
alimentación.
Figura 3.1
1 2 3 4 5 6 7 8 9 10
CLK
t
X
CLR
Q1
Q2
Q3
Q4

Cuestión 9
Dado el circuito de la Figura 3.1, se pide:
J0 Q0 J1 Q1 Y
J Q J Q
K Q K Q
K0 K1
CLK CLK
CLR CLR
PRE PRE
CLK
Figura 3.1
1) Complete el circuito de la Figura 3.1 de manera que cuando se conecte la alimentación la
salida Y comience a nivel alto.
2) Complete el siguiente cronograma con la evolución de las señales Q0, Q1 y la salida Y,

sabiendo que ésta comienza a nivel alto.
CLK
Q0
Q1
3) Calcule la frecuencia máxima de la señal de reloj a partir de los datos que se proporcionan.
Datos: Puertas: tpAND=5 ns; Biestables: tpB=8 ns, tSU=2 ns, th=4 ns.

Cuestión 10
A partir del circuito de la Figura 5.1, responda justificadamente a las siguientes preguntas:
Q0 Q1 Q2
D Q D Q D Q
CLK CLK CLK
Q Q Q
CLK
Figura 5.1. Circuito secuencial.

1) Represente sobre el siguiente cronograma la evolución temporal de las señales Q0 Q1 Q2,
suponiendo que inicialmente tienen el valor 0 0 0.
CLK
Q0
Q1
Q2
2) Si se trata de un circuito contador, indique el módulo del mismo.
3) Determine la frecuencia máxima de funcionamiento.

Datos Biestables: t pB = 8 ns; t setup = 4,5 ns; t hold = 0 ns
Datos Puertas: t pp = 6 ns

(01/12/2011)
Índice
Cuestión 3 Junio 2005 ITI ........................................................................................................................ 2
Cuestión 3 Septiembre 2009 .................................................................................................................. 3
Cuestión 5 Septiembre 2007 ITT .......................................................................................................... 5
Cuestión 5 Junio 2007 ITT....................................................................................................................... 6
Cuestión 5 Septiembre 2006 ITT .......................................................................................................... 7
Cuestión 3 Septiembre 2010 .................................................................................................................. 9
Cuestión 3 Junio 2010 ............................................................................................................................ 10
Cuestión 2 Junio 2002 ITT.................................................................................................................... 11


Cuestión 3 Junio 2005 ITI
1) Complete el cronograma adjunto para el circuito de la siguiente figura suponiendo que al
principio las salidas de los biestables están a nivel bajo.
E S
D Q D Q
CLK
Q Q
2) Diseñe un circuito que tenga esta misma funcionalidad (mismo cronograma) pero con
biestables J-K activos por flanco de subida.

Cuestión 3 Septiembre 2009

Tras estudiar el circuito de la figura 3.1 responda razonadamente a las preguntas que sobre él se
formulan.
Figura 3.1
1) Complete el siguiente cronograma e indique la función que realiza el circuito y la señal C.
Considere que inicialmente Q0=Q1=Q2=0.
2) Calcule la frecuencia máxima de funcionamiento de la señal de reloj CLK, teniendo en cuenta

los siguientes tiempos característicos de los componentes ( t pp es igual para todas las puertas
lógicas, y el resto de tiempos son iguales para todos los biestables).
t pp = 4 ns
t pB = 11 ns
t hold = 3 ns
t set − up = 5 ns

Responda justificadamente a las preguntas que se formulen sobre el circuito siguiente:



Cuestión 5 Septiembre 2007 ITT

Se dispone del circuito de la figura 5.1
2
D Q
5 S01
2
D Q
5 CK1 3
CLK 6
Q
Si 3
CLK
Q
6 CK2
2
D Q
5 S02
3
CLK 6
Q
Figura 5.1
1) Complete el cronograma mostrado a continuación. Suponga que los biestables comienzan
con Q=0. (NOTA: No es necesario reflejar los tiempos de retardo de los biestables en el
cronograma)
2) Los biestables del circuito tienen un tiempo de propagación diferente para la salida Q y para
la Q ( t pQ , t p Q respectivamente). Obtenga el valor máximo posible de t p Q para que el circuito
pueda funcionar correctamente para una señal de entrada Si, cuadrada y periódica, de
frecuencia 10MHz.
DATO: tpQ=40ns. TSU=10ns.

Cuestión 5 Junio 2007 ITT

A partir del circuito mostrado en la Figura 5.1, formado por biestables JK, se pide:
QA QB QC
J Q J Q J Q
CLK CLK CLK
K CLR Q K CLR Q K CLR Q
CLK
+5V
R
C
Figura 5.1.
1) Complete el cronograma siguiente suponiendo que en el instante inicial se conecta la

alimentación del circuito
2) Calcule la frecuencia máxima de la señal de reloj.

Datos: Puerta: tpp=5 ns; Biestables: tpB= 40 ns, tsu= 25 ns, th= 5 ns.

Cuestión 5 Septiembre 2006 ITT

A partir del circuito secuencial mostrado en la Figura 5.1, se pide:
Q0 Q1 Q2
J Q J Q J Q
CLK CLK CLK

CL CL CL
K Q K Q K Q
CLK
R1
VCC
C1
Figura 5.1. Circuito secuencial basado en biestables.
1) Complete la siguiente tabla indicando la evolución de las salidas del circuito durante los
primeros 10 flancos de la señal de reloj, desde el momento de conectar la alimentación.
2) Indique el código de numeración de la salida del circuito, así como su módulo en caso de
tratarse de un contador.


Dado el siguiente circuito:
1) Rellene el siguiente cronograma de tiempo (suponga que Q0 y Q1 están en nivel bajo en el

momento inicial):
2) Determine la frecuencia máxima de la señal de reloj en función de los tiempos característicos

de los componentes.
Datos Biestables: tpB = 8 ns, tsetup = 4,5 ns, thold = 0 ns.
Datos Puertas: tpp = 6 ns.

Cuestión 3 Septiembre 2010

Dado el circuito de la figura 3.1, complete el cronograma a partir de la conexión de la
alimentación.
Figura 3.1

Cuestión 3 Junio 2010

Dado el circuito de la Figura 3.1, se pide:
Figura 3.1
1) Complete el circuito de la Figura 3.1 de manera que cuando se conecte la alimentación la
salida Y comience a nivel alto.
2) Complete el siguiente cronograma con la evolución de las señales Q0, Q1 y la salida Y,

sabiendo que ésta comienza a nivel alto.
3) Calcule la frecuencia máxima de la señal de reloj a partir de los datos que se proporcionan.
Datos: Puertas: tpAND=5 ns; Biestables: tpB=8 ns, tSU=2 ns, th=4 ns.

Cuestión 2 Junio 2002 ITT

A partir del circuito de la Figura 5.1, responda justificadamente a las siguientes preguntas:
Q0 Q1 Q2
D Q D Q D Q
CLK CLK CLK
Q Q Q
CLK

1) Represente sobre el siguiente cronograma la evolución temporal de las señales Q0 Q1 Q2,
suponiendo que inicialmente tienen el valor 0 0 0.
2) Si se trata de un circuito contador, indique el módulo del mismo.
3) Determine la frecuencia máxima de funcionamiento.

Datos Biestables: tpB= 8 ns; tsetup= 4,5 ns; thold= 0 ns
Datos Puertas: tpp= 6 ns

5HJLVWURV
,QWURGXFFLyQ
'HILQLFLyQ
(OHFWUyQLFD'LJLWDO &LUFXLWROyJLFRFDSD]GHDOPDFHQDUUHJLVWUDUXQD
FDQWLGDGOLPLWDGDGHLQIRUPDFLyQGXUDQWHXQ
GHWHUPLQDGRWLHPSR
(VWiQFRPSXHVWRVSRUELHVWDEOHV WLSR'DJUXSDGRV
7DPELpQWHQGUiQPHFDQLVPRVGHFRQWURO
7HPD SXHGHQWHQHUVHxDOHVGH&OHDU6KLIW/RDG(QDEOH«
5HJLVWURV\FRQWDGRUHV &ODVLILFDFLyQ
5HJLVWURVGHDOPDFHQDPLHQWR
$OPDFHQDQLQIRUPDFLyQ
5HJLVWURVGHGHVSOD]DPLHQWR
$OPDFHQDQ\SHUPLWHQHOGHVSOD]DPLHQWR GHVXFRQWHQLGR
('± 7HPD 5HJLVWURV\FRQWDGRUHV
5HJLVWURV\FRQWDGRUHV 5HJLVWURV
ËQGLFH 5HJLVWURVGHDOPDFHQDPLHQWR
5HJLVWURVGHDOPDFHQDPLHQWR
%DVDGRVHQIOLSIORSVWLSR'
,QWURGXFFLyQ &RQHQWUDGDV\VDOLGDVGHGDWRV VHxDOGHUHORM\VHxDOHVGHFRQWURO
5HJLVWURV , , , ,
0RGRVGH (QWUDGDV 6DOLGDV
&RQWDGRUHV
RSHUDFLyQ
&/5 &/. ,L 4LW
5HJLVWUR
&/5 5HVHW FOHDU ; ;
$OPDFHQDPLHQWR
&/.
/RDG³´ Ç
E3 E E1/RDG³´ E0 Ç
4 4 4 4
2
, , , ,
D Q D Q D Q D Q
CLK
> CLK > CLK > CLK > CLK
CLR CLR CLR CLR
CLR
4 4 4 4
S3 S2 S1 S0
('± 7HPD 5HJLVWURV\FRQWDGRUHV ('± 7HPD 5HJLVWURV\FRQWDGRUHV
5HJLVWURV\FRQWDGRUHV 5HJLVWURV
,QWURGXFFLyQ'HILQLFLRQHV 5HJLVWURVGHDOPDFHQDPLHQWR
(QVLVWHPDVVHFXHQFLDOHV 5HJLVWURVGHDOPDFHQDPLHQWR
(OHPHQWRVEiVLFRVGHPHPRULDELHVWDEOHV library ieee;
&yGLJR9+'/
use ieee.std_logic_1164.all;
&DSDFLGDGGHDOPDFHQDPLHQWROLPLWDGD , , , ,
entity reg_alma is
FDGDELHVWDEOHDOPDFHQDXQELW port(
I: in std_logic_vector(3 downto 0); 5HJLVWUR
&/5
&DSDFLGDGGHFRQWURO CLK:
CLR:
in std_logic;
in std_logic; &/.
$OPDFHQDPLHQWR
Q: out std_logic_vector(3 downto 0)
);
4 4 4 4
%XVFDUHPRVDSOLFDFLRQHVTXHH[WLHQGDQOD
end reg_alma;
SRWHQFLD\ODFDSDFLGDGGHHVRVHOHPHQWRV
architecture RTL of reg_alma is
begin
(QWUDGDV 6DOLGDV
EiVLFRV
process(CLK, CLR)
begin
&/5 &/. ,L 4LW
LQFUHPHQWDQGRODFDSDFLGDGGHDOPDFHQDPLHQWR if CLR = '0' then ; ;
UHJLVWURV
Q <= (others => '0');
elsif (CLK'event and CLK='1') then Ç
UHDOL]DQGRWDUHDVUHODFLRQDGDVFRQHOFRQWHR GH
Q <= I;
end if; Ç
HYHQWRVFRQWDGRUHV end process;

end RTL;

(02/07/2012)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 3
Cuestión 3 ...................................................................................................................................................... 4
Cuestión 4 ...................................................................................................................................................... 5
Cuestión 5 ...................................................................................................................................................... 6
Cuestión 6 ...................................................................................................................................................... 7
Cuestión 7 ...................................................................................................................................................... 8
Cuestión 8 ................................................................................................................................................... 10
Cuestión 9 ................................................................................................................................................... 11
Cuestión 10 ................................................................................................................................................ 12
Cuestión 11 ................................................................................................................................................ 13
Cuestión 12 ................................................................................................................................................ 14

Cuestión 1
El registro universal 74LS194 de la Figura 1.1 es sometido a las señales de la Figura 1.2.
Complete el cronograma de la Figura 1.2 justificando su respuesta.
74LS194A
Figura 1.1. Registro de desplazamiento y tabla de funcionamiento.
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16
CLK
S1 t
S0
SL
SR
QA
QB
QC
QD
Figura 1.2.

Cuestión 2
1) Atendiendo al circuito que aparece en la Figura 2.1, complete la tabla que aparece a
continuación.
IN
SR Q0
A QA Q1 SG1 OUT
B QB Q2 J Q
C QC Q3 K Q
D QD
SL CLK
CLK CLR
VCC S0
S1
CLR
74194
SG2
CLK
VCC
R
Figura 2.1. Circuito basado en el 74194.
CLK IN Q0 Q1 Q2 Q3 SG2 SG1 OUT

Inicio 0
↑ 1
↑ 1
↑ 1
↑ 1
↑ 0
↑ 1
↑ 0
↑ 0
↑ 0
↑ 0
↑ 0
↑ 1
↑ 1
↑ 1
2) El circuito anterior se puede utilizar como un filtro digital que elimina los pulsos de corta
duración debidos al ruido que pudiera aparecer en la señal de entrada. Indique la duración
máxima (en ciclos de reloj) de los pulsos que dicho circuito es capaz de eliminar.

Cuestión 3
Mediante el registro de desplazamiento 74LS194, cuyas características se adjuntan, se ha

realizado un contador cíclico, tal como se muestra en la Figura 3.1.
VCC
SR
A QA
B QB
C QC
D QD
SL
Reloj
CLK
S0
S1
VCC CLR
R 74LS194
C
Figura 3.1. Contador implementado con un 74LS194.
1) Complete la siguiente tabla, indicando el módulo del contador implementado.
Reloj QD QC QB QA Operación
Inicio
↑
↑
↑
↑
↑
↑
↑
2) Basándose en el montaje de la Figura 3.1, realice un nuevo diseño, incluyendo los elementos
necesarios, de forma que la secuencia del contador sea periódica desde la conexión de la
alimentación.

Cuestión 4
A partir del circuito de la figura 4.1, realizado con el circuito integrado 74LS194.
Vcc
SR
A QA
B QB
C QC
D QD
Vcc
SL
CLK CLK
S0
S1
Vcc
CLR
R C 74LS194
Figura 4.1. Circuito basado en registro de desplazamiento.
Reloj QD QC QB QA Operación realizada

Conexión alimentación
↑
↑
↑
↑
↑
↑

Cuestión 5
Dado el circuito la Figura 5.1, se pide:
+5V
J
K
A QA
B QB
C QC
D QD
RELOJ CLK QD
S/L
+5V
CLR
74195
Bloque 1
Figura 5.1. Sistema secuencial.

1) Diseñe el circuito “Bloque 1”, para garantizar que en la conexión del circuito se realice una
operación de carga al producirse un flanco de subida de la señal de reloj.
2) Si la señal de reloj tiene un periodo de 1 ms, ¿cuánto tiempo hay que mantener un nivel bajo
en dicho terminal para garantizar que se produce la carga al conectar la alimentación?
3) Suponiendo que la carga se realiza correctamente, complete la siguiente tabla con la

evolución de las salidas del registro. ¿Cuál es el módulo de este contador?
RELOJ QA QB QC QD J K
+↑
Inicio
Conex.
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
Módulo contador:

Cuestión 6
A partir del circuito de la figura 6.1, y de la tabla de funcionamiento del integrado 74194,
responda justificadamente a las siguientes preguntas:
SR
A QA
B QB
+5V +5V C QC
D QD
SL
CLK
C CLK
S0
S1
CLR
74194
R
Figura 6.1. Circuito secuencial basado en el registro 74194.

1) Complete la siguiente tabla indicando la evolución de las señales más significativas durante
12 ciclos de la señal de reloj desde que se carga el condensador, a partir del momento en el
que se conecta la alimentación.
CLK S1 S0 QA QB QC QD
Conex. + ↑
Inicio
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
2) Calcule la frecuencia máxima de funcionamiento sabiendo que el registro tiene un tiempo de

propagación de 26 ns y un tiempo de setup de 20 ns, y cada puerta un tiempo de propagación
de 18 ns.

Cuestión 7
Basándose en el contador de décadas 74160 se ha diseñado otro contador de 4 bits, con salidas
Q’DQ’CQ’BQ’A, como se muestra en la Figura 7.1.
QA'
A QA QB'
B QB QC'
C QC QD'
D QD
CLK
CLK RCO
EN CLR
ENP
ENT
LOAD QA'
QB'
74160 QC'
QD'
VCC VCC CLK
J Q
R EN
CLK
C K CLR Q
Contador diseñado
Figura 7.1.
1) ¿Cuál es el tiempo de propagación TPCont’ del nuevo contador diseñado? Razone la

respuesta.
Datos (tiempos de propagación): tP160=30ns; tPBiest=40ns; tPpuertas=20ns.
TPCont’
clk
[QD’..QA’]
Qi Qi+1

2) Complete la tabla con las salidas del contador diseñado, cuando la señal EN=’H’.
CLK QD’ QC’ QB’ QA’ Load/

Conex Vcc
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑
↑

Cuestión 8
En el circuito de la Figura 8.1 se representa un contador cuya salida es interpretada en
complemento a 2. El diseño está basado en un contador ascendente/descendente con entrada de
carga (LOAD) asíncrona.
VCC
A QA
CLK B QB
C QC
D QD
CO
DN BO
LOAD
UP
VCC
C1
R C
Q D
Q
CLK
CLR
PRE VCC
R
Figura 8.1. Circuito basado en un contador.

1) Indique claramente los límites numéricos entre los que oscila el valor de salida del contador
expresados en decimal.
2) Indique las modificaciones que habría que hacer en el circuito para realizar una cuenta
asimétrica entre el -3 y el +5.

Cuestión 9
En la Figura 9.1 se muestra un circuito secuencial basado en un contador del que se proporciona
su cronograma de funcionamiento en la Figura 9.2. Se pide:
A QA
VCC B QB
C QC
D QD
CLK
R CLK RCO
ENP
ENT
LOAD
U/D
C 74LS669
D Q
Q
CLK
CLR
CE
Figura 9.1. Sistema secuencial. Figura 9.2. Cronograma de funcionamiento del 74LS669
1) Complete la siguiente tabla indicando la evolución de las salidas del contador desde el
momento de conexión de la alimentación, durante los 12 flancos de reloj siguientes a la carga
del condensador.
CLK QD QC QB QA
Conexión + ↑
↑
Funcionamiento del biestable
↑
CLR CE D CLK Qt+1 ↑
L X X X L
↑
↑
H H X X Qt ↑
H L Dt Dt ↑
↑
↑
↑
↑
↑
2) Determine la máxima frecuencia de funcionamiento del circuito a partir de los datos que se
adjuntan a continuación, atendiendo únicamente a la señal LOAD.
Datos: tpPUERTAS=5 ns; Contador: tpCONT=18ns; tSU_LOAD= 2 ns; tSu_U/D= 4 ns; Biestable: tpB= 12
ns; tSU_D= 2 ns; tSU_CE= 2 ns.

Cuestión 10
En la Figura 10.1 se muestra un circuito realizado con un contador genérico binario natural
bidireccional, con entradas CLR asíncrona y LOAD síncrona y salida de fin de cuenta MX/MN
activa a nivel alto durante un ciclo de la señal de reloj. Se pide:
QA
A QA QB
B QB QC
C QC QD
D QD
CLK
CLK
MX/MN
D/U
LOAD
CLR
+5V R
+5V
Q J
C
CLK
CLR K
Figura 10.1. Circuito basado en un contador binario natural de módulo 16.
1) Complete la siguiente tabla indicando los eventos que ocurren tras las situaciones que se
plantean.
Situaciones Eventos
Valor inicial de cuenta:
Conexión de la alimentación Sentido inicial de cuenta:
Valor inicial de LOAD:
En cuenta ascendente:
Llegada de Q al fin de cuenta
En cuenta descendente:
Salida Q=5
Salida Q=10
2) Escriba ordenadamente y en decimal los códigos que forman la secuencia que sigue la salida
del circuito, indicando el módulo del contador obtenido.

Cuestión 11
1) A partir de un contador binario natural genérico de módulo 16, cuya tabla de funcionamiento
se adjunta, obtenga un contador que disponga de dos señales de selección, S1 y S0, y una
entrada de Enable activa a nivel alto, E, que permitan indicar el código de salida y el sentido
de la cuenta, según se indica en la tabla mostrada, y que al conectar la alimentación comience
en el código 0. Puede emplear puertas AND, NAND y OR en el menor número posible.
Nota: CO se activa cuando en cuenta descendente el código de salida es el 0. BO se activa
cuando en cuenta ascendente el código de salida es el 15.
E S1 S0 Cód. salida y sentido MR PL CPU CPD Modo

1 X X Cuenta detenida 1 X X X Reset (Async.)
0 0 0 Binario, ascendente 0 0 ↑ ó ↑ Preset (Sync.)
0 0 1 Binario, descendente 0 1 1 1 No change
0 1 0 Decimal, ascendente 0 1 ↑ 1 Count Up
0 1 1 Decimal, descendente 0 1 1 ↑ Count Down
A QA
B QB
CLK C QC
D QD
E CPU CO
CPD BO
PL
MR
S0
S1
2) A partir del mismo contador genérico, diseñe un contador que siga la secuencia 6, 7, 8, 9, 10,
6, 7, 8...
A QA
B QB
C QC
D QD
CPU CO
CPD BO
PL
MR

Cuestión 12
Dado el circuito de la Figura 12.1:
1) Indique cuál será el valor inicial de las salidas de los componentes 74LS164 y 74LS169 una
vez transcurrido el transitorio del circuito RC, sabiendo que la constante de tiempo de dicha
red es mayor que el período de la señal de reloj (τ=RC > TCLK). Obtenga además en este
apartado las ecuaciones lógicas de aquellas entradas de ambos circuitos que considere
necesarias para analizar su funcionamiento y rellenar posteriormente el cronograma del
siguiente apartado.

2) Partiendo del estado inicial que haya justificado en el apartado anterior y suponiendo que la
red RC ha alcanzado su régimen estable, rellene el cronograma adjunto para el circuito de la
Figura 12.1.
1 2 3 4 5 6 7 8 9 10
CLK
t
E
LOAD
CTEN
U/D
Número decimal
formado por
QDQCQBQA del
contador
Número
hexadecimal
formado por
QH..QA del registro
Figura 12.2. Cronograma de funcionamiento.

5HJLVWURV 5HJLVWURV
5HJLVWURVGHGHVSOD]DPLHQWR 5HJLVWURVGHGHVSOD]DPLHQWR
5HJLVWURVGHGHVSOD]DPLHQWR (QWUDGDVHULH± VDOLGDVHULH 6, 62
(666
%DVDGRVHQIOLSIORSVWLSR' library ieee; &yGLJR9+'/
&/5
&/.
/DLQIRUPDFLyQVHLUiSDVDQGRGHELHVWDEOHHQELHVWDEOH use ieee.std_logic_1164.all;
entity reg_es_ss is
(QWUDGDV 6HxDOHVLQWHUPHGLDV 6DOLGD
port(
&ODVLILFDGRVHQIXQFLyQGHVXFRPSRUWDPLHQWR(6 SI:
CLR:
in std_logic;
in std_logic;
&/5 &/. 6, 4W 4W 4W 4W 62
CLK: in std_logic; ; ;

ENTRADA SALIDA
(QWUDGDVHULH±VDOLGDVHULH
(QWUDGD VHULH VDOLGD VHULH
S/S SO: out std_logic);
DE DATOS
n bits
DE DATOS
end reg_es_ss;
R ; 4W 4W 4W 4W 4W
SERIE SERIE
↓ VL VL4W 4W 4W 4W
architecture RTL of reg_es_ss is
ENTRADA SALIDA signal S: std_logic_vector(3 downto 0);
(QWUDGDVHULH±VDOLGDSDUDOHOR
S/P
DE DATOS DE DATOS begin
n bits
SERIE PARALELO process(CLR, CLK)
begin
if CLR = '0' then
ENTRADA S <= (others => '0');
(QWUDGDSDUDOHOR±VDOLGDVHULH
P/S SALIDA
DE DATOS DE DATOS elsif (CLK'event and CLK='0') then
n bits
PARALELO SERIE S <= S(2 downto 0) & SI;
end if;
end process;
ENTRADA SALIDA
(QWUDGDSDUDOHOR±VDOLGDSDUDOHOR DE DATOS
P/P
n bits
DE DATOS
SO <= S(3);
PARALELO PARALELO
end RTL;
5HJLVWURV 5HJLVWURV
(QWUDGDVHULH± VDOLGDVHULH (QWUDGDVHULH± VDOLGDSDUDOHOR
(QWUDGDV 6HxDOHVLQWHUPHGLDV 6DOLGD (QWUDGDV 6DOLGDV
6,
&/5 &/. 6, 4W 4W 4W 4W 62 &/5 &/. 6, 4W 4W 4W 4W
6, 62 &/5 (663
&/5 (666 ; ; &/. ; ;
&/. R ; 4W 4W 4W 4W 4W R ; 4W 4W 4W 4W
4 4 4 4
↓ VL VL4W 4W 4W 4W ↓ VL VL4W 4W 4W
1 2 3 4 5 6 7 8 9 10 11 12 13 14
SALIDA PARALELO CLK
Q0 Q1 Q2 Q3
SIE CLR
D Q D Q D Q D Q SSO 4S 0 4S1 4S2 4S 3
6,
> CLK > CLK > CLK > CLK E 6,
D Q D Q D Q D Q
4
CLR CLR CLR CLR > CLK > CLK > CLK > CLK
CLR CLR CLR CLR 4
CLK
LK &/.
4
CLR LR &/5
4
5HJLVWURV 5HJLVWURV
(QWUDGDVHULH± VDOLGDVHULH 6, 62 (QWUDGDVHULH± VDOLGDSDUDOHOR
&/5 (666 library ieee;
&yGLJR9+'/
&/. use ieee.std_logic_1164.all; 6,
entity reg_es_sp is &/5 (663
Q0 Q1 Q2 Q3 port( &/.
SI: in std_logic;
SIE D Q D Q D Q D Q SSO CLR: in std_logic;
CLK: in std_logic; 4 4 4 4
> CLK > CLK > CLK > CLK Q: out std_logic_vector(3 downto 0));
end reg_es_sp;
CLR CLR CLR CLR
architecture RTL of reg_es_sp is
CLK signal S: std_logic_vector(3 downto 0);
begin
CLR process(CLR, CLK) (QWUDGDV 6DOLGDV
begin
if CLR = '0' then &/5 &/. 6, 4W 4W 4W 4W
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 S <= (others => '0');
; ;
CLK elsif (CLK'event and CLK='0') then
S <= S(2 downto 0) & SI; R ; 4W 4W 4W 4W
CLR end if;
end process; ↓ VL VL4W 4W 4W
Q <= S;
SI
end RTL;
SO

5HJLVWURV 5HJLVWURV
(QWUDGDSDUDOHOR± VDOLGDVHULH (QWUDGDSDUDOHOR± VDOLGDSDUDOHOR
, , , , 6HxDOHVLQWHUPHGLDV library ieee; , , , ,
&yGLJR9+'/
6, 6/ &/. 6, ,L 4W 4W 4W 4W 62 6,
6/ (363 62 entity reg_ep_sp is
6/ (363
port(
&/. ↓ ; ,L ,,,, , I: in std_logic_vector(3 downto 0); &/.
SI: in std_logic;
↓ VL ; VL4W 4W 4W 4W SL: in std_logic; 4 4 4 4
CLK: in std_logic;
,E 0 ,E1 ,
E2 ,
E3 Q:
Q out std_logic
g _vector(3
( downto 0));
));
6/
CONTROL
&75/ end reg_ep_sp;
architecture RTL of reg_ep_sp is
signal S: std_logic_vector(3 downto 0);
6,
(175$'$
ENTRADA
6(5,((
SERIE begin
process(CLK)
begin
if (CLK'event and CLK='0') then
if (SL = '0') then
D Q D Q D Q D Q 62 S <= I; 6/ &/. 6, ,L 4W 4W 4W 4W
> CLK 4 > CLK 4 > CLK 4 > CLK 4 else
Q Q Q Q S <= S(2 downto 0) & SI; ↓ ; ,L ,,,,
&/.
CLK
end if;
end if; ↓ VL ; VL4W 4W 4W
end process;
Q <= S;
S0 S1 S2 S3 end RTL;
5HJLVWURV 5HJLVWURV
(QWUDGDSDUDOHOR± VDOLGDVHULH 5HJLVWURGHGHVSOD]DPLHQWRXQLYHUVDO
&yGLJR9+'/
'LVSRQHGHWHUPLQDOHVGHFRQWURO
library ieee;
use ieee.std_logic_1164.all; , , , , , 4
entity reg_ep_ss is
port( 6, 62
&\&VtQFURQRVSDUDHOHJLU , 4
6/ (366 , 4
I:
SI:
in std_logic_vector(3 downto 0);
in std_logic; 0DQWHQHUGDWRV 5HJLVWUR
&/.
, 4
'HVSOD]DUDGHUHFKDV
SL: in std_logic;
CLK: in std_logic; XQLYHUVDO
65,
'HVSOD]DUL]TXLHUGDV
'HVSOD]DU L]TXLHUGDV
SO: out std_logic);
end reg_ep_ss;
reg ep ss 6
6/,
architecture RTL of reg_ep_ss is &DUJDUGDWRVHQSDUDOHOR &/.
signal S: std_logic_vector(3 downto 0);
begin &/5
process(CLK)
begin & &
if (CLK'event and CLK='0') then 6HxDOHVLQWHUPHGLDV &/5 & & &/. 65, 6/, ,,,, 4W 4W 4W 4W
if (SL = '0') then
S <= I; 6/ &/. 6, ,L 4W 4W 4W 4W 62 ; ; ; ; ; ;;;;
else ↑ ; ; ;;;; 4W 4W 4W 4W
S <= S(2 downto 0) & SI; ↓ ; ,L ,,,, ,
end if; ↑ VUL ; ;;;; VUL4W 4W 4W
end if; ↓ VL ; VL4W 4W 4W 4W
↑ ; VOL ;;;; 4W 4W 4W VOL
end process;
SO <= S(3); ↑ ; ; LLLL LLLL
end RTL;
5HJLVWURV 5HJLVWURV
(QWUDGDSDUDOHOR± VDOLGDSDUDOHOR 5HJLVWURGHGHVSOD]DPLHQWRXQLYHUVDO
, , , , 6HxDOHVLQWHUPHGLDV
, ,B ,C ,D
6,
A
6/ &/. 6, ,L 4W 4W 4W 4W 62 &
(363
C1
6/
&/. ↓ ; ,L ,,,, , &
C0
4 4 4 4 ↓ VL ; VL4W 4W 4W 4W SRI SLI
,E 0 ,E1 ,
E2 ,
E3
6/
CONTROL
&75/
6,
(175$'$
ENTRADA
D Q D Q D Q D Q
6(5,((
SERIE > CLK > CLK > CLK > CLK
CLR CLR CLR CLR
CLK
CLR
D Q D Q D Q D Q
Q Q Q Q 4
QA 4
QB 4
QC 4
QD
&/.
CLK
4
S0 4
S1 4
S2 4S3

5HJLVWURV 5HJLVWURV
5HJLVWURVGHGHVSOD]DPLHQWR (MHPSORVFRPHUFLDOHV
5HJLVWURGHGHVSOD]DPLHQWRXQLYHUVDO +&
&yGLJR9+'/
Connection Diagram
library ieee; architecture RTL of reg_uni is
use ieee.std_logic_1164.all; signal S: std_logic_vector(3 downto 0);
begin
entity reg_uni is process(CLR, CLK)
port( variable sel: std_logic_vector(1 downto 0);
I: in std_logic_vector(3 downto 0); begin
SRI: in std_logic; sel := C1 & C0;
SLI: in std_logic; if CLR = '1' then
C1: in std_logic; S <= (others => '0');
C0: in std_logic; elsif (CLK'event and CLK='1') then
CLR: in std_logic; case sel is
CLK: in std_logic; when "01" => S <= S(2 downto 0) & SRI;
Q: out std_logic_vector(3 downto 0)); when "10" => S <= SLI & S(3 downto 1);
end reg_uni; when "11" => S <= I;
when others => null;
end case;
end if;
end process;
Q <= S;
end RTL;
5HJLVWURV 5HJLVWURV
(MHPSORVFRPHUFLDOHV (MHPSORVFRPHUFLDOHV
+& +&
Connection Diagram
S1 S0
1RWD 6LVHOODPDVH6, $$1'%HQPRGR

GHVSOD]DPLHQWRDOOOHJDUHOIODQFRDFWLYR4$W 6,
5HJLVWURV &RQWDGRUHV
(MHPSORVFRPHUFLDOHV ,QWURGXFFLyQ
+& 'HILQLFLyQ
&LUFXLWROyJLFRFDSD]GHJHQHUDUFRQWDUHQ
FyGLJRELQDULRHOQ~PHURGHIODQFRVDFWLYRVGH
UHORMUHFLELGRV
6LHPSUHJHQHUDQVHFXHQFLDFtFOLFD
&ODVLILFDFLyQVHJ~QUHODFLyQFRQUHORM
&ODVLILFDFLyQ VHJ~Q UHODFLyQ FRQ UHORM
6tQFURQRV
(OPLVPR UHORMOOHJDDWRGRVORVELHVWDEOHV
FDPELDQWRGRVDODYH]
$VtQFURQRV
3XHGHKDEHUUHORMHVGLVWLQWRVDWDFDQGRDORV
1RWD 8QQRPEUHPiVDFRUGHSDUDHOSLQ&ORFN,QKLELW ELHVWDEOHV FDPELDQHQGLVWLQWRVLQVWDQWHV
GHDFXHUGRDODIXQFLyQTXHUHDOL]DVHUtD&ORFN(QDEOH
DOJXQRVIDEULFDQWHVOROODPDQDVt

&RQWDGRUHV &RQWDGRUHV
,QWURGXFFLyQ &RQWDGRUHVVtQFURQRV
&ODVLILFDFLyQVHJ~QVHQWLGRGHFXHQWD $VFHQGHQWHELQDULRELWVVtQFURQR
$VFHQGHQWH &DGDELHVWDEOHFRQPXWDFXDQGRWRGRVORVDQWHULRUHV '&%$

'HVFHQGHQWH HVWiQD
QA QB QC QD
0yGXORGHXQFRQWDGRU

/RQJLWXGGHOFLFORTXHVHUHSLWH1GHHVWDGRV
J T S '1'
J Q J Q J Q J Q

,QIRUPDFLyQVREUHVXIXQFLRQDPLHQWR > CLK
K CLR Q
> CLK
K CLR Q
> CLK
K CLR Q
> CLK
K CLR Q

(QFURQRJUDPDV\WDEODVGHODVGDWDVKHHWV CLK
CLR
6XHOHQHVWDUFRQVWLWXLGRVSRUELHVWDEOHV -.
)UHFXHQFLDPi[LPD
PRGR7VtQFURQRVSRUIODQFR
QELHVWDEOHV QELWVGHOFyGLJRGHODVHFXHQFLD IPi[ =
W S4 + W S$1' + WVHWXS
FDGDELHVWDEOH DSRUWDXQELWGHOFyGLJRPHQRUSHVR«
&RQWDGRUHVDVtQFURQRV &RQWDGRUHVVtQFURQRV
$VFHQGHQWHELQDULRELWV $VFHQGHQWHELQDULRELWVVtQFURQR
QA QB QC QD
J Q J Q J Q J Q
&RQSXHUWDVGHHQWUDGDV '&%$
QA QB
CLK
QC QD

'1' K CLR Q
'1' K CLR Q
'1' K CLR Q
'1' K CLR Q
CLR
'1' J Q J Q J Q J Q
CLK
f K CLR Q K CLR Q K CLR Q K CLR Q

QA f/2 CLK
CLR
QB
)UHFXHQFLDPi[LPD
f/4
6LHQGRQ HO

QC f/8 IPi[ = Q~PHURGHELWV
W S4 + ( Q − ) W S$1' + WVHWXS GHOFRQWDGRU
QD f/16 'HVFHQGHQWH
0 1
0000 0001
2
0010
3
0011
4
0100 0101
5 6
0110
7
0111
8
1000
9
1001
10
1010
11
1011
12
1100
13
1101
14
1110
15
1111
0
0000
1
0001 7RPDQGRFRPRVDOLGDVODV4
9DULDQGRGLVHxR-¶V\.¶VYDQGHSHQGLHQGRGHODV4
¢&RQWDGRUGHVFHQGHQWH" 7RPDQGRFRPRVDOLGDVODV4
9DULDQGRHOGLVHxR%LHVWDEOHVDFWLYRVHQIODQFRDVFHQGHQWH - ' = . ' = 4 $ ⋅ 4% ⋅ 4& - & = . & = 4 $ ⋅ 4% - % = . % = 4 $ - $ = . $ =
&RQWDGRUHVDVtQFURQRV &RQWDGRUHVVtQFURQRV
&RQVLGHUDFLRQHVFRQWDGRUHV $VFHQGHQWHELQDULRELWVVtQFURQR
DVtQFURQRV library ieee; &yGLJR9+'/
&/. use ieee.std_logic_1164.all;
(VWDGRV9DORUHVGH4>'&%$@ use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;
3UREOHPDV 4$
entity cont_asc is
port(
4
4
7LHPSRGHUHWDUGRSURSRUFLRQDO CLK:
CLR:
in std_logic;
in std_logic;
WS4
DOQ~PHURGHELHVWDEOHV
~ 4% $
Q: out std_logic_vector(3 downto 0));
end cont_asc;
&RQWDGRU 4
DVFHQG 4
+D\HVWDGRVLQWHUPHGLRV architecture RTL of cont_asc is
ELWV
WS4%
JOLWFKHVSRUTXHORVLQVWDQWHVGH
signal Pre_Q: std_logic_vector(3 downto 0);
&/.
begin
FRQPXWDFLyQVRQGLVWLQWRV >4@
process(CLK, CLR)
begin &/5
if CLR = '0' then
)UHFXHQFLDPi[LPD Pre_Q <= (others => '0');
elsif (CLK'event and CLK='1') then
6LHQGRQ HO
Pre_Q <= Pre_Q + 1;
IPi[ = Q~PHURGHELWV
end if;
end process;
QÂW S4 GHOFRQWDGRU Q <= Pre_Q;
end RTL;

&RQWDGRUHVVtQFURQRV &RQWDGRUHVXQLYHUVDOHV
&RQVLGHUDFLRQHVFRQWDGRUHVVtQFURQRV (MHPSOR9+'/FRQWDGRUELGLUHFFLRQDO
(VWDGRV9DORUHVGH4>'&%$@ library ieee; &yGLJR9+'/ architecture RTL of cont_uni is
begin
9HQWDMDV use ieee.std_logic_arith.all;
process(CLK, CLR)
begin
0iVUiSLGRVTXHDVtQFURQRV entity cont_uni is port( if (CLR = '0') then
I: in std_logic_vector(3 downto 0); Pre_Q <= (others => '0');
1RKD\HVWDGRVLQWHUPHGLRVSRUTXHORVLQVWDQWHVGH CLK: in std_logic; elsif (CLK'event and CLK='1') then
if (EN='1') then
FRQPXWDFLyQ VRQ ORV PLVPRV
FRQPXWDFLyQVRQORVPLVPRV
CLR: in std_logic;
LOAD in
LOAD: i std_logic;
td l i if (LOAD=
(LOAD='0')
0 ) then
EN: in std_logic; Pre_Q <= I;
elsif (UD='1') then
3UREOHPDV
UD: in std_logic;
MXMN: out std_logic; Pre_Q <= Pre_Q + 1;
Q: out std_logic_vector(3 downto else
0D\RUFRPSOHMLGDGGHGLVHxRUHTXLHUHQSXHUWDV 0)); Pre_Q <= Pre_Q - 1;
end cont_uni; end if;
end if;
7DPELpQSRGUtDQGLVHxDUVHELGLUHFFLRQDOHV ,
,
4
4
if (Pre_Q = 14 and UD='1') then MXMN <= '1';
elsif (Pre_Q = 1 and UD='0') then MXMN <= '1';
&RQWDUiQDVFHQGHQWH\GHVFHQGHQWHHQIXQFLyQGH ,
, &RQWDGRU
4
4
else MXMN <= '0';
end if;
GHWHUPLQDGDVVHxDOHV8'« 8'
%LQDULR
%LGLUHFFLRQDO
end if;
/2$' ELWV end process;
(M5HDOLFHXQFRQWDGRUELGLUHFFLRQDOVtQFURQRHQIXQFLyQGH (1
0;01 Q <= Pre_Q;
VHxDOGHHQWUDGD8' &/. end RTL;
&/5
&RQWDGRUHVXQLYHUVDOHV &RQWDGRUHVXQLYHUVDOHV
0RGR (MHPSOR9+'/FRQWDGRUDVFHQGHQWH%&'
&XHQWDQ%LQDULR%&' library ieee; &yGLJR9+'/ architecture RTL of cont_bcd is
7HUPLQDOHV use ieee.std_logic_arith.all;
begin
process(CLK, CLR)
7tSLFRVGHFRQWURO&O/RDG« entity cont_bcd is port( begin
if (CLR = '0') then
$YHFHVWLHQHQ I:
CLK:
in std_logic_vector(3 downto 0);
in std_logic; Pre_Q <= (others => '0');
FORFNLQKLELWHQDEOHV« CLR: in std_logic; elsif (CLK'event and CLK='1') then
if (CE=
(CE='1')
1 ) then
LOAD
LOAD: i std_logic;
in td l i
if (LOAD='0') then
5&2,QGLFDVLVHKDOOHJDGRDO
CE: in std_logic;
6 Q: out std_logic_vector(3 downto 0) Pre_Q <= I;
$ else
/ ILQGHFXHQWDXVXDOGXUDQWH7&/. );
end cont_bcd; if (Pre_Q = 9) then
Pre_Q <= (others => '0');
,
' 0[0Q0i[0LQ &RPR5&2 , 4
else
Pre_Q <= Pre_Q +1;
, 4
$
ORLQGLFDQRUPDOGXUDQWHXQ7&/. , 4 end if;
, 4 end if;
&RQWDGRU end if;
$OJXQRVFRQWDGRUHVELGLUHFFLRQDOHVWLHQHQHQWUDGDVGHUHORM %&'
%LGLUHFFLRQDO
end if;
LQGHSHQGSDUDFRQWDU8S\'RZQHQOXJDUGHVHxDO8' /2$' ELWV
end process;
Q <= Pre_Q;
&(
&/.8 \&/.'SDUDFXHQWDDVFHQGHQWHVHLQWURGXFHQORVIODQFRVD end RTL;
&/.
FRQWDUSRUSLQ&/.X \SDUDGHVFHQGHQWHSRU&/.'
&/5
&RQWDGRUHVXQLYHUVDOHV &RQWDGRUHVFRPHUFLDOHV
(MHPSORFRQWDGRU ,
,
4
4
[
ELGLUHFFLRQDO ,
,
4
4
&RQWDGRU
8' %LQDULR
0[0QVHDFWLYDDQLYHOµ¶GXUDQWHXQ7&/.
%LGLUHFFLRQDO
FXDQGRHQFXHQWDDVFHQGHQWH4>@ /2$' 3DUDLQGLFDU
ELWV 0[0Q ILQGHFXHQWD
FXDQGRHQFXHQWDGHVFHQGHQWH4>@ (1 FRPR5&2
&/.
)XQFWLRQWDEOH
&/5
&/5 (1 &/. /2$' 8' ,,,, 4W 4W 4W 4W
; ; ; ; ;;;;
; ; ; ;;;; 4W 4W 4W 4W

↑ ; LLLL LLLL
↑ ;;;; FXHQWDDVFHQGHQWH
↑ ;;;; FXHQWDGHVFHQGHQWH

&RQWDGRUHVFRPHUFLDOHV 9DULDFLyQGHOLQLFLR\ILQGHFXHQWD
[ ¢&yPRKDUtDSDUDTXHHOVLJXLHQWHFRQWDGRUELQDULR
7\SLFDOFOHDUORDGDQGFRXQWVHTXHQFH
FRQ(QDEOH±&7(1/RDGVtQFURQR \&OHDU
DVtQFURQRFXHQWHHQOXJDUGHHQWUH\"
(QWUH>1 1@ 'DWRV
1 1
, 4 5&2VHDFWLYDDQLYHOµ¶GXUDQWH7&/.
, 4
VHPLFLFORFRQ&/. FXDQGRODFXHQWD
, 4
, 4
DOFDQ]D4>@
&RQWDGRU
%LQDULR
/2$' ELWV &7(1GHVDFWLYDGDGHWLHQHODFXHQWDHLQKLEH
&7(1
ODVDOLGD5&2DXQTXHODFXHQWDHVWpHQHO
&/.
5&2 YDORU
&/5
,PSRUWDQWH 3DUDKDFHUYDULDFLRQHVGHOLQLFLR\RILQGHFXHQWDXWLOLFH
FRQWDGRUHVFRQ/RDGVtQFURQRXVHWHUPLQDOHVVtQFURQRVSDUDTXHWRGRVORV
/RDG HVWDGRVGHVDOLGDGXUHQORPLVPR\QRKD\DHVWDGRVWUDQVLWRULRVJOLWFKHV
&RQWDGRUHVFRPHUFLDOHV ([WHQVLyQ
[ \&RQWDGRUGHGpFDGDV ¢&yPRFRQVWUXLUtDXQFRQWDGRUGHELWVDSDUWLUGH
\&RQWDGRUELQDULR
FRQWDGRUHVGHELWVFRQ(QDEOH±&7(1/RDG
SLQ5&2
VtQFURQR \&OHDUDVtQFURQRFRPRORVGHODILJXUD"
)XQFWLRQWDEOH
'DWRV
, 4 5&2VHDFWLYDDQLYHOµ¶GXUDQWH7&/.
, 4
VHPLFLFORFRQ&/. FXDQGRODFXHQWD
, 4
, 4
DOFDQ]D4>@
&RQWDGRU
%LQDULR
/2$' ELWV &7(1GHVDFWLYDGDGHWLHQHODFXHQWDHLQKLEH
)XQFWLRQWDEOH &7(1
ODVDOLGD5&2DXQTXHODFXHQWDHVWpHQHO
&/.
5&2 YDORU
&/5
&RQWDGRUHV ,QWHUFRQH[LyQGHFLUFXLWRVVHFXHQFLDOHV
&RQWDGRUHVFRPHUFLDOHV 'LVHxRDVtQFURQR
'LVHxRDVtQFURQRFRH[LVWHQYDULDVVHxDOHVGHVLQFURQLVPR
[
/yJLFD
Sistema FRPELQDFLRQDO Sistema
(175$'$6 secuencial
secuencial
6$/,'$6
CLK /yJLFD
FRPELQDFLRQDO
¾ Los diseños asíncronos son menos fiables/estables:

El valor de los retados determina si el sistema funciona o no.
Se necesitan más señales de reloj.
/RDG
1RWD $TXt5&2GXUDXQ7&/.

,QWHUFRQH[LyQGHFLUFXLWRVVHFXHQFLDOHV
'LVHxRVtQFURQR
'LVHxRVtQFURQRODVHxDOGHVLQFURQLVPRHVFRP~Q
/yJLFD
Sistema FRPELQDFLRQDO Sistema
(175$'$6 secuencial
secuencial
/yJLFD 6$/,'$6
CE
CLK FRPELQDFLRQDO
¾ Los diseños síncronos son más fiables:

Los eventos están sincronizados con flancos de reloj que se
producen en intervalos perfectamente definidos.
Las salidas de una etapa disponen de un ciclo de reloj para
propagarse
,QWHUFRQH[LyQGHFLUFXLWRVVHFXHQFLDOHV
RST
g
Decodificador f
Prescaler S4 Contador Q[3]
S3 e
Q[2]
S2 d
1/N BCD Q[1]
CE BCD7SEG c
S1 Q[0]
S0 b
a
CLK
N=10
CE=?

(25/11/2012)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 3
Cuestión 3 ...................................................................................................................................................... 5
Cuestión 4 ...................................................................................................................................................... 7
Cuestión 5 ...................................................................................................................................................... 8
Cuestión 6 ...................................................................................................................................................... 9
Cuestión 7 ................................................................................................................................................... 10
Cuestión 8 ................................................................................................................................................... 12
Cuestión 9 ................................................................................................................................................... 13
Cuestión 10 ................................................................................................................................................ 14
Cuestión 11 ................................................................................................................................................ 15
Cuestión 12 ................................................................................................................................................ 16

Cuestión 1
El registro universal 74LS194 de la Figura 1.1 es sometido a las señales de la Figura 1.2.
Complete el cronograma de la Figura 1.2 justificando su respuesta.
74LS194A
Figura 1.1. Registro de desplazamiento y tabla de funcionamiento.

Cuestión 2
1) Atendiendo al circuito que aparece en la Figura 2.1, complete la tabla que aparece a
continuación.
IN
SR Q0
A QA Q1 SG1 OUT
B QB Q2 J Q
C QC Q3 K Q
D QD
SL CLK
CLK CLR
VCC S0
S1
CLR
74194
SG2
CLK
VCC
R
Figura 2.1. Circuito basado en el 74194.
SG2

2) El circuito anterior se puede utilizar como un filtro digital que elimina los pulsos de corta
duración debidos al ruido que pudiera aparecer en la señal de entrada. Indique la duración
máxima (en ciclos de reloj) de los pulsos que dicho circuito es capaz de eliminar.

Cuestión 3
Mediante el registro de desplazamiento 74LS194, cuyas características se adjuntan, se ha

realizado un contador cíclico, tal como se muestra en la Figura 3.1.
VCC
SR
A QA
B QB
C QC
D QD
SL
Reloj
CLK
S0
S1
VCC CLR
R 74LS194
C
Figura 3.1. Contador implementado con un 74LS194.
1) Complete la siguiente tabla, indicando el módulo del contador implementado.

2) Basándose en el montaje de la Figura 3.1, realice un nuevo diseño, incluyendo los elementos
necesarios, de forma que la secuencia del contador sea periódica desde la conexión de la
alimentación.
QC
QD

Cuestión 4
A partir del circuito de la figura 4.1, realizado con el circuito integrado 74LS194.
Vcc
SR
A QA
B QB
C QC
D QD
Vcc
SL
CLK CLK
S0
S1
Vcc
CLR
R C 74LS194
Figura 4.1. Circuito basado en registro de desplazamiento.

Cuestión 5
Dado el circuito la Figura 5.1, se pide:
+5V
J
K
A QA
B QB
C QC
D QD
RELOJ CLK QD
S/L
+5V
CLR
74195
Bloque 1
Figura 5.1. Sistema secuencial.

1) Diseñe el circuito “Bloque 1”, para garantizar que en la conexión del circuito se realice una
operación de carga al producirse un flanco de subida de la señal de reloj.
2) Si la señal de reloj tiene un periodo de 1 ms, ¿cuánto tiempo hay que mantener un nivel bajo
en dicho terminal para garantizar que se produce la carga al conectar la alimentación?
3) Suponiendo que la carga se realiza correctamente, complete la siguiente tabla con la

evolución de las salidas del registro. ¿Cuál es el módulo de este contador?
Conex. + ↑

Cuestión 6
A partir del circuito de la figura 6.1, y de la tabla de funcionamiento del integrado 74194,
responda justificadamente a las siguientes preguntas:
SR
A QA
B QB
+5V +5V C QC
D QD
SL
CLK
C CLK
S0
S1
CLR
74194
R
Figura 6.1. Circuito secuencial basado en el registro 74194.

1) Complete la siguiente tabla indicando la evolución de las señales más significativas durante
12 ciclos de la señal de reloj desde que se carga el condensador, a partir del momento en el
que se conecta la alimentación.
Conex. + ↑
0 1
2) Calcule la frecuencia máxima de funcionamiento sabiendo que el registro tiene un tiempo de

propagación de 26 ns y un tiempo de setup de 20 ns, y cada puerta un tiempo de propagación
de 18 ns.

Cuestión 7
Basándose en el contador de décadas 74160 se ha diseñado otro contador de 4 bits, con salidas
Q’DQ’CQ’BQ’A, como se muestra en la Figura 7.1.
QA'
A QA QB'
B QB QC'
C QC QD'
D QD
CLK
CLK RCO
EN CLR
ENP
ENT
LOAD QA'
QB'
74160 QC'
QD'
VCC VCC CLK
J Q
R EN
CLK
C K CLR Q
Contador diseñado
Figura 7.1.
1) ¿Cuál es el tiempo de propagación TPCont’ del nuevo contador diseñado? Razone la

respuesta.
Datos (tiempos de propagación): tP160=30ns; tPBiest=40ns; tPpuertas=20ns.
TPCont’
clk
[QD’..QA’]
Qi Qi+1

2) Complete la tabla con las salidas del contador diseñado, cuando la señal EN=’H’.

Cuestión 8
En el circuito de la Figura 8.1 se representa un contador cuya salida es interpretada en
complemento a 2. El diseño está basado en un contador ascendente/descendente con entrada de
carga (LOAD) asíncrona.
VCC
A QA
CLK B QB
C QC
D QD
CO
DN BO
LOAD
UP
VCC
C1
R C
Q D
Q
CLK
CLR
PRE VCC
R
Figura 8.1. Circuito basado en un contador.

1) Indique claramente los límites numéricos entre los que oscila el valor de salida del contador
expresados en decimal.
2) Indique las modificaciones que habría que hacer en el circuito para realizar una cuenta
asimétrica entre el -3 y el +5.

Cuestión 9
En la Figura 9.1 se muestra un circuito secuencial basado en un contador del que se proporciona
su cronograma de funcionamiento en la Figura 9.2. Se pide:
A QA
VCC B QB
C QC
D QD
CLK
R CLK RCO
ENP
ENT
LOAD
U/D
C 74LS669
D Q
Q
CLK
CLR
CE
Figura 9.1. Sistema secuencial. Figura 9.2. Cronograma de funcionamiento del 74LS669
1) Complete la siguiente tabla indicando la evolución de las salidas del contador desde el
momento de conexión de la alimentación, durante los 12 flancos de reloj siguientes a la carga
del condensador.
Funcionamiento del biestable

CLR CE D CLK Qt+1
L X X X L
H H X X Qt
H L Dt Dt
2) Determine la máxima frecuencia de funcionamiento del circuito a partir de los datos que se
adjuntan a continuación, atendiendo únicamente a la señal LOAD.
Datos: tpPUERTAS=5 ns; Contador: tpCONT=18ns; tSU_LOAD= 2 ns; tSu_U/D= 4 ns; Biestable: tpB= 12
ns; tSU_D= 2 ns; tSU_CE= 2 ns.

Cuestión 10
En la Figura 10.1 se muestra un circuito realizado con un contador genérico binario natural
bidireccional, con entradas CLR asíncrona y LOAD síncrona y salida de fin de cuenta MX/MN
activa a nivel alto durante un ciclo de la señal de reloj. Se pide:
QA
A QA QB
B QB QC
C QC QD
D QD
CLK
CLK
MX/MN
D/U
LOAD
CLR
+5V R
+5V
Q J
C
CLK
CLR K
Figura 10.1. Circuito basado en un contador binario natural de módulo 16.
1) Complete la siguiente tabla indicando los eventos que ocurren tras las situaciones que se
plantean.
2) Escriba ordenadamente y en decimal los códigos que forman la secuencia que sigue la salida
del circuito, indicando el módulo del contador obtenido.

Cuestión 11
1) A partir de un contador binario natural genérico de módulo 16, cuya tabla de funcionamiento
se adjunta, obtenga un contador que disponga de dos señales de selección, S1 y S0, y una
entrada de Enable activa a nivel alto, E, que permitan indicar el código de salida y el sentido
de la cuenta, según se indica en la tabla mostrada, y que al conectar la alimentación comience
en el código 0. Puede emplear puertas AND, NAND y OR en el menor número posible.
Nota: CO se activa cuando en cuenta descendente el código de salida es el 0. BO se activa
cuando en cuenta ascendente el código de salida es el 15.
E S1 S0 Cód. salida y sentido MR PL CPU CPD Modo

1 X X Cuenta detenida 1 X X X Reset (Async.)
0 0 0 Binario, ascendente 0 0 ↑ ó ↑ Preset (Sync.)
0 0 1 Binario, descendente 0 1 1 1 No change
0 1 0 Decimal, ascendente 0 1 ↑ 1 Count Up
0 1 1 Decimal, descendente 0 1 1 ↑ Count Down
Si S0 = 0 Cuenta ascendente
Si S0 = 1 Cuenta descendente
1
A QA 5
B QB 6
CLK
3
C QC 7
Detectar fin de
4
D QD 8
cuenta si S1 = 1
E 1 5
CPU CO
2 6 Detectar 9
CPD BO
3 (1001) si S1 = 1
PL
4
MR
S0
Vcc
S1
2) A partir del mismo contador genérico, diseñe un contador que siga la secuencia 6, 7, 8, 9, 10,
6, 7, 8...

Cuestión 12
Dado el circuito de la Figura 12.1:
1) Indique cuál será el valor inicial de las salidas de los componentes 74LS164 y 74LS169 una
vez transcurrido el transitorio del circuito RC, sabiendo que la constante de tiempo de dicha
red es mayor que el período de la señal de reloj (τ=RC > TCLK). Obtenga además en este
apartado las ecuaciones lógicas de aquellas entradas de ambos circuitos que considere
necesarias para analizar su funcionamiento y rellenar posteriormente el cronograma del
siguiente apartado.

2) Partiendo del estado inicial que haya justificado en el apartado anterior y suponiendo que la
red RC ha alcanzado su régimen estable, rellene el cronograma adjunto para el circuito de la
Figura 12.1.
Figura 12.2. Cronograma de funcionamiento.

Autómatas de estados finitos
Tipos de circuitos secuenciales síncronos
Autómata de Mealy
Circuito
Circuito qt+1 qt Combinacional zt
xt Combinacional Biestables D de Salida (g)
de Entrada (f) (e t)
qt
CLK
Función de salida (g) zt = g [xt ,qt] Función de transición (f) qt+1 = f [xt, qt]
Tema 5
Autómata de Moore
Síntesis de sistemas secuenciales
Circuito qt+1 qt Circuito
xt Combinacional Biestables D Combinacional zt
de Entrada (f) (e t)
de Salida (g)
(24-01-2013) qt
CLK
Función de salida (g) zt = g [qt] Función de transición (f) qt+1 = f [xt, qt]
Síntesis de Sistemas Secuenciales 5
ED – Tema 5
Autómatas de estados finitos

Índice Fundamentos: definiciones
Autómatas de estados finitos El ESTADO es toda la información que se necesita saber (almacenar) para
Introducción dadas las entradas en unos instantes determinados, deducir las
Definición y Nomenclatura correspondientes salidas (y próximos estados)
Tipos de circuitos secuenciales síncronos El estado define la situación del sistema en todo momento.
Fundamentos El sistema está en cualquier instante en un estado perfectamente definido
Definiciones de entre un número posible, finito, de estados (FSM).
Representación de grafos
Ejemplos El sistema evoluciona realizando una TRANSICIÓN entre un estado (estado
actual) y otro estado (próximo estado o estado siguiente). Sistema síncrono:
Metodología transiciones en flancos de clk
Síntesis de circuitos secuenciales
Síntesis de un autómata de Mealy Las transiciones se realizan, desde cada estado, dependiendo de los valores de
Síntesis de un autómata de Moore las ENTRADAS que recibe el sistema
Codificación en VHDL
El sistema entrega SALIDAS, que pueden generarse:
Máquina de estados Moore
A partir del estado actual (Moore),
Máquina de estados Mealy
A partir del estado actual y de la/s entrada/s (Mealy)
Comparación entre autómatas de Moore y Mealy
Síntesis de Sistemas Secuenciales 2 Síntesis de Sistemas Secuenciales 6
ED – Tema 5 ED – Tema 5
Autómatas de estados finitos Autómatas de estados finitos

Introducción Fundamentos: representación de grafos
Recordamos los tipos de sistemas digitales: Grafos

Combinacionales: aquellos circuitos cuyas salidas, en un Autómata de Moore Autómata de Mealy
determinado instante, son función exclusivamente del valor de las
entradas en ese instante. Entradas iguales dan lugar a salidas Entrada Entrada/Salida
iguales.
Entradas Salidas Estado/Salida xt Estado xt/zt
Circuito
combinacional
qt/zt qt+1/zt+1 qt qt+1
Secuenciales: aquellos circuitos en los que las salidas dependen
de las entradas en el instante actual y en los anteriores. Tienen Transición Transición
memoria. Dadas las entradas, se necesita cierta información,
estado q(t), del sistema, para saber las nuevas salidas y próximos
En Moore: zt (salida) sólo depende de qt (estado actual)
estados del circuito.
Entradas Salidas
Circuito En Mealy: zt depende de xt (entrada) y de qt (estado actual)
combinacional
Estado actual
q(t)
En Moore y Mealy : qt+1 (estado siguiente) depende tanto de xt
Nota.- Entradas iguales pueden
Biestables generar salidas distintas dependiendo (entrada) como de qt (estado actual)
del estado actual del circuito

Autómatas de estados finitos Autómatas de estados finitos

Definición y Nomenclatura Fundamentos: ejemplos
Ejemplo 1: Contador de 2 bits y cuenta ascendente/descendente

Entradas Salidas
Circuito en función de señal U/D
x(t) z(t)
Combinacional Entradas
Moore q3 / 11 síncronas
1 1
Contador Estado Estado
actual
Estado actual Excitaciones 0 0
siguiente
q(t) e(t) QB Z1 Salidas Salidas

M1 U/D
q0 / 00 q2 / 10
U/D
determina el QA Z0
M2 CLK 0 0
... próximo estado qi qj

q(t+1) 1 1 Z1i Z0i Z1j Z0j
q1 / 01
Mp
CLK
Biestables
Estados: (q0, q1, q2, q3) valores de cuenta
p Elementos de memoria (biestables) 2p estados (máximo) Salidas: Z1 Z0

Autómatas de estados finitos Síntesis de circuitos secuenciales
Fundamentos: ejemplos Síntesis de un autómata de Mealy
Ejemplo 2: Sumador (con grafo Mealy) de dos

datos que llegan en serie, por parejas, X
sincronizados con los flancos activos de CLK, Y sumador Z Paso 2/9. Paso 3/9.
comenzando por los bits de menor peso. El CLK Obtención del grafo Obtención de la tabla de
resultado se va presentando a la salida en estados
serie a medida que se va generando, teniendo
X: … 0 0 1 0 1 1 1 1 0 1 0 … Autómata de Mealy
en cuenta los posibles acarreos producidos Y: … 0 1 1 0 0 1 1 0 0 1 1 … Est. act. Entr. actual xt Entr. actual xt
Z: … 0 1 0 1 1 0 1 0 1 0 0 … qt 0 1 0 1
Mealy 0/0 1/1 1/0 q0
Entradas
Salidas q0 q1 0 1
síncronas
q0 q1 q1 q1 q1 1 0
Estado Estado
00/0 11/0 10/0 actual siguiente Estados: 0/1 qt+1 zt
q0: estado con acarreo=0
q1: estado con acarreo=1
Próx. estado Salida
01/1 q0 q1
11/1 X Y Z
10/1 00/1 01/0 qi qj

Autómatas de estados finitos Síntesis de circuitos secuenciales

Fundamentos: ejemplos Síntesis de un autómata de Mealy
Ejemplo 3: Detector cíclico de la secuencia 101, con reset asíncrono.
Un mismo bit no puede pertenecer a más de una secuencia válida Paso 2/9. Paso 3/9.
RESET Obtención del grafo Obtención de la tabla de
X Detector Z X: … 0 1 0 0 1 0 1 0 1 0 1… estados
Sec: 101 Z: … 0 0 0 0 0 0 1 0 0 0 1… Autómata de Mealy
CLK
Est. act. Entr. actual xt Entr. actual xt
A veces se llega a grafos válidos
1/1
pero con estados redundantes: qt 0 1 0 1
Mealy 0/0 Estados:
X Z
1/0 0/0 q0: ningún bit válido q0 q0 q1 0 1
(ó 3er bit válido recibido)
0/0 q0 q1 q2 qi qj q1: 1er bit válido recibido q0 1/1 q1 q1 q2 q2 1 0
q2: 2o bit válido recibido
1/0 1/0 q2 q2 q2 1 0
RESET
0/0 0/1 qt+1 zt
Moore Estados:
0 1 0
0
X q0: ningún bit válido recib.
1/0 q2
1 qi q1: 1er bit válido recibido 0/1
q0 / 0 q1 / 0 q2 / 0 q3 / 1 qj
q2: 2o bit válido recibido
Zi Zj q3: 3er bit válido recibido
1 0
1
RESET

Síntesis de circuitos secuenciales

Metodología Síntesis de un autómata de Moore
Paso 4/9. Minimización de estados (elimina estados redundantes)
Síntesis
1. Planteamiento del problema Est. act. Entr. actual xt Entr. actual xt Estados equivalentes q1 = q2
2. Obtención del grafo qt 0 1 0 1 Est. act.
Entr. act. xt Entr. act. xt
3. Obtención de la tabla de estados q0 q0 q1 0 1
qt 0 1 0 1
4. Minimización de la tabla de estados q1 q2 q2 1 0
q0 q0 q1 0 1
q2 q2 q2 1 0
5. Codificación de estados q1 q1 q1 1 0
6. Obtención de las ecuaciones de salida del sistema qt+1 zt qt+1 zt
Próx. estado Salida Próx. estado Salida
7. Obtención de las tablas de excitación y ecuaciones
de entrada de los biestables 1/1
q0 q1 0/0 1/1 1/0
8. Implementación del circuito
1/0
q0 q1
9. Inclusión de las entradas asíncronas 0/0 0/1 0/1
Análisis 1/0 q2 Nota.- Dos estados son equivalentes si ante las mismas entradas
0/1 van a los mismos próximos estados y generan las mismas salidas
Síntesis de circuitos secuenciales Síntesis de circuitos secuenciales

Síntesis de un autómata de Mealy Síntesis de un autómata de Mealy
Paso 5/9. Codificación de estados

Paso 1/9. Planteamiento del problema
2 estados Nº biestables = p Una posibilidad (de codificación):
Diseño de un autómata de Mealy que reciba 2p t 2 p=1 q0 = 0 q1 = 1
por una entrada serie una secuencia binaria y
proporcione en su salida, también serie, su
complemento a 2. Est. act.
Entr. act. xt Entr. act. xt Est. act.
Entr. act. xt Entr. act. xt
qt 0 1 0 1 Q0t 0 1 0 1
RESET q0 q0 q1 0 1 0 0 1 0 1
q1 q1 q1 1 0 1 1 1 1 0
.....100011010110 X
Conversor
Z .....011100101010 qt+1 zt Q0t+1 zt
A C2
CLK Próx. estado Salida Próx. estado Salida

Síntesis de un autómata de Mealy Síntesis de un autómata de Moore
Paso 2/9. Paso 3/9.
Obtención del grafo Obtención de la tabla de
Paso 6/9. Obtención de la ecuación de la salida estados
Recordemos:
Q0t Autómata de Mealy Est. act. Entr. actual xt Salida
xt 0 1 0/0
Est. act.
Entr. act. xt Entr. act. xt 1/1 1/0 qt 0 1 zt
Q0t 0 1 0 1 0 0 1 q0 q0 q1 0
q0 q1
0 0 1 q1 q1 q2 1
0 1 1 1 0 0/1
1 1 1 q2 q1 q2 0
1 0
Q0t+1 zt Autómata de Moore qt+1
zt = Q0 t xt + Q0 t xt
Próx. estado
t 0 1
zt = Q0 xt 1 1
q0/0 q1/1 q2/0 En Moore necesitamos desdoblar el estado q1 de
Mealy pues un mismo estado no puede dar varias
0 0 salidas distintas (Moore: un estado ->una salida/s)


Paso 2/9. Paso 3/9.

Paso 7/9. Obtención de las Obtención del grafo Obtención de la tabla de
Qt Qt+1 Dt Tt St Rt Jt Kt
tablas de excitación de los estados
0 0 0 0 0 X 0 X
biestables A veces se llega a grafos válidos
0 1 1 1 1 0 1 X Est. act. Entr. actual xt Salida
pero con estados redundantes:
1 0 0 1 0 1 X 1 0 1 zt
qt
Biestables tipo D: Qt+1 = Dt 1 1 1 0 X 0 X 0
q0 q0 q1 0
Autómata de Moore q1 q3 q2 1
Q0t q2 q3 q2
Est. act.
Entr. act. xt Entr. act. xt Entr. act. xt xt 0 1 0
Q0t 0 1 1 1 q3 q3 q2 1
0 1 0 1 0 1
0 0 1
0 0 1 0 1 0 1 q0/0 q1/1 q2/0 qt+1
1 1 Próx. estado
1 1 1 1 0 1 1 1 1
0 0
Q0t+1 zt D0t (entrada q3/1
Próx. estado Salida biestable 0) D0t = xt +Q0t 0


Paso 4/9. Minimización de estados (elimina estados redundantes)
Paso 8/9. Implementación del circuito Est. act. Entr. actual xt Salida Estados equivalentes q1 = q3
qt 0 1 zt Est. act. Entr. actual xt Salida
zt = Q0t xt q0 q0 q1 0 qt 0 1 zt
z q1 q3 q2 1 q0 q0 q1 0
D0t = xt + Q0t x D0PRQ0 q2 q3 q2 0 q1 q1 q2 1
q3 q3 q2 q2
CLK CL Q0 1 q1 q2 0
qt+1 qt+1
Próx. estado Próx. estado
0 1 1 1
Reset 0 1
1 1
Paso 9/9. Inclusión de las entradas asíncronas (Reset) q0/0 q1/1 q2/0
1 q0/0 q1/1 q2/0
Estado inicial: q0 0 0 0 0
q3/1
Nota.- Dos estados son equivalentes si ante las mismas entradas
0 van a los mismos próximos estados y generan las mismas salidas

Síntesis de un autómata de Moore Síntesis de un autómata de Moore
Paso 5/9. Codificación de estados

Paso 1/9. Planteamiento del problema
3 estados Nº biestables = p Una posibilidad (de codificación):
Diseño de un autómata de Moore que reciba 2p t 3 p=2 q0 = 00 q1 = 01 q2 = 10
por una entrada serie una secuencia binaria y
proporcione en su salida, también serie, su Est. act. Entr. actual xt Salida Est. act. Entr. act. xt Salida
complemento a 2. qt 0 1 zt Q1t Q0t 0 1 zt

q0 q0 q1 0 0 0 0 0 0 1 0
RESET q1 q1 q2 1 0 1 0 1 1 0 1
q2 q1 q2 0 1 0 0 1 1 0 0
.....100011010110 X
Conversor
Z .....011100101010 qt+1 1 1 X X X X X
A C2
CLK Próx. estado Q1t+1 Q0t+1
Próx. estado

Síntesis de circuitos secuenciales Codificación en VHDL
Síntesis de un autómata de Moore Máquina de Estados Moore
RESET
library ieee; X Circuito qt+1 qt Circuito

Paso 6/9. Obtención de la ecuación de la salida use ieee.std_logic_1164.all; Conversor
A C2
Z xt Combinacional
de Entrada (f) (e )
t
Biestables D Combinacional
de Salida (g)
zt
entity moore is CLK qt
port (clk : in std_logic; CLK
reset : in std_logic;
input_x : in std_logic;
output_z : out std_logic); 0 1 1
end moore;
Est. act. Entr. act. xt Salida Q0t q0/0 q1/1 q2/0
Q1t 0 1 architecture behavioral of moore is
type state_type is (q0,q1,q2);
Reset
0 1
Q1t Q0t 0 1 zt signal current_s,next_s: state_type;
0
begin
0 0 0 0 0 1 0 0 0 1 --combinational process to model next-state-logic
--secuential process to describe current-state-logic
process (clk,reset)
process (current_s,input_x) begin
0 1 0 1 1 0 1 1 0 X
begin
case current_s is
if (reset=‘1') then
current_s <= q0; --asynchonous reset
when q0 => --when current state is "q0"
1 0 0 1 1 0 0 if(input_x = '0') then next_s <= q0;
elsif (clk'event and clk='1') then
current_s <= next_s; --state change.
else next_s <= q1; end if;
1 1 X X X X X end if;
zt = Q0t
end process;
when q1 => --when current state is "q1"
if(input_x = '0') then next_s <= q1; process (current_s) --combinational process to model output-logic
Q1t+1 Q0t+1 else next_s <= q2; begin
end if; case current_s is
Próx. estado when q2 => --when current state is "q2" when q0 => output_z <= '0'; --when current state is "q0"
if(input_x = '0') then next_s <= q1; when q1 => output_z <= '1'; --when current state is "q1"
else next_s <= q2; when q2 => output_z <= '0'; --when current state is "q2"
end if; end case;
end case; end process;
end process; end behavioral;

Síntesis de circuitos secuenciales Codificación en VHDL

Síntesis de un autómata de Moore Máquina de Estados Mealy
RESET
Paso 7/9. Obtención de las X

Conversor Circuito qt+1 qt
Circuito
Combinacional zt
ecuaciones de excitación de Qt Qt+1 Dt Tt St Rt Jt Kt A C2
Z xt Combinacional
de Entrada (f) (e )
t
Biestables D de Salida (g)
library ieee; CLK qt
los biestables 0 0 0 0 0 X 0 X use ieee.std_logic_1164.all; CLK
0 1 1 1 1 0 1 X entity mealy is Reset --secuential process to describe current-state-logic

port (clk : in std_logic;
Biestables tipo D: Qt+1 = Dt 1 0 0 1 0 1 X 1 reset : in std_logic; 0/0 1/0 process (clk,reset)
1/1 begin
input_x : in std_logic;
1 1 1 0 X 0 X 0 output_z : out std_logic); if (reset=‘1') then
end mealy; q0 q1 current_s <= q0; --asynchonous reset
elsif (clk'event and clk='1') then
0/1 current_s <= next_s; --state change.
architecture behavioral of mealy is
Est. act. Entr. actual xt Salida Entr. actual xt Entr. actual xt type state_type is (q0,q1); end if;
signal current_s,next_s: state_type; end process;
Q1t Q0t 0 1 zt 0 1 0 1 begin
--combinational process to model output-logic
--combinational process to model next-state-logic process (current_s,input_x)
0 0 0 0 0 1 0 0 0 0 1 process (current_s,input_x) begin
begin case current_s is
0 1 0 1 1 0 1 0 1 1 0 case current_s is when q0 => --when current state is "q0"
when q0 => --when current state is "q0" if(input_x = '0') then output_z <= '0';
1 0 0 1 1 0 0 0 1 1 0 if(input_x = '0') then next_s <= q0;
else next_s <= q1;
else output_z <= '1';
end if;
end if; when q1 => --when current state is "q1"
1 1 X X X X X X X X X when q1 => --when current state is "q1" if(input_x = '0') then output_z <= '1';
if(input_x = '0') then next_s <= q1; else output_z <= '0';
end if;
Q1t+1 Q0t+1 D1t (entrada D0t (entrada else next_s <= q1;
end if; end case;
Próx. estado biestable 1) biestable 0) end case;
end process;
end process;
end behavioral;

Síntesis de circuitos secuenciales Comparación entre los autómatas

Síntesis de un autómata de Moore de Moore y de Mealy
Q0txt Autómata de Moore Autómata de Mealy
Paso 7/9. Obtención de las
Q1t 00 01 11 10 0 Reset
ecuaciones de excitación de 1 1
los biestables 0 0 0 1 0 0/0 1/0
D1 t q0/0 q1/1 q2/0 1/1
1 0 1 X X 0 1
0 q0 q1
Est. act. Entr. xt Entr. xt
D1t =xt ·Q1t+xt·Q0t = xt ·(Q1t+Q0t) 0/1
Q1t Q0t 0 1 0 1 Reset Vcc
0 0 Q0txt
0 0 0 1
0 1 Q1t 00 01 11 10 D1PR Q1
0 1 1 0
1 0
0 1 1 0
0 0 1 0 1 x CL Q1 z
z
1 1 D0 t x
X X X X 1 1 0 X X D0PR Q0
PR
D0 Q 0
D1t (entrada D0t (entrada CLQ0 CL

Q0
D0t = Q0t ·xt + Q1t ·xt + Q1t ·Q0t ·xt CLK
biestable 1) biestable 0)
= (Q0t + Q1t) ·xt + Q1t ·Q0t ·xt CLK
Reset Reset

Síntesis de circuitos secuenciales Comparación entre los autómatas

Síntesis de un autómata de Moore de Moore y de Mealy
Todos los circuitos secuenciales síncronos pueden
Paso 8/9. Implementación del circuito
implementarse tanto como autómatas de Moore como de Mealy
D0t = (Q0t + Q1t) ·xt + Q1t ·Q0t ·xt Menor complejidad del circuito cuando se resuelve como
Vcc
autómata de Mealy
D1t = xt ·(Q1t + Q0t)
Q1+Q0 En los autómatas de Mealy las modificaciones en las entradas
zt = Q0t
D1PR Q1 provocan cambios en la salida en el momento en el que se
Q
CLR 1
producen
x z
En los autómatas de Moore las salidas solamente cambian
D0PR Q0 cuando se produce un flanco de reloj y cambia el estado
Q0
CLR Solamente utilizaremos autómatas de Mealy:
Q1Q0 cuando los cambios en las entradas del circuito estén
Reset sincronizados con la señal de reloj, o
CLK
Paso 9/9. Inclusión de las entradas asíncronas (Reset) cuando los cambios en otros momentos no afecten
negativamente al funcionamiento del sistema global
Estado inicial: q0 = 00 Q0 = 0 y Q1 = 0
Departamento de Electrónica
TEMA: 5
Síntesis de Sistemas Secuenciales
(29/06/2012)
Tema 5 1 Síntesis de Sistemas Secuenciales

Índice
1 Aspectos generales sobre circuitos secuenciales.......................................... 3
1.1 Estructura general y funcionamiento ................................................................... 3
1.2 Tipos de circuitos secuenciales............................................................................ 4
2 Aspectos básicos sobre circuitos secuenciales síncronos........................... 4
2.1 Tipos de circuitos secuenciales síncronos.......................................................... 5
3 Representación de los autómatas .................................................................... 6
3.1 Autómata de Mealy................................................................................................. 6
3.2 Autómata de Moore ................................................................................................ 6
4 Síntesis de circuitos secuenciales síncronos ................................................. 7
4.1 Planteamiento del problema.................................................................................. 7
4.2 Resolución con una máquina de estados tipo Moore ......................................... 8
4.2.1 Grafo (diagrama de estados)........................................................................................................ 8
4.2.2 Tabla de estados .......................................................................................................................... 9
4.2.3 Codificación de estados ............................................................................................................... 9
4.2.4 Ecuaciones de salida.................................................................................................................. 10
4.2.5 Tablas de excitación y ecuaciones de entrada de los biestables............................................... 10
4.2.6 Implementación del circuito ........................................................................................................ 12
4.2.7 Entradas asíncronas................................................................................................................... 13
4.3 Resolución con una máquina de estados tipo Mealy .........................................14
4.3.1 Grafo (diagrama de estados)...................................................................................................... 14
4.3.2 Minimización de estados ............................................................................................................ 14
4.3.3 Tabla de estados ........................................................................................................................ 15
4.3.4 Codificación de estados ............................................................................................................. 15
4.3.5 Ecuaciones de salida.................................................................................................................. 16
4.3.6 Tablas de excitación y ecuaciones de entrada de los biestables............................................... 16
4.3.7 Implementación del circuito ........................................................................................................ 18
4.3.8 Entradas asíncronas................................................................................................................... 19
5 Anexo. Tabla de excitación de biestables...................................................... 20

6 Ejercicios resueltos.......................................................................................... 21
6.1 Circuito sumador serie .........................................................................................21
6.2 Detector de secuencia ..........................................................................................24
6.3 Contador BCD........................................................................................................27
7 Ejercicios propuestos ...................................................................................... 31
1 Aspectos generales sobre circuitos secuenciales
En los circuitos combinacionales la salida en un determinado momento depende

únicamente de los valores de las señales de entrada en el mismo instante. Sin embargo, en
el mundo real la mayor parte de los sistemas con los que nos enfrentamos tienen una
dimensión adicional: el funcionamiento de los mismos depende no únicamente de sus
entradas actuales, sino también de la historia por la que han pasado. Así, los circuitos
secuenciales surgen para solucionar las limitaciones intrínsecas de los combinacionales.
Los circuitos secuenciales son sistemas que, además de entradas y salidas,

también tienen estados que recuerdan la historia pasada por el circuito. Utilizan la
información del estado conjuntamente con una combinación lógica de sus entradas de datos
para determinar el futuro estado del sistema y sus salidas. Por tanto, una de sus
características es que las mismas entradas en estados diferentes dan lugar a salidas
distintas, ya que éstas dependen también del estado.
Muchos de los sistemas digitales prácticos se realizan siguiendo la filosofía de los

circuitos secuenciales (circuitos de control, sistemas de alarma y seguridad, relojes, etc.).
Se puede considerar como ejemplo una máquina expendedora (simplificada), que se
representaría como se muestra en la figura 1.
Selección Espera Introducción

producto
No hay No hay de moneda
moneda selección
Espera moneda Espera selección
Informa precio de producto
Entrega Selección
Introducción producto
de moneda de producto
figura 1 Representación de una máquina expendedora
En la figura 1 pueden verse varios estados, en los que el sistema espera monedas o
la selección de productos, o entrega el producto. Estos estados memorizan la última acción
del usuario, de forma que el sistema puede responder a las nuevas acciones de forma
diferente dependiendo de la historia pasada: si se selecciona el producto, la salida no será
la misma si ya hemos entregado el dinero o todavía no.
Este puede ser un ejemplo sencillo de máquina secuencial, y a partir de ahora se

estudiará la forma de analizar y diseñar este tipo de circuitos.
1.1 Estructura general y funcionamiento

La estructura general de un circuito secuencial responde al diagrama de bloques de
la figura 2 (modelo de Huffman). Como se puede observar, incluye un circuito combinacional
y un bloque de memoria (formado por biestables, por ejemplo). Las entradas se identificarán
por la letra X, las salidas por la letra Z, y los elementos de memoria por la letra M. Cada
elemento de memoria tiene unas entradas denominadas E i y una salida Q i que almacenará
el estado actual del circuito. Además existe una señal auxiliar, la señal de reloj (CLK), que
juega un papel fundamental en los sistemas secuenciales síncronos.
El hecho de que parte de la información de salida del circuito combinacional se

introduzca de nuevo a su entrada, previo paso por la memoria, se conoce como
realimentación.
Entradas Salidas
de datos de datos
x(t) z(t)
Circuito
Combinacional
Excitación
Estado e(t)
actual para generar el
q(t) próximo estado
q(t+1)
Memoria
Señal de Reloj CLK
figura 2 Estructura general de un circuito secuencial
1.2 Tipos de circuitos secuenciales

Los sistemas secuenciales se pueden clasificar en dos grandes bloques: síncronos
y asíncronos. Esta clasificación se hace atendiendo a los tipos de elementos de memoria
(M i ) utilizados. La diferencia entre los sistemas secuenciales síncronos y asíncronos está en
que en los primeros los cambios de estado son controlados por una señal de referencia
común (señal de reloj, CLK) y en los segundos no.
2 Aspectos básicos sobre circuitos secuenciales síncronos
En este capítulo se presentan los aspectos más importantes de los sistemas

secuenciales síncronos. Muchos de los sistemas digitales en la práctica responden a la
filosofía de funcionamiento de los sistemas síncronos, por lo tanto la evolución de las
diferentes variables, que responden a un determinado diagrama de flujo, están
sincronizadas con una señal de reloj (CLK).
En un sistema secuencial síncrono las transiciones entre estados se producen en

momentos discretos (t, t+1, t+2, etc). Estos momentos coinciden con los flancos activos de
subida o bajada de los pulsos de una señal de reloj.
Los sistemas secuenciales síncronos también se denominan como máquinas de

estados finitos o autómatas de estados finitos. El calificativo de “estados finitos” se debe a
que la memoria de que dispone el sistema secuencial para recordar en qué estado está es
finita y, por tanto, solamente podrá almacenar un número finito de estados diferentes. De tal
forma que si la memoria tiene p elementos, el número máximo de estados que se podrán
almacenar será 2p.
Se van a estudiar dos configuraciones básicas: Autómatas de Mealy y de Moore

(también denominados máquinas de Mealy y de Moore)
2.1 Tipos de circuitos secuenciales síncronos

Siguiendo el esquema general de la figura 2 se van a estudiar dos configuraciones
básicas de un circuito secuencial. La máquina de Mealy, que sigue el esquema de la figura
3, y la Máquina de Moore, que sigue el esquema de la figura 4. En ambos casos existe un
bloque combinacional de entrada que genera las señales de excitación e(t) de los elementos
de memoria, y que depende de la entrada x(t) y el estado actual q(t), según la función de
excitación f. Además poseen un bloque de memoria que almacena el estado actual q(t) del
autómata. Por último está el bloque combinacional de salida, que implementa la función de
salida g. En este bloque radica la diferencia entre ambos modelos. En el autómata de
Moore la salida z(t) es función únicamente del estado actual, q(t), mientras que en un
autómata de Mealy la salida actual depende tanto del estado actual, q(t), como de las
entradas actuales x(t).
Circuito et qt Circuito
xt Combinacional Bloque Combinacional zt
de Entrada (f) de Memoria de Salida (g)
t
q
CLK
figura 3 Autómata de Mealy z(t) = g [x(t), q(t)]
Circuito et qt Circuito
xt Combinacional Bloque Combinacional zt
de Entrada (f) de Memoria de Salida (g)
t
q
CLK
figura 4 Autómata de Moore z(t) = g [q(t)]
En cualquier caso todos los circuitos secuenciales síncronos pueden implementarse

tanto como autómatas de Moore como de Mealy.

3 Representación de los autómatas
Para representar el comportamiento de los circuitos secuenciales se utilizan grafos,

también conocidos como diagramas de estados. Un grafo son una representación gráfica de
un autómata en la que:
Los estados (qt, qt+1…) se representan con círculos.
Las transición entre estados se representan con arcos. De cada estado deben
salir tantas flechas como posibles combinaciones tengan las entradas, ya que
deben estar contempladas las transiciones para todas ellas.
3.1 Autómata de Mealy

En la figura 5 se muestra la forma general de un diagrama de estados o grafo para
el caso de un autómata de Mealy.
Entrada/Salida
Estado xt/zt
qt qt+1
Transición
figura 5. Forma general de representación de los grafos en los autómatas de Mealy
Sobre cada arco se indica la entrada que condiciona dicha transición y la salida para
esa entrada y ese estado actual, con una barra inclinada entre ellas (xt / zt).
La interpretación que se debe hacer de un grafo es la siguiente: en cada momento

se está en un estado determinado (uno de los círculos), y las entradas toman un valor
(entrada actual). La salida que toma el sistema en ese momento será función del estado en
el que se está y de la entrada actual (que viene reflejada por una de las flechas que salen
del estado). Cuando se produzca un flanco de reloj, la transición se hará efectiva, y se
pasará al estado siguiente, volviendo a empezar el proceso.
3.2 Autómata de Moore

En la figura 6 se muestra la forma general de un diagrama de estados o grafo para
el caso de un autómata de Moore.
Entrada
Estado/Salida xt
qt/zt qt+1/zt+1
Transición
figura 6 Forma general de representación de los grafos en los autómatas de Moore.
En los grafos de los autómatas de Moore, los estados y las salidas que les
corresponden se muestran dentro de los círculos. Las transiciones entre estados se indican
con flechas que conectan dos estados y sobre estas flechas se indican las entradas que
condicionan las transiciones.
La interpretación que se debe hacer de un grafo es la siguiente: en cada momento

se está en un estado determinado (uno de los círculos), y las entradas toman un valor
(entrada actual). La salida que toma el sistema en ese momento será función sólo del
estado, por lo que se representa dentro del círculo del estado actual. Cuando se produzca
un flanco de reloj, la transición se hará efectiva, y se pasará al estado siguiente, volviendo a
empezar el proceso.
4 Síntesis de circuitos secuenciales síncronos
La síntesis de circuitos secuenciales síncronos tiene por objetivo obtener el esquema

físico del circuito (formado por puertas lógicas y biestables) a partir de la descripción de la
función que se quiere realizar. Los pasos a seguir, de forma resumida, son:
1. Planteamiento del problema.
2. Obtención del grafo (diagrama de estados).
3. Obtención de la tabla de estados o transiciones.
4. Minimización de la tabla de estados (si fuera necesario).
5. Codificación de estados.
6. Obtención de las ecuaciones de salida del sistema.
7. Obtención de las tablas de excitación y ecuaciones de entrada de los biestables.
8. Implementación del circuito.
9. Inclusión de las entradas asíncronas (si existen).
En los siguientes apartados se describe, de forma general, cada uno de estos pasos.
Las explicaciones se reforzarán con un ejemplo.
4.1 Planteamiento del problema

Se trata de una descripción funcional del circuito a diseñar o, lo que es lo mismo, del
problema a resolver. Esta descripción, generalmente, se realiza en lenguaje natural
ayudado en algunos casos con un dibujo ilustrativo.
Ejemplo. Se quiere diseñar un circuito secuencial síncrono, como el mostrado en la

figura 7, que proporcione a su salida un nivel alto cada vez que en su línea de entrada se
presente la secuencia 101. Un mismo bit no puede pertenecer a más de una secuencia
válida. Además el sistema debe tener una entrada de RESET asíncrona para reiniciar la
detección de la secuencias en cualquier instante. Se propone resolver el diseño con un
autómata de Moore y posteriormente con uno de Mealy.

Detector
X0 Secuencia Z0
CLK 101
RESET
figura 7. Esquema de entradas y salidas del detector de secuencia 101.
Partiendo del planteamiento del problema el primer paso es obtener el grafo del
sistema.
4.2 Resolución con una máquina de estados tipo Moore
4.2.1 Grafo (diagrama de estados)

Esta es la parte más complicada del proceso de síntesis ya que es la más intuitiva y
menos sistemática.
Un mismo enunciado puede dar lugar a distintos grafos iniciales, todos ellos válidos,
pero que pueden ser muy diferentes y, por tanto, con mayor o menor complejidad de
implementación. Sin duda, el mejor grafo será aquel que tenga un menor número de
estados. De la habilidad, ingenio y experiencia del diseñador depende la calidad del grafo.
Los pasos a seguir para establecer un grafo a partir del enunciado se resumen en:
a) Elegir una realización de máquina de Mealy o de Moore (en este caso Moore).
b) Identificar y asignar nombre a:
1) los estados, por ejemplo, q 0 , q 1, q 2 ...
2) las entradas, p. ej., x 0, x 1, ...
3) las salidas, p. ej., z 0, z 1,... .
c) Seleccionar un estado inicial, por ejemplo q 0 , (este estado inicial, en muchos casos,
lo sugiere el propio enunciado). Partiendo de este estado inicial, y para cada una de
las posibles combinaciones de entrada, se establece la salida y el siguiente estado
(que puede ser otro o incluso el mismo).
d) Para una máquina de Moore: se indica sobre cada flecha que une dos estados la
combinación de entrada (entrada actual) que origina dicha transición entre estados.
Las salidas correspondientes a cada estado se indican junto a él, dentro del círculo.
e) El proceso indicado en d) se repite para todos los estados.
En el caso del ejemplo el circuito dispone de una sola entrada, X 0 , y una salida, Z 0 .
En cuanto a los estados, se puede pensar inicialmente en los siguientes:
Estado q 0 : no se ha recibido el primer 1 (estado inicial).
Estado q 1 : se ha recibido el primer 1.

Estado q 2 : se han recibido un 1 y un 0.
Estado q 3 : se han recibido un 1, un 0 y un 1.
Con todo ello, el grafo resultante es el de la figura 8.
0
0
1 0 1
q0 / 0 q1 / 0 q2 / 0 q3 / 1
0
1 1
RESET
figura 8. Grafo correspondiente a la máquina de Moore del ejemplo.
4.2.2 Tabla de estados

Partiendo del grafo de la figura 8 se obtiene la tabla de estados, que se muestra en
la tabla 1.
Estado actual q(t) Entrada actual x(t) Salida actual z(t)
q(t) X 0 (t)=0 X 0 (t)=1 Z 0 (t)
q0 q0 q1 0
q1 q2 q1 0
q2 q0 q3 0
q3 q2 q1 1
Próximo estado q(t+1)
tabla 1. Tabla de estados del ejemplo con Moore.
4.2.3 Codificación de estados

A cada estado se le asigna un código, por ejemplo: q 0 = 00, q 1 =01, q 2 =10, q 3 =11. A
partir de la asignación de estados anterior y de la tabla de estados (tabla 1), se obtiene la
tabla de transición codificada del ejemplo se muestra en la tabla 2, reflejando en columnas
diferentes los próximos estados y las salidas actuales.
Estado actual q(t) Entrada actual x(t) Salida actual z(t)

Q 1 (t)Q 0 (t) X 0 (t)=0 X 0 (t)=1 Z 0 (t)
00 00 01 0
01 10 01 0
10 00 11 0
11 10 01 1
Próximo estado q(t+1)
tabla 2. Tabla de estados codificada del ejemplo con Moore.

Otra forma de ordenar los datos codificados de la tabla 2 es tal y como se muestra
en la tabla 3, donde la entrada actual se ha colocado como una nueva columna, lo que
ayuda a la hora de colocar los elementos en los mapas de Karnaugh en las siguientes
etapas.
Estado actual Entrada actual Próximo estado Salida actual

q(t) x(t) q(t+1) z(t)
Q 1 (t)Q 0 (t) X 0 (t) Q 1 (t+1)Q 0 (t+1) Z 0 (t)
00 0 00 0
00 1 01 0
01 0 10 0
01 1 01 0
10 0 00 0
10 1 11 0
11 0 10 1
11 1 01 1
4.2.4 Ecuaciones de salida

Las ecuaciones lógicas de las diferentes salidas se pueden obtener directamente a
partir de la tabla de transiciones. Recuérdese que en los autómatas de Moore z(t)=g[q(t)],
por lo que en la tabla de transiciones las entradas son q(t) y la salida z(t), y al implementar la
función, z(t) sólo depende de q(t).
Las funciones de salida se deberán minimizar por alguno de los métodos conocidos
(Karnaugh, por ejemplo), si fuera necesario. En este caso la función de salida es tan sencilla
que no necesita de simplificación alguna.
Z0t = Q1 t Q0 t
4.2.5 Tablas de excitación y ecuaciones de entrada de los biestables

En este punto se trata de resolver dos problemas:
1. Definir el tipo de biestable a utilizar (R-S, J-K, T, D).
2. Obtener las ecuaciones de entrada de cada biestable. Hay que tener en cuenta
que los biestables T y D sólo tienen una entrada, por lo que cada biestable sólo
necesita una función, mientras que los biestables R-S y J-K tienen dos entradas
por lo que necesitan dos funciones para cada biestable, una para cada entrada.
En el problema de ejemplo hay 4 estados, por tanto se necesitan 2 biestables. Se
utilizarán biestables J-K, y se denominará Q 1 y Q 0 a sus salidas y J 1 , K 1 y J 0 , K 0 a sus
entradas, respectivamente. Si se reescribe la tabla 2, considerando únicamente los estados
actuales y próximos y los valores de J 1 , K 1 y J 0 , K 0 , se obtendrá la tabla 4. La tabla de
excitación de todos los biestables se puede ver en la tabla 11 (Anexo. Tabla de excitación
de biestables, página 20).
Estado actual Entrada actual X 0 (t) Entrada actual X 0 (t) Entrada actual X 0 (t)
Q 1 (t)Q 0 (t) 0 1 0 1 0 1
00 00 01 0X 0X 0X 1X
01 10 01 1X 0X X1 X0
10 00 11 X1 X0 0X 1X
11 10 01 X0 X1 X1 X0
J 1 (t) K 1 (t) J 0 (t) K 0 (t)
Q 1 (t+1) Q 0 (t+1)
Entrada actual Entrada actual
Próximos estados
biestable 1 biestable 0
tabla 4. Tabla de excitación de los biestables del ejemplo con Moore.
Si se utiliza la tabla 3 la tabla de excitación quedaría y tal y como se muestra en la

tabla 5.
Estado actual Entrada actual Próximo estado Entrada actual Entrada actual
q(t) x(t) q(t+1) biestable 1 e 1 (t) biestable 0 e 0 (t)
Q 1 (t)Q 0 (t) X 0 (t) Q 1 (t+1)Q 0 (t+1) J 1 (t) K 1 (t) J 0 (t) K 0 (t)
00 0 00 0X 0X
00 1 01 0X 1X
01 0 10 1X X1
01 1 01 0X X0
10 0 00 X1 0X
10 1 11 X0 1X
11 0 10 X0 X1
11 1 01 X1 X0
Los mapas de Karnaugh correspondientes a las entradas de los dos biestables se

muestran en la figura 9 y figura 10, junto a las funciones de entrada ya simplificadas.
Q 1 tQ 0 t Q 1 tQ 0 t
X0t 00 10 11 01 X0t 00 10 11 01
0 X X 0 X X 1 1
1 1 1 X X 1 X X
J 0 t=X 0 t K 0 t=X 0 t
figura 9. Funciones lógicas de las entradas del biestable (J 0, K 0 ) del ejemplo con Moore.

Q 1 tQ 0 t Q 1 tQ 0 t
X0t 00 10 11 01 X0t 00 10 11 01
0 X X 1 0 X 1 X
1 X X 1 X 1 X
J 1 t=Q 0 t X 0 K 1 t=Q 0 tX 0 t

t
figura 10. Funciones

lógicas de las entradas del biestable (J 1, K 1 ) del ejemplo con Moore.
4.2.6 Implementación del circuito

Las ecuaciones de entrada a los biestables y las ecuaciones de salida del sistema
nos permiten dibujar parte del circuito a diseñar.
Entradas de los biestables Salida

J 0 t=X 0 t Z 0 t=Q 0 t Q 1 t
t t
K 0 =X 0
J 1 t= Q 0 t X 0 t
K 1 t= Q 0 t X 0 t
Xo
J0 Q0
K0
CLK CLK Q0
Zo
J1 Q1
K1
CLK Q1
figura 11. Implementación del circuito correspondiente al ejemplo con Moore.
4.2.7 Entradas asíncronas

Por último, es necesario incluir las entradas asíncronas de los biestables, en este
caso se ha añadido una señal de RESET para reiniciar la detección de la secuencias en
cualquier instante, así el sistema va al estado q 0 =00.
Vcc
Xo
PR
J0 Q0
K0
CLR
CLK CLK Q0
Zo
PR
J1 Q1
K1
CLR
CLK Q1
RESET
figura 12. Implementación, con RESET asíncrono, del circuito del ejemplo con Moore.

4.3 Resolución con una máquina de estados tipo Mealy
4.3.1 Grafo (diagrama de estados)

Los pasos a seguir para establecer un grafo a partir del enunciado son básicamente
los mismos que en el caso de una máquina de estados tipo Moore, y se resumen en:
a) Elegir una realización de máquina de Mealy o de Moore (en este caso de Mealy).
b) Identificar y asignar nombre a:
4) los estados, por ejemplo, q 0 , q 1, q 2 ...
5) las entradas, p. ej., x 0, x 1, ...
6) las salidas, p. ej., z 0, z 1,... .
c) Seleccionar un estado inicial, por ejemplo q 0 , (este estado inicial, en muchos casos,
lo sugiere el propio enunciado). Partiendo de este estado inicial, y para cada una de
las posibles combinaciones de entrada, establecer la salida y el siguiente estado
(que puede ser otro o incluso el mismo).
d) Para una máquina de Mealy: sobre cada flecha que une dos estados se indica la
combinación de entrada que origina dicha transición entre estados y la salida actual.
e) El proceso indicado en d) se repite para todos los estados.
En el caso del ejemplo el circuito dispone de una sola entrada, X 0 , y una salida, Z 0 .
En principio se puede pensar en los mismos estados que en el caso de la máquina de
Moore. De este modo el grafo resultante es el de la figura 13.
0/0
0/0
1/0 0/0 1/1
q0 q1 q2 q3
0/0
1/0 1/0
RESET
figura 13. Grafo correspondiente a la máquina de Mealy del ejemplo.
4.3.2 Minimización de estados

Aunque no siempre es necesario en el ejemplo propuesto se puede minimizar más el
número de estados. La forma más sencilla para minimizar el número de estados es
mediante la simple inspección visual, lo que requiere de la habilidad, ingenio y experiencia
del diseñador.
Partiendo del grafo de la figura 13 se observa que no es necesario el estado q 3 , ya

que en una máquina de Mealy la salida depende tanto de la entrada como del estado actual
( z(t)=g[x(t),q(t)] ), es decir, que puede cambiar cuando cambia la entrada. De este modo se
obtiene el grafo de la figura 14.
1/0
0/0
1/0 0/0
q0 q1 q2
1/1
RESET
0/0
figura 14. Grafo simplificado correspondiente a la máquina de Mealy del ejemplo.
4.3.3 Tabla de estados

Partiendo del grafo de la figura 14 se obtiene la tabla de estados, que se muestra en
la tabla 6.
Estado actual Entrada actual x(t)
q(t) 0 1
q0 q 0 /0 q 1 /0
q1 q 2 /0 q 1 /0
q2 q 0 /0 q 1 /1
q(t+1)/z(t)
Próximo estado/salida actual
tabla 6. Tabla de estados mínima del ejemplo con Mealy.
4.3.4 Codificación de estados

A cada estado se le asigna un código, por ejemplo: q 0 = 00, q 1 =01, q 2 =10. A partir de
la asignación de estados anterior y de la tabla de estados (tabla 6), se obtiene la tabla de
transición codificada del ejemplo, que se muestra en la tabla 7, reflejando en columnas
diferentes los próximos estados y las salidas actuales.
Estado actual Entrada actual X 0 (t) Entrada actual X 0 (t)

Q 1 (t)Q 0 (t) 0 1 0 1
00 00 01 0 0
01 10 01 0 0
10 00 01 0 1
11 XX XX X X
Q 1 (t+1) Q 0 (t+1) Z 0 (t)
Próximos estados Salida actual
tabla 7. Tabla de transición codificada del ejemplo con Mealy.
Si se ordenan los datos codificados de la tabla 6 colocando la entrada actual como

una nueva columna, se obtiene la tabla 8.

Estado actual Entrada actual Próximo estado Salida actual

q(t) x(t) q(t+1) z(t)
Q 1 (t)Q 0 (t) X 0 (t) Q 1 (t+1)Q 0 (t+1) Z 0 (t)
00 0 00 0
00 1 01 0
01 0 10 0
01 1 01 0
10 0 00 0
10 1 11 0
11 X XX X
11 X XX X
tabla 8. Tabla de estados codificada del ejemplo con Mealy.
4.3.5 Ecuaciones de salida

Las ecuaciones lógicas de las diferentes salidas se pueden obtener directamente a
partir de la tabla de transiciones. Recuérdese que en los autómatas de Mealy z(t)=g[q(t),x(t)]
por ello, en la tabla de transiciones las entradas son q(t) y x(t) y la salida z(t), y cada salida
física se debe implementar en función de las entradas físicas y los estados actuales
[Q 0 (t).....].
Las funciones de salida se deberán minimizar por alguno de los métodos conocidos
(Karnaugh, por ejemplo). En este caso hay una sola entrada, X 0 t y dos líneas de estado Q 1 t
y Q 0 t. A partir de la tabla 7, y utilizando mapas de Karnaugh, se obtiene la función de salida
mostrada en la figura 15.
Q 1 tQ 0 t
X0t 00 10 11 01
0 X
1 1 X
Z 0 t=X 0 t Q 1 t
figura 15. Función de salida del ejemplo con Mealy.
4.3.6 Tablas de excitación y ecuaciones de entrada de los biestables

En este punto se trata de resolver dos problemas:
1. Definir el tipo de biestable a utilizar (R-S, J-K, T, D).
2. Obtener las ecuaciones de entrada de cada biestable, hay que tener en cuenta
que los biestables T y D sólo tiene una entrada, por lo que cada biestable sólo
necesita una función, mientras que los biestables R-S y J-K tienen dos entradas
por lo que necesitan dos funciones para cada biestable, una para cada entrada.
En este caso hay 3 estados, por tanto se necesitan 2 biestables. Se utilizarán

biestables J-K, y se denominará Q 1 y Q 0 a sus salidas y J 1 , K 1 y J 0 , K 0 a sus entradas,
respectivamente. Si se reescribe la tabla 7, considerando únicamente los estados actuales,
los próximos y los valores de J 1 , K 1 y J 0 , K 0 , se obtendrá la tabla 9. La tabla de excitación de
todos los biestables se puede ver en la tabla 11 (Anexo. Tabla de excitación de biestables,
página 20).
Entrada actual Entrada actual Entrada actual

Estado actual
X 0 (t) X 0 (t) X 0 (t)
q(t) Q 1 (t)Q 0 (t) 0 1 0 1 0 1

qa 00 00 01 0X 0X 0X 1X
qb 01 10 01 1X 0X X1 X0
qc 10 00 01 X1 X1 0X 1X
11 XX XX XX XX XX XX
J 1 (t) K 1 (t) J 0 (t) K 0 (t)
Q 1 (t+1) Q 0 (t+1)
Próximos estados
biestable 1 biestable 0
tabla 9. Tabla de excitación de los biestables del ejemplo con Mealy.
Si se utiliza la la tabla 8, la tabla de excitación quedaría y tal y como se muestra en la

tabla 10.
Estado actual Entrada actual Próximo estado Entrada actual Entrada actual
q(t) x(t) q(t+1) biestable 1 e 1 (t) biestable 0 e 0 (t)
Q 1 (t)Q 0 (t) X 0 (t) Q 1 (t+1)Q 0 (t+1) J 1 (t) K 1 (t) J 0 (t) K 0 (t)
00 0 00 0X 0X
00 1 01 0X 1X
01 0 10 1X X1
01 1 01 0X X0
10 0 00 X1 0X
10 1 10 X0 0X
11 0 XX XX XX
11 1 XX XX XX
tabla 10. Tabla de estados codificada del ejemplo con Mealy.

Los mapas de Karnaugh correspondientes a las entradas de los dos biestables se

muestran en la figura 16, junto a las funciones de entrada ya simplificadas.
Q 1 tQ 0 t Q 1 tQ 0 t
X0t 00 10 11 01 X0t 00 10 11 01
0 X X 0 X X
1 1 1 X X 1 X X
J 0 t=X 0 t K 0 t=X 0 t
Q 1 tQ 0 t Q 1 tQ 0 t
X0t 00 10 11 01 X0t 00 10 11 01
0 X X 1 0 X 1 X X
1 X X 1 X 1 X X
J 1 t=Q 0 t X 0 K 1 t=1
t
figura 16. Funciones lógicas de las entradas de los biestables del ejemplo con Mealy.
4.3.7 Implementación del circuito

Las ecuaciones de entrada a los biestables y las ecuaciones de salida del sistema
nos permiten dibujar parte del circuito a diseñar.
Entradas de los biestables Salida
J 0 t=X 0 t Z 0 t=X 0 t Q 1 t
K 0 t=X 0 t
J 1 t=X 0 t Q 0 t
K 1 t=1
Xo
J0 Q0
K0
CLK CLK Q0
Zo
J1 Q1
Vcc K1
CLK Q1
figura 17. Implementación del circuito del ejemplo con Mealy.
4.3.8 Entradas asíncronas

Por último, es necesario incluir los circuitos de control de las entradas asíncronas de
los biestables, en este caso se ha añadido una señal de RESET para reiniciar la detección
de la secuencias en cualquier instante, así el sistema va al estado q 0 =00.
Vcc
Xo
PR
J0 Q0
K0
CLR
CLK CLK Q0
Zo
PR
J1 Q1
Vcc K1
CLR
CLK Q1
RESET
figura 18. Implementación, con RESET asíncrono, del circuito del ejemplo con Mealy.

5 Anexo. Tabla de excitación de biestables

En la tabla 11 se muestran las excitaciones necesarias a la entrada de cada tipo de
biestable para obtener todas las posibles transiciones. Se supone que las entradas son
activas a nivel alto.
Q(t) Q(t+1) S R J K T D
0 0 0 X 0 X 0 0
0 1 1 0 1 X 1 1
1 0 0 1 X 1 1 0
1 1 X 0 X 0 0 1
tabla 11. Excitación necesaria para producir cada transición en los distintos tipos de biestables.
Una vez elegido el tipo de biestable, se debe averiguar la excitación que se debe
haber en cada una de las entradas de los biestable para producir la transición deseada.
Estas transiciones determinan el estado próximo y depende del estado actual y de la
entrada. Con esta información se construye la tabla de excitación de los biestables, que
puede incluir una sola función (en los biestables T o D) o dos funciones, (en el caso de los
biestables R-S o J-K). Si son 2 funciones, se divide la tabla y se construye una para cada
variable. Por último, se simplifican las tablas obtenidas, (por el método de los mapas de
Karnaugh por ejemplo), y se averigua la función lógica correspondiente a cada terminal de
entrada.
6 Ejercicios resueltos
6.1 Circuito sumador serie

Se quiere diseñar un autómata de Mealy que realice la suma de dos datos que
llegan en serie por dos canales diferentes (es decir, los bits de los sumandos se presentan
secuencialmente y por parejas). Primero se presentan los bits de menor peso de ambos
sumandos, el sumador los suma y obtiene el bit de menor peso del resultado y toma nota
del acarreo, sumando a continuación los siguientes bits y el acarreo, y así sucesivamente.
El resultado se va presentando a la salida en serie a medida que se va generando.
Solución:
Como paso previo a la elaboración del grafo del autómata, se comenzará planteando
la tabla de verdad del sumador de un bit con acarreo (tabla 12). En ella se ha denominado
X 0 y X 1 a los sumandos y S al resultado (suma).
Para ver los estados que se necesitan solamente hay que darse cuenta de que las
dos situaciones que se pueden presentar son que la suma se realice con y sin acarreo (si se
genera acarreo hay que almacenarlo y sumarlo con los dos bits X 0 y X 1 siguientes). Por
tanto, para recordar si ha habido acarreo o no, se necesitan 2 estados: si la suma no genera
acarreo se debe ir al estado q 0 y si lo genera al q 1 . Estos estados han sido incluidos también
en la tabla 12.
Acarreo Acarreo Suma

X1 X0
anterior generado (S)
0 (q 0 ) 0 0 0 (q 0 ) 0
0 (q 0 ) 0 1 0 (q 0 ) 1
0 (q 0 ) 1 0 0 (q 0 ) 1
0 (q 0 ) 1 1 1 (q 1 ) 0
1 (q 1 ) 0 0 0 (q 0 ) 1
1 (q 1 ) 0 1 1 (q 1 ) 0
1 (q 1 ) 1 0 1 (q 1 ) 0
1 (q 1 ) 1 1 1 (q 1 ) 1
tabla 12. Tabla de verdad del sumador serie.
Según la tabla 12, si estando en el estado q 0 (acarreo anterior=0) los bits X 0 y X 1

toman valores X 0 =0 y X 1 =0, X 0 =0 y X 1 =1 ó X 0 =1 y X 1 =0 la suma es 0, 1, 1, respectivamente y
el acarreo generado es 0 en todos los casos, es decir, el estado siguiente es q 0 . Sin
embargo, si el dato es X 0 =1 y X 1 =1, la suma es S=0 y se produce acarreo, por tanto, el
estado siguiente será q 1 .
Por otra parte, si en q 1 (acarreo anterior=1) los datos de entrada son X 0 =0 y X 1 =1,
X 0 =1 y X 1 =0 ó X 0 =1 y X 1 =1 la suma es 0 (acarreo anterior (1) + 0 + 1 = 0), 0 (acarreo anterior
(1) + 1 + 0 = 0), 1 (acarreo anterior (1) + 1 + 1 = 1), respectivamente, y en todos los casos el
acarreo generado es 1, lo que hace que permanezca en el estado q 1 . Por el contrario, si los
datos son X 0 =0 y X 1 =0, la suma es 1 y el acarreo generado es 0, y se pasa al estado q 0. El
estado inicial será q 0 , porque el primer acarreo es 0.

Esta descripción se corresponde con el grafo mostrado en la figura 19.
00/0 11/0 10/0
01/1 q0 q1
11/1
10/1 00/1 01/0
figura 19. Grafo correspondiente al sumador serie.

A partir de este grafo es inmediato obtener la tabla de estados indicada a
continuación:
Entrada actual
Estado actual
q(t) x0 x1 x2 x3
00 01 10 11
q0 q 0 /0 q 0 /1 q 0 /1 q 1 /0
q1 q 0 /1 q 1 /0 q 1 /0 q 1 /1
Estado siguiente/salida actual q(t+1)/z(t)
tabla 13. Tabla de estados del sumador serie.
Como hay 2 estados, será suficiente con 1 biestable. La asignación de estados
puede ser: q 0 = 0, q 1 = 1 y la tabla de transiciones codificada es la mostrada a continuación
(tabla 14). En ella, Q 0 es la salida física del biestable, las líneas de entrada del circuito son
X 0 y X 1 , y la salida física Z 0 .

Estado actual
X 0 (t) X 1 (t) X 0 (t) X 1 (t)
q(t) Q 0 (t) 00 01 10 11 00 01 10 11
q0 0 0 0 0 1 0 1 1 0
q1 1 0 1 1 1 1 0 0 1
Próximo estado Q 0 (t+1) Salida actual Z 0 (t)
tabla 14. Tabla de estados codificada.
Una vez que se tienen ya las transiciones del autómata se debe obtener la función
de excitación del biestable para conseguir que se produzcan dichas transiciones. Según la
tabla 11 (Anexo. Tabla de excitación de biestables, página 20), para un biestable J-K, y
denominando J 0 y K 0 a las entradas, se obtiene la tabla 15.
Las columnas de la izquierda dentro del cuadro “Entradas del biestable” para cada
combinación de entrada, se corresponden con el valor que debe tomar J 0 y las columnas de
la derecha con el valor de K 0 .
Estado actual Entrada actual X 0 (t) X 1 (t) Entrada actual X 0 (t) X 1 (t)
q(t) Q 0 (t) 00 01 10 11 00 01 10 11
q0 0 0 0 0 1 0 X 0 X 0 X 1 X
q1 1 0 1 1 1 X 1 X 0 X 0 X 0
Entradas actuales del biestable
Próximos estados Q 0 (t+1)
J 0 (t) K 0 (t)
tabla 15. Tabla de excitación del biestable.
Utilizando mapas de Karnaugh para obtener las funciones de entrada al biestable, se

tienen los resultados mostrados en la figura 20.
X0t X1t X0t X1t
00 10 11 01 00 10 11 01
Q0t Q0t
0 1 0 X X X X
J0t K0t
1 X X X X 1 1
t t t
J0 X 0 X1 K0t X 0 t X 1t
figura 20. Ecuaciones de las entradas del biestable del sumador serie.
A continuación se calcula la función lógica de la salida del circuito, Z 0 (t), a partir de la

información de la tabla 15, utilizando el mapa de Karnaugh de la figura 21.
X0t X1t
Q 0t 00 10 11 01
0 1 1
Z0t
1 1 1
figura 21. Mapa de Karnaugh de la función de salida.
A partir de este mapa de Karnaugh se obtiene como función de salida la siguiente

expresión:
Z0t X 0 t X 1t Q 0 t X 0 t X 1t Q 0 t X 0 t X 1t Q 0 t X 0 t X 1t Q 0 t X 0 t X 1t Q 0 t
Ya se tiene toda la información necesaria para implementar el circuito, que se

muestra en la figura 22.
X0
Zo
X1 J0 Q0
K0
CLK Q0
CLK
figura 22. Implementación del autómata (sumador serie).

6.2 Detector de secuencia

Se quiere diseñar un autómata de Moore que reciba datos en serie por una línea de
entrada y sea capaz de detectar secuencias de tres o más “1’s” consecutivos”.
Solución:
En este caso, de nuevo, el circuito dispone de una sola entrada, X 0 , y una salida, Z 0 .
En cuanto a los estados, se puede pensar inicialmente en los siguientes:
Estado q 0 : no se ha recibido ningún 1 (estado inicial).
Estado q 1 : se ha recibido un primer 1.
Estado q 2 : se han recibido dos 1´s consecutivos.
Estado q 3 : se han recibido tres o más 1´s consecutivos.
A partir de estos estados se puede deducir que:
1. Si estando en el estado q 0 la entrada es 1 se debe pasar al estado q 1 , y si es 0 se

debe permanecer en q 0 . La salida estando en q 0 debe ser 0.
2. Estando en q 1 (indicativo de que se ha recibido el primer 1) si se recibe un 1 se debe

pasar al estado q 2 (indicativo de que se ha recibido la secuencia 11). Si, por el
contrario, se recibe un 0 la secuencia se rompe, y hay que retornar al estado inicial
q 0 (es como si no se hubiera recibido ningún 1). La salida estando en q 1 debe ser 0.
3. Si en q 2 se recibe un 1 se pasa al estado q 3 (indicativo de haber recibido una

secuencia 111). Si se recibe un 0, la secuencia se rompe, y hay que retornar al
estado inicial q 0 (es como si no se hubiera recibido ningún 1). La salida estando en q 2
debe ser 0.
4. Si estando en q 3 (indicativo de que se ha recibido la secuencia 111) se recibe un 0 se

debe retornar al estado q 0, y si la entrada es 1 se debe permanecer en q 3 . La salida
estando en q 3 debe ser 1.
Por tanto, el grafo es el mostrado en la figura 23, que se corresponde con la tabla de
estados mostrada en la tabla 16.
0
0
q0/0 q1/0
1
0 0 1
1
q3/1 1 q2/0
figura 23. Grafo correspondiente al detector de secuencia.
Estado Entrada actual x(t)

Salida actual
actual
0 1 z(t)
q(t)
q0 q0 q1 0
q1 q0 q2 0
q2 q0 q3 0
q3 q0 q3 1
Próximo estado
q(t+1)
tabla 16. Tabla de estados del detector de secuencia.
Como hay 4 estados se necesitan 2 biestables, y cada estado se codificará con una
combinación de 2 bits. La asignación de estados puede ser: q 0 =00, q 1 =01, q 2 =10, q 3 =11, y
con esto se puede rescribir la tabla 16, obteniéndose la tabla de estados codificada, que se
muestra en la tabla 17.
En este caso se van a utilizar biestables tipo D, a cuyas salidas se denominará Q 1 y

Q 0 y a sus entradas D 1 y D 0 respectivamente. A continuación se debe calcular la excitación
que es necesario aplicar a cada una de estas entradas para obtener las transiciones
buscadas. Esta información estaba incluida en la tabla 11 (Anexo. Tabla de excitación de
biestables, página 20) para todos los tipos de biestables, y en este ejemplo se debe utilizar
la columna de los biestables D. En la tabla 18 se muestra la excitación de los biestables
para obtener las transiciones de la tabla 17.
Estado actual Entrada actual X 0 (t) Salida

actual
q(t) Q 1 (t)Q 0 (t) 0 1
Z 0 (t)
q0 00 00 01 0
q1 01 00 10 0
q2 10 00 11 0
q3 11 00 11 1
Q 1 (t+1) Q 0 (t+1)
Próximos estados
tabla 17. Tabla de estados codificada del detector de secuencia.
Entrada actual Entrada actual Entrada actual

Estado actual
X 0 (t) X 0 (t) X 0 (t)
q(t) Q 1 (t) Q 0 (t) 0 1 0 1 0 1
q0 00 00 01 0 0 0 1
q1 01 00 10 0 1 0 0
q2 10 00 11 0 1 0 1
q3 11 00 11 0 1 0 1
Q 1 (t+1) Q 0 (t+1) D1t D0t
Próximos Entrada actual Entrada actual
estados biestable 1 biestable 0
tabla 18. Tabla de excitación de los biestables del detector de secuencia.

Los mapas de Karnaugh correspondientes a las entradas D 1 y D 0 se muestran en la

figura 24, junto a las funciones ya simplificadas.
Q 1tQ 0t Q 1tQ 0t
00 10 11 01 00 10 11 01
X0t X0t
0 0
1 1 1 1 1 1 1 1
D0 t Q 0 t X 0 t Q 1t X 0 t (Q 0 t Q 1t ) X 0 t D 1t Q 1t X 0 t Q 0 t X 0 t (Q 1t Q 0 t ) X 0 t
figura 24. Funciones lógicas de las entradas de los biestables del detector de secuencia.
A continuación se calcula la función de salida. En este caso, al tratarse de un

autómata de Moore, la salida sólo depende del estado actual. A partir de la tabla 17 se
obtiene:
Z 0 t=Q 0 t.Q 1 t
Ahora ya se tienen todas las funciones necesarias para implementar el circuito, que
se muestra en la figura 25.
D1 Q1
CLK Q1
X0 Zo
D0 Q0
CLK Q0
CLK
figura 25. Implementación del detector de secuencia.
6.3 Contador BCD

Se quiere diseñar un circuito contador síncrono BCD módulo diez (autómata de
Moore), con una señal de RESET asíncrona para reiniciar la cuenta en 0.
Solución:
En este caso, el circuito no tiene ninguna entrada de datos (solamente la entrada de

reloj CLK), y tiene cuatro líneas de salida (Z 3 , Z 2 , Z 1 , Z 0 ). Son necesarios tantos estados
como valores de cuenta tiene el contador: 10 (q 0 , q 1 , q 2 , q 4 , q 5 , q 6 , q 7 , q 8 , q 9 ). La transición
entre estados, partiendo de un estado inicial (por ejemplo q 0 ), se produce en cada pulso de
reloj, y, como no hay entradas, cada estado tiene un solo estado siguiente, por lo que en
cada estado siempre se produce la misma transición. En la figura 26 se muestra el grafo.
q0/z0 q1/z1 q2/z2 q3/z3 q4/z4
q9/z9 q8/z8 q7/z7 q6/z6 q5/z5
figura 26. Grafo correspondiente al contador BCD.

Este grafo se corresponde con la tabla de estados mostrada en la tabla 19.
Estado actual q(t) Estado siguiente q(t+1) Salida actual z(t)

q0 q1 0 0 0 0
q1 q2 0 0 0 1
q2 q3 0 0 1 0
q3 q4 0 0 1 1
q4 q5 0 1 0 0
q5 q6 0 1 0 1
q6 q7 0 1 1 0
q7 q8 0 1 1 1
q8 q9 1 0 0 0
q9 q0 1 0 0 1
tabla 19. Tabla de estados del contador BCD.
En este caso hay diez estados, por lo tanto se necesitan 4 biestables. Una posible
asignación de estados es la siguiente: q 0 =0000, q 1 =0001, q 2 =0010, q 3 =0011,q 4 =0100,
q 5 =0101, q 6 =0110, q 7 =0111, q 8 =1000, q 9 =1001, y sustituyendo los códigos en la tabla 19, se
obtiene la tabla de estados codificada, mostrada en la tabla 20. Los estados 1010, 1011,
1100, 1101, 1110 y 1111 nunca se presentan y, por tanto, a las salidas y próximos estados
correspondientes se les puede asignar cualquier valor, situación que se indica con la letra X.

Estado actual Próximos estados Salida actual

Q 3 (t) Q 2 (t) Q 1 (t) Q 0 (t) Q 3 (t+1) Q 2 (t+1) Q 1 (t+1) Q 0 (t+1) Z 3 (t) Z 2 (t) Z 1 (t) Z 0 (t)
0000 0001 0000
0001 0010 0001
0010 0011 0010
0011 0100 0011
0100 0101 0100
0101 0110 0101
0110 0111 0110
0111 1000 0111
1000 1001 1000
1001 0000 1001
1010 XXXX XXXX
1011 XXXX XXXX
1100 XXXX XXXX
1101 XXXX XXXX
1110 XXXX XXXX
1111 XXXX XXXX
tabla 20. Tabla de estados codificada del contador BCD.
A continuación se debe obtener la función de excitación de los biestables para que
se produzcan las transiciones deseadas, (mostradas en la tabla 20). Se van a utilizar
biestables tipo J-K, y se va a denominar Q 3 , Q 2 , Q 1 , Q 0 a sus salidas y J 3 , K 3 ; J 2 , K 2 ; J 1 , K 1 y
J 0 , K 0 a sus entradas, respectivamente. Como en ejemplos anteriores, se utiliza la
información contenida en la tabla 11 (Anexo. Tabla de excitación de biestables, página 20),
en la columna referida a los biestables J-K, para saber la excitación necesaria para producir
cada transición. Con ella se completa la tabla de excitación de los biestables, tabla 21, y, a
partir de ella, se obtienen las funciones de entrada de los biestables de la figura 27.
Estado actual Próximos estados Entradas biestables

Q 3 (t) Q 2 (t) Q 1 (t) Q 0 (t) Q 3 (t+1) Q 2 (t+1) Q 1 (t+1) Q 0 (t+1) J3t K3t J2t K2t J1t K1t J0t K0t
0000 0001 0X 0X 0X 1X
0001 0010 0X 0X 1X X1
0010 0011 0X 0X X0 1X
0011 0100 0X 1X X1 X1
0100 0101 0X X0 0X 1X
0101 0110 0X X0 1X X1
0110 0111 0X X0 X0 1X
0111 1000 1X X1 X1 X1
1000 1001 X0 0X 0X 1X
1001 0000 X1 0X 0X X1
1010 XXXX XX XX XX XX
tabla 21. Tabla de excitación de los biestables del contador BCD.
J0 t 1 K0t 1
Q 1tQ 0t Q 1tQ 0t
00 10 11 01 Q 3tQ 2t 00 10 11 01
Q 3tQ 2t
X X 1 00 X 1 X
00
X X 10 X X X X
10
J1t Q0 t Q3 t K 1t Q0 t
11 X X X X 11 X X X X
01 01 X 1 X
X X 1
Q 1tQ 0t Q 1tQ 0t
Q 3tQ 2t 00 10 11 01 Q 3tQ 2t 00 10 11 01
00 1 X X X X
00
10 X X
J2 t Q 0 t Q 1t 10 X X X X K 2 t Q 1t Q 0 t
11 X X X X 11 X X X X
01 01
X X X X 1
Q 1tQ 0t Q 1tQ 0t
Q 3tQ 2t 00 10 11 01 00 10 11 01
Q 3tQ 2t
00 00 X X X X
10 X X X X J3 t Q 2 t Q 1t Q 0 t 10 X X 1 K3t Q0 t
11 X X X X 11 X X X X
01 1 01 X X X X
figura 27. Ecuaciones de entrada de los biestables del contador BCD.
Por último, se deben calcular las funciones lógicas de las cuatro salidas, Z 3 , Z 2 , Z 1 y
Z 0 . A partir de la tabla 20, y utilizando mapas de Karnaugh para simplificar, se obtienen las
funciones de la figura 28.
Una vez obtenidas las funciones lógicas de las salidas del circuito y de las entradas
de los biestables, se puede implementar el circuito, como se muestra en la figura 29, y por
último, se añaden en las entradas asíncronas las conexiones necesarias para que empiece
a contar en 0, obteniéndose el circuito de la figura 30.

Q 1tQ 0t Q 1tQ 0t
00 10 11 01 00 10 11 01
Q 3tQ 2t Q 3tQ 2t
1 1 1 1
00 00
10 X X 1 10 X X
Z0t Q0 t Z 1t Q 1t
11 X X X X 11 X X X X
01 1 1 01 1 1
Q 1tQ 0t Q 1tQ 0t
Q 3tQ 2t 00 10 11 01 00 10 11 01
Q 3tQ 2t
00 00
10 X X 1 X X 1
10
Z2t Q2t Z3t Q3 t
11 X X X X 11 X X X X
01 1 1 1 1 01
figura 28. Mapas de Karnaugh y expresiones lógicas de las salidas del autómata.
Vcc Z0 Z1 Z2 Z3
J0 Q0 J1 Q1 J2 Q2 J3 Q3
K0 K1 K2 K3
CLK CLK Q0 CLK Q1 CLK Q2 CLK Q3
figura 29. Implementación del autómata del contador BCD.
Vcc Z0 Z1 Z2 Z3
PR
PR
PR
PR
J0 Q0 J1 Q1 J2 Q2 J3 Q3
K0 K1 K2 K3
CLR
CLR
CLR
CLR
CLK CLK Q0 CLK Q1 CLK Q2 CLK Q3
RESET
figura 30. Contador BCD, incluyendo el control de las entradas asíncronas.
7 Ejercicios propuestos
1. Diséñese un circuito secuencial síncrono tipo Moore que proporcione a su salida

un nivel alto cada vez que en su línea de entrada se presente la secuencia 010. Cada bit
puede pertenecer a más de una secuencia correcta distinta.
2. Diséñese un circuito detector de paridad para caracteres binarios de 3 bits, que se

reciben en serie por una línea X 0 . La salida Z 0 debe ponerse a 1 si en el momento de llegar
el tercer bit el número de 1’s es par y permanecer en 0 en caso contrario. Después del
tercer bit el sistema debe volver al estado inicial, quedando preparado para recibir el
siguiente carácter.

Proceso intuitivo de creación de grafos: algunos consejos
1) Leer concienzudamente el enunciado. Si me piden un contador, registro o circuito cuyas
salidas (lo observo en el cronograma o me lo indican claramente en el enunciado) cambian
típicamente con los flancos activos de la señal de reloj (al margen de que puedan tener
alguna señal asíncrona de puesta a cero…) → grafo tipo Moore (y, por ello, como mínimo
con tantos estados como combinaciones de salida posibles)
Si no veo o no me establecen claramente que las salidas cambian con los flancos activos de
clk puedo hacer el grafo Mealy o Moore → normalmente más fácil tipo Mealy (mejor
empezar por esta opción)
2) ¿Cómo establecer los estados que puede tener el autómata?

Ponerse ejemplos con distintas combinaciones (si es factible, con todas las posibles) de las
variables de entrada. Para cada una de ellas:
¿La salida es siempre la misma? En caso negativo ¿de qué depende que la salida sea
distinta siendo las entradas las mismas? ¿Qué información necesitamos conocer
(almacenar) para, dadas las entradas, saber el valor de las salidas? → intuir de ahí
los estados
3) Realice el grafo a partir de los estados deducidos, denotando claramente la notación del
mismo (preste especial atención a en qué orden pone las variables de entrada y salida, vea
ejemplos en la Fig. 1 y 2); para hacer el grafo, establezca para cada estado, para todas las
combinaciones posibles de las variables de entrada, a qué próximos estados se pasará
al llegar la transición de clk, salidas….
¡¡¡Recuerde que en un grafo tipo Mealy las salidas dependen del estado actual (qt) y de la
entrada actual (xt), mientras que en un grafo tipo Moore las salidas solo dependen del estado
actual (qt)!!!
U/D
X Y Z
qi qj
qi qj
Z1i Z0i Z1j Z0j
Fig. 1. Ejemplo notación grafo Mealy Fig. 2. Ejemplo notación grafo Moore
Nota.- Si no se consiguen extraer los estados del modo anterior puede comenzar creando un
primer estado (típicamente de partida: q0) y, a partir de él, realizar las transiciones para todas las
combinaciones posibles de las variables de entrada, generando próximos estados y salidas.
Después vuelva a realizar un proceso análogo al efectuado sobre q0 sobre los nuevos estados
creados, intentando construir el resto del grafo para que se ajuste al enunciado. Trabajando de
este modo, será fundamental, en pasos posteriores, revisar si hay estados redundantes.
Proceso de comprobación de grafos: fundamental para ver si nuestro autómata cumplirá o no las
especificaciones
1) Compruebe que desde cada estado, en las transiciones desde el mismo, ha tenido en cuenta
todas las combinaciones posibles de las variables de entrada
2) Introduzca un ejemplo largo de combinaciones de entrada (quizás venga dado en el

enunciado) y vaya comprobando si su grafo asigna a las salidas el valor deseado.
En caso negativo, modifique su grafo en el punto donde falló intentando que se ajuste a la
operativa correcta. Para ello, a veces quizás sea necesario desdoblar un estado en dos para
representar una casuística ligeramente diferente…
(19/12/2012)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 3
Cuestión 3 ...................................................................................................................................................... 4
Cuestión 4 ...................................................................................................................................................... 5
Cuestión 5 ...................................................................................................................................................... 7


Cuestión 1
Se desea implementar un circuito secuencial síncrono capaz de detectar el cambio de nivel de

una señal X de ‘H’ a ‘L’. Para ello, el circuito que se debe diseñar, recibe una única entrada, la
señal X, y debe activar una salida Z a nivel bajo durante, como máximo, el tiempo de un ciclo de
reloj al detectar un flanco de bajada en X, manteniendo Z desactivada posteriormente hasta la
aparición de un nuevo flanco.
X Circuito a Z
diseñar
1) Dibuje los grafos correspondientes a un autómata de Moore y de Mealy.
2) Indique las diferencias de funcionamiento que se observarían en Z al implementar ambos

circuitos.
3) Dado el siguiente grafo, realice los pasos necesarios para la obtención de la función lógica de
la salida Z (no es necesario que obtenga las funciones de las entradas de los biestables ni que
implemente el circuito).
q0
q2 q1

Cuestión 2
1) El circuito de la figura 6.1 está realizado con un contador binario natural de 4 bits y señal de
LOAD síncrona. El bloque ‘DET_0100’ genera la salida F que se activa a nivel bajo con la
configuración del contador [QD..QA]=0100 y a nivel alto en caso contrario, siendo QD el bit
de mayor peso. Dibuje el grafo de la máquina de estados de Moore correspondiente al
circuito de la figura 6.1, con entrada CLEAR y salidas Z3...Z0, para los dos siguientes casos: a)
CLR síncrono, y b) CLR asíncrono.
CONTADOR 4bits
15 3 Z0 Máquina de estados
1 A QA 2 Z1 DET F
10 B QB 6 Z2 0100
9 C
D
QC
QD
7 Z3 CLEAR Z3
CLK 5 Z2
CLK
CLEAR 14 13
Z1
CLK
CLR BO
11
LOAD CO
12 Z0
Figura 6.1
(a) CLR síncrono (b) CLR asíncrono
2) Realice la implementación del circuito correspondiente a la máquina de estados definida por

el grafo mostrado. Para ello utilice biestables tipo D, más la lógica necesaria con el menor
número de puertas posible. Escriba la tabla de transición de estados codificada, con la
notación y codificación indicadas, y la expresión de las funciones combinacionales necesarias
para la implementación del circuito. Tabla:
0
qi / Z1Z0
q0 / 00
0 1
e
qi / Z1Z0 q2 / 11 q1 / 01
1
x
Codificación de estados Y1 Y0
q0: 00 q1: 01 q2: 10
Funciones combinacionales (escriba exclusivamente la expresión de las funciones combinacionales):

Cuestión 3
El siguiente grafo muestra el funcionamiento de un detector de códigos correctos emitidos en

una línea serie. El funcionamiento del detector es el siguiente: se reciben tres bits por una
entrada serie “E” comenzando por el bit de menor peso y cuando se recibe el tercer bit la salida
“S” se pone a 1 indicando que el código es correcto o bien a 0 para indicar que el código es
incorrecto, durante el resto del tiempo la salida permanece a cero. Una vez recibido el tercer bit
permanece de forma indefinida en el último estado y con la salida a cero hasta que se pulse el
botón RESET.
RESET qi
E/S
q0
0/0 1/0
qf
B2 B1 Tabla
B0 6.1
S Correcto
q1 q2 0 0 0
0/0 1/0 0/0 1/0
0 0 1
q3 q4 q5 q6 0 1 0
0 1 1
0/0 0/0 0/1 0/0
1/1 1/1 1/0 1/0 1 0 0
q7 1 0 1
1 1 0
X/0
1 1 1
Se pide:
1) Complete la Tabla 6.1, indicando el valor de la salida y si el código es o no correcto
2) Modifique el grafo para que el proceso de detección sea continuo, es decir, que no sea
necesario pulsar en el RESET para comenzar de nuevo. Obtener el grafo más simplificado
posible.
3) Obtenga la tabla de transición de estados codificada, incluyendo la tabla de excitación de

biestables empleando flip-flop tipo D, correspondiente al grafo del enunciado (sin minimizar
estados). Obtenga también la función simplificada de salida S.

Cuestión 4
En la Figura 5.1 se muestra el esquema de un sistema para persiana automatizada. Una máquina
de estados, M.E., controla dicho sistema mediante 2 señales de activación de los motores de
subida y de bajada de la persiana, MS y MB respectivamente, los cuales se activan
independientemente con un nivel alto. El usuario acciona un pulsador P, con 3 posiciones: subir,
bajar o parada, que incorpora un codificador para estas tres acciones, codificándose la orden en
P 1 P 0 . Por último, 2 dispositivos detectan la llegada de la persiana al final de recorrido de subida
o bajada, entregando una única señal, Fr, activa a nivel bajo al detectar el fin de recorrido en
cualquiera de ambos sentidos.
Al pulsar el botón de subida o de bajada se genera un nivel alto en el terminal del botón
correspondiente, y la persiana inicia el movimiento en el sentido seleccionado, aunque se
encuentre desplazándose en el sentido contrario. Se detiene en el momento en que el usuario
pulse el botón de parada, o si alcanza el final del recorrido. El sistema mecánico de los
pulsadores impide la activación de dos de ellos simultáneamente
Codif 4:2 P
STOP
I0
P1
I1 O1
STOP I2 P0
O0
I3
EN
Fr Ms
P1 M.E.
P0 Mb
clk
Figura 5.1 Esquema del automatismo para persiana. Izquierda: detalle del pulsador accionado por el usuario
1) Obtenga el grafo de la máquina de estados M.E. de la Figura 5.1 correspondiente a una

máquina de Moore empleando la notación indicada. NOTA: observe que la situación de
parada puede darse de 3 formas diferentes: parada al final de recorrido de subida, parada al
final de recorrido de bajada, y parada en algún punto intermedio.
Notación para el grafo
Fr P1 P0
qQii/ Ms Mb qQjj/ Ms Mb

2) A partir del grafo de la Figura 5.2 muestre la tabla de transición de estados codificada, las
funciones lógicas de excitación de los biestables tipo D y de salida, lo más simplificadas que
sea posible, e implemente el circuito correspondiente al grafo. Incluya el diseño del pulsador
de RST asíncrono, activo a nivel bajo, mostrado en el grafo. Emplee biestables con entradas
asíncronas de Clear y Preset activas a nivel bajo.
RST
0
Puls.
x Q0/11 1
Q2/01 Q1/10
x
Figura 5.2

Cuestión 5
1) Diseñe el diagrama de estados de Moore de un sistema que va recibiendo secuencialmente

un bit DI y va entregando en DO el resultado de la operación XOR sobre la secuencia de bits
que se va recibiendo en DI, actualizándose con cada nueva llegada en DI.
2) El grafo mostrado corresponde al diagrama de estados de un contador Gray de módulo

cuatro.
0 Notación a emplear:
RST 1 Q1/01 1 Qi/z1z0 e
Q0/00 Q2/11 Estados

0 Qj/z1z0
0 Q3/10 qit: y1ty0t
1 1
0
(a) Exprese la tabla de transición de estados la tabla de transición codificada
correspondiente a este grafo.
(b) Obtenga las funciones combinacionales simplificadas necesarias para generar las
transiciones y las salidas, indicando claramente cuál es cada una de ellas
(c) Realice la implementación del circuito generador de código Gray, con biestables D con
entrada de CLR y PRST asíncronas, activas a nivel bajo.

(19/12/2012)
Índice
Cuestión 1 ...................................................................................................................................................... 2
Cuestión 2 ...................................................................................................................................................... 4
Cuestión 3 ...................................................................................................................................................... 6
Cuestión 4 ...................................................................................................................................................... 8
Cuestión 5 ................................................................................................................................................... 10


Cuestión 1
Se desea implementar un circuito secuencial síncrono capaz de detectar el cambio de nivel de

una señal X de ‘H’ a ‘L’. Para ello, el circuito que se debe diseñar, recibe una única entrada, la
señal X, y debe activar una salida Z a nivel bajo durante, como máximo, el tiempo de un ciclo de
reloj al detectar un flanco de bajada en X, manteniendo Z desactivada posteriormente hasta la
aparición de un nuevo flanco.
X Circuito a Z
diseñar
1) Dibuje los grafos correspondientes a un autómata de Moore y de Mealy.
2) Indique las diferencias de funcionamiento que se observarían en Z al implementar ambos

circuitos.

3) Dado el siguiente grafo, realice los pasos necesarios para la obtención de la función lógica de
la salida Z (no es necesario que obtenga las funciones de las entradas de los biestables ni que
implemente el circuito).
q0
q2 q1

Cuestión 2
1) El circuito de la figura 6.1 está realizado con un contador binario natural de 4 bits y señal de
LOAD síncrona. El bloque ‘DET_0100’ genera la salida F que se activa a nivel bajo con la
configuración del contador [QD..QA]=0100 y a nivel alto en caso contrario, siendo QD el bit
de mayor peso. Dibuje el grafo de la máquina de estados de Moore correspondiente al
circuito de la figura 6.1, con entrada CLEAR y salidas Z3...Z0, para los dos siguientes casos: a)
CLR síncrono, y b) CLR asíncrono.
CONTADOR 4bits
15 3 Z0 Máquina de estados
1 A QA 2 Z1 DET F
10 B QB 6 Z2 0100
9 C
D
QC
QD
7 Z3 CLEAR Z3
CLK 5 Z2
CLK
CLEAR 14 13
Z1
CLK
CLR BO
11
LOAD CO
12 Z0
Figura 6.1
(a) CLR síncrono (b) CLR asíncrono

2) Realice la implementación del circuito correspondiente a la máquina de estados definida por

el grafo mostrado. Para ello utilice biestables tipo D, más la lógica necesaria con el menor
número de puertas posible. Escriba la tabla de transición de estados codificada, con la
notación y codificación indicadas, y la expresión de las funciones combinacionales necesarias
para la implementación del circuito. Tabla:
0
qi / Z1Z0
q0 / 00
0 1
e
qi / Z1Z0 q2 / 11 q1 / 01
1
x
Codificación de estados Y1 Y0
q0: 00 q1: 01 q2: 10
Funciones combinacionales (escriba exclusivamente la expresión de las funciones combinacionales):

Cuestión 3
El siguiente grafo muestra el funcionamiento de un detector de códigos correctos emitidos en

una línea serie. El funcionamiento del detector es el siguiente: se reciben tres bits por una
entrada serie “E” comenzando por el bit de menor peso y cuando se recibe el tercer bit la salida
“S” se pone a 1 indicando que el código es correcto o bien a 0 para indicar que el código es
incorrecto, durante el resto del tiempo la salida permanece a cero. Una vez recibido el tercer bit
permanece de forma indefinida en el último estado y con la salida a cero hasta que se pulse el
botón RESET.
RESET qi
E/S
q0
0/0 1/0
qf
q1 q2
B2 B1 B0 S Correcto
0/0 1/0 0/0 1/0
0 0 0 0 No
0 0 1 1 Si
q3 q4 q5 q6
0 1 0 0 No
0/0 0/0 0/1 0/0 0 1 1 0 No
1/1 1/1 1/0 1/0 1 0 0 1 Si
q7 1 0 1 0 No
X/0 1 1 0 1 Si
1 1 1 0 No
Tabla 6.1
Se pide:
1) Complete la Tabla 6.1, indicando el valor de la salida y si el código es o no correcto
2) Modifique el grafo para que el proceso de detección sea continuo, es decir, que no sea
necesario pulsar en el RESET para comenzar de nuevo. Obtener el grafo más simplificado
posible.

3) Obtenga la tabla de transición de estados codificada, incluyendo la tabla de excitación de

biestables empleando flip-flop tipo D, correspondiente al grafo del enunciado (sin minimizar
estados). Obtenga también la función simplificada de salida S.
S puede simplificarse más sacando factor común Q2 ·Q1 quedando:

( )
S = Q2 ·Q1· Q0 ·E + Q0 ·E + Q2 Q1Q0 E = Q2 ·Q1·(Q0 ⊕ E ) + Q2Q1Q0 E

Cuestión 4
En la Figura 5.1 se muestra el esquema de un sistema para persiana automatizada. Una máquina
de estados, M.E., controla dicho sistema mediante 2 señales de activación de los motores de
subida y de bajada de la persiana, MS y MB respectivamente, los cuales se activan
independientemente con un nivel alto. El usuario acciona un pulsador P, con 3 posiciones: subir,
bajar o parada, que incorpora un codificador para estas tres acciones, codificándose la orden en
P 1 P 0 . Por último, 2 dispositivos detectan la llegada de la persiana al final de recorrido de subida
o bajada, entregando una única señal, Fr, activa a nivel bajo al detectar el fin de recorrido en
cualquiera de ambos sentidos.
Al pulsar el botón de subida o de bajada se genera un nivel alto en el terminal del botón
correspondiente, y la persiana inicia el movimiento en el sentido seleccionado, aunque se
encuentre desplazándose en el sentido contrario. Se detiene en el momento en que el usuario
pulse el botón de parada, o si alcanza el final del recorrido. El sistema mecánico de los
pulsadores impide la activación de dos de ellos simultáneamente
Codif 4:2 P
STOP
I0
P1
I1 O1
STOP I2 P0
O0
I3
EN
Fr Ms
P1 M.E.
P0 Mb
clk
Figura 5.1 Esquema del automatismo para persiana. Izquierda: detalle del pulsador accionado por el usuario
1) Obtenga el grafo de la máquina de estados M.E. de la Figura 5.1 correspondiente a una

máquina de Moore empleando la notación indicada. NOTA: observe que la situación de
parada puede darse de 3 formas diferentes: parada al final de recorrido de subida, parada al
final de recorrido de bajada, y parada en algún punto intermedio.

2) A partir del grafo de la Figura 5.2 muestre la tabla de transición de estados codificada, las
funciones lógicas de excitación de los biestables tipo D y de salida, lo más simplificadas que
sea posible, e implemente el circuito correspondiente al grafo. Incluya el diseño del pulsador
de RST asíncrono, activo a nivel bajo, mostrado en el grafo. Emplee biestables con entradas
asíncronas de Clear y Preset activas a nivel bajo.

Cuestión 5
1) Diseñe el diagrama de estados de Moore de un sistema que va recibiendo secuencialmente

un bit DI y va entregando en DO el resultado de la operación XOR sobre la secuencia de bits
que se va recibiendo en DI, actualizándose con cada nueva llegada en DI.
2) El grafo mostrado corresponde al diagrama de estados de un contador Gray de módulo

cuatro.
0 Notación a emplear:
RST 1 Q1/01 1 Qi/z1z0 e
Q0/00 Q2/11 Estados

0 Qj/z1z0
0 Q3/10 qit: y1ty0t
1 1
0
(a) Exprese la tabla de transición de estados la tabla de transición codificada
correspondiente a este grafo.
(b) Obtenga las funciones combinacionales simplificadas necesarias para generar las
transiciones y las salidas, indicando claramente cuál es cada una de ellas

(c) Realice la implementación del circuito generador de código Gray, con biestables D con
entrada de CLR y PRST asíncronas, activas a nivel bajo.

Departamento de Electrónica
TEMA: 5
Síntesis de Sistemas Secuenciales
Solución de los ejercicios propuestos
1 Ejercicios propuestos
1. Diséñese un circuito secuencial síncrono tipo Moore que proporcione a su salida

un nivel alto cada vez que en su línea de entrada se presente la secuencia 010. Cada bit no
puede pertenecer a más de una secuencia correcta distinta.
2. Diséñese un circuito detector de paridad para caracteres binarios de 3 bits, que se

reciben en serie por una línea X0. La salida Z0 debe ponerse a 1 si en el momento de llegar
el tercer bit el número de 1’s es par y permanecer en 0 en caso contrario. Después del
tercer bit el sistema debe volver al estado inicial, quedando preparado para recibir el
siguiente carácter.
Solución de los ejercicios propuestos 1 Síntesis de Sistemas Secuenciales

2 Soluciones
Ejercicio 1. Detector de secuencia 010.
Detector
X0 Secuencia Z0
CLK 010
tipo Moore
Estados:
• q0 no se ha recibido ningún 0
• q1 se ha recibido un 0
• q2 se ha recibido 01
• q3 se ha recibido 010
1 1
1
X0 1
0 0
t t+1
q /Z0 q /Z0 q0 / 0 q1 / 0 q2 / 0 q3 / 1
0 0
También puede resolverse con un autómata de Mealy:
tipo Mealy
0/0
1/0
X0/Z0 0/0 1/0
t t+1
q q q0 q1 q2
1/0
0/1

Ejercicio 2. Detector de paridad de un nº de 3 bits.
Detector
X0 Paridad Z0
CLK nº 3 bits
Como nos dicen que la salida Z0 debe ponerse a 1 en el momento de llegar el tercer bit si el
número de 1’s es par, tenemos que implementar una máquina de Mealy (con una máquina
de Moore, la salida se pondría a 1 con el primer flanco activo de reloj tras la llegada del
tercer bit).
tipo Mealy
X0/Z0
qt qt+1
(par) (par)
(impar) (impar)

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PRIMER CURSO – SEGUNDO CUATRIMESTRE

TEMA 1: Aspectos generales de los sistemas digitales

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

D•E•…•q DE«T ∀ DE«T∈ % 2WURHMHPSOR I F  E D = F ⋅ D + E ⋅ D

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WUHV YRFDOHV ³E´ ³F´ \ ³G´ (Q XQD YRWDFLyQ QLQJ~Q PLHPEUR GH OD

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(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

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(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV  (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV 

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 3DUDTXHXQDFRQH[LyQ IDPLOLD$DWDFDQGRDOD%  3XHUWDWULHVWDGR WULVWDWH DTXHOODHQODTXHOD

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Simplificación de funciones lógicas por el método de Karnaugh

En resumen, el método de Karnaugh para la simplificación de funciones lógicas tiene las

Mapas de Karnaugh de dos variables: f(b,a)

Mapas de Karnaugh de tres variables: f(c,b,a), se presentan dos posibles variantes.

Mapas de Karnaugh de cuatro variables: f(d,c,b,a) , se presentan dos posibles variantes.

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

Algunos ejemplos de posibles adyacencias para grupos de 2.

Algunos ejemplos de posibles adyacencias para grupos de 4.

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

Algunos ejemplos de posibles adyacencias para grupos de 8.

El procedimiento de simplificación mediante mapas de Karnaugh se indica a continuación

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

figura 1. Entradas y salidas del sistema.

La solución al ejemplo planteado es la siguiente tabla de verdad.

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

2. Se coloca ‘1’ en las celdas correspondientes a los términos MINTERMS.

3. Se hacen grupos de 2n elementos de ‘1’ de términos adyacentes con el siguiente

4. Cada uno de los grupos obtenidos da lugar a un término simplificado, con el

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

La solución al ejemplo planteado es la siguiente tabla de verdad, donde las combinaciones

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

2. Se coloca ‘1’ en las celdas correspondientes a los términos MINTERMS y X en las

5. Se hacen grupos de 2n elementos de ‘1’ ó ‘0’ de términos adyacentes, donde las X se

3. Cada uno de los grupos obtenidos da lugar a un término simplificado, con el

Tema 1. Electrónica Digital Simplificación de funciones lógicas por el método de Karnaugh

2. El consejo de administración de una empresa consta de un presidente A y tres vocales B, C y D. La

1. Un motor controlado por tres interruptores a, b y c se pone en marcha (mediante la activación de la

a) Puertas OR, NOT y AND. b) Puertas NAND.

2. El consejo de administración de una empresa consta de un presidente A y tres vocales B, C y D. La

b) Utilizando puertas NOR de dos entradas

a b c d B1 B2 1. Ambas bombas contarán con sendos sensores de temperatura a y

b) Simplificar las funciones obtenidas.

c) Implemente el circuito usando un máximo de 8 puertas lógicas de 2 o 3 entradas, y los inversores

Tema 1, Enunciados 1 Problemas de Electrónica Digital

Ejercicios del Tema 1

0 0 Ambos cuadros en blanco

0 1 Cuadro superior coloreado e inferior blanco

1 0 Cuadro superior blanco e inferior coloreado

1 1 Ambos cuadros coloreados

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

D•E•…•q DE«T ∀ DE«T∈ % 2WURHMHPSOR I F E D = F ⋅ D + E ⋅ D

;125& D⊕E SXHUWD;25QHJDGD

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

/DUHVROXFLyQGHXQSUREOHPDTXHUHTXLHUDHOGLVHxR 9+'/HVWiQGDUPX\SRWHQWH 9(5,/2*

WUHV YRFDOHV ³E´ ³F´ \ ³G´ (Q XQD YRWDFLyQ QLQJ~Q PLHPEUR GH OD

/DV GHFLVLRQHV VRQ ELQDULDV VyOR VH SXHGH YRWDU 6Ë R 12 \ SDUD

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

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(OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV (OHFWUyQLFD'LJLWDO 7HPD$VSHFWRVJHQHUDOHVGHORVVLVWHPDVGLJLWDOHV

Introducción Multiplexor o selector de datos:

Operaciones con números codificados en complemento a dos Sm-1 . . S0 entrada deseado

No tienen memoria Con

Para un multiplexor de 4 canales de un bit: Extensión de dispositivos

Pasos (aproximados, usuales):

I1 - Ver nº de entradas y salidas de datos del dispositivo “grande” ¿cuántos

0 1 0 I2 Asignar entradas y salidas de datos del dispositivo “grande” a entradas y

Aplicaciones de los multiplexores: Extensión del número de canales. Ejemplo:

entradas y N salidas (2mN) de las O0