Коментар щодо запитань до іспиту

1. Запитання білетів на іспиті сформовані повністю на базі білетів модульних контролів.

2. Формулювання запитань можуть дещо відрізнятись від наведених лише літературно.
3. Декілька запитань може бути об’єднане в одне.
4. Крім наведених запитань інші запитання в білети включатись не будуть.
5. У спірних ситуаціях викладач може задавати запитання за всім курсом дисципліни (поза
наведеними запитаннями).
6. Еталоном максимально можливого обсягу додаткових запитань є слайди презентацій лекцій, які
викладались по мірі читання лекцій (і зараз зберігаються) на Е-диску.
7. Формулювання запитання починається з номеру теми, в якії воно розглядалось.

На модульному контролі діє правило «90 секунд зі своїм конспектом».

ЗМ1
МК1
Т1. Історія. Ручні та механічні засоби обчислень.
Т1. Принципи роботи машини Бебіджа.
Т1. Г.Холлеріт та його послідовники.
Т1. Інформаційні революції.
Т1. Принципи К.Цузе.
Т1. Покоління комп’ютерної техніки: 1-ше та 2-ге.
Т1. Покоління комп’ютерної техніки: 3-те та 4-те.
Т1. Покоління комп’ютерної техніки: 5-те, 6-те.
Т2. Технологічні та економічні аспекти розвитку, закономірності розвитку комп’ютерної техніки.
Т2. Закон Мура та суміжні закони.
Т2. Технологічні та економічні аспекти розвитку, закономірності розвитку комп’ютерної техніки.
Закон Мура та суміжні закони.
Т2. Класифікація комп’ютерів.
Т2. Класифікація комп’ютерів за функціональними можливостями.
Т2. Персональні комп’ютери. Ігрові комп’ютери. Робочі станції. Х-термінали.
Т2. Сервери. Мейнфрейми.
Т2. Екзоархітектура комп’ютера. Інформаційна інфраструктура.
Т2. Топології мереж.
Т2. Обладнання мереж.
Т2. Архітектура Фон-Неймана.
Т2. Архітектура та загальна структура персонального комп’ютера.
Т3. Принципи керування складністю.
Т3. Системи числення: десятична, двійкова, шестнадцятирична.
Т3. Прямий, доповнений код.
Т3. Додавання та віднімання двійкових чисел.
Т4. Елементарні логічні елементи: НІ, АБО, І. Таблиці істиності.
Т4. Похідні логічні елементи: XOR, XNOR.
Т4. Логічні елементи з кількістю входів більше двох.
Т4. Логічні рівні та шуми логічних електронних елементів. Передаточна характеристика.
Т4. КМОП транзистори. n КМОП. p КМОП.
Т4. Потужність споживання.
Т5. Булеві рівняння, основні визначення. Диз’юнктивна та кон’нктивна форми.
Т5. Булеві аксиоми.
Т5. Теореми одної логічної змінної.
Т5. Теореми декількох логічних змінних.
Т5. Комбінаційні логічні елементи.
Т5. Багаторівневі комбінаційні логічні елементи – загальні поняття.
Т5. Пересування інверсії.

Пз3
Задача. Скласти в додатковому двійковому 8-бітному коді числа: … та … (первинно числа задані в
10-й системі).

Пз5
Задача. Мінімізувати рівняння. Побудувати таблицю істиності. Намалювати логічну схему. АB +
~АВF + A~B + F (A + F)
ЗМ2
МК2
Т06. Мультиплексор: схематичне позначення, таблиця істиності, карта Карно, логічні рівняння, побудова з
елементів базового набору логіки (Та, Або, Ні).
Т06. Реалізація 2-х входових комбінаційних схем за допомогою 4-х входового мультиплексора. Мінімізація
схеми на випадок 2-х входового мультиплексора.
Т06. Декодер: схематичне позначення, таблиця істиності, логічні рівняння, побудова з елементів базового
набору логіки (Та, Або, Ні).
Т06. Декодер: схематичне позначення, таблиця істиності, логічні рівняння. Реалізація за допомогою
декодера комбінаційних схем OR та XOR.
Т06. Декодер: схематичне позначення, таблиця істиності, логічні рівняння. Реалізація за допомогою
декодера комбінаційних схем AND та XNOR.
Т06. Затримки в розповсюдженні сигналів. Критичний та інші шляхи. Збої (колізії) в комбінаційній логіці,
що викликані затримками. Шляхи виправлення.
Т07. Послідовна логіка: основні ознакі, порівняння з комбінаційною логікою. Бістабільний елемент.
Трансформація до 2-х виходового стану.
Т07. SR – Latch (заскочка, защелка): позначення, побудова, стани, принцип роботи.
Т07. D – Latch (заскочка, защелка): позначення, побудова, стани, принцип роботи. Відмінність від D – Flip-
Flop (тригер).
Т07. D – Flip-Flop (тригер): позначення, побудова, стани, принцип роботи. Відмінність від D – Latch
(заскочка, защелка). Регістр: побудова, принцип роботи.
Т07. D – Flip-Flop (тригер) з дозвілом (Enabled): позначення, побудова, стани, принцип роботи.
Т07. D – Flip-Flop (тригер) зі скиданням (Resettable) та D – Flip-Flop (тригер) зі встановленням (Settable):
позначення, побудова, стани, принцип роботи.
Т07. Порівняльна характеристика кінцевих автоматів Мура та Мілі.
Т08. Динамічна дисципліна (часові обмеження в роботі кінцевих автоматів – формули - нерівності).
Т08. Динамічна дисципліна (часові обмеження в роботі кінцевих автоматів – формули - нерівності) з
врахуванням розфазування (затримок) тактових імпульсів.
Т08. Динамічна дисципліна (часові обмеження в роботі кінцевих автоматів – формули - нерівності). Шляхи
виправлення порушень.

Т09. Напівсуматор. Повний суматор. Пристрій для віднімання.

Т09. Суматор з послідовним переносом.
Т09. Суматор з прискореним переносом. (отримати схему у викладача)
Т09. Префіксний суматор. (отримати схему у викладача)
Т09. Пристрій для порівняння двох величин за ознакою рівності.
Т10. Регістр зсуву (Shifter): види, позначення, побудова на основі мультиплексорів, принцип роботи,
використання для множення та діління на ступені двійки.
Т10. Перемножувач (Multiplier): позначення, принцип роботи. (отримати схему у викладача)
Т10. Дільник (Divider): принцип роботи, алгоритм.
Т10. Двійкові числа з фіксованою та плаваючою точкою. Представлення 1, 2 та 3 виду. Алгоритм додавання
чисел з плаваючою точкою у 3-му представленні.
Т10. Лічильник (Counter): позначення, побудова, принцип роботи. Особливості програмного лічільника
(РС) при виконанні різних інструкцій.
Т10. Регістр зсуву (Shifter) з послідовним завантаженням: побудова, принцип роботи, використання для
множення та діління на ступені двійки.
Т10. Регістр зсуву (Shifter) з паралельним завантаженням: побудова, принцип роботи, використання для
множення та діління на ступені двійки.
Т10. Масив пам’яті: принцип роботи, схема, стани.
Т10. RAM, ROM: принцип роботи, схема, стани, історія.
Т10. Побудова послідовної логіки за допомогою масивів пам’яті. Масиви пам’яті, що програмуються (ПЛІС).
Т12. Архітектура та мікроархітектура: характеристика, види, протиріччя, взаємозв’язок. Відмінності та
продуктивності основних мікроархітектур.
Т12. Шляхи усунення неготовності вхідних даних окремих інструкцій в конвєєрній мікроархітектурі.
Пз6
Задача. Мінімізувати рівняння. Побудувати таблицю істиності. Карта Карно. Намалювати логічну
схему. АB + ~АВF + A~B + F (A + F)

Пз
Пояснити принцип роботи, описати команди та сигнали
аріфметико-логічного пристрою в режимі …
A&B
A|B
A+B
A & ~B
A | ~B
A-B
SLT

Пз
Написати програму на MIPS асемблері для розрахунку згідно
формули
c= (b&a)*16-(23|a)

(N-номер білету; a=N; b=N+27; &-and; |-or). Результат зберегти в пам’яті за адресою 4* N.

Пз
(до запитання додається схема мікропроцесора в якому рєалізована:
Пояснити на схемі виконання мікропроцесором інструкції
Одноциклова мікроархітектура.
або
Багатоциклова мікроархітектура. Пояснити на схемі
виконання
або мікропроцесором
Конвєєрна мікроархітектура.) інструкції:
ADD
ADD SUB
SUB ADDI
LW
ADDI SW
LW J
SW AND
J OR
AND NOR
ANDI
OR ORI
NOR BEQ
ANDI
ORI
BEQ
Приклади додаткових запитань на іспиті
Побудова логічних рівнянь на підставі карти Карно з байдужимі станами.

SR – Latch (заскочка, защелка): позначення, побудова, стани. Альтернативна побудова на основі

елементів Та-Не.
Одночасна рєалізація в тригері функцій Дозволу та Скидання.
Одночасна рєалізація в тригері функцій Дозволу та Встановлення.
Одночасна рєалізація в тригері функцій Встановлення та Скидання.
Часовий та просторовий паралелізм.

Т11
Структура команди R типу в MIPS асемблері. Мнемокод, машинний код, приклади.
Структура команди I типу в MIPS асемблері. Мнемокод, машинний код, приклади.
Структура команди J типу в MIPS асемблері. Мнемокод, машинний код, приклади.
Одноциклова мікроархітектура.
Багатоциклова мікроархітектура.
Конвєєрна мікроархітектура.
Питання __. Схема.

Пояснити на схемі
виконання
мікропроцесором
інструкції:
ADD
SUB
ADDI
LW
SW
J
AND
OR
NOR
ANDI
ORI
BEQ

Пояснити на схемі
виконання
мікропроцесором
інструкції:
ADD
SUB
ADDI
LW
SW
J
AND
OR
NOR
ANDI
ORI
BEQ

Пояснити на схемі
виконання
мікропроцесором
інструкції:
ADD
SUB
ADDI
LW
SW
J
AND
OR
NOR
ANDI
ORI
BEQ
 Питання __. Схема.
B31:28 A31:28 B27:24 A27:24 B7:4 A7:4 B3:0 A3:0

4-bit CLA C27 4-bit CLA C23 C7 4-bit CLA C3 4-bit CLA
Cout Cin
Block Block Block Block

S31:28 S27:24 S7:4 S3:0

B3 A3 B2 A2 B1 A1 B0 A0
C2 C1 C0
Cin
+ + + +
S3 S2 S1 S0

G3:0 G3
P3
G2
P2
G1
P1
G0

P3
Cout P3:0 P2
P1
Cin
P0
Питання __. Схема.
Питання __. Схема.
Питання __. Схема.
B31:28 A31:28 B27:24 A27:24 B7:4 A7:4 B3:0 A3:0

4-bit CLA C27 4-bit CLA C23 C7 4-bit CLA C3 4-bit CLA
Cout Cin
Block Block Block Block

S31:28 S27:24 S7:4 S3:0

B3 A3 B2 A2 B1 A1 B0 A0
C2 C1 C0
Cin
+ + + +
S3 S2 S1 S0

G3:0 G3
P3
G2
P2
G1
P1
G0

P3
Cout P3:0 P2
P1
Cin
P0

Іспит. Питання __. Схема.

Питання __. Схема.

Іспит. Питання __. Схема.

Питання __. Схема.

Іспит. Питання __. Схема.

Іспит 3курс. Питання 1. Схема.
Іспит. Питання __. Схема.
МК-2
Питання __. Схема.
Питання ___. Схема.
Питання ___. Схема.