Thiết kế bộ lọc FIR

Như từ chỉ ra, một bộ lọc tách tín hiệu mong muốn khỏi những nhiễu không mong
muốn. Ví dụ: khi muốn loại bỏ nhiễu như tiếng ồn khỏi tín hiệu âm thanh, ta thiết kế một
bộ lọc thích hợp chỉ chuyển tín hiệu mong muốn. Nhưng chỉ trong một số trường hợp,
chúng ta có thể loại bỏ hoàn toàn nhiễu và khôi phục tín hiệu mong muốn. Lý do chính
cho sự lựa chọn này là chúng ta đã hiểu rõ về cách vận hành của một hệ thống tuyến
tính. Chỉ khi một thiết kế tuyến tính không thành công hoặc nó mang lại kết quả không
đạt yêu cầu, chúng tôi mới tìm kiếm các giải pháp khác, chẳng hạn như kỹ thuật phi tuyến
tính hoặc kỹ thuật thích ứng.

Bộ lọc kỹ thuật số bao gồm bộ lọc kỹ thuật số đáp ứng xung vô hạn (IIR) và bộ lọc
kỹ thuật số đáp ứng xung hữu hạn (FIR). Do hệ thống FIR có rất nhiều tính năng tốt,
chẳng hạn như chỉ số không, hệ thống ổn định, tốc độ hoạt động nhanh, đặc tính pha
tuyến tính và tính linh hoạt trong thiết kế, do đó FIR đã được sử dụng rộng rãi trong âm
thanh kỹ thuật số, xử lý hình ảnh, truyền dữ liệu, y sinh. và các lĩnh vực khác. Bộ lọc FIR
có nhiều cách để đạt được, với việc xử lý công nghệ điện tử modem, sử dụng mảng cổng
lập trình hiện trường FPGA cho công nghệ xử lý tín hiệu kỹ thuật số đã phát triển nhanh
chóng, FPGA với khả năng tích hợp cao, ưu điểm tốc độ và độ tin cậy cao, thực hiện bộ
lọc FIR sử dụng FPGA đang trở thành một xu hướng.

Nhược điểm:

 Điện năng tiêu thụ cao.

 Sử dụng kích thước vùng lớn cho bộ lọc FIR bằng cách sử dụng khái niệm Thiết
kế hệ số thông thường.

Hệ thống đề xuất:

Với việc sử dụng rộng rãi công nghệ xử lý tín hiệu kỹ thuật số tốc độ cao (DSP),
FPGA cũng đã tăng tốc độ và khả năng tích hợp, cung cấp một phương pháp mới để xử lý
tín hiệu kỹ thuật số. Bộ lọc FIR (Finite Impulse Response) là thành phần cơ bản trong hệ
thống xử lý tín hiệu kỹ thuật số, có đáp ứng xung có thời gian hữu hạn, bởi vì nó lắng
xuống 0 trong thời gian hữu hạn. Bài báo này đề xuất khái niệm thiết kế mới của Bộ lọc
FIR dựa trên FPGA. Điều này bao gồm năm khối hoạt động là FIR8, FIR8FirstI,
FIR8FirstQ, FIR8Last, IntCompMux. Do đó, Thiết kế Bộ lọc FIR dựa trên FPGA có lợi
thế lớn hơn. Bởi vì, kiến trúc FPGA của LUT có thể áp dụng để triển khai bộ lọc FIR thời
gian thực, tốc độ cao và đáng tin cậy.

II. Mục tiêu thiết kế

Mục tiêu chính của dự án là thiết kế một thuật toán của bộ lọc đáp ứng xung hữu
hạn (FIR) kỹ thuật số để loại bỏ tín hiệu tần số cao (nhiễu) từ tín hiệu giọng nói và thực
hiện nó bằng cách sử dụng bảng DE2 115 FPGA. Để đạt được mục tiêu chính, các mục
tiêu cụ thể sau đây được đặt ra

1. Để phân tích và xác định các giá trị của các tham số hằng số bộ lọc FIR trong đó có hệ số, tần
số cắt và lấy mẫu và loại bộ lọc và các tham số biến là thứ tự / ta của bộ lọc p để chất lượng đầu ra tốt
hơn.

2. Để thiết kế một thuật toán của Bộ lọc FIR xem xét các tham số xác định và các quy trình bổ
sung như chuyển đổi đầu vào / đầu ra và nhập / xuất dữ liệu.

3. Để phát triển các mã Verilog từ thuật toán đã tạo sẽ thực hiện chức năng của bộ lọc FIR và
xem xét việc sử dụng thành phần Bảng Altera DE2-115, chẳng hạn như Đường vào và Đường ra của
Bộ giải mã âm thanh.

4. Để thực hiện các kiểm tra hành vi, logic, độ chính xác và các lỗi có thể xảy ra như là các cân
nhắc cơ bản cho phân tích so sánh để quyết định xem bộ lọc nào tạo ra đầu ra được lọc tốt nhất và yêu
cầu ít Phần tử logic hơn.

5. Để tổng hợp mã Verilog đã được sửa đổi và xác minh bằng Quartus II software, triển khai
thiết kế trong Altera DE2-115 Board và thực hiện các bài kiểm tra chức năng cho toàn bộ hệ thống. 

III. Phạm vi thiết kế

 Thiết kế và triển khai Thuật toán bộ lọc hữu hạn xung (FIR) kỹ thuật số sử dụng
FPGA bao gồm các nghiên cứu sâu hơn sẽ giúp những người đề xuất để xác định các
thông số như vậy cần thiết.

Mục đích của nghiên cứu này là thiết kế một thuật toán của bộ lọc. Đáp ứng xung
hữu hạn (FIR) và triển khai nó cho bảng FPGA DE2-115

Bộ lọc FIR sẽ là bộ lọc thông thấp được thiết kế để lọc các tần số cao của tín hiệu
đầu vào. Tín hiệu đầu vào mẫu sẽ là tín hiệu giọng nói / giọng nói. Việc xử lý nó sẽ cần
đến các kỹ thuật chuyển đổi tín hiệu đầu tiên như Bộ chuyển đổi tín hiệu tương tự sang số
(ADC) và Bộ chuyển đổi tín hiệu số sang tương tự (DAC).

Ngoài ra, bộ lọc FIR sẽ là bộ lọc kỹ thuật số chỉ chấp nhận tín hiệu số. Mã Verilog
được tạo ra của bộ lọc FIR dựa trên sơ đồ khối. Để sử dụng Codec âm thanh, mã bộ điều
khiển âm thanh mặc định được sử dụng. Thiết kế cũng sẽ sử dụng phần mềm mô phỏng
để kiểm tra trước tiên mã Verilog được tạo cho bộ lọc FIR.

Bằng cách này, các lỗi và giải pháp khả thi cho nó sẽ được xác định trước khi triển
khai nó cho phần mềm tổng hợp. Để hiển thị tín hiệu đầu vào và đầu ra / đã lọc, máy hiện
sóng sẽ được sử dụng để so sánh kết quả.

IV. Khung khái niệm / lý thuyết

Để thành công của nghiên cứu, khung khái niệm hóa được hình thành. Đầu vào
của nghiên cứu bao gồm kiến thức, kỹ năng và hiểu rõ hơn về ngôn ngữ Verilog HDL
liên quan đến việc nghiên cứu các mã không quen thuộc và các trường hợp phân tích
hành vi và thời gian phức tạp. Nghiên cứu cũng tập trung vào việc nghiên cứu thuật toán
Bộ lọc FIR, hành vi, đặc điểm và thông số của nó và cách thức hoàn thành nó với bảng
FPGA.

Quá trình thiết kế bao gồm thiết kế, xác minh, tổng hợp, thử nghiệm và đánh giá
thuật toán và mã được tạo ra. Kiểm tra và khắc phục sự cố thiết kế cuối cùng được thực
hiện để tìm ra hiệu lực và hiệu quả của thiết kế. Sau khi các đầu vào và quy trình được
thực hiện, đầu ra của nghiên cứu này sẽ là thiết kế thuật toán cho bộ lọc FIR kỹ thuật số
được triển khai cho bảng FPGA. Hình 1 cho thấy biểu đồ khái niệm của khung được nêu
ở trên.

Mục tiêu của dự án là sử dụng DE2-115 FPGA để thực hiện lọc kỹ thuật số đối với âm
thanh truyền qua bo mạch. Giắc cắm âm thanh line-in và line-out đi kèm của bo mạch sẽ
được sử dụng kết hợp với IC Wolfson WM8731 để chuyển đổi âm thanh từ analog sang
kỹ thuật số và ngược lại. Các thuật toán lọc kỹ thuật số như bộ lọc thông thấp, trung
bình và cao sẽ được thực hiện trên FPGA sẽ thay đổi các mẫu âm thanh kỹ thuật số khi
chúng được chuyển sang FPGA bởi vi mạch Wolfson. Âm thanh được sửa đổi sau đó sẽ
được gửi trở lại IC Woflson để chuyển đổi sang tín hiệu tương tự và phát qua giắc cắm
âm thanh đầu ra.
Sơ đồ khối của quá trình lọc số:

Sơ đồ khối của bộ lọc FIR:

Cấu trúc cơ bản của bộ lọc:

Các giai đoạn thiết kế bộ lọc số

(1) Đặc điểm kỹ thuật bộ lọc

(2) Tính toán hệ số lọc
(3) Hiện thực hóa
(4) Phân tích hiệu ứng độ dài từ hữu hạn và
(5) Thực hiện

Thiết kế bộ lọc kỹ thuật số bao gồm năm bước sau:

N: độ dài của bộ lọc

AdB: hệ số khuếch đại

Fs: tần suất lấy mẫu

∆ f : băng thông chuyển tiếp

Giả sử chúng tôi muốn lọc tín hiệu âm thanh có các đặc điểm sau và phản hồi bộ lọc
mong muốn:

- Các mẫu có thể chứa tần số từ 0-20kHz

- thiết kế một bộ lọc chỉ vượt qua các tần số nhỏ hơn 10kHz
- sự suy giảm của dải dừng là 40 dB ở 15kHz

- Hệ thống FS trên 192kHz

Với thông tin này, chúng tôi có thể bắt đầu quá trình thiết kế. Sử dụng phương trình cho
N, chúng tôi ước tính độ dài bộ lọc xấp xỉ là:

làm tròn đến số lẻ gần nhất

N≈69
Thiết kế độ dài bộ lọc FIR thành độ dài lẻ sẽ cung cấp cho bộ lọc độ trễ tích phân
là (N-1) / 2. 

Sử dụng CODEC âm thanh 24-bit

Bo mạch DE2 cung cấp âm thanh 24-bit chất lượng cao qua bộ giải mã âm thanh
Wolfson WM8731 (enCOder / DECoder). Con chip này hỗ trợ các cổng micro-in, line-in
và line-out, với tốc độ lấy mẫu có thể điều chỉnh từ 8 kHz đến 96 kHz. WM8731 được
điều khiển bởi giao diện bus I2C nối tiếp, được kết nối với các chân trên Cyclone II
FPGA. Sơ đồ mạch âm thanh được thể hiện trong Hình 4.15 và các phép gán chân FPGA
được liệt kê trong Bảng 4.9. Thông tin chi tiết về cách sử dụng codec WM8731 có sẵn
trong biểu dữ liệu của nó, có thể tìm thấy trên trang web của nhà sản xuất và từ thư mục
Biểu dữ liệu trên CD-ROM Hệ thống DE2.