ASSIGNMENT‐1 
 

SHRIRAM K | RECONFIGURABLE COMPUTING | 2020HT01523 
(2020ht01523@wilp.bits‐pilani.ac.in) 

 
 
ASSIGNMENT 1 | 2020HT01523                                                                                                           1 | P a g e  
 
QUESTION 1: PROVIDE SCREENSHOTS OF YOUR VERILOG CODE THAT IMPLEMENTS THIS 
DESIGN.  

 
  

  
 
 
 
 
 
ASSIGNMENT 1 | 2020HT01523                                                                                                           2 | P a g e  
 
QUESTION 2: PROVIDE SCREENSHOTS OF YOUR VERILOG CODE FOR THE TEST 
BENCH AND OF THE SIMULATION WAVEFORMS IN XSIM. 

 
 
 
 

ASSIGNMENT 1 | 2020HT01523                                                                                                           3 | P a g e  
 
QUESTION3: PROVIDE SCREENSHOT OF THE CONSTRAINTS FILE. SYNTHESIZED REPORT 

 Synthesized Report 

ASSIGNMENT 1 | 2020HT01523                                                                                                           4 | P a g e  
 
QUESTION 4.1: WHAT IS A BUFG? COPY‐PASTE THE DESCRIPTION OF A BUFG THAT IS 
PROVIDED IN THE SECTION “BUFG INTRODUCTION” IN VIVADO DESIGN SUITE 7‐SERIES FPGA 
LIBRARIES GUIDE. 
 

ANS: 
BUFG: THIS DESIGN ELEMENT IS A HIGH‐FAN‐OUT BUFFER THAT CONNECTS SIGNALS TO THE 
GLOBAL ROUTING RESOURCES FOR LOW SKEW DISTRIBUTION OF THE SIGNAL. BUFGS ARE 
TYPICALLY USED ON CLOCK NETS AS WELL OTHER HIGH FAN‐OUT NETS LIKE SETS/RESETS AND 
CLOCK ENABLES.  
 

QUESTION 4.2: PROVIDE SCREENSHOTS OF YOUR DEVICE VIEW SHOWING THE CLOCK‐
GENERATOR (MMCM/PLL), AND CLBS THAT ARE BEING USED 
 

ASSIGNMENT 1 | 2020HT01523                                                                                                           5 | P a g e  
 
QUESTION 4.3: PROVIDE SCREENSHOTS OF THE SLICE LOGIC AND CLOCKING SECTIONS IN 
YOUR VIVADO UTILISATION REPORT. 
 

ASSIGNMENT 1 | 2020HT01523                                                                                                           6 | P a g e  
 
QUESTION 4.4: DID YOUR DESIGN PASS TIMING ANALYSIS? WHAT WAS THE WORST NEGATIVE 
SLACK? HOW MANY PATHS FAILED IN TIMING ANALYSIS? BASED ON TIMING ANALYSIS 
RESULTS, IS IT SAFE TO RUN YOUR DESIGN AT 500MHZ? 
 
Ans:  

1. Design didn’t pass timing analysis. 

2. Worst negative slack is ‐1.505ns. 

3. 8 paths failed in timing analysis. 

4. It is not safe to run design at 500MHz. Maximum clock frequency for buffer in zynq board is 464MHz. 

QUESTION 4.5: RE‐CUSTOMISE YOUR CLOCK‐GENERATOR TO PRODUCE 390.625MHZ INSTEAD 
OF 500MHZ. SYNTHESIS AND IMPLEMENT THE DESIGN AGAIN WITH THIS NEW CLOCK. DOES 
THE DESIGN PASS TIMING ANALYSIS NOW? WHAT IS THE WORST NEGATIVE SLACK NOW? 
Ans: Design passed timing analysis. Worst negative slack is 0.2ns. 

ASSIGNMENT 1 | 2020HT01523                                                                                                           7 | P a g e  
 
QUESTION 5: WHAT IS THE SIZE OF THE BITSTREAM (.BIT FILE GENERATED?) 
Ans: Bit stream size is 3951KB. 

ASSIGNMENT 1 | 2020HT01523                                                                                                           8 | P a g e