E-Learning Programs of Hanoi Open University

Bài 5: MẠCH TỔ HỢP (PHẦN 1)

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

MỤC TIÊU CỦA BÀI HỌC

Học xong bài này anh /chị sẽ:

1. Biết được phương pháp thiết kế và phân tích mạch tổ hợp
2. Tìm hiểu mạch mã hóa và ứng dụng
3. Tìm hiểu mạch giải mã và ứng dụng

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

NỘI DUNG BÀI HỌC

5.1. Thiết kế và phân tích mạch logic tổ hợp

5.2. Mạch mã hóa
5.3. Mạch giải mã

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

TÀI LIỆU THAM KHẢO

Chúng ta tham khảo từ trang 107 đến trang 123 trong

Giáo trình chính:
[1] Nguyễn Hoài Giang, Dương Thanh Phương, Nguyễn Văn Sơn
– Kỹ thuật số và mạch logic, Nhà xuất bản Giáo dục, 2014

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

a) Thiết kế mạch logic tổ hợp

Với một mạch logic tổ hợp bất kỳ nếu cho trước chức năng ta đều có thể thiết kế và
thực hiện được. Các bước thiết kế như sau:

- Từ yêu cầu chức năng ta lập bảng trạng thái cho hàm

- Từ bảng trạng thái suy ra phương trình logic của hàm

- Tối thiểu hàm logic

- Từ biểu thức logic tối thiểu thiết kế mạch thực hiện bằng các cổng logic cơ bản theo
yêu cầu.

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

Ví dụ 5.1: Dùng cổng NAND 2 đầu vào thiết kế mạch tạo hàm f(A,B,C) = 1 khi thỏa các
điều kiện sau:
* A = 0, B = 1, C = 1
* A = 1, B = 1, bất chấp C
Giải: f(A,B,C) = AB + BC
A B C f(A,B,C)
0 0 0 0
0 0 1 0
0 1 0 0 A
0 1 1 1
1 0 0 0 B Y
1 0 1 0
1 1 0 1 C
1 1 1 1

Hình 5.1. Bảng trạng thái ví dụ 5.1 Hình 5.2. Sơ đồ mạch ví dụ 5.1

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

Ví dụ 5.2: Thực hiện hàm logic F(A, B, C) thỏa tính chất: F(A,B,C) = 1 nếu có một và chỉ
một biến bằng 1, chỉ sử dụng dùng hàm AND và NOT.
Giải:

A B C F(A,B,C)
0 0 0 0
A B C
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 1
F
1 0 1 0
1 1 0 0
1 1 1 0

Hình 5.3. Bảng trạng thái ví dụ 5.2 Hình 5.4. Sơ đồ mạch ví dụ 5.2

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

Ví dụ 5.3: Thực hiện hàm logic sau dùng cổng NAND (2 đầu vào)
F(A,B,C,D) = Σm(0,3,4,5,6,12,13); d = (2,14,15)
Giải:

A B C D

Hình 5.5. Bảng karnaugh ví dụ 5.3 Hình 5.6. Sơ đồ mạch ví dụ 5.3

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

Ví dụ 5.4: Thực hiện hàm logic sau dùng cổng NOR (2 đầu vào)
F(A,B,C,D) = (0,3,4,5,6,12,13); d = (2,14)
Giải:

A B C D

Hình 5.7. Bảng karnaugh ví dụ 5.4 Hình 5.8. Sơ đồ mạch ví dụ 5.4

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

b) Phân tích mạch logic tổ hợp

Đây là bài toán ngược lại với bài toán thiết kế. Từ sơ đồ mạch logic cho trước, tìm
hàm logic các đầu ra theo các đầu vào, quá trình thực hiện như sau:

- Đặt các biến phụ tại mỗi đầu ra của mỗi phần tử logic

- Viết phương trình của các biến phụ đó lần lượt từ đầu vào cho đến đầu ra.

- Ở phương trình cuối cùng, thay thế các biến tương ứng để rút ra được hàm logic
cần tìm.

- Từ hàm logic nhận được có thể chuyển về bảng giá trị và từ đó xây dựng lại hệ
thống bằng các phần tử logic khác.

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.1. THIẾT KẾ VÀ PHÂN TÍCH MẠCH LOGIC TỔ HỢP

Ví dụ 5.5: Phân tích mạch logic tổ hợp cho trên hình 5.9.
Giải: Ta đặt các biến phụ tại đầu ra của các phần tử logic như trên hình 5.9.
Ta có:
A B C D

Vậy:
Y1
F1

Y2

Y3 Y4 F2

Hình 5.9. Sơ đồ logic trong ví dụ 5.5

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.2.MẠCH MÃ HÓA

a) Mạch mã hóa 2n đường sang n đường

5.10: Mạch mã hóa 2n đường sang n đường có đầu ra tác động

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.2.MẠCH MÃ HÓA

Hình 5.11: Mạch mã hóa 2n đường sang n đường có đầu ra tác động thấp

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.2.MẠCH MÃ HÓA
Ví dụ 5.6: Thiết kế mạch mã hóa 4 đường sang 2 đường, ưu tiên cho mã có trị cao, đầu
vào và ra tác động cao.
Giải:

X0 X1 X2 X3 A1 A0
1 0 0 0 0 0
x 1 0 0 0 1

x x 1 0 1 0
Hình 5.13. Bảng karnaugh
x x x 1 1 1 X1
X2
Hình 5.12. Bảng trạng thái A0
X3
A1

Hình 5.14. Sơ đồ mạch

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.2.MẠCH MÃ HÓA
Ví dụ 5.7: Thiết kế mạch tạo mã BCD cho số thập phân
Giải: A = 1 + 3 + 5 + 7 + 9; B = 2 + 3 + 6 + 7
Trạng thái các đầu vào Mã số ra C = 4 + 5 + 6 + 7; D = 8 + 9
9876543210 DCBA
0000000001 0000

0000000010 0001

0000000100 0010

0000001000 0011
0000010000 0100

0000100000 0101

0001000000 0110

0010000000 0111
0100000000 1000 Hình 5.16. Sơ đồ mạch tạo mã BCD
1000000000 1001
Hình 5.15. Bảng trạng thái của mạch

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.2.MẠCH MÃ HÓA
Ví dụ 5.8: Thiết kế mạch chuyển từ mã nhị phân sang mã Gray của số 4 bit
A B C D → G3 G2 G1 G0 G3 = A; G2 = A  B;
0 0 0 0 → 0 0 0 0 G1 = B  C; G0 = C  D
0 0 0 1 → 0 0 0 1
0 0 1 0 → 0 0 1 1
0 0 1 1 → 0 0 1 0
0 1 0 0 → 0 1 1 0
0 1 0 1 → 0 1 1 1
0 1 1 0 → 0 1 0 1
0 1 1 1 → 0 1 0 0
1 0 0 0 → 1 1 0 0
1 0 0 1 → 1 1 0 1
1 0 1 0 → 1 1 1 1
1 0 1 1 → 1 1 1 0
1 1 0 0 → 1 0 1 0 Hình 5.18. Sơ đồ mạch chuyển mã
1 1 0 1 → 1 0 1 1
1 1 1 0 → 1 0 0 1
1 1 1 1 → 1 0 0 0

Hình 5.17. Bảng trạng thái

Learning Opportunity for All
 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ
Ví dụ 5.9: Thiết kế mạch giải mã 2 đường sang 4 đường có đầu vào cho phép G (cũng
được dùng để nối mạch).
Giải:

Vào Ra
G A1 A0 Y0 Y1 Y2 Y3
0 x x 0 0 0 0
1 0 0 1 0 0 0
1 0 1 0 1 0 0
1 1 0 0 0 1 0
1 1 1 0 0 0 1

Hình 5.19. Sơ đồ khối và bảng trạng thái Hình 5.20. Sơ đồ mạch ví dụ 5.8

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ
Ví dụ 5.10: Dùng 2 mạch giải mã 2 đường sang 4 đường để thực hiện mạch giải mã 3
đường sang 8 đường.
Giải:

Hình 5.21. Bảng trạng thái mạch giải mã Hình 5.22. Mạch giải mã 3 đường sang 8
3 đường sang 8 đường đường tổ hợp từ bộ giải mã 2 đường
sang 4 đường.

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ

Ví dụ 5.11: Thiết kế mạch tạo hàm sử dụng mạch giải mã:

Giải:

f(A,B,C) = Y1 + Y2 + Y4 + Y7

Hình 5.23. Tạo hàm dùng mạch giải mã 3 đường sang 8 đường

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ
Ví dụ 5.12: Mạch Giải mã BCD sang mã 7 đoạn
a) LED 7 đoạn

Hình 5.24. LED 7 đoạn Hình 5.25. Hiển thị các số từ 0 đến 9 dùng LED 7 đoạn

VCC

(a) (b)
Hình 5.26. LED 7 đoạn loại catốt chung (a) và anốt chung (b)

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ

b) Mạch giải mã BCD sang mã 7 đoạn

Hình 5.27. Bảng trạng thái của mạch giải mã BCD sang mã 7 đoạn

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

5.3.MẠCH GIẢI MÃ

Hình 5.28. Sơ đồ mạch giải mã LED 7 đoạn

Learning Opportunity for All

 E-Learning Programs of Hanoi Open University

TÓM LƯỢC CUỐI BÀI

Qua bài học, chúng ta đã biết được:

- Các phương pháp thiết kế và phân tích mạch logic
tổ hợp.
- Tìm hiểu và thiết kế ứng dụng các mạch mã hóa và
giải mã.

CHÚC CÁC BẠN HỌC TẬP TỐT!

Learning Opportunity for All