Chc6b0c6a1ng 3 Cc3a1c Me1baa1ch Te1bb95 He1bba3p

huongct138@gmail.
com
KỸ THUẬT SỐ
(DIGITAL ENGINEERING)
NỘI DUNG
1 CÁC HỆ THỐNG ĐẾM
2 CƠ SỞ ĐẠI SỐ LOGIC
3 CÁC MẠCH TỔ HỢP
4 CÁC MẠCH DÃY
www.neu.edu.vn huongct138@gmail.com
CHƢƠNG III- CÁC MẠCH TỔ HỢP
 3.1. Phân tích và thiết kế các mạch tổ hợp

 3.2. Bộ so sánh hai số nhị phân
 3.3. Các bộ số học
 3.4. Hợp kênh và phân kênh
 3.5. Các bộ chuyển mã
3.1. Phân tích và thiết kế các mạch tổ hợp
 3.1.1. Phân tích mạch tổ hợp
 3.1.2. Thiết kế mạch tổ hợp
Giới thiệu
Hệ lôgic đƣợc chia thành 2 lớp hệ:

 Hệ tổ hợp:
• Tín hiệu ra chỉ phụ thuộc tín hiệu vào ở hiện tại
 Hệ không nhớ
• Hệ tổ hợp chỉ cần thực hiện bằng những phần tử
logic cơ bản
 Hệ dãy:
• Tín hiệu ra không chỉ phụ thuộc tín hiệu vào ở
hiện tại mà còn phụ thuộc quá khứ của tín hiệu
vào  Hệ có nhớ
• Mạch thực hiện của hệ dãy bắt buộc phải có các
phần tử nhớ. Ngoài ra còn có thể có thêm các
phần tử logic cơ bản.
Nguyên tắc
 Một hệ tổ hợp phức tạp có thể thực hiện bằng

cách mắc các phần tử logic cơ bản theo nguyên
tắc:
 Đầu ra của một phần tử logic có thể nối vào một hoặc
nhiều đầu vào của các phần tử logic cơ bản khác.
 Không đƣợc nối trực tiếp 2 đầu ra của 2 phần tử logic

cơ bản lại với nhau.
3.1. Phân tích và thiết kế các mạch tổ hợp
 3.1.1. Phân tích mạch tổ hợp
 3.1.2. Thiết kế mạch tổ hợp
3.1.1. Phân tích mạch tổ hợp
 Phân tích mạch logic tổ hợp là đánh giá, phê

phán một mạch đó. Trên cơ sở đó, có thể rút
gọn, chuyển đổi dạng thực hiện của mạch
điện để có đƣợc lời giải tối ƣu theo một
nghĩa nào đấy.
 Mạch tổ hợp có thể bao gồm hai hay nhiều
tầng, mức độ phức tạp của của mạch cũng
rất khác nhau.
 Nếu mạch đơn giản thì tiến hành lập bảng trạng
thái, viết biểu thức, rút gọn, tối ƣu (nếu cần) và
cuối cùng vẽ lại mạch điện.
 Nếu mạch phức tạp thì tiến hành phân đoạn mạch
để viết biểu thức, sau đó rút gọn, tối ƣu (nếu cần)
và cuối cùng vẽ lại mạch điện.
 Ví dụ: Phân tích mạch logic sau và tối ƣu mạch
A
B
C
A
B
C
F
A
B
C
A
B
C
A
B
C
A
B
C
F
A
B
C
A
B
C
 Viết biểu thức hàm và thực hiện rút gọn:
Từ đó vẽ đƣợc mạch sau:
Thực hiện tối ƣu về dạng toàn NAND:
Từ đó vẽ đƣợc mạch sau:

A
B
A
F
C
C
B
 Sơ đồ trên chƣa thực sự tối ƣu vì vẫn sử

dụng 2 loại cổng NAND (NAND 2 lối vào và
NAND 3 lối vào), do vậy phải tối ƣu về dạng
NAND 2 lối vào:
F  AB  AC  BC  A  B  C   BC
 A B  C   BC  A.B.C.BC
 Từ đó vẽ đƣợc mạch sau:
 Tính đa chức năng của cổng NOR:
 Tính đa chức năng của cổng NAND
Bài tập
 Cho hình vẽ sau:
a) Viết biểu thức hàm ra F.

b) Xây dựng bảng trạng thái.
c) Tối ƣu hóa mạch.
Bài tập
 Cho hàm logic F = A.B + B.C + A.C

 a) Viết lại biểu thức F theo cấu trúc toàn
NAND.
 b) Viết lại biểu thức F theo cấu trúc toàn
NOR.
 c) Vẽ mạch logic hàm F theo cấu trúc
toàn NAND và toàn NOR.
Bài tập
Viết biểu thức hàm ra F của mạch điện

sau và lập bảng trạng thái tƣơng ứng:
Bài tập
Cho hình vẽ sau:
 Viết biểu thức hàm F.

 Lập bảng trạng thái.
 Tối ƣu mạch về dạng toàn NAND.
3.1.2. Thiết kế mạch tổ hợp
 Phƣơng pháp thiết kế logic các mạch tổ hợp

là các bƣớc cơ bản tìm ra sơ đồ mạch điện
logic từ các yêu cầu nhiệm vụ đã cho.
 Quá trình thiết kế nói chung của mạch tổ

hợp gồm các bƣớc:
Bảng Tối thiểu

Karnaugh hóa
Vấn đề Bảng Biểu thức Sơ đồ

logic thực trạng thái Rút gọn hàm logic logic logic
Biểu thức Tối thiểu

logic hóa
 5 bƣớc chính của quá trình thiết kế:

Bƣớc 1: Phân tích yêu cầu
• xác định cái nào là biến số đầu vào, cái nào là
hàm số đầu ra và mối quan hệ logic giữa hàm
và biến.
 5 bƣớc chính của quá trình thiết kế:

Bƣớc 2: Bảng trạng thái:
• Từ các yêu cầu cụ thể liệt kê thành bảng biểu
diễn quan hệ tƣơng ứng giữa trạng thái tín
hiệu đầu vào và trạng thái hàm số đầu ra  đây
là bảng chức năng
• Thay các giá trị logic cho trạng thái (dùng các
ký hiệu 0 và 1 thay cho các trạng thái tƣơng
ứng) của đầu vào và đầu ra  Kết quả có bảng
trạng thái.
– Từ một bảng chức năng có thể đƣợc các bảng
trạng thái khác nhau, nếu thay giá trị logic khác
nhau.
5 bƣớc chính của quá trình thiết kế:

Bƣớc 3: Biểu thức logic:
• Với các tổ hợp trạng thái tín hiệu đầu vào không
thể có hay bị cấm,  ở bảng bảng chức năng
hoặc bảng trạng thái thì:
– Có thể không liệt kê
– Có thể liệt kê, nhƣng tại đầu ra, ở trạng thái
tƣơng ứng ghi dấu “X” hoặc dầu “-”
• Thƣờng sử dụng các trạng thái đánh dấu “X” hoặc
dầu “-” để tối thiểu hoá hàm logic.

Bƣớc 4: Tối thiểu hàm logic:
• Thiết kế sơ đồ mạch logic trực tiếp từ hàm số có
đƣợc từ bảng trạng thái thƣờng là rất phức tạp.
• Khi đã thực hiện tối thiểu hoá hàm logic, nói
chung việc thiết kế thuận lợi hơn, không những
chỉ dùng số linh kiện ít hơn, mà còn nâng cao độ
tin cậy của mạch logic.

Bƣớc 5: Vẽ sơ đồ logic:
• Kết quả việc tối thiểu hoá là biểu thức logic OR –
AND.
• Phụ thuộc vào việc chọn lựa loại cổng logic cụ
thể, cần biến đổi biểu thức logic đó thành dạng
phù hợp.
– Ví dụ: nếu chọn dùng cổng NAND phải có biểu
thức dạng NAND hoặc dùng cổng NOR, NORAND
phải có biểu thức tƣơng ứng.
Ví dụ thiết kế mạch logic
 VD:
 Trong 1 ngôi nhà hai tầng, ngƣời ta lắp hai chuyển
mạch hai chiều tại hai tầng, sao cho ở tầng nào
cũng có thể bật hoặc tắt đèn. Hãy thiết kế một
mạch logic mô phỏng hệ thống đó?
 VD:
 Nếu ký hiệu hai công tắc là hai biến A, B.
 Khi ở tầng 1 bật đèn và lên tầng 2 thì tắt đèn đi và
ngƣợc lại. Nhƣ vậy đèn chỉ có thể sáng ứng với
hai tổ hợp chuyển mạch ở vị trí ngƣợc nhau. Còn
đèn tắt khi ở vị trí giống nhau.
 Hệ thống chiếu sáng trong có sơ đồ nhƣ hình
Mạch điện của hệ chiếu sáng

 VD:
 Bảng trạng thái mô tả hoạt động của hệ chiếu sáng
A B F=A B
0 0 0
0 1 1
1 0 1
1 1 0
 Biểu thức của hàm là: F  AB  AB  A  B

hoặc F  AB A ABB
 VD:
 Biểu thức của hàm là: F  AB  AB  A  B
hoặc
F  AB A ABB
 Sơ đồ mạch:
A F
B
3.2. Bộ so sánh hai số nhị phân
 3.2.1. Bộ so sánh đơn giản
 3.2.2. Bộ so sánh đầy đủ
3.2.1. Bộ so sánh đơn giản
 Bộ so sánh 1 bit
 Bảng trạng thái của mạch so sánh
a b Fn Fb Fl
0 0 0 1 0
Fn  a.b
0 1 1 0 0 Fb  a  b
1 0 0 0 1
1 1 0 1 0 Fl  a.b
 Mạch điện bộ so sánh 1 bit
So sánh 2 số 4 bit

 A = a3a2a1a0
 B = b3 b2 b1 b 0
Kết quả so sánh: A=B hay A≠B

A = B nếu:
(a3 = b3) và (a2 = b2) và (a1 = b1) và (a0 = b0)
So sánh 2 số 4 bit (so sánh bằng)

 A = a3a2a1a0
 B = b3 b2 b1 b 0
A = B nếu:
(a3 = b3) và
(a2 = b2) và
(a1 = b1) và
(a0 = b0)
 So sánh 2 số 4 bit
(so sánh bằng) a3
 A = a3a2a1a0
b3
 B = b3 b2 b1 b 0
a2
A = B nếu:
b2 A=B
(a3 = b3) và
(a2 = b2) và a1
(a1 = b1) và
b1
(a0 = b0)
a0
b0
3.2.2. Bộ so sánh đầy đủ
 Thực hiện so sánh từng bit một, bắt đầu từ

MSB.
 Phần tử so sánh E ai bi ai=bi ai>bi ai<bi
Ei Si Ii
E 0 0 0 0 0 0
Si 0 0 1 0 0 0
Phần tử
ai Ei 0 1 0 0 0 0
so sánh
bi
0 1 1 0 0 0
Ii
1 0 0 1 0 0
E: cho phép so sánh 1 0 1 0 0 1
 E = 1: so sánh 1 1 0 0 1 0
 E = 0: không so sánh
1 1 1 1 0 0
 Phần tử so sánh
E ai bi ai=bi ai>bi ai<bi
Si Ii
Ei
Si  E(aibi )
0 0 0 0 0 0
0 0 1 0 0 0
Ii  E(ab
i i)
0 1 0 0 0 0 Ei  E(ai  bi )
0 1 1 0 0 0  Eaibi  Eai bi
1 0 0 1 0 0  E.Si .Ii
1 0 1 0 0 1
 E(Si  Ii )
1 1 0 0 1 0
1 1 1 1 0 0
 Phần tử so sánh Si  E(aibi )

Ii  E(ab
i i)
E
Ei  E(Si  Ii )
ai
Si
bi
Ei
Ii
So sánh đầy đủ: Bộ so sánh song song

 Ví dụ: So sánh 2 số 3 bit:
• A = a 2a 1a 0
S2
• B = b 2b 1b 0 a2
E2
A>B
Phần tử
b2 so sánh I2
E S1
a1
Phần tử E1 A<B
so sánh I1
b1
E S0
a0
Phần tử E0 A=B
so sánh I0
b0
3.3. Các bộ số học
3.3.1. Bộ cộng hai số nhị phân

3.3.2. Bộ trừ hai số nhị phân
3.3.3. Bộ nhân hai số nhị phân
3.3.1. Bộ cộng hai số nhị phân
 Bộ cộng hai số một bit

a b S C
a S (Tổng)
HA 0 0 0 0 S=a  b
b C (Số nhớ) 0 1 1 0
1 0 1 0 C= ab
Bộ bán tổng 1 1 0 1
(HA- Half Adder)
 Bộ cộng hai số nhiều bit

C3 C2 C1 C0
A= a3 a2 a1 a0
+
B= b3 b2 b1 b0
C4 S3 C3 S2 C2 S1 C1 S0
Kết
quả S4 S3 S2 S1 S0
 Bộ cộng hai số nhiều bit:

 Thao tác lặp lại là cộng 2 bit với nhau và cộng với
số nhớ
 Bộ cộng đầy đủ (FA- Full Adder)
ai bi Ci Si Ci+1
0 0 0 0 0
Full Adder 0 0 1 1 0
0 1 0 1 0
ai Si 0 1 1 0 1
Ci
bi
FA Ci+1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

 Bộ cộng đầy đủ (Full Adder)
aibi
Si Si  a i bi Ci  a i bi Ci  a i b i Ci  a i bi Ci
00 01 11 10
Ci
0 1 1
  
 a i b i Ci  b i Ci  a i b i Ci  b i C i 
1 1 1
 
 a i  b i  Ci   a i b i  Ci
 a b  C   a b  C 
i i i i i i
Ci+1
aibi
00 01 11 10
 a i  b i  Ci
 
Ci
0
Ci 1  a i bi Ci  a i bi Ci  a i bi
1
1 1 1 1  
 Ci a i b i  a i b i  a i b i
 Ci  a i  b i   a i b i
Bộ cộng hai số nhiều bit:

 Bộ cộng đầy đủ (Full Adder)
Bộ cộng hai số nhiều bit:

A = an-1an-2...a1a0 , B = bn-1bn-2...b1b0
Bộ cộng song song
an-1 bn-1 an-2 bn-2 a1 b1 a0 b0
Cn-1 Cn-2 C1 C0= 0
FA FA FA FA
Cn
C2
Sn Sn-1 Sn-2 S1 S0

 Bộ cộng song song tính trƣớc số nhớ Ci+1 = aibi + Ci(ai  bi)
Đặt: Pi = ai  bi và Gi = aibi
C1 = G0 + C0P0
 Ci+1 = Gi + Ci Pi G0 C1
G1 C2
P0
C0
G0 1 2
P1
P0 C2 = G1 + C1P1 = G1+(G0 + C0P0)P1

C0
1 2 C2 = G1 + G0P1 + C0P0P1

a3 b3 a2 b2 a1 b1 a0 b0 C0
 Bộ cộng song song
tính trƣớc số nhớ
• Ví dụ: Cộng 2 số 4 bit Tính Pi và Gi
P3 G3 P2 G2 P1 G1 P0 G0
Tính các số nhớ
C4 C3 C2 C1 C0
a3 b3 a2 b2 a1 b1 a0 b0
Tính tổng
C4 = S4 S3 S2 S1 S0
3.3.2. Bộ trừ hai số nhị phân
Bộ bán hiệu

ai bi Di Bi+1
ai
Bán hiệu
Di 0 0 0 0 Di  a i  bi
bi Bi+1
0 1 1 1 Bi 1  a i b i
(Half Subtractor)
1 0 1 0
1 1 0 0
ai
Di
bi
Bi+1
 Bộ trừ đầy đủ: Phép trừ 2 số nhiều bit cho nhau. Thao
tác lặp lại là trừ 2 bit cho nhau và trừ số vay
ai Bộ trừ
bi Di
Bi đầy đủ
Bi+1
Bi Bán Di
(Full Subtractor)
ai Di hiệu
ai bi Bi Di Bi+1
Bán Bi+1
0 0 0 0 0 hiệu Bi+1
bi
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Bộ trừ song song:

 Thực hiện nhƣ bộ cộng song song.
 Trừ 2 số n bit cần n bộ trừ đầy đủ.
• Trong bộ cộng song song thay bộ cộng đầy đủ bằng bộ
trừ đầy đủ, đầu ra số nhớ trở thành đầu ra số vay
3.3.3. Bộ nhân hai số nhị phân
Giả thiết nhân 2 số 4 bit A và B:

A = a3a2a1a0, B = b3b2b1b0
a3 a2 a1 a0
b3 b2 b1 b0
a3b0 a2b0 a1 b0 a0b0
a3b1 a2b1 a1b1 a0 b1
a3b2 a2b2 a1b2 a0b2
a3b3 a2b3 a1b3 a0b3
p7 p6 p5 p4 p3 p2 p1 p0
 Dãy thao tác cần phải thực hiện A x b0

khi nhân 2 số 4 bit
A x b1
(A x b0) + (A x b1 dịch trái 1 bit) = 1
A x b2
1+ (A x b2 dịch trái 2 bit) = 2
A x b3
2+ (A x b3 dịch trái 3 bit) = 3
 CI: Carry Input b1

a3 a2 a1 a0
b0
a3 a2 a1 a0
 vào số nhớ 0 0
 CO: Carry Output 3 2 1 0 CI 3 2 1 0
 ra số nhớ 1 CO 3 2 1 0
a3 a2 a1 a0
b2
3 2 1 0 CI 3 2 1 0
2 CO 3 2 1 0
b3 a3 a2 a1 a0
3 2 1 0 CI 3 2 1 0
3 CO 3 2 1 0
3.4. Hợp kênh và phân kênh
3.4.1. Bộ hợp kênh (Multiplexer)

3.4.2. Bộ phân kênh (Demultiplexer)
3.4.3. Một số ứng dụng
3.4.1. Bộ hợp kênh (Multiplexer)
 Bộ hợp kênh còn gọi là bộ dồn kênh (hay bộ

ghép kênh), nó cũng đƣợc gọi là bộ chọn dữ
liệu (Data Selector).
 Chức năng logic cơ bản của bộ hợp kênh là
dƣới sự điều khiển của tín hiệu chọn (n đầu
vào điều khiển) thực hiện chọn ra kênh nào
đó (trong số 2n kênh đầu vào) để nối thông
tín hiệu đầu vào đƣợc chọn đến đầu ra.
 Có nhiều đầu vào tín hiệu và một đầu ra.

 Chức năng: chọn lấy một trong các tín hiệu đầu vào
đƣa tới đầu ra MUX 4-1
X0
MUX 2-1 X1 Y
X2
X0 Y X3
X1
C0
C0 C1
Đầu vào điều khiển C1 C0 Y

0 0 X0
C0 Y
0 1 X1
0 X0
1 0 X2
1 X1
1 1 X3
 Ví dụ: Tổng hợp bộ chọn kênh 2-1

MUX 2-1 C0 X1 X0 Y
0 0 0 0
X0 C0 Y
Y
0 X0 0 0 1 1
X1
1 X1 0 1 0 0
C0 0 1 1 1
1 0 0 0
X1X0
C0 00 01 11 10 1 0 1 0
1 1 0 1
0 1 1 1 1 1 1
1 1 1
Y  X 0C0  X1C0
Bộ hợp kênh 2-1: (MUX 2-1)

 Sơ đồ logic mạch hợp kênh 2-1
X0
C0
Y
X1
 Bộ hợp kênh 4-1: (MUX 4-1)
MUX 4-1
X0 C1 C0 Y
X1 Y 0 0 X0
X2
0 1 X1
X3
1 0 X2
C0 1 1 X3
C1

 Từ bảng trạng thái, viết đƣợc biểu thức
hàm ra:
C1 C0 Y
0 0 X0
0 1 X1
1 0 X2
1 1 X3
Y  X 0 C1 C0  X1 C1C0  X 2C1 C0  X 3C1C0

 Sơ đồ logic mạch hợp kênh 4-1
 Trong thực tế ngƣời ta chế tạo các bộ hợp

kênh có 4, 8 hoặc 16 đầu vào dữ liệu.
 VD: trình bày sơ đồ logic của vi mạch
74LS153. Trong vi mạch gồm 2 bộ hợp
kênh có 4 đƣờng vào dữ liệu, kí hiệu là C0,
C1, C2, C3 và một đƣờng ra Y.
 Cả hai bộ hợp kênh đều có chung 2 đầu vào điều
khiển A, B, mỗi bộ hợp kênh đều có đầu vào cho
phép G riêng.
 Mạch thuộc họ logic TTL, chân 16 là nguồn nuôi
VCC: + 5V, chân 8 là đất (GND): 0V.
E0
S0
E1
CS
1
C0
S
E0
S1
E1
CS
C0
CS =1: chọn kênh làm việc bình thường
CS = 0: ra chọn kênh = 0
Vào điều khiển
E0
S0
E1 E0
C0
S
E0 E1
S1
E1
C0
C0
Vào điều khiển
3.4.2. Bộ phân kênh (Demultiplexer)
 Bộ phân kênh là một mạch logic tổ hợp có

một đƣờng vào và nhiều đƣờng ra dữ liệu.
 Bộ phân kênh làm chức năng chọn, truyền

dữ liệu từ một đƣờng vào dữ liệu đến các
đƣờng ra riêng biệt.
 Bộ phân kênh cũng có n đƣờng vào điều

khiển chọn đầu ra (2n đầu ra).
 Có một đầu vào tín hiệu và nhiều đầu ra.

 Chức năng : dẫn tín hiệu từ đầu vào đƣa tới
một trong các đầu ra.
 Đầu vào đƣợc nối với đầu ra nào là tuỳ theo
tổ hợp giá trị của các đầu vào điều khiển.
 VD: Bộ phân kênh 1-2:

 Bảng chức năng:
C0 Y0 Y1 DEMUX 1-2
Y0
0 X 0
1 0 X X
Y1
 Bảng trạng thái:
C0 X Y0 Y1
0 0 0 0 C0
0 1 1 0
biểu thức hàm ra:
1 0 0 0
1 1 0 1 Y0  XC0
Y1  XC0
DEMUX 1-4
Y0
X Y1
Y2
Y3
C0
C1

 Bảng chức năng C1 C0 Y0 Y1 Y2 Y3
0 0 X 0 0 0
0 1 0 X 0 0
1 0 0 0 X 0
1 1 0 0 0 X
C1 C0 X Y0 Y1 Y2 Y3
0 0 0 0 0 0 0
0 0 1 1 0 0 0 Y0  C0 C1X
0 1 0 0 0 0 0
Y1  C1C0 X
0 1 1 0 1 0 0
1 0 0 0 0 0 0 Y2  C1 C0 X
1 0 1 0 0 1 0
Y3  C1C0 X
1 1 0 0 0 0 0
1 1 1 0 0 0 1

 Bảng chức năng C1 C0 Y0 Y1 Y2 Y3
0 0 X 0 0 0
0 1 0 X 0 0
1 0 0 0 X 0
1 1 0 0 0 X
C1 C0 X Y0 Y1 Y2 Y3
0 0 0 0 0 0 0
0 0 1 1 0 0 0 Y0  C0 C1X
0 1 0 0 0 0 0
Y1  C1C0 X
0 1 1 0 1 0 0
1 0 0 0 0 0 0 Y2  C1 C0 X
1 0 1 0 0 1 0
Y3  C1C0 X
1 1 0 0 0 0 0
1 1 1 0 0 0 1
VD: Bộ phân kênh 1-4:

 Sơ đồ logic mạch phân kênh 1-4
Y0  C0 C1X
Y1  C1C0 X
Y2  C1 C0 X
Y3  C1C0 X
3.4.3. Một số ứng dụng
Chọn nguồn tin (định tuyến dữ liệu)

Có nhiều dữ liệu
Nguồn tin 1 Nguồn tin 2 được định hướng tới
một đích duy nhất
 sử dụng bộ hợp
kênh sẽ cho phép
chọn dữ liệu nào
(định tuyến đầu vào)
hướng tới đích, các
dữ liệu không được
chọn sẽ bị cấm
không tới được đích.
Nhận
Chọn nguồn tin

A = a 3 a2 a1 a0 B = b3 b2 b1 b0
C0
Y3 Y2 Y1 Y0
 Chuyển đổi luồng dữ liệu từ song song sang nối tiếp

và ngƣợc lại C 0
1
a0
0
a1 Y
C1 t
a2
1
a3
0
t
Y
C0
a0 a1 a2 a3
C1
t
Một luồng dữ liệu số song song có tính chất mọi bit của nó xuất hiện
đồng thời, luôn có ưu thế về tốc độ xử lý nhanh nhưng khi truyền trên
khoảng cách xa sẽ tốn nhiều đường truyền nên thông thường nó
được chuyển đổi thành dữ liệu kiểu nối tiếp (các bit xuất hiện tuần tự)
trước khi đi đến đường truyền nhờ bộ hợp kênh-MUX.
Tạo hàm lôgic

f(A,B)  A Bf(0,0)  A Bf(0,1)  A Bf(1,0)  A Bf(1,1)
Y  C1C0E0  C1C0E1  C1C0E2  C1C0E3
f(0,0) E0
E1
Các đầu vào f(0,1) Y = f(A,B)
chọn hàm
f(1,0) E2
E3
f(1,1) C1 C0
A
Các biến
B
A B f=AB Y C1 C0
0 X0
0 0 0= f(0,0) = X0 0 0
0 X1 Y = AB
0 1 0 =f(0,1) = X1 0 1 0 X2
1 0 0=f(1,0) = X2 1 0 1 X3
C1 C0
1 1 1=f(1,1) = X3 1 1 A
A B f=A+B Y C1 C0 0 X0
Y=
1 X1 A+B
0 0 0 = X0 0 0
1 X2
0 1 1 = X1 0 1
1 X3
C1 C0
1 0 1 = X2 1 0
A
1 1 1 = X3 1 1
B
1
Bộ tạo hàm có thể lập trình được
3.5. Các bộ chuyển mã
 3.5.1. Khái niệm mã hoá

 3.5.2. Một số mã thông dụng
 3.5.3. Một số bộ chuyển mã thƣờng dùng
BT
 Xây dựng mạch tổ hợp 4 đầu vào (A, B,C,D

trong đó D là bit có trọng số nhỏ nhất) và 2
đầu ra (Y1,Y2) chỉ dùng mạch NAND
Y1    3, 4,5, 7,13,15 
Y2    3,8,9,13,15 

Chc6b0c6a1ng 3 Cc3a1c Me1baa1ch Te1bb95 He1bba3p

Uploaded by

Document Information

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Chc6b0c6a1ng 3 Cc3a1c Me1baa1ch Te1bb95 He1bba3p

Uploaded by

Copyright:

Available Formats

huongct138@gmail.

1 CÁC HỆ THỐNG ĐẾM

3 CÁC MẠCH TỔ HỢP

4 CÁC MẠCH DÃY

 3.1. Phân tích và thiết kế các mạch tổ hợp

 3.1.1. Phân tích mạch tổ hợp

 3.1.2. Thiết kế mạch tổ hợp

Hệ lôgic đƣợc chia thành 2 lớp hệ:

 Một hệ tổ hợp phức tạp có thể thực hiện bằng

 Không đƣợc nối trực tiếp 2 đầu ra của 2 phần tử logic

 3.1.1. Phân tích mạch tổ hợp

 3.1.2. Thiết kế mạch tổ hợp

 Phân tích mạch logic tổ hợp là đánh giá, phê

 Ví dụ: Phân tích mạch logic sau và tối ƣu mạch

 Viết biểu thức hàm và thực hiện rút gọn:

Từ đó vẽ đƣợc mạch sau:

Thực hiện tối ƣu về dạng toàn NAND:

Từ đó vẽ đƣợc mạch sau:

 Sơ đồ trên chƣa thực sự tối ƣu vì vẫn sử

 Tính đa chức năng của cổng NOR:

 Tính đa chức năng của cổng NAND

 Cho hình vẽ sau:

a) Viết biểu thức hàm ra F.

 Cho hàm logic F = A.B + B.C + A.C

Viết biểu thức hàm ra F của mạch điện

Cho hình vẽ sau:

 Viết biểu thức hàm F.

 Phƣơng pháp thiết kế logic các mạch tổ hợp

 Quá trình thiết kế nói chung của mạch tổ

Bảng Tối thiểu

Vấn đề Bảng Biểu thức Sơ đồ

Biểu thức Tối thiểu

 5 bƣớc chính của quá trình thiết kế:

 5 bƣớc chính của quá trình thiết kế:

5 bƣớc chính của quá trình thiết kế:

5 bƣớc chính của quá trình thiết kế:

5 bƣớc chính của quá trình thiết kế:

Mạch điện của hệ chiếu sáng

 Biểu thức của hàm là: F  AB  AB  A  B

 3.2.1. Bộ so sánh đơn giản

 3.2.2. Bộ so sánh đầy đủ

So sánh 2 số 4 bit

Kết quả so sánh: A=B hay A≠B

So sánh 2 số 4 bit (so sánh bằng)

 Thực hiện so sánh từng bit một, bắt đầu từ

 Phần tử so sánh Si  E(aibi )

So sánh đầy đủ: Bộ so sánh song song

3.3.1. Bộ cộng hai số nhị phân

 Bộ cộng hai số một bit

 Bộ cộng hai số nhiều bit

 Bộ cộng hai số nhiều bit:

 Bộ cộng hai số nhiều bit:

Bộ cộng hai số nhiều bit:

Bộ cộng hai số nhiều bit:

 Bộ cộng hai số nhiều bit:

P0 C2 = G1 + C1P1 = G1+(G0 + C0P0)P1

 Bộ cộng hai số nhiều bit:

Tính các số nhớ

Bộ bán hiệu

Bộ trừ song song:

Giả thiết nhân 2 số 4 bit A và B:

 Dãy thao tác cần phải thực hiện A x b0

(A x b0) + (A x b1 dịch trái 1 bit) = 1

1+ (A x b2 dịch trái 2 bit) = 2