CHƯƠNG 1 MẠCH TỔ HỢP

1.1. Đặc điểm chung mạch tổ hợp (combine logic)

+ Mạch tổ hợp, hay còn gọi là mạch tổ hợp, là một dạng mạch logic tổ hợp của các cổng
logic cơ bản trong đó giá trị các đầu ra của mạch chỉ phụ thuộc vào giá trị của tổ hợp các
đầu vào tại thời điểm đó.
 Các đặc tính mạch logic tổ hợp
- Giá trị đầu ra là hàm chỉ của các giá trị đầu vào.
- Là thành phần chính trong các thao tác xử lý và biến đổi tin tức, thường được dùng để
chuyển đổi từ hệ mã số này sang hệ mã khác.
- Thực hiện chức năng gia công tin tức, dùng cho việc tạo hàm và điều khiển chọn kênh
hay phân kênh,....
- Kết hợp với dạng mạch có nhớ để tạo nên các hệ thống hoàn chỉnh cho việc tính toán và
xử lý tin.
+ Phương pháp biểu diễn mạch tổ hợp
- Biểu diễn bằng hàm logic, dùng cho các mạch điện chỉ có một đầu ra, và mối quan
hệ logic của đầu ra và đầu vào ít phức tạp.
- Sử dụng bảng chân lý
- Sơ đồ trạng thái otomat.
- Biểu diễn bằng sơ đồ chức năng, thường dùng ở các mạch tích hợp cỡ lớn lúc đó
mỗi phần mạch điện thường có các chức năng tương đối độc lập.

1.2. Thiết kế mạch tổ hợp

1.2.1. Bài toán thiết kế mạch tổ hợp
Trong nhiều trường hợp khi muốn thực hiện một chức năng logic bằng các phần tử cơ bản,
ta phải tiến hành thực hiện bài toán thiết kế mạch logic. Bài toán thiết kế có thể bắt đầu từ
yêu cầu chức năng thực hiện hoặc có thể bắt đầu từ bảng logic có sẵn, hoặc trong nhiều
trường hợp khác.
Để tạo được một mạch điện thực hiện chức năng logic phải trải qua các quá trình như sau
 Phân tích yêu cầu chế tạo
 Thiết kế mạch thực hiện các yêu cầu được phân tích
 Kiểm tra đánh giá kết quả thử nghiệm
 Khảo sát các đặc tính và đóng gói hoàn thành chế tạo.
1.2.2. Phân tích mạch tổ hợp
Phân tích là bước đầu tiên của công việc thiết kế và chế tạo, đây là quá trình rất khó khăn
và đòi hỏi nhiều kỹ năng của người thiết kế.
Công việc chính của phân tích là chọn lọc các đầu ra, đầu vào, và phần chính yếu là mối
quan hệ của các đầu ra với đầu vào và chức năng của từng đầu vào với mạch điện. Mối
quan hệ giữa đầu ra và đầu vào có thể biểu hiện bằng hàm logic hoặc bằng bảng chân lý.
Trong nhiều trường hợp, với những yêu cầu của bài toán thiết kế chúng ta sẽ phải thiết lập
được biểu thức logic của các đầu ra từ các giá trị đầu vào. Công việc phân tích này đòi hỏi
người thiết kế phải có cái nhìn xuyên suốt và toàn diện. Để thuận lợi ta có thể chia nhỏ các
bài toán thiết kế hệ thống số để thực hiện sẽ dễ dàng và đạt hiệu quả cao; và cũng từ đó ta
đặt ra phai phần của bài toán phân tích. Bài toán phân tích mạch đơn giản và bài toán tổng
hợp các thành phần.
+ Phân tích các bài toán đơn giản
Với các bài toán đơn giản, phương pháp hiệu quả vào hoàn thiện nhất là liệt kê các quan
hệ logic của các thành phần mạch điện. Kết quả của công việc liệt kê sẽ cho biết hoàn toàn
các trường hợp quan hệ logic để từ đó thực hiện việc tổng hợp mạch điện nguyên lý.
Ví dụ: Phân tích mạch điện như sau (H-4.1)
Lúc này ta sẽ tìm quan hệ giữa đầu ra và đầu vào
theo dạng chuẩn tắc bằng cách lập bảng quan hệ
logic giữa các thành phần của sơ đồ theo
phương pháp liệt kê thì kết quả thu được sẽ cho ở
bảng (B-4.1). Đây cũng chính là bước phân tích
cách mạch logic. Hình 4.1 : Sơ đồ logic phức hợp
Bảng 4.1 : Bảng chân lý của sơ đồ (H-4.1)
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
DCB/A 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0
/(A+C) 1 0 1 0 0 0 0 0 1 0 1 0 0 0 0 0
 B+C 0 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1
A+/D 1 1 1 1 1 1 1 1 0 1 0 1 0 1 0 1
F1 1 0 1 0 0 0 0 0 1 0 1 0 0 0 1 0
F2 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0
F 1 1 1 0 0 0 0 0 1 1 1 0 1 0 1 0
Từ kết quả ở bảng (B-4.1) ta sẽ xây dựng được hàm logic ở dạng tuyển chuẩn tắc như sau:
F  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD  ABCD

F  m0,1,2,8,9,10,12,14
hoặc
Do đó ta có được kết quả tối thiểu hóa và sơ đồ logic hai tầng sau khi tối thiểu hóa được
cho ở (H-4.)
BA
00 01 11 10
DC
00 1 1 1
01
11 1 1
10 1 1 1
Bảng Karnaugh tối thiểu hóa
Sơ đồ logic chuẩn tắc hai tầng
Hình 4.2 : Bảng tối thiểu và sơ đồ logic chuẩn tắc tối thiểu
+ Tối ưu hoá mạch điện
Khi thiết kế mạch điện thực hiện một chức năng logic, từ các kết quả của việc phân tích
đầu vào và ra để thu được mối liên hệ logic của các thành phần này biểu diễn qua bảng
chân lý. Từ bảng chân lý thu được ta có thể thực hiện việc biểu diễn mối tương quan bằng
một hàm logic, với các biến là các giá trị đầu vào và kết quả là các giá trị đầu ra.
Tuy nhiên khi biểu diễn bằng các hàm số logic này thường khá phức tạp, nên trong bước
tiếp theo sẽ thực hiện việc theo gọn và đơn giản hoá hàm logic thu được bằng các thuật
toán tối thiểu hàm logic. Việc tối thiểu hoá các hàm logic sẽ cho kết quả là các hàm logic
tối giản, để thuận lợi cho mạch điện nhưng vẫn thực hiện đầy đủ các chức năng logic đặt
ra. Đây có thể xem là bước cơ bản nhất và luôn là yêu cầu bắt buộc trong công tác thiết kế
chế tạo các mạch logic.
Việc tối thiểu hàm logic có thể thực hiện theo hai cách (đã xét trong phần đại số logic ở
chương 2). Hai phương pháp tối thiểu hàm logic thường gặp là
- Tối thiểu bằng giản ước hàm theo các công thức tối giản
- Tối thiểu bằng phương pháp hình học ứng dụng bảng Karnaugh.
Trong tối thiểu hàm logic, có thể xuất hiện các trường hợp tối thiểu có điều kiện, lúc đó
các trạng thái điều kiện rỗng và cũng có nghĩa là các tổ hợp đầu vào tương ứng sẽ có giá
trị tuỳ ý. Dó đó mà ta hoàn toàn có thể sử dụng giá trị tổ hợp tướng ứng là "0" hoặc là "1"
tuỳ thuộc vào sự tối ưu mạch điện.
1.2.3. Tổng hợp mạch tổ hợp
Tổng hợp là bước cuối của quá trình thiết kế, dựa vào kết quả của việc tối thiểu hoá hàm
logic ta sẽ thu được hàm cần tìm tối ưu và chuyển sang việc tổng hợp các thành phần để
xây dựng mô hình logic.
Thực chất của bước tổng hợp là biểu diễn kết quả thu được của việc tối thiểu hoá thành cấu
trúc logic và mạch điện chi tiết thực hiện các chức năng đặt ra theo yêu cầu của quá trình
phân tích.
 Tổng hợp theo biểu thức
Với kết quả thu được là một hàm logic được cho ở dạng biểu thức đại số logic, phương
pháp biểu diễn hiệu quả nhanh nhất là sử dụng phương pháp biểu diễn theo cấu trúc của
biểu thức logic hàm.
Việc biểu diễn theo dạng này được thực hiện qua các bước sau
- Từ biểu thức thu được viết lại theo cách viết Balan.
- Sử dụng các ký hiệu của các phép toán logic để biểu diễn chức năng logic theo hàm của
cách viết Balan theo dạng cây cấu trúc.

 
Ví dụ 1: Tổng hợp hàm logic theo biểu thức Z  x  y z  w
Cách viết Balan là viết các biến số theo thứ tự của các phép tính của thứ tự ưu tiên ngược,
tức là các số hạng của phép tính cuối cùng được viết đầu tiên. Đồng thời trong khi viết nếu
có biến số xuất hiện nhiều lần trong phép tính thì xuất hiện bao nhiêu lần cũng được viết
bấy nhiêu lần và theo thứ tự từng phép tính. Các ký hiệu của các phép tính được viết sau
các biến số và được viết theo thứ tự ưu tiên thuận, tức là các phép tính được viết trước sẽ
tính trước với số hạng ở liền kề trước nó (nếu phép toán một ngôi) hoặc hai số hạng trước
nó nếu là phép tính hai ngôi.
Với biểu thức của ví dụ 1, sẽ được viết lại như sau

Z  wxyz    (4.1)
 + Xây dựng cây logic
Xây dựng cây logic được thực hiện theo phương pháp tuần tự với thứ tự từ phép tính cuối,
tức kết quả phép tính này sẽ là giá trị hàm sẽ ở gốc của cây logic. Các nhánh của cây logic
chính là các số hạng của phép tính tại điểm phân nhánh, và điểm cuối của nhánh sẽ là các
biến số gốc của hàm logic cần biểu diễn.
Với ví dụ trên, gốc của cây nhị phân chính là phép XOR (so dấu) với số hạnh là w và
Z1  x  y.z . Tại điểm phân nhánh thứ nhất sẽ là phép toán cộng logic, vì phép phủ định
không tạo sự phân nhánh nhưng lại là gốc của phép cộng tiếp theo sau nó. Từ phép cộng
sẽ phân hai nhánh, nhánh thứ nhất chính là biến x, và nhánh thứ hai lại tiếp tục phân nhánh
với điểm phân nhánh là phép nhân logic và đến điểm cuối nhánh nhỏ thứ nhất là biến số y
và điểm cuối kia chính là phủ định của z.
Kết quả việc tạo cây từ hàm được cho ở (4.1) sẽ có dạng sau

w w w

x+y.z + +

x y.z x

y
z
Hình 4.3. Cây logic xây dựng từ biểu thức logic viết kiểu Balan
 Xây dựng cấu trúc logic dạng hai tầng
Thông thường việc biểu diễn các hàm logic sau tối thiểu lại có dạng của phép tuyển chuẩn
tắc hoặc hội chuẩn tắc, tức là các biến số đầu vào được thực hiện đồng loạt dạng song song
bởi phép toán ở tầng vào (nhân logic) sau đó được tập hợp bởi phép tính cuối để cho kết
quả ở đầu ra (cộng logic). Phương pháp này được gọi là biểu diễn theo logic hai tầng.
Phép biểu diễn này dựa trên phương thức biểu diễn hàm logic theo dạng chuẩn tắc đã khảo
sát ở chương 2.
 + Các đặc điểm cần chú ý
Trong nhiều trường hợp việc tổng hợp các hàm logic phụ thuộc vào điều kiện thực tiễn mà
ta có thể phải thực hiện hàm logic theo một hệ đầy đủ nhất định, lúc đó ta phải bổ sung
theo một bước biểu diễn các hàm cần có trong mạch bằng cách tổ hợp từ các hàm trong hệ
đầy đủ mà ta có.
Ví dụ: ta có thể chuyển đổi qua lại giữa hai hệ đầu đủ (Hàm NOR) và hàm (NAND) bằng
cách sử dụng công thức DeMorgan như sau

z  x y  x  y (4.2)

và z  x  y  x  y (4.3)
Từ đó ta có thể chuyển đổi qua lại theo sơ đồ logic ở (H-4.2)
Trong đó chú ý đến thuật toán NOT được thay bằng phép NAND (hoặc NOR) bằng cách
nối hai đầu vào thành một.

Hình 4.4 : Mạch tương đương của NAND và NOR

Từ việc chuyển đổi này ta có thể thực hiện cho các mạch logic bất kỳ, với các hệ hàm đầy
đủ đã đề cập trong chương 2, mà chủ yếu được dùng để biểu diễn trong phần này là hàm
AND và OR; hoặc hệ hàm NOR hoặc NAND.
Ngoài ra ta cũng có thể chuyển đổi tất cả các hệ đầy đủ này thành các hàm của một hệ đầy
đủ khác theo các công thức logic.
Xét sự chuyển đổi hệ hàm logic đầy đủ chuẩn tác gồm ba hàm

 Hàm NOT: f ( x)  x
 Hàm OR: (x,y) = x  y
 Hàm AND: (x,y) = x  y
Sang hệ hàm thu gọn chỉ là hàm NAND, ta thấy
- Hàm NOT được thực hiện bằng việc đấu chung hai đầu vào cổng NAND

- Hàm OR, được chuyển đổi theo luật De Morgan: x  y  x  y

- Hàm AND, là một hàm NAND kết hợp với một hàm đảo
Như vậy sự chuyển đổi được thực hiện như trong H-4.3

x x x x

x
x z z
y y

x x
z z
y y

Hình 4.5. Chuyển đổi giữa hai hệ đầy đủ

1.3. Một số mạch tổ hợp thông dụng

1.3.1. Mạch hợp kênh
+ Mạch hợp kênh, hay còn gọi là mạch Multiplexer, là một dạng mạch logic tổ hợp
gồm nhiều đầu vào và một hoặc hai đầu ra tổ hợp.
Đầu vào cho phép
D0 F
Đầu vào

D1 Đầu ra không đảo

dữ liệu

D2 Mạch hợp kênh

F Đầu ra đảo
D2
k

A0A1A2 Ak
Đầu vào địa chỉ
Hình 4.6: Mạch hợp kênh phân bố đầu vào
Các đầu vào trong mạch hợp kênh có ba loại như sau
- Các đầu vào dữ liệu.
- Các đầu vào địa chỉ, dùng cho việc chọn đầu vào nào sẽ được nối với
đầu ra. Các tín hiệu này còn gọi là tín hiệu địa chỉ.
 - Các đầu vào cho phép, thực hiện chức năng điều khiển cho phép mạch
điện hoạt động.
Chức năng, mạch hợp kênh thực hiện việc chuyển dữ liệu từ nhiều đầu vào song song thành
một chuỗi tín hiệu duy nhất ở đầu ra mà tại một thời điểm nào đó thì tín hiệu đầu vào được
cho phép ra được quy định bởi giá trị của các đầu vào chọn địa chỉ tại thời điểm đó.
Đầu tiên chúng ta khảo sát mạch hợp kênh gồm hai đầu vào và một tín hiệu chọn kênh.
Lúc này gọi hai đầu vào lần lượt là D0 và D1 còn tín hiệu chọn kênh là A0 thì đầu ra sẽ là
Z.
Lúc này ta có được mối quan hệ logic của các đường tín hiệu là
- Nếu A0 = 0, đường kênh D0 sẽ nối với đầu ra hay có thể nói cách khác
là D0 được chọn ra.
- Nếu A0 = 1 đường kênh D1 sẽ được chọn để nối thông với đầu ra Z
Từ đó ta có được bản chân lý của sơ đồ logic sẽ là
A0 0 0 0 0 1 1 1 1
D1 0 0 1 1 0 0 1 1
D0 0 1 0 1 0 1 0 1
Z 0 1 0 1 0 0 1 1
Và hàm logic được viết lại là
Z  A0 .D1.D0  A0 .D1.D0  A0 .D1.D0  A0 .D1.D0

Mặt khác thì ta có thể sử dụng lý luận chọn kênh để đưa ra mạch logic, nhưnh cũng có thể
sử dụng phương pháp tối thiểu như đã được trình ở chương hai. Lúc này ra sẽ có được các
kết quả như sau:
Lúc đó ta sẽ tối thiểu được hàm đầu ra và vẽ sơ đồ logic ở (H-4.7)
D1 D0 1
00 01
11 10
0 11 2
0 1 1
Bảng Karnaugh của mạch hợp kênh x Y
Sơ đồ logic của mạch hợp 2 kênh
Hình 4.7: Bảng tối thiểu và sơ đồ logic của mạch hợp hai kênh
Và có thể sử dụng phương pháp lý luận chọn kênh ta có thể xây dựng được mạch hợp kênh
với số kênh lớn hơn nhiều. Trong hình (H-4.7) ta có mạch hợp 8 kênh đầu vào và ba tín
hiệu chọn kênh.
+ Nguyên tắc hoạt động:
- Khi đầu vào cho phép ở mức thấp, tất cả các cổng NAND bị chốt ở giá trị "0", mạch ra
cũng có giá trị "0". Mạch chỉ hoạt động khi đầu cho phép ở mức tích cực "1". Trong nhiều
trường hợp thì đầu vào cho phép được dùng cho việc treo mạch điện khi các đầu vào và ra
hoạt động ở chế độ ba trạng thái.

Hình 4.8: Mạch hợp kênh 8 đường dữ liệu

- Khi có tín hiệu cho phép ở mức "1" và các giá trị địa chỉ được đưa vào qua các cổng NOT
sẽ mỡ duy nhất một cổng NAND, khi cả ba đầu vào địa chỉ đều có giá trị "1". Khi đó ở
cổng NAND tương ứng có 4 đầu vào đều có giá trị "1", nên giá trị ra của cổng NAND lúc
đó là giá trị của đầu vào dữ liệu (D#) và giá trị này cũng được phát ra ở cổng NOR vì các
cổng còn lại đều có giá trị "0".
+ Các ứng dụng mạch hợp kênh
- Mạch tạo hàm
- Mạch truyền dữ liệu
- Chuyển đổi tín hiệu song song thành tín hiệu nối tiếp.
1.3.2. Mạch phân kênh
Với chức năng ngược lại với mạch hợp kênh, đó là từ một luồng dữ liệu đầu vào được cho
qua mạch điện sẽ rẽ theo các hướng được chọn để đến những điểm khác nhau. Mạch thực
hiện chức năng rẽ nhánh luồng dữ liệu như trên được gọi là mạch phân kênh
(Demultiplexer).
Mạch phân kênh có các tín hiệu vào ra như sau
- Vào điều khiển, thực hiện chức năng điều khiển cho phép.
- Vào luồng dữ liệu, chỉ có một đường vào dữ liệu.
- Các đầu địa chỉ, dùng cho việc phân luồng và xác định đầu ra.
- Các đường tín hiệu ra.
Từ các kết quả đó, nếu với một mạch phân kênh với 4 kênh đầu ra sẽ gồm một đầu vào dữ
liệu chung cho các kênh ra, hai đường chọn đầu ra và có bốn đầu ra là bốn kênh ra dữ liệu.
Do đó ta có mối quan hệ giữa đầu vào và đầu ra của mạch phân kênh bốn đầu ra như sau
(bảng 4.).
Din 0 1 0 1 0 1 0 1
A0 0 0 1 1 0 0 1 1
A1 0 0 0 0 1 1 1 1
D0 0 1 0 0 0 0 0 0
D1 0 0 0 1 0 0 0 0
D2 0 0 0 0 0 1 0 0
D3 0 0 0 0 0 0 0 1
Bảng 4.2 : Bảng chân lý của mạch phân kênh 4 đầu ra.
Từ đó ta có được các hàm đầu ra sẽ là
D0  Din .A0 .A1
D1  Din .A0 .A1
D2  Din .A0 .A1
D3  Din .A0 .A1
Lúc đó ta xây dựng được sơ đồ logic thực hiện chức năng phân kênh như sau

Hình 4.9 : Mạch phân kênh bốn đầu ra

+ Nguyên tác hoạt động:
Tương tự như với mạch hợp kênh, khi có tín hiệu cho phép và có tín hiệu địa chỉ để chọn
được đầu ra thì chỉ có một cổng NAND được nối thông với đầu ra đó để chuyển dữ liệu từ
đầu vào đến đầu ra được chọn.
+ Các ứng dụng của mạch chọn kênh
- Chuyển đổi dữ liệu nối tiếp thành song song.
- Giải mã tín hiệu địa chỉ.
-Chuyển tải và phân nhánh dữ liệu.
1.3.3. Mạch tổ hợp tạo và giải mã địa chỉ
Trong nhiều hệ thống số, do có nhiều thiết bị trong hệ thống mà các yêu cầu trao đổi thông
tin phải luôn có tính định hướng, tức là phải xác định được nơi đến và nơi phát đi của thông
tin trao đổi. Và để xác định được các thành phần trong hệ thống số thì phương pháp hữu
hiện nhất là đánh số thiết bị; và điều này thường được hiểu là địa chỉ của thiết bị. Trong
phần ta xét trường hợp đơn giản nhất là các địa chỉ được xác định theo thứ tự của các tổ
hợp số đếm nhị phân.
Xét một mạch giải mã địa chỉ đơn giản nhất là mạch mã hóa 8 địa chỉ. Lúc này sẽ có các
bước thực hiện như sau:
- Vì mã hóa 8 vị trí (địa chỉ), nên phải biểu diễn 8 địa chỉ ở dạng nhị phân cần có tất
cả là 3bit.
 - Thường các mạch mã hóa địa chỉ sẽ có một đầu vào cho phép (/CS) có mức tích
cực âm; có nghĩa là khi /CS ở mức cao sẽ cấm tất cả các đầu ra do đó đầu ra sẽ có
mức thấp.
- Để cho được 8 vị trí thì mạch điện cũng có tất cả là 8 đầu ra ứng với 8 vị trí tương
ứng.
Từ những kết quả đó ta sẽ thu được bảng chân lý như sau
/CS A2 A1 A0 D0 D1 D2 D3 D4 D5 D6 D7
1 X X X 0 0 0 0 0 0 0 0
0 0 0 0 1 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 0 0 0
0 0 1 0 0 0 1 0 0 0 0 0
0 0 1 1 0 0 0 1 0 0 0 0
0 1 0 0 0 0 0 0 1 0 0 0
0 1 0 1 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 0 0 0 1 0
0 1 1 1 0 0 0 0 0 0 0 1
Từ đó ta có được sơ đồ logic thực hiện giải mã địa chỉ như sau (H-4.)

Hình 4.10 : Sơ đồ logic mạch giải mã địa chỉ 3-8

CHƯƠNG 2 MẠCH FLIP-FLOP
Ðể xây dựng các thiết bị số hoàn chỉnh, thì ta luôn cần đến các thanh ghi, bộ chia
tần, bộ nhớ, v.v... Mà các thành phần đó bắt nguồn từ phần tử cơ bản nhất là các mạch Flip-
Flop (hay còn có thể gọi là mạch Trigger).

2.1. Khái niệm và phân loại

2.1.1. Định nghĩa và các khái niệm
+ Định nghĩa
Mạch Flip-Flop, hay còn được gọi là Trigger, là phần tử thường gặp trong nhiều
mạch điện kỹ thuật số, với hai đầu ra liên hợp và một hoặc nhiều đầu vào.
Đặc điểm quan trọng nhất của FF là hai đầu ra phải luôn là đầu ra liên hợp, tức là
đầu ra này là giá trị đảo của đầu ra kia. Khi đầu ra mất liên hợp sẽ là mất đặc tính của FF
nên trạng thái này là trạng thái cấm. Thường hai đầu ra này được ký hiệu là Q và Q .
Trạng thái nhớ, là trạng thái đầu ra tại một thời điểm chỉ phụ thuộc vào giá trị của
trigger ở thời điểm trước đó.
Trạng thái 0, là trạng thái mà các giá trị đầu vào tương tác với mạch điện tạo ra giá
trị đầu ra là Q=0. Trạng thái 1 là trạng thái của trigger có đầu ra Q=1.
+ Cấu trúc Flip-Flop cơ bản 1 Q
Vào 1 Ra 1
Do đặc tính của trigger là trạng thái của nó phải
ổn định nên trong mạch điện luôn phải có sự hồi Q tiếp.
Vào 2 Ra 2
Nguyên lý hồi tiếp cơ bản của trigger được cho 2 như
trong H-5.1. Hình 5.1: Cấu trúc của flip-flop cơ bản

Và cũng do đặc tính đảo trạng thái ở đầu ra mà có mạch điện (1) và (2) là hai thành
phần giống nhau và ta thấy rằng khi đầu vào 1 ta ra ở đầu ra Q=1 thì sự hồi tiếp sẽ chuyển
tác động đến mạch 2 và phải tạo được Q =0. Như thế ta thấy rằng mạch điện 2 phải có chức
năng của một cổng NOT. Nhưng do (1) và (2) là giống nhau nên cả hai mạch này đều phải
thực hiện chức năng NOT, và điều này sẽ tạo nên trạng thái cân bằng ổn định cho các đầu
ra liên hợp.
Cấu trúc được cho ở H-5.1 chỉ là dạng cơ bản nguyên lý của trigger, còn trong các
mạch thực tế có thể phức tạp hơn, với các dạng Trigger có điều khiển và có phần đồng bộ
sẽ gồm các phần đó tương tác với thành phần cơ bản cho ở H-5.1.
 + Các phương pháp kích trigger
Như trên ta thấy các đầu vào Flip-flop có nhiều dạng, và mỗi dạng này lại có một
phương thức hoạt động khác nhau để kích hoạt Flip-flop dẫn đến sự thay đổi của trạng thái
đầu ra. Các phương thức hoạt động đối này được gọi là sự kích thích của các tín hiệu đầu
vào.
- Kích thích theo mức, là phương pháp sử dụng biên độ điện thế của các tín hiệu đầu
vào để thay đổi trạng thái của Flip-flop. Phương pháp này thường dùng cho các đầu vào
điều khiển trực tiếp, tức các đầu vào sẽ tác động trực tiếp đến phần tử cơ bản của Flip-flop
để thay đổi các trạng thái đầu ra.
- Kích theo theo sườn xung, là phương pháp sử dụng quá trình thay đổi mức của tín
hiệu để thay đổi trạng thái của mạch điện. Trong Flip-flop với các đầu vào đồng bộ, là các
đầu vào hoạt động theo sự đồng bộ của xung nhịp, sẽ hoạt động theo phương pháp này.
- Chú ý: với một xung số, sự thay đổi mức không thể là tức thời như một xung chữ
nhật lý tưởng mã có dạng như trong H-5.2 cao
sườn trước sườn sau
Do vậy với phương pháp kích theo mức, thì tín hiệu chỉ
được chú ý đến giá trị điện thế ở các mức, nhưng với thấp thấp
phương pháp kích theo sườn xung sẽ phải chú ý đến thời Hình 5.2: Xung kích gian
quá độ ở các sườn xung của tín hiệu kích.
Với phương pháp kích sườn xung, nếu sử dụng sườn trước sẽ được xem như là tín
hiệu hoạt động tích cực dương và ngược lại tín hiệu hoạt động ở mức logic âm hay gọi là
tích cực âm.
2.1.2. Phân loại Flip-flop
Việc phân loại các Flip-flop được căn cứ và ba đặc tính sau của Flip-flop:
- Dựa vào cấu trúc Flip-flop: Flip-flop đơn, Flip-flop chính phụ (Master Slave Flip-
flop)
- Dựa vào phương pháp kích thích thích: Flip-flop không đồng bộ (Flip-flop RS cơ
bản) và Flip-flop đồng bộ (Flip-flop có sử dụng xung kích đồng bộ).
- Dựa vào chức năng: Flip-flop RS, Flip-flop RST, Flip-flop T, Flip-flop JK, Flip-
flop D, ....
2.1.3. Flip-flop chính phụ
Flip-flop chính phụ là một dạng Flip-flop đồng bộ, có cấu trúc hai Flip-flop nối tiếp
nhau với Flip-flop đầu vào được gọi là Flip-flop chính (Master) và đầu ra dùng cho việc
nhớ trạng thái gọi là Flip-flop phụ (Slave).
Cấu trúc của một Flip-flop chính phụ có dạng như trong H-5.3.
Trong đó hai Flip-flop của Flip-flop M-S đều có chức năng của Flip-flop độc lập.

X1 Trigger chính Q' X'1 Trigger phụ Q

Cp (Trigger Master) Cp (Trigger Slave)
X2 Q
Q' X'2
Cp
Hình 5.3: Cấu trúc Trigger Chính - Phụ (M-S)
Điểm đáng chú ý của Flip-flop dạng M-S là quá trình hoạt động sẽ lần lượt xảy ra ở
Flip-flop M trước và sau đó nhờ đảo xung kích trạng thái mới chuyển sang Flip-flop S và
đưa ra ngoài qua Q và 𝑄̅.
Qui trình ghi thông tin gồm các bước sau
 Bước 1: Cách ly giữa hai Flip-flop chính phụ
 Bước 2: Ghi thông tin và Flip-flop chính
 Bước 3: Cách ly hai đầu vào và Flip-flop chủ
 Bước 4: Chuyển thông tin từ Flip-flop chính sang Flip-flop phụ
Theo sơ đồ ở H-5.3, ta thấy khi ghi thông tin xung nhịp Cp đầu vào ở mức tích cực
sẽ tiến hành đồng thời việc ghi thông tin vào Flip-flop chính và cách ly hai Flip-flop, vì
qua cổng NOT thì xung nhịp kích vào Flip-flop phụ sẽ ở mức không tích cực. Lúc xung
nhịp chuyển trạng thái sẽ cách ly đầu vào và Flip-flop chính thì lại là tích cực đối với Flip-
flop phụ nên thông tin từ Flip-flop chính sẽ qua Flip-flop phụ.
+ Kết luận: Quá trình ghi thông tin lên Flip-flop MS là khá phức tạp và yêu cầu về chất
lượng xung kích cao và cấu trúc mạch điện sẽ rất phức tạp hơn so với Flip-flop bình thường
chỉ một tầng. Nhưng dựa vào cấu trúc hai tầng, Flip-flop MS sẽ cho việc ghi thông tin đồng
bộ và độ chính xác cao, tạo nên sự tin cập của mạch điện.

2.2. Flip-flop không đồng bộ

Flip-flop không đồng bộ là dạng Flip-flop chỉ có hai đầu vào điều khiển trực tiếp là
S (set) và R (reset), và cũng là Flip-flop cơ bản nhất còn được gọi là Flip-flop RS.
Flip-flop RS được biểu diễn như trong H-5.3.
Trong đó hình (a) là Flip-flop RS không đảo và (b) là Flip-flop RS đầu vào đảo.
Với Flip-flop RS hoạt động sẽ theo một trong hai dạng được cho trong bảng sau, với (a) là
Flip-flop RS hoạt động ở trường hợp logic dương và (b) là Flip-flop RS hoạt động ở trường
hợp logic âm ứng với hai dạng Flip-flop RS cho ở H-5.4.
S Q S Q
+V +V
0 R Q 0 R Q
(a) (b)
Hình 5.4: Flip-Flop RS
S R Q Q S R Q Q
0 0 Qn-1 Qn-1 0 0 Cấm
0 1 0 1 0 1 1 0
1 0 1 0 1 0 0 1
1 1 Cấm 1 1 Qn-1 Qn-1
(a) logic dương (b) logic âm
Bảng 5.1: Các trạng thái của trigger RS
2.2.1. Mạch Flip-flop RS sử dụng mạch cổng
a/ Flip-flop RS sử dụng cổng NOR
Như ta đã xét đến trong phần (5.1) thì các mạch cổng trong Flip-flop phải có chức năng
của cổng NOT đồng thời phải có sự hồi tiếp tạo trạng thái ổn định bền cho các đầu ra liên
hợp. Nên ta có thể chọn mạch cổng NOR để tạo Flip-flop RS như trong H-5.5. Xét mạch
điện ta có thể thấy được nguyên lý hoạt động như sau
- Khi có một đầu vào ở mức logic "0" sẽ
không ảnh hưởng đến đầu ra, nên nếu ở trường hợp cả
hai đầu vào đều là "0" lúc đó Flip-flop sẽ ở trạng thái nhớ,
tức là đầu ra phụ thuộc trạng thái của Flip-flop tại Hình 5.5. Trigger RS dùng cổng NOR thời
điểm trước (n-1).
- Khi có một trong hai đầu vào ở mức logic "1", sẽ tác động vào mạch điện tương
ứng là đầu ra có giá trị 0, và do sự hồi tiếp làm mạch thứ hai có hai đầu vào đều bằng "0"
nên sẽ cho giá trị ra là "1".
- Khi cả hai đầu vào đều có giá trị "1", sẽ là của hai đầu ra ở trạng thái "1" và Flip-
flop mất tính liên hợp. Do đó trạng thái này không được sử dụng và được coi là trạng thái
cấm. Như vậy từ mạch điện H-5.5 ta thấy đây là một Flip-flop RS hoạt động theo trường
hợp mức logic dương ứng với bảng chân lý cho ở B-5.1(a).
Với cổng NOR thuộc họ RTL thì ta có mạch điện chi tiết của Flip-flop RS như trong
H-5.6.

Hình 5.6. Mạch điện chi tiết trigger RS cổng NOR họ TRL
b/ Flip-flop RS sử mạch cổng NAND
Tương tự như với trường hợp cổng NOR ở trên, Flip-flop RS cũng có thể tạo được
từ cổng NAND nhưng sẽ hoạt động ở chế độ logic âm (hình H-5.7).
Do đặc tính cổng NAND, thì nó chỉ mở khi
có đầu vào bằng "0" nên nếu cả hai đầu vào điều
khiển đều có giá trị "1" thì các đầu ra sẽ chỉ phụ
thuộc giá trị trạng thái Flip-flop trước đó
Hình 5.7: Flip-flop RS cổng NAND
(𝑄𝑛−1 ).
Trường hợp S=0 và R=1, từ cổng NAND thứ nhất sẽ cho giá trị đầu ra Q=0 qua
mạch hồi tiếp tạo ra cả hai đầu vào cổng NAND thứ hai đều bằng "0" nên đầu ra của nó
mang giá trị "1". Tương tự với S=1 và R=0, thì Flip-flop sẽ ở trạng thái "1".
Khi cả hai đầu vào ở giá trị "0", sẽ làm mất đặc tính liên hợp của Flip-flop nên đây là trạng
thái cấm.
Như vậy mạch điện ở H-5.6 là một Flip-flop RS hoạt động ở chế độ logic âm ứng
với bảng chân lý B-5.1(b).
 Mạch điện chi tiết của Flip-flop này ứng với họ logic DTL được cho ở H-5.8

Hình 5.8: Mạch điện chi tiết trigger RS dùng cổng NAND họ DTL
Tương tự như với mạch điện họ DTL, ta cũng có thể thiết kế Flip-flop RS theo họ
vi mạch TTL, đại diện có thể dùng cấu trúc mạch NAND để tạo Flip-flop RS như trong sơ
đồ mạch điện ở (H-5.9). Chú ý rằng mạch điện TTL thường dùng cho các mạch tính hợp,
nên cấu trúc mạch có thể có một số thay đổi nhỏ mà không ảnh hưởng đến chức năng logic
chính của mạch.
Với các mạch TTL cải tiến, có thể là sự lai hoá giữa DTL và TTL, khi sử dụng mạch
đầu vào là các cấu trúc phức hợp và có dạng của các diode đầu vào.
 Hình 5.9: Mạch điện trigger RS họ TTL
2.2.2. Các biến thể của Flip-flop RS
Do khi cải tiến Flip-flop RS để sử dụng được trường hợp các giá trị đầu vào làm
Flip-flop ở trạng thái cấm ta sẽ có được các loại Flip-flop RS cải tiến như sau
a/ Flip-flop R
Khi ta nối đầu vào R qua một cổng NOT
rồi cho vào mạch cổng ở đầu vào S, thì khi ở cổng
của đầu vào S luôn có hai giá trị vào khác Hình 5.10: Flop-flop R nhau
và mạch điện này sẽ không còn trạng thái cấm. Với trường hợp Flip-flop RS dùng cổng
NAND ta có dạng mạch như trong H-5.9, và ở trạng thái S=R=1, lúc đó từ R qua cổng
NOT sẽ cho giá trị vào ở cổng (1) bằng "0", nên đầu ra cổng (1) có giá trị "1", đồng thời
đầu ra cổng (2) là "0" nên Flip-flop sẽ có trạng thái 0.
b/ Flip-flop S
Bằng cách đổi cách đấu cổng NOT, thay vì từ
đầu R sang S ta đấu ngược lại từ S sang R (H-5.11) ta sẽ
thu được Flip-flop S. Ở Flip-flop S khi cả hai đầu vào
có mức "1" thì qua cổng NOT từ S đến R sẽ tạo giá trị
Hình 5.11: Trigger S
"0" ở mạch cổng của đầu vào R, nên sẽ tạo cho đầu vào
hai cổng sau có trạng thái khác nhau. Điều này tạo nên trạng thái 1 ổn định cho Flip-flop,
nên được gọi là Flip-flop S.
+ Bằng cách kết hợp cả hai trường hợp trên ta sẽ thu được Flip-flop E, lúc đó ở trạng
thái cấm của Flip-flop RS sẽ được thay bằng trạng thái nhớ bởi hai cổng NOT nối chuyển
hai đầu vào ở hai cổng NAND (1) và (2).
2.3. Flip-flop đồng bộ
Flip-flop đồng bộ sẽ có dạng của Flip-flop nhiều đầu vào và được chia làm hai loại:
- Đầu vào điều khiển trực tiếp có chức năng như với Flip-flop RS đã xét đến trong
phần trước, thường các đầu vào này được ký hiệu với chỉ số D ở dưới (SD, RD).
- Các đầu vào điều khiển đồng bộ, hoạt động kết hợp đồng bộ với xung nhịp đầu
vào. Chức năng của các chân này sẽ được đề cập chính trong phần này.
2.3.1. Flip-flop RST
Flip-flop RST là dạng Flip-flop đồng bộ đơn giản nhất, có nguyên tắc hoạt động
tương tự như với Flip-flop RS nhưng điểm khác là các đầu vào đồng bộ chỉ có nghĩa khi
xung nhịp ở mức tích cực. Trong hình (H-5.12) là mạch Flip-flop RST sử dụng cổng NAND
và điện trở và tụ điện đề điều khiển đồng bộ.

Hình 5.12: Trigger RST dùng điện trở và tụ điện

 Nguyên tắc hoạt động
Với các đầu vào điều khiển trực tiếp SD và RD hoạt động tương tự như với Flip-flop
RS đã xét (Flip-flop RS hoạt động ở chế độ logic âm). Do đó trong phần này chỉ xét đến
trạng thái nhớ đối với hai chân này, tức là SD=RD= 1.
S R Qn+1 Q n+1
- Khi cả đầu vào S=R=1, điện thế vào cổng NAND luôn
có một mức cao, nên chỉ phụ giá trị trạng thái của Flip-flop 1 1 Qn Qn trước
đó (Qn-1). 1 0 0 1
0 1 1 0
- Khi có một đầu vào ở mức thấp (logic 0) giả sử là 0 0 Cấm S=0,
đồng thời xung nhịp chuyển từ cao về thấp, sẽ làm một đầu Bảng 5.2: Trigger RST vào
cổng thứ nhất là thấp đầu ra tương ứng có mức cao. Như vậy Flip-flop ở trạng thái "1".
Tương tự với S=1 và R=0 thì Flip-flop sẽ ở trạng thái "0".
- Khi cả hai đầu vào ở mức thấp, khi có sự chuyển mức sườn sau của xung nhịp sẽ
làm cả hai cổng NAND có đầu ra mức cao, đưa Flip-flop vào trạng thái cấm
Như vậy ta có bảng trạng thái của Flip-flop RST ứng với các chân điều khiển đồng bộ như
trong B-5.2.
 Flip-flop RST chỉ dùng cổng logic
Do hạn chế của việc chế tạo tụ điện tích hợp và với phương pháp trên phải sử dụng
trở RT có giá trị lớn nên tốc độ hoạt động của mạch sẽ chậm, và để cải thiện vấn đề này ta
có thể sử dụng toàn cổng logic để tạo Flip-flop RST như sau

Hình 5.13: Flip-Flop RST chỉ dùng cổng NAND

Chú ý: do đặc tính NOT của cổng NAND đầu vào mà Flip-flop RST ở H-5.13 các
đầu vào điều khiển hoạt động ở chế độ logic dương và cả xung nhịp cũng hoạt động ở chế
độ logic dương và sử dụng phương pháp kích theo mức.
 Flip-flop RST chính phụ
Dạng Flip-flop RST chính phụ được cho như ở H-5.13 với hai Flip-flop RST nối
tiếp nhưng dùng chung một xung kích được nối chuyển qua một cổng NAND thực hiện
chức năng NOT. Như vậy Flip-flop RST chính phụ sử dụng hết tất cả là 9 cổng NAND,
với 4 cho hai Flip-flop và một cho việc đảo xung nhịp.

Trigger chính Trigger phụ

Hình 5.14: Trigger RST chính phụ
Trong Flip-flop RST theo kiểu chính phụ thì hai đầu vào điều khiển đồng bộ hoạt
động theo chế độ logic dương nhưng xung nhịp hoạt động theo phương pháp kích theo mức
ở chế độ logic âm.
2.3.2. Flip-flop JK
 Đặc tính của Flip-flop JK
Flip-flop JK là một Flip-flop đa năng có nhiều ứng dụng và từ Flip-flop JK ta cũng
có thể tạo được nhiều dạng Flip-flop khác.
Định nghĩa: Flip-flop JK là Flip-flop có hai hay nhiều đầu vào J và K một đầu vào
xung nhịp Cp và hai đầu vào điều khiển trực tiếp. Dạng Flip-flop JK được cho ở H-5.15
Với Flip-flop JK nhiều đầu vào thì cũng tương đương với Flip-flop hai đầu vào với

(a) (b)
Hình 5.15: Ký hiệu trigger JK
các đầu vào tương ứng sẽ được hợp logic để đưa và đầu vào chính như được chỉ ra ở trường
hợp (b) trong hình trên. J K Qn+1 Q n+1
Flip-flop JK có cấu trúc tương tự như với Flip-flop 0 0 Qn Q n RST
như không có trạng thái cấm, và thay bằng trạng thái cấm 0 1 0 1 sẽ là
trạng đảo của trạng thái nhớ trước đó. 1 0 1 0
Bảng trạng thái của Flip-flop JK được cho ở bảng 1 1 Qn Qn B-
5.3. Bảng 5.3: Các trạng thái
trigger JK
Như vậy ta có thể xem Flip-flop JK là một biến thể của
Flip-flop RST khi thay thế trạng thái cấm bằng một trạng thái đảo nhớ.
 + Xây dựng Flip-flop JK từ Flip-flop RST:
Như trên ta thấy để có được Flip-flop JK ta có thể thay trạng thái cấm bằng trạng thái
đảo nhớ bằng cách hồi tiếp đầu ra của Flip-flop RST về đầu vào như trong H-5.16.
Theo sơ đồ mạch điện ở H-5.15, thì khi cả hai
đầu vào JK đều ở mức cao ("1"), thì do trạng thái Flip-
flop tại thời điểm trước là ổn định nên một trong hai
đầu ra có mức "0" và qua đường hồi tiếp sẽ tác động
vào cổng AND tạo ra mức "0" tác động vào Flip- flop
RST và sẽ tạo ra trạng thái nhớ đảo.
Giả thiết đầu ra tại thời điểm n là trạng thái Hình 5.16: Trigger JK từ RST "1",
thì qua đường hồi tiếp ở đầu vào J sẽ có giá trị "0" tạo cho S=0 nên trạng thái ra sẽ chuyển
về trạng thái "0"; tương tự với trường hợp tại thời điểm n thì Flip-flop RST ở trạng thái
"0", lúc đó Qn=0 và qua hồi tiếp làm cho R=0 nên đầu ra đảo sẽ về "0".
+ Flip-flop JK theo phương pháp chính phụ

Hình 5.17: Trigger JK chính phụ dùng cổng logic

Bằng việc kết hợp các cổng logic ta có thể tạo được Flip-flop JK theo cấu trúc chính
phụ như trong H-5.17. Trong đó, để khử trường hợp cấm ta cũng sử dụng hồi tiếp từ đầu
ra đảo lại với các đầu vào tương ứng lúc đó sẽ có một tín hiệu mức "0" sẽ đưa ngược lại
đầu vào và hình thành trạng thái nhớ đảo.
Dựa trên cơ sở của Flip-flop JK dùng cổng logic ta có thể sửa đổi một số chi tiết để
chế tạo Flip-flop JK ở dạng mạch tích hợp như trong H-5.17. Mạch điện ở H-5.17 có cấu
trúc của mạch họ TTL có một số thay đổi nhỏ cho việc đơn giản hoá so với sơ đồ cổng
logic ở H-5.16 nếu thực hiện theo sơ đồ chi tiết.
 Hình 5.17: Sơ đồ mạch chi tiết trigger JK ở mạch tích hợp
Nếu xét theo chức năng cổng logic ta có thể vẽ lại H-5.17 theo dạng cổng logic ta
sẽ có một Flip-flop JK theo kiểu chính phụ và có hai transistor dùng cho việc kết tầng như
trong H-5.18

Hình 5.18: Mạch cổng tương ứng của trigger JK

Trong đó hai cổng (1) và (2) tạo nên một Flip-flop chính và các cổng còn lại là cấu
trúc của Flip-flop phụ.
2.3.3. Flip-flop D
 Các đặc tính của Flip-flop D
Flip-flop D là một Flip-flop đồng bộ có một đầu vào đồng bộ (đầu vào D) và một
đầu vào xung nhịp Cp như hình vẽ sau
D Qn+1 n+1
0 0 1
1 1 0
Bảng logic
Ký hiệu (a)
Hình 5.19: Ký hiệu và bảng chân lý trigger D
Cp

Q
Hình 5.20 : Giản đồ xung của trigger D
Flip-flop D sẽ hoạt động theo nguyên tắc chuyển tải thông tin từ đầu vào D sang
đầu ra Q theo xung nhịp vào, tức là giá trị logic ở cực vào D sẽ được đưa đến đầu ra theo
một sườn âm của xung nhịp vào. Nếu giá trị D=1 thì sau một sườn âm của Cp thì đầu ra sẽ
chuyển về trạng thái 1 và ngược lại khi D=0 sẽ chuyển về trạng thái 0. Để rõ hơn các hoạt
động của Flip-flop D ta có thể tham khảo theo sơ đồ xung:
+ Tạo Flip-flop D từ Flip-flop RST
Việc tạo Flip-flop D từ Flip-flop RST là rất đơn giản, chỉ cẩn thêm một cổng NOT
từ đầu vào S đến đầu vào R của Flip-flop RST ta sẽ được một Flip-flop D (H-5.21).
+ Tạo Flip-flop D từ các cổng logic
D 1
D SS D Q 3 Q
Cp Cp
RR D
Q
2 4 Q
(a) Trigger D từ trigger RST
5
(b) Sơ đồ nguyên lý
Hình 5.21: Chế tạo trigger D từ trigger RST
Hình 5.22: Trigger D từ cổng logic
Từ mạch điện ở phần trên ta có thể tạo được Flip-flop D từ các cổng logic, với sự
tối ưu hoá mạch điện (H-5.20) ta sẽ có mạch điện thực hiện chức năng Flip-flop D:
 Nguyên lý hoạt động: Khi tín hiệu xung nhịp Cp=1, cổng (1) được mỡ và nếu D=1
thì tín hiệu tại A sẽ có giá trị logic bằng "0". Lúc đó cổng (2) có giá trị ra B=1 qua mạch
điện của hai cổng (3) và (4) sẽ cho đầu ra Q=1 và đầu ra đảo Q =0; tương tự ta sẽ có trạng
thái đảo lại với trường hợp D=0 lúc đố Q=0 và Q =1.
Khi xung nhịp Cp=0, sẽ khoá cả hai cổng (1) và (2), nên tín hiệu A=B=0 và mặch ra
có giá trị không đổi.
+ Flip-flop D có cấu trúc chính phụ
Cũng như các dạng Flip-flop khác Flip-flop D cũng có thể hoạt động theo cấu trúc
chính phụ theo sơ đồ logic ở (H-5.23).

Hình 5.23: Trigger D theo phương pháp chính phụ

+ Dạng mạch tích hợp của Flip-flop D họ TTL
Với các Flip-flop D thương mại ở dạng mạch tích hợp chủ yếu là thuộc họ logic
TTL với chế độ kích theo sườn trước xung nhịp Cp và cũng có cấu trúc dựa trên phương
pháp chế tạo chính phụ có dạng ở (H-5.24). Và ta có thể tóm lượt sơ đồ chi tiết (H-5.24)
thành từng cổng logic họ TTL là các cổng NAND nhiều đầu vào như trong hình vẽ (H-
5.25).
Chú ý rằng mặc dùng hoạt động của mạch điện ở (H-5.24) là dạng Flip-flop có cấu
trúc chính phụ nhưng có một số điểm khác, trong mạch có đến biểu diễn Flip-flop, một
dùng cho các đầu điều khiển trực tiếp và có thể xem là Flip-flop chính; một dùng cho việc
truyền nhận và tác động của xung kích đồng bộ và đầu vào điều khiển D; và cuối là Flip-
flop phụ dùng cho hai đầu ra liên hợp.
Ta có thể thấy là quá trình điều khiển của các đầu vào điều khiển trực tiếp tương tự
như với việc điều khiển ở Flip-flop RS, nên không xét đến ở đây.
 Hình 5.24: Sơ đồ chi tiết trigger D dạng mạch tích hợp họ TTL
Khi cả hai đầu vào điều khiển trực tiếp đều bằng "1", lúc đó mạch Flip-flop chính
được mở cho Flip-flop đồng bộ tác động vào đầu ra.

Hình 5.25: Sơ đồ logic tương đương của trigger D họ TTL

Khi xung nhịp Cp ở mức thấp, các cổng 4 và 5 bị khóa ở mức "1", nếu lúc đó các
đầu vào điều khiển đều có giá trị "1" các cổng đầu vào còn lại đều có giá trị "0". Nhưng do
có sự hồi tiếp từ cổng 6 về cổng 3, lúc đó cổng 3 có đầu ra là "1", nên đây là trạng thái
không ổn định và lúc này ở Flip-flop đầu ra có các đầu vào đều ở mức cao cũng làm đầu
ra không ổn định.
Khi xung Cp mức cao (tích cực), sẽ mỡ các cổng 4 và 5, với giả thiết lúc đó đầu vào
D có mức tích cực cao, sẽ làm đầu ra cổng 6 có mức thấp "0", qua hồi tiếp sẽ làm đầu ra
cổng 5 ở mức "1", cổng 4 ở mức "0" và cổng 3 ở mức "1". Từ đó tạo trạng thái cân bằng ở
đầu ra mạch điện là Q=1 và Q =0.
 Tương tự với trường hợp khi đầu vào đồng bộ D=0, sẽ tạo được đầu ra không đảo
Q=0, tức đầu ra đảo Q =1; Flip-flop có trạng thái 0. Từ các kết quả đó thì mạch điện ở (H-
5.24) đã thực hiện chức năng của một mạch Flip-flop loại D.
2.3.4. Flip-flop T
 Đặc tính của Flip-flop T
Flip-flop T là một dạng của Flip-flop đồng bộ, có hai đầu vào điều khiển trực tiếp
và một đầu vào điều khiển đồng bộ nhưng chỉ để xác lập trạng thái nhớ mà không thay đổi
cố định trạng thái đầu ra theo trạng thái của đầu vào T.
Ký hiệu và bảng chân lý của Flip-flop được cho ở (H-5.26).
T Qn+1 n+1

0 Qn n

1 n
Qn
(b) Bảng chân lý
(a) Ký hiệu
Hình 5.26 : Ký hiệu và bảng chân lý của trigger T
Theo bảng chân lý ta thấy được rằng, sự thay đổi giá trị đầu vào T chỉ làm Flip-flop
chuyển đổi từ trạng thái này sang trạng thái khác mà không xác lập chính xác trạng thái
của mạch điện. Trong Flip-flop T, không có đầu vào điều khiển đồng bộ để xác lập trạng
thái.
Giản đồ thời gian của Flip-flop T được cho như sau
xung nhịp T

Đầu ra Q

Đầu ra Q
Hình 5.27 : Giản đồ thời gian của trigger T
 Tạo Flip-flop T từ cổng logic
Mạch điện để tạo mạch Flip-flop T từ các cổng logic có thể thực hiện như ở hình vẽ sau
(H-5.28).

Hình 5.28 : Mạch điện trigger T từ cổng logic

Hoạt động của mạch có thể tóm lược như sau: do có sự hồi tiếp từ đầu ra về các
cổng đầu vào (1) và (2) mạch điện sẽ luôn có trạng thái ổn định. Giả thiết ban đầu Flip-
flop ở trạng thái "0", khi đầu vào có giá trị "1" thì ở cổng NAND (1) sẽ có cả hai đầu vào
đều bằng "1" đầu ra có giá trị "0" và cổng (2) có giá trị "1"; lúc đó ở đầu vào cổng (3) có
một giá trị "0" nên chuyển đầu ra có giá trị "1" và cổng (4) có hai đầu vào cũng đang có
giá trị "1" thì sẽ chuyển đầu ra về "0" tức lúc đó Flip-flop T có trạng thái "1" hay nói cách
khác với đầu vào T ="1" mạch sẽ chuyển trạng thái. Tương tự nếu trạng thái Flip-flop là
"1" mạch điện cũng sẽ chuyển trạng thái về "0".
Khi đầu vào T=0, lúc đó cả hai cổng đầu vào (1) và (2) đều được lập "1" ở đầu ra, do đó
không thay đổi trạng thái của mạch đầu ra (3) và (4).
 Mạch Flip-flop T từ các dạng Flip-flop khác
Có thể xem Flip-flop T là một trường hợp đặc biệt của các Flip-flop khác, vì Flip-
flop T chỉ có các trạng thái nhớ, mà không sử dụng các trạng thái kích hoạt thay đổi trực
tiếp của các đầu vào đồng bộ. Sử dụng đặc tính này ta có thể tạo ra Flip-flop T từ các Flip-
flop đồng bộ khác. Sau đây là dạng mạch của một số Flip-flop có thể chuyển thành Flip-

Hình 5.29: Tạo trigger T từ trigger RST

flop T bằng cách sử dụng hồi tiếp đầu ra đưa ngược lại đầu vào để bỏ qua các điều khiển
chuyển trạng của mạch đồng bộ và chỉ sử dụng xung kích như là đầu vào của Flip-flop T.
Với Flip-flop RST, do đặc tính đảo đầu ra và vào mà ta phải sử dụng đảo hồi tiếp,
sử dụng hồi tiếp từ đầu ra đảo trở lại vào đầu vào R và đầu ra đảo vào lại ở đầu vào thiết
lập S. Với Flip-flop JK, việc tạo Flip-flop JK rất đơn giản bằng cách chỉ nối chung hai đầu
vào JK tạo ra đầu vào T và có thể dụng cả đầu vào xung nhịp chung.
Ngoài ra có thể sử dụng biến thể của Flip-flop D là Flip-flop DV để tạo Flip-flop T, với
việc sử dụng hồi tiếp từ đầu ra đảo đưa trở lại đầu vào D, lúc đó đầu vào V của Flip-flop
DV sẽ trở thành đầu vào T của Flip-flop T cần lập.

Hình 5.30 : Tạo trigger T từ trigger JK

2.4. Flip-flop họ MOS

Do có thể tích chiếm chỗ nhỏ và có khả năng tích hợp ở mật độ cao mà các mạch
kỹ thuật số thường được chế tạo theo họ transistor trường, nhất là transistor trường kiểu bù
(CMOS). Các dạng Flip-flop đã khảo sát ở trên cũng được chế tạo dạng mạch tích hợp dựa
trên công nghệ vi mạch sử dụng transistor hiệu ứng trường, và thường gặp là các họ mạch
tích hợp PMOS và CMOS.
2.4.1. Flip-flop không đồng bộ họ MOS
Flip-flop RS được chế tạo từ các transistor hiệu ứng trường có thể được thực hiện
theo các sơ đồ mạch điện như sau

Hình 5.31 : Trigger RS dùng transistor hiệu ứng trường

Với hình (a), Flip-flop RS được chế tạo theo công nghệ PMOS, transistor trường
trường có sẵn kênh dẫn loại P, trong đó hai transistor 1A và 2A với cách đấu nối như trên
sẽ thực hiện chức năng là trở nguồn cấp nguồn dòng cho các transistor còn lại. Khi đầu vào
S=1, sẽ mỡ các cổng 1A và 1C, làm điện thế ở cực máng 1B xuống thấp và điện áp cực
cửa của 2B cũng ở mức thấp, tức đầu ra không đảo Q=1 và đầu ra đảo Q =0 Flip-flop T ở
trạng thái "1". Tương tự khi S=0 và R=1 thì đầu ra Q=0 và Flip-flop RS lúc này ở trạng
thái "0". Khi cả hai đầu vào ở mức cao sẽ là 1C và 2C đều ở trạng thái bảo hòa nên mạch
mất liên hợp ở đầu ra và đây là trạng thái cấm. Khi cả hai đầu vào đều có giá trị "0", Flip-
flop ở trạng thái nhớ.
Với mạch Flip-flop RS sử dụng công nghệ CMOS, khi đầu vào S=0, sẽ khóa
transistor 1A, làm đầu ra đảo bằng "1", qua hồi tiếp sẽ mỡ cổng 2B làm đầu ra Q=1 lúc đó
Flip-flop RS ở trạng thái "1". Ngược lại khi S=0 và R=1, sẽ là transistor 1A ở trạng thái
cấm và transistor 2A bão hòa và lúc đó Flip-flop RS có trạng thái "0". Khi cả hai đầu vào
đều ở mức cao, sẽ khóa cả hai transistor 1A và 2A, Flip-flop RS ở trạng thái nhớ, và khi
S=R=1 sẽ mỡ thông cả hai transistor và làm mất liên hợp ở hai đầu ra nên đây là trạng thái
cấm.
2.4.2. Flip-flop RST dùng transistor trường
Tương tự như với Flip-flop RST dùng transistor thông thường, bằng cách thêm xung
nhịp để đóng mỡ các transistor đầu vào cùng với các đầu vào đồng bộ S và R ta có thể
chuyển từ Flip-flop cơ bản RS thành Flip-flop đồng bộ RST như ở (H-5.32).

Hình 5.32 : Trigger RST họ PMOS

Nếu sử dụng cấu trúc Flip-flop chính phụ ta có thể bổ sung thêm hai đầu vào điều khiển
trực tiếp là SD và RD.