Giáo trình KỸ THUẬT SỐ Trang 26

Chương 3. CỔNG LOGIC

3.1. KHÁI NIỆM CHUNG
3.1.1. Mạch tương tự và mạch số
Các mạch điện tử có thể chia thành hai nhóm: mạch điện tử tương tự và mạch điện tử số. Mạch điện tử
tương tự (mạch Analog) là mạch dùng để xử lý các tín hiệu tương tự. Tín hiệu tương tự là tín hiệu có biên độ
biến thiên liên tục theo thời gian. Các mạch điện tử tương tự có thể kể ra như: mạch chỉnh lưu, mạch khuếch
đại, mạch điều chế, mạch tách sóng… Nhược điểm chính của mạch tương tự là nhiễu điện từ dễ dàng xâm
nhập và việc phân tích thiết kế mạch tương tự tương đối phức tạp.
Mạch điện tử số (mạch Digital) là mạch dùng để xử lý tín hiệu số. Tín hiệu số là tín hiệu có biên độ biến
thiên không liên tục theo thời gian, thường được biểu diễn dưới dạng sóng xung điện áp với 2 mức điện áp cao
và thấp mà tương ứng với hai mức điện áp này là hai mức logic 1 và 0 của mạch số. Việc xử lý trong mạch số

n
rất đa dạng và bao gồm các vấn đề như: mã hóa/giải mã, ghép kênh/tách kênh, tính toán số học, lọc số, điều
chế số/giải điều chế số, … So với mạch tương tự, mạch số có những ưu điểm vượt trội như: khả năng chống

io
nhiễu cao hơn, và việc phân tích thiết kế mạch số đơn giản hơn. Chính nhờ những ưu điểm này, hiện nay mạch
số được sử dụng rất phổ biến trong tất cả các lĩnh vực như: máy tính số, đo lường số, truyền thông số, truyền

rs
hình số, và nhiều lĩnh vực khác.
3.1.2. Khóa điện tử ve
Chương 2 đã trình bày cơ sở của đại số logic, theo đó một hàm logic được thực hiện bằng cách kết hợp các
biến logic bằng các phép toán cơ bản: nhân, cộng và nghịch đảo logic. Để hiện thực hóa các phép toán này
bằng mạch điện tử số cần sử dụng các phần tử logic cơ bản. Các phần tử logic cơ bản trong Kỹ thuật Số có thể
được chia thành 2 loại: các cổng logic (logic gates) và các Flip-Flop. Trong chương này, chúng ta sẽ tìm hiểu
về các cổng logic; các Flip-Flop sẽ được trình bày ở chương tiếp theo.
ft
Để hiểu rõ hơn hoạt động của các cổng logic, trước hết chúng ta làm quen với khái niệm về khóa điện tử.
Một biến logic x có thể được biểu diễn và thực hiện bằng một khóa S (còn gọi là chuyển mạch/công tắc S) như
a

ở Hình 3.1, hoạt động như sau: khi khóa S “hở mạch” (OFF) biểu diễn giá trị logic x=0 (Hình 3.1a) và khi
khóa S “đóng mạch” (ON) biểu diễn giá trị logic x=1 (Hình 3.1b). Hình 3.1c trình bày ký hiệu của khóa S
dr

trong mạch điện tử. Trong các mạch điện tử số, khóa S có thể được thực hiện bằng các linh kiện bán dẫn hoạt
động ở 2 chế độ tắt (OFF) và dẫn (ON), ví dụ diode, BJT hay MOSFET, vì vậy các linh kiện này trong mạch
điện tử số còn được gọi là các khóa điện tử.
18
20

Hình 3.1. Biểu diễn biến logic như một khóa điện tử

Khi kết nối các khóa điện tử theo các cấu hình khác nhau có thể thực hiện các biểu thức logic khác nhau
của đại số Boole. Hình 3.2 trình bày các sơ đồ mạch sử dụng các khóa điện tử để thực hiện các hàm logic đơn
giản, cụ thể như sau:
- Hình 3.2a: Khi khóa S mở thì đèn L tắt (tương ứng mức logic L=0), khi khóa S đóng thì đèn L sáng (tương
ứng mức logic L=1). Trong trường hợp này, mạch ở Hình 3.2a thực hiện hàm logic: L(x) = x.
- Hình 3.2b: Ghép nối tiếp 2 khóa thực hiện hàm L(x1, x2) = x1.x2,
- Hình 3.2c: Ghép song song 2 khóa thực hiện hàm L(x1, x2) = x1 + x2,
- Hình 3.2b: Ghép hỗn hợp 3 khóa có thể thực hiện hàm L(x1, x2, x3) = (x1 + x2).x3,
- Hình 3.2e: Ghép khóa song song với đèn có thể thực hiện hàm nghịch đảo L(x) = x .
Chương 3. Cổng logic Trang 27

n
io
rs
ve
a ft

Hình 3.2. Thực hiện các hàm logic bằng khóa điện tử
dr
18
20

Hình 3.3. Các mức điện áp trong mạch số ứng với họ logic dương
Giáo trình KỸ THUẬT SỐ Trang 28

3.1.3. Họ logic dương/âm

Trong mạch điện tử số, các giá trị logic 0 và 1 thường được biểu diễn bằng các mức điện áp (voltage levels).
Thông thường, một mức điện áp ngưỡng (threshold voltage) được xác định để phân biệt các giá trị logic. Dựa
vào điện áp ngưỡng này, các giá trị logic được biểu diễn bằng các dải điện áp: các điện áp nhỏ hơn điện áp
ngưỡng biểu diễn một giá trị logic và các điện áp lớn hơn điện áp ngưỡng biểu diễn giá trị logic còn lại. Tùy
thuộc vào mối quan hệ giữa hai dải điện áp này, chúng ta có 2 họ logic dương và âm:
- Trong họ logic dương (positive logic system): dải điện áp cao (High) được sử dụng để biểu diễn giá trị
logic 1 và dải điện áp thấp (Low) được sử dụng để biểu diễn giá trị logic 0.
- Ngược lại, trong họ logic âm (negative logic system): dải điện áp thấp (Low) được sử dụng để biểu diễn
giá trị logic 1 và dải điện áp cao (High) được sử dụng để biểu diễn giá trị logic 0.
Trong giáo trình này, chúng ta chỉ sử dụng các họ logic dương. Hình 3.3 trình bày các mức điện áp cao
(High) và thấp (Low) tương ứng với các giá trị logic 1 và 0 trong họ logic dương.
3.2. CÁC CỔNG LOGIC CƠ BẢN
Cổng logic là một trong các thành phần cơ bản để xây dựng mạch số. Cổng logic được chế tạo trên cơ sở

n
các linh kiện bán dẫn như Diode, BJT, MOSFET và hoạt động theo bảng trạng thái cho trước. Phần này sẽ giới
thiệu các cổng logic cơ bản, bao gồm: NOT, BUFFER, AND, OR, NAND, NOR, XOR và XNOR.

io
3.2.1. Cổng NOT

rs
Cổng NOT (cổng ĐẢO) là cổng logic có 1 ngõ vào và 1 ngõ ra, cổng NOT còn gọi là INVERTER và thực
hiện phép toán bù 1 bit. Cổng NOT có ký hiệu và bảng chân trị như hình vẽ. Phương trình logic mô tả hoạt
động của cổng NOT: y = x ve
x y y
x
ft
0 1
a

1 0
dr

Hình 3.4. Ký hiệu và bảng trạng thái hoạt động của cổng đảo
3.2.2. Cổng BUFFER
Cổng BUFFER (cổng ĐỆM) có một ngõ vào và một ngõ ra với ký hiệu và bảng trạng thái hoạt động như
hình vẽ. Phương trình logic mô tả hoạt động của cổng BUFFER: y = x. Cổng BUFFER thường được mắc giữa
18

phần mạch điều khiển và phần mạch tải với mục đích cách ly và nâng dòng cho tải.
Trong thực tế có thể ghép hai cổng NOT nối tầng với nhau để thực hiện chức năng của cổng BUFFER (hình
3.6).
20

x y
x y
0 0
1 1

Hình 3.5. Ký hiệu và bảng trạng thái của cổng đệm

x x x=x

Hình 3.6. Sử dụng 2 cổng NOT thay thế cổng BUFFER

3.2.3. Cổng AND
Chương 3. Cổng logic Trang 29

Cổng AND là cổng logic thực hiện chức năng của phép toán nhân logic các tín hiệu vào. Cổng AND 2 ngõ
vào có 2 ngõ vào và 1 ngõ ra ký hiệu và bảng chân trị như hình vẽ. Phương trình logic mô tả hoạt động của
cổng AND 2 ngõ vào: y = x1.x2.
x1
y
x1 x2 y
0 0 0
0 1 0 x2
1 0 0
1 1 1 Hình 3.7. Cổng AND

Nhận xét: Ngõ ra y chỉ bằng 1 (mức logic 1) khi cả 2 ngõ vào đều bằng 1, ngõ ra y bằng 0 (mức logic 0)
khi có một ngõ vào bất kỳ (x1 hoặc x2) bằng 0. Trong trường hợp tổng quát, cổng AND có n ngõ vào x1, x2 ...
xn có ký hiệu và phương trình logic như sau:

0 x i = 0 x1

n
yAND=  y
1 x i = 1 (i = 1, n )

io
xn
Vậy, đặc điểm của cổng AND là: ngõ ra y chỉ bằng 1 khi tất cả
các ngõ vào đều bằng 1, ngõ ra y bằng 0 khi có ít nhất một ngõ

rs
Hình 3.8. Cổng AND với n ngõ vào
vào bằng 0.

Sử dụng cổng AND để đóng mở tín hiệu: Cho cổng AND có hai ngõ vào x1 và x2. Nếu xem x1 như ngõ vào
ve
điều khiển (control) và x2 như ngõ vào dữ liệu (data), và xét các trường hợp cụ thể sau đây:
- Khi x1= 0: ngõ ra y = 0 bất chấp trạng thái của x2, ta nói cổng AND khóa không cho dữ liệu đưa vào
ngõ vào x2 qua cổng AND đến ngõ ra.
x = 0  y = 0
 2
y=x
ft
- Khi x1 = 1 
x 2 = 1  y = 1 2
a

Ta nói cổng AND mở cho dữ liệu đưa vào ngõ vào x2 qua cổng AND đến ngõ ra.
Vậy, có thể sử dụng một ngõ vào bất kỳ của cổng AND đóng vai trò tín hiệu điều khiển cho phép hoặc không
dr

cho phép (đóng/mở) luồng dữ liệu đi qua cổng AND.

Sử dụng cổng AND để tạo ra cổng logic khác: Nếu sử dụng 2 tổ hợp đầu và cuối trong bảng giá trị của cổng
AND và nối cổng AND theo sơ đồ như hình 3.9 thì có thể sử dụng cổng AND để tạo ra cổng đệm.
18

x1 +x = 0 → x1= x2= 0 → y = 0
y
+x = 1 → x1= x2= 1 → y = 1 → y = x
x2
20

Hình 3.9. Sử dụng cổng AND tạo ra cổng đệm.

3.2.4. Cổng OR
Cổng OR là cổng logic thực hiện chức năng của phép toán cộng logic các tín hiệu vào. Cổng OR 2 ngõ vào
có 2 ngõ vào và 1 ngõ ra ký hiệu và bảng chân trị như hình vẽ. Phương trình logic mô tả hoạt động của cổng
OR 2 ngõ vào: y = x1.x2.

x1 x1 x2 y
y 0 0 0
0 1 1
x2 1 0 1
1 1 1
Hình 3.10. Cổng OR 2 ngõ vào: ký hiệu và bảng chân trị
Giáo trình KỸ THUẬT SỐ Trang 30

Cổng OR có n ngõ vào có ký hiệu và phương trình logic như sau:

x1
y
1 x i = 1
yOR = 
0 x i = 0 (i = 1, n ) xn
Hình 3.11 Cổng OR n ngõ vào
Đặc điểm của cổng OR là: Tín hiệu ngõ ra bằng 0 khi tất cả các ngõ vào đều bằng 0, ngược lại tín hiệu
ngõ ra bằng 1 khi có ít nhất một ngõ vào bằng 1.

Sử dụng cổng OR để đóng mở tín hiệu: Xét cổng OR có 2 ngõ vào x1, x2. Nếu xem x1 như ngõ vào điều
khiển (control) và x2 như ngõ vào dữ liệu (data), và xét các trường hợp cụ thể sau đây:
- x1=1: y=1, y luôn bằng 1 bất chấp x2 → cổng OR khóa không cho dữ liệu đi qua.
x
 2
=0 y =0
- x1=0:  y=x → cổng OR mở cho dữ liệu từ ngõ vào x2 qua cổng đến ngõ
 x =1 y =1 2
 2

n
ra y.

io
Sử dụng cổng OR để thực hiện chức năng cổng logic khác: Nếu sử dụng hai tổ hợp giá trị đầu và cuối của
bảng chân trị của cổng OR và nối mạch cổng OR như sơ đồ hình 3.12:

rs
- x = 0, x1 = x2 = 0  y = 0
- x = 1, x1 = x2 = 1  y = 1  y = x: cổng OR đóng vai trò như cổng đệm.

x
x1
ve y

x2
ft

Hình 3.12. Sử dụng cổng OR làm cổng đệm

a

3.2.5. Cổng NAND

Đây là cổng thực hiện phép toán nhân đảo các tín hiệu vào, ký hiệu và bảng chân trị cổng NAND được cho
dr

như hình 3.13. Phương trình logic mô tả hoạt động của cổng NAND 2 ngõ vào: y = x1.x 2

x1
y
18

x1 x2 y
x2 0 0 1
0 1 1
1 0 1
20

x1
y 1 1 0
x2

Hình 3.13. Cổng NAND: Ký hiệu, sơ đồ logic tương đương và bảng trạng thái

Xét trường hợp tổng quát: Cổng NAND có n ngõ vào.

x1
1 x i = 0 y
yNAND = 
0 x i = 1 (i = 1, n ) xn
Vậy, đặc điểm của cổng NAND là: tín hiệu ngõ ra chỉ bằng
Hình 3.14. Cổng NAND n ngõ vào
0 khi tất cả các ngõ vào đều bằng 1, và tín hiệu ngõ ra sẽ bằng
1 khi chỉ cần ít nhất một ngõ vào bằng 0.

Sử dụng cổng NAND để đóng mở tín hiệu: Xét cổng NAND có hai ngõ vào. Nếu xem x1 là ngõ vào điều
khiển (control) và x2 là ngõ vào dữ liệu (data), và lần lượt xét các trường hợp sau:
- x1= 0: y = 1 (y luôn bằng 1 bất chấp giá trị của x2) ta nói cổng NAND khóa.
Chương 3. Cổng logic Trang 31

x
 2
= 0  y =1
- x1= 1:  y=x → Cổng NAND mở cho dữ liệu vào ngõ vào x2 đến ngõ ra
x 2 =1 y = 0 2
đồng thời đảo mức tín hiệu ngõ vào x2, lúc này cổng NAND đóng vai trò là cổng ĐẢO.

Sử dụng cổng NAND để thực hiện chức năng các cổng logic khác:
- dùng cổng NAND thực hiện cổng NOT:

x x1 y
y x

x2

y =

n
x x =x +x =x
Hình 3.15a.1Dùng
2 1
cổng 2
NAND tạo cổng NOT

io
- dùng cổng NAND thực hiện cổng BUFFER (cổng đệm):

rs
x x1
x y y
ve x
x2
y=x=x
Hình 3.15b. Dùng cổng NAND tạo cổng ĐỆM (BUFFER)
ft
- dùng cổng NAND thực hiện cổng AND:
a

x1 x1 y
x1 .x 2 y= x x = x .x
dr

1 2 1 2

x2 x2
Hình 3.15c. Sử dụng cổng NAND tạo cổng AND
18

- dùng cổng NAND thực hiện cổng OR:

20

x1

x1 x1
y y

x2 x2
x2

y = x1 .x2 = x1 + x2 = x1 + x2
Hình 3.15d. Dùng cổng NAND tạo cổng OR
Giáo trình KỸ THUẬT SỐ Trang 32

3.2.6. Cổng NOR

Cổng NOR, còn gọi là cổng Hoặc-Không, là cổng thực hiện chức năng của phép toán cộng đảo logic. Ký
hiệu và phương trình logic của cổng NOR như hình vẽ: y = x1 + x 2

x1 x1 x2 y
y 0 0 1
0 1 0
x2 1 0 0
1 1 0
Hình 3.16. Cổng NOR 2 ngõ vào: ký hiệu và bảng chân trị

Xét trường hợp tổng quát cho cổng NOR có n ngõ vào.
0 x i = 1 x1
yNOR=  y
x i = 0 (i = 1, n )

n
1
Vậy đặc điểm của cổng NOR là: Tín hiệu ngõ ra chỉ bằng xn

io
1 khi tất cả các ngõ vào đều bằng 0, tín hiệu ngõ ra sẽ bằng 0
khi có ít nhất một ngõ vào bằng 1.
Hình 3.17. Cổng NOR n ngõ vào

rs
Sử dụng cổng NOR để đóng mở tín hiệu:
Xét cổng NOR có 2 ngõ vào, chọn x1 là ngõ vào điều khiển, x2 là ngõ vào dữ liệu. Ta có:
- x1= 1: y = 0 (y luôn bằng 0 bất chấp x2), ta nói cổng NOR khóa không cho dữ liệu đi qua.
x
 2
= 0  y =1
ve
- x1= 0:  y=x → ta nói cổng NOR mở cho dữ liệu từ ngõ vào x2 qua cổng
x 2 =1 y = 0 2
NOR đến ngõ ra đồng thời đảo mức tín hiệu ngõ vào x2, lúc này cổng NOR đóng vai trò là cổng ĐẢO.
ft

Sử dụng cổng NOR để thực hiện chức năng cổng logic khác:
a

- Dùng cổng NOR làm cổng NOT:

x x1
dr

y
x2 x y

y= x1 + x2 = x1 .x2 = x
18

Hình 3.18a. Sử dụng cổng NOR tạo cổng NOT

- Dùng cổng NOR làm cổng OR :

20

x1 x1 + x 2 x1
y y
x2
x2

y = x1 + x2 = x1 + x2
Hình 3.18b. Sử dụng cổng NOR tạo cổng OR

- Dùng cổng NOR làm cổng BUFFER :

x x1 x y x y
x2

Hình 3.18c. Sử dụng cổng NOR tạo cổng BUFFER

Chương 3. Cổng logic Trang 33

- Dùng cổng NOR làm cổng AND :

x1

x1 x1
y y
x2
x2 x2

y = x1 + x2 = x1 .x2 = x1 .x2
Hình 3.18d. Sử dụng cổng NOR làm cổng AND

- Dùng cổng NOR làm cổng NAND:

n
x1

io
x1
y1 x1

rs
y y
x2
x2
x2
ve
y = y1 = x1 + x2 = x1 + x 2 = x1 .x2

Hình 3.18e. Sử dụng cổng NOR làm cổng NAND

ft
3.2.7. Cổng XOR (EX - OR)
Cổng XOR thực hiện chức năng của mạch cộng modulo 2 (cộng không nhớ), là cổng có hai ngõ vào và một
a

ngõ ra có ký hiệu và bảng trạng thái như hình vẽ. Phương trình logic mô tả hoạt động của cổng XOR:
yXOR = x1 x 2 + x 1 .x2 = x1 x2
dr

x1 x2 y
x1 0 0 0
y
18

0 1 1
1 0 1
x2 1 1 0
20

Hình 3.19. Cổng XOR

Cổng XOR được dùng để so sánh hai tín hiệu vào:

- Nếu hai tín hiệu vào bằng nhau thì tín hiệu ngõ ra bằng 0
- Nếu hai tín hiệu vào khác nhau thì tín hiệu ngõ ra bằng 1.

3.2.8. Cổng XNOR (EX – NOR)

Cổng XNOR thực hiện chức năng của mạch cộng đảo modulo 2 (cộng không nhớ đảo), là cổng có hai ngõ
vào và một ngõ ra có ký hiệu và bảng trạng thái như trên hình 3.20.
Giáo trình KỸ THUẬT SỐ Trang 34

Phương trình logic mô tả hoạt động của cổng: y = x1 x 2 + x1x 2 = x1  x 2

x1 x2 y
x1 0 0 1
y 0 1 0
1 0 0
x2
1 1 1
Hình 3.20. Cổng XNOR

3.3. CẤU TẠO CỔNG LOGIC

Các phần tử logic là mạch điện tử được chế tạo ở dạng vi mạch, dùng để thực hiện một hàm logic
cho trước. Các vi mạch số được chế tạo theo nhiều công nghệ khác nhau, ví dụ: RTL, DTL, TTL,

n
ECL, CMOS. Hai họ logic TTL và CMOS hiện đang được sử dụng phổ biến hơn cả. Đặc biệt, công
nghệ CMOS hiện nay đang là công nghệ chủ đạo trong ngành công nghiệp vi mạch bán dẫn. Mục này

io
sẽ lần lượt giới thiệu cấu tạo của các cổng logic theo các công nghệ kể trên.

rs
3.3.1. Cổng logic dùng Diode
Khảo sát các sơ đồ mạch đơn giản thực hiện các cổng logic sử dụng diode như trên hình 3.21.

a)
ve b)
x1 x2 y
0 0 0
ft
0 1 1
1 0 1
a

1 1 1
dr

Hình 3.21. Sơ đồ mạch cổng logic dùng diode

a. Cổng OR - b. Cổng AND
Sơ đồ hình a:
18

- Vx1 = Vx2 = 0V → D1, D2 tắt: Vy =VR = 0V → y = 0

- Vx1 = 0V, Vx2= 5V → D1 tắt, D2 dẫn: Vy =VR = 5V → y = 1
- Vx1 = 5V, Vx2= 0V → D1 dẫn, D2 tắt: Vy =VR = 5V → y = 1
- Vx1= Vx2=5V → D1, D2 dẫn: Vy =VR = 5V → y = 1
20

Đây chính là cổng OR được chế tạo trên cơ sở diode và điện trở hay còn gọi là họ DRL (Diode Resistor
Logic) hoặc DL (Diode logic).
x1 x2 y
Sơ đồ hình b: 0 0 0
- Vx1 = Vx2 = 0V → D1, D2 dẫn: Vy =VR = 0V → y = 0 0 1 0
- Vx1 = 0V, Vx2=5V → D1 dẫn, D2 tắt: Vy =VR = 0V → y = 0 1 0 0
- Vx1 = 5V, Vx2=0V → D1 tắt, D2 dẫn: Vy =VR = 0V → y = 0
1 1 1
Chương 3. Cổng logic Trang 35

- Vx1 = Vx2=5V → D1, D2 tắt: Vy =VR = 5V → y = 1

Đây chính là mạch thực hiện chức năng của cổng AND được chế tạo trên
cơ sở diode và điện trở. a)

3.3.2. Cổng logic họ RTL (Resistor-Transistor-Logic)

Cổng NOT (hình 3.21a)
- x = 0 → BJT tắt → Vy = Vcc = 5V → y = 1
- x = 1 → BJT dẫn bão hòa → Vy = Vces  0V → y = 0
Đây là cổng NOT họ RTL (Resistor Transistor Logic).
Cổng NOR (hình 3.21b)
- x1 = x2 = 0 → BJT tắt
 Vy = Vcc = 5V  y = 1
b)
- x1 = 0, x2=1 → BJT dẫn bão hoà
 Vy =Vces  0V  y = 0
- x1=1, x2= 0 → BJT dẫn bão hoà

n
 Vy = Vces  0V  y = 0
- x1= x2=1 → BJT dẫn bão hoà

io
 Vy = Vces  0V  y = 0
Đây chính là cổng NOR họ RTL (Resistor Transistor Logic). Hình 3.22. (a,b)

rs
Nhược điểm của mạch ở hình 3.22b là sự ảnh hưởng lẫn nhau giữa các ngõ
vào x1 và x2 đặc biệt là khi hai ngõ vào có mức logic khác nhau. Để khắc phục nhược điểm này, mạch được
cải tiến bằng cách sử dụng 2 BJT độc lập cho 2 ngõ vào như sơ đồ ở hình 3.22c.
ve
a ft
dr

Hình 3.22c. Cổng NOR dùng 2 BJT

18

3.3.3. Cổng logic họ DTL (Diode-Transistor-Logic)

20

x1 x2 y
0 0 1
0 1 1
1 0 1
1 1 0

Hình 3.23. Cổng NAND họ DTL

Hình 3.23 trình bày sơ đồ mạch của cổng NAND họ DTL. Các diode D1, D2 và điện trở R1 tạo thành cổng
AND hai ngõ vào, phần còn lại của mạch tạo thành cổng đảo. Hoạt động của mạch được giải thích trong 2
trường hợp sau:
- Trường hợp 1. Khi có ít nhất một ngõ vào bằng 0: lúc này ít nhất một trong số các diode D1, D2 sẽ được
phân cực, dẫn đến điện áp tại A được ghim → VA= V = 0,7V (diode ghim điện áp). Trong khi điều kiện để
Giáo trình KỸ THUẬT SỐ Trang 36

các diode D3, D4 và BJT Q dẫn là: VA  2V/D + V/BJT = 2.0,7 + 0,6 = 2 (V), do vậy BJT Q không thể dẫn
được → BJT Q tắt → ngõ ra y = 1.
- Trường hợp 2. Khi cả hai ngõ vào đồng thời bằng 1 (x1 = x2 = 1): lúc này cả hai diode D1, D2 đều tắt →
VA  Vcc, (thực tế VA = Vcc - VR1), do vậy điều kiện về điện áp để diode D3, D4 và BJT Q cùng dẫn thoả mãn
nên D3, D4 dẫn và BJT Q dẫn bão hòa → ngõ ra y = 0.
Như vậy, đây chính là sơ đồ mạch thực hiện cổng NAND theo công nghệ DTL.
Trong sơ đồ hình 3.23, các diode D3 và D4 tạo ra điện áp ngưỡng để nâng cao khả năng chống nhiễu của
mạch. Xem xét trường hợp ít nhất một trong các đầu vào đang ở mức logic thấp, ví dụ x1=0 (Vx1 = 0V), điện
áp tại A được ghim VA= V = 0,7V, BJT Q không thể dẫn và ngõ ra y có mức logic cao. Lúc này nếu có một
nguồn nhiễu điện áp tác động vào đầu vào x1 làm điện áp Vx1 tăng lên → điện áp tại A tăng lên và có khả năng
làm cho BJT Q dẫn, song nhờ vào các diode D3 và D4 mắc nối tiếp tạo ra điện áp ngưỡng nên BJT Q không
thể dẫn được. Mạch có thể ngăn tín hiệu nhiễu lên đến 2V = 1,2(V). Ngoài ra, điện trở R2 giúp tăng tốc độ
chuyển đổi trạng thái từ tắt sang dẫn của BJT Q, do đó góp phần tăng tốc độ hoạt động của mạch. Để tăng hơn
nữa tốc độ của mạch người ta có thể mắc thêm tụ điện song song với điện trở. Thực tế, mạch DTL không được
sử dụng rộng rãi vì khó chế tạo, nhất là các điện dung.

n
3.3.4. Cổng logic họ TTL (Transistor-Transistor-Logic)

io
rs
ve
a) b)
Hình 3.24. Cổng NAND họ TTL
ft
a. Sơ đồ mạch, b. Transistor 2 tiếp giáp và sơ đồ tương đương
a

Hình 3.24 trình bày sơ đồ mạch của một cổng NAND hai ngõ vào đơn giản. Transistor Q1 được chế tạo
dr

gồm hai tiếp giáp BE1, BE2 và một tiếp giáp BC. Tiếp giáp BE1, BE2 của Q1 thay thế cho D1, D2 và tiếp giáp
BC thay thế cho D3 trong sơ đồ mạch cổng NAND họ DTL như ở hình 3.23. Hoạt động của cổng NAND này
được giải thích trong hai trường hợp sau:
- Trường hợp 1. Khi có ít nhất một ngõ vào bằng 0: có ít nhất một (hoặc cả hai) tiếp giáp BE1 hoặc/và
18

BE2 mở làm cho điện áp cực nền của Q1 được ghim tại mức điện áp VB = V = 0,6V. Mà điều kiện để
tiếp giáp BC, diode D và Q2 dẫn thì điện thế ở cực nền của Q1 phải đạt tối thiểu:
VB ≥ V/BC + V/D +V/Q2 = 0,6 + 0,7 + 0,6 = 1,9V;
do vậy khi các tiếp giáp BE1, BE2 mở thì tiếp giáp BC, diode D và BJT Q2 tắt → ngõ ra y = 1.
20

- Trường hợp 2. Khi cả hai ngõ vào đồng thời bằng 1 (x1 = x2 = 1): các tiếp giáp BE1, BE2 đều tắt, điện
áp cực nền của Q1 gần bằng điện áp nguồn Vcc nên tiếp giáp BC, diode D dẫn và BJT Q2 dẫn bão hòa
→ ngõ ra y = 0
Để nâng cao khả năng tải của cổng logic họ TTL, người ta thường mắc thêm một tầng khuếch đại kiểu C
chung như sơ đồ mạch trên hình 3.25; đây cũng là sơ đồ mạch cổng NAND hai ngõ vào có cấu tạo ngõ ra dạng
Totem-Pole hay còn gọi là ngõ ra cột chạm. Các dạng ngõ ra của cổng logic họ TTL sẽ lần lượt được xem xét
sau đây bao gồm: ngõ ra cột chạm (Totem-Pole), ngõ ra cực thu hở (Open-Collector) và ngõ ra ba trạng thái
(Tri-state).
Chương 3. Cổng logic Trang 37

Ngõ ra cột chạm (Totem-Pole): (Hình 3.25)

IOH

IOL

n
Hình 3.25. Ngõ ra Totem-Pole
- Trường hợp 1. Khi cả hai ngõ vào đồng thời bằng 1 (x1 = x2 = 1): Tiếp giáp BE1, BE2 của Q1 phân cực

io
ngược nên Q1 tắt. Điện thế tại cực nền của Q1 làm cho tiếp giáp BC/Q1 mở, có dòng điện chảy qua tiếp giáp
BC/Q1 đổ vào cực nền của Q2, Q2 được phân cực thuận nên dẫn bão hòa. Do Q2 dẫn bão hòa kéo theo Q3 dẫn
bão hòa và ngõ ra y = 0.

rs
Lưu ý rằng khi Q2 dẫn bão hòa thì điện thế tại cực C/Q2
VC/Q2= VB/Q4 = Vces/Q2 + Vbes/Q3 = 0,2 + 0,8 = 1 (V)
Mà điều kiện cần cho Q4 dẫn là:
ve
VC/Q2=VB/Q4 ≥ Vbe/Q4 + V/D + Vces/Q3 = 0,6 + 0,8 + 0,2 = 1,6 (V)
Ta thấy điều kiện này không thỏa mãn khi Q2 dẫn bão hòa, do đó khi Q2 dẫn bão hòa → Q4 tắt → ngắt
nguồn VCC ra khỏi mạch. Ta nói rằng cổng logic hút dòng vào và dòng điện từ ngoài cổng đổ vào ngõ ra của
cổng đi qua Q3. Người ta nói Q3 nhận dòng và dòng đổ vào Q3 gọi là dòng ngõ ra mức thấp, ký hiệu IOL. Điện
áp ngõ ra mức thấp bằng điện áp bão hòa của Q3: Vy = Vlogic0 = Vces = 0.2 (V).
ft
Ta thấy dòng qua tải cũng chính là dòng ngõ ra mức thấp IOL và là dòng từ ngoài vào qua Q3, do đó khi sử
dụng vi mạch TTL cần đảm bảo dòng ngõ ra mức thấp trong giới hạn cho phép để Q3 không bị hư hỏng.
a

- Trường hợp 2. Khi có ít nhất một ngõ vào bằng 0: (x1=0, x2=1; hoặc x1=1, x2=0; hoặc x1=x2=0): Lúc
dr

này Q2 và Q3 tắt còn Q4 dẫn → ngõ ra y = 1. Ta nói cổng cấp dòng ra, dòng này đổ từ nguồn Vcc qua Q4 và
diode D xuống cung cấp cho tải, người ta gọi là dòng ngõ ra mức cao, ký hiệu IOH. Điện áp ngõ ra mức cao
lúc này phụ thuộc vào dòng tải IOH:
Vy = Vlogic1 = Vcc – (IOHR5 + Vces/Q4 + V/D)
18

Rõ ràng, nếu dòng qua tải IOH càng tăng thì điện áp mức cao Vlogic1 càng giảm. Thông thường cổng TTL
ngõ ra cột chạm có giá trị Vlogic1 khi có mắc tải trong dải từ 3,4V đến 3,6V. Lưu ý rằng để mạch hoạt động ổn
định, giá trị điện áp ngõ ra mức cao Vlogic1 không được thấp hơn giá trị ngưỡng Vlogic1MIN thường được quy định
cho mỗi họ logic.
20

Hạn chế của ngõ ra cột chạm là không được phép nối chung các ngõ ra của các cổng lại với nhau có thể
gây nên quá dòng khi một ngõ ra có mức thấp và làm hư hỏng cổng.

Ngõ ra cực thu hở (Open-Collector): (Hình 3.26)

Cổng TTL với ngõ ra cực thu hở có cấu tạo gần giống với cổng với ngõ ra cột chạm, điểm khác biệt của
cổng với ngõ ra cực thu hở là không có Q4, diode D và R5, nói cách khác cực thu (cực C) của Q3 để hở. Do đó
để cổng làm việc cần nối ngõ ra của cổng (cực C của Q3) lên nguồn V’CC thông qua điện trở R. Nguồn V’CC có
thể cùng giá trị với VCC hoặc khác tùy thuộc vào mục đích thiết kế. Chúng ta lần lượt phân tích các trường hợp
hoạt động của mạch:
Giáo trình KỸ THUẬT SỐ Trang 38

- Trường hợp 1. Khi cả hai ngõ vào đồng thời bằng 1: Q3

dẫn bão hòa và ngõ ra có mức thấp y = 0. Lúc này cổng hút dòng
vào, Q3 nhận dòng và gọi là dòng ngõ ra mức thấp IOL. Điện áp
ngõ ra mức thấp:
Vy = Vlogic0 = Vces/Q3 = 0,2V  0V.

- Trường hợp 2. Khi có ít nhất một ngõ vào bằng 0: Q3 tắt,

ngõ ra có mức cao y = 1 tạo ra bởi nguồn V’CC. Lúc này cổng cấp
dòng ra đổ từ nguồn V’CC qua điện trở R và cấp cho tải ở mạch
ngoài, gọi là dòng ngõ ra mức cao IOH. Điện áp ngõ ra mức cao
được tính như sau:
Vy = Vlogic1 = V’CC – IOH.R
Hình 3.26. Ngõ ra cực thu để hở
Đặc điểm của ngõ ra có cực thu để hở:
- Cho phép nối chung các ngõ ra lại với nhau. Vcc
- Trong một vài trường hợp khi nối chung các ngõ ra lại với nhau

n
có thể tạo thành cổng logic khác. R
Ví dụ: Mạch ở hình 3.27 sử dụng các cổng NOT có ngõ ra cực thu x1 y

io
để hở, khi nối chung các ngõ ra lại với nhau có thể tạo thành cổng
NOR. (Hãy giải thích hoạt động của mạch này?) x2

rs
Hình 3.27
Ngõ ra ba trạng thái (Tri-State): (Hình 3.28)
ve
Cổng TTL với ngõ ra ba trạng thái có cấu tạo hoàn toàn tương tự cổng với ngõ ra cột chạm, điểm khác biệt
là cổng có thêm một ngõ vào thứ ba để điều khiển cho phép mạch hoạt động kí hiệu là E (Enable). Hoạt động
của cổng với ngõ ra ba trạng thái như sau:
- E=1: Diode tiếp giáp BE3 và diode D1 đều tắt, mạch làm việc hoàn toàn giống cổng NAND ngõ ra cột
chạm. Lúc này, ngõ ra của mạch có thể ở trạng thái y = 0 hoặc y = 1 tùy thuộc vào các trạng thái logic của các
ft
ngõ vào x1, x2.
- E=0: Diode tiếp giáp BE3 mở và diode D1 mở. Diode tiếp giáp BE3 mở sẽ ghim áp tại cực nền của Q1
a

làm cho tiếp giáp BC/Q1 tắt và các transistor Q2, Q3 cũng tắt. Đồng thời, diode D1 mở sẽ ghim điện áp ở cực
C của Q2:
dr

VC / Q2 = VB/ Q4 = V/D1 = 0,7V

và do đó Q4 sẽ tắt. Do cả ba transistor Q2, Q3 và Q4 đều tắt
nên cổng không cấp dòng ra và cũng không hút dòng vào. Lúc
này, ngõ ra y chỉ nối với cổng về mặt vật lý nhưng lại cách ly
18

hoàn toàn về điện, tương đương với trạng thái trở kháng cao
(High Impedance), được ký hiệu là Z.
Trong sơ đồ mạch hình 3.28, ngõ vào điều khiển E tích cực
ở mức cao (mức logic 1). Thực tế các cổng logic với ngõ ra
20

ba trạng thái có thể có ngõ vào điều khiển E tích cực mức cao
(mức 1) hoặc tích cực mức thấp (mức 0). Hình 3.29 trình bày
ví dụ về các cổng NAND ba trạng thái với các mức tích cực
của tín hiệu điều khiển khác nhau.

Hình 3.28. Ngõ ra 3 trạng thái

Chương 3. Cổng logic Trang 39

a) b)
x1 x1
y y
x2 x2
E E
 E = 1  y = x1 x2  E = 1  y = Z cao
 
 E = 0  y = Z cao  E = 0  y = x1 x 2
Hình 3.29. Cổng NAND 3 trạng thái với ngõ vào E
a. E tích cực mức cao - b. E tích cực mức thấp

Một ứng dụng của các cổng với ngõ ra ba trạng thái là dùng làm mạch đệm trong mạch xuất/nhập dữ liệu

n
hai chiều, chẳng hạn sơ đồ mạch hình 3.30. Mạch hoạt động như sau:
- E=1: Cổng đệm 1 và 3 mở, cổng đệm 2 và 4 ở trạng thái trở kháng cao: dữ liệu đi từ A→C, B→D.

io
- E=0: Cổng đệm 2 và 4 mở, cổng đệm 1 và 3 ở trạng thái trở kháng cao: dữ liệu đi từ C→A, D→B.

rs
A 1 C
ve 2

B 3
D
a ft

4
E
dr

Hình 3.30. Ứng dụng của ngõ ra 3 trạng thái

18

3.3.5. Họ ECL
Nhược điểm chung của các họ logic RTL, DTL và TTL là các transistor hoạt động ở chế độ dẫn bão hòa
và tắt nên tốc độ chuyển đổi trạng thái không cao, do vậy hạn chế tốc độ làm việc của các vi mạch này. Nhược
điểm này được khắc phục ở mạch họ ECL.
20

Logic ghép emitter chung (ECL - Emitter Coupled Logic) là họ logic có tốc độ hoạt động rất cao và thường
được dùng trong các ứng dụng đòi hỏi tốc độ cao. Tốc độ cao đạt được là nhờ vào các transistor được thiết kế
để hoạt động trong chế độ khuyếch đại và không bao giờ rơi vào trạng thái bão hòa, do đó thời gian tích luỹ
hoàn toàn bị loại bỏ. Họ ECL đạt được thời gian trễ lan truyền nhỏ hơn 1ns trên mỗi cổng. Nhược điểm của
họ ECL là dùng điện thế âm nên không tương thích về mức logic với các họ logic khác.

Giải thích hoạt động của mạch ECL: (Hình 3.31)

- Khi x1 = x2 = 0: Q1, Q2 dẫn nên điện thế tại cực nền (2), (3) của Q3, Q4 càng âm (do 1 và 1’ âm) nên Q3,
Q4 tắt → y1 = 1, y2 = 1.
- Khi x1= 0, x2=1: Q1 dẫn, Q2 tắt nên điện thế tại cực nền (2) của Q3 dương, điện thế tại cực nền (3) của
Q4 càng âm nên Q3 dẫn, Q4 tắt → y1 = 0, y2 = 1.
- Khi x1=1, x2=0: Q1 tắt, Q2 dẫn nên điện thế tại cực nền (2) của Q3 âm, điện thế tại cực nền (3) của Q4
càng dương nên Q3 dẫn, Q4 tắt → y1 = 1, y2 = 0.
Giáo trình KỸ THUẬT SỐ Trang 40

- Khi x1 = x2 =1: Q1, Q2 tắt nên điện thế tại cực nền (2), (3) của Q3, Q4 càng dương nên Q3, Q4 dẫn → y1
= 0, y2 = 0.

n
Hình 3.31. Cổng logic họ ECL (Emitter Coupled Logic)

io
3.3.6. Cổng logic họ CMOS

rs
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor), còn gọi là IGFET (Isolated Gate FET -
Transistor trường có cực cổng cách ly), là linh kiện bán dẫn trong đó đặc tính kênh dẫn được điều khiển bởi
ve
điện trường đặt vào cực cổng. MOSFET có hai loại: loại có kênh đặt sẵn và loại có kênh cảm ứng (kênh chưa
có sẵn), với ký hiệu linh kiện được cho trên hình 3.32. MOSFET kênh đặt sẵn có kênh dẫn được hình thành
trong quá trình chế tạo, và có thể hoạt động ở chế độ làm giàu kênh (tăng cường kênh) hoặc làm nghèo kênh.
Đối với MOSFET kênh cảm ứng thì kênh dẫn không được chế tạo sẵn mà được hình thành trong quá trình hoạt
động nhờ vào điện trường phân cực thích hợp đặt ở cực cổng, vì vậy MOSFET kênh cảm ứng chỉ làm việc ở
ft

D D
a
dr

B B
NMOS G PMOS G

S S
18

a. MOSFET kênh đặt sẵn

D D
20

B G B
NMOS G PMOS

S S
b. MOSFET kênh cảm ứng

Hình 3.32. Ký hiệu các loại MOSFET khác nhau

chế độ làm giàu kênh (tăng cường kênh). Xét về đặc tính của hạt dẫn điện trong kênh dẫn, dù là MOSFET có
kênh đặt sẵn hay có kênh cảm ứng đều có thể phân chia làm hai loại: MOSFET kênh N gọi là NMOS và
MOSFET kênh P gọi là PMOS.
Các mạch điện tử số chỉ sử dụng các MOSFET kênh cảm ứng (kênh chưa có sẵn) hoạt động như những
khóa điện tử, do vậy trong những phần tiếp theo của giáo trình này các thuật ngữ “MOSFET”, “NMOS” và
“PMOS” được sử dụng mang ý nghĩa là MOSFET loại kênh cảm ứng.

MOSFET đóng vai trò khóa điện tử trong mạch số:

Chương 3. Cổng logic Trang 41

Hình 3.33 trình bày cấu tạo và nguyên lý hoạt động của NMOS với vai trò như một khóa điện tử trong
mạch số. Một NMOS transistor được chế tạo gồm ba vùng bán dẫn: vùng đế (Substrate) với bán dẫn loại P và
hai vùng máng (Drain) và nguồn (Source) với bán dẫn loại N. Mỗi vùng bán dẫn được điều khiển tương ứng
bằng một cực (terminal), lần lượt là các cực B, D và S. Ngoải ra, NMOS có thêm một cực cổng G (Gate) được
chế tạo từ polysilicon (trước đây là kim loại) và được cách ly về điện với phần còn lại của transistor nhờ vào
một lớp SiO2.

n
io
rs
ve
a ft
dr
18
20

Hình 3.33. Cấu tạo và nguyên lý hoạt động của NMOS [Brown]

Khi hoạt động như một khóa điện tử cực đế B của NMOS thường được nối mass (điện áp 0V).
Hoạt động của MOSFET được điều khiển bởi điện trường tạo ra do điện áp đặt vào các cực của nó, như
được mô tả sau đây.
- Trường hợp 1: NMOS tắt (Hình 3.33a): VG = 0V, cực cổng không được phân cực, lúc này vùng nguồn
(bán dẫn N) và vùng máng (bán dẫn N) được cách ly hoàn toàn với nhau bởi vùng đế (bán dẫn P). Xét về đặc
tính điện, có sự hình thành hai tiếp giáp PN giữa ba vùng bán dẫn nguồn-đế-máng (N-P-N) và tương đương
hai diode mắc ngược chiều nhau (back-to-back diodes) tạo ra một điện trở tương đương rất lớn khoảng 1012Ω
giữa nguồn và máng, do đó không có dòng điện đi qua vùng này. Trong trường hợp này ta nói transistor tắt
(OFF).
- Trường hợp 2: NMOS dẫn (Hình 3.33b): VG = VDD, cực cổng được phân cực, khi điện áp VGS lớn hơn
điện áp ngưỡng VT (thông thường VT = 0.2VDD) sẽ hình thành kênh dẫn loại N giữa vùng nguồn (bán dẫn N)
và vùng máng (bán dẫn N). Kênh dẫn được hình thành do điện trường đặt tại cực cổng G thu hút các electron
tự do ở vùng nguồn S (cũng như ở các vùng bán dẫn khác) hướng đến cực cổng. Do bởi cực cổng được cách
ly với phần còn lại của transistor nên các electron tự do này nằm ngay bên dưới cổng và hình thành kênh dẫn
(channel). Kích thước của kênh dẫn được xác định bởi chiều dài (length L) và chiều rộng (width W) của
Giáo trình KỸ THUẬT SỐ Trang 42

transistor. Nếu đặt một điện áp phân cực bên ngoài giữa hai cực D và S sẽ có một dòng điện chảy qua transistor.
Trong trường hợp này ta nói transistor dẫn (ON).

n
io
rs
ve
a ft

Hình 3.34. NMOS và PMOS đóng vai trò như khóa điện tử trong mạch số
dr

Cấu tạo và nguyên lý hoạt động của PMOS được giải thích tương tự như NMOS, với các lưu ý sau đây:
- PMOS có cấu tạo gồm vùng đế với bán dẫn loại N, vùng nguồn và máng với bán dẫn loại P, kênh dẫn
được tạo thành với các hạt dẫn là các lỗ trống.
18

- Khi hoạt động như một khóa điện tử cực đế B của PMOS được nối lên nguồn V DD. Cực nguồn S cũng
thường được nối lên nguồn VDD.
- Khi VG = VDD kênh dẫn không hình thành: PMOS tắt (OFF).
- Khi VG = 0V kênh dẫn hình thành: PMOS dẫn (ON).
20

Do cực đế B của MOSFET thường được nối mass (đối với NMOS) hoặc nguồn (đối với PMOS) khi hoạt
động với vai trò là khóa điện tử nên trong các mạch điện tử số ký hiệu của NMOS và PMOS thường được giản
lược cực B. Hình 3.34 biểu diễn ký hiệu giản lược và mô hình của NMOS và PMOS hoạt động như khóa điện
tử trong mạch điện tử số. Các ký hiệu giản lược và các mô hình khóa điện tử với MOSFET sẽ được sử dụng
trong những phần tiếp theo của giáo trình.
Chương 3. Cổng logic Trang 43

Cổng logic dựa trên NMOS:

Phần này sẽ khảo sát cấu tạo và nguyên lý làm việc của các cổng logic dựa trên NMOS, được trình bày trên
các hình 3.35 đến 3.39. Trong các sơ đồ mạch này, ký hiệu giản lược của NMOS sẽ được sử dụng với lưu ý
rằng cực B (đã được giản lược trong sơ đồ mạch) được nối mass. Do vậy, khi Vx = 0V (x=0) NMOS tắt (OFF)
và khi Vx = VDD (x=1) NMOS dẫn (ON). Điện trở R dùng để hạn dòng qua kênh khi NMOS dẫn. Thay vì sử
dụng điện trở để hạn dòng cũng có thể sử dụng các transistor đóng vai trò như điện trở, vấn đề này sẽ được
khảo sát ở phần sau.

Cổng ĐẢO dùng NMOS (Hình 3.35):

+ x=0 (Vx = 0V): NMOS tắt (OFF) → Vf = VDD hay f=1, ta nói f được nối lên nguồn.
+ x=1 (Vx = VDD): NMOS dẫn (ON) → Vf = 0V hay f=0, ta nói f được nối xuống mass.
Như vậy, sơ đồ mạch ở hình 3.35 thực hiện cổng ĐẢO (cổng NOT hoặc INVERTER) sử dụng công nghệ
NMOS. Trong sơ đồ này, NMOS hoạt động như một khóa điện tử – với sơ đồ tương đương ở hình 3.35b – nối
ngõ ra f lên nguồn VDD (mức logic 1) hay xuống mass (mức logic 0) tùy thuộc vào tín hiệu điều khiển x tại cực
cổng. Ký hiệu đầy đủ của cổng ĐẢO trong mạch số được cho ở hình 3.35c, thông thường ký hiệu nguồn và
mass thường không vẽ trong mạch, nên ký hiệu thông dụng của cổng được cho ở hình 3.35d.

n
io
rs
ve
a ft

Hình 3.35. Cổng ĐẢO dùng NMOS

a) Sơ đồ mạch; b) Sơ đồ tương đương; c) Ký hiệu đầy đủ của cổng; d) Ký hiệu thông dụng
dr

Cổng NAND dùng NMOS (Hình 3.36):

Khi mắc nối tiếp hai NMOS có thể thực hiện được cổng NAND hai ngõ vào. Hình 3.36 trình bày sơ đồ
mạch, sơ đồ tương đương, bảng chân trị và ký hiệu của cổng NAND hai ngõ vào dùng NMOS. Do hai NMOS
mắc nối tiếp nên ngõ ra f chỉ được nối xuống mass khi cả hai NMOS đều dẫn, tương ứng với trường hợp cả
18

hai ngõ vào đều ở mức logic 1. Khi có ít nhất một ngõ vào ở mức logic 0, ngõ ra f được nối lên nguồn. Bảng
chân trị mô tả chi tiết hoạt động của mạch.
20

Hình 3.36. Cổng NAND dùng NMOS

Giáo trình KỸ THUẬT SỐ Trang 44

Cổng NOR dùng NMOS (Hình 3.37):

Khi mắc song song hai NMOS có thể thực hiện được cổng NOR hai ngõ vào. Hình 3.37 trình bày sơ đồ
mạch, sơ đồ tương đương, bảng chân trị và ký hiệu của cổng NOR hai ngõ vào dùng NMOS. Trong sơ đồ
mạch này, do hai NMOS mắc song song nên chỉ cần một trong hai NMOS dẫn thì ngõ ra f sẽ được nối xuống
mass, tương ứng với ba trường hợp sau của bảng chân trị. Trong trường hợp đầu tiên của bảng chân trị khi cả
hai ngõ vào đều ở mức logic 0 (x1=x2=0) thì cả hai NMOS đều tắt nên ngõ ra f được nối lên nguồn. Bảng chân
trị mô tả chi tiết hoạt động của mạch.

n
io
rs
ve
a ft

Hình 3.37. Cổng NOR dùng NMOS

dr

Cổng AND dùng NMOS (Hình 3.38):

18
20

Hình 3.38. Cổng AND dùng NMOS (kết hợp NAND và NOT)
Chương 3. Cổng logic Trang 45

Cổng OR dùng NMOS (Hình 3.39):

n
io
Hình 3.39. Cổng OR dùng NMOS (kết hợp NOR và NOT)

rs
Các cổng logic dùng PMOS: Chúng ta có thể chế tạo các cổng logic sử dụng PMOS bằng cách ghép các PMOS
theo những cấu hình tương tự như NMOS. Bên cạnh đó, việc kết hợp cả NMOS và PMOS cho phép thực hiện
các cổng logic với nhiều ưu điểm vượt trội so với các cổng logic chỉ sử dụng một loại mosfet đơn lẻ, đặc biệt
ve
là những ưu điểm về dòng tĩnh cực nhỏ và công suất tiêu thụ cực thấp. Trong phần tiếp theo chúng ta sẽ khảo
sát việc kết hợp cả NMOS và PMOS trong chế tạo các cổng logic, hình thành họ logic theo công nghệ CMOS
– công nghệ đang được sử dụng phổ biến nhất hiện nay.

Cổng logic họ CMOS:

ft
Trước khi tìm hiểu chi tiết cấu tạo cổng logic họ CMOS, chúng ta cùng xem xét cấu trúc tổng quát của cổng
NMOS gồm một mạng-kéo-xuống (Pull-down network - PDN) mắc nối tiếp với thành phần điện trở kéo lên
a

phía trên, như trình bày trên hình 3.40. Khối PDN được cấu tạo từ các NMOS đóng vai trò khóa điện tử với
cực cổng được điều khiển bằng các ngõ vào x1, x2, …, xn. Các NMOS bên trong khối PDN có thể được mắc
dr

theo nhiều cấu hình khác nhau như mắc nối tiếp, mắc song song, hay mắc hỗn hợp để thực hiện các hàm logic
hay tổ hợp các hàm logic khác nhau. Lưu ý rằng các sơ đồ mạch cổng logic dùng NMOS đã được khảo sát ở
phần trước.
18
20

Hình 3.40. Cấu trúc tổng quát của cổng logic NMOS
Giáo trình KỸ THUẬT SỐ Trang 46

Khái niệm về cổng logic CMOS được hình thành bằng cách thay thế thành phần điện trở kéo lên bằng một
mạng-kéo-lên (Pull-up network - PUN) chế tạo từ các PMOS, với sơ đồ khối được cho trên hình 3.41.

n
io
rs
ve
Hình 3.41. Cấu trúc tổng quát của cổng logic CMOS
ft
Xét về cấu trúc, cổng CMOS có những đặc điểm sau đây:
a

+ Cấu trúc tổng quát gồm hai khối: khối PDN được cấu tạo từ các NMOS, và khối PUN được cấu tạo từ
PMOS, tương ứng với tên gọi công nghệ CMOS (Complementary Metal–Oxide–Semiconductor).
dr

+ Mỗi khối hoạt động tương đương một khóa điện tử đóng/mở để kéo ngõ ra f lên nguồn VDD (pull-up)
hay kéo ngõ ra f xuống mass (pull-down) và tạo mức logic 1 hay 0 tương ứng. Các khối PUN và PDN được
điều khiển đóng/mở bằng các ngõ vào x1, x2, …, xn.
+ Số lượng transistor PMOS và NMOS trong các khối PUN và PDN bằng nhau, và các transistor này được
sắp xếp theo cấu hình đối ngẫu nhau. Cụ thể: Nếu khối PDN có các NMOS transistor mắc nối tiếp thì khối
18

PUN sẽ phải có các PMOS transistor mắc song song, và ngược lại.
Phần tiếp theo sẽ trình bày sơ đồ các cổng logic theo công nghệ CMOS.

Cổng ĐẢO (NOT / INVERTER) họ CMOS (Hình 3.42):

20

Hình 3.42. Cổng ĐẢO (NOT / INVERTER) họ CMOS

Cổng ĐẢO theo công nghệ CMOS gồm một cặp transistor PMOS và NMOS mắc nối tiếp nhau như trên
hình 3.42. Tùy thuộc mức logic của ngõ vào x mà các transistor T1 và T2 luân phiên nhau dẫn, do đó ngõ ra f
Chương 3. Cổng logic Trang 47

lần lượt được nối lên nguồn tương ứng với mức logic 1 hay được nối xuống mass tương ứng với mức logic 0.
Đặc điểm của cổng đảo họ CMOS là khi không mắc tải ở ngõ ra thì không có dòng điện chảy qua các transistor
ở mạch ngõ ra, vì T1 và T2 luân phiên nhau dẫn. Điều này cũng đúng cho tất cả các cổng logic họ CMOS:
dòng tĩnh bằng không, và do đó công suất tiêu tán tĩnh bằng không.

Cổng NAND, NOR và AND họ CMOS:

Sơ đồ mạch thực hiện các cổng NAND, NOR và AND hai ngõ vào theo công nghệ CMOS lần lượt được
cho trên các hình 3.43, 3.44 và 3.45. Hoạt động của các cổng này được giải thích tương ứng trên các hình vẽ.

n
io
rs
ve
ft
Hình 3.43. Cổng NAND họ CMOS
a
dr
18
20

Hình 3.44. Cổng NOR họ CMOS

Nhận xét:
+ Đối với cổng NAND (hình 3.43): PUN gồm hai PMOS mắc song song và PDN gồm hai NMOS mắc nối
tiếp, thực hiện phép toán NAND:
+ Đối với cổng NOR (hình 3.44): PUN gồm hai PMOS mắc nối tiếp và PDN gồm hai NMOS mắc song
song, thực hiện phép toán NOR:
Giáo trình KỸ THUẬT SỐ Trang 48

n
io
rs
Hình 3.45. Cổng AND họ CMOS (cổng NAND ghép với cổng NOT)

Nếu xem cấu hình các mosfet mắc nối tiếp tương ứng với việc thực hiện phép toán nhân logic và cấu hình
ve
các mosfet mắc song song tương ứng với việc thực hiện phép cộng logic, ta có các nhận xét quan trọng sau
đây:

1) Khối PDN gồm các NMOS sẽ thực hiện hàm 𝒇̅, và

2) Khối PUN gồm các PMOS sẽ thực hiện hàm f với các ngõ vào ở dạng bù.
ft
Các nhận xét trên cho phép chúng ta thực hiện hàm logic bất kỳ dựa trên công nghệ CMOS, được trình bày
a

rõ hơn qua các ví dụ sau đây.

dr

Ví dụ: Thực hiện hàm logic: 𝑓 = ̅̅̅

𝑥1 + ̅̅̅.
𝑥2 ̅̅̅.
𝑥3
Trong ví dụ này, các biến đều được cho ở dạng bù nên ta có thể sử dụng nhận xét 2 ở trên để tìm ra cấu
hình của khối PUN dùng PMOS, và sau đó suy ra được cấu hình của khối PDN dùng NMOS.
Cụ thể:
18

+ khối PUN sẽ gồm {một PMOS có cực cổng được điều khiển bởi ngõ vào 𝑥1 } mắc SONG SONG với
{khối mạch gồm hai PMOS mắc NỐI TIẾP với nhau có các cực cổng lần lượt được điều khiển bởi các ngõ
vào 𝑥2 và 𝑥3 };
+ do PDN và PUN có cấu trúc đối ngẫu nhau nên khối PDN sẽ gồm {một NMOS có cực cổng được điều
20

khiển bởi ngõ vào 𝑥1 } mắc NỐI TIẾP với {khối mạch gồm hai PMOS mắc SONG SONG với nhau có các
cực cổng lần lượt được điều khiển bởi các ngõ vào 𝑥2 và 𝑥3 }.
Sơ đồ mạch thực hiện hàm 𝑓 = ̅̅̅
𝑥1 + ̅̅̅.
𝑥2 ̅̅̅
𝑥3 theo công nghệ CMOS được cho trên hình 3.46.
Chú ý rằng cũng có thể tìm được cấu hình của khối PDN dùng NMOS bằng cách tìm hàm 𝒇̅ như sau:
𝑓 ̅ = ̿̿̿
𝑥1 + ̅̅̅. 𝑥3 = 𝑥1 (𝑥2 + 𝑥3 )
𝑥2 ̅̅̅
Từ biểu này có thể suy ra được cấu hình của khối PDN tương tự như trên, gồm {một NMOS có cực cổng
được điều khiển bởi ngõ vào 𝑥1 } mắc NỐI TIẾP với {khối mạch gồm hai PMOS mắc SONG SONG với
nhau có các cực cổng lần lượt được điều khiển bởi các ngõ vào 𝑥2 và 𝑥3 }.

Ví dụ: Thực hiện hàm logic: 𝑓 = ̅̅̅ 𝑥1 + (𝑥̅̅̅2 + ̅̅̅).

𝑥3 ̅̅̅.
𝑥4
Ta có: 𝑓 ̅ = 𝑥1 (𝑥2 𝑥3 + 𝑥4 ). Từ các biểu thức của 𝑓 và 𝑓 ̅ có thể dẫn ra sơ đồ mạch thực hiện theo công nghệ
CMOS, như được cho ở hình 3.47.
Chương 3. Cổng logic Trang 49

n
io
rs
Hình 3.46. Thực hiện hàm 𝑓 = ̅̅̅
𝑥1 + ̅̅̅.
𝑥2 ̅̅̅.
𝑥3
ve
a ft
dr
18
20

𝑥1 + (𝑥
Hình 3.47. Thực hiện hàm 𝑓 = ̅̅̅ ̅̅̅2 + ̅̅̅).
𝑥3 ̅̅̅.
𝑥4
Giáo trình KỸ THUẬT SỐ Trang 50

3.4. THÔNG SỐ KỸ THUẬT CỦA CỔNG LOGIC

3.4.1. Nguồn cung cấp, mức điện áp và lề nhiễu (noise margins)
Các cổng TTL hoạt động ở mức nguồn cung cấp VCC = 5V. Các cổng CMOS có thể hoạt động với nguồn
cung cấp thay đổi VDD = 3V ÷ 18V.
Một cách lý tưởng, mức điện áp cho logic 1 chính bằng điện áp nguồn cung cấp (VCC đối với TTL và VDD
đối với CMOS), và mức điện áp cho logic 0 là 0V. Thực tế, các cổng logic không đạt được mức điện áp lý
tưởng đó và các mức logic 0 và 1 được biểu diễn bằng các dải điện áp tương ứng với các mức H (High) và L
(Low). Theo họ logic dương (được xem xét trong giáo trình này) thì mức L tương ứng logic 0 và mức H tương
ứng logic 1. Các dải điện áp cho mức H và mức L được xác định cho cả đầu vào và đầu ra của cổng logic.

n
io
rs
ve
a ft
dr

Hình 3.48. Các mức điện áp và khái niệm về lề nhiễu của cổng logic
18

Khái niệm về lễ nhiễu (noise margin) hay độ dự trữ nhiễu được trình bày trên hình 3.48. Giả thiết hai cổng
đảo N1 và N2 mắc nối tiếp với nhau. Khi ngõ ra của cổng N1 có mức L tương ứng với điện áp V OL, sự xuất
hiện của điện áp nhiễu tại đầu ra của cổng N1 có thể làm thay đổi mức điện áp này và ảnh hưởng đến hoạt
động của mạch, tuy nhiên cổng N2 vẫn sẽ hoạt động ổn định miễn là điện áp ra VOL của cổng N1 vẫn còn nhỏ
20

hơn điện áp vào VIL của cổng N2. Tương tự, khi ngõ ra của cổng N1 có mức H tương ứng với điện áp VOH,
với sự hiện diện của nhiễu thì cổng N2 vẫn sẽ hoạt động ổn định miễn là điện áp ra VOH của cổng N1 vẫn còn
lớn hơn điện áp vào VIH của cổng N2. Khả năng dung thứ nhiễu của cổng logic được đặc trưng bằng các giá
trị lề nhiễu (noise margin).
Các giá trị lề nhiễu mức thấp NML (Noise Margin Low) và lề nhiễu mức cao NMH (Noise Margin High)
của cổng logic được xác định như sau (xem hình vẽ):
+ Lề nhiễu mức Thấp (L): NML = VIL – VOL
+ Lề nhiễu mức Cao (H): NMH = VOH – VIH
Trong đó:
+ VOL là điện áp ngõ ra mức Thấp lớn nhất cho phép
+ VOH là điện áp ngõ ra mức Cao nhỏ nhất cho phép
+ VIL là điện áp ngõ vào mức Thấp lớn nhất cho phép cổng vẫn còn nhận ra là mức Thấp
+ VOH là điện áp ngõ vào mức Cao nhỏ nhất cho phép cổng vẫn còn nhận ra là mức Cao
Chương 3. Cổng logic Trang 51

Các dải điện áp và các lề nhiễu thay đổi tùy thuộc vào từng họ logic TTL và CMOS, được cho như bảng
dưới đây. Đối với cổng CMOS, các mức điện áp và lề nhiễu phụ thuộc vào nguồn cung cấp VDD, theo đó NML
 NMH  40% VDD. Nếu dùng nguồn cung cấp VDD = 5V thì các giá trị lề nhiễu sẽ là NML = NMH = 2V, nếu
dùng nguồn cung cấp VDD = 9V thì NML = NMH = 3.6V. Rõ ràng, đối với họ CMOS, sử dụng nguồn cung cấp
VDD lớn sẽ cải thiện được khả năng chống nhiễu của mạch, tuy nhiên đi kèm là sự gia tăng công suất tiêu thụ
với mức nguồn cao (xem thêm ở mục tính công suất).
Bảng 3.1. Mức điện áp và lề nhiễu của cổng logic
Thông số Cổng TTL Cổng CMOS Đơn vị
VCC / VDD 5.0 3.0 ÷18.0 [V]
[V]
VOH 2.4  VDD
[V]
VIH 2.0  60% VDD
[V]
VOL 0.4 0

n
[V]
VIL 0.8  40% VDD
[V]

io
NMH = VOH – VIH 0.4  40% VDD
[V]
NML = VIL – VOL 0.4  40% VDD

rs
3.4.2. Trễ truyền đạt (Propagation Delay)
Trễ truyền đạt (propagation delay) là khoảng thời gian để đầu ra của mạch có đáp ứng đối với sự thay đổi
ve
mức logic ở đầu vào. Trễ truyền đạt là tiêu chuẩn để đánh giá tốc độ làm việc của mạch. Tốc độ làm việc của
mạch tương ứng với tần số mà mạch vẫn còn hoạt động đúng. Trễ truyền đạt càng nhỏ càng tốt, tương ứng tốc
độ làm việc của mạch sẽ càng lớn.
a ft
dr
18
20

Hình 3.49. Khái niệm về trễ truyền đạt (propagation delay)

Hình 3.49 trình bày khái niệm về trễ truyền đạt của cổng logic, với mô hình gồm hai cổng đảo N1 và N2
mắc nối tiếp với nhau. Trễ truyền đạt được tính ở điểm 50% biên độ trên các sườn trước và sườn sau tương
ứng giữa các xung vào và xung ra (xem hình vẽ), thường được ký hiệu là tP (hoặc tPD). Có hai loại trễ truyền
đạt: trễ xảy ra khi đầu ra chuyển từ mức thấp (L) lên mức cao (H), và ngược lại trễ xảy ra khi đầu ra chuyển
từ mức cao (H) xuống mức thấp (L). Hai giá trị trễ này thường có giá trị gần nhau.
Giáo trình KỸ THUẬT SỐ Trang 52

Hình 3.49 cũng trình bày khái niệm về thời gian lên tr và thời gian xuống tf của cổng logic, là các khoảng
thời gian tương ứng với độ rộng sườn xung thay đổi trong khoảng 10% và 90% biên độ.
Đối với hầu hết các vi mạch số hiện nay, trễ truyền đạt là rất nhỏ, cỡ vài nano giây (ns). Khi mắc nối tiếp
nhiều mạch logic (tầng logic) thì trễ truyền đạt của toàn mạch sẽ bằng tổng các trễ truyền đạt của mỗi tầng.
Đối với cổng logic họ CMOS, trễ truyền đạt có thể được tính theo công thức sau:
1.7𝐶
𝑡𝑃 ≅ 𝑤 ,
𝑘𝑛′ 𝐿 𝑉𝐷𝐷
trong đó: C là giá trị điện dung ký sinh, k’n là hằng số tương ứng với quy trình công nghệ chế tạo cổng CMOS
(process transconductance parameter), VDD là giá trị nguồn cung cấp, W và L lần lượt là chiều rộng và chiều
dài kênh dẫn là các thông số đặc trưng cho kích thước cổng CMOS.
3.4.3. Công suất (Power)
Một phần tử logic khi làm việc phải trải qua các giai đoạn sau: ở trạng thái tắt, chuyển từ trạng thái tắt sang

n
trạng thái dẫn, ở trạng thái dẫn, chuyển từ trạng thái dẫn sang tắt. Ở mỗi giai đoạn, phần tử logic đều tiêu thụ
công suất.

io
Đối với vi mạch họ TTL: các phần tử TTL tiêu thụ công suất chủ yếu khi ở trạng thái tĩnh (khi BJT đang
dẫn hoặc đang tắt).
- Nếu gọi P0 là công suất tiêu thụ ứng với ngõ ra của phần tử logic tồn tại ở mức logic 0.

rs
- Nếu gọi P1 là công suất tiêu thụ ứng với ngõ ra của phần tử logic tồn tại ở mức logic 1.
- Gọi P là công suất tiêu tán trung bình thì: veP 0 + P1
P=
2
Đối với vi mạch họ CMOS: cổng CMOS tiêu thụ công suất chủ yếu trong trạng thái động (trong thời gian
chuyễn mạch). Công suất tiêu tán:
ft
2
𝑃 = 𝐶𝐿 𝑓𝑉𝐷𝐷 ,
trong đó: CL là điện dung của tải (điện dung tải), f là tần số hoạt động của cổng và VDD là giá trị nguồn cung
a

cấp. Đối với vi mạch CMOS tần số hoạt động (tần số chuyển mạch) càng lớn công suất tiêu tán càng tăng.
dr

3.4.4. Fan in và Fan out

Fan Out là hệ số mắc mạch ở ngõ ra hay còn gọi là khả năng tải của một phần tử logic. Gọi N là Fanout
của một phần tử logic, đó chính là số ngõ vào logic cực đại được nối đến một ngõ ra của phần tử logic cùng
họ mà mạch vẫn hoạt động bình thường (hình 3.41).
18
20

Hình 3.50. Khái niệm về Fan Out

Fan In của một phần tử logic, ký hiệu M, được định nghĩa là “số ngõ vào cực đại của một phần tử logic”.
Đối với các phần tử logic thực hiện chức năng cộng logic, thì số lượng M lớn nhất là 4 ngõ vào. Đối với các
phần tử logic thực hiện chức năng nhân logic, thì số lượng M lớn nhất là 6 ngõ vào.
3.5. GIAO TIẾP GIỮA CÁC HỌ VI MẠCH SỐ
3.5.1. Một số lưu ý khi sử dụng các vi mạch TTL và CMOS
Đối với vi mạch TTL:
+ Đảm bảo mức nguồn cung cấp 5V
+ Các đầu vào để hở của cổng TTL tương đương mức logic 1 (thả nổi đầu vào), trường hợp không sử dụng
các đầu vào nên được nối đất hoặc nối nguồn sao cho đảm bảo chức năng của cổng không thay đổi
+ Không được nối các đầu ra của cổng TTL với nhau để tránh làm hỏng cổng, nếu muốn nối phải sử dụng
cổng TTL có ngõ ra dạng cực thu hở (OC: Open Collector)
Chương 3. Cổng logic Trang 53

Đối với vi mạch CMOS:

+ Không được phép thả nổi (để hở) các đầu vào của cổng CMOS, các đầu vào không sử dụng cần được nối
đất hoặc nối nguồn sao cho đảm bảo chức năng của cổng không thay đổi.

3.5.2. Giao tiếp giữa TTL và CMOS

Nếu sử dụng nguồn 5V:
Nếu sử dụng nguồn 5V thì có thể mắc trực tiếp ngõ ra cổng TTL với ngõ vào cổng CMOS. Điện trở vào
của cổng CMOS rất lớn và dòng vào rất nhỏ nên một cổng TTL có thể tải nhiều cổng CMOS mà không sợ
vượt quá khả năng tải.
Khi ngõ ra cổng TTL ở mức 0 và transistor ngõ ra dẫn bão hòa với điện áp ngõ ra 0.2V, lúc này ngõ ra cổng
TTL ở chế độ nhận dòng. Do dòng vào CMOS rất nhỏ và có lề nhiễu cao nên việc ghép trực tiếp TTL với
CMOS không ảnh hưởng đến hoạt động của vi mạch.
Khi ngõ ra cổng TTL ở mức 1, transistor ngõ ra tắt và ngõ ra hoạt động ở chế độ cấp dòng. Dòng vào cổng
CMOS rất nhỏ nên cũng không gây ra hiện tượng giảm điện áp mức 1. Tuy nhiên, mức 1 của cổng TTL thường

n
chỉ khoảng 3.5V nên cần mắc thêm điện trở từ ngõ ra kéo lên nguồn (xem hình 3.51) để nâng áp mức logic 1,
giá trị điện trở này từ 1k đến 10k và có thể giúp tăng điện áp ngõ ra mức 1 lên đến 4V hay 4.5V.

io
rs
ve
ft
Hình 3.51. Giao tiếp TTL-CMOS với mức nguồn 5V
a

Nếu sử dụng nguồn khác:

Điện áp cấp cho cổng CMOS thích hợp từ 9V đến 12V. Trong trường hợp các cổng TTL và CMOS không
dr

sử dụng cùng mức nguồn cung cấp có thể sử dụng ngõ ra với cực thu hở (open-collector) đối với cổng TTL có
sử dụng điện trở kéo lên như sơ đồ hình 3.52.
18
20

Hình 3.52. Giao tiếp TTL-CMOS với nguồn khác nhau sử dụng cổng TTL cực thu hở
Khi đầu ra cổng TTL có mức logic 1, do cực C của transistor đầu ra cổng TTL để hở nên lúc này nguồn
VDD có nhiệm vụ định áp mức 1 và cấp dòng cho ngõ vào cổng CMOS thông qua điện trở R, và do đó đảm
bảo điện áp mức 1 (gần bằng nguồn cung cấp VDD). Khi đầu ra cổng TTL có mức logic 0, cổng TTL hút dòng
vào. Trong trường hợp này cần tính chọn giá trị điện trở R để dòng vào mức thấp IOL nằm trong giới hạn chịu
dòng vào cổng TTL, như sau:
𝑉𝐷𝐷
𝑅 ≥ 𝑅𝑚𝑖𝑛 =
𝐼0𝐿
Giáo trình KỸ THUẬT SỐ Trang 54

Một giải pháp khác để thực hiện giao tiếp giữa TTL với CMOS khi khác nguồn cung cấp là sử dụng vi
mạch dịch mức điện áp, chẳng hạn vi mạch 40109 (CMOS Quad Low-to-High Voltage Level Shifter).

3.5.3. Giao tiếp giữa CMOS và TTL

Nếu sử dụng nguồn 5V:
Về mặt điện thế các mức logic ở ngõ ra của cổng CMOS hoàn toàn tương thích với các mức điện thế ở ngõ
vào của cổng TTL. Tuy nhiên, giá trị dòng nhận khi ở mức 0 và giá trị dòng cấp khi ở mức 1 của cổng CMOS
thường rất nhỏ (khoảng 0.5mA đối với họ 4XXX và 4mA đối với họ 74HCXXX) nên cổng TTL chỉ nên được
ghép với ngõ ra cổng CMOS thông qua tầng đệm, chẳng hạn sử dụng các vi mạch 4009, 4010, 4049, 4050,
74C901, 74C902.
Nếu sử dụng nguồn khác:
Trong trường hợp các vi mạch CMOS và TTL sử dụng nguồn khác nhau thì việc giao tiếp giữa CMOS-

n
TTL cần thực hiện bằng các vi mạch đệm, ví dụ vi mạch CMOS 74C902.

io
rs
ve
a ft
dr
18
20