Chuong 1 - 2

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG
BÀI GIẢNG MÔN
ĐIỆN TỬ SỐ
Giảng viên: ThS. Trần Thúy Hà

Điện thoại/E-mail: 0912166577 / thuyhadt@gmail.com
Bộ môn: Kỹ thuật điện tử- Khoa KTDT1
Học kỳ/Năm biên soạn: Học kỳ 2 năm 2014
www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

V1.0 Bài
BỘ MÔN: KỸ giảng ĐIỆN
THUẬT Điện tử
TỬ-sốKHOA KTDT1 1
BÀI GIẢNG MÔN : ĐIỆN TỬ SỐ
 Chương 0: Hệ đếm
Chương 1: Hàm Boole và cổng logic
Chương 2: Mạch logic tổ hợp
Chương 3: Mạch logic tuần tự
Chương 4: Bộ nhớ bán dẫn.

V1.0 Bài
Headline (Times New Roman Black 36pt.)
GIỚI THIỆU CHUNG
Hệ đếm

V1.0 BàiTHUẬT
Điện tử
Biểu diễn số
Tên hệ đếm Số ký hiệu Cơ số

(r)
Hệ nhị phân (Binary) 0, 1 2
Hệ bát phân (Octal) 0, 1, 2, 3, 4, 5, 6, 7 8
Hệ thập phân (Decimal) 0, 1, 2, 3, 4, 5, 6, 7, 8, 9 10
Hệ thập lục phân 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, 16
(Hexadecimal) D, E, F

V1.0 Bài
HỆ ĐẾM
 Hệ nhị phân (Binary number systems) còn gọi là hệ cơ số hai,
chỉ gồm hai ký hiệu 0 và 1, cơ số của hệ là 2, trọng số của hệ là
2n
Thập phân Nhị phân
0 0
1 1
2 10
3 11
4 100
 5 101
6 110
7 111
8 1000
9 1001
10 1010

V1.0 Bài
HỆ ĐẾM
 Trong hệ nhị phân, mỗi chữ số chỉ lấy 2 giá trị hoặc 0 hoặc 1
và được gọi tắt là "bit"(Binary digit).
 Byte: 8 bit.
 1K = 210 bit = 1024
MSB - Most LSB – Least
Significant Bit Significant Bit
1 0 0 1
 10012= 1 x 23 + 0 x 22 + 0 x 21 + 1 x 20 = 910
 Trong đó 23, 22, 21, 20 là các trọng số của hệ

V1.0 Bài
CHƯƠNG 1.
HÀM BOOLE VÀ CỔNG

LOGIC

V1.0 BàiTHUẬT
Điện tử
1.1. Các định lý BÀI GIẢNG MÔN : ĐIỆN TỬ SỐ
 Các định lý cơ bản:

Stt Tên gọi Dạng tích Dạng tổng
1 Đồng nhất X.1 = X X+0=X

2 Phần tử 0, 1 X.0 = 0
X.X  0
X+1=1 X
X  X 1
3
4
Bù
Bất biến X.X = X X+X=X
1 Z
5 Hấp thụ X + X.Y = X X.(X + Y) = X Y
6 Phủ định đúp X=X
7 Định lý
DeMorgan  X.Y.Z...  X  Y  Z  ...  X  Y  Z  ...  X.Y.Z...
 Các định luật cơ bản:

 Hoán vị: X.Y = Y.X, X + Y = Y + X
 Kết hợp: X.(Y.Z) = (X.Y).Z, X + (Y + Z) = (X + Y) + Z
 Phân phối: X.(Y + Z) = X.Y + X.Z, (X + Y).(X + Z) = X + Y.Z

V1.0 Bài
1.2. Các phương pháp biểu diễn hàm Boole
Có 3 phương pháp biểu diễn:
 Bảng trạng thái
 Bảng các nô (Karnaugh)
 Phương pháp đại số

V1.0 Bài
1.2.1. Phương pháp Bảng trạng thái
 Liệt kê giá trị (trạng thái) mỗi
biến theo từng cột và giá trị m A B C f
hàm theo một cột riêng m0 0 0 0 0
(thường là bên phải bảng). m1 0 0 1 0
Bảng trạng thái còn được gọi m2 0 1 0 0
là bảng sự thật hay bảng chân m3 0 1 1 0
lý. m4 1 0 0 0
m5 1 0 1 0
 Đối với hàm n biến sẽ có 2n tổ
hợp độc lập. Các tổ hợp này m6 1 1 0 0
được kí hiệu bằng chữ mi, với i m7 1 1 1 1
= 0 ÷ 2n -1 và có tên gọi là các
hạng tích hay còn gọi là
minterm.

V1.0 Bài
1.2.2. Phương pháp Bảng Các nô (Karnaugh)
 Tổ chức của bảng Các nô: B
0 1
 Các tổ hợp biến được viết theo một dòng A
(thường là phía trên) và một cột (thường 0
là bên trái) . 1
 Một hàm logic có n biến sẽ có 2n ô. BC

 Mỗi ô thể hiện một hạng tích hay một A 00 01 11 10
hạng tổng, các hạng tích trong hai ô kế 0
cận chỉ khác nhau một biến. 1
CD
00 01 11 10
AB
00
01
11
10

V1.0 Bài
1.2.3. Phương pháp đại số
 Có 2 dạng biểu diễn là dạng tuyển (tổng các tích) và dạng hội (tích các tổng).
 Dạng tuyển: Mỗi số hạng là một hạng tích hay minterm, thường kí hiệu bằng chữ
"mi".
 Dạng hội: Mỗi thừa số là hạng tổng hay maxterm, thường được kí hiệu bằng chữ
"Mi".
 Nếu trong tất cả mỗi hạng tích hay hạng tổng có đủ mặt các biến, thì dạng
tổng các tích hay tích các tổng tương ứng được gọi là dạng chuẩn. Dạng
chuẩn là duy nhất.
 Tổng quát, hàm logic n biến có thể biểu diễn chỉ bằng một dạng tổng các
tích: 2n 1
f  X n 1,..., X0    a i mi
i 0
2n 1
hoặc bằng chỉ một dạng tích các tổng: f  X n 1,..., X0     a i  Mi 
i 0
ai chỉ lấy hai giá trị 0 hoặc 1. Đối với một hàm thì minterm và maxterm là
bù của nhau.

V1.0 Bài
F(A, B,C)  A  BC 
 Đây là dạng minterm không đầy đủ. Muốn đưa về dạng
chuẩn tắc (đủ biến) ta sử dụng một số định lý đã nêu để biến
đổi.
F(A, B,C)  A  BC  A (B  B)(C  C)  (A  A)BC 

 ABC  ABC  A BC  A BC  A BC  A BC 
 ABC  ABC  A BC  A BC  A BC
 Tuy nhiên, biểu diễn này khá dài nên mỗi một hạng tích được
thay thế bằng ký hiệu mi tương ứng Lưu ý, nguyên biến (biến
không đảo) được thay bằng số “12” và đảo biến được thay bằng
số “02”. Như vậy, biểu thức có dạng:
V1.0 Bài
TỬ-sốKHOA KTDT1
F(A, B,C)  ABC  ABC  A BC  A BC  A BC

       
1112 1102 1 0 12 1 0 02 0 112
710 610 510 410 310
 F(A, B,C)  m 7  m 6  m5  m 4  m3   (3, 4,5,6,7)
2n 1
f  X n 1,..., X0    ai mi
i 0

V1.0 Bài
TỬ-sốKHOA KTDT1
F(A, B,C)  A  BC  (A  B)(A  C) 

 Đây là dạng Maxterm không đầy đủ. Muốn đưa về dạng
chuẩn (đủ biến) ta sử dụng một số định lý đã nêu để biến đổi
F(A, B,C)  A  BC  (A  B)(A  C)  (A  B  CC)(A  C  BB)

 (A  B  C)(A  B  C)(A  C  B)(A  C  B)
 (A  B  C)(A  B  C)(A  B  C)

V1.0 Bài
TỬ-sốKHOA KTDT1
F(A, B,C)  (A  B  C) (A  B  C)(A  B  C)

        
(0 0 0) 2 (0 0 1) 2 (0 1 0) 2
010 110 210
 F(A, B,C)  M 0 .M1.M 2   (0,1, 2)
2n 1
f  X n 1,..., X0     a i  Mi 
i 0
V1.0 Bài
ABC MINTERM MAXTERM
000 m0  A.B.C M0  A  B  C
001 m1  A.B.C M1  A  B  C
010
011
100
101
110
111

V1.0 Bài
 Đối với dạng minterm: mi được gọi là số hạng nhỏ

nhất.
 + tích của hai số hạng nhỏ nhất bất kỳ luôn bằng 0
 + tổng của tất cả các số hạng nhỏ nhất luôn bằng 1
 Đối với dạng Maxterm: Mi được gọi là thừa số lớn

nhất.
 + tổng của hai thừa số lớn nhất bất kỳ luôn bằng 1
 + tích của tất cả các thừa số luôn bằng 0

V1.0 Bài
TỬ-sốKHOA KTDT1
1.3. Các phương pháp rút gọn hàm
Có 3 phương pháp rút gọn hàm:
 Phương pháp đại số
 Bảng Cácnô
 Phương pháp Quine Mc. Cluskey

V1.0 Bài
1.3.1. Phương pháp đại số
 Dựa vào các định lý đã học để đưa biểu thức về
dạng tối giản.
 Ví dụ: Hãy đưa hàm logic về dạng tối giản:
f (A, B,C)  AB  AC  BC

V1.0 Bài
f  AB  AC  BC  A  A 
 AB  ABC  AC  ABC
 AB  AC
Vậy nếu trong tổng các tích, xuất hiện một biến
và đảo của biến đó trong hai số hạng khác nhau,
các thừa số còn lại trong hai số hạng đó tạo thành
thừa số của một số hạng thứ ba thì số hạng thứ ba
đó là thừa và có thể bỏ đi.
V1.0 Bài
 Ví dụ: Hãy đưa hàm logic về dạng tối giản:
CD  CD . AC  D

V1.0 Bài
1.3.2. Phương pháp Bảng Các nô (Karnaugh)
 Phương pháp này thường được dùng để rút CD
00 01 11 10
gọn các hàm có số biến không vượt quá 5. AB
00 1 1
 Các bước tối thiểu hóa: 01 1 1
 1. Gộp các ô kế cận có giá trị ‘1’ (hoặc 11 1 1 1 1
‘0’) lại thành từng nhóm 2, 4, ...., 2i ô. Số 10 1 1
ô trong mỗi nhóm càng lớn kết quả thu
được càng tối giản. Một ô có thể được f1 = AB f2 = C
gộp nhiều lần trong các nhóm khác nhau.

Nếu gộp theo các ô có giá trị ‘0’ ta sẽ thu
được biểu thức bù của hàm.
 2. Thay mỗi nhóm bằng một hạng tích mới, trong đó giữ lại các biến
giống nhau theo dòng và cột.
 3. Cộng các hạng tích mới lại, ta có hàm đã tối giản (Đối với minterm).
V1.0 Bài
BC
A 00 01 11 10
m0 m1 m3 m2
0 CD
A BC A BC A BC A BC 00 01 11 10
AB
m4 m5 m7 m6 m0 m3
1 m1 m2
A B C A B C A BC A B C 00
A BC D A BC D A BC D A BCD
m4 m5 m7 m6
01
A BC D A BC D A BCD A BC D
11 m12 m13 m15 m14

A BC D A BC D A BC D A BC D
m8 m9 m11 m10
10
A BC D A BC D A BC D A BC D

V1.0 Bài
f  A,B,C    0, 1, 3, 4, 5
BC
A 00 01 11 10

V1.0 Bài
BC
A 00 01 11 10
0 1 1 1 0 AC
1 1 1 0 0
B

V1.0 Bài
f  A,B,C,D    1, 4, 5,6,8,12,13,15
CD
AB 00 01 11 10
00
01
11
10

V1.0 Bài
CD
AB 00 01 11 10
00 0 1 0 0
01 1 1 0 1
11
1 1 1 0
10 1 0 0 0
Bảng 2-9
f (A,B,C,D)  ACD  A BD  ACD  ABD

V1.0 Bài
F(A, B, C, D) = Π (1,4,6,9,10,11,14,15).
CD
AB 00 01 11 10
00 1 0 1 1
01 0 1 1 0
11 1 1 0 0
10 1 0 0 0
F  (A  B  D) (B  C  D) (A  C)
V1.0 Bài
Khái niệm hàm tùy chọn
f  A, B, C  a m i i   amd j j ;
F(A, B,C...)  (a i  Mi )  d (a j  M j )

V1.0 BàiTHUẬT
Điện tử
Ví dụ: Tối thiểu hóa hàm
F(A,B,C,D) = (0,1,2,3,6,8) + d(10,11,12,13,14,15)

V1.0 Bài
CD
AB 00 01 11 10
00 1 1 1 1
01 0 0 0 1
11
x x x x
10 1 0 x x
F(A,B,C,D)  A.B  A.D  C.D

V1.0 Bài
F(A, B, C, D) = Σ (3,6,8,9,10,12) + Σd (0,1,2,13,14,15)
CD
AB 00 01 11 10
00 x x 1 x
01 0 0 0 1
11 1 x x x
10 1 1 0 1
F  AB CD  AC
V1.0 Bài
F2(A,B,C,D)=(2,3,8,9,10,12,14,15) . d(0,11,13).
CD
AB 00 01 11 10
00 x 0 0
01
11 0 x 0 0
10 0 0 x 0
F  A (B  C)
V1.0 Bài
1.4. CỔNG LOGIC

V1.0 BàiTHUẬT
Điện tử
1.4.1.Cổng logic cơ bản: AND, OR, NOT
 Cổng AND
 Cổng OR
 Cổng NOT

V1.0 Bài
1. Cổng AND
 Hàm ra của cổng AND 2 và nhiều biến vào như sau:
f  f (A, B)  AB; f  f (A, B,C, D,...)  A.B.C.D...
Ký hiệu cổng AND

Bảng trạng thái cổng AND 2 lối vào
A
f A B f A B f
B
0 0 0 L L L
A 0 1 0 L H L
B f
C
1 0 0 H L L
1 1 1 H H H
Chuẩn ANSI Theo giá trị logic Theo mức logic

V1.0 Bài
2. Cổng OR
 Hàm ra của cổng OR 2 và nhiều biến vào như sau:
f  f (A, B)  A  B; f  f (A, B,C, D,...)  A  B  C  D  ...
Ký hiệu cổng OR Bảng trạng thái cổng OR 2 lối vào

A A B f A B f
f
B
0 0 0 L L L
0 1 1 L H H
A
B f
1 0 1 H L H
C
1 1 1 H H H
Chuẩn ANSI Theo giá trị logic Theo mức logic

V1.0 Bài
3. Cổng NOT
 Hàm ra của cổng NOT:
f A
Ký hiệu cổng NOT Bảng trạng thái cổng NOT

A f A f A f
0 1 L H
1 0 H L
A f Theo giá trị logic Theo mức logic
Chuẩn ANSI
A A
Dạng xung ra

V1.0 Bài
1.4.2. Một số cổng ghép thông dụng
 Cổng NAND
 Cổng NOR
 Cổng XOR
 Cổng XNOR

V1.0 Bài
1. Cổng NAND
 Ghép nối tiếp một cổng AND với một cổng NOT ta được cổng NAND.
A AB f = AB
B
 Hàm ra của cổng NAND 2 và nhiều biến vào như sau:

f  AB
f  ABCD...
Ký hiệu cổng NAND Bảng trạng thái cổng NAND 2 lối vào
Chuẩn ANSI A
f A B f A B f
B
0 0 1 L L H
0 1 1 L H H
A 1 0 1 H L H
B f
C 1 1 0 H H L
Theo giá trị logic Theo mức logic

V1.0 Bài
2. Cổng NOR
 Ghép nối tiếp một cổng OR với một cổng NOT ta được cổng NOR.
A A+B f = A+B
B
 Hàm ra của cổng NOR 2 và nhiều biến vào như sau:

f  AB
f  A  B  C  D  ...
Ký hiệu cổng NOR Chuẩn ANSI Bảng trạng thái cổng NOR 2 lối vào
A A B f A B f
f
B 0 0 1 L L H
0 1 0 L H L
A 1 0 0 H L L
B f
1 1 0 H H L
C

V1.0 Bài
3. Cổng XOR
 Cổng XOR còn gọi là cổng khác dấu, hay cộng modul 2.
 Hàm ra của cổng XOR 2 biến vào như sau:

f  AB  AB hay f  AB
A AB
B
f = AB + AB
A
B AB
Ký hiệu cổng XOR Chuẩn ANSI Bảng trạng thái cổng XOR 2 lối vào
A
f
A B f A B f
B 0 0 0 L L L
0 1 1 L H H
A 1 0 1 H L H
B f
1 1 0 H H L
C

V1.0 Bài
4. Cổng XNOR
 Cổng XNOR còn gọi là cổng đồng dấu.
A AB
B
f = AB + AB
A
B
AB
 Hàm ra của cổng XNOR 2 biến vào như sau:

f  A  B  AB  AB
Ký hiệu cổng XNOR Chuẩn ANSI Bảng trạng thái cổng XNOR 2 lối vào
A A B f A B f
f
B 0 0 1 L L H
0 1 0 L H L
A 1 0 0 H L L
B f
1 1 1 H H H
C

V1.0 Bài
 Luật giao hoán A  B  B A

 Luật kết hợp: (A  B)  C  A  (B  C)
 Luật phân phối: A(B  C)  A.B  A.C
 Các phép toán của biến và hằng số:
A 1  A A0  A AA  0 A  A 1
 Luật đổi chỗ nhân quả
A  B  C  A  C  B và B  C  A

V1.0 Bài
TỬ-sốKHOA KTDT1
5. Logic dương và logic âm
 Logic dương là logic có điện thế mức cao H luôn lớn hơn điện thế mức
thấp L (VH > VL).
 Logic âm là đảo của logic dương (VH < VL).

 Khái niệm logic âm thường được dùng để biểu diễn trị các biến.
 Logic âm và mức âm của logic là hoàn toàn khác nhau.
V
H
0 1 1 0 0 1 0 1 1 1 0 0 1 0
L
t
0
a) Logic dương với mức dương.
V
0 t
H
0 1 1 0 0 1 0 1 1 1 0 0 1 0
L
b) Logic dương với mức âm.

V1.0 Bài
Tính đa chức năng của NAND, NOR
Tính đa chức năng của NAND
NOT
A A.A  A A A
AND
A A
A.B A.B  A.B AB
B B

V1.0 Bài
OR
A
A
A A+B
A.B  A  B
B
B B
NOR
A
A A.B  A  B
AB A AB
B B B

V1.0 Bài
XOR
A A.B
A A.B B A.B  F A
A A.B F AB
B
B
B A.B

V1.0 Bài
1.4.3. Các tham số chính
 Mức logic
 Độ chống nhiễu
 Hệ số ghép tải K
 Công suất tiêu thụ
 Trễ truyền lan

V1.0 Bài
1. Mức logic
5V 5V 5V 5V
4.9V
3.5V
2.4V
2V
1.5V
0.8V
0.4V 0.1V
0V
TTL CMOS
V1.0 Bài
2. Độ chống nhiễu
 Độ chống nhiễu (hay độ phòng vệ nhiễu) là mức nhiễu
lớn nhất tác động tới lối vào hoặc lối ra của cổng mà
chưa làm thay đổi trạng thái vốn có của nó.
 Tác động nhiễu khi mức ra cao
VV_Low VR_High VV_High VRLow

TTL TTL
VN_High
VRHmin  VNH  VVHmin  VNH  VVHmin  VRHmin

V1.0 Bài
 b) Tác động nhiễu khi mức ra thấp
VV_High VR_Low VV_Low VR_High

TTL TTL
VN_Low
VRLmax  VNL  VVLmax  VNL  VVLmax  VRLmax

V1.0 Bài
TỬ-sốKHOA KTDT1
3. Hệ số ghép tải K
 Cho biết khả năng nối được bao nhiêu lối vào tới đầu ra của 1
cổng đã cho.
 Hệ số ghép tải phụ thuộc dòng ra (hay dòng phun) của cổng chịu
tải và dòng vào (hay dòng hút) của các cổng tải ở cả hai trạng
thái H, L.
Cổng chịu tải Cổng chịu tải Các cổng tải
Các cổng tải L
H A
A
B B
IRH IRL
a) Mức ra của cổng chịu tải là H b) Mức ra của cổng chịu tải là L
I RL max
Kt 
 Công thức tính hệ số ghép tải: I RL
GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn
V1.0 BỘ MÔN: KỸ
; giảng ĐIỆN
Bài
4. Công suất tiêu thụ
+Vcc +Vcc
ICCH ICCL
L H
H H L
H
Hai trạng thái tiêu thụ dòng của cổng logic

ICCH - Là dòng tiêu thụ khi đầu ra lấy mức H,
ICCL - Là dòng tiêu thụ khi đầu ra lấy mức L.
 Theo thống kê, tín hiệu số có tỷ lệ bit H / bit L khoảng 50%. Do đó, dòng
tiêu thụ trung bình ICC được tính theo công thức:
ICC = (ICCH + ICCL)/ 2
 Công suất tiêu thụ trung bình của mỗi cổng sẽ là:
P0 = ICC . VCC

V1.0 Bài
5. Trễ truyền lan
 Tín hiệu đi qua một cổng phải mất một khoảng thời gian,
được gọi là trễ truyền lan.
Vào
Vào Ra
Ra
tTHL tTLH
 Trễ truyền lan xảy ra tại cả hai sườn của xung ra. Nếu kí
hiệu trễ truyền lan ứng với sườn trước là tTHL và sườn sau
là tTLH thì trễ truyền lan trung bình là:
tTtb = (t THL + tTLH)/2

V1.0 Bài
1.5. Giao tiếp giữa các cổng logic cơ bản
 Giao tiếp giữa TTL và CMOS
 Giao tiếp giữa CMOS và TTL

V1.0 Bài
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :
1.5.1. Đặc điểm của họ TTL và CMOS khi sử dụng và ghép nối.
 Đối với cổng TTL
 + Tất cả các đầu vào của cổng TTL để hở sẽ hoạt động như
mức logic 1 (do diode base-emitter của transistor của mạch
vào không được phân cực thuận). Trường hợp này gọi là thả
nổi đầu vào.
 + Khi không sử dụng một đầu vào nào đó của cổng thì ta
phải nối nó với đất hoặc dương nguồn sao cho chức năng của
cổng không bị thay đổi.
 + Không được nối trực tiếp hai đầu ra của hai cổng TTL với
nhau. Trong trường hợp này phải sử dụng cổng collector để
hở -OC.

V1.0 Bài
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :
1.5.1. Đặc điểm của họ TTL và CMOS khi sử dụng và ghép nối.
 Đối với cổng CMOS.
 Không được phép thả nổi các đầu vào không được sử dụng
đến mà phải nối chúng với đất hoặc dương nguồn hoặc đầu
khác sao cho chức năng của cổng không bị thay đổi.
 Điện trở đầu vào cao gây nên hiện tượng tích tụ hạt tĩnh
điện, dẫn đến phát sinh điện thế có thể đủ lớn để đánh
thủng lớp điện môi mỏng giữa cực G và kênh dẫn. Do vậy
người ta chế tạo lưới diode điện trở ở đầu vào nhằm bảo vệ
transistor.
 Điện trở đầu ra thường nhỏ nên tốc độ chuyển mạch tương
đối nhanh.

V1.0 Bài
TỬ-sốKHOA KTDT1
Headline (Times
1.5.2.1 Giao tiếp giữa New Roman Black 36pt.)
họ TTL+CMOS
Cùng điện áp cung cấp +5V.
 Trong trường hợp này điện áp ra của TTL nhỏ hơn so với
điện áp vào của CMOS. Do vậy ta phải dùng mạch bổ sung
để tương hợp hai loại IC khác nhau.
 Giải pháp tiêu chuẩn là dùng điện trở kéo lên (điện trở pull-
up) giữa điều khiển TTL và tải CMOS như hình 3-56.
+ 5V
Rp
Điều khiển
TTL Tải CMOS
Điều khiển TTL và tải CMOS

V1.0 BàiTHUẬT
Điện tử
1.5.2.1 Giao tiếp giữa họ TTL+CMOS
 Cùng điện áp cung cấp +5V.
 Trong trường hợp này điện áp ra của TTL nhỏ hơn so với
điện áp vào của CMOS. Do vậy ta phải dùng mạch bổ sung
để tương hợp hai loại IC khác nhau.
 Giải pháp tiêu chuẩn là dùng điện trở kéo lên (điện trở pull-
up) giữa điều khiển TTL và tải CMOS như hình 3-56.
+ 5V
Rp
Điều khiển
TTL Tải CMOS
Điều khiển TTL và tải CMOS

V1.0 Bài
TỬ-sốKHOA KTDT1
1.5.2.1 Giao tiếp giữa họ TTL+CMOS
 Khác điện áp cung cấp +5V.
 Điện áp cung cấp dùng cho IC CMOS thích hợp nhất là từ

+9V đến +12V. Một cách dùng để điện áp cung cấp lớn là sử
dụng IC TTL hở mạch Collector như ở hình sau, vì tầng ra
của TTL hở cực C chỉ gồm transistor nhận dòng với cực C
thả nổi.
 Hình 3-57. Điều khiển TTL hở mạch Collector và tải CMOS

+ 5V + 12V
6,8k
TTL hở mạch
Tải CMOS
Collector

V1.0 Bài
TỬ-sốKHOA KTDT1
1.6 Một sô lưu ý khi sử dụng IC số
 1. Xử lý cổng thừa, lối vào thừa.
 A. Xử lý cổng thừa:
 Nối các lối vào của cổng thừa với đất hoặc dương nguồn sao
cho lối ra có mức logic bằng 1. Vì lúc này công suất tiêu thụ
của cổng đạt giá trị nhỏ nhất.
 B. Xử lý lối vào thừa.
 Nối các lối vào thừa với đất hoặc dương nguồn sao cho tính
chất của cổng không bị thay đổi hoặc có thể nối chân thừa
với một trong các chân đang sử dụng.

V1.0 Bài
TỬ-sốKHOA KTDT1
1.6 Một số lưu ý khi sử dụng IC số
 2. Cách đọc chân IC

V1.0 Bài
TỬ-sốKHOA KTDT1
1.6 Một số lưu ý khi sử dụng IC số

V1.0 Bài
TỬ-sốKHOA KTDT1
CHƯƠNG 2
Mạch logic tổ hợp

V1.0 BàiTHUẬT
Điện tử
Nội dung
 Phân tích mạch logic tổ hợp
 Thiết kế mạch logic tổ hợp
 Mạch mã hóa và giải mã
 Bộ hợp kênh và phân kênh
 Mạch cộng
 Mạch so sánh
 Mạch tạo và kiểm tra chẵn lẻ
 Đơn vị số học và logic (ALU)

V1.0 Bài
2.1. Khái niệm chung
 Mạch logic tổ hợp có thể có n lối vào và m lối ra. Mỗi lối ra
là một hàm của các biến vào.
x0
Y0
x1
Mạch logic tổ Y1
hợp
xn-1 Ym-1
 Đặc điểm nổi bật của mạch logic tổ hợp là hàm ra chỉ phụ
thuộc các biến vào mà không phụ thuộc vào trạng thái
của mạch. Do đó, trạng thái ra chỉ tồn tại trong thời gian
có tác động vào.

V1.0 Bài
2.2. Phân tích mạch logic tổ hợp
 Mạch tổ hợp có thể bao gồm hai hay nhiều tầng, mức độ
phức tạp của của mạch cũng rất khác nhau.
 Các bước thực hiện:
 Nếu mạch đơn giản thì ta tiến hành lập bảng trạng thái, viết
biểu thức, rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại mạch
điện.
 Nếu mạch phức tạp thì ta tiến hành phân đoạn mạch để viết
biểu thức, sau đó rút gọn, tối ưu (nếu cần) và cuối cùng vẽ lại
mạch điện.

V1.0 Bài
2.2 Phân tích mạch logic tổ hợp (tiếp)
 Ví dụ: Phân tích mạch logic sau và tối ưu mạch:

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
 Viết biểu thức hàm và thực hiện rút gọn:

f  ABC  ABC  ABC  ABC
 f  ABC  ABC  ABC  ABC  ABC  ABC

 BC ( A  A)  AC ( B  B )  AB(C  C )
 BC  AC  AB
 Từ đó vẽ được mạch sau:

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
 Thực hiện tối ưu:
 f  AB  AC  BC  AB . AC . BC

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
 Thực hiện tối ưu:
 f  AB  AC  BC  A( B  C )  BC 
 A ( B  C )  BC  A . B.C . BC

V1.0 Bài
TỬ-sốKHOA KTDT1
2.3. Thiết kế mạch logic tổ hợp
Các bước thiết kế :
1. Phân tích bài toán đã cho để gắn hàm và biến, xác lập mối
quan hệ logic giữa hàm và các biến đó;
2. Lập bảng trạng thái tương ứng;
3. Từ bảng trạng thái có thể viết trực tiếp biểu thức đầu ra
hoặc thiết lập bảng Cac nô tương ứng;
4. Dùng phương pháp thích hợp để rút gọn, đưa hàm về dạng
tối giản hoặc tối ưu theo mong muốn;
5. Vẽ mạch điện thể hiện.

V1.0 Bài
2.3. Thiết kế mạch logic tổ hợp (tiếp)
 Ví dụ: Một ngôi nhà hai tầng. Người ta lắp hai chuyển mạch hai
chiều tại hai tầng, sao cho ở tầng nào cũng có thể bật hoặc tắt
đèn. Hãy thiết kế một mạch logic mô phỏng hệ thống đó?
 Giải:
 Xác định : Biến? Hàm? Mối quan hệ giữa chúng?

V1.0 Bài
TỬ-sốKHOA KTDT1
 Cần 2 công tắc và 1 bóng đèn.
 Vậy công tắc là biến, trạng thái của đèn là hàm.
 Đèn chỉ sáng khi 2 công tắc mắc ngược chiều nhau.
 Từ đó ta có sơ đồ mạch điện như sau:

1 1
A B
0 0
X VAC

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví du:
 Bảng trạng thái  Viết biểu thức hàm
A B F
f  AB  AB = A  B
0 0 0
0 1 1
1 0 1
1 1 0
 Vẽ mạch A F
B

V1.0 Bài
TỬ-sốKHOA KTDT1
2.4. Mạch mã hóa
 Mạch mã hoá
 Mạch mã hoá từ thập phân sang BCD 8421
 Mạch mã hoá ưu tiên

V1.0 Bài
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :
2.4.1. Mạch mã hoá từ thập phân sang BCD 8421
 Sơ đồ khối tổng quát của mạch mã hoá
Sơ đồ khối của mạch mã hóa Bảng trạng thái Bảng trạng thái
1
A Vào thập Ra BCD Vào thập Ra BCD
2 phân A B C D phân A B CD
8
3
B 1 0 0 0 1 1 0 0 0 1
Vào 4 Mạch Ra
4
Thập 5 mã hoá
C BCD 2 2 0 0 1 0
phân 6 8421
7
2 3 3 0 0 1 1
D
8
1 4 4 0 1 0 0
9
5 5 0 1 0 1
6 6 0 1 1 0
7 7 0 1 1 1
8 8 1 0 0 0
9 9 1 0 0 1

V1.0 Bài
 Từ bảng trạng thái ta viết được các hàm ra:

Bảng trạng thái
Vào thập Ra BCD  A = 8 +9 =  (8,9)
phân A B CD
1 0 0 0 1  B=4+5+6+7 =  ( 4,5,6,7)
2 0 0 1 0
3 0 0 1 1  C=2+3+6+7 =  (2,3,6,7)
0 1 0 0
 D = 1 + 3 + 5 + 7 + 9 =  (1,3,5,7,9)
4
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1

V1.0 Bài
TỬ-sốKHOA KTDT1
Mạch mã hoá từ thập phân sang BCD 8421 (tiếp)
 Căn cứ hệ phương trình, ta xây dựng
được mạch điện của bộ mã hoá. Hoặc +5V
dùng ma trận diode (cổng OR) để xây R4 R3 R2 R1
dựng
 Hoặc có thể được viết lại như sau (dùng 1
định lý DeMorgan) và dùng ma trận
diode (cổng AND) để xây dựng mạch: 2
3
A  89  8 . 9 4
B  45 6 7  4 . 5 . 6 . 7 5
C  2 3 6 7  2 . 3 . 6 . 7 6
D  1 3  5  7  9  1 . 3 . 5 . 7 . 9 7
8
9
A B C D
Mạch điện của bộ mã hoá dùng diode

V1.0 Bài
2. 4.2. Mạch mã hóa ưu tiên
Vào thập phân Ra BCD
 Trong bộ mã hoá vừa xét
trên, tín hiệu vào tồn tại độc 1 2 3 4 5 6 7 8 9 A B C D
lập, (không có trường hợp 0 0 0 0 0 0 0 0 0 0 0 0 0
có 2 tổ hợp trở lên đồng thời 1 0 0 0 0 0 0 0 0 0 0 0 1
tác động). X 1 0 0 0 0 0 0 0 0 0 1 0
 Xét nguyên tắc hoạt động và X X 1 0 0 0 0 0 0 0 0 1 1
quá trình thiết kế của bộ mã X X X 1 0 0 0 0 0 0 1 0 0
hoá ưu tiên 9 lối vào, 4 lối X X X X 1 0 0 0 0 0 1 0 1
ra. X X X X X 1 0 0 0 0 1 1 0
X X X X X X 1 0 0 0 1 1 1
X X X X X X X 1 0 1 0 0 0
X X X X X X X X 1 1 0 0 1

V1.0 Bài
2. 4.2. Mạch mã hóa ưu tiên (tiếp)
 D sẽ lấy logic 1 ứng với đầu vào là 1, 3, 5, 7, 9. Tuy nhiên, lối
vào 1 chỉ hiệu lực khi tất cả các lối vào cao hơn đều bằng 0; lối
vào 3 chỉ có hiệu lực khi 4, 6, 8 đều bằng 0 và tương tự đối với
5, 7, 9, nghĩa là:
1=“1” và 2,4,6,8 bằng “0”
3=“1” và 4,6,8 bằng “0”
D=“1” nếu 5=“1” và 6,8 bằng “0”
7=“1” và 8 bằng “0”
9=“1”
 D = 1.2.4.6.8 + 3.4.6.8 + 5.6.8 + 7.8 + 9
C = 2.4.5.8.9 + 3.4.5.8.9 + 6.8.9 + 7.8.9

B = 4.8.9 + 5.8.9 + 6.8.9 + 7.8.9
A = 8+9

V1.0 Bài
2.5. Mạch giải mã
 1. Dụng cụ 7 đoạn a
b
 Để hiển thị chữ số của một hệ đếm phân bất kỳ, f
ta có thể dùng dụng cụ 7 đoạn. Cấu tạo của nó e

g
c
như chỉ ở hình 4-15.
d
 Các đoạn được hình thành bằng nhiều loại vật Cấu tạo dụng cụ 7 đoạn sáng
liệu khác nhau, nhưng phải có khả năng hiển thị
được trong các điều kiện ánh sáng khác nhau và
tốc độ chuyển mạch phải đủ lớn. Trong kĩ thuật
số, các đoạn thường được dùng là LED hoặc tinh
thể lỏng (LCD).
 LED có hai loại chính: LED Anôt chung và Ktốt
chung. Do đó, logic của tín hiệu điều khiển hai
loại này là ngược nhau.

V1.0 Bài
TỬ-sốKHOA KTDT1
2. Mạch giải mã 7 đoạn
a
b
Mạch
D
C
1 giải mã c
d
Lập bảng trạng thái cho LED A chung
2 7 đoạn
B 4 e
A 8 f
g
Hiển
A B C D a b c d e f g
b) Sơ đồ khối của mạch thị
giải mã 7 đoạn sáng 0 0 0 0 0 0 0 0 0 0 1 0
a 0 0 0 1 1
0 0 1 0 2
f b 0 0 1 1 3
g 0 1 0 0 4
e c 0 1 0 1 5
0 1 1 0 6
d
0 1 1 1 7
Cấu tạo dụng cụ 7 đoạn sáng
1 0 0 0 8
1 0 0 1 9
Bảng trạng thái bộ giải mã

V1.0 Bài
2. Mạch giải mã 7 đoạn (tiếp)
Hiển
A B C D a b c d e f g
thị
0 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 1 0 0 1 1 1 1 1
0 0 1 0 0 0 1 0 0 1 0 2
0 0 1 1 0 0 0 0 1 1 0 3
0 1 0 0 1 0 0 1 1 0 0 4
0 1 0 1 0 1 0 0 1 0 0 5
0 1 1 0 0 1 0 0 0 0 0 6
0 1 1 1 0 0 0 1 1 1 1 7
1 0 0 0 0 0 0 0 0 0 0 8
1 0 0 1 0 0 0 0 1 0 0 9
Bảng trạng thái bộ giải mã

V1.0 Bài
TỬ-sốKHOA KTDT1
2. Mạch giải mã 7 đoạn (tiếp)
 Do đó, ta viết được hàm ra (Viết theo giá trị 0, khi rút gọn được hàm
đảo của f):
a =  (0,2,3,5,6,7,8,9).
 Tương tự, ta có:
b =  (0,1,2,3,4,7,8,9),
c =  (0,1,3,4,5,6,7,8,9),
d =  (0,2,3,5,6,8,9),
e =  (0,2,6,8),
 f =  (0,4,5,6,8,9),
g =  (2,3,4,5,6,8,9).
 IC 7447, 74247 (Anốt chung), 7448 (K chung ), 4511 (CMOS) là các
IC giải mã từ NBCD sang thập phân theo phương pháp hiển thị 7
đoạn.

V1.0 Bài
TỬ-sốKHOA KTDT1
3. Mạch giải mã nhị phân
 Bộ giải mã nhị phân còn có tên là bộ giải mã "1 từ n", bộ giải
mã địa chỉ hoặc bộ chọn địa chỉ nhị phân.
 Chức năng của nó là lựa chọn duy nhất một lối ra (lấy giá trị
1 hoặc 0), khi tác động tới đầu vào một số nhị phân.
D0
A0 Bộ giải mã
nhị phân D1
A1
An-1
D2n- 1
Sơ đồ khối của bộ giải mã nhị phân

V1.0 Bài
3. Mạch giải mã nhị phân (tiếp)
 Ví dụ: Thiết kế mạch giải mã địa chỉ 2:4
D0
A0 Bộ giải mã
A1 nhị phân D1
2:4 D2
D3
Sơ đồ khối của bộ giải mã nhị phân

A1 A0 D0 D1 D2 D3
0 0
0 1
1 0
1 1

V1.0 Bài
TỬ-sốKHOA KTDT1
A1 A0 D0 D1 D2 D3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
D0  A1.A 0 

D1  A1.A 0 

D 2  A1.A 0 
D3  A1.A 0 


V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
 Trên thực tế có IC 74154 thực hiện giải mã địa chỉ 4: 16
D0  Hãy thực hiện việc

A0
D1
D2
mở rộng dung lượng
A1 Vào D3 địa chỉ thành 5:32;
A2 A D4
A3 D5 6:64???
D6
74154 D7
Lối ra
D8
E1 D9
Vào D10
điều D11
E2 khiển D12
D13
D14
D15

V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
2.6 Bộ biến mã
 Các bộ biến mã có thể được Thập Nhị phân Gray

thiết kế bằng cách sử dụng phân
B2 B1 B0 G2 G1 G0
các cổng logic, các bộ ghép
0 0 0 0 0 0 0
kênh và phân kênh. Tuy
1 0 0 1
nhiên trên thực tế có một số
2 0 1 0
loại IC có sẵn để thực hiện
3 0 1 1
chức năng này
4 1 0 0
 Ví dụ: Xây dựng bộ biến mã 5 1 0 1
từ nhị phân sang Gray 3 bit. 6 1 1 0

7 1 1 1
 Lập bảng trạng thái: Bảng trạng thái mạch biến mã

V1.0 Bài
TỬ-sốKHOA KTDT1
Thập Nhị phân Gray

phân
B2 B1 B0 G2 G1 G0
0 0 0 0 0 0 0
1 0 0 1 0 0 1
2 0 1 0 0 1 1
3 0 1 1 0 1 0
4 1 0 0 1 1 0
5 1 0 1 1 1 1
6 1 1 0 1 0 1
7 1 1 1 1 0 0
Bảng trạng thái mạch biến mã

V1.0 Bài
TỬ-sốKHOA KTDT1
Bộ biến mã từ nhị phân sang Gray 3 bit
G 2  B2 

G1  B2  B1 
G 0  B1  B0 
B2 G2
B1 G1
B0 G0

V1.0 Bài
TỬ-sốKHOA KTDT1
2.7. Bộ hợp kênh và phân kênh
 Bộ hợp kênh (MUX-Multiplexer)

 Định nghĩa: Bộ hợp kênh là mạch có 2n lối vào dữ liệu, n lối vào điều
khiển, 1 lối vào chọn mạch và 1 lối ra.
 Tuỳ theo giá trị của n lối vào điều khiển mà lối ra sẽ bằng một trong
những giá trị ở lối vào (Xj). Nếu giá trị thập phân của n lối vào điều khiển
bằng j thì Y = Xj.
 Bộ phân kênh (DEMUX-DeMultiplexer)

 Định nghĩa: Bộ phân kênh là mạch có 1 lối vào dữ liệu, n lối vào điều
khiển, 1 lối vào chọn mạch và 2n lối ra.
 Tuỳ theo giá trị của n lối vào điều khiển mà lối ra thứ i (Yi) sẽ bằng giá trị
của lối vào. Cụ thể nếu gọi n lối vào điều khiển là An-1An-2…A0 thì Yi =
X khi (An-1An-2…A0)2 = (i)10.

V1.0 Bài
1. Bộ hợp kênh (MUX-Multiplexer)
 Phương trình tín hiệu ra của MUX 2n  1:
Y  X0 (An 1 An 2 ...Ai ...A0 )  X1 (A n 1 A n 2 ...Ai ...A0 )  ...  X 2n 1 (A n 1A n 2 ...Ai ...A1A0 )
En
X0 X0 74151
A0
X1 MUX X1 Vào điều
Y A1 khiển
n1 Y- Lối ra A2
Xj
Vào dữ
Xj liệu
Xn-1
X2n-1
An-1 An-2 A0 (b). MUX là một chuyển mạch điện tử

Vào cho
E1 phép
Log2 n lối vào địa chỉ
E2
(a) Sơ đồ khối
Bộ hợp kênh MUX 2n  1
 Thực chất, MUX là chuyển mạch điện tử dùng các tín hiệu điều khiển (An-1An-2…A0)
để điều khiển sự nối mạch của lối ra với 1 trong số 2n lối vào.
 MUX được dùng như 1 phần tử vạn năng để xây dựng những mạch tổ hợp khác.
 IC 74151 là bộ MUX 8 lối vào dữ liệu - 1 lối ra.

V1.0 Bài
 Ví dụ: Thiết kế MUX 4:1.

V1.0 Bài
TỬ-sốKHOA KTDT1
A1 A0 Y
0 0
0 1
1 0
1 1
Bảng chức năng của bộ hợp

kênh 4:1.

V1.0 Bài
TỬ-sốKHOA KTDT1
ĐIỆN TỬ SỐ
G
BÀI GIẢNG MÔN :
Ví dụ: Thiết kế MUX 4:1
A1 A0 Y
0 0 D0
0 1 D1
1 0 D2
1 1 D3
Bảng chức năng của bộ hợp kênh

4:1.

V1.0 BàiTHUẬT
Điện tử
 Viết biểu thức:
Y  D0 .A1.A0  D1 . A1.A 0 
 D2 . A1.A0  D3 .A1.A0

V1.0 BàiTHUẬT
Điện tử
74LS151
74151 là bộ MUX 8:1. Hãy mở
12 I7 E 7 rộng dung lượng thành MUX
13 I6 S2 9 16:1; 64:1
14 I5 S1 10
15 I4 S0 11
1 I3
2 I2
3 I1 Y5
4 I0 YN 6

V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
2. Bộ phân kênh (DEMUX-DeMultiplexer)
 Phương trình tín hiệu ra của DEMUX 1  2n : Y0  X.A n 1 A n 2 ...Ai ...A 0
Y1  X.A n 1 A n 2 ...Ai ...A1A 0
..............
En Y0 Y0 Y2n 1  X.A n 1.A n  2 ...Ai ...A 0
MUX Y1 Y1
Chọn mạch 2n  1 X
Yj Yj
Lối vào X Lối vào
Y2n-1 Y2n-1
(b). DEMUX là một chuyển mạch điện tử 74138

A0
An-1 An-2 A0 A1 Vào điều
khiển
n lối vào điều khiển A2
(a) Sơ đồ khối
Vào dữ
Hình 4-19. Bộ phân kênh DEMUX 1  2n liệu
 Bộ phân kênh còn được gọi là bộ giải mã 1 trong 2n.

Tại một thời điểm chỉ có 1 trong số 2n lối ra ở mức Vào cho
phép
tích cực.
 IC 74138 là bộ DEMUX 1 lối vào dữ liệu - 8 lối ra.

V1.0 Bài
Ví dụ : Thiết kế bộ phân kênh 1:4
A1 A0 Y0 Y1 Y2 Y3
0 0
0 1
1 0
1 1
Bảng 4-7. Bảng trạng thái của
bộ phân kênh 1 vào 4 ra.

V1.0 Bài
A1 A0 Y0 Y1 Y2 Y3
0 0 D 0 0 0
0 1 0 D 0 0
1 0 0 0 D 0
1 1 0 0 0 D
bộ phân kênh 1 vào 4 ra.

V1.0 BàiTHUẬT
Điện tử
Y0  A1 .A 0 .D
Y1  A1 .A 0 .D
Y2  A1 .A 0 .D
Y3  A1 .A 0 .D

V1.0 Bài
TỬ-sốKHOA KTDT1
74138 là bộ DEMUX 1:8. Hãy mở

rộng dung lượng thành DEMUX
1:16; 1:64???

V1.0 Bài
TỬ-sốKHOA KTDT1
Headline (Times
3. Một số ứng New
dụng của MUXRoman
và DEMUXBlack 36pt.)
 Định tuyến dữ liệu.
 Chuyển đổi luồng dữ liệu từ song song sang nối tiếp và

ngược lại.
 Tạo hàm logic:
 Ví dụ 1: F (A, B, C) =  (1, 2, 6, 7). Sử dụng MUX 4:1 để

tạo hàm F.
 Giải: Do sử dụng MUX nên phải chọn lối vào địa chỉ và
lối vào dữ liệu.
 MUX 4: 1 cần 2 đường địa chỉ

V1.0 BàiTHUẬT
Điện tử
Đầu vào chọn Đầu ra

A B C F
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1
 Từ BTT, chọn AB là đầu vào địa chỉ, C là đầu vào dữ liệu.

Lập được BTT mới như sau

A B F
0 0 C
0 1 C
1 0 0
1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1
 Tạo hàm logic dùng bộ giải mã địa chỉ:
 Ví dụ 2: F (A, B, C) =  (1, 2, 6, 7). Sử dụng bộ giải mã địa
chỉ 3:8 để tạo hàm F.
 Giải: Lập bảng trạng thái:

A (A2) B(A1) C(A0) F
0 0 0 0 D0
0 0 1 1 D1
0 1 0 1 D2
0 1 1 0 D3
1 0 0 0 D4
1 0 1 0 D5
1 1 0 1 D6
1 1 1 1 D7
Bảng 4-15. Bảng trạng thái
V1.0 Bài
TỬ-sốKHOA KTDT1
 Từ bảng trạng thái:
 => F = D1+ D2 + D6 + D7
 Từ đó vẽ được mạch:

V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
 Cho hàm F(A,B,C,D) =  (0,3,5,7,11,12,13,15). Hãy xây dựng

hàm F bằng cách sử dụng :
 MUX 16:1.
 MUX 8:1(dùng D và là đầu vào dữ liệu; A,B,C là đầu vào
địa chỉ).
 MUX 4:1(dùng A và B là đầu vào địa chỉ).
 Giải mã 4:16 và cổng OR.

V1.0 Bài
TỬ-sốKHOA KTDT1
A B C D F
0 0 0 0 1
0 0 0 1 0
0 0 1 0 0 1
D0
0 0 1 1 1 D1
0
0 1 0 0 0 0
D2 MUX
0 1 0 1 1 1 D3
0 1 1 0 0 D4 16:1
0 Y
0 1 1 1 1 1
D5 F
1 0 0 0 0
0
D6
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1 1 A3 A2 A1 A0
D15
1 1 0 0 1
1 1 0 1 1 A B C D
1 1 1 0 0
1 1 1 1 1
Bảng 4-22. Bảng trạng

thái
V1.0 BỘ MÔN: KỸ Bài giảng ĐIỆN
TỬ-sốKHOA KTDT1
A B C F
D D0
0 0 0 D
D1
0 0 1 D D
0 1 0 D D
D2 MUX
D D3
0 1 1 D D4 8:1
0 Y
1 0 0 0 D
D5 F
1 0 1 D 1
D6
1 1 0 1 D
D7
1 1 1 D A2 A1 A0
A B C
Bảng 4-23. Bảng trạng thái

V1.0 Bài
TỬ-sốKHOA KTDT1
 C1: Chọn A,B là đầu vào địa chỉ, C và D là đầu vào dữ liệu
AB  00  F  C  D
AB  01  F  C D  C D  D
AB  10  F  CD
AB  11  F  CD  CD  CD  C  CD  C  D
C D0
D Y
D1 F
MUX
D2
4:1
D3
A1 A0
A B

V1.0 Bài
TỬ-sốKHOA KTDT1
 C2: Chọn A,B, C là đầu vào địa chỉ, D là đầu vào dữ liệu
D D0
Y
D D1 F1
D D2 MUX
4:1
D D3
A F
A1 A0
E
B C
“0” D4 A1 A0
Y
D5 F2
D
D6 MUX
“1”
D7
4:1
D

V1.0 Bài
TỬ-sốKHOA KTDT1
 Giải mã 4:16 và cổng OR.
D0
A A3
MUX
16:1 D3
F
B D5
A2
D7
C A1
D11
A0 D12
D D13
D15

V1.0 Bài
TỬ-sốKHOA KTDT1
2.8. Mạch cộng.
1. Mạch bán tổng HA (Half Adder)
a0 b0 S0 C0
0 0
0 1
1 0
1 1
mạch HA

V1.0 Bài
TỬ-sốKHOA KTDT1
2.8. Mạch cộng.
a0 b0 S0 C0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
mạch HA
S0  a 0  b0
C0  a 0 .b0
V1.0 Bài
TỬ-sốKHOA KTDT1
a0 S0
a)
HA
b0 C0
a0
S0
b0
b)
C0
a) Sơ đồ khối của HA, b) Sơ đồ logic

V1.0 Bài
TỬ-sốKHOA KTDT1
2. Mạch toàn tổng FA (Full Adder)

ai bi Ci S0 C0
0 0 0 0 0
0 1 0
1 0 0
1 1 0
0 0 1
0 1 1
1 0 1
1 1 1

V1.0 Bài

ai bi Ci S0 C0
0 0 0 0 0
0 1 0 1 0
1 0 0 1 0
1 1 0 0 1
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
1 1 1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1

ai bi Ci S0 C0
0 0 0 0 0
S0  ai bi Ci  ai bi Ci  ai bi Ci  ai bi Ci 
0 1 0 1 0
1 0 0 1 0
 Ci (ai bi  ai bi )  Ci (ai bi  ai bi ) 
1 1 0 0 1  Ci (ai  bi )  Ci (ai  bi )  ai  bi  Ci
0 0 1 1 0
0 1 1 0 1
1 0 1 0 1
C0  ai bi Ci  ai bi Ci  ai bi Ci  ai bi Ci
1 1 1 1 1
C0  ai bi (Ci  Ci )  Ci (ai bi  ai bi )
 ai bi   ai  bi  Ci

V1.0 Bài
TỬ-sốKHOA KTDT1
Ci
ai S0
bi
C0
a) Mạch điện
Si
C0 FA Ci
ai bi
b) Ký hiệu

V1.0 Bài
TỬ-sốKHOA KTDT1
3. Mạch cộng nhị phân song song
 Sơ đồ khối của bộ cộng được trình bày ở dưới, được gọi là bộ cộng
song song
Si S2 S1 S0
Bộ Bộ Bộ Bộ
toàn toàn toàn toàn
C0i Cii C02 Ci2 C01 Ci1 C00 Ci0
tổng tổng tổng tổng
bi ai b2 a2 b1 a1 b0 a0
Sơ đồ khối của bộ cộng nhị phân song song
 Một trong những bộ cộng thông dụng hiện nay là 7483. IC này được
sản xuất theo hai loại: 7483 và 7483A với logic vào, ra khác nhau.

V1.0 Bài
Ví dụ: Bộ cộng song song 4 bit.
A3 B3 A2 B2 A1 B1 A0 B0
C3 C2 C1 C0 C-1
FA FA FA FA
S3 S2 S1 S0
Carry out ( 23 ) ( 22 ) ( 21 ) ( 20 )

V1.0 Bài
TỬ-sốKHOA KTDT1
2.9. Mạch trừ.
 1. Mạch bán hiệu HS (Half Subtract) .
a0 b0 S0 B0
0 0
0 1
1 0
1 1
mạch HS

V1.0 Bài
TỬ-sốKHOA KTDT1
a0 b0 S0 B0
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
mạch HS
S0  a 0  b0
B0  a 0 .b0

V1.0 Bài
TỬ-sốKHOA KTDT1
a0 S0
a)
HS
b0 B0
a0
S0
b0
b)
B0

V1.0 Bài
TỬ-sốKHOA KTDT1
a0
S0
b0
C0 / B0
M=0: a + b
M=1: a - b

V1.0 Bài
TỬ-sốKHOA KTDT1
2. Mạch hiệu toàn phần FS (Full Subtract) .

ai bi Bi S0 B0
0 0 0 0 0
0 1 0
1 0 0
1 1 0
0 0 1
0 1 1
1 0 1
1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1

ai bi Bi S0 B0
0 0 0 0 0
0 1 0 1 1
1 0 0 1 0
1 1 0 0 0
0 0 1 1 1
0 1 1 0 1
1 0 1 0 0
1 1 1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1
 Từ BTT viết được biểu thức

ai bi Bi S0 B0 S0  ai bi Bi  ai bi Bi  ai bi Bi  ai bi Bi 
0 0 0 0 0  Bi (ai bi  ai bi )  Bi (ai bi  ai bi ) 
0 1 0 1 1
 Bi (ai  bi )  Bi (ai  bi )  ai  bi  Bi
1 0 0 1 0
1 1 0 0 0
B0  ai bi Bi  ai bi Bi  ai bi Bi  aibi Bi
0 0 1 1 1
0 1 1 0 1
B0  ai bi ( Bi  Bi )  Bi (ai bi  ai bi )
1 0 1 0 0  ai bi   ai  bi  Bi
1 1 1 1 1

V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
3. Bộ cộng/trừ 2 số nhị phân 4 bit
Ví dụ: Bộ cộng/trừ 2 số nhị phân 4 bit theo bù 1.
 Cộng/ trừ theo bù 1 có nghĩa là số dấu trừ biến thành dấu

cộng thông qua phép bù 1. Khi thực hiện cộng, nếu xuất hiện
bit tràn thì phải cộng vào kết quả đề được đáp số chính xác.
 Sử dụng cổng XOR để lấy bù 1:

A  0  A;
A 1  A
 Từ đó vẽ được mạch:

V1.0 Bài
TỬ-sốKHOA KTDT1
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :

V1.0 Bài
TỬ-sốKHOA KTDT1
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :
 Cộng/ trừ theo bù 2 có nghĩa là số dấu trừ biến thành dấu
cộng thông qua phép bù 2. Khi thực hiện cộng, nếu xuất hiện
bit tràn thì phải bỏ bit đó đi.
 Bù 2 = bù 1 + 1

V1.0 Bài
TỬ-sốKHOA KTDT1
ĐIỆN TỬ SỐ
BÀI GIẢNG MÔN :
A3 A2 A1 A0 B3 B2 B1 B0
Điều khiển M
M = 0: thực hiện cộng
M = 1: thực hiện trừ
B’3 B’2 B’1 B’0
Cout 7483 Cin
S3 S2 S1 S0

V1.0 Bài
TỬ-sốKHOA KTDT1
2.9. Mạch so sánh
 Trong các hệ thống số, đặc biệt là trong máy tính, thường
thực hiện việc so sánh hai số.
 Hai số cần so sánh có thể là các số nhị phân, có thể là các ký
tự đã mã hoá nhị phân.
 Mạch so sánh có thể hoạt động theo kiểu nối tiếp hoặc theo
kiểu song song. Trong phần này, trình bày bộ so sánh theo
kiểu song song.
 Bộ so sánh bằng nhau
Bộ so sánh bằng nhau 1 bit
Bộ so sánh bằng nhau 4 bit
 Bộ so sánh
Bộ so sánh 1 bit
Bộ so sánh 4 bit (So sánh lớn hơn)

V1.0 Bài
2.9.1. Bộ so sánh 1 bit
Bảng trạng thái của mạch so sánh

ai bi f< f= f>
0 0
0 1
1 0
1 1

V1.0 Bài
TỬ-sốKHOA KTDT1
Bảng trạng thái của mạch so sánh

ai bi f< f= f>
0 0 0 1 0
0 1 1 0 0
1 0 0 0 1
1 1 0 1 0
 Biểu thức đầu ra: f   a i . bi

f   a i  bi
f   a i . bi
V1.0 Bài

V1.0 Bài
TỬ-sốKHOA KTDT1
2.9.2. Bộ so sánh 4 bit (So sánh lớn hơn)
 So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0.

Có A > B khi:

V1.0 Bài
TỬ-sốKHOA KTDT1
 So sánh hai số nhị phân 4 bit A = a3a2a1a0 với B = b3b2b1b0.

Có A > B khi:
 hoặc a3 > b3,
 hoặc a3 = b3, và a2 > b2,
 hoặc a3 = b3, và a2 = b2, và a1 > b1,
 hoặc a3 = b3, và a2 = b2, và a1 = b1, và a0 > b0.

V1.0 Bài
 Từ đó ta có biểu thức hàm ra là:
f   a3 .b3  a3  b3 .a2 .b2  a3  b3 .a2  b2 .a1.b1  a3  b3.a2  b2 .a1  b1.a0 .b0

V1.0 Bài
TỬ-sốKHOA KTDT1
a3
b3
a2
b2
f>
a1
b1
a0
b0
Mạch điện của bộ so sánh lớn hơn 4 bit

V1.0 Bài
TỬ-sốKHOA KTDT1
2.10. Mạch tạo và kiểm tra chẵn lẻ
 Có nhiều phương pháp mã hoá dữ liệu để phát hiện lỗi và
sửa lỗi khi truyền dữ liệu từ nơi này sang nơi khác. Phương
pháp đơn giản nhất là thêm một bit vào dữ liệu được truyền
đi sao cho số chữ số 1 trong dữ liệu luôn là chẵn hoặc lẻ. Bit
thêm vào đó được gọi là bit chẵn/lẻ.
 Để thực hiện được việc truyền dữ liệu theo kiểu đưa thêm bit
chẵn, lẻ vào dữ liệu chúng ta phải:
 Xây dựng sơ đồ tạo được bit chẵn, lẻ để thêm vào n bit dữ liệu.
 Xây dựng sơ đồ kiểm tra hệ xem đó là hệ chẵn hay lẻ với (n + 1) bit ở đầu
vào (n bit dữ liệu, 1 bit chẵn/lẻ).

V1.0 Bài
2.10.1. Mạch tạo bit chẵn/lẻ
Xo
Tạo bit
n bit chẵn/lẻ
dữ liệu Xe Bảng trạng thái của
mạch tạo bit chẵn lẻ
Sơ đồ khối tổng quát của
mạch tạo bit chẵn/lẻ Vào Ra
d1 d2 d3 PC PL
 Xét trường hợp 3 bit dữ liệu d1, d2, d3 0 0 0 0 1
 Gọi PC, PL là 2 bit chẵn, lẻ thêm vào dữ liệu. 0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 0

V1.0 Bài
 Biểu thức kiểm tra tính chẵn:
PC  d1  d2  d3  .....  dn 1  0
 Biểu thức kiểm tra tính lẻ:
PL  d1  d2  d3  .....  dn 1  1

V1.0 Bài
TỬ-sốKHOA KTDT1

V1.0 Bài
TỬ-sốKHOA KTDT1
2.10.1. Mạch tạo và kiểm tra mã chẵn/lẻ

V1.0 Bài
TỬ-sốKHOA KTDT1
74LS180
8 9 10 11 12 13 1 2
I0 I1 I2 I3 I4 I5 I6 I7
4 OI
54/74180
3 EI
E O
5 6
VCC = 14
GND = 7

V1.0 Bài
2.11. Mạch tạo và giải mã Hamming
 Số bit kiểm tra P và số bit tin tức D phải thỏa mãn biểu thức
D  P  1  2P
2.11.1. Tạo mã
Để tạo mã Hamming ta cần xác định giá trị các bit kiểm tra tính
chẵn hoặc lẻ của từ mã. Vị trí các bit kiểm tra chẵn/lẻ là các bit
có thứ tự 2i tính từ bit có trọng số nhỏ nhất.
Ví dụ: với số bit tin tức là 5, áp dụng công thức (4.19) thì số bit
kiểm tra chẵn/lẻ là 4. Cách sắp xếp vị trí các bit như sau:
9 8 7 6 5 4 3 2 1
D5 P8 D4 D3 D2 P4 D1 P2 P1

V1.0 Bài
TỬ-sốKHOA KTDT1
2.11.1. Tạo mã Hamming
 Bit P1 kiểm tra tính chẵn/lẻ tại các vị trí : 1, 3, 5, 7, 9, 11…
 Bit P2 kiểm tra tính chẵn/lẻ tại các vị trí : 2, 3, 6, 7, 10, 11…
 Bit P4 kiểm tra tính chẵn/lẻ tại các vị trí : 4, 5, 6, 7, 12,13…
 Bit P8 kiểm tra tính chẵn/lẻ tại các vị trí : 8, 9, 10, 11…
 Nếu xây dựng mã Hamming chẵn thì phải thỏa mãn :
 d1  d2  d3 … dn = 0
 Nếu xây dựng mã Hamming lẻ thì phải thỏa mãn:
 d1  d2  d3 … dn = 1.

V1.0 Bài
TỬ-sốKHOA KTDT1
 Tìm P1:
 Do bit P1 kiểm tra tính chẵn tại các vị trí : 1, 3, 5, 7, 9,

11…nên ta viết được biểu thức:
 P1  vị trí 3  vị trí 5  vị trí 7 vị trí 9 = 0.
 Tìm P2:
 Do bit P2 kiểm tra tính chẵn tại các vị trí : 2, 3, 6, 7, 10,

11…nên ta viết được biểu thức:
 P2  vị trí 3  vị trí 6  vị trí 7 vị trí 10  vị trí 11 = 0.
 ……

V1.0 Bài
TỬ-sốKHOA KTDT1
 Ví dụ: Cho từ mã thông tin là 101101, hãy xây dựng từ mã

Hamming chẵn.
 Do D = 6 => P = 4
10 9 8 7 6 5 4 3 2 1
1 0 P8 1 1 0 P4 1 P2 P1
 Tìm các P?

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
 Tìm P1:
 P1  1  0  1 0 = 0 → P1 = 0
 Tìm P2:
 P2  1  1  1 1 = 0 → P2 = 0

V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
 Tìm P4:
 P4  vị trí 5  vị trí 6  vị trí 7 = 0.
 P4  D2  D3 D4 = 0.
 P4  0  1 1 = 0 → P4 = 0
 Tìm P8:
 P8  vị trí 9  vị trí 10 = 0.
 P8  D5  D6 = 0.
 P8  0  1 = 0 → P8 = 1
 =>> 1 0 1 1 1 0 0 1 0 0
V1.0 Bài
TỬ-sốKHOA KTDT1
Ví dụ:
D6 D5 D4 D3 D2 D1 P1 P2 P4 P8
+
+
+
+

V1.0 Bài
TỬ-sốKHOA KTDT1
2.11.2. Giải mã Hamming
 Khi nhận được từ mã, tiến hành tính Si. Nếu mã Hamming chẵn
thì Si = 0, nếu là Mã Hamming lẻ thì Si = 1. Nếu kết quả nhận
được không đúng thì tổ hợp giá trị của các Si chính là vị trí lỗi
(Đối với mã Hamming lẻ thì đảo của Si là vị trí lỗi).
 Biểu thức của các Si (đối với ví dụ trên) là:
 S1 = P1  vị trí 3  vị trí 5  vị trí 7 vị trí 9 ...
 S2 = P2  vị trí 3  vị trí 6  vị trí 7 vị trí 10 ...
 S4 = P4  vị trí 5  vị trí 6  vị trí 7 ...
 S8 = P8  vị trí 9  vị trí 10 ...
 Tổ hợp các S8S4S2 S1 là vị trí lỗi

V1.0 Bài
TỬ-sốKHOA KTDT1
 Ví dụ: Từ mã Hamming chẵn thu được có dạng sau,

hãykiểm tra tính đúng đắn, nếu sai thì sửa.
1 0 0 1 1 0 0 1 0 0

V1.0 Bài
TỬ-sốKHOA KTDT1
 Tìm các Si
10 9 8 7 6 5 4 3 2 1
1 0 0 1 1 0 0 1 0 0
S1 = P1  vị trí 3  vị trí 5  vị trí 7 vị trí 9 = 0

S4 = P4  vị trí 5  vị trí 6  vị trí 7 = 0
S8 = P8  vị trí 9  vị trí 10 = 1
S8S4S2 S1 = 10002 = 810

Vậy vị trí lỗi là vị trí số 8.
1 0 1 1 1 0 0 1 0 0

V1.0 Bài
TỬ-sốKHOA KTDT1
D6 D5 P8 D4 D3 D2 P4 D1 P2 P1 S1 S2 S4 S8
+
+
+
+

V1.0 Bài
TỬ-sốKHOA KTDT1
 Ví dụ: cho từ mã 11001 hãy tạo mã Hamming lẻ:

V1.0 Bài
TỬ-sốKHOA KTDT1
 Ví dụ: cho từ mã 11001 hãy tạo mã Hamming lẻ:

9 8 7 6 5 4 3 2 1
1 P8 1 0 0 P4 1 P2 P1

V1.0 Bài
TỬ-sốKHOA KTDT1
 P1  vị trí 3  vị trí 5  vị trí 7 vị trí 9 = 1 P1 = 0
 P2  vị trí 3  vị trí 6  vị trí 7 = 1  P2 = 1
 P4  vị trí 5  vị trí 6  vị trí 7 = 1  P4 = 0
 P8  vị trí 9 = 1  P8 = 0
 Vậy từ mã phát đi là: 1 0100 0110
 Giả sử từ mã thu được là: 1 1100 0110 hãy kiểm tra tính
chính xác của từ mã Hamming lẻ, nếu sai thì sửa?

V1.0 Bài
TỬ-sốKHOA KTDT1
 Giả sử từ mã thu được là: 1 1100 0110 hãy kiểm tra tính
chính xác của từ mã Hamming lẻ, nếu sai thì sửa?
9 8 7 6 5 4 3 2 1
1 1 1 0 0 0 1 1 0
S2 = P2  vị trí 3  vị trí 6  vị trí 7= 1
S4 = P4  vị trí 5  vị trí 6  vị trí 7 = 1
S8 = P8  vị trí 9 = 0
S8S4S2 S1 = 01112
Vậy vị trí lỗi S S S S  1000  8
8 4 2 1 2 10

V1.0 Bài
TỬ-sốKHOA KTDT1
 S1 = P1  vị trí 3  vị trí 5  vị trí 7 vị trí 9 = 1
 S2 = P2  vị trí 3  vị trí 6  vị trí 7= 1
 S4 = P4  vị trí 5  vị trí 6  vị trí 7 = 1
 S8 = P8  vị trí 9 = 0
 S8S4S2 S1 = 01112
S8 S4 S2 S1  10002  810

V1.0 Bài
TỬ-sốKHOA KTDT1
2.12. Đơn vị số học và logic (ALU)
4 4
Thanh ghi A Thanh ghi B
4 4
Cin
ALU M (Mode)
F0 Chọn chức năng
F1 (Phép tính)
4 4
Ghi trạng thái
Sơ đồ khối của ALU 4 bit

 Đơn vị số học và logic (Arithmetic – Logic Unit) là một thành phần cơ
bản không thể thiếu được trong các máy tính. Nó bao gồm 2 khối chính
là khối logic và khối số học và một khối ghép kênh.
 Khối logic: Thực hiện các phép tính logic như là AND, OR, NOT, XOR.
 Khối số học: Thực hiện các phép tính số học như là: cộng, trừ, tăng 1, giảm 1.

V1.0 Bài

Chuong 1 - 2

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

Chuong 1 - 2

Uploaded by

Copyright:

Available Formats

HỌC VIỆN CÔNG NGHỆ BƯU CHÍNH VIỄN THÔNG

BÀI GIẢNG MÔN

Giảng viên: ThS. Trần Thúy Hà

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

Chương 1: Hàm Boole và cổng logic

Chương 2: Mạch logic tổ hợp

Chương 3: Mạch logic tuần tự

Chương 4: Bộ nhớ bán dẫn.

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

GIỚI THIỆU CHUNG

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

Tên hệ đếm Số ký hiệu Cơ số

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

HÀM BOOLE VÀ CỔNG

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

 Các định lý cơ bản:

1 Đồng nhất X.1 = X X+0=X

 Các định luật cơ bản:

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

 Bảng trạng thái

 Bảng các nô (Karnaugh)

 Phương pháp đại số

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

 Một hàm logic có n biến sẽ có 2n ô. BC

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

F(A, B,C)  A  BC  A (B  B)(C  C)  (A  A)BC 

F(A, B,C)  ABC  ABC  A BC  A BC  A BC

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

F(A, B,C)  A  BC  (A  B)(A  C) 

F(A, B,C)  A  BC  (A  B)(A  C)  (A  B  CC)(A  C  BB)

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

F(A, B,C)  (A  B  C) (A  B  C)(A  B  C)

ABC MINTERM MAXTERM

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

 Đối với dạng minterm: mi được gọi là số hạng nhỏ

 + tích của hai số hạng nhỏ nhất bất kỳ luôn bằng 0

 + tổng của tất cả các số hạng nhỏ nhất luôn bằng 1

 Đối với dạng Maxterm: Mi được gọi là thừa số lớn

 + tổng của hai thừa số lớn nhất bất kỳ luôn bằng 1

 + tích của tất cả các thừa số luôn bằng 0

Có 3 phương pháp rút gọn hàm:

 Phương pháp đại số

 Phương pháp Quine Mc. Cluskey

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

 Ví dụ: Hãy đưa hàm logic về dạng tối giản:

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

gộp nhiều lần trong các nhóm khác nhau.

11 m12 m13 m15 m14

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

f  A,B,C,D    1, 4, 5,6,8,12,13,15

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

f (A,B,C,D)  ACD  A BD  ACD  ABD

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ

Ví dụ: Tối thiểu hóa hàm

F(A,B,C,D) = (0,1,2,3,6,8) + d(10,11,12,13,14,15)

www.ptit.edu.vn GIẢNG VIÊN: ThS. TRẦN THÚY HÀ