Khoa Kỹ Thuật Máy Tính HK2 – 2014-15

SV: ĐỀ THI CUỐI KỲ Chữ ký giám thị:

Môn: Thiết kế vi mạch với HDL – CE221
MSSV: Ngày thi: 11/06/2015
Số TT: Thời gian: 75 phút

Chú ý: - Đề thi gồm 5 trang. Sinh viên được sử dụng tài liệu trên 1 tờ A4
- Sinh viên trả lời đáp án ngay trên đề thi.

Câu 1 (2đ)
Viết code Verilog cho mạch bên dưới

a) Viết theo dạng structural, giả sử các cổng logic trong mạch đều có sẵn.
//------------------- Verilog code ----------------

b) Chỉ dùng lệnh assign

//------------------- Verilog code ----------------

Câu 2 (3đ)
Cho một mạch Cau_2 có sơ đồ mạch bên dưới:

1
Khoa Kỹ Thuật Máy Tính HK2 – 2014-15

Giả sử rằng kết quả sau ALU không có cờ nhớ (carry) hoặc bị tràn (overflow)
Với:
- clk: xung clock
- A_in, B_in, F_in: tín hiệu cho phép của các thanh ghi A, B, F
- S: ngõ vào điều khiển của ALU

Viết Verilog code để thực hiện mạch trên.

Lưu ý: ALU và thanh ghi sử dụng phải viết trong những module riêng.

//------------------- Verilog code ----------------

2
Khoa Kỹ Thuật Máy Tính HK2 – 2014-15

Câu 3 (3đ)
a) Viết Verilog cho bộ đếm xuống BCD có sơ đồ bên dưới

Với:
clock: xung clock kích cạnh lên
reset_n: reset đồng bộ, tích cực thấp
enable: cho phép đếm, tích cực cao.
bcd: ngõ ra của bộ đếm sẽ giảm 1 đơn vị khi các điều kiện ngõ vào thỏa mãn.

//------------------- Verilog code ----------------

b) Viết testbench để kiểm tra bộ đếm trong câu a theo dạng Self-checking
//----------------- Verilog code ----------------

3
Khoa Kỹ Thuật Máy Tính HK2 – 2014-15

Câu 4
Sinh viên chỉ được chọn 1 trong 2 câu (4a hoặc 4b) bên dưới, nếu làm cả 2 câu xem như không
được điểm câu này. Mỗi câu sẽ có hệ số điểm khác nhau:

4a (1đ): Viết Verilog code theo mô hình modular model cho mạch máy trạng thái có sơ đồ khối
và lưu đồ chuyển trạng thái như bên dưới:

Với:
Clock: kích cạnh lên
reset: bất đồng bộ, tích cực cao

//---- Verilog code ----------------

4b (2đ): Viết Verilog code theo mô hình modular model cho máy trạng thái cho mạch có sơ đồ
khối như bên dưới. Máy trạng thái được thiết kế theo dạng Mealy

4
Khoa Kỹ Thuật Máy Tính HK2 – 2014-15

Với:
Clock: kích cạnh lên
reset: bất đồng bộ, tích cực cao
Biết rằng, ngõ ra Z sẽ bằng 1 khi mạch phát hiện được chuỗi ngõ vào X={1,1,0} và mạch có tính
chất chồng lấn (Overlapping).

//---- Lưu đồ chuyển trạng thái của mạch ----------------

//---- Verilog code ----------------

================================ HẾT =================================

Duyệt của Bộ môn/ Trưởng khoa Cán bộ ra đề